JPH1050985A - Semiconductor device having mis structure - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はソース領域をドレイ
ン領域が囲うように形成された横方向に電流を流すＭＩ
Ｓ構造を有する半導体装置の高耐圧化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an MI which flows a current in a lateral direction formed so that a source region is surrounded by a drain region.
The present invention relates to increasing the breakdown voltage of a semiconductor device having an S structure.
【０００２】[0002]
【従来の技術】従来、横方向に電流を流すいわゆるラテ
ラル構造のＭＩＳトランジスタにおいて、高耐圧化を図
る構造として特開平７−７８９９０号公報に示される構
造の半導体装置が提案されている。これは、半導体基板
に形成されるソース領域が中央に配置され、ソース領域
を囲うように半導体基板上にゲート電極が形成され、さ
らにその周りにソース領域を囲うように低濃度ドレイン
領域（以下、ドリフト領域）および高濃度ドレイン領域
が形成されるものである。2. Description of the Related Art Conventionally, a semiconductor device having a structure disclosed in Japanese Patent Application Laid-Open No. 7-78990 has been proposed as a structure for achieving a high breakdown voltage in a so-called lateral MIS transistor in which a current flows in the lateral direction. This is because a source region formed in a semiconductor substrate is disposed at the center, a gate electrode is formed on the semiconductor substrate so as to surround the source region, and a low-concentration drain region (hereinafter, referred to as a surrounding region) surrounds the source region. Drift region) and a high concentration drain region.
【０００３】[0003]
【発明が解決しようとする課題】このような半導体装置
は、一般的に電流量を効率良く得るためにソース領域を
長方形状にすることが考えられる。しかしながら、その
ような半導体装置はゲート電極に電圧を印加しない場合
（オフ時）の耐圧特性がゲート電極に電圧を印加する場
合（オン時）に比べて大きく低下することがわかった。In such a semiconductor device, it is generally considered that the source region is formed in a rectangular shape in order to efficiently obtain a current amount. However, it has been found that in such a semiconductor device, the withstand voltage characteristics when no voltage is applied to the gate electrode (when off) are significantly lower than when a voltage is applied to the gate electrode (when on).
【０００４】従って、本願発明はソース領域が長方形状
のＭＩＳ構造を有する半導体装置において、大電流容量
を満たしつつ、オフ時の耐圧特性を向上させることがで
きる構造を提供することを目的とする。Accordingly, it is an object of the present invention to provide a semiconductor device having a MIS structure having a rectangular source region having a rectangular shape and capable of satisfying a large current capacity and improving withstand voltage characteristics at the time of off.
【０００５】[0005]
【課題を解決するための手段】本願発明者らが実験を行
ったところ、平面的に見てドレイン領域においてソース
領域のコーナー部に対向する部分を開放したものにおい
て、オン時耐圧を低下させることなく、オフ時耐圧がほ
ぼオン時耐圧と同等になることを見いだした。これはコ
ーナー部における電界集中を防止することができたため
と考えられる。The inventors of the present invention have conducted an experiment. As a result, it was found that the on-state breakdown voltage was reduced in a plan view in which a portion of a drain region facing a corner of a source region in a plan view was opened. And found that the withstand voltage at the time of off was almost equal to the withstand voltage at the time of on. This is presumably because the electric field concentration at the corner portion was prevented.
【０００６】このことについて、図２を用いて説明す
る。図２に示すものは半導体装置の上面図であり、Ｓは
ソース領域、Ｇはゲート電極、Ｄは高濃度のドレイン領
域を示すものであり、ドレイン領域は、ソース領域の２
つのコーナー部のうち、一方のコーナー部に対向する部
分には形成していない。また、ソース領域Ｓとドレイン
領域Ｄとの間の線は等電位線を示す。This will be described with reference to FIG. FIG. 2 is a top view of the semiconductor device, in which S indicates a source region, G indicates a gate electrode, D indicates a high-concentration drain region, and the drain region is a source region 2.
It is not formed in a portion facing one corner portion of one corner portion. The line between the source region S and the drain region D indicates an equipotential line.
【０００７】すなわち、図２に示されるようにドレイン
領域が形成されているソース領域のコーナー部では電界
が集中し、ドレイン領域が形成されていないソース領域
のコーナー部では電界が集中していないと考えられる。
そのため、ソース領域のコーナー部に対向する部分に高
濃度のドレイン領域を形成しないようにすることで耐圧
が向上するものと考えられる。That is, as shown in FIG. 2, the electric field is concentrated at the corner of the source region where the drain region is formed, and the electric field is not concentrated at the corner of the source region where the drain region is not formed. Conceivable.
Therefore, it is considered that the withstand voltage is improved by not forming the high-concentration drain region in a portion facing the corner portion of the source region.
【０００８】従って、本願発明の第１発明はドレイン領
域がソース領域を囲うように形成され、ソース領域がコ
ーナー部が所定の曲率を有する長方形状のソース領域を
備え、このソース領域を囲うようにドレイン領域が形成
されたＭＩＳ構造を有する半導体装置において、ドレイ
ン領域のソース領域のコーナー部に対向する領域が開放
されていることを特徴としている。Therefore, according to the first aspect of the present invention, the drain region is formed so as to surround the source region, and the source region is provided with a rectangular source region having a predetermined curvature at the corner, and surrounds the source region. In a semiconductor device having an MIS structure in which a drain region is formed, a region of the drain region facing a corner of a source region is open.
【０００９】このような構造により、上記理由によって
オフ時の耐圧が向上する。また、請求項２のように、長
方形状のソース領域において、長方形の短辺に相当する
領域を円弧状とすることにより、コーナー部における曲
率半径を大きくすることができ、電界集中を緩和するこ
とができる。これにより耐圧を向上させることができ
る。With such a structure, the breakdown voltage in the off state is improved for the above-described reason. Further, in the rectangular source region, by forming the region corresponding to the short side of the rectangle into an arc shape, the radius of curvature at the corner can be increased, and the electric field concentration can be reduced. Can be. Thereby, the breakdown voltage can be improved.
【００１０】さらに、ドレイン領域をソース領域の直線
状部のみに対向させるようにすればソース領域のコーナ
ー部における電界集中をなくすことができるため、さら
に耐圧を向上させることができる。また、耐圧設計もソ
ース領域の直線状部において考えればよく、耐圧設計が
容易となる。また、請求項４に記載の本願発明の第２の
発明は、ソース領域が長方形状のＭＩＳ構造を有する半
導体装置において、高濃度のドレイン領域がソース領域
を囲うように形成すると共に、ドレイン領域において、
ソース領域のコーナー部に対向する部分においては、ソ
ース領域の直線状部に対向する部分に比べてソース領域
との距離を大きくなるよう配置している。これにより、
電界集中を緩和することができ、オフ時耐圧を向上させ
ることができる。Further, if the drain region is made to face only the linear portion of the source region, the electric field concentration at the corner of the source region can be eliminated, so that the withstand voltage can be further improved. Also, the withstand voltage design may be considered in the linear portion of the source region, which facilitates the withstand voltage design. According to a second aspect of the present invention, there is provided a semiconductor device having a MIS structure in which a source region has a rectangular shape, wherein a high-concentration drain region is formed so as to surround the source region. ,
The portion facing the corner of the source region is arranged to have a greater distance from the source region than the portion facing the linear portion of the source region. This allows
Electric field concentration can be reduced, and the off-state breakdown voltage can be improved.
【００１１】[0011]
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。 （第１の実施形態）図１に本願発明の第１実施形態を示
す。このものは、ラテラル構造のＭＩＳトランジスタの
一種であるＬＤＭＯＳとよばれるものである。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 shows a first embodiment of the present invention. This is called LDMOS, which is a kind of lateral MIS transistor.
【００１２】図１（ａ）は、第１の実施形態の半導体装
置の上面図を示すものであり、図１（ｂ）は、図１
（ａ）のＡ−Ａ’断面図を示すものであり、図１（ｃ）
は、図１（ａ）のＢ−Ｂ’断面図を示すものである。
尚、図６に示す半導体装置と同様のものを示す箇所は同
じ符号を付してある。このことは、第２の実施形態につ
いても同様である。FIG. 1A is a top view of the semiconductor device according to the first embodiment, and FIG.
FIG. 1A is a cross-sectional view taken along line AA ′ of FIG.
1 is a cross-sectional view taken along the line BB ′ of FIG.
Note that parts that are the same as those of the semiconductor device shown in FIG. 6 are denoted by the same reference numerals. This is the same for the second embodiment.
【００１３】本実施形態の半導体装置においてソース領
域６は長方形状部とコーナー部１１ａ，ｂとを有するよ
うに形成されており、コーナー部１１ａ，ｂは長方形の
短辺の長さを直径とする半円形状（円弧状）とされてい
る。また、８はウェルコンタクト用の高濃度Ｐ領域であ
る。そして、図１（ｂ）に示すように高濃度ｎ型領域の
ドレイン領域７ａ、７ｂはソース領域６の直線領域１０
ａ，１０ｂに対向した位置に配置されている。また、図
１（ｃ）に示すようにソース領域６のコーナー部に対向
する位置には高濃度のドレイン領域は形成されていな
い。In the semiconductor device of this embodiment, the source region 6 is formed so as to have a rectangular portion and corner portions 11a and 11b, and the corner portions 11a and 11b have the diameter of the short side of the rectangle. It has a semicircular shape (arc shape). Reference numeral 8 denotes a high-concentration P region for a well contact. As shown in FIG. 1B, the drain regions 7a and 7b of the high-concentration n-type region are
a, 10b. Further, as shown in FIG. 1C, a high-concentration drain region is not formed at a position facing the corner of the source region 6.
【００１４】図３に図４に示す本構造と他の構造のオン
・オフ時耐圧特性を示す。図４（ａ）は本実施形態の構
造を示すものであり、図４（ｂ）はソース領域に直線部
がなく、ソース領域、ドレイン領域７が同心円形状であ
る半導体装置を示すものであり、図４（ｃ）においては
ソース領域６は図４（ａ）のものと同ーであるが、ドレ
イン領域７がソース領域６全体を囲んでいる従来の構造
を示すものであり、図４（ｄ）はソース領域６、ドレイ
ン領域７の長さが図４（ｃ）に示す半導体装置よりも長
くされたものである。全ての半導体装置においてソース
領域６のコーナー部は同じ曲率半径を有している。FIG. 3 shows the on / off withstand voltage characteristics of the structure shown in FIG. 4 and another structure. FIG. 4A shows the structure of the present embodiment, and FIG. 4B shows a semiconductor device in which the source region has no linear portion and the source region and the drain region 7 are concentric. In FIG. 4C, the source region 6 is the same as that in FIG. 4A, but shows a conventional structure in which the drain region 7 surrounds the entire source region 6, and FIG. 4) shows the case where the lengths of the source region 6 and the drain region 7 are made longer than those of the semiconductor device shown in FIG. In all the semiconductor devices, the corners of the source region 6 have the same radius of curvature.
【００１５】図３において、●はオン時耐圧を示し、▲
はオフ時耐圧を示す。オン時とはゲート電極に５Ｖを印
加した状態であり、オフ時とはゲート電極を０Ｖとした
ときである。また、ソース領域６をグランド電位として
測定した。図４の（ａ），（ｂ），（ｃ），（ｄ）から
順に図３の本実施形態、比較例１、比較例２、比較例３
に対応している。In FIG. 3, ● represents the on-state breakdown voltage;
Indicates the withstand voltage in the off state. The ON state is a state in which 5 V is applied to the gate electrode, and the OFF state is a state in which the gate electrode is set to 0 V. In addition, the source region 6 was measured as a ground potential. This embodiment of FIG. 3, Comparative Example 1, Comparative Example 2, and Comparative Example 3 in order from (a), (b), (c), and (d) of FIG.
It corresponds to.
【００１６】図３より、図４（ｂ），（ｃ），（ｄ）に
示す構造の半導体装置において、ソース領域６の長さが
長くなるほどオン時の耐圧は向上するが、オフ時の耐圧
はほぼー定である。一方、本実施形態においては、オフ
時の耐圧が向上したばかりでなく、オン時の耐圧も図４
（ｃ）に示す同じサイズの従来構造のものに比べて大幅
に向上していることがわかる。FIG. 3 shows that in the semiconductor device having the structure shown in FIGS. 4B, 4C, and 4D, the longer the length of the source region 6, the higher the withstand voltage in the on-state. Is almost constant. On the other hand, in the present embodiment, not only the withstand voltage in the off-state is improved, but also the withstand voltage in the on-state is improved.
It can be seen that it is greatly improved as compared with the conventional structure of the same size shown in FIG.
【００１７】従って、図２に示される等電位線分布から
も理解できるように、ソース領域６が長方形状をしてお
り、そのソース領域６をドレイン領域７が囲うようなＬ
ＤＭＯＳにおいては、ソース領域６のコーナー部１１
ａ，１１ｂに対向するドレイン領域７を開放した構造と
することで耐圧を向上させることができる。さらに、本
実施形態のようにドレイン領域７ａ，７ｂをソース領域
６の直線領域１０ａ，１０ｂに対向した部分にのみ形成
することでオフ時耐圧をオン時耐圧と同程度に向上させ
ることができる。また、オン時耐圧も向上させることが
できる。さらに、ドレイン領域７ａ，７ｂをソース領域
６の直線状部１０ａ，１０ｂのみに対向させるようにす
れば耐圧設計もソース領域６の直線状部１０ａ，１０ｂ
において考えればよく、耐圧設計が容易となる。Therefore, as can be understood from the equipotential line distribution shown in FIG. 2, the source region 6 has a rectangular shape, and the source region 6 is surrounded by a drain region 7 such that the L
In the DMOS, the corner 11 of the source region 6
With the structure in which the drain region 7 facing the a and 11b is open, the withstand voltage can be improved. Further, by forming the drain regions 7a and 7b only in the portions of the source region 6 facing the linear regions 10a and 10b, the off-state breakdown voltage can be improved to the same degree as the on-state breakdown voltage. Also, the on-state breakdown voltage can be improved. Furthermore, if the drain regions 7a and 7b are opposed to only the linear portions 10a and 10b of the source region 6, the withstand voltage design can be improved.
And the withstand voltage design becomes easy.
【００１８】また、長方形状のソース領域６において、
長方形の短辺に相当する領域、すなわちコーナー部１１
ａ，１１ｂを円弧状とすることにより、コーナー部にお
ける曲率半径を大きくすることができ、電界集中を緩和
することができる。これにより耐圧を向上させることが
できる。すなわち、ソース領域６のコーナー部１１ａ，
１１ｂを本実施形態のように全体を円弧状とせず、長方
形の角に相当する部分のみを丸めるような構造にしても
よいが、その場合には角部分のみを丸めるため、曲率半
径が小さくなり耐圧が低下してしまうという問題が生じ
る。従って、本実施形態のコーナー部１１ａ，１１ｂと
することでコーナー部における曲率半径を大きくするこ
とができ、耐圧を向上させることができる。In the rectangular source region 6,
A region corresponding to the short side of the rectangle, that is, the corner portion 11
By making a and 11b arc-shaped, the radius of curvature at the corner can be increased, and the electric field concentration can be reduced. Thereby, the breakdown voltage can be improved. That is, the corner portions 11a of the source region 6,
11b may have a structure in which only the portion corresponding to the corner of the rectangle is rounded without forming the entire portion as an arc as in the present embodiment, but in that case, since only the corner portion is rounded, the radius of curvature is reduced. There is a problem that the breakdown voltage is reduced. Therefore, by using the corners 11a and 11b of the present embodiment, the radius of curvature at the corners can be increased, and the withstand voltage can be improved.
【００１９】次に、図１を参照して本実施形態のＬＤＭ
ＯＳの製造方法を説明する。Ｐ型基板（あるいは基板状
に形成されたＰ型領域）１上に、Ｐ型基板よりも低濃度
のｎ型ドリフト領域２を形成する。これはエピタキシャ
ル成長法にて形成しても良いし、イオン注入等の拡散法
を用いて形成しても良い。その後、所定部分をレジスト
等によりマスクしてＰ型ウェル領域３を形成する。次
に、窒化膜等の耐酸化性マスクを所定パターンに形成
し、熱酸化によりＬＯＣＯＳ酸化膜４を形成する。次
に、ゲート絶縁膜ＧOX（酸化膜、窒化膜等）を形成し、
その上にポリシリコン等からなるゲート電極５を、その
ー部がＬＯＣＯＳ酸化膜４上にかかるようにウェル領域
３上に形成し、さらにゲート電極５をマスクとして、砒
素や麟等のＮ型不純物をイオン注入し、活性化を行いソ
ース領域６を形成する。このソース領域６の形成によ
り、ソース領域６とウェル３との間のチャネル領域が決
定される。 その後、ドレイン領域７ａ，ｂを形成し、
ソース電極Ｓ、ドレイン電極Ｄを形成することでＬＤＭ
ＯＳが完成する。尚、本実施形態の製造方法は、これに
限るものではない。以下に示す第２の実施形態について
も同様である。Next, with reference to FIG.
A method for manufacturing an OS will be described. An n-type drift region 2 having a lower concentration than a P-type substrate is formed on a P-type substrate (or a P-type region formed like a substrate) 1. This may be formed by an epitaxial growth method, or may be formed by a diffusion method such as ion implantation. Thereafter, a P-type well region 3 is formed by masking a predetermined portion with a resist or the like. Next, an oxidation resistant mask such as a nitride film is formed in a predetermined pattern, and the LOCOS oxide film 4 is formed by thermal oxidation. Next, a gate insulating film G OX (an oxide film, a nitride film, etc.) is formed,
A gate electrode 5 made of polysilicon or the like is formed on the well region 3 so that a portion of the gate electrode 5 covers the LOCOS oxide film 4, and an N-type impurity such as arsenic or phosphorus is formed using the gate electrode 5 as a mask. The source region 6 is formed by ion implantation and activation. By forming the source region 6, a channel region between the source region 6 and the well 3 is determined. Thereafter, drain regions 7a and 7b are formed,
By forming the source electrode S and the drain electrode D, the LDM
The OS is completed. Note that the manufacturing method of the present embodiment is not limited to this. The same applies to the second embodiment described below.
【００２０】次に、第２の実施形態を図５を参照して説
明する。図１に示した第１の実施形態においては、ドレ
イン領域を長方形状のソース領域の直線状部に対向した
領域のみに形成し、ソース領域のコーナー部に対向する
部分には形成しないことでソース領域のコーナー部にお
ける電界集中を緩和して耐圧を上げるようにしている。Next, a second embodiment will be described with reference to FIG. In the first embodiment shown in FIG. 1, the drain region is formed only in the region facing the linear portion of the rectangular source region, and is not formed in the portion facing the corner of the source region. The withstand voltage is increased by relaxing the electric field concentration at the corners of the region.
【００２１】一方、本実施形態においては、ソース領域
のコーナー部に対向するドレイン領域の距離を、ソース
領域の直線部に対向するドレイン領域の距離よりも大き
くとるようにドレイン領域を形成している。このように
することより、ソース領域のコーナー部に電界が集中し
ないようにすることができる。図５に示されるＬＤＭＯ
Ｓについて説明する。図５（ａ）は、第２の実施形態の
ＬＤＭＯＳの上面図を示し、図５（ｂ）は、図５（ａ）
に示すＡ−Ａ’断面図を示すものであり、図５（ｃ）
は、図５（ａ）に示すＢ−Ｂ’断面図を示すものであ
る。On the other hand, in the present embodiment, the drain region is formed such that the distance between the drain region facing the corner of the source region is larger than the distance between the drain region facing the linear portion of the source region. . By doing so, the electric field can be prevented from being concentrated on the corners of the source region. LDMO shown in FIG.
S will be described. FIG. 5A shows a top view of the LDMOS of the second embodiment, and FIG.
FIG. 5C is a sectional view taken along the line AA ′ shown in FIG.
Is a cross-sectional view taken along the line BB 'shown in FIG.
【００２２】図５に示すように、ドレイン領域７ｃにお
いて、ソース領域６のコーナー部に対向する領域２０ａ
については、ソース領域６の直線部に対向する領域２０
ｂに対向する領域２０ｂに比べて、ソース領域６とドレ
イン領域７ｃとの距離を大きくとるようにしている。ソ
ース領域６のコーナー部とドレイン領域７ｃとの距離
は、例えばソース領域のコーナー部の曲率半径と、ドレ
イン領域７ｃのソース領域６のコーナー部に対向する部
分の曲率半径とを同一か、もしくはソース領域６のコー
ナー部の曲率半径の方を大きくすることで、ソース領域
６の直線部とドレイン領域７ｃとの距離よりも大きくと
ることができる。As shown in FIG. 5, in drain region 7c, region 20a facing the corner of source region 6 is formed.
The region 20 facing the linear portion of the source region 6
The distance between the source region 6 and the drain region 7c is set to be larger than that of the region 20b opposite to the region 20b. The distance between the corner of the source region 6 and the drain region 7c is, for example, equal to the radius of curvature of the corner of the source region and the radius of curvature of the portion of the drain region 7c facing the corner of the source region 6, or By increasing the radius of curvature at the corner of the region 6, the distance between the straight portion of the source region 6 and the drain region 7c can be increased.
【００２３】尚、本実施形態においても第１の実施形態
同様の製造方法により形成可能である。尚、上記第１お
よび第２の実施形態においては、ソース領域の直線部
は、直線であったが、コーナー部よりもより大きな曲率
を有する曲線であっても良い。The present embodiment can be formed by the same manufacturing method as in the first embodiment. In the first and second embodiments, the straight portion of the source region is a straight line, but may be a curve having a larger curvature than the corner portion.
【図１】（ａ）は、第１の実施形態を表すＬＤＭＯＳの
上面図である。（ｂ）は、（ａ）図のＡ−Ａ’断面図で
ある。（ｃ）は、（ａ）図のＢ−Ｂ’断面図である。FIG. 1A is a top view of an LDMOS representing a first embodiment. (B) is a sectional view taken along the line AA 'of (a). (C) is a sectional view taken along the line BB 'of (a).
【図２】ソース領域・ドレイン領域間の等電位線を示す
図である。FIG. 2 is a diagram showing equipotential lines between a source region and a drain region.
【図３】構造の異なるＬＤＭＯＳのオン・オフ時耐圧特
性を表す図である。FIG. 3 is a diagram illustrating on / off withstand voltage characteristics of LDMOSs having different structures.
【図４】（ａ），（ｂ），（ｃ），（ｄ）は、図３の耐
圧特性を測定した構造を示す図である。4 (a), (b), (c) and (d) are diagrams showing a structure obtained by measuring the breakdown voltage characteristics of FIG.
【図５】（ａ）は、第２の実施形態を表すＬＤＭＯＳの
上面図である。（ｂ）は、（ａ）図のＡ−Ａ’断面図で
ある。（ｃ）は、（ａ）図のＢ−Ｂ’断面図である。FIG. 5A is a top view of an LDMOS representing a second embodiment. (B) is a sectional view taken along the line AA 'of (a). (C) is a sectional view taken along the line BB 'of (a).
１ Ｐ型基板 ２ ドリフト領域 ３ ウェル領域 ４ ＬＯＣＯＳ酸化膜 ５ ゲート電極 ６ ソース領域 ７ ドレイン領域 ８ ウェルコンタクト １０ 直線部 １１ コーナー部 Reference Signs List 1 P-type substrate 2 Drift region 3 Well region 4 LOCOS oxide film 5 Gate electrode 6 Source region 7 Drain region 8 Well contact 10 Linear portion 11 Corner portion
Claims (4)
電型のドリフト領域と、 該ドリフト領域に形成された第１導電型のウェル領域
と、 該ウェル領域に形成された第２導電型のソース領域と、 該ソース領域と前記ドリフト領域との間の前記ウェル領
域上に形成されたゲート電極と、 平面的に見て該ゲート電極が前記ソース領域との間に位
置するように前記ドリフト領域に形成され、該ドリフト
領域よりも高濃度の第２導電型のドレイン領域とを有
し、 前記ソース領域はその平面パターンが直線状部と所定の
曲率を有したコーナー部とからなる長方形状をしてお
り、かつ前記ドレイン領域は平面的に見て前記ソース領
域の前記コーナー部に対向した位置にて開放するように
前記ソース領域を囲って形成されていることを特徴とす
るＭＩＳ構造を有する半導体装置。A first conductivity type drift region formed on a first conductivity type substrate; a first conductivity type well region formed in the drift region; and a second conductivity type well region formed in the well region. A conductive type source region; a gate electrode formed on the well region between the source region and the drift region; and a gate electrode positioned between the source region when viewed in plan. A second conductivity type drain region formed in the drift region and having a higher concentration than the drift region; and the source region includes a linear portion having a planar pattern and a corner portion having a predetermined curvature. A MIS having a rectangular shape, wherein the drain region is formed to surround the source region so as to open at a position facing the corner of the source region when viewed in plan. Structure A semiconductor device having a.
方形状をしており、長方形の短辺に相当する部分が円弧
状に形成され、長方形の長辺に相当する部分が直線状に
形成されているものである請求項１に記載のＭＩＳ構造
を有する半導体装置。2. The source region has a rectangular planar pattern, a portion corresponding to a short side of the rectangle is formed in an arc shape, and a portion corresponding to a long side of the rectangle is formed in a linear shape. 2. The semiconductor device having a MIS structure according to claim 1, wherein:
記直線状部に対向した位置のみに形成されていることを
特徴とする請求項１または２に記載のＭＩＳ構造を有す
る半導体装置。3. The semiconductor device having an MIS structure according to claim 1, wherein said drain region is formed only at a position facing said linear portion of said source region.
２導電型のドリフト領域と、 該ドリフト領域に形成された第１導電型のウェル領域
と、 該ウェル領域に形成された第２導電型のソース領域と、 該ソース領域と前記ドリフト領域との間の前記ウェル領
域上に形成されたゲート電極と、 該ゲート電極が前記ソース領域との間に位置するように
前記ドリフト領域に形成され、該ドリフト領域よりも高
濃度の第２導電型のドレイン領域とを有し、 前記ソース領域は、その平面パターンが直線状部と所定
の曲率を有したコーナー部とからなる長方形状をしてお
り、前記ドレイン領域は平面的に見て前記ソース領域を
囲うように形成されていると共に、該ドレイン領域のう
ち、前記ソース領域の前記コーナー部に対向する領域に
おいて、前記ソース領域との距離がソース領域の前記直
線状部に対向するドレイン領域における前記ソース領域
との距離よりも大きくなるよう形成され、前記ソース領
域の前記コーナー部における電界集中を緩和することを
特徴とするＭＩＳ構造を有する半導体装置。4. A drift region of a second conductivity type formed on a substrate region of a first conductivity type; a well region of a first conductivity type formed in the drift region; A source region of two conductivity type; a gate electrode formed on the well region between the source region and the drift region; and a gate electrode formed on the drift region so that the gate electrode is located between the source region and the drift region. And a drain region of a second conductivity type having a higher concentration than the drift region. The source region has a rectangular shape in which a planar pattern is formed by a linear portion and a corner portion having a predetermined curvature. The drain region is formed so as to surround the source region in plan view, and the drain region is formed in a region of the drain region facing the corner of the source region. The distance from the region is formed to be larger than the distance from the source region in the drain region facing the linear portion of the source region, and the electric field concentration at the corner of the source region is reduced. A semiconductor device having a MIS structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201491A JPH1050985A (en) | 1996-07-31 | 1996-07-31 | Semiconductor device having mis structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201491A JPH1050985A (en) | 1996-07-31 | 1996-07-31 | Semiconductor device having mis structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050985A true JPH1050985A (en) | 1998-02-20 |
Family
ID=16441945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8201491A Pending JPH1050985A (en) | 1996-07-31 | 1996-07-31 | Semiconductor device having mis structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050985A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1286399A2 (en) * | 2001-08-23 | 2003-02-26 | Micrel Incorporated | LDMOS field-effect transistors |
| EP1089345A3 (en) * | 1999-09-28 | 2003-11-12 | Fuji Electric Co. Ltd. | Lateral power field-effect transistor |
| NL1013625C2 (en) * | 1998-11-20 | 2004-09-16 | Fuji Electric Co Ltd | Lateral high voltage semiconductor device. |
| JP2006278931A (en) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | Semiconductor device |
| JP2006339321A (en) * | 2005-06-01 | 2006-12-14 | Hitachi Ltd | High voltage analog switch ic and ultrasonic diagnostic device employing it |
| JP2007080919A (en) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | Semiconductor device |
| CN102468336A (en) * | 2010-11-11 | 2012-05-23 | 富士通半导体股份有限公司 | Semiconductor device |
-
1996
- 1996-07-31 JP JP8201491A patent/JPH1050985A/en active Pending
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| JP2012104678A (en) * | 2010-11-11 | 2012-05-31 | Fujitsu Semiconductor Ltd | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040205 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041019 |