JPH104085A - Dry etching and apparatus therefor - Google Patents
Dry etching and apparatus thereforInfo
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- JPH104085A JPH104085A JP15651596A JP15651596A JPH104085A JP H104085 A JPH104085 A JP H104085A JP 15651596 A JP15651596 A JP 15651596A JP 15651596 A JP15651596 A JP 15651596A JP H104085 A JPH104085 A JP H104085A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ドライエッチング
方法および装置に関し、特に、接地された筐体とその内
部に設けられた基板支持台との間にプラズマを発生さ
せ、発生したプラズマを、基板支持台上の半導体基板に
照射するようにするドライエッチング方法および装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method and apparatus, and more particularly, to a method of generating plasma between a grounded housing and a substrate support provided inside the housing, and generating the generated plasma on a substrate. The present invention relates to a dry etching method and apparatus for irradiating a semiconductor substrate on a support table.
【0002】[0002]
【従来の技術】半導体基板に設けられた配線用金属膜の
表面酸化膜を除去するための、所謂プリエッチング工程
では、ドライエッチング装置が使用されている。2. Description of the Related Art In a so-called pre-etching step for removing a surface oxide film of a wiring metal film provided on a semiconductor substrate, a dry etching apparatus is used.
【0003】図5は、従来のドライエッチング装置の構
成図である。図中、チェンバ101が密封空間を構成
し、その空間に不活性ガスが導入され(例えば、Arガ
ス、100sccm)、また、真空排気系の接続により
内部が低ガス圧に調整される(例えば、0.13P
a)。さらにチェンバ101は導電材で構成され、接地
されている。チェンバ101内には基板支持台102
が、チェンバ101と電気的に絶縁された状態で設けら
れる。基板支持台102は、導電材で構成され、導電支
持棒103を介してブロッキングコンデンサCに接続さ
れ、ブロッキングコンデンサCはRF交流電源(RF)
104に接続される。基板支持台102にはエッチング
時に半導体基板105が搭載される。ブロッキングコン
デンサCは直流電流を遮断するためのものである。RF
交流電源104は、周波数13.56MHz、交流電圧
1000Vの高周波交流電流を、ブロッキングコンデン
サCおよび導電支持棒103を介して基板支持台102
に供給する。FIG. 5 is a configuration diagram of a conventional dry etching apparatus. In the figure, a chamber 101 forms a sealed space, an inert gas is introduced into the space (for example, Ar gas, 100 sccm), and the inside is adjusted to a low gas pressure by connecting a vacuum exhaust system (for example, 0.13P
a). Further, the chamber 101 is made of a conductive material and is grounded. A substrate support table 102 is provided in the chamber 101.
Are provided in a state of being electrically insulated from the chamber 101. The substrate support 102 is made of a conductive material and is connected to a blocking capacitor C via a conductive support bar 103. The blocking capacitor C is an RF AC power supply (RF).
104. A semiconductor substrate 105 is mounted on the substrate support 102 during etching. The blocking capacitor C is for blocking DC current. RF
The AC power supply 104 supplies a high-frequency AC current having a frequency of 13.56 MHz and an AC voltage of 1000 V to the substrate support 102 via the blocking capacitor C and the conductive support bar 103.
To supply.
【0004】RF交流電源104からの高周波交流電流
の供給により、チェンバ101と基板支持台102との
間にプラズマ106が発生する。プラズマ106の中に
は、正負同数の電離した粒子(電子、陽イオン等)と中
性粒子とが存在する。電子は質量が小さいため電界の変
動に対応した運動をすることができるのに対し、陽イオ
ンは質量が大きいために電界の変動に対応した運動を殆
どすることができない。イオンシース内の電界が単振動
するときの電子の振幅が約2mとなるのに対し、陽イオ
ンの振幅は約30μmである。したがって、電子は電界
の高周波変動に応じて動き得るが、陽イオンは電界の高
周波変動に応じて動けず、直流電界に応じて動くだけと
なる。The supply of a high-frequency AC current from the RF AC power supply 104 generates a plasma 106 between the chamber 101 and the substrate support 102. In the plasma 106, the same number of positive and negative ionized particles (electrons, cations, etc.) and neutral particles are present. An electron has a small mass and can move in response to a change in the electric field, whereas a cation has a large mass and can hardly move in response to a change in the electric field. The amplitude of the electrons when the electric field in the ion sheath makes a single oscillation is about 2 m, whereas the amplitude of the cations is about 30 μm. Thus, while electrons can move in response to high frequency fluctuations in the electric field, cations cannot move in response to high frequency fluctuations in the electric field, but only move in response to the DC electric field.
【0005】このように高周波変動電界では電子と陽イ
オンとの応答速度が違うということ、および基板支持台
102に比べてチェンバ101の面積が大きく、チェン
バ101全体がアース電位になっていることに起因し
て、基板支持台102に高周波交流電流が供給されてい
るときに、プラズマ106中の電子だけが基板支持台1
02に集まる。すなわち、高周波変動電界では陽イオン
は殆ど移動せず、電子だけが高周波変動電界に応答する
が、チェンバ101に取り囲まれたプラズマ106の電
位がアース電位に非常に近くなるために、プラズマ10
6中の電子がチェンバ101の方向には移動しづらい環
境となっている。その結果、電子が基板支持台102に
集まるという現象が発生する。[0005] As described above, in the high-frequency fluctuating electric field, the response speed of electrons and cations is different, and the area of the chamber 101 is larger than that of the substrate support 102, and the entire chamber 101 is at the ground potential. For this reason, when a high-frequency AC current is supplied to the substrate support 102, only electrons in the plasma 106
Gather in 02. That is, cations hardly move in the high-frequency fluctuating electric field, and only electrons respond to the high-frequency fluctuating electric field. However, since the potential of the plasma 106 surrounded by the chamber 101 becomes very close to the ground potential, the plasma 10
The environment in which the electrons in 6 are difficult to move in the direction of the chamber 101 is provided. As a result, a phenomenon occurs in which electrons collect on the substrate support 102.
【0006】基板支持台102に集まった電子は、ブロ
ッキングコンデンサCの作用により基板支持台102に
蓄積され、その結果、基板支持台102が負にバイアス
される。通常、数100V程度にバイアスされ、これを
直流セルフバイアスと呼ぶ。この負の直流セルフバイア
スが発生すると、プラズマ106中の電子は反発を受け
て基板支持台102に流れ込みにくくなる一方、プラズ
マ106中の陽イオンが基板支持台102方向に加速さ
れて移動することになる。そして、電界変動の1周期の
間に基板支持台102に流れ込む電子と陽イオンとの量
が釣り合うところで平衡状態となり、放電が継続され
る。The electrons collected on the substrate support 102 are accumulated on the substrate support 102 by the action of the blocking capacitor C, and as a result, the substrate support 102 is negatively biased. Usually, it is biased to about several hundred volts, and this is called DC self-bias. When this negative DC self-bias occurs, the electrons in the plasma 106 are repelled and are less likely to flow into the substrate support 102, while the cations in the plasma 106 are accelerated and move toward the substrate support 102. Become. An equilibrium state is established where the amount of electrons and cations flowing into the substrate support 102 during one cycle of the electric field fluctuation is balanced, and the discharge is continued.
【0007】図6は、こうした初期時および平衡時の基
板支持台102の電位および流入電流を示す図であり、
(A)は初期時のRF交流電源104の出力電圧を、
(B)は初期時の基板支持台102の電位を、(C)は
初期時の基板支持台102への流入電流を示し、(D)
は平衡時のRF交流電源104の出力電圧を、(E)は
平衡時の基板支持台102の電位を、(F)は平衡時の
基板支持台102への流入電流を示す。(B),(E)
における破線は直流セルフバイアスを示し、(C),
(F)において、中央線L11,L12よりも上部のグ
ラフG11,G13は電子の流入量を、下部のグラフG
12,G14は陽イオンの流入量をそれぞれ示す。FIG. 6 is a diagram showing the potential and the inflow current of the substrate support 102 at the initial stage and at the equilibrium stage.
(A) shows the output voltage of the RF AC power supply 104 at the initial stage,
(B) shows the potential of the substrate support 102 at the initial stage, (C) shows the current flowing into the substrate support 102 at the initial stage, and (D)
Shows the output voltage of the RF AC power supply 104 at the time of equilibrium, (E) shows the potential of the substrate support 102 at the time of equilibrium, and (F) shows the current flowing into the substrate support 102 at the time of equilibrium. (B), (E)
The dashed line at indicates DC self-bias, (C),
In (F), the graphs G11 and G13 above the center lines L11 and L12 show the inflow of electrons and the graph G below the center lines L11 and L12.
12, G14 indicates the inflow amount of the cation.
【0008】すなわち、RF交流電源104から、図6
(A)に示すような出力電圧が、基板支持台102へ供
給された場合、初期時には、上述したように電子だけが
基板支持台102へ集まり、基板支持台102に蓄積さ
れる。この結果、基板支持台102の電位の平均値が、
図6(B)に破線で示すように低下する。そのため、基
板支持台102への電子の流入が、図6(C)に示すグ
ラフG11のように次第に低下するとともに、図6
(C)に示すグラフG12のような陽イオンの基板支持
台102への流入が始まる。その後、電界変動の1周期
の間に基板支持台102に流れ込む電子の量〔図6
(F)のGグラフ13〕と陽イオンの量〔図6(F)の
グラフG14〕とが釣り合うところで、図6(E)に示
すように、基板支持台102の電位の平均値(破線)の
低下が収まり、平衡状態となる。この基板支持台102
の電位の平均値(破線)が直流セルフバイアスの値とな
る。That is, from the RF AC power supply 104, FIG.
When an output voltage as shown in FIG. 2A is supplied to the substrate support 102, initially, only electrons gather at the substrate support 102 and are accumulated in the substrate support 102 as described above. As a result, the average value of the potential of the substrate support 102 becomes
It decreases as shown by the broken line in FIG. Therefore, the flow of electrons into the substrate support 102 gradually decreases as shown by a graph G11 in FIG.
The flow of cations into the substrate support 102 as shown by the graph G12 in FIG. Thereafter, the amount of electrons flowing into the substrate support 102 during one cycle of the electric field fluctuation [FIG.
When the G graph 13 in (F) balances the amount of cations (graph G14 in FIG. 6F), as shown in FIG. 6E, the average value of the potential of the substrate support 102 (broken line). Is reduced, and an equilibrium state is reached. This substrate support 102
Is the DC self-bias value.
【0009】図5に戻って、陽イオンが加速されて基板
支持台102へ移動する際に、基板支持台102に半導
体基板105が搭載されていると、陽イオンが半導体基
板105に衝突し、半導体基板105に設けられた配線
用金属膜の表面酸化膜に対して異方性エッチングが行わ
れる。その際に、配線用金属膜が、半導体基板105の
絶縁膜上に形成されている関係から、正電荷が配線用金
属膜に蓄えられる。この電荷の蓄積をチャージアップと
呼ぶ。Returning to FIG. 5, when cations are accelerated and move to the substrate support 102, if the semiconductor substrate 105 is mounted on the substrate support 102, the cations collide with the semiconductor substrate 105, Anisotropic etching is performed on the surface oxide film of the wiring metal film provided on the semiconductor substrate 105. At this time, since the wiring metal film is formed on the insulating film of the semiconductor substrate 105, positive charges are stored in the wiring metal film. This accumulation of charges is called charge-up.
【0010】[0010]
【発明が解決しようとする課題】ところで、シリコン半
導体集積回路の高集積化が進んでいる。そうした集積回
路に使用するシリコン半導体ウェハ面内の均一性や成
膜、加工速度を向上するために、ドライエッチングに使
用するプラズマの電力が増大しており、その結果、チャ
ージアップし易い傾向にある。なお、配線用金属膜にM
OSトランジスタのゲート電極が接続されており、この
ため、ゲート電極がチャージアップされ易い。特に、回
路パターンの設計がより複雑になって、トランジスタの
1つのゲート電極から引き出される配線数やコンタクト
孔の面積が増大する傾向にあり、これがゲート電極のよ
り大きなチャージアップを引き起こしている。The integration of silicon semiconductor integrated circuits has been increasing. In order to improve the uniformity, film formation, and processing speed on the surface of a silicon semiconductor wafer used for such an integrated circuit, the power of plasma used for dry etching is increasing, and as a result, charge-up tends to occur. . In addition, M
Since the gate electrode of the OS transistor is connected, the gate electrode is easily charged up. In particular, the design of the circuit pattern becomes more complicated, and the number of wirings drawn from one gate electrode of the transistor and the area of the contact hole tend to increase, which causes a larger charge-up of the gate electrode.
【0011】こうしたゲート電極のチャージアップの結
果、半導体基板105のゲート電極下の絶縁膜で静電破
壊111が発生する可能性が高まっている。図7は半導
体基板105の断面を示す図である。図7において、半
導体基板105には、絶縁膜層107、金属配線層10
8が形成され、絶縁膜層107上にゲート電極110が
存在し、ゲート電極110と金属配線層108とが接続
されている。金属配線層108に対してエッチングマス
ク109を被せ、矢印方向の陽イオンを浴びせると、金
属配線層108がエッチングされる。それとともに、金
属配線層108は陽イオンを受け、金属配線層108に
接続されたゲート電極110が正電荷でチャージアップ
される。一方このとき、半導体基板105を搭載してい
る基板支持台102は、直流セルフバイアスにより負に
帯電しているので、ゲート電極110の下の絶縁膜に静
電破壊111が発生する可能性がある。As a result of such charge-up of the gate electrode, the possibility that electrostatic breakdown 111 occurs in the insulating film under the gate electrode of the semiconductor substrate 105 is increasing. FIG. 7 is a diagram showing a cross section of the semiconductor substrate 105. In FIG. 7, an insulating film layer 107 and a metal wiring layer 10 are provided on a semiconductor substrate 105.
8, the gate electrode 110 exists on the insulating film layer 107, and the gate electrode 110 and the metal wiring layer 108 are connected. When the metal wiring layer 108 is covered with an etching mask 109 and exposed to cations in the direction of the arrow, the metal wiring layer 108 is etched. At the same time, the metal wiring layer 108 receives cations, and the gate electrode 110 connected to the metal wiring layer 108 is charged up with positive charges. On the other hand, at this time, since the substrate support 102 on which the semiconductor substrate 105 is mounted is negatively charged by the DC self-bias, there is a possibility that the electrostatic breakdown 111 occurs in the insulating film below the gate electrode 110. .
【0012】特に、シリコン半導体集積回路の高集積化
に伴い、MOSトランジスタのゲート電極110下の絶
縁膜層107が薄くなる傾向にある。このため、こうし
た静電破壊111が非常に発生し易い状況にある。In particular, as silicon semiconductor integrated circuits become more highly integrated, the thickness of the insulating film layer 107 below the gate electrode 110 of the MOS transistor tends to become thinner. For this reason, such an electrostatic breakdown 111 is very likely to occur.
【0013】このような製造工程において誘発される集
積回路の障害をPID(Process Induced Damage) と呼
び、このPIDが、集積回路の歩留り率に重要な問題と
なってきている。The failure of the integrated circuit induced in such a manufacturing process is called PID (Process Induced Damage), and this PID has become an important problem in the yield of the integrated circuit.
【0014】本発明はこのような点に鑑みてなされたも
のであり、チャージアップに起因するゲート電極下の絶
縁層の静電破壊を防止するようにしたドライエッチング
方法および装置を提供することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a dry etching method and apparatus which prevent electrostatic breakdown of an insulating layer below a gate electrode due to charge-up. Aim.
【0015】[0015]
【課題を解決するための手段】本発明では上記目的を達
成するために、接地された筐体とその内部に設けられた
基板支持台との間にプラズマを発生させ、発生したプラ
ズマを、基板支持台上の半導体基板に照射するようにす
るドライエッチング装置における基板支持台に、高周波
交流電流を供給して直流セルフバイアスを発生させ、基
板支持台を第1の所定時間に亘って負に帯電させる工程
と、基板支持台に直流電流を供給して基板支持台を第2
の所定時間に亘って正に帯電させる工程とを、有するこ
とを特徴とするドライエッチング方法が提供される。According to the present invention, in order to achieve the above object, plasma is generated between a grounded housing and a substrate support provided inside the housing, and the generated plasma is applied to a substrate. A high frequency alternating current is supplied to a substrate support in a dry etching apparatus that irradiates a semiconductor substrate on the support to generate a DC self-bias, and the substrate support is negatively charged for a first predetermined time. And supplying a DC current to the substrate support to cause the substrate support to move to the second position.
And a step of positively charging for a predetermined period of time.
【0016】以上のような工程において、高周波交流電
源から高周波交流電流が第1の所定時間に亘って基板支
持台に供給され、これにより、基板支持台に直流セルフ
バイアスが発生し、基板支持台は負に帯電される。した
がって、基板支持台に搭載された半導体基板に陽イオン
が照射され、半導体基板がエッチングされる。これとと
もに、半導体基板に正の電荷が蓄積される。その後、高
周波交流電源に代わって直流電源から正の電圧が第2の
所定時間に亘って基板支持台に供給される。これによ
り、基板支持台は正に帯電される。そのため、陽イオン
に代わって、半導体基板にはプラズマ中の電子が届き、
第1の所定時間の間に半導体基板に蓄積された正電荷
が、この届いた電子により第2の所定時間の間に中和さ
れる。In the above steps, a high-frequency AC current is supplied from the high-frequency AC power supply to the substrate support for a first predetermined time, whereby a DC self-bias is generated in the substrate support, and Is negatively charged. Therefore, the semiconductor substrate mounted on the substrate support is irradiated with cations, and the semiconductor substrate is etched. At the same time, positive charges are accumulated on the semiconductor substrate. Thereafter, a positive voltage is supplied from the DC power supply to the substrate support for a second predetermined time in place of the high-frequency AC power supply. Thus, the substrate support is positively charged. Therefore, instead of cations, electrons in the plasma reach the semiconductor substrate,
Positive charges accumulated on the semiconductor substrate during the first predetermined time are neutralized by the delivered electrons during the second predetermined time.
【0017】こうして半導体基板のチャージアップが解
消し、ゲート電極下の絶縁層の静電破壊を防止する。In this way, charge-up of the semiconductor substrate is eliminated, and electrostatic breakdown of the insulating layer below the gate electrode is prevented.
【0018】[0018]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図1は、本発明に係るドライエッ
チング装置の第1の実施の形態の構成図である。図中、
チェンバ1が密封空間を構成し、その空間に不活性ガス
が導入され(例えば、Arガス、100sccm)、ま
た、真空排気系の接続により内部が低ガス圧に調整され
る(例えば、0.13Pa)。さらにチェンバ1は導電
材で構成され、接地されている。チェンバ1内には基板
支持台2が、チェンバ1と電気的に絶縁された状態で設
けられる。基板支持台2は、導電材で構成され、導電支
持棒3を介して切替スイッチ(SW)4に接続される。
基板支持台2にはエッチング時に半導体基板5が搭載さ
れる。切替スイッチ4には、ブロッキングコンデンサC
bを介してRF交流電源(RF)6が接続されるととも
に、直流電源(DC)7が接続される。RF交流電源6
は、周波数13.56MHz、交流電圧1000Vの高
周波交流電流を出力し、直流電源7は正の直流電圧10
00Vを出力する。切替スイッチ4は10Hzのサイク
ルで切替えを行い、RF交流電源6の出力と直流電源7
の出力とを交互に基板支持台2に供給する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram of a dry etching apparatus according to a first embodiment of the present invention. In the figure,
The chamber 1 forms a sealed space, an inert gas is introduced into the space (for example, Ar gas, 100 sccm), and the inside is adjusted to a low gas pressure by connecting a vacuum exhaust system (for example, 0.13 Pa). ). Further, the chamber 1 is made of a conductive material and is grounded. A substrate support 2 is provided in the chamber 1 in a state of being electrically insulated from the chamber 1. The substrate support 2 is made of a conductive material, and is connected to a switch (SW) 4 via a conductive support bar 3.
A semiconductor substrate 5 is mounted on the substrate support 2 at the time of etching. The changeover switch 4 includes a blocking capacitor C
b, an RF AC power supply (RF) 6 is connected, and a DC power supply (DC) 7 is connected. RF AC power supply 6
Outputs a high-frequency AC current having a frequency of 13.56 MHz and an AC voltage of 1000 V.
Output 00V. The changeover switch 4 performs switching at a cycle of 10 Hz, and outputs the output of the RF AC power supply 6 and the DC power supply 7
Are alternately supplied to the substrate support 2.
【0019】まず、RF交流電源6から基板支持台2に
高周波交流電流が供給されているときには、チェンバ1
と基板支持台2との間に発生したプラズマ8中の電子が
基板支持台2に集まり、ブロッキングコンデンサCbの
直流電流遮断作用により、基板支持台2に蓄積される。
したがって、基板支持台2が負に直流セルフバイアスさ
れる。直流セルフバイアスが発生すると、プラズマ8中
の陽イオンが基板支持台2の方向に加速されて移動する
ことになる。この結果、陽イオンが、基板支持台2に搭
載された半導体基板5に衝突し、半導体基板5に設けら
れた配線用金属膜の表面酸化膜に対して異方性エッチン
グを行う。その際に、配線用金属膜が、半導体基板5の
絶縁膜上に形成されている関係から、正電荷が配線用金
属膜に蓄えられる。First, when a high-frequency AC current is supplied from the RF AC power supply 6 to the substrate support 2, the chamber 1
Electrons in the plasma 8 generated between the substrate support 2 and the plasma 8 collect on the substrate support 2 and are accumulated in the substrate support 2 by the DC current blocking action of the blocking capacitor Cb.
Therefore, the substrate support 2 is negatively DC self-biased. When a DC self-bias is generated, positive ions in the plasma 8 are accelerated and move toward the substrate support 2. As a result, the cations collide with the semiconductor substrate 5 mounted on the substrate support 2 and anisotropically etch the surface oxide film of the wiring metal film provided on the semiconductor substrate 5. At this time, positive charges are stored in the wiring metal film because the wiring metal film is formed on the insulating film of the semiconductor substrate 5.
【0020】ここで、切替スイッチ4を切替え、RF交
流電源6に代わって直流電源7を基板支持台2に接続す
ると、基板支持台2は正に帯電される。そのため、陽イ
オンは今までと反対方向に加速され、エッチングが停止
する。その上、半導体基板2の配線用金属膜にはプラズ
マ8中の電子が届き、先に半導体基板5の配線用金属膜
に蓄積されていた正電荷が中和される。Here, when the changeover switch 4 is switched to connect the DC power supply 7 to the substrate support 2 in place of the RF AC power supply 6, the substrate support 2 is positively charged. Therefore, the cations are accelerated in the opposite direction, and the etching stops. In addition, the electrons in the plasma 8 reach the wiring metal film of the semiconductor substrate 2, and the positive charges previously accumulated in the wiring metal film of the semiconductor substrate 5 are neutralized.
【0021】図2は、こうしたRF交流電源6と直流電
源7との切替えに伴う基板支持台2の電位および流入電
流を示す図であり、(A)は基板支持台2へ供給される
電源電圧を、(B)は基板支持台2の電位を、(C)は
基板支持台2への流入電流を示す。(B)における破線
は直流セルフバイアスを示し、(C)において、中央線
L1より上部のグラフG1は電子の流入量を、下部のグ
ラフG2は陽イオンの流入量を示す。FIG. 2 is a diagram showing the potential of the substrate support 2 and the inflow current accompanying the switching between the RF AC power supply 6 and the DC power supply 7. FIG. 2A shows the power supply voltage supplied to the substrate support 2. (B) shows the potential of the substrate support 2, and (C) shows the current flowing into the substrate support 2. The broken line in (B) indicates a DC self-bias, and in (C), the graph G1 above the center line L1 indicates the inflow of electrons, and the graph G2 below the center line L1 indicates the inflow of cations.
【0022】すなわち、図2(A)に示す期間T1にお
いて、RF交流電源6から基板支持台2に高周波交流電
流が供給されているときには、図2(B)に破線で示す
ような直流セルフバイアスが、基板支持台2に発生す
る。この直流セルフバイアスが発生すると、プラズマ8
中の陽イオンが、図2(C)に示すグラフG2のよう
に、基板支持台2に流入し、この結果、エッチングが行
われる。その際に、配線用金属膜が、半導体基板5の絶
縁膜上に形成されている関係から、正電荷が配線用金属
膜に蓄えられる。That is, during the period T1 shown in FIG. 2A, when a high-frequency AC current is supplied from the RF AC power supply 6 to the substrate support 2, a DC self-bias as shown by a broken line in FIG. Are generated on the substrate support 2. When this DC self-bias occurs, the plasma 8
The cations therein flow into the substrate support 2 as shown in a graph G2 in FIG. 2C, and as a result, etching is performed. At this time, positive charges are stored in the wiring metal film because the wiring metal film is formed on the insulating film of the semiconductor substrate 5.
【0023】ここで、図2(A)に示す期間T2におい
て、切替スイッチ4の切替えによって、RF交流電源6
に代わって直流電源7が基板支持台2に接続されると、
基板支持台2は、図2(B)に示すように正に帯電され
る。そのため、図2(C)に示すグラフG1のように、
プラズマ8中の電子が基板支持台2に届き、この際、先
に半導体基板5の配線用金属膜に蓄積されていた正電荷
がこの電子によって中和される。Here, in the period T2 shown in FIG.
When the DC power supply 7 is connected to the substrate support 2 in place of
The substrate support 2 is positively charged as shown in FIG. Therefore, as shown in a graph G1 in FIG.
The electrons in the plasma 8 reach the substrate support 2, and at this time, the positive charges previously stored in the wiring metal film of the semiconductor substrate 5 are neutralized by the electrons.
【0024】このようにして、半導体基板5の配線用金
属膜のチャージアップがサイクル毎に解消されるので、
半導体基板2のゲート電極下の絶縁層の静電破壊が容易
に防止される。In this manner, the charge-up of the wiring metal film of the semiconductor substrate 5 is eliminated for each cycle.
Electrostatic breakdown of the insulating layer under the gate electrode of the semiconductor substrate 2 is easily prevented.
【0025】なお、切替スイッチ4は10Hzのサイク
ルで切替えるようにしているが、この切替え周期は一般
的にはつぎのようにして設定する。すなわち、基板支持
台2にRF交流電源6が第1の所定時間接続され、直流
電源7が第2の所定時間接続されるとしたときに、第1
の所定時間の長さを、長過ぎると半導体基板2に静電破
壊が発生するので、少なくとも、静電破壊が発生する限
界値よりも短い値に設定する。また、第2の所定時間の
長さを、長過ぎるとプラズマ8の発生が停止してしまう
ので、少なくとも、プラズマ8の発生が停止する限界値
よりも短い値に設定する。つまり、直流電源7を基板支
持台2に長く接続しておくと、半導体基板5の配線用金
属膜が中和を通り越して負に帯電されてしまい、放電が
停止されてしまうので、こうした放電が停止されないう
ちに第2の所定時間が終了する必要がある。Although the changeover switch 4 is switched at a cycle of 10 Hz, this switching cycle is generally set as follows. That is, when the RF AC power supply 6 is connected to the substrate support 2 for a first predetermined time and the DC power supply 7 is connected for a second predetermined time, the first
If the length of the predetermined time is too long, electrostatic breakdown occurs in the semiconductor substrate 2. Therefore, the predetermined time is set to at least a value shorter than a limit value at which the electrostatic breakdown occurs. If the length of the second predetermined time is too long, the generation of the plasma 8 is stopped. Therefore, the second predetermined time is set to at least a value shorter than a limit value at which the generation of the plasma 8 is stopped. That is, if the DC power supply 7 is connected to the substrate support 2 for a long time, the metal film for wiring of the semiconductor substrate 5 passes through neutralization and becomes negatively charged, and the discharge is stopped. The second predetermined time needs to end before being stopped.
【0026】また、切替スイッチ4では、第1の所定時
間と、第2の所定時間とが同じ長さの50ms〔=(1
0Hz)-1/2)〕に設定されているが、切替スイッチ
4に代わって、両者を異なる時間に設定できる切替スイ
ッチを使用するようにしてもよく、さらに、切替スイッ
チに、これらの時間を外部から任意に設定できるような
機能を持たせるようにしてもよい。In the changeover switch 4, the first predetermined time and the second predetermined time are the same length of 50 ms [= (1
0 Hz) −1 / 2)], but a changeover switch that can set both of them at different times may be used in place of the changeover switch 4, and these times are set to the changeover switch. A function that can be arbitrarily set from outside may be provided.
【0027】さらに、切替スイッチ4を使用せず、RF
交流電源6をブロッキングコンデンサCbを介して直
接、導電支持棒3に接続するとともに、直流電源7を直
接、導電支持棒3に接続する構成にし、RF交流電源6
および直流電源7へそれぞれ供給される電源電流を互い
違いにオンオフするようにしてもよい。或いは、同様に
に、RF交流電源6をブロッキングコンデンサCbを介
して直接、導電支持棒3に接続するとともに、直流電源
7を直接、導電支持棒3に接続する構成にし、RF交流
電源6および直流電源7の中にそれぞれ設けられる発振
回路を制御して、RF交流電源6および直流電源7の各
出力が互い違いに行われるようにしてもよい。Further, without using the changeover switch 4, the RF
The AC power source 6 is directly connected to the conductive support bar 3 via the blocking capacitor Cb, and the DC power source 7 is directly connected to the conductive support bar 3.
Alternatively, the power supply current supplied to the DC power supply 7 may be alternately turned on and off. Alternatively, similarly, the RF AC power source 6 is connected directly to the conductive support bar 3 via the blocking capacitor Cb, and the DC power source 7 is directly connected to the conductive support bar 3. Oscillation circuits provided in the power supply 7 may be controlled so that the outputs of the RF AC power supply 6 and the DC power supply 7 are alternately performed.
【0028】つぎに、第2の実施の形態を説明する。図
3は、本発明に係るドライエッチング装置の第2の実施
の形態の構成図である。第2の実施の形態の構成は基本
的に第1の実施の形態の構成と同じである。したがっ
て、第2の実施の形態の説明では、第1の実施の形態と
同一部分には同一符号を付してその説明を省略する。Next, a second embodiment will be described. FIG. 3 is a configuration diagram of a second embodiment of the dry etching apparatus according to the present invention. The configuration of the second embodiment is basically the same as the configuration of the first embodiment. Therefore, in the description of the second embodiment, the same portions as those of the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
【0029】第2の実施の形態は、第1の実施の形態に
比べて、基板支持台2に供給される電源部分だけが異な
っている。すなわち、第2の実施の形態では、基板支持
台2に導電支持棒3を介してパルス電源9が接続され
る。パルス電源9は、正の1000Vの直流電圧を50
msの間出力し、その直後、負の1000Vの直流電圧
を50msの間出力し、こうした出力を繰り返すもので
ある。The second embodiment differs from the first embodiment only in the power supply portion supplied to the substrate support 2. That is, in the second embodiment, the pulse power source 9 is connected to the substrate support 2 via the conductive support bar 3. The pulse power supply 9 supplies a positive 1000 V DC voltage to 50
After that, the negative DC voltage is outputted for 50 ms immediately after that, and such output is repeated.
【0030】高周波交流電流が供給されないドライエッ
チング装置では、半導体基板5に形成された絶縁膜がコ
ンデンサの役割を果たし、このコンデンサにプラズマ8
および基板支持台2側から電流が流れ込んでいる間は放
電が行われ、プラズマ8が発生する。流れ込む電流が、
このコンデンサの容量を満たすと放電が停止する。そこ
で、基板支持台2に供給する直流電圧を、放電が停止さ
れるよりも前のタイミングで正負交互に切り替えれば放
電が維持され得る。放電が維持され得る正負の直流電圧
の各供給継続期間は、例えば50msである。In a dry etching apparatus to which no high-frequency alternating current is supplied, the insulating film formed on the semiconductor substrate 5 plays the role of a capacitor, and the capacitor 8
While the current is flowing from the substrate support 2 side, discharge is performed and plasma 8 is generated. The current that flows in
When the capacity of the capacitor is satisfied, the discharge stops. Therefore, if the DC voltage supplied to the substrate support 2 is alternately switched between positive and negative at a timing before the discharge is stopped, the discharge can be maintained. The duration of each supply of the positive and negative DC voltages at which the discharge can be maintained is, for example, 50 ms.
【0031】まず、負の直流電圧が基板支持台2に供給
されると、チェンバ1と基板支持台2との間にプラズマ
8が発生し、プラズマ8中の陽イオンが基板支持台2の
方向に加速されて移動する。これにより、陽イオンが、
基板支持台2に搭載された半導体基板5に衝突し、半導
体基板5に設けられた配線用金属膜の表面酸化膜に対し
て異方性エッチングが行われる。その際に、配線用金属
膜が、半導体基板5の絶縁膜上に形成されている関係か
ら、正電荷が配線用金属膜に蓄えられる。First, when a negative DC voltage is supplied to the substrate support 2, a plasma 8 is generated between the chamber 1 and the substrate support 2, and cations in the plasma 8 are directed toward the substrate support 2. It is accelerated to move. This allows the cations to
The semiconductor wafer 5 collides with the semiconductor substrate 5 mounted on the substrate support 2, and an anisotropic etching is performed on the surface oxide film of the wiring metal film provided on the semiconductor substrate 5. At this time, positive charges are stored in the wiring metal film because the wiring metal film is formed on the insulating film of the semiconductor substrate 5.
【0032】つぎに、正の直流電圧が基板支持台2に供
給されると、陽イオンは今までと反対方向に加速され、
エッチングが停止する。そして、半導体基板2の配線用
金属膜にはプラズマ8中の電子が届き、先に半導体基板
5の配線用金属膜に蓄積されていた正電荷が中和され
る。Next, when a positive DC voltage is supplied to the substrate support 2, the cations are accelerated in the opposite direction, and
Etching stops. Then, the electrons in the plasma 8 reach the wiring metal film of the semiconductor substrate 2, and the positive charges previously accumulated in the wiring metal film of the semiconductor substrate 5 are neutralized.
【0033】図4は、こうした第2の実施の形態におけ
る基板支持台2の電位および流入電流を示す図であり、
(A)はパルス電源9の出力電圧を、(B)は基板支持
台2の電位を、(C)は基板支持台2への流入電流を示
す。(C)において、中央線L2よりも上部のグラフG
3は電子の流入量を、下部のグラフG4は陽イオンの流
入量を示す。FIG. 4 is a diagram showing the potential and the inflow current of the substrate support 2 in the second embodiment.
(A) shows the output voltage of the pulse power supply 9, (B) shows the potential of the substrate support 2, and (C) shows the current flowing into the substrate support 2. In (C), the graph G above the center line L2
3 shows the inflow of electrons, and the lower graph G4 shows the inflow of cations.
【0034】すなわち、図4(A)に示す期間T3にお
いて、負の直流電圧が基板支持台2に供給されると、図
4(B)に示すように基板支持台2が負に帯電し、プラ
ズマ8中の陽イオンが、図4(C)に示すグラフG4の
ように基板支持台2に流れ込む。この際、陽イオンが半
導体基板5の配線用金属膜に衝突してエッチングが行わ
れるとともに、配線用金属膜が、半導体基板5の絶縁膜
上に形成されている関係から、正電荷が配線用金属膜に
蓄えられる。That is, when a negative DC voltage is supplied to the substrate support 2 during the period T3 shown in FIG. 4A, the substrate support 2 is negatively charged as shown in FIG. Positive ions in the plasma 8 flow into the substrate support 2 as shown by a graph G4 in FIG. At this time, the cations collide with the wiring metal film of the semiconductor substrate 5 to perform etching, and a positive charge is applied to the wiring metal film because the wiring metal film is formed on the insulating film of the semiconductor substrate 5. Stored in metal film.
【0035】つぎに、図4(A)に示す期間T4におい
て、正の直流電圧が基板支持台2に供給されると、図4
(B)に示すように基板支持台2が正に帯電し、プラズ
マ8中の電子が、図4(C)に示すグラフG3のように
基板支持台2に流入する。この際に、この電子が、先に
半導体基板5の配線用金属膜に蓄積されていた正電荷を
中和する。Next, when a positive DC voltage is supplied to the substrate support 2 during a period T4 shown in FIG.
4B, the substrate support 2 is positively charged, and the electrons in the plasma 8 flow into the substrate support 2 as indicated by a graph G3 in FIG. 4C. At this time, the electrons neutralize the positive charges previously stored in the wiring metal film of the semiconductor substrate 5.
【0036】このようにして、第2の実施の形態でも、
半導体基板5の配線用金属膜のチャージアップがサイク
ル毎に解消され、半導体基板2のゲート電極下の絶縁層
の静電破壊が容易に防止される。As described above, also in the second embodiment,
The charge-up of the wiring metal film of the semiconductor substrate 5 is eliminated every cycle, and the electrostatic breakdown of the insulating layer under the gate electrode of the semiconductor substrate 2 is easily prevented.
【0037】なお、第2の実施の形態のパルス電源9で
は、正負の直流電圧の継続時間を各50msに設定して
いるが、これらに限られることはない。一般には、これ
らの継続時間は、半導体基板2の静電破壊の防止や、放
電停止の防止を考慮して設定されるものである。また、
パルス電源9に、これらの継続時間を外部から任意に設
定できるような機能を持たせるようにしてもよい。In the pulse power supply 9 according to the second embodiment, the duration of the positive and negative DC voltages is set to 50 ms, but is not limited thereto. Generally, these durations are set in consideration of prevention of electrostatic breakdown of the semiconductor substrate 2 and prevention of discharge stop. Also,
The pulse power supply 9 may be provided with a function that can set these durations arbitrarily from outside.
【0038】[0038]
【発明の効果】以上説明したように本発明では、ドライ
エッチング装置において高周波交流電源以外に、切替ス
イッチおよび直流電源を設けた。これにより、陽イオン
によるエッチングの最中に半導体基板に蓄積された正電
荷が、切替スイッチによる直流電源の接続の度に、中和
される。かくして、半導体基板のチャージアップが解消
され、半導体基板に設けられたトランジスタのゲート電
極下の絶縁層に発生する静電破壊を容易に防止すること
が可能となる。As described above, in the present invention, a switch and a DC power supply are provided in addition to a high-frequency AC power supply in a dry etching apparatus. Thereby, the positive charges accumulated on the semiconductor substrate during the etching with the cations are neutralized each time the DC power supply is connected by the changeover switch. Thus, charge-up of the semiconductor substrate is eliminated, and electrostatic breakdown occurring in an insulating layer below a gate electrode of a transistor provided on the semiconductor substrate can be easily prevented.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の第1の実施の形態を示す構成図であ
る。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図2】RF交流電源と直流電源との切替えに伴う基板
支持台の電位および流入電流を示す図である。FIG. 2 is a diagram showing a potential of a substrate support and an inflow current when switching between an RF AC power supply and a DC power supply.
【図3】本発明の第2の実施の形態を示す構成図であ
る。FIG. 3 is a configuration diagram showing a second embodiment of the present invention.
【図4】第2の実施の形態における基板支持台の電位お
よび流入電流を示す図である。FIG. 4 is a diagram showing a potential and an inflow current of a substrate support in the second embodiment.
【図5】従来のドライエッチング装置を示す構成図であ
る。FIG. 5 is a configuration diagram showing a conventional dry etching apparatus.
【図6】従来のドライエッチング装置における基板支持
台の電位および流入電流を示す図である。FIG. 6 is a diagram showing a potential of a substrate support and an inflow current in a conventional dry etching apparatus.
【図7】従来のドライエッチング装置で発生する半導体
基板の静電破壊を説明する図である。FIG. 7 is a diagram illustrating electrostatic breakdown of a semiconductor substrate generated by a conventional dry etching apparatus.
1…チェンバ、2…基板支持台、3…導電支持棒、4…
切替スイッチ、5…半導体基板、6…RF交流電源、7
…直流電源、8…プラズマDESCRIPTION OF SYMBOLS 1 ... Chamber, 2 ... Substrate support, 3 ... Conductive support rod, 4 ...
Changeover switch, 5: semiconductor substrate, 6: RF AC power supply, 7
... DC power supply, 8 ... Plasma
Claims (6)
基板支持台との間にプラズマを発生させ、発生したプラ
ズマを、前記基板支持台上の半導体基板に照射するよう
にするドライエッチング方法において、 前記基板支持台に高周波交流電流を供給して直流セルフ
バイアスを発生させ、前記基板支持台を第1の所定時間
に亘って負に帯電させる工程と、 前記基板支持台に直流電流を供給して前記基板支持台を
第2の所定時間に亘って正に帯電させる工程と、 を有することを特徴とするドライエッチング方法。1. Dry etching for generating plasma between a grounded housing and a substrate support provided inside the housing, and irradiating the generated plasma to a semiconductor substrate on the substrate support. Supplying a high frequency alternating current to the substrate support to generate a DC self-bias to negatively charge the substrate support for a first predetermined time; and applying a DC current to the substrate support. Supplying and positively charging the substrate support for a second predetermined time.
前記半導体基板の静電破壊が発生する限界値よりも小さ
い値に設定されることを特徴とする請求項1記載のドラ
イエッチング方法。2. The dry etching method according to claim 1, wherein the value of the first predetermined time is set at least to a value smaller than a limit value at which electrostatic breakdown of the semiconductor substrate occurs.
プラズマの発生が停止する限界値よりも小さい値に設定
されることを特徴とする請求項1記載のドライエッチン
グ方法。3. The dry etching method according to claim 1, wherein the value of the second predetermined time is set to a value at least smaller than a limit value at which generation of plasma stops.
基板支持台との間にプラズマを発生させ、発生したプラ
ズマを、前記基板支持台上の半導体基板の表面に形成さ
れた金属薄膜に照射して取り除くようにするドライエッ
チング方法において、 前記基板支持台を直流セルフバイアスにより負に帯電さ
せ、前記金属薄膜を正電荷イオンでエッチングする工程
と、 前記基板支持台を直流電源により正に帯電させて前記金
属薄膜に負電子を注入させ、前記金属薄膜に蓄えられた
正電荷を中和する工程と、 を有することを特徴とするドライエッチング方法。4. A metal thin film formed on a surface of a semiconductor substrate on the substrate support, wherein plasma is generated between a grounded housing and a substrate support provided inside the housing. In the dry etching method of irradiating the substrate support, the substrate support is negatively charged by a DC self-bias, and the metal thin film is etched by positively charged ions. Charging the metal thin film to inject negative electrons to neutralize the positive charge stored in the metal thin film.
置において、 接地されるとともに、内部でプラズマが発生されるよう
にされた筐体と、 前記筐体の内部に設けられ、半導体基板が搭載される基
板支持台と、 前記基板支持台に高周波交流電流を供給して、前記基板
支持台を直流セルフバイアスにより負に帯電させる高周
波交流電源と、 前記基板支持台に直流電流を供給して、前記基板支持台
を正に帯電させる直流電源と、 前記高周波交流電源からの高周波交流電流と前記直流電
源からの直流電流とを交互に前記基板支持台に供給する
切替手段と、 を有することを特徴とするドライエッチング装置。5. A dry etching apparatus using plasma, comprising: a housing grounded and adapted to generate plasma therein; and a substrate provided inside the housing and on which a semiconductor substrate is mounted. A support, a high-frequency AC power supply for supplying a high-frequency AC current to the substrate support, and a high-frequency AC power supply for negatively charging the substrate support with a DC self-bias; supplying a DC current to the substrate support, A DC power supply for positively charging a base; and switching means for alternately supplying a high-frequency AC current from the high-frequency AC power supply and a DC current from the DC power supply to the substrate support base. Etching equipment.
置において、 接地されるとともに、内部でプラズマが発生されるよう
にされた筐体と、 前記筐体の内部に設けられ、半導体基板が搭載される基
板支持台と、 前記基板支持台に接続され、前記基板支持台に正負の直
流電圧を交互に供給する供給手段と、 を有することを特徴とするドライエッチング装置。6. A dry etching apparatus using plasma, comprising: a housing grounded and adapted to generate plasma therein; and a substrate provided inside the housing and on which a semiconductor substrate is mounted. A dry etching apparatus comprising: a support base; and a supply unit connected to the substrate support base and configured to alternately supply positive and negative DC voltages to the substrate support base.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15651596A JPH104085A (en) | 1996-06-18 | 1996-06-18 | Dry etching and apparatus therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15651596A JPH104085A (en) | 1996-06-18 | 1996-06-18 | Dry etching and apparatus therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH104085A true JPH104085A (en) | 1998-01-06 |
Family
ID=15629471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15651596A Pending JPH104085A (en) | 1996-06-18 | 1996-06-18 | Dry etching and apparatus therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH104085A (en) |
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