JPH103391A - 多重インターフェアレンス・グラフを使用するレジスタ割り当て方法及びシステム - Google Patents

多重インターフェアレンス・グラフを使用するレジスタ割り当て方法及びシステム

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JPH103391A
JPH103391A JP9072122A JP7212297A JPH103391A JP H103391 A JPH103391 A JP H103391A JP 9072122 A JP9072122 A JP 9072122A JP 7212297 A JP7212297 A JP 7212297A JP H103391 A JPH103391 A JP H103391A
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JP
Japan
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register
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nodes
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primary
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JP9072122A
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Inventor
Kurt J Goebel
カート・ジェイ・ガーベル
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Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/44—Encoding
    • G06F8/441—Register allocation; Assignment of physical memory space to logical memory space

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
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  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Devices For Executing Special Programs (AREA)

Abstract

(57)【要約】 【課題】 条件付き制約に起因する実行時間の遅れを回
避するインターフェアレンス・グラフ・レジスタ割り当
て技法を提供すること。 【解決手段】 一次的インターフェアレンス・グラフと
二次的インターフェアレンス・グラフとを用い、コンパ
イラによって、インターフェアレンス・グラフ内でノー
ドによって表される仮想レジスタ即ちシンボリック・レ
ジスタへの実レジスタの割り当てを実行する。一次的イ
ンターフェアレンス・グラフは標準的なエッジを含み、
このエッジによって連結されたノードによって表される
仮想レジスタ間のレイテンシーを示す。ノード間の二次
的リンクは、許容可能であるが、レジスタ割り当てプロ
セスにおいて回避されればプログラム・セグメントの実
行速度が向上する、条件付きコンフリクトを示す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムにおけるプログラムのコンパイル時のレジスタ割り当
ての最適化に関する。更に詳細には、本発明は、インタ
ーフェアレンス・グラフ・カラーリング技法(interfere
nce graph coloring techniques)を用いたレジスタ割り
当ての最適化に関するものである。
【０００２】
【従来の技術】インターフェアレンス・グラフ・カラー
リング技法を用いたレジスタの割り当ては既知であり、
プログラムの実行に先だってコンパイルする際、実レジ
スタをシンボリック・レジスタ即ち仮想レジスタに割り
当てる場合に用いるために広く採用されている。一般的
に、この技法を実施するには、データ処理システムのコ
ンパイラにおいて、シンボリック・レジスタ即ち仮想レ
ジスタを用いてレジスタ・インターフェアレンス・グラ
フを作成し、シンボリック・レジスタをこのグラフにお
いて個々のノードとする。内容が同時的にに進行する(l
ive)ノードについては、かかるノードをエッジで接続す
る。一旦インターフェアレンス・グラフが形成される
と、等級（ｄｅｇｒｅｅ）がｋより低いノード（ｋはデ
ータ処理システムにおいて使用可能な実レジスタの数）
は、何らかの論理的な方法でグラフから削除される。等
級がｋ以上のノードは、スピリング処理(spilling oper
ation)のために選択され、ここで実レジスタの内容が
（プログラムを実行するときに）、後で呼び戻すため
に、どこかに格納される。その後新たなインターフェア
レンス・グラフが構成され、各ノードは同じように検査
される。この繰り返しプロセスは、インターフェアレン
ス・グラフから全てのノードが除去されるまで続けられ
る。その後、逆の順序でノードを検査し、個々のカラー
を割り当て（実際には実レジスタ番号）、こうしてプロ
セスは完了する。
【０００３】
【発明が解決しようとする課題】プログラムがコンパイ
ルされているときの実レジスタの割り当てには一般的に
有効であるが、多くの特定の用途では条件付きの制約を
設けており、このために、インターフェアレンス・グラ
フ・カラーリング技法の結果として、レジスタ割り当て
が最適ではなくなることになる。例えば、単精度浮動小
数点処理を採用したデータ処理システムには、実レジス
タが対として結合されているものがあり、その結果デー
タ処理システムが一対のうちの個々のレジスタ間の区別
ができない場合がある。対をなすレジスタの一方を第１
ノードに割り当て、このレジスタ対の他方を第１ノード
と共通のレイテンシーとして第２ノードに割り当てると
（即ち、第１および第２ノードはエッジで連結されてい
る）、システムは次の命令に進むのを許可される前に、
所与の命令の実行完了のために数マシン・サイクル待た
なければならないという、インターロック状態が存在す
る。浮動インターロック状態が招く実行の遅延は通常ス
ピル処理が誘発するもの程大きくはないが、それでもプ
ログラムのその部分の実行時間は影響を受け、それは望
ましいことではなく、また最適でもない。
【０００４】
【課題を解決するための手段】本発明は、条件付き制約
（単精度浮動小数点レジスタを対にすることによる制
約）に起因する実行時間の遅れを回避する、改良された
インターフェアレンス・グラフ・レジスタ割り当て技法
に関し、プログラムをマシン実行可能形態にコンパイル
する際に、実レジスタの最適割り当てを可能にするもの
である。
【０００５】プロセスの観点からは、本発明は、データ
処理システムのＣＰＵ内にある実レジスタの割り当てを
最適化する方法であって、この方法は、仮想レジスタを
表わすノードと、レイテンシーが共存するノードを連結
する一次的エッジとを有する、一次的インターフェアレ
ンス・グラフを作成することから開始する。所与のノー
ドのエッジ数をノードの等級と呼ぶ。次に、仮想レジス
タを表わすノードと、条件付きコンフリクトを有するノ
ードを連結する二次的エッジとを有する二次的インター
フェアレンス・グラフを作成する。条件付きコンフリク
トとは、単精度浮動小数点処理において対をなすレジス
タの一対の一方の使用を要求するノードのように、許容
することはできるが、最適ではないもののことである。
ＣＰＵの使用可能な実レジスタ数よりも少ない等級を有
するノードを一次的インターフェアレンス・グラフから
選択する。これは、全てのノードが選択されるまで行
う。その後、一次的および二次的インターフェアレンス
・グラフの両方のエッジ制約を用いて、選択したノード
にレジスタを割り当て可能か否かについて最初に判定す
ることにより、それらを選択したのと逆の順序で、選択
したノードに実レジスタを割り当てる試みを行う。可能
であれば、一次的および二次的インターフェアレンスグ
ラフに基づいて、所与のノードへの実レジスタの割り当
てを行う。一次的および二次的インターフェアレンス・
グラフ両方のエッジを用いて、選択したノードにレジス
タを割り当てることができない場合、一次的グラフのみ
に基づいて実レジスタを割り当てる。割り当てステップ
は、ノードを最初に選択したのとは逆の順序で、ノード
に対して実行することが好ましい。即ち、最初に選択し
たノードは、最後にレジスタの割り当てを受ける。
【０００６】システムの観点からは、本発明は、一定数
の割り当て可能なレジスタを備えたＣＰＵとコンパイラ
とを有するデータ処理システムであって、コンパイラ
は、仮想レジスタを表わすノードと、レイテンシーが共
存するノードを連結する一次的エッジとを有し、所与の
ノードのエッジ数が当該ノードの等級となる、一次的イ
ンターフェアレンス・グラフを作成する第１手順と、仮
想レジスタを表わすノードと、条件付きコンフリクトを
有するノードを連結する二次的エッジとを有する二次的
インターフェアレンス・グラフを作成する第２手順と、
全てのノードを選択するまで、前記ＣＰＵのレジスタ数
よりも等級が低いノードを、前記一次的インターフェア
レンスグラフから選択する第３手順と、前記一次的およ
び二次的インターフェアレンス・グラフの両方のエッジ
を用いて、選択したノードにレジスタを割り当て可能か
否かを最初に判断し、可能である場合、その基準にした
がって実レジスタを割り当て、可能でない場合前記一次
的グラフのエッジのみを用いて実レジスタを割り当てる
第４手順とを含む。割り当て手順は、ノードを最初に選
択したのとは逆の順序で、ノードに対して実行される。
これら手順の特定の実施例では、二次的インターフェア
レンス・グラフのエッジは、共通のレイテンシーを有す
る別の仮想レジスタと対をなすレジスタの使用を要求す
る、仮想レジスタを連結する。
【０００７】
【発明の実施の形態】本発明の性質および利点をより完
全に理解するために、添付図面と共に、以下の詳細な説
明を参照する。
【０００８】図１は、本発明を示す簡略化されたインタ
ーフェアレンス・グラフである。この図に見られるよう
に、インターフェアレンス・グラフは、仮想レジスタ１
００を表わすノード１２、仮想レジスタ１０１を表わす
ノード１４、および仮想レジスタ１０２を表わすノード
１６の３つのノードを有する。ノード１２，１４は、こ
れら２つのレジスタの内容間の共通レイテンシー（ｌａ
ｔｅｎｃｙ）を表わす第１の一次的エッジ１３によっ
て、連結されている。同様に、ノード１２，１６は、こ
れら２つのレジスタの内容間の共通レイテンシーを表わ
す第２の一次的エッジ１５によって連結されている。加
えて、ノード１２，１４は、これら２つのノードの内容
間の二次的コンフリクト(secondary conflict)を表わす
二次的エッジ１７によって連結されている。二次的コン
フリクトは条件付きコンフリクトである。即ち、許容可
能ではあるが、回避すれば、ノード１２，１４における
仮想レジスタへの実レジスタの割り当ての最適化が図ら
れるものである。例えば、前述した単精度浮動小数点処
理では、二次的リンク１７は、ノード１２，１４の一方
の内容が対をなす２つのレジスタの一方に格納されてい
ることをシステムでは容易には区別できないことを示し
ている。このような場合、２つのノード１２，１４の一
方への実レジスタの割り当ては、この対の残りのレジス
タ以外の、いずれかの別のレジスタにすべきである。
【０００９】図１のインターフェアレンス・グラフ１０
は、実際に、１対のベクトルを各ノードに割り当てるこ
とによって、コンパイル時間の間に構成される。一方の
ベクトルは一次的リンクを表し、他方のベクトルは二次
的リンクを表わす。図１のインターフェアレンス・グラ
フは、簡略化および明確化のために３つのノードを示す
に止めたが、典型的には、所与のインターフェアレンス
・グラフには多数のノードが存在することは理解されよ
う。
【００１０】一旦グラフが構成されたなら、インターフ
ェアレンス・グラフの一次的構成要素および二次的構成
要素の双方を用いて、実レジスタの割り当て、即ち、
「カラーリング」を試みる。図２は、このプロセス全体
を示すフロー・チャートである。この図に見られるよう
に、本発明のレジスタ割り当て技法は、ステップ２２に
おける、一次的インターフェアレンス・グラフと二次的
インターフェアレンス・グラフとを作成するステップか
ら開始する。次に、一次的インターフェアレンス・グラ
フ内に、マシン・レジスタの数よりも等級が低いノード
があるか否かについてチェックを行う。なければ、次
に、従来のスピル・ルーチン２５に入り、ステップ２２
を通過する第２のパスにおいて、新たな一次的インター
フェアレンス・グラフおよび二次的インターフェアレン
ス・グラフを構成する。
【００１１】マシン・レジスタの数よりも等級が低いノ
ードがある場合、ステップ２６において当該ノードおよ
びそのエッジに選択のためのマークを付ける。次に、ス
テップ２８においてグラフを検査し、全てのノードが選
択されたか否かを判定し、選択されていなければ、ルー
チンはステップ２４に戻り、他のノードおよびそのエッ
ジを選択する。
【００１２】一旦一次的インターフェアレンス・グラフ
からのノード全てを選択したなら、ステップ３０におい
て、一次的および二次的インターフェアレンス・グラフ
双方を用いて、ノードの選択順とは逆の順序で実レジス
タ番号を個々の選択したノードに割り当てる。最後に、
ステップ３２においてシンボリック・レジスタを実マシ
ン・レジスタ番号で置き換えることによってプログラム
を書き換え、このレジスタ割り当て技法を終了する。
【００１３】図３は、実レジスタ番号割り当てステップ
３０をより詳細に示すものである。この図に見られるよ
うに、選択した各ノードをたどりながら、ステップ４２
において検査を行い、一次的および二次的インターフェ
アレンス・グラフ双方を満足するように、このノードに
実レジスタを割り当て可能か否かについて判定を行う。
可能であれば、ステップ４４において一次的および二次
的インターフェアレンス・グラフ双方を用いてレジスタ
番号を割り当てる。可能でないなら、ステップ４６にお
いて一次的インターフェアレンスグラフのみを用いてレ
ジスタ番号を割り当てる。その後、検査を行い、最後の
ノードに実レジスタを割り当てたか否かについて判定を
行う。最後のノードでない場合、ルーチンはステップ４
２に戻る。最後のノードに実レジスタを割り当てたな
ら、ルーチンは、割り当てプロセス全体の最後のステッ
プ３４に入る。
【００１４】上述のレジスタ割り当て技法は、図４に示
すようなデータ処理システムにおいて実施される。この
図に見られるように、高水準形態のプログラム（Ｃ+ま
たはＣ++で書かれたソース・コードのような）を、ソー
ス５０からコンパイラ５２に供給する。コンパイラ５２
は、レジスタ割り当て手順（およびその他の最適化手
順）を実行し、アセンブリ・コードを生成し、これをＣ
ＰＵ５４に供給する。ＣＰＵ５４は、主メモリ５６、大
容量記憶装置５７および様々なＩ／Ｏ装置５８を有す
る。ＣＰＵは、インターフェアレンスグラフ・カラーリ
ング技法の結果として、仮想レジスタ即ちシンボリック
・レジスタに割り当てられる実レジスタを内蔵する。
【００１５】前述したように、二次的インターフェアレ
ンス・グラフは、条件付きであり、種々のプログラム・
セグメントの実行に際して、実レジスタの最適な使用を
犠牲にすれば許容できるコンフリクトを示すために構成
される。以下に示すのは、二次的インターフェアレンス
・グラフ・エッジを使用して、浮動小数点インターロッ
クの条件付きコンフリクトを排除するようにレジスタを
割り当てる、スパーク・アセンブリ言語(Sparc assembl
y language)による一連の命令の例である。
【００１６】
【表１】
【００１７】この例では、同じマシン・サイクルにおい
て発行する命令群は、アステリスクで構成された線によ
って分離されている。最初の命令は、ｆｄｉｖｓ命令と
いう名の命令である。１対の数（８０ ８６）は、命令
がサイクル８０で発行し、サイクル８６で完了予定であ
ることを示す。その結果、ｆｄｉｖｓ命令は、示した命
令群全てにわたって実行される（最後の命令群がサイク
ル８５で発行するため）。ｆｄｉｖｓ命令は、潜在的な
フロー・インターロック(flow interlock)を伴う命令で
あり、命令の結果がレジスタｆ２に格納されるので、最
適なレジスタ割り当てのためには、マシン・サイクル８
０〜８６の間命令は対をなすレジスタｆ３を使用しない
ことが必要である。さもなければ、このような命令は、
実行の開始からｆｄｉｖｓ命令の実行終了（即ち、マシ
ン・サイクル８６）までインターロックを発生すること
になろう。ｆ３（およびｆ２）以外の実レジスタを選択
することによって、浮動インターロックの問題は回避さ
れ、この命令集合は、最大の実行速度で処理を進めるこ
とが可能となる。
【００１８】これまで述べたことは本発明の好適実施例
の全体的かつ完全な開示を与えるものであるが、種々の
変更、代替構造、および均等物を用いることも可能であ
る。例えば、レジスタ対を伴う単精度浮動小数点のイン
ターロックの問題を参照しながら、二次的インターフェ
アレンス・グラフについて説明したが、必要に応じて他
の条件付き制約も二次的インターフェアレンス・グラフ
を構成する際に使用してもよい。同様に、本発明は、単
一の一次的インターフェアレンス・グラフおよび単一の
二次的インターフェアレンスグラフのみの使用に限定さ
れるものではなく、三次的グラフおよび更に他のレベル
のグラフにも同様に拡張可能である。したがって、これ
までの記載は、本発明の限定として解釈すべきではな
く、本発明は特許請求の範囲によってのみ規定されるも
のとする。
【図面の簡単な説明】
【図１】本発明を示すインターフェアレンス・グラフ。
【図２】本発明のインターフェアレンス・グラフ・カラ
ーリング技法全体を示すフロー・チャート。
【図３】本発明による一次的インターフェアレンス・チ
ャートおよび二次的インターフェアレンス・チャートの
使用を示すフロー・チャート。
【図４】本発明を組み込んだデータ処理システムのブロ
ック図。
【符号の説明】
１２，１４，１６ ノード １３ 一次的エッジ １７ 二次的エッジ ５０ ソース ５２ コンパイラ ５４ ＣＰＵ ５６ 主メモリ ５７ 大容量記憶装置 ５８ Ｉ／Ｏ装置 １００，１０１，１０２ 仮想レジスタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 カート・ジェイ・ガーベル アメリカ合衆国カリフォルニア州94043, マウンテン・ヴュー，プロムミーシアン・ ウェイ 120

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵ内にある実レジスタを前記ＣＰＵ
    上で実行される目標コンピュータ・プログラムの命令に
    割り当てるため、コンパイラにおいて使用するコンピュ
    ータ実行方法であって、 仮想レジスタを表わすノードと、レイテンシーが共存す
    るノードを連結する一次的エッジとを有し、所与のノー
    ドのエッジ数が当該ノードの等級となる一次的インター
    フェアレンス・グラフ表現を作成するステップと、 仮想レジスタを表わすノードと、条件付きコンフリクト
    を有するノードを連結する二次的エッジとを有する二次
    的インターフェアレンス・グラフの表現を作成するステ
    ップと、 全てのノードが選択されるまで、前記ＣＰＵのレジスタ
    数よりも等級が低いノードを、前記一次的インターフェ
    アレンス・グラフから選択するステップと、 前記一次的および二次的インターフェアレンス・グラフ
    のエッジを用いて、選択したノードにレジスタを割り当
    て可能か否かを最初に判断し、可能である場合、その基
    準にしたがって実レジスタを割り当て、可能でない場合
    前記一次的グラフのエッジのみを用いて実レジスタを割
    り当てるステップと、を備えた方法。
  2. 【請求項２】 請求項１記載の方法において、前記割り
    当てステップが、前記ノードを最初に選択したときの順
    序と逆の順序で、前記ノードに対して実行される方法。
  3. 【請求項３】 請求項１記載の方法において、前記二次
    的インターフェアレンス・グラフ・エッジは、他の仮想
    レジスタと対をなすレジスタの使用を要求する仮想レジ
    スタを連結する方法。
  4. 【請求項４】 コンピュータ・システムであって、 有限数の割り当て可能なレジスタを有する中央演算装置
    （ＣＰＵ）と、 仮想レジスタを表わすノードと、レイテンシーが共存す
    るノードを連結する一次的エッジとを有し、所与のノー
    ドのエッジ数が当該ノードの等級となる、一次的インタ
    ーフェアレンス・グラフ表現を作成する第１手順と、仮
    想レジスタを表わすノードと、条件付きコンフリクトを
    有するノードを連結する二次的エッジとを有する二次的
    インターフェアレンス・グラフの表現を作成する第２手
    順と、全てのノードが選択されるまで、前記ＣＰＵのレ
    ジスタの数よりも等級が低いノードを、前記一次的イン
    ターフェアレンス・グラフから選択する第３手順と、前
    記一次的および二次的インターフェアレンス・グラフの
    両方のエッジを用いて、選択したノードにレジスタを割
    り当て可能か否かを最初に判断し、可能である場合、そ
    の基準にしたがって実レジスタを割り当て、可能でない
    場合前記一次的グラフのエッジのみを用いて実レジスタ
    を割り当てる第４手順とを含むコンパイラと、を備えた
    コンピュータ・システム。
  5. 【請求項５】 請求項４記載のコンピュータ・システム
    において、前記第４手順は、前記ノードを最初に選択し
    たときの順序と逆の順序で、前記ノードに対して実行す
    るコンピュータ・システム。
  6. 【請求項６】 請求項４記載の方法において、前記二次
    的インターフェアレンス・グラフ・エッジは、他の仮想
    レジスタと対をなすレジスタの使用を要求する仮想レジ
    スタを連結するコンピュータ・システム。
  7. 【請求項７】 コンピュータ・プログラム・プロダクト
    であって、 コンピュータ・システムにおいて、実レジスタの割り当
    てを最適化する、コンピュータが読み取り可能なコード
    を具現化した、コンピュータが使用可能な媒体から成
    り、前記コンピュータ・プログラム・プロダクトは、 仮想レジスタを表わすノードと、レイテンシーが共存す
    るノードを連結する一次的エッジとを有し、所与のノー
    ドのエッジ数が当該ノードの等級となる、一次的インタ
    ーフェアレンス・グラフ表現を作成し、仮想レジスタを
    表わすノードと、条件付きコンフリクトを有するノード
    を連結する二次的エッジとを有する二次的インターフェ
    アレンス・グラフの表現を作成する、第１組のコンピュ
    ータ読み取り可能プログラム・コード・デバイスと、 全てのノードが選択されるまで、前記ＣＰＵのレジスタ
    の数よりも等級が低いノードを、前記一次的インターフ
    ェアレンス・グラフからコンピュータに選択させるよう
    に構成された、第２組のコンピュータ読み取り可能プロ
    グラム・コード・デバイスと、 コンピュータに、前記一次的および二次的インターフェ
    アレンス・グラフのエッジを用いて、選択したノードに
    レジスタを割り当て可能か否かを最初に判断させ、可能
    である場合、その基準にしたがって実レジスタを割り当
    てさせ、可能でない場合、前記一次的グラフのエッジの
    みを用いて実レジスタを割り当てさせるように構成され
    た、第３組のコンピュータ読み取り可能プログラム・コ
    ード・デバイスと、を備えたコンピュータ・プログラム
    ・プロダクト。
  8. 【請求項８】 請求項７記載のコンピュータ・プログラ
    ム・プロダクトにおいて、前記第１組のコンピュータ読
    み取り可能プログラム・コード・デバイスは、他の仮想
    レジスタと対をなすレジスタの使用を要求する仮想レジ
    スタを連結する二次的エッジを有する二次的インターフ
    ェアレンス・グラフの表現を、前記コンピュータに作成
    させるように構成されているコンピュータ・プログラム
    ・プロダクト。
  9. 【請求項９】 請求項７記載のコンピュータ・プログラ
    ム・プロダクトにおいて、前記第３組のコンピュータ読
    み取り可能プログラム・コード・デバイスは、コンピュ
    ータに、前記ノードを最初に選択したときの順序と逆の
    順序で、実レジスタの割り当てを実行させるコンピュー
    タ・プログラム・プロダクト。
JP9072122A 1996-03-25 1997-03-25 多重インターフェアレンス・グラフを使用するレジスタ割り当て方法及びシステム Pending JPH103391A (ja)

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US621409 1996-03-25
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