JPH10320196A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 命令実行時のレイテンシを隠蔽するため、
命令実行時の履歴を保管し、その履歴に基づき命令実行
順を実行時に動的に決定するマイクロプロセッサを提供
すること。 【解決手段】 本発明におけるマイクロプロセッサは、
命令フェッチを行う命令フェッチ機構Ｆ０、フェッチし
た命令のデコードを行う命令デコード機構Ｄ０、命令を
実際に実行する命令実行機構Ｅ０、実行後の後処理を行
う実行後処理部Ｗ０を備え、マイクロプロセッサ内ある
いはその近傍に、性能低下状態を検出する性能監視機構
Ｐ０と、性能低下を引き起こす可能性のあるレイテンシ
を伴う命令に関して、その情報を格納する記億装置であ
る履歴管理メモリＨ０を備え、また、この記億装置に格
納された命令の履歴から命令の実行順を決定する選択手
段を持った命令実行制御部Ａ０を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令からな
るプログラムをパイプライン実行するマイクロプロセッ
サの方式に関し、かつ、上記マイクロプロセッサが実行
するプログラムに含まれる命令の実行順序を、その命令
のデータ依存性を参照することで、プログラムの記載順
序以外の順序で実行するマイクロプロセッサであって、
しかも、同時あるいは近傍時間にデータ依存性が解決さ
れた複数の命令をスーパースケーラ実行するプロセッサ
の実行順序を決定する方式および構成に関する。

【０００２】

【従来の技術】命令レベルの並列性を抽出しながら並列
実行を行う汎用のマイクロプロセッサにおいては、命令
が必要とする入力データが揃ったかどうかを確認して、
その静的順序に関わらず依存性が解決されたものから動
的に実行順を決定し実行するＯｕｔＯｆＯｒｄｅｒ実行
形式が一般的である。また、ある時点で実行可能な命令
が使用するリソースの数以上あった場合、実行する命令
の選択方法は、一般的に「古い命令から選択していく」
方法が一般的であり、広く用いられている。

【０００３】例えば、図２に示すようにプログラム中に
命令Ｉ１〜Ｉ１０が存在し、そのプログラム内の命令の
静的順序は古い順からＩ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，
……Ｉ１０であったとする。また、そのデータ依存性は
図２中に矢印で示された方向に存在するとする。即ち、
矢印で指された命令は、その矢印の元が接続されている
命令が実行を終了すると、実行可能となることを示して
いる。複数の矢印から指されている命令は、指し側の命
令がすべて終了して始めて実行可能となることを示して
いる。また、図２中の命令Ｉ９は実行終了までに２０ク
ロックかかる命令であると仮定し、その他の命令は実行
に１クロックしかかからないと仮定する。また、このプ
ログラムを実行するマイクロプロセッサは同時に２つの
命令を実行できる２ウエイのスーパースケーラ実行が可
能なマイクロプロセッサである。

【０００４】この例において、命令Ｉ１が実行される
と、命令Ｉ１が実行を終了すると命令Ｉ２，Ｉ３及び命
令Ｉ９が実行可能となる。「古い命令から選択してい
く」方法に準拠すると、次に実行するべく選択される命
令はＩ２，Ｉ３となる。命令Ｉ２，Ｉ３の実行が終了す
ると、次に実行可能な命令は命令Ｉ４，Ｉ５，Ｉ９であ
るが、やはり古い命令から順に選択していくと命令Ｉ
４，Ｉ５を実行する。命令Ｉ４，Ｉ５が実行を終わる
と、命令Ｉ６，Ｉ７，Ｉ９が実行可能となり、命令Ｉ
６，Ｉ７が実行される。命令Ｉ６，Ｉ７が実行を終える
と、命令Ｉ８，Ｉ９が実行可能となり、実行される。

【０００５】この場合、命令Ｉ１０は命令Ｉ８，Ｉ９が
終了するまで実行を始めることができないが、命令Ｉ９
は２０クロックかかる命令であるため、Ｉ１０もまたそ
の実行開始を２０クロック待たされることになる。即
ち、命令Ｉ９の大きなレイテンシがプログラムの実行時
間に見えてしまい、性能に大きな影響を与える。具体的
には、上記プログラムでＩ１からＩ１０までの実行時間
は２５クロックであり、命令Ｉ９のレイテンシ２０クロ
ックが全体の実行時間の大きな割合をしめている。

【０００６】即ち上述の例に挙げるように、ある時点に
おいて実行可能な命令が複数ある場合、その実行順序を
「古いものから順に選択する」一般的な方法では、大き
なレイテンシを伴う命令の実行時間が隠蔽できないケー
スが存在し、性能低下を引き起こす。

【０００７】この問題に対して、特開平４−２５２３３
６においてプログラムの実行順序を最適化し、パイプラ
イン処埋を行うプロセッサによる実行に最適化する方法
が提案されている。これは、命令の実行順序によっては
生じる可能性のある命令待ち合わせ時間、いわゆるパイ
プラインブレークを、適当な命令を挿入し実行順序を変
更することによつて減少させ、実行時間の最適化を行う
ものである。

【０００８】この装置は命令列の依存関係を静的に解
析、命令の処理に関して重み付けを行い、命令列の再構
成を行うが、あくまで静的な解析によって行うものであ
るため、実行中に動的に発生するレイテンシ（メモリア
クセス命令がキャッシュミスしフィル処理を行う場合
や、値によって処理時間が変化する演算命令など）には
対応できない。また、ソフト互換性はあるが、ハード的
に互換性のないプロセッサに対しては、それぞれのプロ
セッサに関して処理の重み付けが変化するため、プログ
ラムをそれぞれのプロセッサ用に最適化してやる必要が
あり、非効率的である。

【０００９】

【発明が解決しようとする課題】第一の問題点は、０ｕ
ｔ０ｆ０ｒｄｅｒ実行を行うマイクロプロセッサにおい
て、プログラム実行中のある時点で、データ依存性が解
消された（即ち実行可能と判断される）ものが同時に複
数あった場合、従来の「古いものから順に選択して実行
する」という選択方法では、大きなオーバヘッドを生じ
る可能性があり、性能低下を引き起こすことである。そ
の理由は、あるプログラムが完成したとすると、そのプ
ログラムに内在するデータ依存関係は固定のものであ
り、そのデータ依存関係に基づきプログラムの並列性を
抽出しながら０ｕｔ０ｆ０ｒｄｅｒ実行できる一般的な
マイクロプロセッサで実行したとすれば、その実行順序
は複数存在することになり、その実行方法でプログラム
の実行時間が変化するためである。

【００１０】第二の問題点は、命令実行順序を完全に指
定することで第一の問題点を解決するため、プログラム
中に含まれる依存関係を、コンパイル時その他に静的に
解析できたとしても、プログラムの実行順序を完全に最
適化することは非効率かつ困難であることである。その
理由は、同一のソフトウエアが動作するが、アーキテク
チャが異なる複数のマイクロプロセッサにおいては、そ
れらの命令実行時間は一般に異なるために、一つのプロ
グラムをそれぞれのマイクロプロセッサに対応するよう
に静的に解析し最適化をする必要があり、非効率的であ
る。また、たとえ対象のマイクロプロセッサが一つであ
ったとしても、命令のうちには実行時に実行時間が動的
に変化するものがあるため（例：メモリアクセス命令の
キャッシュミスに伴うキャッシュフィル処理）、静的に
解析することが極めて困難だからである。

【００１１】本発明は上記のような従来のものの欠点を
除去すべくなされたもので、レイテンシを伴う命令実行
時のレイテンシを隠蔽するため、命令実行時の履歴を保
管し、その履歴に基づき命令実行順を実行時に動的に決
定するための機構を備えたマイクロプロセッサを提供す
ることを目的とする。この機構は実行時に動的に実行順
序を決定するため、プログラムの事前の静的解析や最適
化の必要がない。

【００１２】

【課題を解決するための手段】本発明におけるマイクロ
プロセッサは、命令フェッチを行う命令フェッチ機構
（図１のＦ０）、フェッチした命令のデコードを行う命
令デコード機構（図１のＤ０）、命令を実際に実行する
命令実行機構（図１のＥ０）、実行後の後処理を行う実
行後処理部（図１のＷ０）を備え、マイクロプロセッサ
内あるいはその近傍に、前述の性能低下状態を検出する
性能監視機構（図１のＰ０）と、性能低下を引き起こす
可能性のあるレイテンシを伴う命令に関して、その情報
を格納する記億装置である履歴管理メモリ（図１のＨ
０）を備え、また、この記億装置に格納された命令の履
歴から命令の実行順を決定する選択手段を持った命令実
行制御部（図１のＡ０）を備えることを特徴とする。

【００１３】

【発明の実施の形態】次に、本発明の一実施形態につい
て図面を参照して説明する。図１は本発明の一実施形態
の構成を示すブロック図である。図中のＦ０は命令フェ
ッチ機構、Ｄ０は命令デコード機構であり、実行される
と予測される複数の命令を同時にデコードする。Ｅ０は
命令実行機構であり、同時に複数の命令を実行する。Ｗ
０は実行後処理部である。また、Ａ０は命令実行制御部
であり、依存性が解消された命令のうち、命令実行機構
Ｅ０で次に実行する命令を選択する。性能監視機構Ｐ０
はマイクロプロセッサの稼働率を監視する。履歴管理メ
モリＨ０は、長いレイテンシでプロセッサの稼働率を下
げた履歴のある命令に関する情報を格納する。命令フェ
ッチ機構Ｆ０，命令デコード機構Ｄ０，実行後処理部Ｗ
０，命令実行制御部Ａ０，性能監視機構Ｐ０，履歴管理
メモリＨ０はすべてパイプライン処理を行うものとす
る。

【００１４】図２に示すプログラムを図１に示す構成で
実行した時の例を示す。まず、マイクロプロセッサＭＰ
の命令フェッチ機構Ｆ０がメモリＭ０から複数の実行す
る命令Ｉ１をフェッチする。メモリＭ０はマイクロプロ
セッサＭＰ内に設置されることもある。命令デコード機
構Ｄ０はフェッチしてきた命令をマイクロプロセッサが
実行可能な信号にデコードする。また、デコード対象の
命令について過去に低稼働率状態クロックが登録されて
いれば、履歴管理メモリＨ０から読み出す。

【００１５】命令実行制御部Ａ０はデコード時に参照し
た履歴管理メモリＨ０の内容を参照し、デコードした命
令Ｉ１が過去に命令Ｉ１自身のレイテンシでプロセッサ
の稼働率を低下させたことがないかを調べる。もし過去
にそのような履歴があった場合、その命令を優先的に実
行する。この例では命令Ｉ１にはそのような履歴がな
く、履歴管理メモリＨ０に登録されていないので、通常
の「古いものから選択する」方法で選択する。

【００１６】命令実行制御部Ａ０によって発行（選択）
された命令は、命令実行機構Ｅ０において実行される。
命令実行機構Ｅ０に対して、性能監視機構Ｐ０は実行中
の命令Ｉ１のアドレスを保持し、その命令が命令実行機
構Ｅ０内に存在する時に、命令実行機構Ｅ０に存在する
命令数を計数し（命令実行機構Ｅ０が命令Ｉｘしか実行
していない時は、その命令数は１）、その命令数が事前
に設定した命令数Ｔ０以下の状態のクロック数をカウン
トする。ここで、アドレスＩｘの命令が命令実行機構Ｅ
０に存在するときの低稼働率状態クロック数をＣ（Ｉ
ｘ）と定義する。なお命令実行機構Ｅ０の稼働率はその
時に命令実行機構Ｅ０にいる命令数を基準とし、Ｔ０＝
１とする。そのカウント値が事前に決めておいたクロッ
ク数Ｔ１よりも大きかったら、履歴管理メモリＨ０に命
令アドレスとその低稼働率状態のクロック数を格納す
る。この例ではＴ１＝５とする。命令Ｉ１における低稼
働率状態クロック数Ｃ（Ｉ１）＝１でＴ１よりも小さ
く、履歴管理メモリＨ０に対する登録は行わない。

【００１７】履歴管理メモリＨ０は命令アドレスＩｘを
キーとして参照する連想記憶として構成し、その内容は
低稼働率状態クロック数Ｃ（Ｉｘ）を格納する。さて図
２において、命令Ｉ１からＩ７の実行はそれぞれ１クロ
ックで終了するため、性能監視機構Ｐ０は低稼働率状態
を検出することはなく、したがって履歴管理メモリＨ０
にも命令Ｉ１からＩ７までの情報は書き込まれない。

【００１８】しかし、命令Ｉ８，Ｉ９が実行されると、
最初の１クロックは命令Ｉ８，Ｉ９が一緒に実行されて
いるため命令実行機構Ｅ０の稼働率は２であるが、次の
クロックでは命令Ｉ８の実行は終了しているため、命令
Ｉ９だけが残りの１９クロックにわたり命令実行機構Ｅ
０に残って処理を続けることになる。この場合、稼働命
令数は１であるため、性能監視機構Ｐ０は命令Ｉ９に対
するＣ（Ｉ９）を１９までカウントアップすることにな
る。Ｃ（Ｉ９）はＴ１よりも大きいため、履歴管理メモ
リＨ０に命令Ｉ９のアドレスとＣ（Ｉ９）＝１９が書き
込まれる。

【００１９】以上のプロセスでは命令Ｉ１からＩ１０ま
での実行時間は２５クロックかかる。その後プログラム
の実行が進み、再び命令Ｉ１が実行されると、実行可能
命令はＩ２，Ｉ３，Ｉ９となる。命令デコード機構Ｄ０
から命令実行制御部Ａ０に制御が移ると、命令実行制御
部Ａ０は履歴管理メモリＨ０を参照して、過去に命令Ｉ
９が１９クロックの低稼働率状態を引き起こしたことを
検出する。これを検出すると命令実行制御部Ａ０は優先
的に命令Ｉ９を選択する。もう一つは古い方の命令Ｉ２
を選択する。そして、命令実行機構Ｅ０において命令Ｉ
２，Ｉ９が実行を開始する。

【００２０】命令Ｉ９が実行されている間、Ｉ２，Ｉ
３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８の順に一つづつ命令
が命令実行機構Ｅ０で実行される。命令Ｉ９はその後１
３クロックの間、稼動命令数１の状態が続く。性能監視
機構Ｐ０においてＣ（Ｉ９）＝１３までカウントアップ
される。Ｔ１よりも大きな値であるが、以前のＣ（Ｉ
９）＝１９よりも小さいため、履歴管理メモリＨ０の値
を変更しない。もし以前の値よりもＣ（Ｉ９）が大きく
なったならば、履歴管理メモリＨ０にＣ（Ｉ９）とアド
レスを登録する。そして命令Ｉ９が実行を終えると、初
めて命令Ｉ１０が実行可能となり、命令実行機構Ｅ０で
実行される。

【００２１】２回目のプロセスでは、命令Ｉ１からＩ１
０までの実行時間は２２クロックとなり、３クロックの
性能向上が実現された。以上示したように本実施形態に
よれば、複数の実行可能な命令について、その履歴を参
照することによって、レイテンシを伴う可能性のある命
令かどうかを実行時に動的に知ることが出来る。また、
これを命令発行の選択に用いることにより、命令レイテ
ンシによって実行部の稼働率が低下する状態のクロック
数を減少させ、命令の処理効率を向上させることができ
るといった効果がある。

【００２２】次に、本発明におけるマイクロプロセッサ
の一実施形態を図３に示して説明する。図３の１，２は
それぞれ命令デコード機構Ｄ０からデコードされた２命
令のアドレスである。Ｈ０は履歴管理メモリである。こ
の構成ではＣＡＭ構造をとり、そのエントリ数は２５６
エントリである。しかし、一般的にはセットアソシアテ
ィブ構成やダイレクトマップ構成も考えられる。エント
リ数は多いほうが望ましい。本実施形態では、同時にデ
コードする２つの命令のアドレスによって同時に値を参
照できるよう、２つのリードポートを持つメモリとして
構成する。その内容は、前述の低稼働率状態クロック数
をしめす８ｂｉｔのデータである。

【００２３】アドレス１，２によってそれぞれ履歴管理
メモリＨ０から読まれたデータ１０，１１は命令同期機
構２０に送られる。これはデコードした命令の依存関係
を調べるための同期機構であり、一般的なマイクロプロ
セッサに搭載されているものと同様のものである。命令
同期機構２０において命令の依存性が解決されたと判断
された命令はメモリ１４に書き込まれる。メモリ１４に
はその命令の情報と、その命令に対応する低稼働率クロ
ック数を格納する。この例では（８ｂｉｔの低稼働率状
態クロック数＋発行する命令の情報）×６エントリ分を
用意する。

【００２４】比較器１５によってメモリ１４に格納され
ている６命令のうち、１番目と２番目に多い低稼働率状
態クロック数の命令を選択する。その２つの命令は命令
実行機構Ｅ０によって実行される。性能監視機構Ｐ０は
命令実行機構Ｅ０の状態を監視し、低稼働率状態クロッ
ク数が前述Ｔ１よりも大きくかつデコード時にメモリ１
４から得られた過去の値よりも大きかった場合に、メモ
リ１４に対してそのクロック数を書き込む。

【００２５】次に、性能監視機構（図１のＰ０）の監視
および登録に関する部分の一実施形態を図４に示して説
明する。図４のＥ０は命令実行機構であり、この実施形
態では２つの命令を同時に実行できるように、命令実行
部Ｅ０１，Ｅ０２を備えている。この図において命令実
行機構Ｅ０以外が性能監視機構（図１のＰ０）の一部を
構成している。

【００２６】命令実行部に与える２つの命令の命令実行
開始信号３，４と、命令実行部Ｅ０１，Ｅ０２が命令実
行の終了時に発行する命令実行終了信号１１１，１１
２、および命令実行機構に現在いる命令数１００をみ
て、カウンタＡ１３，Ａ１４は「それぞれの命令が開始
してから終了するまでの間、命令実行機構にいる命令数
がＴ０（本実施形態では１）以下の状態」をカウントす
る。このカウントした値が、それぞれの命令に対する
「低稼働率状態クロック数」である。

【００２７】カウントが終了すると、検出器Ａ１５，Ａ
１６でそれぞれの命令に対して、「過去に履歴管理メモ
リ（図１のＨ０）に登録されておらずかつその命令に対
して今回カウントした低稼働率状態クロック数がＴ１
（本実施形態では５）以上である、あるいは今回カウン
トした低稼働率状態クロック数が過去に履歴管理メモリ
（図１のＨ０）に登録されていた値よりも大きい」とい
う状態を検出する。それぞれの命令についてこの状態が
検出されると、信号線１８あるいは１９上に低稼働率状
態クロック数の履歴管理メモリ（図１のＨ０）に対する
登録指示が出される。これを参照して性能監視機構（図
１のＰ０）は履歴管理メモリ（図１のＨ０）に対する登
録を行う。

【００２８】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。

【００２９】

【発明の効果】第一の効果は、プログラム実行において
最適な命令実行スケジューリングが行えることである。
これによって、マイクロプロセッサのプログラム実行性
能が向上する。その理由は、一度オーバヘッドが発生し
たことが検出されると、２度目以降にはより適した方法
でスケジューリングを行うため、最適な命令実行スケジ
ューリングを行うようになるためである。第二の効果
は、第一の効果を、プログラムの静的解析や事前の最適
化なしに高速化を行えることである。これにより、冗長
なプログラム変換の必要がない。実行時に動的に履歴を
登録し、動的に参照しながらスケジューリングを行って
実行を行うためである。

【図面の簡単な説明】

【図１】 本発明の概略を示す構成図である。

【図２】 命令実行の順番によってはオーバーヘッドが
大きくなるプログラムの例である。

【図３】 本発明の一実施形態を示す構成図である。

【図４】 本発明の一実施形態における命令実行機構と
性能監視機構の一部である。

【符号の説明】

Ｍ０……メモリ、 ＭＰ……マイクロプロセッサ、Ｆ０
……命令フェッチ機構、 Ｄ０……命令デコード機構、
Ａ０……命令実行制御部、 Ｅ０……命令実行機構、Ｗ
０……実行後処理部、 Ｐ０……性能監視機構、Ｈ０…
…履歴管理メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 多賀谷 聡 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プログラム中の命令をメモリからフェッ
   チし、同時に複数個の命令デコードを行い、同時に複数
   個の命令を実行できるマイクロプロセッサであり、かつ
   命令のデータ依存性を参照することでプログラムの命令
   の静的な順番以外の順番で命令の実行を行うことのでき
   るマイクロプロセッサであって、 「特定の命令を実行することでマイクロプロセッサの処
   理効率が低下した」という条件と、前記条件を引き起こ
   した特定の命令とを検出する手段をもったことを特徴と
   するマイクロプロセッサ。
2. 【請求項２】 請求項１記載のマイクロプロセッサにお
   いて、 前記処理効率低下あるいはマイクロプロセッサの稼働率
   低下状態のクロック数を計数する性能監視機構をもった
   ことを特徴とするマイクロプロセッサ。
3. 【請求項３】 請求項２記載のマイクロプロセッサにお
   いて、 前記条件を引き起こした命令と、前記数値を関連付けて
   登録するための記憶装置である履歴管理メモリと前記履
   歴管理メモリヘの登録手段を備え、 プログラム中の命令のアドレスにより特定される命令に
   ついて、前記記億装置から登録された情報を取り出す手
   段をもったことを特徴とするマイクロプロセッサ。
4. 【請求項４】 請求項３記載のマイクロプロセッサにお
   いて、 プログラム実行時の任意の時点に実行可能と判断される
   命令群から、前記記憶装置から取り出した前記命令群の
   各命令に対応する情報に基づき、実行する命令実行順を
   決定する手段と、 前記実行順にしたがって命令の実行を行う命令実行手段
   をもったことを特徴とするマイクロプロセッサ。