JPH10312280A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH10312280A JPH10312280A JP9122491A JP12249197A JPH10312280A JP H10312280 A JPH10312280 A JP H10312280A JP 9122491 A JP9122491 A JP 9122491A JP 12249197 A JP12249197 A JP 12249197A JP H10312280 A JPH10312280 A JP H10312280A
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- Japan
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- stage
- result
- bypass circuit
- circuit
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Abstract
(57)【要約】
【課題】 この発明は、演算内容に応じて演算結果を符
号拡張回路を介さずに後続の演算に供与し、各ステージ
のサイクルタイムを短縮し、全体の処理の高速化を達成
することを課題とする。 【解決手段】 この発明は、２n ビットの演算に続いて
２(n+1) ビットの演算を同一の演算器３で行う場合に、
符号拡張回路６により符号拡張された先行する演算の演
算結果を後続の演算に使用できるようにし、他の演算の
場合には演算器３から直接バイパス回路１６に与えられ
る演算結果を後続の演算に使用できるように構成され
る。
号拡張回路を介さずに後続の演算に供与し、各ステージ
のサイクルタイムを短縮し、全体の処理の高速化を達成
することを課題とする。 【解決手段】 この発明は、２n ビットの演算に続いて
２(n+1) ビットの演算を同一の演算器３で行う場合に、
符号拡張回路６により符号拡張された先行する演算の演
算結果を後続の演算に使用できるようにし、他の演算の
場合には演算器３から直接バイパス回路１６に与えられ
る演算結果を後続の演算に使用できるように構成され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、異なるビット幅
の演算を同一の演算器で行うマイクロプロセッサに関す
る。
の演算を同一の演算器で行うマイクロプロセッサに関す
る。
【０００２】
【従来の技術】最近の多くの高性能マイクロプロセッサ
は、いわゆるＲＩＳＣと呼ばれるアーキテクチャを採用
している。その多くは８０年代を起源とする。８０年代
では、アドレス空間が３２ビットのアドレスで十分表現
できたので、演算のデータ長は３２ビットを基本として
いた。しかし、９０年代にはいりメモリの集積化が進
み、かつマイクロプロセッサ自身の高性能化が進むにつ
れて、より大きなアドレス空間を処理する必要が出てき
た。そのため、多くのマイクロプロセッサでは、６４ビ
ット化が進みつつある。すなわち、演算のデータ長は６
４ビットを基本にするようになってきている。しかし、
既存のソフトウエア資源を生かすために３２ビットの演
算も継続してサポートしている。そのため、３２ビット
の演算の演算結果は符号拡張されて６４ビットで保持さ
れていた。このようにすることにより３２ビットの演算
と６４ビットの演算を混在させたプログラムを実行する
ことが可能になっていた。
は、いわゆるＲＩＳＣと呼ばれるアーキテクチャを採用
している。その多くは８０年代を起源とする。８０年代
では、アドレス空間が３２ビットのアドレスで十分表現
できたので、演算のデータ長は３２ビットを基本として
いた。しかし、９０年代にはいりメモリの集積化が進
み、かつマイクロプロセッサ自身の高性能化が進むにつ
れて、より大きなアドレス空間を処理する必要が出てき
た。そのため、多くのマイクロプロセッサでは、６４ビ
ット化が進みつつある。すなわち、演算のデータ長は６
４ビットを基本にするようになってきている。しかし、
既存のソフトウエア資源を生かすために３２ビットの演
算も継続してサポートしている。そのため、３２ビット
の演算の演算結果は符号拡張されて６４ビットで保持さ
れていた。このようにすることにより３２ビットの演算
と６４ビットの演算を混在させたプログラムを実行する
ことが可能になっていた。
【０００３】このように、３２ビットの演算と６４ビッ
トの演算の双方を１つの演算器で行うマイクロプロセッ
サの従来の構成を図５に示す。
トの演算の双方を１つの演算器で行うマイクロプロセッ
サの従来の構成を図５に示す。
【０００４】図５において、マイクロプロセッサは、５
段のパイプライン構成を採用している。第１ステージで
命令キャッシュ１からの命令フェッチ、第２ステージ
（Ｄステージ）で命令デコード及びレジスタファイル２
からのオペランドの読み出し、第３ステージ（Ｅステー
ジ）で演算器３による演算の実行、第４ステージ（Ｍス
テージ）でアドレス生成回路４により生成されたアドレ
スによるデータキャッシュ５のアクセス、そして第５ス
テージ（Ｗステージ）で演算結果のレジスタファイル２
への書き込みを行う。演算器３による３２ビットの演算
結果はＥステージで符号拡張回路６により符号拡張され
る。６４ビット演算の結果はこの符号拡張回路６をスル
ーする。先行する演算の演算結果を後続の演算で使用す
るために、Ｄステージにおいてバイパス回路７が設けら
れており、各ステージにある演算結果をダイレクトに転
送している。すなわち、Ｅステージにおける符号拡張回
路６の出力、Ｍステージにおけるセレクタ８の出力、Ｗ
ステージにおけるレジスタ９の出力がバイパスされてバ
イパス回路７に与えられている。これらの各ステージの
動作はＤステージ制御回路１０、Ｅステージ制御回路１
１、Ｍステージ制御回路１２、Ｗステージ制御回路１３
から出力される各ステージ制御信号により制御されてい
る。
段のパイプライン構成を採用している。第１ステージで
命令キャッシュ１からの命令フェッチ、第２ステージ
（Ｄステージ）で命令デコード及びレジスタファイル２
からのオペランドの読み出し、第３ステージ（Ｅステー
ジ）で演算器３による演算の実行、第４ステージ（Ｍス
テージ）でアドレス生成回路４により生成されたアドレ
スによるデータキャッシュ５のアクセス、そして第５ス
テージ（Ｗステージ）で演算結果のレジスタファイル２
への書き込みを行う。演算器３による３２ビットの演算
結果はＥステージで符号拡張回路６により符号拡張され
る。６４ビット演算の結果はこの符号拡張回路６をスル
ーする。先行する演算の演算結果を後続の演算で使用す
るために、Ｄステージにおいてバイパス回路７が設けら
れており、各ステージにある演算結果をダイレクトに転
送している。すなわち、Ｅステージにおける符号拡張回
路６の出力、Ｍステージにおけるセレクタ８の出力、Ｗ
ステージにおけるレジスタ９の出力がバイパスされてバ
イパス回路７に与えられている。これらの各ステージの
動作はＤステージ制御回路１０、Ｅステージ制御回路１
１、Ｍステージ制御回路１２、Ｗステージ制御回路１３
から出力される各ステージ制御信号により制御されてい
る。
【０００５】このようなステージにおいて、Ｅステージ
が関わるクリティカルパスは、演算器３の入力のレジス
タ１４，１５からはじまり、演算器３から符号拡張回路
６を通りバイパス回路７を経てレジスタ１４，１５に戻
るパスとなる。したがって、３２ビット演算もサポート
する６４ビットのアーキテクチャでは、３２ビットのア
ーキテクチャにはなかった符号拡張回路６がクリティカ
ルパスに入ることになる。
が関わるクリティカルパスは、演算器３の入力のレジス
タ１４，１５からはじまり、演算器３から符号拡張回路
６を通りバイパス回路７を経てレジスタ１４，１５に戻
るパスとなる。したがって、３２ビット演算もサポート
する６４ビットのアーキテクチャでは、３２ビットのア
ーキテクチャにはなかった符号拡張回路６がクリティカ
ルパスに入ることになる。
【０００６】
【発明が解決しようとする課題】以上説明したように、
３２ビットの演算と６４ビットの演算を同一の演算器で
行う従来のマイクロプロセッサにあっては、３２ビット
の演算結果を６４ビットに拡張して保存するために、実
行ステージのパスに３２ビットの演算結果を符号拡張す
るための符号拡張回路６が挿入されていた。このため、
６４ビットの演算を行う場合にあっても、演算結果がこ
の符号拡張回路６をスルーしていた。これは、６４ビッ
トの演算では本来必要のないことであり、６４ビットの
演算においては演算結果が符号拡張回路６をスルーする
不要な時間を費やしていた。したがって、実行ステージ
の動作サイクルタイムが長くなり、他のステージのサイ
クルタイムも実行ステージのサイクルタイムに合わせて
長くなり、全体の処理の高速化が妨げられるといった不
具合を招いていた。
３２ビットの演算と６４ビットの演算を同一の演算器で
行う従来のマイクロプロセッサにあっては、３２ビット
の演算結果を６４ビットに拡張して保存するために、実
行ステージのパスに３２ビットの演算結果を符号拡張す
るための符号拡張回路６が挿入されていた。このため、
６４ビットの演算を行う場合にあっても、演算結果がこ
の符号拡張回路６をスルーしていた。これは、６４ビッ
トの演算では本来必要のないことであり、６４ビットの
演算においては演算結果が符号拡張回路６をスルーする
不要な時間を費やしていた。したがって、実行ステージ
の動作サイクルタイムが長くなり、他のステージのサイ
クルタイムも実行ステージのサイクルタイムに合わせて
長くなり、全体の処理の高速化が妨げられるといった不
具合を招いていた。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、演算内容に応
じて演算結果を符号拡張回路を介さずに後続の演算に供
与し、各ステージのサイクルタイムを短縮し、全体の処
理の高速化を達成するマイクロプロセッサを提供するこ
とにある。
たものであり、その目的とするところは、演算内容に応
じて演算結果を符号拡張回路を介さずに後続の演算に供
与し、各ステージのサイクルタイムを短縮し、全体の処
理の高速化を達成するマイクロプロセッサを提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、複数のステージを経てパイ
プライン制御方式により命令を実行処理するマイクロプ
ロセッサにおいて、２n ビットの演算ならびに２(n+1)
ビットの演算を行う演算器と、前記演算器における２n
ビットの演算結果を２(n+1) ビットに符号拡張する符号
拡張回路と、前記演算器の演算結果又は前記符号拡張回
路により符号拡張された演算結果を受けて、前記演算器
の演算結果又は符号拡張された演算結果を選択して前記
演算器に与えるバイパス回路と、２n ビットの演算に続
いて２(n+1) ビットの演算が行われる場合は、２(n+1)
ビットの演算の命令フェッチステージとデコードステー
ジをストールし、前記符号拡張回路により２(n+1) ビッ
トに符号拡張された２n ビットの演算結果が前記バイパ
ス回路に与えられ、前記バイパス回路に与えられた演算
結果が２n ビットの演算に続いて行われる２(n+1) ビッ
トの演算で使用される場合には前記バイパス回路に与え
られた演算結果が前記バイパス回路により選択されて２
(n+1) ビットの演算の実行ステージ前に前記演算器に与
えられ、２nビットの演算に続いて２n ビットの演算が
行われる場合、あるいは２(n+1) ビットの演算に続いて
２n 又２(n+1) ビットの演算が行われる場合には、先行
する演算の前記演算器で得られた演算結果が前記バイパ
ス回路に与えられ、前記バイパス回路に与えられた演算
結果が後続の演算で使用される場合には前記バイパス回
路に与えられた演算結果が前記バイパス回路により選択
されて後続の演算の実行ステージ前に前記演算器に与え
られるように前記バイパス回路を制御するステージ制御
回路を有することを特徴とする。
に、請求項１記載の発明は、複数のステージを経てパイ
プライン制御方式により命令を実行処理するマイクロプ
ロセッサにおいて、２n ビットの演算ならびに２(n+1)
ビットの演算を行う演算器と、前記演算器における２n
ビットの演算結果を２(n+1) ビットに符号拡張する符号
拡張回路と、前記演算器の演算結果又は前記符号拡張回
路により符号拡張された演算結果を受けて、前記演算器
の演算結果又は符号拡張された演算結果を選択して前記
演算器に与えるバイパス回路と、２n ビットの演算に続
いて２(n+1) ビットの演算が行われる場合は、２(n+1)
ビットの演算の命令フェッチステージとデコードステー
ジをストールし、前記符号拡張回路により２(n+1) ビッ
トに符号拡張された２n ビットの演算結果が前記バイパ
ス回路に与えられ、前記バイパス回路に与えられた演算
結果が２n ビットの演算に続いて行われる２(n+1) ビッ
トの演算で使用される場合には前記バイパス回路に与え
られた演算結果が前記バイパス回路により選択されて２
(n+1) ビットの演算の実行ステージ前に前記演算器に与
えられ、２nビットの演算に続いて２n ビットの演算が
行われる場合、あるいは２(n+1) ビットの演算に続いて
２n 又２(n+1) ビットの演算が行われる場合には、先行
する演算の前記演算器で得られた演算結果が前記バイパ
ス回路に与えられ、前記バイパス回路に与えられた演算
結果が後続の演算で使用される場合には前記バイパス回
路に与えられた演算結果が前記バイパス回路により選択
されて後続の演算の実行ステージ前に前記演算器に与え
られるように前記バイパス回路を制御するステージ制御
回路を有することを特徴とする。
【０００９】請求項２記載の発明は、２n ビットの演算
に続いて行われる２(n+1) ビットの演算に２n ビットの
演算結果が使用されるか否かを判別する判別手段を備
え、前記判別手段により２n ビットの演算結果が２
(n+1) ビットの演算に使用される旨が判別されると、前
記ステージ制御回路は２n ビットの演算に続いて２
(n+1) ビットの演算が行われる場合の前記制御を行うこ
とを特徴とする。
に続いて行われる２(n+1) ビットの演算に２n ビットの
演算結果が使用されるか否かを判別する判別手段を備
え、前記判別手段により２n ビットの演算結果が２
(n+1) ビットの演算に使用される旨が判別されると、前
記ステージ制御回路は２n ビットの演算に続いて２
(n+1) ビットの演算が行われる場合の前記制御を行うこ
とを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
実施形態を説明する。
【００１１】図１は請求項１又は２記載の発明の一実施
形態に係るマイクロプロセッサの構成を示す図である。
形態に係るマイクロプロセッサの構成を示す図である。
【００１２】図１において、この実施形態の特徴とする
ところは、図５に示す構成に比べて、図５に示すバイパ
ス回路７が符号拡張回路６の出力を受けるのに対して演
算器３の演算結果を符号拡張回路６を介さずに直接受け
るバイパス回路１６を設け、図５に示すＤステージ制御
回路１０に代えて新たに設けたバイパス回路１６を演算
内容に応じて制御するＤステージ制御回路１７を設けた
ことにあり、他は図５と同様である。
ところは、図５に示す構成に比べて、図５に示すバイパ
ス回路７が符号拡張回路６の出力を受けるのに対して演
算器３の演算結果を符号拡張回路６を介さずに直接受け
るバイパス回路１６を設け、図５に示すＤステージ制御
回路１０に代えて新たに設けたバイパス回路１６を演算
内容に応じて制御するＤステージ制御回路１７を設けた
ことにあり、他は図５と同様である。
【００１３】バイパス回路１６は、演算器３の演算結
果、符号拡張回路６により符号拡張された演算器３の演
算結果又はデータキャッシュ５の出力の内セレクタ８に
より選択された内容、セレクタ８により選択されてレジ
スタ９に保持された内容を受け、いずれかを選択して演
算器３の入力側のレジスタ１４，１５の一方に与える。
果、符号拡張回路６により符号拡張された演算器３の演
算結果又はデータキャッシュ５の出力の内セレクタ８に
より選択された内容、セレクタ８により選択されてレジ
スタ９に保持された内容を受け、いずれかを選択して演
算器３の入力側のレジスタ１４，１５の一方に与える。
【００１４】Ｄステージ制御回路１７は、図２に示すフ
ローにしたがってＤステージを制御する。図２におい
て、命令フェッチステージでフェッチされた命令のデコ
ードが開始されて（ステップＳ１）、デコード中の命令
が６４ビットの演算であるか否かが例えば命令のオペレ
ーションフィールドを参照することにより判別され（ス
テップＳ２）、６４ビットの演算でない場合にはオペラ
ンドをリードする通常のＤステージ動作が行われる（ス
テージＳ３）。６４ビットの演算である場合には直前の
命令が３２ビットの演算であるか否かが、例えば直前の
命令が３２ビットの演算であるか否かを記憶するステー
タスレジスタ（図示せず）の内容を参照し、あるいはデ
コードされてレジスタ１８に保持された命令のオペレー
ションフィールドを参照することにより判別される（ス
テージＳ４）、３２ビットの演算でない場合はオペラン
ドをリードする通常のＤステージ動作が行われる（ステ
ージＳ３）。一方、３２ビットの演算である場合には、
図３のパイプラインの流れに示すように、６４ビット演
算の命令フェッチ動作及びＤステージ動作を１サイクル
ストールする（ステップＳ５）。なお、図３において、
図３に示すストールのサイクルの前半では前ステージで
フェッチされた命令のデコードが行われて命令の内容が
判別されるため、６４ビット演算のＤステージ前に命令
の内容が判別されてストールが行われる。
ローにしたがってＤステージを制御する。図２におい
て、命令フェッチステージでフェッチされた命令のデコ
ードが開始されて（ステップＳ１）、デコード中の命令
が６４ビットの演算であるか否かが例えば命令のオペレ
ーションフィールドを参照することにより判別され（ス
テップＳ２）、６４ビットの演算でない場合にはオペラ
ンドをリードする通常のＤステージ動作が行われる（ス
テージＳ３）。６４ビットの演算である場合には直前の
命令が３２ビットの演算であるか否かが、例えば直前の
命令が３２ビットの演算であるか否かを記憶するステー
タスレジスタ（図示せず）の内容を参照し、あるいはデ
コードされてレジスタ１８に保持された命令のオペレー
ションフィールドを参照することにより判別される（ス
テージＳ４）、３２ビットの演算でない場合はオペラン
ドをリードする通常のＤステージ動作が行われる（ステ
ージＳ３）。一方、３２ビットの演算である場合には、
図３のパイプラインの流れに示すように、６４ビット演
算の命令フェッチ動作及びＤステージ動作を１サイクル
ストールする（ステップＳ５）。なお、図３において、
図３に示すストールのサイクルの前半では前ステージで
フェッチされた命令のデコードが行われて命令の内容が
判別されるため、６４ビット演算のＤステージ前に命令
の内容が判別されてストールが行われる。
【００１５】このように、６４ビット演算の命令フェッ
チ動作及びＤステージ動作を１サイクルストールした
後、３２ビット演算のＭステージならびに６４ビット演
算のＤステージにおいて、３２ビット演算のＥステージ
で符号拡張回路６により６４ビットに符号拡張された３
２ビット演算の演算結果がセレクタ８を介してバイパス
回路１６に与えられる。このように制御することで、３
２ビット演算に続いて６４ビット演算を実行した場合
に、図３に示すように先行する３２ビット演算の演算結
果が後続の６４ビット演算で使用される場合でも、先行
する３２ビット演算の６４ビットに拡張された演算結果
がバイパス回路１６に与えられているので、この演算結
果をＤステージ制御回路１７の制御の下でバイパス回路
１６により選択してレジスタ１４，１５の一方に与える
ことができる。これにより、先行する３２ビット演算に
続いて行われる６４ビット演算で３２ビット演算の演算
結果を使用する場合は、６４ビット演算の実行ステージ
の前に３２ビット演算の６４ビットに拡張された演算結
果を演算器３に供給することができる。
チ動作及びＤステージ動作を１サイクルストールした
後、３２ビット演算のＭステージならびに６４ビット演
算のＤステージにおいて、３２ビット演算のＥステージ
で符号拡張回路６により６４ビットに符号拡張された３
２ビット演算の演算結果がセレクタ８を介してバイパス
回路１６に与えられる。このように制御することで、３
２ビット演算に続いて６４ビット演算を実行した場合
に、図３に示すように先行する３２ビット演算の演算結
果が後続の６４ビット演算で使用される場合でも、先行
する３２ビット演算の６４ビットに拡張された演算結果
がバイパス回路１６に与えられているので、この演算結
果をＤステージ制御回路１７の制御の下でバイパス回路
１６により選択してレジスタ１４，１５の一方に与える
ことができる。これにより、先行する３２ビット演算に
続いて行われる６４ビット演算で３２ビット演算の演算
結果を使用する場合は、６４ビット演算の実行ステージ
の前に３２ビット演算の６４ビットに拡張された演算結
果を演算器３に供給することができる。
【００１６】一方、３２ビットの演算に続いて３２ビッ
トの演算が行われる場合、あるいは６４ビットの演算に
続いて３２ビットの演算又は６４ビットの演算が行われ
る場合は、バイパス回路１６に直接与えられる演算器３
の演算結果が選択できるようにバイパス回路１６がＤス
テージ制御回路１７により制御され、図３に示すような
ストール動作は行われない。すなわち、連続する演算に
おいて先行する演算の演算結果を符号拡張することなく
後続の演算に使用できる場合には、演算器３から直接バ
イパス回路１６に与えられた演算結果を使用するように
している。例えば、先行する３２ビット演算の演算結果
を後続の３２ビット演算が使用するといった演算動作が
連続して行われる場合は、符号拡張回路６により符号拡
張された演算結果を用いることなく演算を進めていった
としても、最終の演算結果がレジスタファイル２に書き
込まれる前に符号拡張回路６により符号拡張されるの
で、演算結果が６４ビットとしてレジスタファイル２に
格納される。
トの演算が行われる場合、あるいは６４ビットの演算に
続いて３２ビットの演算又は６４ビットの演算が行われ
る場合は、バイパス回路１６に直接与えられる演算器３
の演算結果が選択できるようにバイパス回路１６がＤス
テージ制御回路１７により制御され、図３に示すような
ストール動作は行われない。すなわち、連続する演算に
おいて先行する演算の演算結果を符号拡張することなく
後続の演算に使用できる場合には、演算器３から直接バ
イパス回路１６に与えられた演算結果を使用するように
している。例えば、先行する３２ビット演算の演算結果
を後続の３２ビット演算が使用するといった演算動作が
連続して行われる場合は、符号拡張回路６により符号拡
張された演算結果を用いることなく演算を進めていった
としても、最終の演算結果がレジスタファイル２に書き
込まれる前に符号拡張回路６により符号拡張されるの
で、演算結果が６４ビットとしてレジスタファイル２に
格納される。
【００１７】このような構成をとることにより、Ｅステ
ージに関わるクリティカルパスは、オペランドがセット
されるレジスタ１４，１５からはじまり、演算器３から
バイパス回路１６を経てレジスタ１４，１５に戻るパス
ということになる。したがって、前述した従来例に比べ
て符号拡張回路６がＥステージにおけるクリティカルパ
スから外れるため、演算結果が符号拡張回路６をスルー
する時間分だけＥステージの動作サイクルタイムが削減
できる。これにより、Ｅステージの動作サイクルタイム
を短縮することができ、他のステージの動作サイクルタ
イムも同様に短縮できる。なお、全体の処理の中で３２
ビット演算に続いて６４ビット演算を行うケースはさほ
ど多くはないので、全体の処理の中でストールが発生す
る頻度は少ない。したがって、図３に示すようにパイプ
ラインの流れにストール動作が挿入されて後続の６４ビ
ット演算の終了が１サイクル遅れるデメリットに比べ
て、全体のサイクルタイムが短縮されることによって得
られるメリットの方が大きく、全体として処理が高速化
され、処理能力を向上させることができる。
ージに関わるクリティカルパスは、オペランドがセット
されるレジスタ１４，１５からはじまり、演算器３から
バイパス回路１６を経てレジスタ１４，１５に戻るパス
ということになる。したがって、前述した従来例に比べ
て符号拡張回路６がＥステージにおけるクリティカルパ
スから外れるため、演算結果が符号拡張回路６をスルー
する時間分だけＥステージの動作サイクルタイムが削減
できる。これにより、Ｅステージの動作サイクルタイム
を短縮することができ、他のステージの動作サイクルタ
イムも同様に短縮できる。なお、全体の処理の中で３２
ビット演算に続いて６４ビット演算を行うケースはさほ
ど多くはないので、全体の処理の中でストールが発生す
る頻度は少ない。したがって、図３に示すようにパイプ
ラインの流れにストール動作が挿入されて後続の６４ビ
ット演算の終了が１サイクル遅れるデメリットに比べ
て、全体のサイクルタイムが短縮されることによって得
られるメリットの方が大きく、全体として処理が高速化
され、処理能力を向上させることができる。
【００１８】なお、符号拡張回路６に要する時間はバイ
パス回路１６に要する時間に比べて短いので、Ｅステー
ジのサイクルタイムが短縮されても短縮されたサイクル
タイムのＥステージにおいて演算結果を符号拡張回路１
６により符号拡張することができなるということはな
い。
パス回路１６に要する時間に比べて短いので、Ｅステー
ジのサイクルタイムが短縮されても短縮されたサイクル
タイムのＥステージにおいて演算結果を符号拡張回路１
６により符号拡張することができなるということはな
い。
【００１９】図４は請求項２記載の発明の一実施形態に
係るＤステージ制御回路の動作のフローを示す図であ
る。
係るＤステージ制御回路の動作のフローを示す図であ
る。
【００２０】図４において、この実施形態の特徴とする
ところは、３２ビット演算に続いて６４ビット演算を行
う場合に、６４ビット演算において先行する３２ビット
の演算結果をオペランドとして使用するか否かを判別し
（ステップＳ６）、使用する場合にのみ命令フェッチス
テージ及びＤステージをストールし、符号拡張回路６に
より６４ビットに符号拡張された３２ビット演算の演算
結果をバイパス回路１６が選択するようにしたことにあ
る。上記判別は、３２ビット演算命令において演算結果
が格納されるレジスタを示すフィールドと、６４ビット
演算命令において演算で使用するレジスタを示すフィー
ルドを比較する比較器を判別手段として設けることによ
り容易に実現することができる。
ところは、３２ビット演算に続いて６４ビット演算を行
う場合に、６４ビット演算において先行する３２ビット
の演算結果をオペランドとして使用するか否かを判別し
（ステップＳ６）、使用する場合にのみ命令フェッチス
テージ及びＤステージをストールし、符号拡張回路６に
より６４ビットに符号拡張された３２ビット演算の演算
結果をバイパス回路１６が選択するようにしたことにあ
る。上記判別は、３２ビット演算命令において演算結果
が格納されるレジスタを示すフィールドと、６４ビット
演算命令において演算で使用するレジスタを示すフィー
ルドを比較する比較器を判別手段として設けることによ
り容易に実現することができる。
【００２１】このような実施形態にあっては、連続した
演算のデータ依存関係をチェックすることにより、スト
ールの回数を大幅に減らすことができ、全体としての処
理時間が短縮され、より高性能なマイクロプロセッサを
実現することができる。
演算のデータ依存関係をチェックすることにより、スト
ールの回数を大幅に減らすことができ、全体としての処
理時間が短縮され、より高性能なマイクロプロセッサを
実現することができる。
【００２２】なお、上記実施形態では、３２ビットの演
算と６４ビットの演算を一例として説明したが、これに
限らず同一の演算器により２n ビット（ｎ≧１）の演算
ならびに２(n+1) ビットの演算を行う場合に、上記実施
形態と同様に適用して同様の効果を得ることができる。
算と６４ビットの演算を一例として説明したが、これに
限らず同一の演算器により２n ビット（ｎ≧１）の演算
ならびに２(n+1) ビットの演算を行う場合に、上記実施
形態と同様に適用して同様の効果を得ることができる。
【００２３】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、２n ビットの演算に続いて２(n+1) ビット
の演算を行う場合は、先行する演算の符号拡張された演
算結果を後続の演算に使用できるようにし、他の演算の
場合には演算器から直接与えられる演算結果を後続の演
算に使用できるようにしたので、実行ステージのクリテ
ィカルパスに含まれる構成を削減することができる。こ
れにより、実行ステージのサイクルタイムが短縮されて
全体のサイクルタイムが短縮され、全体の処理が高速化
され、処理能力を向上させることができる。
明によれば、２n ビットの演算に続いて２(n+1) ビット
の演算を行う場合は、先行する演算の符号拡張された演
算結果を後続の演算に使用できるようにし、他の演算の
場合には演算器から直接与えられる演算結果を後続の演
算に使用できるようにしたので、実行ステージのクリテ
ィカルパスに含まれる構成を削減することができる。こ
れにより、実行ステージのサイクルタイムが短縮されて
全体のサイクルタイムが短縮され、全体の処理が高速化
され、処理能力を向上させることができる。
【００２４】請求項２記載の発明によれば、先行する演
算の演算結果を後続の演算が使用する場合にのみ先行す
る演算の符号拡張された演算結果を後続の演算で使用で
きるようにしたので、ストールが発生する頻度を少なく
することができ、より一層処理能力を向上させることが
できる。
算の演算結果を後続の演算が使用する場合にのみ先行す
る演算の符号拡張された演算結果を後続の演算で使用で
きるようにしたので、ストールが発生する頻度を少なく
することができ、より一層処理能力を向上させることが
できる。
【図１】請求項１又は２記載の発明の一実施形態に係る
マイクロプロセッサの構成を示す図である。
マイクロプロセッサの構成を示す図である。
【図２】図１に示すＤステージ制御回路の制御フローを
示す図である。
示す図である。
【図３】図１に示すマイクロプロセッサにおける実行パ
イプラインの制御フローを示す図である。
イプラインの制御フローを示す図である。
【図４】請求項２記載の発明の一実施形態に係るＤステ
ージ制御回路の制御フローを示す図である。
ージ制御回路の制御フローを示す図である。
【図５】従来のマイクロプロセッサの構成を示す図であ
る。
る。
１ 命令キャッシュ ２ レジスタファイル ３ 演算器 ４ アドレス生成回路 ５ データキャッシュ ６ 符号拡張回路 ７，１６ バイパス回路 ８ セレクタ ９，１４，１５，１８ レジスタ １０，１７ Ｄステージ制御回路 １１ Ｅステージ制御回路 １２ Ｍステージ制御回路 １３ Ｗステージ制御回路
Claims (2)
- 【請求項１】 複数のステージを経てパイプライン制御
方式により命令を実行処理するマイクロプロセッサにお
いて、 ２n ビットの演算ならびに２(n+1) ビットの演算を行う
演算器と、 前記演算器における２n ビットの演算結果を２(n+1) ビ
ットに符号拡張する符号拡張回路と、 前記演算器の演算結果又は前記符号拡張回路により符号
拡張された演算結果を受けて、前記演算器の演算結果又
は符号拡張された演算結果を選択して前記演算器に与え
るバイパス回路と、 ２n ビットの演算に続いて２(n+1) ビットの演算が行わ
れる場合は、２(n+1)ビットの演算の命令フェッチステ
ージとデコードステージをストールし、前記符号拡張回
路により２(n+1) ビットに符号拡張された２n ビットの
演算結果が前記バイパス回路に与えられ、前記バイパス
回路に与えられた演算結果が２n ビットの演算に続いて
行われる２(n+1) ビットの演算で使用される場合には前
記バイパス回路に与えられた演算結果が前記バイパス回
路により選択されて２(n+1) ビットの演算の実行ステー
ジ前に前記演算器に与えられ、２n ビットの演算に続い
て２n ビットの演算が行われる場合、あるいは２(n+1)
ビットの演算に続いて２n又２(n+1) ビットの演算が行
われる場合には、先行する演算の前記演算器で得られた
演算結果が前記バイパス回路に与えられ、前記バイパス
回路に与えられた演算結果が後続の演算で使用される場
合には前記バイパス回路に与えられた演算結果が前記バ
イパス回路により選択されて後続の演算の実行ステージ
前に前記演算器に与えられるように前記バイパス回路を
制御するステージ制御回路とを有することを特徴とする
マイクロプロセッサ。 - 【請求項２】 ２n ビットの演算に続いて行われる２
(n+1) ビットの演算に２n ビットの演算結果が使用され
るか否かを判別する判別手段を備え、 前記判別手段により２n ビットの演算結果が２(n+1) ビ
ットの演算に使用される旨が判別されると、前記ステー
ジ制御回路は２n ビットの演算に続いて２(n+1) ビット
の演算が行われる場合の前記制御を行うことを特徴とす
る請求項１記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122491A JPH10312280A (ja) | 1997-05-13 | 1997-05-13 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122491A JPH10312280A (ja) | 1997-05-13 | 1997-05-13 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312280A true JPH10312280A (ja) | 1998-11-24 |
Family
ID=14837167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122491A Pending JPH10312280A (ja) | 1997-05-13 | 1997-05-13 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312280A (ja) |
-
1997
- 1997-05-13 JP JP9122491A patent/JPH10312280A/ja active Pending
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