JPH10303411A - Fabrication of semiconductor device - Google Patents

Fabrication of semiconductor device

Info

Publication number
JPH10303411A
JPH10303411A JP10468597A JP10468597A JPH10303411A JP H10303411 A JPH10303411 A JP H10303411A JP 10468597 A JP10468597 A JP 10468597A JP 10468597 A JP10468597 A JP 10468597A JP H10303411 A JPH10303411 A JP H10303411A
Authority
JP
Japan
Prior art keywords
region
type
channel
ion implantation
implanted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10468597A
Other languages
Japanese (ja)
Inventor
Toshisuke Yatsuyanagi
俊祐 八柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP10468597A priority Critical patent/JPH10303411A/en
Publication of JPH10303411A publication Critical patent/JPH10303411A/en
Pending legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method for fabricating a semiconductor device in which the threshold voltage VTH can be sustained at a substantially constant level among various kinds of MOSFETs having different channel length when they are mixed while keeping such effects as suppression of short channel effect through pocket ion implantation of MOSFET, and the like. SOLUTION: N type impurity ions are implanted into the vicinity of a P type buried channel region 14 using a gate electrode 11 as a mask to form a pocket ion implantation region 15. The fabrication process comprises a step for compensating the concentration distribution on the surface of the pocket ion implantation region 15 by implanting P type impurities into a same region as the N type impurity ions at a low acceleration energy and bringing the concentration distribution close to the impurity concentration in the P type buried channel region 14.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は短チャネルMOSF
ETを含む半導体装置の製造方法に係り、特に、P−型
の埋込チャネルに、N型不純物をゲート電極近傍にイオ
ン注入してポケットイオン注入領域を形成するPチャネ
ルMOSFETの製造方法に関する。
The present invention relates to a short channel MOSF.
The present invention relates to a method of manufacturing a semiconductor device including an ET, and more particularly to a method of manufacturing a P-channel MOSFET in which an N-type impurity is ion-implanted into a P- type buried channel near a gate electrode to form a pocket ion-implanted region.

【0002】図5は、ポケットイオン注入領域を備えた
PチャネルMOSFETのゲート電極近傍の断面図を示
す。このPチャネルMOSFETは、チャネル長がサブ
ミクロン以下の極めて微細な構造のデバイスであり、例
えばCMOS−LSIのN型ウェルに形成されたもので
ある。ゲート電極11は、ポリシリコン層11a、タン
グステンシリサイド(WSi)層11b、酸化膜層11
cとから構成されている。ゲート電極11の両側には側
壁状に酸化膜12が形成され、該酸化膜12に自己整合
によりP+型のソース・ドレイン拡散領域13が形成さ
れている。半導体基板10のゲート電極11直下には、
P−型のチャネルイオン注入層14が形成されている。
そして、ゲート電極11の両端部の直下には、ソース・
ドレイン領域13に隣接してN型のポケットイオン注入
領域15が形成されている。
FIG. 5 is a sectional view showing the vicinity of a gate electrode of a P-channel MOSFET having a pocket ion implantation region. This P-channel MOSFET is a device having an extremely fine structure with a channel length of submicron or less, and is formed, for example, in an N-type well of a CMOS-LSI. The gate electrode 11 includes a polysilicon layer 11a, a tungsten silicide (WSi) layer 11b, an oxide film layer 11
c. An oxide film 12 is formed on both sides of the gate electrode 11 in a sidewall shape, and a P + type source / drain diffusion region 13 is formed on the oxide film 12 by self-alignment. Immediately below the gate electrode 11 of the semiconductor substrate 10,
A P-type channel ion implantation layer 14 is formed.
Then, immediately below both ends of the gate electrode 11, a source
An N-type pocket ion implantation region 15 is formed adjacent to the drain region 13.

【0003】埋込チャネル領域14は、半導体基板表面
から例えば、0.15μm程度の浅いP−型の拡散領域
であり、ゲート電極の仕事関数を下げることで、MOS
FETのスレッショルド電圧(VTH)を調整するため
に設けられている。
The buried channel region 14 is a shallow P− type diffusion region of, for example, about 0.15 μm from the surface of the semiconductor substrate.
It is provided to adjust the threshold voltage (VTH) of the FET.

【0004】ポケットイオン注入領域15は、 チャネル長が狭くなるとソース・ドレイン間でパンチ
スルーを生じ耐圧が低下するという、いわゆる短チャネ
ル効果という問題があるので、ゲート電極端部の直下近
傍にN型の拡散領域を設けることで、このような短チャ
ネル効果を防止できる。 基板バイアスの変動によりMOSFETのスレッショ
ルド電圧(VTH)が変わるという基板バイアス効果を
抑えることができる。 P+型ソース・ドレイン領域とN型の半導体基板との
間の接合容量を小さくできる。 等の目的のために設けられたものである。
The pocket ion implanted region 15 has a problem of a so-called short channel effect in which the channel length becomes narrow, punch-through occurs between the source and the drain, and the breakdown voltage is reduced. By providing such a diffusion region, such a short channel effect can be prevented. The substrate bias effect that the threshold voltage (VTH) of the MOSFET changes due to the fluctuation of the substrate bias can be suppressed. The junction capacitance between the P + type source / drain region and the N type semiconductor substrate can be reduced. It is provided for the purpose such as.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、ポケッ
トイオン注入領域15を形成すると、この領域は比較的
不純物濃度の高いN型領域であるため、半導体基板表面
において、P型の埋込チャネル領域14のポケットイオ
ン注入領域と重なる部分の濃度が更に低下し、P−−型
の領域14aが形成される。その結果、チャネル長によ
ってチャネルの平均不純物濃度が異なり、MOSFET
のスレッショルド電圧(VTH)が低下し、リーク電流
が増大するという問題がある。
However, when the pocket ion-implanted region 15 is formed, this region is an N-type region having a relatively high impurity concentration, so that the P-type buried channel region 14 is formed on the surface of the semiconductor substrate. The concentration of the portion overlapping the pocket ion implantation region is further reduced, and a P-type region 14a is formed. As a result, the average impurity concentration of the channel differs depending on the channel length, and the MOSFET
, The threshold voltage (VTH) decreases, and the leakage current increases.

【0006】図6は、チャネル長に対するスレッショル
ド電圧(VTH)の変化の様子を示すものである。図示
するように、例えば0.6μmプロセスでは、チャネル
長0.65μmのMOSFETのスレッショルド電圧が
0.8V程度であるのに対して、チャネル長20μmの
MOSFETのスレッショルド電圧は0.55V程度で
あり、スレッショルド電圧は約68%程度にまで減少す
る。
FIG. 6 shows how threshold voltage (VTH) changes with channel length. As shown in the drawing, for example, in a 0.6 μm process, the threshold voltage of a MOSFET having a channel length of 0.65 μm is about 0.8 V, whereas the threshold voltage of a MOSFET having a channel length of 20 μm is about 0.55 V. The threshold voltage decreases to about 68%.

【0007】本発明は上述した事情に鑑みて為されたも
ので、MOSFETのポケットイオン注入による短チャ
ネル効果の抑制等の効果を維持しつつ、且つチャネル長
の異なる各種のMOSFETが混在しても、それらの間
でスレッショルド電圧(VTH)を略一定に保つことが
できる半導体装置の製造方法を提供することを目的とす
る。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned circumstances, and maintains various effects such as suppression of a short channel effect due to pocket ion implantation of a MOSFET, and can mix various MOSFETs having different channel lengths. It is another object of the present invention to provide a method of manufacturing a semiconductor device which can keep a threshold voltage (VTH) substantially constant between them.

【0008】[0008]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、P型の埋込チャネル領域にゲート電極をマス
クとしてその近傍にN型不純物をイオン注入して、ポケ
ットイオン注入領域を形成するPチャネルMOSFET
の製造方法において、前記N型不純物のイオン注入領域
と同一領域にP型不純物を低加速度エネルギーでイオン
注入し、前記ポケットイオン注入領域の表面における濃
度分布を補償して、前記P型の埋込チャネル領域の不純
物濃度に近付ける工程を含むことを特徴とする。
According to the method of manufacturing a semiconductor device of the present invention, a pocket ion-implanted region is formed by ion-implanting an N-type impurity in the vicinity of a P-type buried channel region using a gate electrode as a mask. P-channel MOSFET
In the manufacturing method, the P-type impurity is ion-implanted at a low acceleration energy into the same region as the N-type impurity ion-implanted region, and the concentration distribution on the surface of the pocket ion-implanted region is compensated. A step of approaching the impurity concentration of the channel region.

【0009】上記本発明によれば、ポケットイオン注入
領域と同一領域にP型不純物を浅く拡散させるので、ポ
ケットイオン注入領域の表面におけるP−−型の濃度分
布を補償して、本来のP−型の埋込チャネル濃度に近付
けることができる。この結果、チャネルの平均不純物濃
度をその全面にわたって均一に保つことができるので、
長チャネルトランジスタ等のスレッショルド電圧を、短
チャネルトランジスタのスレッショルド電圧とほぼ等し
くすることができる。これによりチャネル長に依存した
スレッショルド電圧の変動を防止することができ、各種
チャネル長のMOSFETが混在するLSI等におい
て、チャネル長の長短にかかわらず、そのスレッショル
ド電圧(VTH)のバラツキを抑えることが可能とな
る。
According to the present invention, the P-type impurity is diffused shallowly into the same region as the pocket ion-implanted region. Buried channel concentration of the mold. As a result, the average impurity concentration of the channel can be kept uniform over the entire surface.
The threshold voltage of a long channel transistor or the like can be made substantially equal to the threshold voltage of a short channel transistor. This makes it possible to prevent the threshold voltage from fluctuating depending on the channel length, and to suppress variations in the threshold voltage (VTH) of an LSI or the like in which MOSFETs of various channel lengths are mixed, regardless of the length of the channel length. It becomes possible.

【0010】[0010]

【発明の実施の形態】本発明の一実施形態について、図
1乃至図4を参照して説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described with reference to FIGS.

【0011】以下に、本発明の一実施形態のPチャネル
MOSFETの製造工程について説明する。まず、N型
の半導体基板10の表面にP−型の埋込チャネル領域1
4を形成し、半導体基板上にゲート酸化膜となる薄い絶
縁膜20を形成し、ゲート電極11を形成する。ここで
ゲート電極11は、従来の技術と同様に、ポリシリコン
層11a、タングステンシリサイド層11b、酸化膜層
11cとから構成されている。
Hereinafter, a manufacturing process of a P-channel MOSFET according to an embodiment of the present invention will be described. First, a P- type buried channel region 1 is formed on the surface of an N type semiconductor substrate 10.
4 is formed, a thin insulating film 20 serving as a gate oxide film is formed on the semiconductor substrate, and a gate electrode 11 is formed. Here, the gate electrode 11 includes a polysilicon layer 11a, a tungsten silicide layer 11b, and an oxide film layer 11c as in the conventional technique.

【0012】ゲート電極の形成後、レジスト膜20を全
面に塗布してレジスト膜の開口部20aをホトリソグラ
フィにより形成する。そして、レジスト膜22とゲート
電極11とをマスクとして、イオン注入により、ポケッ
トイオン注入領域15を形成する。このイオン注入は、
例えば加速電圧100keV、ドーズ量6x1012/
cm2により、N型不純物であるリンを打ち込むことで行
われる。N型不純物は、ゲート電極11により自己整合
的にその周囲に注入され、アニーリングにより、不純物
拡散領域15が形成される。この段階を図1に示す。
After the formation of the gate electrode, a resist film 20 is applied on the entire surface, and an opening 20a of the resist film is formed by photolithography. Then, using the resist film 22 and the gate electrode 11 as a mask, the pocket ion implantation region 15 is formed by ion implantation. This ion implantation
For example, an acceleration voltage of 100 keV and a dose of 6 × 10 12 /
This is performed by implanting phosphorus, which is an N-type impurity, using cm 2. N-type impurities are implanted around the gate electrode 11 in a self-aligned manner, and an impurity diffusion region 15 is formed by annealing. This stage is shown in FIG.

【0013】次に、同じレジスト膜の開口20aとゲー
ト電極11とをマスクとして、即ち、ポケットイオン注
入と同じマスクを用いて、P型不純物(ボロン)を低加
速エネルギーで同一領域に注入する。これは例えば、加
速電圧40keV、ドーズ量1x1011/cm2より行
なう。そして、アニーリングによりN型のポケットイオ
ン注入領域に対して、濃度が高いP型の不純物拡散領域
14bが形成される。これによりN型のポケットイオン
注入領域の表面部分がP−型に変換される。
Next, using the opening 20a of the same resist film and the gate electrode 11 as a mask, that is, using the same mask as the pocket ion implantation, a P-type impurity (boron) is implanted into the same region at a low acceleration energy. This is performed, for example, at an acceleration voltage of 40 keV and a dose of 1 × 10 11 / cm 2. Then, a P-type impurity diffusion region 14b having a high concentration is formed in the N-type pocket ion implantation region by annealing. As a result, the surface portion of the N-type pocket ion implantation region is converted to P-type.

【0014】次に、図3に示すようにゲート電極11の
両側面に酸化膜12を形成し、自己整合によりイオン注
入でソース・ドレイン領域を形成する。これはP型の不
純物であるボロンを、例えば、加速電圧60keV、ド
ーズ量3x1015/cm2の条件でイオン注入すること
により行う。そして、アニーリングにより、P+型のソ
ース・ドレイン拡散領域13が形成される。このイオン
注入領域は、N型のポケットイオン注入領域よりも高濃
度であるので、図示するようにゲート電極直下のポケッ
トイオン注入領域15a及びP−型の埋込チャネル領域
14を除いて、P+型のソース・ドレイン領域13が形
成される。
Next, as shown in FIG. 3, oxide films 12 are formed on both side surfaces of the gate electrode 11, and source / drain regions are formed by ion implantation by self-alignment. This is performed by ion-implanting boron, which is a P-type impurity, under the conditions of, for example, an acceleration voltage of 60 keV and a dose of 3 × 10 15 / cm 2. Then, P + type source / drain diffusion regions 13 are formed by annealing. Since this ion-implanted region has a higher concentration than the N-type pocket ion-implanted region, as shown in the figure, except for the pocket ion-implanted region 15a immediately below the gate electrode and the P- type buried channel region 14, the P + type is implanted. Is formed.

【0015】図4は、図3に示す構造のPチャネルMO
SFETのチャネル長に対するスレッショルド電圧(V
TH)の関係を示す。図示するようにチャネル長が0.
6μm程度の短チャネルのMOSFETと、チャネル長
が20μm程度の長チャネルのMOSFETとで、スレ
ッショルド電圧(VTH)がほぼ同一となる。従って、
CMOS−LSI又はPMOS−LSIにおいて、多種
類のチャネル長を有するPチャネルMOSFETが混在
している場合にも、これらのスレッショルド電圧(VT
H)を均一な値に形成することができる。
FIG. 4 shows a P-channel MO having the structure shown in FIG.
The threshold voltage (V
TH). As shown in FIG.
The threshold voltage (VTH) of a short-channel MOSFET of about 6 μm and a long-channel MOSFET of about 20 μm are almost the same. Therefore,
Even when P-channel MOSFETs having various types of channel lengths are mixed in a CMOS-LSI or a PMOS-LSI, these threshold voltages (VT
H) can be formed to a uniform value.

【0016】[0016]

【発明の効果】以上に説明したように、本発明はポケッ
トイオン注入領域に、同一のマスクパターンを用いて反
対導電型の不純物を低加速エネルギーで注入すること
で、その表面における濃度分布を補償して、P−型の拡
散層を形成するようにしたものである。これにより、ソ
ース・ドレイン領域の端部におけるチャネル領域の濃度
を、ポケットイオン注入領域の影響を受けない、本来の
P−型の埋込チャネル領域の濃度に近づけることができ
る。従って、ゲート電極直下のチャネル長においてP−
−型の領域が無くなるので、スレッショルド電圧のチャ
ネル長による依存性をなくすことができる。
As described above, according to the present invention, the impurity distribution of the opposite conductivity type is implanted into the pocket ion implantation region at a low acceleration energy using the same mask pattern, thereby compensating the concentration distribution on the surface. Thus, a P- type diffusion layer is formed. Thus, the concentration of the channel region at the end of the source / drain region can be made close to the concentration of the original P- type buried channel region which is not affected by the pocket ion implantation region. Therefore, P- at the channel length immediately below the gate electrode
Since the negative type region is eliminated, the dependency of the threshold voltage on the channel length can be eliminated.

【0017】一方で、ゲート電極の両端部直下にはN型
のポケットイオン注入領域が存在するので、短チャネル
効果、基板バイアス効果の抑制等の効果が得られる。従
って、種々のチャネル長のMOSFETが混在するLS
I等において、短チャネル効果、基板バイアス効果等を
抑制しつつ、各MOSFETにおけるスレッショルド電
圧を均一なものとすることができ、これにより特性の向
上、歩留まりの向上等が図れる。
On the other hand, since the N-type pocket ion implantation region exists immediately below both ends of the gate electrode, effects such as suppression of a short channel effect and a substrate bias effect can be obtained. Therefore, LS in which MOSFETs of various channel lengths coexist
In I and the like, the threshold voltage of each MOSFET can be made uniform while suppressing the short channel effect, the substrate bias effect, and the like, whereby the characteristics and the yield can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の一実施形態のPMOSFETの製造
工程を示す第1の断面図である。
FIG. 1 is a first sectional view showing a manufacturing process of a PMOSFET according to an embodiment of the present invention.

【図2】 本発明の一実施形態のPMOSFETの製造
工程を示す第2の断面図である。
FIG. 2 is a second cross-sectional view illustrating a manufacturing step of the PMOSFET according to the embodiment of the present invention;

【図3】 本発明の一実施形態のPMOSFETの製造
工程を示す第3の断面図である。
FIG. 3 is a third sectional view showing a manufacturing process of the PMOSFET according to the embodiment of the present invention;

【図4】 本発明の一実施形態の製造方法によるチャネ
ル長とスレッショルド電圧との関係を示す説明図であ
る。
FIG. 4 is an explanatory diagram showing a relationship between a channel length and a threshold voltage according to a manufacturing method of one embodiment of the present invention.

【図5】 従来の一実施形態のPMOSFETを示す断
面図である。
FIG. 5 is a cross-sectional view illustrating a PMOSFET according to a conventional embodiment.

【図6】 従来の製造方法によるチャネル長とスレッシ
ョルド電圧との関係を示す説明図である。
FIG. 6 is an explanatory diagram showing a relationship between a channel length and a threshold voltage according to a conventional manufacturing method.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 P型の埋込チャネル領域にゲート電極を
マスクとしてその近傍にN型不純物をイオン注入して、
ポケットイオン注入領域を形成するPチャネルMOSF
ETの製造方法において、 前記N型不純物のイオン注入領域と同一領域にP型不純
物を低加速度エネルギーでイオン注入し、前記ポケット
イオン注入領域の表面における濃度分布を補償して、前
記P型の埋込チャネル領域の不純物濃度に近付ける工程
を含むことを特徴とする半導体装置の製造方法。
An N-type impurity is ion-implanted in the vicinity of a P-type buried channel region using a gate electrode as a mask,
P-channel MOSF forming pocket ion implantation region
In the method for manufacturing an ET, a P-type impurity is ion-implanted at a low acceleration energy into the same region as the ion-implanted region of the N-type impurity to compensate for a concentration distribution on the surface of the pocket ion-implanted region, and And a step of approaching the impurity concentration of the embedded channel region.
JP10468597A 1997-04-22 1997-04-22 Fabrication of semiconductor device Pending JPH10303411A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10468597A JPH10303411A (en) 1997-04-22 1997-04-22 Fabrication of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10468597A JPH10303411A (en) 1997-04-22 1997-04-22 Fabrication of semiconductor device

Publications (1)

Publication Number Publication Date
JPH10303411A true JPH10303411A (en) 1998-11-13

Family

ID=14387334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10468597A Pending JPH10303411A (en) 1997-04-22 1997-04-22 Fabrication of semiconductor device

Country Status (1)

Country Link
JP (1) JPH10303411A (en)

Similar Documents

Publication Publication Date Title
US5548143A (en) Metal oxide semiconductor transistor and a method for manufacturing the same
US6100143A (en) Method of making a depleted poly-silicon edged MOSFET structure
US5719424A (en) Graded LDD implant process for sub-half-micron MOS devices
US4737471A (en) Method for fabricating an insulated-gate FET having a narrow channel width
KR100459872B1 (en) Buried channel transistor having trench gate and Method of manufacturing the same
US6228725B1 (en) Semiconductor devices with pocket implant and counter doping
US6031268A (en) Complementary semiconductor device and method for producing the same
US20150194428A1 (en) Method of manufacturing semiconductor device with offset sidewall structure
US6258645B1 (en) Halo structure for CMOS transistors and method of manufacturing the same
US7838401B2 (en) Semiconductor device and manufacturing method thereof
JPH098297A (en) Semiconductor device, manufacture thereof and field-effect transistor
JP4260905B2 (en) Method for manufacturing an integrated circuit
US6780730B2 (en) Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
US20080283922A1 (en) Semiconductor device and manufacturing method thereof
US5557129A (en) Semiconductor MOSFET device having a shallow nitrogen implanted channel region
US20040041170A1 (en) Low dose super deep source/drain implant
US6051459A (en) Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate
JP3075225B2 (en) Method for manufacturing semiconductor device
JP2790050B2 (en) Method for manufacturing semiconductor device
US6544853B1 (en) Reduction of negative bias temperature instability using fluorine implantation
US6380036B1 (en) Semiconductor device and method of manufacturing the same
US6043533A (en) Method of integrating Ldd implantation for CMOS device fabrication
US6803282B2 (en) Methods for fabricating low CHC degradation mosfet transistors
JPH10303411A (en) Fabrication of semiconductor device
US6617218B2 (en) Manufacturing method for semiconductor device