JPH10275099A - データ処理システムにおけるパフォーマンス監視 - Google Patents

Abstract

(57)【要約】 【課題】 システム・パフォーマンスの分析の改善に対
応することである。 【解決手段】 プロセッサまたはパフォーマンス・モニ
タを含む他の装置の内部だけでなく、データ処理システ
ム全体の内部で行われる動作についてパフォーマンス分
析を行えるように、データ処理システム全体にパフォー
マンス監視機能を拡張する。したがって、データ処理シ
ステム内の様々な装置およびプロセッサ内の様々なパフ
ォーマンス・モニタ間でパフォーマンス・モニタ関連信
号を通信するための備えが用意されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にデータ処理
システムに関し、具体的にはデータ処理システムにおけ
るパフォーマンス監視に関する。

【０００２】

【従来の技術】プロセッサを使用する典型的なコンピュ
ータ・システムでは、システム開発者はより効率のよい
システム設計のために実行ソフトウェアを最適化する必
要がある。一般に、システム効率を決定するために、プ
ログラムからメモリへのアクセス・パターンやシステム
のメモリ階層とのやりとりの研究が行われている。メモ
リ階層の挙動を理解すると、タスクをスケジューリング
するかまたは区分すると同時にシステムを最適化するた
めにデータを分配し構築するアルゴリズムの開発に役に
立つ。

【０００３】システム内のソフトウェアの使い方を最適
化する場合、パフォーマンス監視を使用することが多
い。一般にパフォーマンス・モニタは、特定の時点での
マシンの状態を決定することによりシステムのデバッグ
および分析を支援するよう指定の特性を監視するために
プロセッサに取り入れられた機能であると見なされてい
る。パフォーマンス・モニタは、プロセッサの命令実行
および記憶制御の使用状況に関する情報を生成する場合
が多い。たとえば、パフォーマンス・モニタを使用する
と、処理システム内の事象間に経過した時間の量に関す
る情報が得られる。通常得られる情報によって、システ
ム設計者は、所与のシステムのパフォーマンスを強化し
たり、新しいシステムの設計の改良点を開発する方向に
導かれる。

【０００４】先行技術のパフォーマンス監視の手法では
外部テスト機器の使用を含む。残念ながら、この手法は
完全に満足のいくものではない。テスト機器は外部プロ
セッサ・インタフェースに取り付けることができるが、
このような機器はプロセッサの内部動作の特性を判定す
ることができない。また、外部プロセッサ・インタフェ
ースに取り付けられたテスト機器は、プロセッサ内で実
行される命令を区別することができない。プロセッサの
内部構成要素を調べるように設計されたテスト機器は、
通常、非常に高価であると考えられている。というの
は、プロセッサ内でパイプライン、命令事前取出し、デ
ータ・バッファ、複数レベルのメモリ階層を使用する複
雑なプロセッサ・システムでは、多くのバスおよび調査
点を監視する際に困難を伴うからである。パフォーマン
ス・データを提供するための一般的な手法は、ソフトウ
ェアを変更または計装することである。しかし、この手
法は、実行経路にかなり影響を及ぼし、得られる結果を
無効にする恐れがある。その結果、ソフトウェアでアク
セス可能なカウンタがプロセッサに取り入れられてい
る。しかし、多くのソフトウェアでアクセス可能なカウ
ンタは、それが提供する情報の細分性が制限されてい
る。

【０００５】さらに、従来のパフォーマンス・モニタ
は、通常、割込みが通知されるまでマシン状態データを
捕捉することができないので、プロセッサによって割込
みに対応できるようになったときに存在する所与のマシ
ン条件の方向に結果が偏る可能性がある。また、割込み
ハンドラは、通常通り、一度に複数の命令が進行中の場
合に処理システム内の一部の命令実行を取り消すことが
できる。さらに、処理システム内には多くの相互依存関
係が存在するので、意味のあるデータとプロファイルを
得るためには、すべてのシステム要素間で同時に処理シ
ステムの状態を入手しなければならない。したがって、
サンプル率の制御によって処理システムが適切な状態を
捕捉できるようになるので、この制御は重要なものであ
る。また、監視中のサンプルに対して前のサンプルが及
ぼす影響はごくわずかであり、パフォーマンス・モニタ
がプロセッサのパフォーマンスに影響しないことを保証
できることも重要である。したがって、潜在的な改良分
野を効率よく非侵略的に識別するような、処理システム
のパフォーマンスを効果的に監視するためのシステムお
よび方法の必要性が存在する。より効果的なパフォーマ
ンス監視システムは上記の相互参照出願に開示されてい
る。

【０００６】プロセッサの計装化は、現在では一般的に
なっている。しかし、プロセッサにとって既知の情報を
提供しても完全なシステム分析に対応できない。（プロ
セッサだけではなく）システム全体のパフォーマンスを
分析するためには、システム構成要素に関する情報を提
供することが重要である。システム構成要素とプロセッ
サとの間で情報を提供するための典型的な手法は、ピン
に変換される信号を介する方法である。この場合、ピン
の数が増えれば増えるほど、プロセッサのコストが増大
する。このため、個々の構成要素がカウント情報をプロ
セッサに提供するよう要求することは通常、禁止されて
おり、プロセッサはそのプロセッサを動作させているア
プリケーション（複数も可）に情報を提供することがで
きる。

【０００７】

【発明が解決しようとする課題】低コストで構築したも
のを含む、広範囲のシステムに関するシステム・パフォ
ーマンスの分析を改善するために、システム構成要素に
関する情報を制御し捕捉するための費用効果の高い手段
を提供する。

【０００８】

【課題を解決するための手段】本発明は、プロセッサ
と、プロセッサに結合された周辺装置とを含み、周辺装
置のうちの１つまたは複数がパフォーマンス監視機能を
備えているデータ処理システムを提供することにより、
上記の必要性に対処するものである。さらに、互いに通
信するために様々なデータ処理システム装置内にパフォ
ーマンス・モニタの機能を設け、具体的にはプロセッサ
上（またはプログラム可能回路内）に常駐するパフォー
マンス・モニタを設ける。その結果、プロセッサの境界
を越えてデータ処理システム全体までシステム・パフォ
ーマンスの分析を拡張することができる。その結果、デ
ータ処理システムの設計者は、データ処理システムの様
々な動作局面を分析するために、装置内の様々なパフォ
ーマンス・モニタで実現すべき様々な分析を生み出すこ
とができる。

【０００９】本発明の代替実施例では、プロセッサと様
々な周辺装置との間で送信される信号をマスクすること
ができる。

【００１０】本発明の他の代替実施例では、システム内
の様々なパフォーマンス・モニタをプログラミングする
ために共通アーキテクチャを使用する。

【００１１】上記の説明では、以下に示す本発明の詳細
な説明をより十分に理解できるようにするために、本発
明の特徴および技術上の利点についてかなり大まかに概
要を示している。本発明の請求の範囲の主題を形成する
本発明の他の特徴および利点について、以下に説明す
る。

【００１２】

【発明の実施の形態】以下の説明では、本発明を徹底的
に理解するために、具体的なワードまたはバイト長など
の具体的な詳細例を数多く示す。しかし、このような具
体的な詳細例がなくても本発明を実施できることは、当
業者には明らかであろう。他の例では、不必要なほど詳
細に示して本発明を不明確にしないようにするため、周
知の回路をブロック図形式で示している。ほとんどの場
合、本発明を完全に理解するためにこのような詳細例が
不要であり、当業者の技能の範囲内である限り、タイミ
ング上の考慮事項などに関する詳細は省略されている。

【００１３】次に添付図面を参照するが、図示の諸要素
は必ずしも一定の縮尺で示されておらず、複数の図面を
通して同一または同様の要素は同一の参照番号で示され
ている。

【００１４】図１は、一実施例により情報を処理するた
めのプロセッサ１０システムのブロック図である。プロ
セッサ１０は、ＩＢＭから販売されているＰｏｗｅｒＰ
Ｃ^TMプロセッサなどの単一集積回路スーパースカラ・マ
イクロプロセッサである。したがって、以下に詳述する
ように、プロセッサ１０は様々なユニット、レジスタ、
バッファ、メモリ、その他のセクションを含むが、その
いずれも集積回路で形成されている。プロセッサ１０は
縮小命令セット・コンピューティング（「ＲＩＳＣ」）
技法により動作する。図１に示すように、システム・バ
ス１１はプロセッサ１０のバス・インタフェース・ユニ
ット（「ＢＩＵ」）１２に接続されている。ＢＩＵ１２
は、プロセッサ１０とシステム・バス１１との間の情報
の転送を制御する。

【００１５】ＢＩＵ１２は、プロセッサ１０の命令キャ
ッシュ１４およびデータ・キャッシュ１６に接続されて
いる。命令キャッシュ１４はシーケンサ・ユニット１８
に命令を出力する。命令キャッシュ１４からのこのよう
な命令に応答して、シーケンサ・ユニット１８はプロセ
ッサ１０の他の実行回路に選択的に命令を出力する。

【００１６】ディスパッチ・ユニット４６、フェッチ・
ユニット４７、完了ユニット４８という実行ユニットを
含むシーケンサ・ユニット１８に加え、プロセッサ１０
の実行回路は、複数の実行ユニット、すなわち、分岐ユ
ニット２０、固定小数点ユニットＡ（「ＦＸＵＡ」）２
２、固定小数点ユニットＢ（「ＦＸＵＢ」）２４、複合
固定小数点ユニット（「ＣＦＸＵ」）２６、ロード／ス
トア・ユニット（「ＬＳＵ」）２８、浮動小数点ユニッ
ト（「ＦＰＵ」）３０を含む。ＦＸＵＡ２２、ＦＸＵＢ
２４、ＣＦＸＵ２６、ＬＳＵ２８は、汎用アーキテクチ
ャ・レジスタ（「ＧＰＲ」）３２と固定小数点リネーム
・バッファ３４からそれぞれのソース・オペランド情報
を入力する。しかも、ＦＸＵＡ２２とＦＸＵＢ２４は、
キャリー・ビット（「ＣＡ」）レジスタ４２から「キャ
リー・ビット」を入力する。

【００１７】ＦＸＵＡ２２、ＦＸＵＢ２４、ＣＦＸＵ２
６、ＬＳＵ２８は、固定小数点リネーム・バッファ３４
内の指定の項目に格納するためにそれぞれの演算の結果
（宛先オペランド情報）を出力する。また、ＣＦＸＵ２
６は、専用レジスタ（「ＳＰＲ」）４０との間でソース
・オペランド情報と宛先オペランド情報の入出力も行
う。

【００１８】ＦＰＵ３０は、浮動小数点アーキテクチャ
・レジスタ（「ＦＰＲ」）３６と浮動小数点リネーム・
バッファ３８からそのソース・オペランド情報を入力す
る。また、ＦＰＵ３０は、浮動小数点リネーム・バッフ
ァ３８内の指定の項目に格納するためにその演算の結果
（宛先オペランド情報）を出力する。

【００１９】ロード命令に応答して、ＬＳＵ２８は、デ
ータ・キャッシュ１６から情報を入力し、このような情
報をリネーム・バッファ３４および３８のうちの指定の
バッファにコピーする。このような情報がデータ・キャ
ッシュ１６に格納されていない場合、データ・キャッシ
ュ１６はシステム・バス１１に接続されたシステム・メ
モリ３９から（ＢＩＵ１２およびシステム・バス１１を
介して）このような情報を入力する。さらに、データ・
キャッシュ１６は、システム・バス１１に接続されたシ
ステム・メモリ３９にデータ・キャッシュ１６からの情
報を（ＢＩＵ１２およびシステム・バス１１を介して）
出力することができる。ストア命令に応答して、ＬＳＵ
２８は、ＧＰＲ３２およびＦＰＲ３６のうちの指定のレ
ジスタから情報を入力し、このような情報をデータ・キ
ャッシュ１６にコピーする。

【００２０】シーケンサ・ユニット１８は、ＧＰＲ３２
およびＦＰＲ３６との間で情報の入出力を行う。分岐ユ
ニット２０は、シーケンサ・ユニット１８から、プロセ
ッサ１０の現在の状態を示す信号と命令を入力する。こ
のような命令および信号に応答して、分岐ユニット２０
は、プロセッサ１０による実行のために一連の命令を格
納する適当なメモリ・アドレスを示す信号を（シーケン
サ・ユニット１８に）出力する。分岐ユニット２０から
のこのような信号に応答して、シーケンサ・ユニット１
８は、命令キャッシュ１４からの指示された一連の命令
を入力する。一連の命令のうちの１つまたは複数が命令
キャッシュ１４に格納されていない場合、命令キャッシ
ュ１４は、システム・バス１１に接続されたシステム・
メモリ３９から（ＢＩＵ１２およびシステム・バス１１
を介して）このような命令を入力する。

【００２１】命令キャッシュ１４から入力した命令に応
答して、シーケンサ・ユニット１８は、ディスパッチ・
ユニット４６を介して実行ユニット２０、２２、２４、
２６、２８、３０のうちの指定のユニットに命令を選択
的にディスパッチする。各実行ユニットは、特定のクラ
スの命令のうちの１つまたは複数の命令を実行する。た
とえば、ＦＸＵＡ２２とＦＸＵＢ２４は、加算、減算、
ＡＮＤ、ＯＲ、ＸＯＲなど、ソース・オペランドに対し
て第１のクラスの固定小数点数学演算を実行する。ＣＦ
ＸＵ２６は、固定小数点乗算および除算など、ソース・
オペランドに対して第２のクラスの固定小数点演算を実
行する。ＦＰＵ３０は、浮動小数点乗算および除算な
ど、ソース・オペランドに対して浮動小数点演算を実行
する。

【００２２】リネーム・バッファ３４のうちの指定のバ
ッファに情報が格納されるので、このような情報は、指
定のリネーム・バッファが割り振られた命令が指定する
記憶位置（たとえば、ＧＰＲ３２またはＣＡレジスタ４
２のうちの１つ）に関連付けられる。リネーム・バッフ
ァ３４のうちの指定のバッファに格納された情報は、シ
ーケンサ・ユニット１８からの信号に応答して、その関
連ＧＰＲ３２（またはＣＡレジスタ４２）にコピーされ
る。シーケンサ・ユニット１８は、完了ユニット４８を
介して情報を生成した命令の「完了」に応答して、リネ
ーム・バッファ３４のうちの指定のバッファに格納され
た情報のこのようなコピーを指示する。このようなコピ
ーは「ライトバック」という。

【００２３】リネーム・バッファ３８のうちの指定のバ
ッファに情報が格納されるので、このような情報はＦＰ
Ｒ３６の１つに関連付けられる。リネーム・バッファ３
８のうちの指定のバッファに格納された情報は、シーケ
ンサ・ユニット１８からの信号に応答して、その関連Ｆ
ＰＲ３６にコピーされる。シーケンサ・ユニット１８
は、情報を生成した命令の「完了」に応答して、リネー
ム・バッファ３８のうちの指定のバッファに格納された
情報のこのようなコピーを指示する。

【００２４】プロセッサ１０は、実行ユニット２０、２
２、２４、２６、２８、３０のうちの様々なユニットで
同時に複数の命令を処理することにより、ハイ・パフォ
ーマンスを達成する。したがって、各命令は一連の段階
として処理され、各段階は他の命令の各種ステージと並
行して実行可能である。このような技法は「スーパース
カラ・パイプライン処理」という。１つの命令は、通
常、６つの段階、すなわち、フェッチ、デコード、ディ
スパッチ、実行、完了、ライトバックとして処理され
る。

【００２５】フェッチ段階では、シーケンサ・ユニット
１８（フェッチ・ユニット４７）は、分岐ユニット２０
およびシーケンサ・ユニット１８に関連して上記の説明
で詳述した一連の命令を格納する１つまたは複数のメモ
リ・アドレスから１つまたは複数の命令を（命令キャッ
シュ１４から）選択的に入力する。

【００２６】デコード段階では、シーケンサ・ユニット
１８は、最高４つのフェッチ命令をデコードする。

【００２７】ディスパッチ段階では、シーケンサ・ユニ
ット１８は、ディスパッチ・ユニット４６により各ディ
スパッチ済み命令の結果（宛先オペランド情報）のため
にリネーム・バッファ項目を予約した後、（デコード段
階でのデコードに応答して）実行ユニット２０、２２、
２４、２６、２８、３０のうちの指定のユニットに最高
４つのデコード済み命令を選択的にディスパッチする。
ディスパッチ段階では、ディスパッチ済み命令のための
指定の実行ユニットにオペランド情報が供給される。プ
ロセッサ１０はそのプログラム済み順序の通りに命令を
ディスパッチする。

【００２８】実行段階では、実行ユニットがそれぞれの
ディスパッチ済み命令を実行し、上記の説明で詳述した
ようにリネーム・バッファ３４およびリネーム・バッフ
ァ３８の指定の項目に格納するためにそれぞれの演算の
結果（宛先オペランド情報）を出力する。このため、プ
ロセッサ１０は、そのプログラム済み順序に対して順不
同に命令を実行することができる。

【００２９】完了段階では、シーケンサ・ユニット１８
は命令が「完了」したことを示す。プロセッサ１０はそ
のプログラム済み順序の通りに命令を「完了」する。

【００３０】ライトバック段階では、シーケンサ１８
は、リネーム・バッファ３４および３８からＧＰＲ３２
およびＦＰＲ３６への情報のコピーをそれぞれ指示す
る。シーケンサ・ユニット１８は、指定のリネーム・バ
ッファに格納された情報のこのようなコピーを指示す
る。同様に、特定の命令のライトバック段階でプロセッ
サ１０は、その特定の命令に応答してそのアーキテクチ
ャ上の状態を更新する。プロセッサ１０は、そのプログ
ラム済み順序の通りにそれぞれの命令の「ライトバッ
ク」段階を処理する。また、プロセッサ１０は、指定の
状況で任意の命令の完了段階とライトバック段階を統合
するので有利である。

【００３１】各命令が命令処理の各段階を完了するのに
１マシン・サイクルを要することが望ましいが、多くの
実施態様では、複数サイクルを必要とする命令がいくつ
かある（たとえば、ＣＦＸＵ２６が実行する複合固定小
数点命令）。したがって、前の命令の完了に必要な時間
の変動に応答して、特定の命令の実行段階と完了段階と
の間に可変遅延が発生する可能性がある。

【００３２】図２は、シーケンサ・ユニット１８のブロ
ック図である。上記の説明で詳述したように、フェッチ
段階でシーケンサ・ユニット１８は、命令キャッシュ１
４から最高４つの命令を選択的に入力し、このような命
令を命令バッファ７０に格納する。デコード段階でデコ
ード論理回路７２は、命令バッファ７０からの最高４つ
のフェッチ命令を入力してデコードする。ディスパッチ
段階でディスパッチ論理回路７４は、（デコード段階で
のデコードに応答して）実行ユニット２０、２２、２
４、２６、２８、３０のうちの指定のユニットに最高４
つのデコード済み命令を選択的にディスパッチする。

【００３３】図３は、シーケンサ・ユニット１８のリオ
ーダ・バッファ７６の概念図である。図３に示すよう
に、リオーダ・バッファ７６は、それぞれバッファ番号
０〜１５というラベルが付いた１６個の項目を有する。
各項目には５つの基本フィールド、すなわち、「命令タ
イプ」フィールドと、「ＧＰＲ宛先数」フィールドと、
「ＦＰＲ宛先数」フィールドと、「終了」フィールド
と、「例外」フィールドがある。

【００３４】図２も参照すると、ディスパッチ論理回路
７４は実行ユニットに命令をディスパッチするので、シ
ーケンサ・ユニット１８はディスパッチ済み命令をリオ
ーダ・バッファ７６内の関連項目に割り当てる。シーケ
ンサ・ユニット１８は、項目０を割り当て、次に項目１
〜１５を順に割り当て、もう一度項目０を割り当てるよ
うに、先入れ先出し方式かつ循環方式でリオーダ・バッ
ファ７６内の項目を割り当てる（または「関連付け
る」）。ディスパッチ済み命令はリオーダ・バッファ７
６内の関連項目に割り当てられるので、ディスパッチ論
理回路７４は、リオーダ・バッファ７６内の関連項目の
様々なフィールドおよびサブフィールドに格納するため
にディスパッチ済み命令に関する情報を出力する。

【００３５】たとえば、図３の項目１でリオーダ・バッ
ファ７６は、その命令がＦＸＵＡ２２にディスパッチさ
れることを示している。さらに項目１は、ディスパッチ
済み命令が１つのＧＰＲ宛先レジスタを有し（「ＧＰＲ
宛先数」＝１になる）、０個のＦＰＲ宛先レジスタを有
し（「ＦＰＲ宛先数」＝０になる）、まだ終了されず
（「終了」＝０になる）、まだ例外を引き起こしていな
い（「例外」＝０になる）ことを示している。

【００３６】実行ユニットがディスパッチ済み命令を実
行すると、その実行ユニットはリオーダ・バッファ７６
内のその命令の関連項目を変更する。より具体的には、
ディスパッチ済み命令の実行終了に応答して、実行ユニ
ットはその項目の「終了」フィールドを変更する（「終
了」＝１になる）。実行ユニットがディスパッチ済み命
令の実行中に例外を検出した場合、実行ユニットはその
項目の「例外」フィールドを変更する（「例外」＝１に
なる）。

【００３７】図３は、割振りポインタ７３と完了ポイン
タ７５を示している。プロセッサ１０は、リオーダ・バ
ッファ７６に対する読み書きを制御するためにこのよう
なポインタを管理する。

【００３８】プロセッサ１０は、リオーダ・バッファ項
目が特定の命令に割り振られた（または「関連付けられ
た」）かどうかを示すために割振りポインタ７３を管理
する。図３に示すように、割振りポインタ７３はリオー
ダ・バッファ項目３を指し示し、それにより、リオーダ
・バッファ項目３が命令の割振りに使用可能な次のリオ
ーダ・バッファ項目であることを示している。

【００３９】また、プロセッサ１０は、（特定の命令に
事前に割り振られたリオーダ・バッファ項目について）
特定の命令が以下の条件を満足するかどうかを示すため
に完了ポインタ７５を管理する。 条件１−実行ユニット（その命令のディスパッチ先）が
その命令の実行を終了する。 条件２−その命令のいずれかの処理段階に関連して、例
外は一切検出されていない。 条件３−事前にディスパッチした命令が条件１と条件２
を満足する。

【００４０】図３に示すように、完了ポインタ７５がリ
オーダ・バッファ項目１を指し示し、それにより、リオ
ーダ・バッファ項目１が条件１、２、３を満足できる次
のリオーダ・バッファ項目であることを示している。し
たがって、「有効」リオーダ・バッファ項目は、完了バ
ッファ７５が指し示すリオーダ・バッファ項目と、その
後続リオーダ・バッファ項目のうち割振りポインタ７３
が指し示すリオーダ・バッファ項目より前にあるもので
あると定義することができる。

【００４１】もう一度図２を参照すると、リオーダ・バ
ッファ７６の項目は、シーケンサ・ユニット１８の完了
論理回路８０および例外論理回路８２によって読み取ら
れる。リオーダ・バッファ７６の「例外」フィールドに
応答して、例外論理回路８２はディスパッチ済み命令の
実行中に検出した例外を処理する。リオーダ・バッファ
７６の「終了」フィールドおよび「例外」フィールドに
応答して、完了論理回路８０はそれぞれのプログラム済
み順序の通りに命令の「完了」を示す。完了論理回路８
０は、それが以下の条件を満足する場合に命令の「完
了」を示す。 条件１−実行ユニット（その命令のディスパッチ先）が
その命令の実行を終了する（リオーダ・バッファ７６内
のその命令の関連項目の「終了」＝１になる）。 条件２−その命令のいずれかの処理段階に関連して、例
外は一切検出されていない（リオーダ・バッファ７６内
のその命令の関連項目の「例外」＝０になる）。 条件３−事前にディスパッチした命令が条件１と条件２
を満足する。

【００４２】リオーダ・バッファ７６内の情報に応答し
て、ディスパッチ論理回路７４はディスパッチすべき適
当な数の追加命令を決定する。

【００４３】図４および図７を参照すると、パフォーマ
ンス・モニタ（ＰＭ）５０はプロセッサ１０の１つの機
構である。パフォーマンス・モニタ５０は、Ｐｏｗｅｒ
ＰＣの命令実行および記憶制御の使用状況に関して相当
な細分性を備えた詳細情報を提供するためのソフトウェ
アでアクセス可能なメカニズムである。一般に、パフォ
ーマンス・モニタ５０は、プロセッサ／記憶域関連事象
をカウントするために使用する、インプリメンテーショ
ン次第で数が決まる（たとえば、１〜８）カウンタ５
１、たとえば、ＰＭＣ１〜ＰＭＣ８を含む。さらに、パ
フォーマンス・モニタ５０には、それぞれのＭＭＣＲが
通常、いくつかのカウンタを制御するようにカウンタＰ
ＭＣｎの機能を確立するためのモニタ・モード制御レジ
スタ（ＭＭＣＲｎ）が含まれている。レジスタＭＭＣＲ
ｎは、通常、プロセッサ１０、たとえば、ＰｏｗｅｒＰ
Ｃ上に物理的に常駐する専用レジスタである。このよう
な専用レジスタは、ｍｆｓｐｒ（専用レジスタからの移
動）命令とｍｔｓｐｒ（専用レジスタへの移動）命令に
より読み書きのためにアクセス可能であり、書込み動作
は特権状態または監視プログラム状態で許可されるが、
読取りは問題プログラム状態で許可される。というの
は、専用レジスタを読み取ってもレジスタの内容が変化
しないからである。他の環境であれば、このようなレジ
スタは入出力空間のアドレスなどの他の手段によってア
クセス可能である。

【００４４】ＭＭＣＲｎレジスタは、記録／カウントす
べき事象／信号選択に対応するビット・フィールドに区
分される。許容される事象の組合せを選択すると、すべ
てのカウンタが同時に動作する。

【００４５】ＭＭＣＲｎレジスタは、カウンタ使用可能
コントロール、カウンタ負割込みコントロール、カウン
タ事象選択、カウンタ・フリーズ・コントロールなどの
コントロールを含み、インプリメンテーション次第で数
が決まる事象がカウント用として選択可能である。特定
のプロセッサおよびバス・アーキテクチャまたは所期の
アプリケーションに対応するために使用するカウンタお
よびレジスタを増減できるので、本発明の精神および範
囲を逸脱せずに、使用するＭＭＣＲｎおよびＰＭＣｎ用
の専用レジスタの数を変えることができる。

【００４６】パフォーマンス・モニタ５０は、マシン状
態を保管するための精密な時点を指定するカウンタを含
む時間基準機構５２とともに設けられている。時間基準
機構５２は、通常はシステム・バス・クロックに基づく
周波数を備えたクロックを含み、同期時間基準を提供す
るために複数のプロセッサ１０を含むスーパースカラ・
プロセッサ・システムの必須機構である。時間基準クロ
ック周波数は、システム・バス・クロックまたはシステ
ム・バス・クロックの一部、たとえば、１／４の周波数
で提供される。

【００４７】時間基準機構５２に含まれる６４ビット・
カウンタ内の所定のビットは、監視したビット・フリッ
プ間の時間の増分を制御できるように、監視用として選
択される。時間基準機構５２を同期化すると、マルチプ
ロセッサ・システム内のすべてのプロセッサが同時に動
作を開始することができる。このような同期化を実行す
るための方法の例は、本発明の譲受人に譲渡された「Pe
rformance Monitoringin a Multiprocessor System Wit
h Interrupt Masking」という名称の関連米国特許出願
第０８／６７５４２７号に記載されている。

【００４８】さらに、時間基準機構５２は、マルチプロ
セッサ・システムの各プロセッサ上で同時に発生する事
象を追跡する方法を提供する。時間基準機構５２はすべ
てのプロセッサを同期化するための単純な方法を提供す
るので、マルチプロセッサ・システムのすべてのプロセ
ッサは、同期方式で指定の単純なシステム規模の事象を
検出し、それに反応する。ビットがフリップするかまた
はカウントした数の事象が発生したときに割込みを通知
するように、複数のプロセッサ間で１つの条件を同時に
カウントするために、任意のビットまたはビット・グル
ープのうちの指定のビットの変換を使用することができ
る。

【００４９】動作時に、所定のビットがフリップする
と、時間基準機構５２からＰＭ５０に通知信号が送られ
る。次にＰＭ５０は、マシン状態値を専用レジスタに保
管する。他のシナリオでは、ＰＭ５０は、負カウンタ
（ビット・ゼロ・オン）条件によって通知された「パフ
ォーマンス・モニタ」割込みを使用する。プロセッサの
１つが割込み処理を使用禁止にした場合、オペランドと
アドレス・データを含む状態情報を提示するという行為
が遅延することもある。

【００５０】割込み条件を通知したときに割込みマスク
によるデータの損失が一切発生しないように保証するた
め、プロセッサは、有効命令と、実行中の「１つ」の命
令のオペランド（ある場合）アドレスを捕捉し、割込み
解決論理回路５７に割込みを提示するが、この論理回路
は様々な割込み処理ルーチン７１、７７、７９を使用す
る。このようなアドレスは、保管データ・アドレス（Ｓ
ＤＡＲ）および保管命令アドレス（ＳＩＡＲ）というレ
ジスタに保管され、このレジスタはシステム規模の通知
時にこのような目的のために指定される。様々な実行ユ
ニットの状態も保管される。割込みを通知する時点の様
々な実行ユニットのこのような状態は、保管状態レジス
タ（ＳＳＲ）に入れて供給される。このＳＳＲは、内部
レジスタであるか、またはソフトウェアでアクセス可能
なＳＰＲにすることができる。したがって、実際に割込
みを処理するときに、このようなレジスタの内容は、通
知時点にプロセッサ内で現在実行中の現行命令に関する
情報を提供する。

【００５１】「サンプル・データ」を記録すべきである
ことを示すためにＰＭ５０が時間基準５２から通知を受
け取ると、割込み信号が分岐処理ユニット２０に出力さ
れる。同時に、サンプル・データ（マシン状態データ）
は、入出力空間内のアドレスまたはレジスタとして適切
に提供されるＳＩＡＲ、ＳＤＡＲ、ＳＳＲを含むＳＰＲ
４０に入る。ＭＭＣＲｎで定義したように選択したビッ
ト変換に応じて割込み通知を示すために、フラグを使用
することもできる。当然のことながら、時間基準機構５
２および指定のビットの実際のインプリメンテーション
は、システムおよびプロセッサ・インプリメンテーショ
ンの機能の１つである。

【００５２】図５に示すブロック図は、パフォーマンス
監視を含むスーパースカラ・プロセッサ・システム動作
の本発明による全体的なプロセス・フローを示してい
る。このプロセスは、スーパースカラ・プロセッサ・シ
ステム内で命令を処理することにより、ブロック６１か
ら始まる。スーパースカラ・プロセッサ・システム動作
中に、モニタ・モード制御レジスタによってパフォーマ
ンス・モニタ・カウンタを構成することによりブロック
６３で指定の方法でパフォーマンス監視を実施し、ブロ
ック６５でパフォーマンス監視データを収集する。

【００５３】パフォーマンス・モニタ・カウントの値を
調整することにより、すなわち、１つの事象が所定の回
数発生することによって例外が通知されるようにカウン
タの値を十分高い値に設定することにより、システム・
パフォーマンスのプロファイルを入手することができ
る。さらに、この開示の場合、おそらく処理中の選択可
能な時点でパフォーマンス監視割込みが発生する。以下
に詳述するように、所定数の事象を適切に使用して、停
止時点を選択する。たとえば、２つの命令の完了後にカ
ウンタが負になるようにすることにより、２つの命令後
に終了するようにカウントをプログラミングすることが
できる。さらに、この開示の場合、監視が行われる期間
は分かっている。したがって、収集したデータは、監視
が行われる分数、時間数、日数などによるコンテキスト
を有する。

【００５４】以下に説明するように、指定のパフォーマ
ンス監視としては、事象間の関係を再構築すること、偽
トリガを識別すること、ボトルネックを識別すること、
停止を監視すること、アイドルを監視すること、ディス
パッチ・ユニットの動作効率を判定すること、分岐ユニ
ットの動作の有効性を判定すること、位置合せ不良のデ
ータ・アクセスのパフォーマンス上の不利益を判定する
こと、逐次化命令の実行頻度を識別すること、禁止され
た命令を識別すること、効率を識別するためにLittleの
法則を適用することを含む。

【００５５】ブロック６７で指定のパフォーマンス監視
ルーチンを完了し、収集したデータを分析して、システ
ム強化の潜在的な分野を識別する。ソフトウェアまたは
ハードウェアのうち、パフォーマンスを改良可能な特定
の分野を識別するために、収集したデータを使用して、
ヒストグラムなどのプロファイル・メカニズムを構築す
ることができる。さらに、時間に敏感な事象、たとえ
ば、停止数、アイドル数などを監視する場合、データが
サンプリング期間などによるコンテキストを有するよう
に、既知の経過サイクル数の間、カウント数データを収
集する。ただし、いずれもＩＢＭから入手可能な「aixt
race」またはグラフィック・パフォーマンス視覚化ツー
ル「ｐｖ」などのツールを使用して、収集したデータの
分析を容易にすることができることに留意されたい。

【００５６】図６には、２つのＰＭＣカウンタ、たとえ
ば、ＰＭＣ１とＰＭＣ２の動作を制御するのに適したＭ
ＭＣＲ０の構成の表現例を示す。この例に示すように、
ＭＭＣＲ０は複数のビット・フィールドに区分される
が、その設定によってカウントすべき事象が選択され、
パフォーマンス・モニタ割込みが使用可能になり、カウ
ントが使用可能になる条件が指定され、しきい値（Ｘ）
が設定される。

【００５７】しきい値（Ｘ）は可変であると同時にソフ
トウェアで選択可能なものであり、その目的は、減少す
るしきい値を上回るアクセスのカウントを累積すること
により、設計者がより明確な競合ピクチャを獲得するよ
うに、所与のデータの特徴付けを可能にすることであ
る。データ命令が完了する前に減分器がゼロに達する
と、しきい値（Ｘ）を上回ると見なされる。これに対し
て、減分器がゼロに達する前にデータ命令が完了した場
合、しきい値を上回るとは見なされない。当然のことな
がら、実行中のデータ命令に応じて、「完了」の意味は
異なる。たとえば、ロード命令の場合、「完了」とはそ
の命令に関連するデータを受け取ったことを示し、「ス
トア」命令の場合、「完了」とはデータが正常に書き込
まれたことを示す。ユーザ可読カウンタ、たとえば、Ｐ
ＭＣ１は、しきい値を上回るたびに適切に増分する。

【００５８】ユーザは、パフォーマンス・モニタ割込み
の通知前に、しきい値を上回る回数を判定することがで
きる。たとえば、ユーザは、指定のしきい値を上回る１
００番目のデータ・ミスの際にカウンタが割込みを発生
するように初期値を設定することができる。適切な値を
使用すれば、ＰＭ機構は直ちにシステム・パフォーマン
ス問題を識別する際に使用するのに適したものになる。

【００５９】図６を参照すると、この例が示すように、
ＭＭＣＲ０のビット０〜４とビット１８は、カウントが
使用可能になるシナリオを決定するものである。例とし
て、ビット０はカウント・フリーズ・ビット（ＦＣ）で
ある。論理レベルがハイである場合（ＦＣ＝１）、ＰＭ
Ｃｎカウンタ内の値はハードウェア事象によって変更さ
れない、すなわち、カウントがフリーズされる。ビット
０の論理レベルがローである場合（ＦＣ＝０）、ＰＭＣ
ｎの値は選択したハードウェア事象によって変更するこ
とができる。ビット１〜４は、カウントがフリーズされ
る他の具体的な条件を示す。

【００６０】たとえば、ビット１は監視プログラム状態
中カウント・フリーズ（ＦＣＳ）ビットであり、ビット
２は問題プログラム状態中カウント・フリーズ（ＦＣ
Ｐ）ビットであり、ビット３はＰＭ＝１中カウント・フ
リーズ（ＦＣＰＭ１）ビットであり、ビット４はＰＭ＝
０中カウント・フリーズ（ＦＣＰＭ０）ビットである。
ＰＭは、マシン状態レジスタ（ＭＳＲ）（図１のＳＰＲ
４０）のパフォーマンス・モニタ・マーク付きビットで
あるビット２９を表す。ビット１とビット２の場合、Ｍ
ＳＲのＰＲ（特権）ビットの論理レベルによって、監視
プログラム状態または問題プログラム状態が示される。
これらのビットによるカウントをフリーズするための状
態は次の通りである。すなわち、ビット１の場合はＦＣ
Ｓ＝１およびＰＲ＝０、ビット２の場合はＦＣＰ＝１お
よびＰＲ＝１、ビット３の場合はＦＣＰＭ１＝１および
ＰＭ＝１、ビット４の場合はＦＣＰＭ０＝１およびＰＭ
＝０である。また、これらのビットによるカウントを可
能にするための状態は、ビット１の場合はＦＣＳ＝１お
よびＰＲ＝１、ビット２の場合はＦＣＰ＝１およびＰＲ
＝０、ビット３の場合はＦＣＰＭ１＝１およびＰＭ＝
０、ビット４の場合はＦＣＰＭ０＝１およびＰＭ＝１で
ある。

【００６１】ビット５、ビット１６、ビット１７は、Ｐ
ＭＣｎによってトリガされる割込み信号を制御するため
に使用する。ビット６〜９は、時間または事象ベースの
変換を制御するために使用する。しきい値（Ｘ）はビッ
ト１０〜１５によって不定に設定される。ビット１８
は、ｎ＞１の場合にＰＭＣｎについてカウントを使用可
能にするかどうかを制御するものであり、ローの場合は
カウントが使用可能になるが、ハイの場合はＰＭＣ１の
ビット０がハイになるかまたはパフォーマンス監視例外
が通知されるまでカウントが使用禁止になる。ビット１
９〜２５は、ＰＭＣ１のための事象選択、すなわち、カ
ウントすべき信号の選択に使用する。

【００６２】図７は、本発明の実施例によるＭＭＣＲ１
の構成を示している。ビット０〜４はＰＭＣ３用の事象
選択を適切に制御し、ビット５〜９はＰＭＣ４用の事象
選択を制御する。同様に、ビット１０〜１４はＰＭＣ５
用の事象選択を制御し、ビット１５〜１９はＰＭＣ６用
の事象選択を制御し、ビット２０〜２４はＰＭＣ７用の
事象選択を制御し、ビット２５〜２８はＰＭＣ８用の事
象選択を制御する。

【００６３】カウンタ選択フィールド、たとえば、ＭＭ
ＣＲ０のビット１９〜２５およびビット２６〜３１と、
ＭＭＣＲ１のビット０〜２８は、特定のインプリメンテ
ーションが提供する全領域の選択可能な事象を指定する
ために必要な数のビットを有することが好ましい。

【００６４】パフォーマンス分析用のデータを捕捉する
には、少なくとも１つのカウンタが必要である。カウン
タを増やすと、より高速かつより正確な分析に対応でき
る。そのシナリオが厳密に反復可能である場合、他の項
目を選択して同じシナリオを実行することができる。そ
のシナリオが厳密に反復可能ではない場合、統計データ
を収集するために、同じ項目を何回も選択して同じシナ
リオを実行することができる。シナリオの開始からの時
間は、複数の時間間隔を使用して他のサンプルおよび他
の事象と相関させることができるように、システム時間
サービスにより得られるものと想定する。

【００６５】「A Method and System for Performance
Monitoring Time Lengths of Instruction Execution i
n a Processing System」という名称の米国特許出願第
０８／５３７４１７号では、有効アドレスによる事象順
序の選択と区別、実行中のプロセッサ事象の順序を監視
することによるパフォーマンス監視、ボトルネックと停
止を識別するためのパフォーマンス監視、プロセッサ・
システムに対するメモリ・アクセスの影響のパフォーマ
ンス監視、ディスパッチ・ユニットの不足のパフォーマ
ンス監視、アイドルのパフォーマンス監視、位置合せ不
良のメモリ・アクセスのパフォーマンス監視、逐次化命
令のパフォーマンス監視、分岐ユニットの動作効率のパ
フォーマンス監視、使用禁止割込みの時間長のパフォー
マンス監視、命令実行の時間長のパフォーマンス監視に
ついてさらに論じている。パフォーマンス監視の詳細に
ついては、Performance Monitor, PowerPC 604 RISC Mi
croprocessor User's Manual（pp.９−１〜９−１１、
ＩＢＭ、１９９４年）の第９章を参照されたい。この参
考文献には、図６および図７に示すレジスタなどのＭＭ
ＣＲｎレジスタ内に格納するためのコード点を示す複数
のテーブルが記載されているが、これはどの事象をどの
ように監視するかを様々なカウンタＰＭＣｎに通知する
ものである。

【００６６】次に図８を参照すると、同図には本発明を
実施するための実施例が示されている。図８は、複数の
ＭＭＣＲｎレジスタ５１と、ＳＩＡＲおよびＳＤＡＲレ
ジスタ４０と、ＰＭＣ１・・・ＰＭＣｎ（カウンタ１・
・・Ｎとして明記）とを有するパフォーマンス・モニタ
５０を示しているが、それぞれの関連加算器とカウンタ
制御論理回路には、ＭＭＣＲｎレジスタの様々なビット
によって制御されるマルチプレクサ７２・・・７３から
供給される。マルチプレクサ７２・・・７３は、限界器
７１、時間基準回路５２、その他の事象から事象を受け
取るが、これらはマイクロプロセッサ内の様々な実行ユ
ニットおよび他のユニットから発生した信号である。パ
フォーマンス・モニタ５０の様々な回路要素のいずれに
ついても本明細書および上記の関連特許出願で述べられ
ているので、このような要素の動作についてはこれ以上
詳述しない。

【００６７】次に図９を参照すると、同図には本発明の
複数の実施例が示されている。データ処理システム８０
が示されているが、これはバス８０１または他の何らか
の周知の手段によって結合することができる。複数のシ
ステム８０が同一である場合もあれば、互いに異なる場
合もあり、これについては当業者であれば分かるはずで
ある。ただし、本発明は１つのシステム８０のみで実施
可能であり、特に示した場合を除き、以下の説明では図
示のシステム８０を１つだけ参照することに留意された
い。

【００６８】ＣＰＵ１０は、それとともに実現されたパ
フォーマンス・モニタ５０を有し、図１に示すプロセッ
サと同様のものにすることができる。また、ＣＰＵ１０
は１つまたは複数のキャッシュ８０６を付随する場合も
ある。さらに、ＣＰＵ１０は、バス８１０を介して直接
メモリ・アクセス（ＤＭＡ）コントローラ８０３に、バ
ス８１２を介してメモリ・コントローラ８０４に、バス
８１３を介してブリッジ回路８０５に結合することがで
きる。バス８５０はＤＭＡコントローラ８０３とメモリ
・コントローラ８０４との間で信号を伝達することがで
きる。バス８５１はＤＭＡコントローラ８０３とブリッ
ジ回路８０５との間で信号を伝達することができる。さ
らに、バス８５２はメモリ・コントローラ８０４とブリ
ッジ回路８０５との間で信号を伝達することができる。

【００６９】ＤＭＡコントローラ８０３、メモリ・コン
トローラ８０４、ブリッジ回路８０５のうちの１つまた
は複数は、パフォーマンス・モニタ５０を含むことがで
きる。ただし、このような装置のそれぞれに含まれるパ
フォーマンス・モニタ５０は、ＣＰＵ１０または他の装
置の１つの内部で特別に実現されたものとは異なる場合
もあることに留意されたい。パフォーマンス・モニタ５
０は、図８に示すものと同様に実現することができる。

【００７０】システム８０はプログラム可能回路８０２
も含むことができ、この回路はパフォーマンス監視機能
５０も含む。プログラム可能回路８０２はバス８０７に
よってＣＰＵ１０に結合される。プログラム可能回路８
０２は、バス８０９を介してＤＭＡコントローラ８０３
に、バス８０８を介してメモリ・コントローラ８０４
に、バス８１１を介してブリッジ回路８０５に結合され
る。プログラム可能回路８０２内に囲まれたパフォーマ
ンス・モニタ５０を使用して何らかのタイプのパフォー
マンス監視分析を実行するために、ＣＰＵ１０とともに
またはＣＰＵ１０の代わりにプログラム可能回路８０２
を使用することもできる。たとえば、プログラム可能回
路８０２を使用すると、バス８５０〜８５２によって渡
される信号を監視できるはずである。したがって、以下
の説明は、ＣＰＵ１０またはプログラム可能回路８０２
の内部あるいは何らかのタイプの両者の組合せによるパ
フォーマンス監視機能の実施に適用される。

【００７１】ＤＭＡコントローラ８０３、メモリ・コン
トローラ８０４、ブリッジ回路８０５は、このような装
置のうちの１つまたは複数のみの対話、相互間の対話、
またはＣＰＵ１０との対話についてパフォーマンス分析
を行えるようにパフォーマンス・モニタ５０を実現でき
るデータ処理システム内の他のモジュールの例として示
されている。当然のことながら、ここに示していない他
のモジュールでも同様にパフォーマンス・モニタ５０を
実現できることは、当業者には分かるだろう。

【００７２】本発明の利点の１つは、ＣＰＵ１０の内部
だけでなく、システム８０全体（または、バス８０１に
よりパフォーマンス監視信号を転送することにより、複
数のシステム８０）の内部の動作についてパフォーマン
ス分析を行えるように、関連出願で述べられているパフ
ォーマンス監視機能をシステム規模の拡張できることで
ある。以下の説明では、システム８０または複数のシス
テム８０の内部でこのようなパフォーマンス監視機能を
実現する方法について説明する。本明細書では、本発明
を使用して実行可能な様々な分析のすべてについて詳述
するわけではない。システム８０内の複数の装置の内部
にパフォーマンス・モニタが存在するということを利用
する、いかなるタイプの分析も本発明で実施可能である
ことに留意するだけで十分である。

【００７３】本発明はシステム８０内の各装置上の１つ
または複数のピンに結合されたバス８０８〜８１３によ
る信号の転送に対応するものであるが、この信号はカウ
ントを制御し、装置がオーバーフローしたかまたはしそ
うなカウンタを有することをＣＰＵ１０またはプログラ
ム可能回路８０２に通知するために使用することができ
る。

【００７４】第１の信号はＣＰＵ１０からの出力にする
ことができる。この信号は、パフォーマンス・モニタ５
０がカウントするときにハイで出力され、パフォーマン
ス・モニタ５０がカウントしないときにローで出力され
る。複数のプロセッサ１０が存在するシステムでは、い
ずれかのプロセッサがカウントする場合に信号がハイに
なるように、これらの信号についてまとめてＯＲを取る
ことができる。すべてのプロセッサがカウントしない場
合のみ、このような信号はローで送信される。第１の信
号の実施態様については図１１の流れ図で詳しく示す
が、トリガ信号はプロセッサのパフォーマンス・モニタ
５０から周辺装置のパフォーマンス・モニタに送られ
る。この第１の信号である信号１については、以下に詳
述する。

【００７５】第２の信号はプロセッサ１０（またはプロ
グラム可能回路８０２）への入力にすることができる。
この信号は、周辺装置内のカウンタがカウントしている
ことをプロセッサ１０に通知するようにトリガとして機
能することもできる。この第２の信号である信号２につ
いては、以下に詳述し、図１３に詳しく示す。

【００７６】第３の信号はプロセッサ１０（またはプロ
グラム可能回路８０２）への入力にすることができる。
この信号は、外部装置から出力され、カウンタが負にな
るかまたは折り返すなど、その装置に対する何らかのタ
イプのアテンションが必要であることを示すためにハイ
に設定される。取るべき適切なアクションをソフトウェ
アが決定する場合、このアテンションはパフォーマンス
・モニタ割込みの要求に変換することができる。いずれ
かの装置がアテンションを必要とする場合に信号がハイ
になり、いずれの装置もアテンションを必要としない場
合のみ信号がローになるように、外部装置からの信号に
ついてまとめてＯＲを取ることができる。複数のプロセ
ッサが存在するシステムでは、アテンションを必要とす
る装置の決定と割込みの処理を担当する単一プロセッサ
に入力を経路指定することが妥当な実施態様である。上
記の第３の信号については図１２の流れ図に詳しく示す
が、周辺装置のパフォーマンス・モニタ５０の１つから
プロセッサのパフォーマンス・モニタに割込み信号を送
ることができる。この第３の信号である信号３について
は、以下に詳述する。

【００７７】プロセッサ１０またはプログラム可能回路
８０２への入力信号は信号／ピンによって実現すること
ができるが、この信号はカウント可能な事象である。こ
の信号の信号発生を検出すると直ちに割込みを通知する
ように、パフォーマンス・モニタ５０をプログラミング
することができる。

【００７８】次に図１０を参照すると、本発明の他の代
替実施例では、プロセッサ１０（またはプログラム可能
回路８０２）との間で転送される信号はマスク可能にす
ることができ、その信号はマスク・ビットがアサートさ
れた場合のみ使用する。たとえば、周辺装置から受け取
ったプロセッサ１０への割込み信号が処理されたかどう
かは、図１２に示す実施態様に従い、状況によって決ま
る。一例として、受信側プロセッサ１０は、その現行カ
ウントまたは命令フローを邪魔しないように割込みを処
理する必要がない可能性もある。その結果、指定の装置
内で発生する指定の状況のみに依存するように、マスク
・ビットを使用して所与の手順を調整し定義することが
できる。

【００７９】それぞれのオフプロセッサ装置は、そのパ
フォーマンス・モニタ内のカウントを制御するための独
自の方法を備えている可能性がある。また、カウントす
べき事象を選択するレジスタＭＭＣＲｎなどの独自の制
御レジスタも備えている可能性がある（図８を参照）。
電源オン・リセット条件を使用すると、すべての外部装
置は使用禁止になっている条件を選択することができ、
ソフトウェアを使用してカウントを開始するはずであ
る。

【００８０】前述のように、ＰｏｗｅｒＰＣプロセッサ
のパフォーマンス・モニタ・サポートのための基本アー
キテクチャ（図８を参照）は、可変数の制御レジスタＭ
ＭＣＲ０、ＭＭＣＲ１、・・・ＭＭＣＲｊを有する。同
様に、ＰｏｗｅｒＰＣプロセッサのパフォーマンス・モ
ニタ・サポートのためのアーキテクチャは、可変数のカ
ウンタＰＭＣ１、ＰＭＣ２、ＰＭＣ３、・・・ＰＭＣｎ
を有する。ＭＭＣＲｊは制御フラグと選択フィールドを
有する。ＭＭＣＲｊとＰＭＣｎのプロセッサ・インプリ
メンテーションは専用レジスタＳＰＲによるものであ
る。

【００８１】前述のように、これと同じ手法は、ブリッ
ジ・チップ８０５、メモリ・コントローラ８０４、キャ
ッシュ・コントローラなどの非プロセッサ・システム構
成要素によってサポートすることができる。ただし、Ｓ
ＰＲを使用する代わりに、特定のアドレス位置を使用し
て同じサポートを提供することができる。

【００８２】システム構成要素（８０２〜８０５）は、
制御レジスタＭＭＣＲｊおよびカウンタＰＭＣｎ用とし
て、プロセッサ１０と同じ基本制御ビットおよびアクセ
ス・ビットと３２ビット・ワード定義をサポートできる
はずである。また、その特定のインプリメンテーション
に適用可能なビットを使用するはずである。システム８
０または複数のシステム８０内のすべてのパフォーマン
ス・モニタについてこのように同様のアーキテクチャを
使用すると、ユーザによるパフォーマンス・モニタのプ
ログラミング用の様々なレジスタのすべてをプログラミ
ングするための時間が短縮される。これは、多くのシス
テム８０または少なくとも多くのプロセッサ１０を有す
る大規模並列マシンの場合に特に貴重なものになる可能
性がある。

【００８３】その結果、すべてのパフォーマンス・モニ
タ５０のプログラミングは、同様のビット・フィールド
または同様に順序付けられたアドレスをプログラミング
することによって達成することができる。

【００８４】たとえば、ＭＭＣＲ０のＦＣビットは、パ
フォーマンスの計装化をサポートするすべてのシステム
構成要素（８０２〜８０５）について実現できるはずで
ある。

【００８５】オフプロセッサ・システム構成要素（８０
２〜８０５）は、ＭＭＣＲ０のビット５およびビット６
を以下のようにサポートできるはずである。 ビット５ パフォーマンス・モニタ例外使用可能
（ＰＭＸＥ） ビット＝０ パフォーマンス・モニタ例外が使用禁止に
なる。 ビット＝１ パフォーマンス・モニタ例外が発生するま
でパフォーマンス・モニタ例外が使用可能になり、発生
した時点でＭＭＣＲ０［ＰＭＸＥ］が０に設定される。

【００８６】例外は、通常、信号またはピンによってシ
ステム構成要素（８０２〜８０５）からプロセッサ１０
に通知されるはずである。

【００８７】パフォーマンス・モニタ割込みを防止する
ために、ソフトウェアでこのビットを０に設定すること
ができる。

【００８８】ソフトウェアでこのビットを１に設定し、
そのビットをポーリングして、使用可能になっている条
件または事象が発生したかどうかを判定することができ
る。これは、パフォーマンス・モニタ割込みを行わない
インプリメンテーションについて特に有用である。 ビット６ 使用可能になっている条件または事象時
にカウンタをフリーズする（ＦＣＥＣＥ） ビット＝０ ＰＭＣが増分される（他のＭＭＣＲビット
によって許可されている場合）。 ビット＝１ ＭＭＣＲ０［ＴＲＩＧＧＥＲ］＝０のとき
に使用可能になっている条件または事象が発生するまで
ＰＭＣが増分され（他のＭＭＣＲビットによって許可さ
れている場合）、発生した時点でＭＭＣＲ０［ＦＣ］が
１に設定される。

【００８９】ＭＭＣＲ０［ＴＲＩＧＧＥＲ］＝１のとき
に使用可能になっている条件または事象が発生した場
合、ＦＣＥＣＥビットはそれが０である場合と同じよう
に扱われる。

【００９０】あるいは、制御レジスタおよびカウンタに
関するシステム構成要素（すなわち、オフプロセッサ装
置８０２〜８０５）のサポートは、Ｔ＝０の入出力空間
内のシステム固有のアドレス位置、すなわち、キャッシ
ュ禁止入出力空間内のアドレス可能メモリ位置によって
行われるはずである。様々なタイプおよびバージョンの
システム構成要素について特定のアドレスを選択するこ
とを推奨する。また、レジスタの変位を変更することが
できる構成メカニズムを開発することを推奨する。パフ
ォーマンス監視（ＰＭ）アプリケーション・プログラミ
ング・インタフェース（ＡＰＩ）は汎用要求を制御レジ
スタとカウンタからなるパック・アレイに変換するの
で、推奨する手法は、ＭＭＣＲｎおよびＰＭＣｎの位置
を順序付け、連続メモリ空間内に入れる方法である。Ｍ
ＭＣＲｎおよびカウンタは３２ビット・ワードであると
定義されているので、これらを３２ビット・ワードとし
てアドレス空間にパックすることが妥当であると思われ
る。また、６４ビット・ワードを反映する変位をサポー
トすることも妥当なことである。このタイプのサポート
は、ＰＭ ＡＰＩのテーブル・サポート定義の一部であ
るはずである。この実施態様では、制御レジスタおよび
カウンタに対する読み書きは、構成要素固有のテーブル
の一部であるアドレスから変位したところで行われるは
ずである。

【００９１】上記のように、この開示では「アドオン」
機構を容易にする方法を定義しているが、その方法は、
信号分析に関する情報のリアルタイム制御と捕捉に対応
し、システム・パフォーマンス分析の改善を可能にする
ものである。個々のシステムに付加可能な「アドオン機
構」を有することの主な利点は、販売されたすべてのシ
ステムについてコストが発生するわけではないことであ
る。具体的には、バス上またはいずれかの構成要素の外
部で得られる信号は、「アドオン」機構によって捕捉す
ることができ、必ずしもその構成要素自体に組み込まれ
るわけではない。

【００９２】「アドオン」機構の形式は、システムの必
要性に応じて調整することができる。ロー・エンド・シ
ステムの場合は、非常に単純なプログラム可能論理装置
（ＰＬＤ）または特定用途向けＩＣ（ＡＳＩＣ）が適切
である可能性がある（すなわち、プログラム可能回路８
０２による）。ハイ・エンド・システムの場合は、フル
カスタム・チップが適切だと思われる。この開示の以下
の説明では、システム８０に付加可能でプログラム可能
論理回路に対応する装置８０２を示すために、「ＰＬ
Ｄ」を使用する。このＰＬＤ８０２は、信号分析に関す
る情報のリアルタイム制御と捕捉に対応し、システム・
パフォーマンスの分析に使用することができる。

【００９３】その手法は、システム固有の監視要件に応
じて調整可能なＰＬＤ８０２を設計することである。Ｐ
ＬＤ８０２は、指定のバス信号を認識してカウントする
ように設計することができる。単純な設計でもプロセッ
サ１０のＰＭ５０の設計を反映させることができる。カ
ウントすべき信号の選択は、前述のように、Ｔ＝０の入
出力空間内の特定のアドレス位置での読み書きという関
連開示手法を使用する他のシステム構成要素の場合と同
じようにサポートすることができる。

【００９４】ＰＬＤ８０２自体は、プロセッサのパフォ
ーマンス・モニタ機構５０と同様に機能するように設計
することができる。

【００９５】一実施例で本発明は、カウントを制御する
信号（ピン）であって、たとえば、そのカウンタが負に
なるかまたは折り返したときに装置が何らかのアテンシ
ョンを必要とすることをプロセッサ１０に指示するため
に使用できる信号（ピン）に対応することができる。

【００９６】この提案は、プロセッサ部分と「システム
構成要素」部分とを有する。プロセッサ部分について
は、他の制御アドレス空間ＭＭＣＲ２で定義された２つ
の制御ビットが追加されるはずである。（オペレーティ
ング・システムのアクセスはＭＭＣＲ０およびＭＭＣＲ
１から別々のＳＰＲ番号により行われるはずであるが、
実際のインプリメンテーションでは、既存のＭＭＣＲｎ
のうちの１つにある２つの未使用ビットと同じ物理レジ
スタ空間を使用することができる。）この２つのビット
に加え、以下のように３つの新しい信号（ピン）が存在
する。

【００９７】信号サポート： −信号１：プロセッサ１０からの出力（図１１を参照） この信号はカウントが開始されたときにアサートされる
（極性非依存）。ＴＲＩＧＧＥＲビットが設定されてい
る場合、この信号はトリガ条件が発生する（ＰＭＣ１負
または使用可能になっている例外が発生する）までアサ
ートされない。 −信号２：プロセッサ１０への入力（非プロセッサ・シ
ステム構成要素（たとえば、８０２、８０３、８０４、
８０５）がこの信号を制御する。）（図１３を参照） いずれかの構成要素がこれをハイに設定して、現在カウ
ントしていることをプロセッサ１０に指示することがで
きる。この信号がハイになると、新しいＭＭＣＲ２ビッ
トの１つによって監視を開始することができる。以下の
ＭＭＣＲ２（ａ）を参照。 −信号３：プロセッサ１０への入力（非プロセッサ・シ
ステム構成要素がこの信号を制御する。）（図１２を参
照） いずれかの構成要素がこれをハイに設定して、ＰＭ割込
みを行うためのプロセスを必要としていることをプロセ
ッサ１０に指示することができる。プロセッサ１０は、
ＭＭＣＲ２（ｂ）（以下を参照）が設定されている場合
のみ、この信号を検査する。

【００９８】ただし、この信号はパルスである（スティ
ッキーではない）ことに留意されたい。周辺装置（８０
２〜８０５）は、ＰＭ割込みを行う必要があることをプ
ロセッサ１０に指示する。これは、通常、負になったカ
ウンタがあるときに発生するはずである。Ｌ２／Ｌ３キ
ャッシュ・コントローラなどのインライン装置は、ブリ
ッジ・チップ８０５およびプロセッサ１０との間で送信
される信号間の媒介物として動作することになる。これ
が必要になるのは、バス速度がおそらく互いに異なるか
らである。

【００９９】新しいＭＭＣＲ２ビット： −ビットａ： 信号２入力までのカウンタ・フリーズ
（ＦＣＩＳＩＧ） ビットａ＝０ ＰＭＣが増分される（他のＭＭＣＲビッ
トによって許可されている場合）。 ビットａ＝１ 入力信号（プロセッサ用の信号２）がハ
イになるまでＰＭＣが増分されない。信号２がハイにな
ると、以下のようになる。 − ＰＭＣが増分を再開する（他のＭＭＣＲビットによ
って許可されている場合）。 − ＭＭＣＲ１［ＦＣＩＳＩＧ］が０に設定される。 −ビットｂ： 信号３監視用のＰＭ条件検査（ＰＭＣ
ＳＩＧ３） このビットは、信号３がハイであるために信号３のハイ
条件を使用可能にするかどうかを制御する。 ビットｂ＝０ 信号３のハイ条件を使用禁止にする。 ビットｂ＝１ 信号３のハイ条件を使用可能にする。

【０１００】信号３のハイ条件は、ＰＭ例外を発生する
可能性のある条件のリストに追加される。

【０１０１】非プロセッサ・システム構成要素（８０２
〜８０５）の場合、ＰＭＸＥサポートは、その構成要素
が信号３をハイに設定するかどうかに変換される。新し
いＭＭＣＲ２ビットが定義されている場合、プロセッサ
１０から出力されるその入力信号を調べるためにビット
ａが解釈されるので、以下のように定義されるはずであ
る。 −ビットａ： 信号１入力までのカウンタ・フリーズ
（ＦＣＩＳＩＧ） ビットａ＝０ ＰＭＣが増分される（他のＭＭＣＲビッ
トによって許可されている場合）。 ビットａ＝１ システム構成要素用の信号１である入力
信号がハイになるまでＰＭＣが増分されない。信号１が
ハイになると、以下のようになる。 − ＰＭＣが増分を再開する（他のＭＭＣＲビットによ
って許可されている場合）。 −ビットｂ： 信号３監視用のＰＭ条件検査（ＰＭＣ
ＳＩＧ３） このビットは、信号３がハイであるために信号３のハイ
条件を使用可能にするかどうかを制御する。 ビットｂ＝０ 信号３のハイ条件を使用禁止にする。 ビットｂ＝１ 信号３のハイ条件を使用可能にする。

【０１０２】例外条件が処理されるまで、すべてのシス
テム８０構成要素とフリーズしたすべてのカウンタによ
って信号３を監視できることに留意されたい。

【０１０３】このアーキテクチャにより、いかなる装置
もカウント開始条件またはカウント停止条件を他の装置
に通知することができる。たとえば、インラインＬ２コ
ントローラは、その入力をすべての装置から取ることが
できる。これは、基本的にはトポロジ非依存アーキテク
チャである。

【０１０４】信号１の予定用途は、カウントをゲートす
ることである。プロセッサおよびシステム構成要素を適
切にプログラミングすることにより、カウントに対して
広範囲の制御が可能になる。たとえば、１次プロセッサ
が待機プロセスを実行しているときに指定の装置につい
てカウントを行わないようにすることができる。これ
は、ＭＳＲ（ＰＭＭ）ビットの用途の具体的な応用例で
ある。これと同じタイプのゲートは、特定の命令アドレ
スで実行が行われているときにのみカウントを開始する
など、他の機能で行うことができる。

【０１０５】信号２の予定用途は、介在割込みを必要と
せずに１つの構成要素からのカウントによって他の構成
要素でのカウントを開始させることである。

【０１０６】信号３の予定用途は、特定のシステム構成
要素で発生している所与の事象についてパフォーマンス
監視を分離することである。たとえば、入出力ブリッジ
ＡＳｔａｔ再試行、Ｌ２コントローラによるスヌープ要
求の受取り、使用中条件によるメモリ・コントローラか
らの再試行の発行など、所与のパフォーマンス事象発生
時に割込みを行い、分離することが望ましいと思われ
る。その場合、割込みハンドラは、その事象に関連する
情報をさらに供給するかまたはその事象の今後の発生を
防止するという意図で、その事象に関する情報をさらに
収集することができる。

【０１０７】この方式により、任意のプロセッサは、他
のプロセッサがセマフォアへのアクセスなどの所与の状
態に達した後でカウントを開始することができる。この
タイプのトリガを使用すると、監視した条件が検出され
た後ですべてのプロセッサに監視を開始させることがで
きるはずである。

【０１０８】本発明とその利点について詳細に説明して
きたが、特許請求の範囲に定義するように、本発明の精
神および範囲を逸脱せずに様々な変更、代用、代替が可
能であることを理解されたい。

【０１０９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１０】（１）第１のパフォーマンス・モニタを含
む第１のプロセッサと、第１のプロセッサに結合され、
第２のパフォーマンス・モニタを含む第１の装置と、第
１および第２のパフォーマンス・モニタ間で通信するた
めの回路とを含み、第１および第２のパフォーマンス・
モニタのそれぞれが、プロセッサおよび装置内の指定の
信号を受け取ってカウントするようにプログラム可能で
あることを特徴とする、データ処理システム。 （２）第１および第２のパフォーマンス・モニタのそれ
ぞれが、ソフトウェアでアクセス可能なレジスタ内のビ
ット・フィールドを使用してプログラム可能であること
を特徴とする、上記（１）に記載のデータ処理システ
ム。 （３）第１および第２のパフォーマンス・モニタが、対
応するレジスタ内の同様のビット・フィールドをプログ
ラミングすることにより同様の機能を実行するようにプ
ログラミングできることを特徴とする、上記（２）に記
載のデータ処理システム。 （４）第１のパフォーマンス・モニタが、第２のパフォ
ーマンス・モニタの動作をトリガするように動作可能で
あることを特徴とする、上記（１）に記載のデータ処理
システム。 （５）第２のパフォーマンス・モニタが、第１のパフォ
ーマンス・モニタに動作の結果を送信するように動作可
能であることを特徴とする、上記（４）に記載のデータ
処理システム。 （６）第１のプロセッサに結合され、第３のパフォーマ
ンス・モニタを含む第２のプロセッサと、第２のプロセ
ッサに結合され、第４のパフォーマンス・モニタを含む
第２の装置と、第３および第４のパフォーマンス・モニ
タ間で通信するための回路とをさらに含むことを特徴と
する、上記（１）に記載のデータ処理システム。 （７）第１および第２のパフォーマンス・モニタに結合
された第３のパフォーマンス・モニタを含むプログラム
可能回路をさらに含むことを特徴とする、上記（１）に
記載のデータ処理システム。 （８）第２のパフォーマンス・モニタの動作のトリガを
マスクするための回路をさらに含むことを特徴とする、
上記（４）に記載のデータ処理システム。 （９）第２のパフォーマンス・モニタが、プロセッサに
割込みを送信するように動作可能であることを特徴とす
る、上記（１）に記載のデータ処理システム。 （１０）第２のパフォーマンス・モニタからの割込みの
受取りをマスクするための回路をさらに含むことを特徴
とする、上記（９）に記載のデータ処理システム。 （１１）第２のパフォーマンス・モニタが、第１のパフ
ォーマンス・モニタの動作をトリガするように動作可能
であることを特徴とする、上記（１）に記載のデータ処
理システム。 （１２）第１および第２のパフォーマンス・モニタが、
同様に順序付けられたアドレス・データをプログラミン
グすることにより同様の機能を実行するようにプログラ
ミングできることを特徴とする、上記（２）に記載のデ
ータ処理システム。 （１３）［１］第１のパフォーマンス・モニタを含む第
１のプロセッサと、［２］第１のプロセッサに結合さ
れ、第２のパフォーマンス・モニタを含む第１の装置と
を含み、第１および第２のパフォーマンス・モニタのそ
れぞれがプロセッサおよび装置内の指定の信号を受け取
ってカウントするようにプログラム可能であるデータ処
理システムにおいて、指定の動作のパフォーマンス監視
を行うための方法であって、ソフトウェアでアクセス可
能なレジスタにより第１および第２のパフォーマンス・
モニタをプログラミングするステップと、第１および第
２のパフォーマンス・モニタにより、１つまたは複数の
カウント機能を実行するステップと、第１および第２の
パフォーマンス・モニタ間で１つまたは複数のカウント
機能の結果を通信するステップとを含む方法。 （１４）前記プログラミング・ステップが、第１および
第２のパフォーマンス・モニタの対応するレジスタ内の
同様のビット・フィールドをプログラミングするステッ
プをさらに含むことを特徴とする、上記（１３）に記載
の方法。 （１５）前記通信ステップが、第１のパフォーマンス・
モニタにより、第２のパフォーマンス・モニタの動作を
トリガするステップをさらに含むことを特徴とする、上
記（１３）に記載の方法。 （１６）前記通信ステップが、第２のパフォーマンス・
モニタにより、第１のパフォーマンス・モニタに動作の
結果を送信するステップをさらに含むことを特徴とす
る、上記（１５）に記載の方法。 （１７）第１のパフォーマンス・モニタを含む第１のプ
ロセッサと、第１のプロセッサに結合され、第２のパフ
ォーマンス・モニタを含む第２のプロセッサと、第１お
よび第２のパフォーマンス・モニタ間で通信するための
回路とを含み、第１および第２のパフォーマンス・モニ
タのそれぞれが、第１および第２のプロセッサ内の指定
の信号を受け取ってカウントするようにプログラム可能
であることを特徴とする、データ処理システム。 （１８）第１および第２のパフォーマンス・モニタのそ
れぞれが、ソフトウェアでアクセス可能なレジスタ内の
ビット・フィールドを使用してプログラム可能であるこ
とを特徴とする、上記（１７）に記載のデータ処理シス
テム。 （１９）第１および第２のパフォーマンス・モニタが、
対応するレジスタ内の同様のビット・フィールドをプロ
グラミングすることにより同様の機能を実行するように
プログラミングできることを特徴とする、上記（１８）
に記載のデータ処理システム。 （２０）第１のパフォーマンス・モニタが、第２のパフ
ォーマンス・モニタの動作をトリガするように動作可能
であることを特徴とする、上記（１７）に記載のデータ
処理システム。 （２１）第２のパフォーマンス・モニタが、第１のパフ
ォーマンス・モニタに動作の結果を送信するように動作
可能であることを特徴とする、上記（２０）に記載のデ
ータ処理システム。 （２２）第２のパフォーマンス・モニタが、第１のプロ
セッサに割込みを送信するように動作可能であることを
特徴とする、上記（１７）に記載のデータ処理システ
ム。 （２３）第１のパフォーマンス・モニタを含む第１のプ
ログラム可能装置と、第１のプログラム可能装置に結合
された第２の装置と、第１のプログラム可能装置に結合
された第３の装置と、第１のパフォーマンス・モニタが
第２および第３の装置間の通信を監視できるようにする
ための回路とを含む、データ処理システム。 （２４）第１のプログラム可能装置がプロセッサではな
いことを特徴とする、上記（２３）に記載のデータ処理
システム。

【図面の簡単な説明】

【図１】本発明により情報を処理するためのプロセッサ
のブロック図である。

【図２】図１のプロセッサのシーケンサ・ユニットのブ
ロック図である。

【図３】図２のシーケンサ・ユニットのリオーダ・バッ
ファの概念図である。

【図４】本発明のパフォーマンス監視態様のブロック図
である。

【図５】パフォーマンス監視を含むシステム動作を処理
するための本発明による全体的なプロセス・フローを示
すブロック図である。

【図６】複数のカウンタを管理するために使用するモニ
タ制御レジスタ（ＭＭＣＲｎ）を示す図である。

【図７】複数のカウンタを管理するために使用するモニ
タ制御レジスタ（ＭＭＣＲｎ）を示す図である。

【図８】本発明により構成されたパフォーマンス・モニ
タのブロック図である。

【図９】本発明の一実施例を示す図である。

【図１０】本発明の代替実施例を示す図である。

【図１１】データ処理システム内の各種装置のパフォー
マンス・モニタ間で通信するためのプロセスを示す図で
ある。

【図１２】データ処理システム内の各種装置のパフォー
マンス・モニタ間で通信するためのプロセスを示す図で
ある。

【図１３】データ処理システム内の各種装置のパフォー
マンス・モニタ間で通信するためのプロセスを示す図で
ある。

【符号の説明】 １０ プロセッサ １１ システム・バス １２ バス・インタフェース・ユニット（「ＢＩＵ」） １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ・ユニット ２０ 分岐ユニット ２２ 固定小数点ユニットＡ（「ＦＸＵＡ」） ２４ 固定小数点ユニットＢ（「ＦＸＵＢ」） ２６ 複合固定小数点ユニット（「ＣＦＸＵ」） ２８ ロード／ストア・ユニット（「ＬＳＵ」） ３０ 浮動小数点ユニット（「ＦＰＵ」） ３２ 汎用アーキテクチャ・レジスタ（「ＧＰＲ」） ３４ 固定小数点リネーム・バッファ ３６ 浮動小数点アーキテクチャ・レジスタ（「ＦＰ
Ｒ」） ３８ 浮動小数点リネーム・バッファ ３９ システム・メモリ ４０ 専用レジスタ（「ＳＰＲ」） ４２ キャリー・ビット（「ＣＡ」）レジスタ ４６ ディスパッチ・ユニット ４７ フェッチ・ユニット ４８ 完了ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・フィリップ・ロス アメリカ合衆国78729 テキサス州オース チン ティテェスタ・コート 13305 (72)発明者 エドワード・ヒュー・ウェルボン アメリカ合衆国78730 テキサス州オース チン ターキー・クリーク・ドライブ 3637 (72)発明者 ジェック・クリス・ランドルフ アメリカ合衆国55902 ミネソタ州ロチェ スターメドウ・ラン・ドライブ サウス・ ウェスト 316

Claims (24)

【特許請求の範囲】
1. 【請求項１】第１のパフォーマンス・モニタを含む第１
   のプロセッサと、 第１のプロセッサに結合され、第２のパフォーマンス・
   モニタを含む第１の装置と、 第１および第２のパフォーマンス・モニタ間で通信する
   ための回路とを含み、 第１および第２のパフォーマンス・モニタのそれぞれ
   が、プロセッサおよび装置内の指定の信号を受け取って
   カウントするようにプログラム可能であることを特徴と
   する、データ処理システム。
2. 【請求項２】第１および第２のパフォーマンス・モニタ
   のそれぞれが、ソフトウェアでアクセス可能なレジスタ
   内のビット・フィールドを使用してプログラム可能であ
   ることを特徴とする、請求項１に記載のデータ処理シス
   テム。
3. 【請求項３】第１および第２のパフォーマンス・モニタ
   が、対応するレジスタ内の同様のビット・フィールドを
   プログラミングすることにより同様の機能を実行するよ
   うにプログラミングできることを特徴とする、請求項２
   に記載のデータ処理システム。
4. 【請求項４】第１のパフォーマンス・モニタが、第２の
   パフォーマンス・モニタの動作をトリガするように動作
   可能であることを特徴とする、請求項１に記載のデータ
   処理システム。
5. 【請求項５】第２のパフォーマンス・モニタが、第１の
   パフォーマンス・モニタに動作の結果を送信するように
   動作可能であることを特徴とする、請求項４に記載のデ
   ータ処理システム。
6. 【請求項６】第１のプロセッサに結合され、第３のパフ
   ォーマンス・モニタを含む第２のプロセッサと、 第２のプロセッサに結合され、第４のパフォーマンス・
   モニタを含む第２の装置と、 第３および第４のパフォーマンス・モニタ間で通信する
   ための回路とをさらに含むことを特徴とする、請求項１
   に記載のデータ処理システム。
7. 【請求項７】第１および第２のパフォーマンス・モニタ
   に結合された第３のパフォーマンス・モニタを含むプロ
   グラム可能回路をさらに含むことを特徴とする、請求項
   １に記載のデータ処理システム。
8. 【請求項８】第２のパフォーマンス・モニタの動作のト
   リガをマスクするための回路をさらに含むことを特徴と
   する、請求項４に記載のデータ処理システム。
9. 【請求項９】第２のパフォーマンス・モニタが、プロセ
   ッサに割込みを送信するように動作可能であることを特
   徴とする、請求項１に記載のデータ処理システム。
10. 【請求項１０】第２のパフォーマンス・モニタからの割
    込みの受取りをマスクするための回路をさらに含むこと
    を特徴とする、請求項９に記載のデータ処理システム。
11. 【請求項１１】第２のパフォーマンス・モニタが、第１
    のパフォーマンス・モニタの動作をトリガするように動
    作可能であることを特徴とする、請求項１に記載のデー
    タ処理システム。
12. 【請求項１２】第１および第２のパフォーマンス・モニ
    タが、同様に順序付けられたアドレス・データをプログ
    ラミングすることにより同様の機能を実行するようにプ
    ログラミングできることを特徴とする、請求項２に記載
    のデータ処理システム。
13. 【請求項１３】［１］第１のパフォーマンス・モニタを
    含む第１のプロセッサと、［２］第１のプロセッサに結
    合され、第２のパフォーマンス・モニタを含む第１の装
    置とを含み、第１および第２のパフォーマンス・モニタ
    のそれぞれがプロセッサおよび装置内の指定の信号を受
    け取ってカウントするようにプログラム可能であるデー
    タ処理システムにおいて、指定の動作のパフォーマンス
    監視を行うための方法であって、 ソフトウェアでアクセス可能なレジスタにより第１およ
    び第２のパフォーマンス・モニタをプログラミングする
    ステップと、 第１および第２のパフォーマンス・モニタにより、１つ
    または複数のカウント機能を実行するステップと、 第１および第２のパフォーマンス・モニタ間で１つまた
    は複数のカウント機能の結果を通信するステップとを含
    む方法。
14. 【請求項１４】前記プログラミング・ステップが、第１
    および第２のパフォーマンス・モニタの対応するレジス
    タ内の同様のビット・フィールドをプログラミングする
    ステップをさらに含むことを特徴とする、請求項１３に
    記載の方法。
15. 【請求項１５】前記通信ステップが、第１のパフォーマ
    ンス・モニタにより、第２のパフォーマンス・モニタの
    動作をトリガするステップをさらに含むことを特徴とす
    る、請求項１３に記載の方法。
16. 【請求項１６】前記通信ステップが、第２のパフォーマ
    ンス・モニタにより、第１のパフォーマンス・モニタに
    動作の結果を送信するステップをさらに含むことを特徴
    とする、請求項１５に記載の方法。
17. 【請求項１７】第１のパフォーマンス・モニタを含む第
    １のプロセッサと、 第１のプロセッサに結合され、第２のパフォーマンス・
    モニタを含む第２のプロセッサと、 第１および第２のパフォーマンス・モニタ間で通信する
    ための回路とを含み、 第１および第２のパフォーマンス・モニタのそれぞれ
    が、第１および第２のプロセッサ内の指定の信号を受け
    取ってカウントするようにプログラム可能であることを
    特徴とする、データ処理システム。
18. 【請求項１８】第１および第２のパフォーマンス・モニ
    タのそれぞれが、ソフトウェアでアクセス可能なレジス
    タ内のビット・フィールドを使用してプログラム可能で
    あることを特徴とする、請求項１７に記載のデータ処理
    システム。
19. 【請求項１９】第１および第２のパフォーマンス・モニ
    タが、対応するレジスタ内の同様のビット・フィールド
    をプログラミングすることにより同様の機能を実行する
    ようにプログラミングできることを特徴とする、請求項
    １８に記載のデータ処理システム。
20. 【請求項２０】第１のパフォーマンス・モニタが、第２
    のパフォーマンス・モニタの動作をトリガするように動
    作可能であることを特徴とする、請求項１７に記載のデ
    ータ処理システム。
21. 【請求項２１】第２のパフォーマンス・モニタが、第１
    のパフォーマンス・モニタに動作の結果を送信するよう
    に動作可能であることを特徴とする、請求項２０に記載
    のデータ処理システム。
22. 【請求項２２】第２のパフォーマンス・モニタが、第１
    のプロセッサに割込みを送信するように動作可能である
    ことを特徴とする、請求項１７に記載のデータ処理シス
    テム。
23. 【請求項２３】第１のパフォーマンス・モニタを含む第
    １のプログラム可能装置と、 第１のプログラム可能装置に結合された第２の装置と、 第１のプログラム可能装置に結合された第３の装置と、 第１のパフォーマンス・モニタが第２および第３の装置
    間の通信を監視できるようにするための回路とを含む、
    データ処理システム。
24. 【請求項２４】第１のプログラム可能装置がプロセッサ
    ではないことを特徴とする、請求項２３に記載のデータ
    処理システム。