JPH10274782A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPH10274782A JPH10274782A JP7929497A JP7929497A JPH10274782A JP H10274782 A JPH10274782 A JP H10274782A JP 7929497 A JP7929497 A JP 7929497A JP 7929497 A JP7929497 A JP 7929497A JP H10274782 A JPH10274782 A JP H10274782A
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- JP
- Japan
- Prior art keywords
- wiring
- source
- gate
- signal
- liquid crystal
- Prior art date
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- Pending
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Landscapes
- Liquid Crystal (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ワードプロセッサ
やパーソナルコンピュータなどのＯＡ機器や、電子手帳
等の携帯情報機器、あるいは液晶モニターを備えたカメ
ラ一体型ＶＴＲ等に用いられる液晶表示装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device used for OA equipment such as a word processor or a personal computer, portable information equipment such as an electronic organizer, or a camera-integrated VTR equipped with a liquid crystal monitor. .
【０００２】[0002]
【従来の技術】液晶表示装置は薄膜トランジスタ（以
下、ＴＦＴと呼ぶ）によって画素を駆動する方式が主流
となっており、それについて説明する。図１９は、アク
ティブマトリクス基板を備えた従来の液晶表示装置の構
成を示す回路図である。2. Description of the Related Art In a liquid crystal display device, a method of driving a pixel by a thin film transistor (hereinafter, referred to as a TFT) is mainly used, which will be described. FIG. 19 is a circuit diagram showing a configuration of a conventional liquid crystal display device including an active matrix substrate.
【０００３】図１９において、このアクティブマトリク
ス基板には、複数の画素電極１がマトリクス状に形成さ
れており、この画素電極１には、スイッチング素子であ
るＴＦＴ２が接続されて設けられている。このＴＦＴ２
のゲート電極には走査配線としてのゲート配線３が接続
され、ゲート電極に入力されるゲート信号によってＴＦ
Ｔ２が駆動制御される。また、ＴＦＴ２のソース電極に
は信号配線としてのソース配線４が接続され、ＴＦＴ２
の駆動時に、ＴＦＴ２を介してデータ（表示）信号が画
素電極１に入力される。各ゲート配線３とソース配線４
とは、マトリクス状に配列された画素電極１の周囲を通
り、互いに直交差するように設けられている。さらに、
ＴＦＴ２のドレイン電極は画素電極１および付加容量５
に接続されており、この付加容量５の対向電極はそれぞ
れ共通配線６に接続されている。In FIG. 19, a plurality of pixel electrodes 1 are formed in a matrix on the active matrix substrate, and a TFT 2 serving as a switching element is connected to the pixel electrode 1. This TFT2
The gate electrode 3 is connected to a gate line 3 as a scanning line.
T2 is drive-controlled. The source electrode of the TFT 2 is connected to a source wiring 4 as a signal wiring.
Is driven, a data (display) signal is input to the pixel electrode 1 via the TFT 2. Each gate wiring 3 and source wiring 4
Are provided so as to pass around the pixel electrodes 1 arranged in a matrix and cross at right angles to each other. further,
The drain electrode of the TFT 2 is composed of the pixel electrode 1 and the additional capacitance 5
, And the opposing electrodes of the additional capacitance 5 are connected to the common wiring 6 respectively.
【０００４】ＴＦＴ２を備えたアクティブマトリクス基
板については各社で研究開発が進められ、開口率を向上
させる構造として、図２０および図２１に示す構造があ
る。The active matrix substrate provided with the TFT 2 has been researched and developed by various companies, and there is a structure shown in FIGS. 20 and 21 as a structure for improving the aperture ratio.
【０００５】図２０は従来の液晶表示装置におけるアク
ティブマトリクス基板の平面図である。図２０におい
て、アクティブマトリクス基板には、複数の画素電極２
１がマトリクス状に設けられており、これらの画素電極
２１の周囲を通り、互いに直交差するように、走査信号
を供給するための各ゲート配線２２とデータ信号を供給
するためのソース配線２３が設けられている。これらの
ゲート配線２２とソース配線２３はその一部が画素電極
２１の外周部分とオーバーラップしている。また、これ
らのゲート配線２２とソース配線２３の交差部分におい
て、画素電極２１に接続されるスイッチング素子として
のＴＦＴ２４が設けられている。このＴＦＴ２４のゲー
ト電極にはゲート配線２２が接続され、ゲート電極に入
力される信号によってＴＦＴ２４が駆動制御される。ま
た、ＴＦＴ２４のソース電極にはソース配線２３が接続
され、ＴＦＴ２４のソース電極にデータ信号が入力され
る。さらに、ＴＦＴ２４のドレイン電極には、接続電極
２５さらにコンタクトホール２６を介して、画素電極２
１に接続されるとともに、接続電極２５を介して付加容
量の一方の電極である付加容量電極２５ａと接続されて
いる。付加容量配線２７は共通配線（図１９の６）に接
続されている。FIG. 20 is a plan view of an active matrix substrate in a conventional liquid crystal display device. In FIG. 20, a plurality of pixel electrodes 2 are provided on an active matrix substrate.
1 are provided in a matrix, and each of the gate wirings 22 for supplying a scanning signal and the source wiring 23 for supplying a data signal are provided so as to pass around these pixel electrodes 21 and to be orthogonal to each other. Is provided. A part of the gate wiring 22 and the source wiring 23 overlaps the outer peripheral part of the pixel electrode 21. Further, a TFT 24 as a switching element connected to the pixel electrode 21 is provided at an intersection of the gate wiring 22 and the source wiring 23. A gate wiring 22 is connected to the gate electrode of the TFT 24, and the driving of the TFT 24 is controlled by a signal input to the gate electrode. Further, the source wiring 23 is connected to the source electrode of the TFT 24, and a data signal is input to the source electrode of the TFT 24. Further, the drain electrode of the TFT 24 is connected to the pixel electrode 2 via the connection electrode 25 and the contact hole 26.
1 and is connected via a connection electrode 25 to an additional capacitance electrode 25a, which is one electrode of the additional capacitance. The additional capacitance wiring 27 is connected to a common wiring (6 in FIG. 19).
【０００６】図２１は、図２０の従来の液晶表示装置に
おけるアクティブマトリクス基板のＡ−Ａ断面図であ
る。FIG. 21 is a sectional view of the active matrix substrate taken along line AA of the conventional liquid crystal display device of FIG.
【０００７】図２１において、透明絶縁性基板３１上
に、図２０のゲート配線２２に接続されたゲート電極３
２が設けられ、その上を覆ってゲート絶縁膜３３が設け
られている。その上にはゲート電極３２と重なるように
半導体層３４が設けられ、その中央部上にチャネル保護
層３５が設けられている。このチャネル保護層３５の両
端部および半導体層３４の一部を覆い、チャネル保護層
３５上で分断された状態で、ソース電極３６ａおよびド
レイン電極３６ｂとなるｎ+ Ｓｉ層が設けられている。
一方のｎ+ Ｓｉ層であるソース電極３６ａの端部上に
は、導電膜４７ａが設けられて、ソース配線２３となっ
ている。また、他方のｎ+ Ｓｉ層であるドレイン電極３
６ｂの端部上には、透明導電膜３７ａａが設けられ、透
明導電膜３７ａａは延長されて、ドレイン電極３６ｂと
画素電極２１とを電気的に接続するとともに付加容量の
一方の電極である付加容量電極２５ａに接続される接続
電極２５となっている。さらに、ＴＦＴ２４、ゲート配
線２２およびソース配線２３、接続電極２５の上部を覆
って層間絶縁膜３８が設けられている。In FIG. 21, a gate electrode 3 connected to a gate wiring 22 shown in FIG.
2 is provided, and a gate insulating film 33 is provided so as to cover it. A semiconductor layer 34 is provided thereover so as to overlap the gate electrode 32, and a channel protection layer 35 is provided on the central part thereof. An n + Si layer serving as a source electrode 36a and a drain electrode 36b is provided so as to cover both ends of the channel protection layer 35 and a part of the semiconductor layer 34 and be divided on the channel protection layer 35.
A conductive film 47a is provided on an end portion of the source electrode 36a, which is one n + Si layer, to serve as the source wiring 23. Also, the drain electrode 3 which is the other n + Si layer
A transparent conductive film 37aa is provided on the end of 6b, and the transparent conductive film 37aa is extended to electrically connect the drain electrode 36b and the pixel electrode 21 and to form an additional capacitor which is one of the additional capacitors. The connection electrode 25 is connected to the electrode 25a. Further, an interlayer insulating film 38 is provided so as to cover the TFT 24, the gate wiring 22, the source wiring 23, and the connection electrode 25.
【０００８】この層間絶縁膜３８上には、画素電極２１
となる透明導電膜が設けられ、層間絶縁膜３８を貫くコ
ンタクトホール２６を介して、接続電極２５である透明
導電膜３７ａａによりＴＦＴ２４のドレイン電極３６ｂ
と接続されている。The pixel electrode 21 is formed on the interlayer insulating film 38.
Is provided, and the drain electrode 36b of the TFT 24 is formed by the transparent conductive film 37aa as the connection electrode 25 through the contact hole 26 penetrating the interlayer insulating film 38.
Is connected to
【０００９】以上のようにアクティブマトリクス基板が
構成される。An active matrix substrate is configured as described above.
【００１０】対向電極、カラーフィルターなどからなる
対向基板と、このアクティブマトリクス基板を貼り合わ
せ、その基板間に液晶を封入することにより、液晶表示
装置が完成される。A liquid crystal display device is completed by laminating a counter substrate composed of a counter electrode, a color filter and the like and this active matrix substrate and sealing liquid crystal between the substrates.
【００１１】このように、ゲート配線２２およびソース
配線２３と、画素電極２１となる透明導電膜との間に層
間絶縁膜３８が形成されているので、各配線２２、２３
に対して画素電極２１をオーバーラップさせることがで
きる。これによって液晶表示装置の開口率を向上させる
ことができると共に、各配線２２、２３に起因する電界
をシールドしてディスクリネーションを抑制することが
できる。As described above, since the interlayer insulating film 38 is formed between the gate wiring 22 and the source wiring 23 and the transparent conductive film serving as the pixel electrode 21, the wirings 22 and 23 are formed.
, The pixel electrode 21 can overlap. As a result, the aperture ratio of the liquid crystal display device can be improved, and the electric field caused by the wirings 22 and 23 can be shielded to suppress disclination.
【００１２】[0012]
【発明が解決しようとする課題】従来の技術として挙げ
た高開口率を実現できる液晶表示装置については、各配
線と画素電極とのオーバーラップにより、その間の容量
が増加する。容量の増加により、表示時にクロストーク
が観察されるといった問題が生じる。In a liquid crystal display device capable of realizing a high aperture ratio, which has been cited as a conventional technique, the capacitance between each wiring increases due to the overlap between each wiring and the pixel electrode. The increase in the capacity causes a problem that crosstalk is observed during display.
【００１３】また、液晶表示装置の高精細化にともなっ
てソース配線の断線やゲート配線との間のリークが問題
となっている。Further, as the definition of the liquid crystal display device becomes higher, disconnection of the source wiring and leakage between the source wiring and the gate wiring become problems.
【００１４】本発明は、上記問題点を解決するためにな
されたものであり、配線と画素電極間の容量が低減で
き、表示品位が良く、断線やリークによる画像の欠陥を
防ぐことができる液晶表示装置を提供するものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a liquid crystal capable of reducing the capacitance between a wiring and a pixel electrode, having good display quality, and preventing image defects due to disconnection or leakage. A display device is provided.
【００１５】[0015]
【課題を解決するための手段】本発明は、走査配線と、
信号配線と、該走査配線と信号配線との交差部近傍にス
イッチング素子とが設けられ、前記走査配線と、信号配
線と、スイッチング素子の上部に層間絶縁膜が設けら
れ、前記層間絶縁膜の上に透明導電膜からなる画素電極
が設けられた液晶表示装置において、前記走査配線と信
号配線との交差部を除く部分は、基板の上に直接信号配
線を設けることを特徴とする。According to the present invention, there is provided a scanning wiring,
A signal wiring and a switching element provided near an intersection of the scanning wiring and the signal wiring; an interlayer insulating film provided on the scanning wiring, the signal wiring and the switching element; In a liquid crystal display device provided with a pixel electrode made of a transparent conductive film, a signal wiring is provided directly on a substrate except for an intersection between the scanning wiring and the signal wiring.
【００１６】また、本発明は、前記信号配線間に信号配
線と直交して設けられている付加容量配線と信号配線と
の交差部を除く部分は、基板の上に直接信号配線を設け
ることを特徴とする。Further, according to the present invention, the signal wiring is provided directly on the substrate except for the intersection of the additional capacitance wiring and the signal wiring provided between the signal wirings at right angles to the signal wiring. Features.
【００１７】また、本発明は、走査配線と、信号配線
と、該走査配線と信号配線との交差部近傍にスイッチン
グ素子とが設けられ、前記走査配線と、信号配線と、ス
イッチング素子の上部に層間絶縁膜が設けられ、前記層
間絶縁膜の上に透明導電膜からなる画素電極が設けられ
た液晶表示装置において、前記走査配線と信号配線との
交差部毎に、走査配線を挟んだ両側に信号配線の延伸部
を設け、前記信号配線の延伸部と、走査配線と信号配線
との交差部を除く部分は、基板の上に直接信号配線を設
けることを特徴とする。Further, according to the present invention, a scanning wiring, a signal wiring, and a switching element are provided near an intersection of the scanning wiring and the signal wiring, and the scanning wiring, the signal wiring, and the switching element are provided above the switching element. In a liquid crystal display device in which an interlayer insulating film is provided and a pixel electrode made of a transparent conductive film is provided on the interlayer insulating film, at each intersection of the scanning wiring and the signal wiring, on both sides of the scanning wiring. An extended portion of the signal wiring is provided, and a portion of the extended portion of the signal wiring, except for an intersection between the scanning wiring and the signal wiring, is provided with the signal wiring directly on the substrate.
【００１８】また、本発明は、前記信号配線間に信号配
線と直交して設けられている付加容量配線と信号配線と
の交差部毎に、前記付加容量配線を挟んだ両側に信号配
線の延伸部を設け、前記付加容量配線を挟んだ信号配線
の延伸部と、前記付加容量配線と信号配線との交差部を
除く部分は、基板の上に直接信号配線を設けることを特
徴とする。Further, according to the present invention, at each intersection between the signal wiring and the additional capacitance wiring provided orthogonal to the signal wiring between the signal wirings, the signal wiring is extended on both sides of the additional capacitance wiring. A signal wiring is provided directly on the substrate except for an extended part of the signal wiring sandwiching the additional capacitance wiring and a portion other than an intersection of the additional capacitance wiring and the signal wiring.
【００１９】また、本発明は、前記走査配線を挟んだ前
記信号配線の延伸部間は、走査配線をまたぐ形で形成さ
れ、電気的に接続される配線を設けることを特徴とす
る。Further, the present invention is characterized in that a wiring which is formed so as to straddle the scanning wiring and is electrically connected is provided between the extending portions of the signal wiring sandwiching the scanning wiring.
【００２０】また、本発明は、前記付加容量配線を挟ん
だ前記信号配線の延伸部間は、付加容量配線をまたぐ形
で形成され、電気的に接続される配線を設けることを特
徴とする。Further, the present invention is characterized in that a wiring which is formed so as to straddle the additional capacitance wiring and is electrically connected is provided between the extending portions of the signal wiring with the additional capacitance wiring interposed therebetween.
【００２１】以下、上記構成による作用を説明する。本
発明は、層間絶縁膜上に画素電極が設けられたアクティ
ブマトリクス基板において、走査配線もしくは付加容量
配線と信号配線との交差部を除く信号配線下では、ゲー
ト絶縁膜を設けない構造により、信号配線と画素電極間
の容量を低減し、表示品位の劣化を防ぐことができる。The operation of the above configuration will be described below. The present invention is directed to an active matrix substrate in which a pixel electrode is provided on an interlayer insulating film, and a structure in which a gate insulating film is not provided under a signal wiring except for an intersection between a scanning wiring or an additional capacitance wiring and a signal wiring. The capacitance between the wiring and the pixel electrode can be reduced, and deterioration of display quality can be prevented.
【００２２】走査配線もしくは付加容量配線と信号配線
との交差部近傍において、信号配線の冗長構造を設ける
ことにより、交差部における断線やリークによる画像の
致命的欠陥を防ぐことができる。By providing a redundant structure of the signal wiring in the vicinity of the intersection between the scanning wiring or the additional capacitance wiring and the signal wiring, it is possible to prevent a fatal image defect due to disconnection or leakage at the intersection.
【００２３】冗長構造を透明導電膜で形成することによ
り、開口率の低下を防ぐことができる。By forming the redundant structure with a transparent conductive film, it is possible to prevent a decrease in aperture ratio.
【００２４】[0024]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて説明する。Embodiments of the present invention will be described below.
【００２５】（実施形態１）図１は、本発明の実施形態
１の液晶表示装置におけるアクティブマトリクス基板の
１画素部分の構成を示す平面図である。図２は図１のソ
ース配線、ＴＦＴ部分でのＡ−Ａ断面図、図３は図１の
ソース配線のＢ−Ｂ断面図である。(Embodiment 1) FIG. 1 is a plan view showing a configuration of one pixel portion of an active matrix substrate in a liquid crystal display device according to Embodiment 1 of the present invention. FIG. 2 is a cross-sectional view of the source wiring in FIG. 1 taken along line AA in the TFT portion, and FIG. 3 is a cross-sectional view of the source wiring in FIG.
【００２６】図１において、アクティブマトリクス基板
には、複数の画素電極２１がマトリクス状に設けられて
おり、これらの画素電極２１の周囲を通り、互いに直交
差するように、走査信号を供給するための各ゲート配線
２２とデータ信号を供給するためのソース配線２３が設
けられている。実施形態１は、付加容量配線を設けない
構造である。In FIG. 1, a plurality of pixel electrodes 21 are provided in a matrix on an active matrix substrate. The pixel electrodes 21 pass around these pixel electrodes 21 and supply scanning signals so as to be orthogonal to each other. Are provided, and a source wiring 23 for supplying a data signal is provided. The first embodiment has a structure in which no additional capacitance wiring is provided.
【００２７】これらのゲート配線２２とソース配線２３
はその一部が画素電極２１の外周部分とオーバーラップ
している。The gate wiring 22 and the source wiring 23
A part thereof overlaps with the outer peripheral portion of the pixel electrode 21.
【００２８】また、これらのゲート配線２２とソース配
線２３の交差部分において、画素電極２１に接続される
スイッチング素子としてのＴＦＴ２４が設けられてい
る。A TFT 24 as a switching element connected to the pixel electrode 21 is provided at the intersection of the gate wiring 22 and the source wiring 23.
【００２９】このＴＦＴ２４のゲート電極にはゲート配
線２２が接続され、ゲート電極に入力される信号によっ
てＴＦＴ２４が駆動制御される。また、ＴＦＴ２４のソ
ース電極にはソース配線２３が接続され、ＴＦＴ２４の
ソース電極にデータ信号が入力される。さらに、ＴＦＴ
２４のドレイン電極は、コンタクトホール２６を介し
て、画素電極２１に接続される。A gate wiring 22 is connected to the gate electrode of the TFT 24, and the driving of the TFT 24 is controlled by a signal input to the gate electrode. Further, the source wiring 23 is connected to the source electrode of the TFT 24, and a data signal is input to the source electrode of the TFT 24. Furthermore, TFT
The drain electrode 24 is connected to the pixel electrode 21 via the contact hole 26.
【００３０】図１、図２において、画素電極２１を、ゲ
ート配線２２、ソース配線２３およびＴＦＴ２４を覆っ
て形成した層間絶縁膜３８の上部に形成することによ
り、開口率の向上を実現できる。1 and 2, the pixel electrode 21 is formed above the interlayer insulating film 38 formed so as to cover the gate wiring 22, the source wiring 23 and the TFT 24, so that the aperture ratio can be improved.
【００３１】ＴＦＴ２４のゲート絶縁膜３３はゲート配
線２２およびゲート電極３２を形成後、全面に形成され
る。その後、実施形態１では、図１から図３に示すよう
に、ゲート配線２２およびソース配線２３との交差部を
除くソース配線２３の下部に相当する領域２００におい
て、ゲート絶縁膜３３を除去する。ＴＦＴ２４を形成
後、ソース配線２３を形成する。The gate insulating film 33 of the TFT 24 is formed on the entire surface after forming the gate wiring 22 and the gate electrode 32. Thereafter, in the first embodiment, as shown in FIGS. 1 to 3, the gate insulating film 33 is removed in a region 200 corresponding to a lower portion of the source wiring 23 excluding an intersection with the gate wiring 22 and the source wiring 23. After forming the TFT 24, the source wiring 23 is formed.
【００３２】このＴＦＴ２４付近のソース配線２３はソ
ース電極３６ａの一部を覆って、透明絶縁性基板３１上
に直接形成される。従って、ソース配線２３はゲート絶
縁膜３３と同じ平面上に形成される。The source wiring 23 near the TFT 24 covers a part of the source electrode 36a and is formed directly on the transparent insulating substrate 31. Therefore, the source wiring 23 is formed on the same plane as the gate insulating film 33.
【００３３】図３に示すように、ソース配線２３とゲー
ト配線２２が交差している部分では、ゲート配線２２の
上にゲート絶縁膜３３を形成し、その上にソース配線２
３を形成している。また、ゲート配線２２とソース配線
２３との交差部を除くソース配線２３の下部に相当する
領域２００の所では、透明絶縁性基板３１上に直接ソー
ス配線２３を形成する。As shown in FIG. 3, at a portion where the source wiring 23 and the gate wiring 22 intersect, a gate insulating film 33 is formed on the gate wiring 22 and the source wiring 2 is formed thereon.
3 is formed. Further, in a region 200 corresponding to a lower portion of the source wiring 23 except for an intersection between the gate wiring 22 and the source wiring 23, the source wiring 23 is formed directly on the transparent insulating substrate 31.
【００３４】このようにソース配線２３を形成すること
によって、ソース配線２３が従来より下の位置に形成さ
れる。その分、ソース配線２３と画素電極２１との距離
が長くなり、その間の容量を低減することができる。By forming the source wiring 23 in this manner, the source wiring 23 is formed at a position lower than the conventional one. Accordingly, the distance between the source line 23 and the pixel electrode 21 is increased, and the capacitance therebetween can be reduced.
【００３５】次に、実施形態１のアクティブマトリクス
基板の製造方法について説明する。まず、ガラスなどの
透明絶縁性基板３１上に、ゲート電極３２、ゲート配線
２２、ゲート絶縁膜３３を形成する。Next, a method for manufacturing the active matrix substrate of the first embodiment will be described. First, a gate electrode 32, a gate wiring 22, and a gate insulating film 33 are formed on a transparent insulating substrate 31 such as glass.
【００３６】実施形態１では、図１から図３に示すよう
に、ゲート配線２２およびゲート電極３２を形成後、ゲ
ート配線２２とソース配線２３との交差部を除くソース
配線２３の下部に相当する領域２００において、ゲート
絶縁膜３３を除去する。In the first embodiment, as shown in FIGS. 1 to 3, after the gate wiring 22 and the gate electrode 32 are formed, they correspond to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23. In the region 200, the gate insulating film 33 is removed.
【００３７】しかし、ソース配線２３とゲート配線２２
が交差している部分は、ゲート配線２２の上にゲート絶
縁膜３３が形成されている。However, the source wiring 23 and the gate wiring 22
Are crossed, a gate insulating film 33 is formed on the gate wiring 22.
【００３８】次に、半導体層３４、チャネル保護層３
５、ソース電極３６ａおよびドレイン電極３６ｂとなる
ｎ+ Ｓｉ層順次成膜して形成する。Next, the semiconductor layer 34 and the channel protection layer 3
5. An n + Si layer serving as the source electrode 36a and the drain electrode 36b is formed by sequentially forming a film.
【００３９】次に、ソース配線２３を構成する透明導電
膜３７ａ、接続電極となる透明導電膜３７ａａをスパッ
タ法により順次成膜して所定形状にパターニングする。Next, a transparent conductive film 37a constituting the source wiring 23 and a transparent conductive film 37aa serving as a connection electrode are sequentially formed by sputtering and patterned into a predetermined shape.
【００４０】この工程において、実施形態１では、ゲー
ト配線２２とソース配線２３との交差部を除くソース配
線２３の下部に相当する領域２００の所では、透明絶縁
性基板３１上に直接ソース配線２３を形成する。In this step, in the first embodiment, in the region 200 corresponding to the lower part of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23, the source wiring 23 is directly formed on the transparent insulating substrate 31. To form
【００４１】ソース配線２３とゲート配線２２が交差し
ている部分では、ゲート配線２２の上にゲート絶縁膜３
３を形成した上に、ソース配線２３を形成する。In a portion where the source wiring 23 and the gate wiring 22 intersect, the gate insulating film 3 is formed on the gate wiring 22.
After forming No. 3, a source wiring 23 is formed.
【００４２】実施形態１ではソース配線を透明導電膜で
形成したが、ソース配線を透明でない導電膜もしくは金
属膜で形成しても良い。In the first embodiment, the source wiring is formed of a transparent conductive film, but the source wiring may be formed of a non-transparent conductive film or a metal film.
【００４３】次に、その上に、層間絶縁膜３８として感
光性のアクリル樹脂をスピン塗布法により、例えば３μ
ｍの膜厚で形成する。この樹脂に対して所望のパターン
に従って露光し、アルカリ性の溶液によって現像処理す
る。これにより露光された部分のみがアルカリ性の溶液
によってエッチングされ、層間絶縁膜３８を貫通するコ
ンタクトホール２６が形成されることになる。Next, a photosensitive acrylic resin is applied thereon as an interlayer insulating film 38 by, for example, 3 μm by spin coating.
m. The resin is exposed according to a desired pattern, and is developed with an alkaline solution. As a result, only the exposed portions are etched by the alkaline solution, and the contact holes 26 penetrating the interlayer insulating film 38 are formed.
【００４４】次に、画素電極２１となる透明導電膜をス
パッタ法により形成し、パターニングする。これにより
画素電極２１は、層間絶縁膜３８を貫くコンタクトホー
ル２６を介して、ＴＦＴ２４のドレイン電極３６ｂと接
続されている透明導電膜３７ａａと接続されることにな
る。このようにして、実施形態１のアクティブマトリク
ス基板を製造することができる。Next, a transparent conductive film serving as the pixel electrode 21 is formed by sputtering and patterned. Thus, the pixel electrode 21 is connected to the transparent conductive film 37aa connected to the drain electrode 36b of the TFT 24 via the contact hole 26 penetrating the interlayer insulating film 38. Thus, the active matrix substrate of the first embodiment can be manufactured.
【００４５】（実施形態２）図４は、本発明の実施形態
２の液晶表示装置におけるアクティブマトリクス基板の
１画素部分の構成を示す平面図である。図５は図４のソ
ース配線、ＴＦＴ部分でのＣ−Ｃ断面図、図６は図４の
ソース配線のＤ−Ｄ断面図である。(Embodiment 2) FIG. 4 is a plan view showing the structure of one pixel portion of an active matrix substrate in a liquid crystal display device according to Embodiment 2 of the present invention. FIG. 5 is a cross-sectional view of the source wiring in FIG. 4 taken along the line CC, and FIG. 6 is a cross-sectional view of the source wiring in FIG.
【００４６】図４において、アクティブマトリクス基板
には、複数の画素電極２１がマトリクス状に設けられて
おり、これらの画素電極２１の周囲を通り、互いに直交
差するように、走査信号を供給するための各ゲート配線
２２とデータ信号を供給するためのソース配線２３が設
けられている。さらに、付加容量配線２７が設けられて
いる。In FIG. 4, a plurality of pixel electrodes 21 are provided in a matrix on an active matrix substrate. The pixel electrodes 21 pass around these pixel electrodes 21 and supply scanning signals so as to be orthogonal to each other. Are provided, and a source wiring 23 for supplying a data signal is provided. Further, an additional capacitance line 27 is provided.
【００４７】これらのゲート配線２２、ソース配線２３
はその一部が画素電極２１の外周部分とオーバーラップ
している。また、付加容量配線２７は画素電極２１のほ
ぼ中央部を通っている。The gate wiring 22 and the source wiring 23
A part thereof overlaps with the outer peripheral portion of the pixel electrode 21. Further, the additional capacitance line 27 passes through a substantially central portion of the pixel electrode 21.
【００４８】また、これらのゲート配線２２とソース配
線２３の交差部分において、画素電極２１に接続される
スイッチング素子としてのＴＦＴ２４が設けられてい
る。Further, a TFT 24 as a switching element connected to the pixel electrode 21 is provided at the intersection of the gate wiring 22 and the source wiring 23.
【００４９】このＴＦＴ２４のゲート電極にはゲート配
線２２が接続され、ゲート電極に入力される信号によっ
てＴＦＴ２４が駆動制御される。また、ＴＦＴ２４のソ
ース電極にはソース配線２３が接続され、ＴＦＴ２４の
ソース電極にデータ信号が入力される。さらに、ＴＦＴ
２４のドレイン電極には、接続電極２５さらにコンタク
トホール２６を介して、画素電極２１に接続されるとと
もに、接続電極２５を介して付加容量の一方の電極であ
る付加容量電極２５ａと接続されている。この付加容量
の他方の電極である付加容量配線２７は共通配線（図１
９の６）に接続されている。A gate wiring 22 is connected to the gate electrode of the TFT 24, and the driving of the TFT 24 is controlled by a signal input to the gate electrode. Further, the source wiring 23 is connected to the source electrode of the TFT 24, and a data signal is input to the source electrode of the TFT 24. Furthermore, TFT
The drain electrode 24 is connected to the pixel electrode 21 via a connection electrode 25 and a contact hole 26, and is connected via the connection electrode 25 to an additional capacitance electrode 25a which is one of the additional capacitances. . The additional capacitance line 27 which is the other electrode of the additional capacitance is a common line (FIG. 1).
9-6).
【００５０】図４、図５において、画素電極２１を、ゲ
ート配線２２、ソース配線２３およびＴＦＴ２４を覆っ
て形成した層間絶縁膜３８の上部に形成することによ
り、開口率の向上を実現できる。4 and 5, the aperture ratio can be improved by forming the pixel electrode 21 above the interlayer insulating film 38 formed so as to cover the gate wiring 22, the source wiring 23 and the TFT 24.
【００５１】ＴＦＴ２４のゲート絶縁膜３３はゲート配
線２２、ゲート電極３２、付加容量配線２７を形成後、
全面に形成される。その後、実施形態２では、図４から
図６に示すように、ゲート配線２２とソース配線２３と
の交差部および付加容量配線２７とソース配線２３との
交差部を除くソース配線２３の下部に相当する領域２０
１、２０２において、ゲート絶縁膜３３を除去する。Ｔ
ＦＴ２４を形成後、ソース配線２３を形成する。The gate insulating film 33 of the TFT 24 is formed after forming the gate wiring 22, the gate electrode 32 and the additional capacitance wiring 27.
It is formed on the entire surface. Thereafter, in the second embodiment, as shown in FIGS. 4 to 6, it corresponds to the lower part of the source wiring 23 excluding the intersection between the gate wiring 22 and the source wiring 23 and the intersection between the additional capacitance wiring 27 and the source wiring 23. Area 20
In steps 1 and 202, the gate insulating film 33 is removed. T
After forming the FT 24, the source wiring 23 is formed.
【００５２】このＴＦＴ２４付近のソース配線２３はソ
ース電極３６ａの一部を覆って、透明絶縁性基板３１上
に直接形成される。従って、ソース配線２３はゲート絶
縁膜３３と同じ平面上に形成される。The source wiring 23 near the TFT 24 covers a part of the source electrode 36a and is formed directly on the transparent insulating substrate 31. Therefore, the source wiring 23 is formed on the same plane as the gate insulating film 33.
【００５３】図６に示すように、ソース配線２３とゲー
ト配線２２が交差している部分およびソース配線２３と
付加容量配線２７が交差している部分では、ゲート配線
２２および付加容量配線２７の上にゲート絶縁膜３３を
形成し、その上にソース配線２３を形成している。ま
た、ゲート配線２２とソース配線２３との交差部および
ソース配線２３と付加容量配線２７が交差している部分
を除くソース配線２３の下部に相当する領域２０１、２
０２の所では、透明絶縁性基板３１上に直接ソース配線
２３を形成する。As shown in FIG. 6, the portions where the source line 23 and the gate line 22 intersect and where the source line 23 and the additional capacitance line 27 intersect are over the gate line 22 and the additional capacitance line 27. A gate insulating film 33 is formed thereon, and a source wiring 23 is formed thereon. Further, regions 201 and 2 corresponding to the lower portion of the source wiring 23 except for the intersection of the gate wiring 22 and the source wiring 23 and the part where the source wiring 23 and the additional capacitance wiring 27 intersect.
At the point 02, the source wiring 23 is formed directly on the transparent insulating substrate 31.
【００５４】このようにソース配線２３を形成すること
によって、ソース配線２３が従来より下の位置に形成さ
れる。その分、ソース配線２３と画素電極２１との距離
が長くなり、その間の容量を低減を図ることができる。By forming the source wiring 23 in this manner, the source wiring 23 is formed at a position lower than the conventional position. As a result, the distance between the source line 23 and the pixel electrode 21 is increased, and the capacitance therebetween can be reduced.
【００５５】このアクティブマトリクス基板と、対向電
極、カラーフィルターなどが形成された対向基板を貼り
合わせ、その基板間に液晶を封入させることにより、液
晶表示装置が完成する。A liquid crystal display device is completed by bonding the active matrix substrate and a counter substrate on which a counter electrode, a color filter and the like are formed, and sealing a liquid crystal between the substrates.
【００５６】次に、実施形態２のアクティブマトリクス
基板の製造方法について説明する。まず、ガラスなどの
透明絶縁性基板３１上に、ゲート電極３２、ゲート配線
２２、付加容量配線２７、ゲート絶縁膜３３を形成す
る。Next, a method of manufacturing the active matrix substrate according to the second embodiment will be described. First, a gate electrode 32, a gate wiring 22, an additional capacitance wiring 27, and a gate insulating film 33 are formed on a transparent insulating substrate 31 such as glass.
【００５７】実施形態２では、図４から図６に示すよう
に、ゲート配線２２、ゲート電極３２、付加容量配線２
７を形成後、ゲート配線２２とソース配線２３との交差
部および付加容量配線２７とソース配線２３との交差部
を除くソース配線２３の下部に相当する領域２０１、２
０２において、ゲート絶縁膜３３を除去する。In the second embodiment, as shown in FIGS. 4 to 6, the gate wiring 22, the gate electrode 32, the additional capacitance wiring 2
7 are formed, regions 201 and 2 corresponding to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23 and the intersection between the additional capacitance wiring 27 and the source wiring 23.
In 02, the gate insulating film 33 is removed.
【００５８】しかし、ソース配線２３とゲート配線２２
との交差部および付加容量配線２７とソース配線２３と
の交差部においては、ゲート配線２２および付加容量配
線２７の上にゲート絶縁膜３３が形成されている。However, the source wiring 23 and the gate wiring 22
At the intersection with the additional capacitance wiring 27 and the source wiring 23, a gate insulating film 33 is formed on the gate wiring 22 and the additional capacitance wiring 27.
【００５９】次に、半導体層３４、チャネル保護層３
５、ソース電極３６ａおよびドレイン電極３６ｂとなる
ｎ+ Ｓｉ層順次成膜して形成する。Next, the semiconductor layer 34 and the channel protection layer 3
5. An n + Si layer serving as the source electrode 36a and the drain electrode 36b is formed by sequentially forming a film.
【００６０】次に、ソース配線２３および接続電極２５
を構成する透明導電膜３７ａ、３７ａａをスパッタ法に
より順次成膜して所定形状にパターニングする。Next, the source wiring 23 and the connection electrode 25
Are sequentially formed by sputtering and patterned into a predetermined shape.
【００６１】この工程において、実施形態２では、ゲー
ト配線２２とソース配線２３との交差部および付加容量
配線２７とソース配線２３との交差部を除くソース配線
２３の下部に相当する領域２０１、２０２の所では、透
明絶縁性基板３１上に直接ソース配線２３を形成する。In this step, in the second embodiment, regions 201 and 202 corresponding to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23 and the intersection between the additional capacitance wiring 27 and the source wiring 23. In step (2), the source wiring 23 is formed directly on the transparent insulating substrate 31.
【００６２】ソース配線２３とゲート配線２２が交差し
ている部分およびソース配線２３と付加容量配線２７が
交差している部分では、ゲート配線２２および付加容量
配線２７の上にゲート絶縁膜３３を形成した上に、ソー
ス配線２３を形成する。A gate insulating film 33 is formed on the gate wiring 22 and the additional capacitance wiring 27 at the portion where the source wiring 23 and the gate wiring 22 intersect and where the source wiring 23 intersects with the additional capacitance wiring 27. Then, the source wiring 23 is formed.
【００６３】実施形態２ではソース配線を透明導電膜で
形成したが、ソース配線を透明でない導電膜もしくは金
属膜で形成しても良い。In the second embodiment, the source wiring is formed of a transparent conductive film. However, the source wiring may be formed of a non-transparent conductive film or a metal film.
【００６４】次に、その上に、層間絶縁膜３８、コンタ
クトホール２６、画素電極２１を形成し、実施形態２の
アクティブマトリクス基板を製造することができる。層
間絶縁膜３８の形成以下の説明は、実施形態１と同様で
あるので、省略する。Next, the interlayer insulating film 38, the contact hole 26, and the pixel electrode 21 are formed thereon, and the active matrix substrate of the second embodiment can be manufactured. Formation of Interlayer Insulating Film 38 The following description is the same as in the first embodiment, and will not be repeated.
【００６５】（実施形態３）液晶表示装置の高精細化お
よび高開口率化に伴い、配線の幅が縮小する一方で、配
線の交差部が増加し、配線の断線、交差部でのリークが
増加する傾向にある。この場合、電圧が印加されない部
分が発生し、表示画面にライン状の致命的な欠陥が現れ
ることになる。特に、構造上、ゲート配線との交差部に
おけるソース配線は欠陥となる確率が高いものである。
また、実施形態４で説明するよう、付加容量配線がゲー
ト配線と同時形成される構造の場合、ソース配線と付加
容量配線の交差部においても同様である。(Embodiment 3) As the definition and the aperture ratio of the liquid crystal display device are increased, the width of the wiring is reduced, while the intersection of the wiring is increased, and the disconnection of the wiring and the leakage at the intersection are reduced. It tends to increase. In this case, a portion to which no voltage is applied occurs, and a fatal linear defect appears on the display screen. In particular, structurally, the source wiring at the intersection with the gate wiring has a high probability of becoming a defect.
Further, as described in the fourth embodiment, in the case where the additional capacitance wiring is formed simultaneously with the gate wiring, the same applies to the intersection of the source wiring and the additional capacitance wiring.
【００６６】実施形態３は、ソース配線とゲート配線の
交差部に冗長構造を設けるものである。In the third embodiment, a redundant structure is provided at the intersection of a source wiring and a gate wiring.
【００６７】図７は、実施形態３の液晶表示装置におけ
るアクティブマトリクス基板の１画素部分の構成を示す
平面図であり、ソース配線の断線やリークによる欠陥対
策として、冗長構造を設けた場合の平面図を示してい
る。図８は、図７のソース配線、ＴＦＴ部分でのＥ−Ｅ
断面図、図９はソース配線のＦ−Ｆ断面図、図１０は冗
長構造のＧ−Ｇ断面図である。FIG. 7 is a plan view showing the structure of one pixel portion of the active matrix substrate in the liquid crystal display device according to the third embodiment, and shows a plan view in the case where a redundant structure is provided as a measure against defects caused by disconnection or leakage of the source wiring. FIG. FIG. 8 is a diagram showing the EE in the source wiring and the TFT portion of FIG.
9 is a sectional view taken along line FF of the source wiring, and FIG. 10 is a sectional view taken along line GG of the redundant structure.
【００６８】実施形態３は実施形態１の構造とほぼ同様
であるが、冗長構造であるソース延伸部２０３、２０４
が異なる。共通する部分の説明は省略し、ソース延伸部
２０３、２０４の説明をする。The third embodiment is substantially the same as the structure of the first embodiment, except that the source extending portions 203 and 204 having a redundant structure are used.
Are different. Description of the common parts is omitted, and the source extension units 203 and 204 will be described.
【００６９】ＴＦＴ２４のゲート絶縁膜３３はゲート配
線２２およびゲート電極３２を形成後、全面に形成され
る。その後、実施形態３では、図７から図９に示すよう
に、ゲート配線２２とソース配線２３との交差部を除く
ソース配線２３の下部に相当する領域２００、ソース延
伸部２０３、２０４において、ゲート絶縁膜３３を除去
する。The gate insulating film 33 of the TFT 24 is formed on the entire surface after forming the gate wiring 22 and the gate electrode 32. Thereafter, in the third embodiment, as shown in FIGS. 7 to 9, in the region 200 corresponding to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23, and in the source extension portions 203 and 204, The insulating film 33 is removed.
【００７０】図７、図８に示すように、ソース延伸部２
０３の領域は、ＴＦＴ２４のソース電極３６ａの端部か
ら、隣接する画素電極２１の内側の一部にまで入り込ん
だ領域である。また、ソース延伸部２０４の領域は、ゲ
ート配線２２に対して、ソース延伸部２０３と対称の位
置にあり、ソース延伸部２０４上にある画素電極２１の
内側の一部にまで入り込んだ領域である。As shown in FIGS. 7 and 8, the source extension 2
The region 03 is a region that extends from the end of the source electrode 36a of the TFT 24 to a part inside the adjacent pixel electrode 21. The region of the source extension portion 204 is a region symmetrical to the source extension portion 203 with respect to the gate wiring 22, and is a region that extends into a part of the pixel electrode 21 on the source extension portion 204. .
【００７１】その後、ＴＦＴ２４を形成後、ソース配線
２３を形成する。Then, after forming the TFT 24, the source wiring 23 is formed.
【００７２】このＴＦＴ２４付近のソース配線２３は、
ソース電極３６ａの一部を覆って、隣接する画素電極２
１の内側の一部にまで入り込んだ領域であるソース延伸
部２０３に、透明絶縁性基板３１上に直接形成される。
従って、ソース配線２３はゲート絶縁膜３３と同じ平面
上に形成される。The source wiring 23 near the TFT 24 is
The adjacent pixel electrode 2 covers a part of the source electrode 36a.
1 is formed directly on the transparent insulating substrate 31 in the source extension portion 203 which is a region that extends into a part of the inside of the substrate 1.
Therefore, the source wiring 23 is formed on the same plane as the gate insulating film 33.
【００７３】図９に示すように、ソース配線２３とゲー
ト配線２２が交差している部分では、ゲート配線２２の
上にゲート絶縁膜３３を形成し、その上にソース配線２
３を形成している。As shown in FIG. 9, at a portion where the source wiring 23 and the gate wiring 22 intersect, a gate insulating film 33 is formed on the gate wiring 22 and the source wiring 2 is formed thereon.
3 is formed.
【００７４】また、ソース延伸部２０３とソース延伸部
２０４の構成について、図７、図１０を用いて説明す
る。ゲート配線２２を挟んで、ソース延伸部２０３、２
０４が対称の位置にある。ゲート配線２２を挟んだソー
ス延伸部２０３、２０４は、ソース配線２３により既に
電気的接続がされている状態であるが、さらにソース配
線２３以外の接続手段であるソース延伸配線１１６が設
けられる。The configuration of the source extension 203 and the source extension 204 will be described with reference to FIGS. The source extension 203, 2
04 is in a symmetric position. Although the source extension portions 203 and 204 sandwiching the gate line 22 are already electrically connected by the source line 23, a source extension line 116 as a connection means other than the source line 23 is provided.
【００７５】なお、このソース延伸配線１１６として透
明導電膜を用いた場合、開口率の低下を防ぐことができ
る。When a transparent conductive film is used as the source extension wiring 116, a decrease in aperture ratio can be prevented.
【００７６】このようにソース配線２３を形成すること
によって、ソース配線２３が従来より下の位置に形成さ
れる。また、ソース延伸部２０３、２０４は、ソース配
線２３と同様に、ソース延伸配線１１６の下部を除い
て、ゲート絶縁膜３３が除去されており、従来のソース
配線より下の位置に形成される。By forming source wiring 23 in this manner, source wiring 23 is formed at a lower position than in the prior art. Similarly to the source wiring 23, the source extension parts 203 and 204 have the gate insulating film 33 removed except for the lower part of the source extension wiring 116, and are formed below the conventional source wiring.
【００７７】その分、ソース配線２３と画素電極２１と
の距離が長くなり、上部にある画素電極との間の容量を
低減を図ることができる。As a result, the distance between the source line 23 and the pixel electrode 21 becomes longer, and the capacitance between the source line 23 and the pixel electrode above can be reduced.
【００７８】次に、実施形態３のアクティブマトリクス
基板の製造方法について説明する。Next, a method of manufacturing the active matrix substrate according to the third embodiment will be described.
【００７９】実施形態３は実施形態１の製造方法とほぼ
同様であるが、冗長構造であるソース延伸部２０３、２
０４が異なる。共通する部分の説明は省略する。The third embodiment is almost the same as the manufacturing method of the first embodiment, except that the source extension portions 203 and 2
04 is different. Description of common parts is omitted.
【００８０】まず、ガラスなどの透明絶縁性基板３１上
に、ゲート電極３２、ゲート配線２２、ゲート絶縁膜３
３を形成する。First, a gate electrode 32, a gate wiring 22, and a gate insulating film 3 are formed on a transparent insulating substrate 31 such as glass.
Form 3
【００８１】実施形態３では、図７から図１０に示すよ
うに、ゲート配線２２およびゲート電極３２を形成後、
ゲート配線２２とソース配線２３との交差部を除くソー
ス配線２３の下部に相当する領域２００、ソース延伸部
２０３、２０４において、ゲート絶縁膜３３を除去す
る。In the third embodiment, as shown in FIGS. 7 to 10, after forming the gate wiring 22 and the gate electrode 32,
The gate insulating film 33 is removed in the region 200 corresponding to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23, and in the source extension portions 203 and 204.
【００８２】しかし、ソース配線２３とゲート配線２２
が交差している部分は、ゲート配線２２の上にゲート絶
縁膜３３が形成されている。However, the source wiring 23 and the gate wiring 22
Are crossed, a gate insulating film 33 is formed on the gate wiring 22.
【００８３】次に、半導体層３４、チャネル保護層３
５、ソース電極３６ａおよびドレイン電極３６ｂとなる
ｎ+ Ｓｉ層順次成膜して形成する。Next, the semiconductor layer 34 and the channel protection layer 3
5. An n + Si layer serving as the source electrode 36a and the drain electrode 36b is formed by sequentially forming a film.
【００８４】次に、ソース配線２３を構成する透明導電
膜３７ａ、接続電極となる透明導電膜３７ａａをスパッ
タ法により順次成膜して所定形状にパターニングする。Next, a transparent conductive film 37a constituting the source wiring 23 and a transparent conductive film 37aa serving as a connection electrode are sequentially formed by sputtering and patterned into a predetermined shape.
【００８５】この工程において、実施形態３では、ゲー
ト配線２２とソース配線２３との交差部を除くソース配
線２３の下部に相当する領域２００、ソース延伸部２０
３、２０４の所では、透明絶縁性基板３１上に直接ソー
ス配線２３を形成する。In this step, in the third embodiment, the region 200 corresponding to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23,
At positions 3 and 204, the source wiring 23 is formed directly on the transparent insulating substrate 31.
【００８６】図９に示すように、ソース配線２３とゲー
ト配線２２が交差している部分では、ゲート配線２２の
上にゲート絶縁膜３３を形成した上に、ソース配線２３
を形成する。As shown in FIG. 9, in a portion where the source wiring 23 and the gate wiring 22 intersect, a gate insulating film 33 is formed on the gate wiring 22 and then the source wiring 23 is formed.
To form
【００８７】このＴＦＴ２４付近のソース配線２３はソ
ース電極３６ａの一部を覆って、ソース延伸部２０３に
まで、透明絶縁性基板３１上に直接形成され、ソース配
線２３はゲート絶縁膜３３と同じ平面上に形成される。The source wiring 23 near the TFT 24 covers a part of the source electrode 36 a and is formed directly on the transparent insulating substrate 31 up to the source extension 203, and the source wiring 23 is in the same plane as the gate insulating film 33. Formed on top.
【００８８】ソース延伸部２０４では、ソース配線２３
を透明絶縁性基板３１上に直接形成され、ソース配線２
３はゲート絶縁膜３３と同じ平面上に形成される。In the source extension section 204, the source wiring 23
Are formed directly on the transparent insulating substrate 31 and the source wiring 2
3 is formed on the same plane as the gate insulating film 33.
【００８９】実施形態３ではソース配線を透明導電膜で
形成したが、ソース配線を透明でない導電膜もしくは金
属膜で形成しても良い。In the third embodiment, the source wiring is formed of a transparent conductive film. However, the source wiring may be formed of a non-transparent conductive film or a metal film.
【００９０】次に、図１０に示すように、ソース延伸部
２０３のソース配線２３と、ソース延伸部２０４のソー
ス配線２３との間を橋渡すように、透明導電膜を用い
て、ソース延伸配線１１６を形成する。Next, as shown in FIG. 10, the source extension wiring is formed by using a transparent conductive film so as to bridge between the source interconnection 23 of the source extension 203 and the source interconnection 23 of the source extension 204. Form 116.
【００９１】次に、その上に、層間絶縁膜３８、コンタ
クトホール２６、画素電極２１を形成し、実施形態３の
アクティブマトリクス基板を製造することができる。層
間絶縁膜３８の形成以下の説明は、実施形態１と同様で
あるので、省略する。Next, the interlayer insulating film 38, the contact hole 26, and the pixel electrode 21 are formed thereon, whereby the active matrix substrate of Embodiment 3 can be manufactured. Formation of Interlayer Insulating Film 38 The following description is the same as in the first embodiment, and will not be repeated.
【００９２】次に、図１１に、ゲート配線２２とソース
配線２３の交差部におけるソース断線の修正方法を示
す。Next, FIG. 11 shows a method of correcting a source disconnection at the intersection of the gate wiring 22 and the source wiring 23.
【００９３】図１１に示すように、ゲート配線２２とソ
ース配線２３の交差部において、異物などのために、ソ
ース配線２３に断線箇所３００が生じて、リークが発生
する。この実施形態３の構造によれば、ソース配線２３
とゲート配線２２の交差部においてリークが発生して
も、矢印に示すように、ソース延伸部２０３、ソース延
伸配線１１６、ソース延伸部２０４を通過することによ
り、リーク箇所を迂回することができ、表示画面上の欠
陥をなくすことができる。As shown in FIG. 11, at the intersection of the gate wiring 22 and the source wiring 23, a break 300 occurs in the source wiring 23 due to foreign matter or the like, and leakage occurs. According to the structure of the third embodiment, the source wiring 23
Even if a leak occurs at the intersection of the gate wiring 22 and the gate wiring 22, as shown by the arrow, the leakage can be bypassed by passing through the source extension 203, the source extension wiring 116, and the source extension 204, Defects on the display screen can be eliminated.
【００９４】（実施例４）実施形態４は、付加容量配線
を有する構造であって、ソース配線とゲート配線の交差
部およびソース配線と付加容量配線の交差部に冗長構造
を設けるものである。(Embodiment 4) The fourth embodiment has a structure having an additional capacitance line, in which a redundant structure is provided at the intersection of the source line and the gate line and at the intersection of the source line and the additional capacitance line.
【００９５】図１２は、実施形態４の液晶表示装置にお
けるアクティブマトリクス基板の１画素部分の構成を示
す平面図であり、ソース配線２３の断線やリークによる
欠陥対策として、冗長構造を設けた場合の平面図を示し
ている。図１３は、図１２のソース配線２３、ＴＦＴ２
４部分でのＨ−Ｈ断面図、図１４は冗長構造のＫ−Ｋ断
面図、図１５は冗長構造のＬ−Ｌ断面図、図１６はソー
ス配線２３のＤ−Ｄ断面図、図１７は冗長構造のＧ−Ｇ
断面図である。FIG. 12 is a plan view showing the structure of one pixel portion of the active matrix substrate in the liquid crystal display device of the fourth embodiment. In the case where a redundant structure is provided as a measure against defects caused by disconnection or leakage of the source wiring 23. FIG. FIG. 13 shows the source wiring 23 and the TFT 2 shown in FIG.
FIG. 14 is a sectional view taken along line KK of the redundant structure, FIG. 15 is a sectional view taken along line LL of the redundant structure, FIG. 16 is a sectional view taken along line DD of the source line 23, and FIG. Redundant GG
It is sectional drawing.
【００９６】実施形態４は実施形態２および実施形態３
の構造とほぼ同様であるが、冗長構造であるソースＣｓ
延伸部２０５、２０６が異なる。共通する部分の説明は
省略し、ソースＣｓ延伸部２０５、２０６の説明をす
る。The fourth embodiment is different from the second and third embodiments.
Is substantially the same as that of the source Cs
The extending portions 205 and 206 are different. The description of the common parts will be omitted, and the source Cs extending units 205 and 206 will be described.
【００９７】ＴＦＴ２４のゲート絶縁膜３３はゲート配
線２２、ゲート電極３２、付加容量配線２７を形成後、
全面に形成される。その後、実施形態４では、図１２か
ら図１７に示すように、ゲート配線２２とソース配線２
３との交差部および付加容量配線２７とソース配線２３
との交差部を除くソース配線２３の下部に相当する領域
２０１、２０２、ソース延伸部２０３、２０４、ソース
Ｃｓ延伸部２０５、２０６において、ゲート絶縁膜３３
を除去する。ＴＦＴ２４を形成後、ソース配線２３を形
成する。The gate insulating film 33 of the TFT 24 is formed after forming the gate wiring 22, the gate electrode 32 and the additional capacitance wiring 27.
It is formed on the entire surface. Thereafter, in the fourth embodiment, as shown in FIGS. 12 to 17, the gate wiring 22 and the source wiring 2
3 and the additional capacitance line 27 and the source line 23
The gate insulating film 33 is formed in regions 201 and 202 corresponding to the lower portion of the source wiring 23 excluding the intersection with the source extension portions 203 and 204 and the source Cs extension portions 205 and 206.
Is removed. After forming the TFT 24, the source wiring 23 is formed.
【００９８】ソース延伸部２０３、２０４の構成は実施
形態３と同様であるので、説明を省略する。The structure of the source extending portions 203 and 204 is the same as that of the third embodiment, and the description is omitted.
【００９９】図１２、図１４、図１５に示すように、ソ
ースＣｓ延伸部２０５、２０６の領域は、ソース配線２
３の端部から、隣接する画素電極２１の内側の一部にま
で入り込んだ領域である。As shown in FIG. 12, FIG. 14 and FIG.
3 is a region that enters from the end of the pixel electrode 3 to a part inside the adjacent pixel electrode 21.
【０１００】ＴＦＴ２４を形成後、ソース配線２３を形
成する。After forming the TFT 24, the source wiring 23 is formed.
【０１０１】このＴＦＴ２４付近のソース配線２３は、
ソース電極３６ａの一部を覆って、隣接する画素電極２
１の内側の一部にまで入り込んだ領域であるソース延伸
部２０３に、透明絶縁性基板３１上に直接形成される。
従って、ソース配線２３はゲート絶縁膜３３と同じ平面
上に形成される。The source wiring 23 near the TFT 24 is
The adjacent pixel electrode 2 covers a part of the source electrode 36a.
1 is formed directly on the transparent insulating substrate 31 in the source extension portion 203 which is a region that extends into a part of the inside of the substrate 1.
Therefore, the source wiring 23 is formed on the same plane as the gate insulating film 33.
【０１０２】図１６に示すように、ソース配線２３とゲ
ート配線２２が交差している部分では、ゲート配線２２
の上にゲート絶縁膜３３を形成し、その上にソース配線
２３を形成している。As shown in FIG. 16, where the source wiring 23 and the gate wiring 22 intersect, the gate wiring 22
The gate insulating film 33 is formed thereon, and the source wiring 23 is formed thereon.
【０１０３】また、ソースＣｓ延伸部２０５とソースＣ
ｓ延伸部２０６の構成について、図１４、図１５を用い
て説明する。付加容量配線２７を挟んで、ソースＣｓ延
伸部２０５、２０６の箇所にソース配線２３を形成す
る。付加容量配線２７を挟んだソースＣｓ延伸部２０
５、２０６のソース配線２３どうしは、ソース配線２３
により既に電気的接続がされている状態であるが、さら
にソース配線２３以外の接続手段であるソースＣｓ延伸
配線１２６が設けられる。The source Cs extending portion 205 and the source C
The configuration of the s extending section 206 will be described with reference to FIGS. The source line 23 is formed at the source Cs extending portions 205 and 206 with the additional capacitance line 27 interposed therebetween. Source Cs extending portion 20 sandwiching additional capacitance wiring 27
5 and 206, the source wiring 23
Is already in an electrically connected state, but a source Cs extending wiring 126 as a connecting means other than the source wiring 23 is further provided.
【０１０４】なお、このソースＣｓ延伸配線１２６とし
て透明導電膜を用いた場合、開口率の低下を防ぐことが
できる。When a transparent conductive film is used as the source Cs extending wiring 126, a decrease in aperture ratio can be prevented.
【０１０５】このようにソース配線２３を形成すること
によって、ソース配線２３が従来より下の位置に形成さ
れる。また、ソース延伸部２０３、２０４は、ソース配
線２３と同様に、ソース延伸配線１１６の下部を除い
て、ゲート絶縁膜３３が除去されており、ソース配線２
３が従来より下の位置に形成される。また、ソースＣｓ
延伸部２０５、２０６は、ソース配線２３と同様に、ソ
ースＣｓ延伸配線１２６を除いて、ゲート絶縁膜３３が
除去されており、従来のソース配線２３より下の位置に
形成される。By forming source wiring 23 in this manner, source wiring 23 is formed at a position lower than the conventional one. In the source extension portions 203 and 204, the gate insulating film 33 is removed except for the lower portion of the source extension line 116, as in the case of the source line 23.
3 is formed at a lower position than before. Also, the source Cs
Like the source wiring 23, the extended portions 205 and 206 have the gate insulating film 33 removed except for the source Cs extended wiring 126, and are formed below the conventional source wiring 23.
【０１０６】その分、ソース配線２３と画素電極２１と
の距離が長くなり、上部にある画素電極間の容量を低減
を図ることができる。Accordingly, the distance between the source line 23 and the pixel electrode 21 becomes longer, and the capacitance between the upper pixel electrodes can be reduced.
【０１０７】次に、実施形態４のアクティブマトリクス
基板の製造方法について説明する。Next, a method of manufacturing the active matrix substrate according to the fourth embodiment will be described.
【０１０８】実施形態４は実施形態２および実施形態３
の製造方法とほぼ同様であり、冗長構造であるソースＣ
ｓ延伸部２０５、２０６が異なる。共通する部分の説明
は省略する。The fourth embodiment is different from the second and third embodiments.
Is substantially the same as that of the source C.
The s extending portions 205 and 206 are different. Description of common parts is omitted.
【０１０９】まず、ガラスなどの透明絶縁性基板３１上
に、ゲート電極３２、ゲート配線２２、付加容量配線２
７、ゲート絶縁膜３３を形成する。First, a gate electrode 32, a gate wiring 22, and an additional capacitance wiring 2 are formed on a transparent insulating substrate 31 such as glass.
7. A gate insulating film 33 is formed.
【０１１０】実施形態４では、図１２から図１７に示す
ように、ゲート配線２２、ゲート電極３２、付加容量配
線２７を形成後、ゲート配線２２とソース配線２３との
交差部を除くソース配線２３の下部に相当する領域２０
１、２０２、ソース延伸部２０３、２０４、ソースＣｓ
延伸部２０５、２０６において、ゲート絶縁膜３３を除
去する。In the fourth embodiment, as shown in FIGS. 12 to 17, after the gate wiring 22, the gate electrode 32, and the additional capacitance wiring 27 are formed, the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23 is formed. 20 corresponding to the lower part of
1, 202, source extension parts 203, 204, source Cs
In the extending portions 205 and 206, the gate insulating film 33 is removed.
【０１１１】しかし、ソース配線２３とゲート配線２２
が交差している部分は、ゲート配線２２の上にゲート絶
縁膜３３が形成されている。However, the source wiring 23 and the gate wiring 22
Are crossed, a gate insulating film 33 is formed on the gate wiring 22.
【０１１２】次に、半導体層３４、チャネル保護層３
５、ソース電極３６ａおよびドレイン電極３６ｂとなる
ｎ+ Ｓｉ層順次成膜して形成する。Next, the semiconductor layer 34 and the channel protection layer 3
5. An n + Si layer serving as the source electrode 36a and the drain electrode 36b is formed by sequentially forming a film.
【０１１３】次に、ソース配線２３および接続電極２５
を構成する透明導電膜３７ａ、３７ａａをスパッタ法に
より順次成膜して所定形状にパターニングする。Next, the source wiring 23 and the connection electrode 25
Are sequentially formed by sputtering and patterned into a predetermined shape.
【０１１４】この工程において、実施形態４では、ゲー
ト配線２２とソース配線２３との交差部および付加容量
配線２７とソース配線２３との交差部を除くソース配線
２３の下部に相当する領域２０１、２０２、ソース延伸
部２０３、２０４、ソースＣｓ延伸部２０５、２０６の
所では、透明絶縁性基板３１上に直接ソース配線２３を
形成する。In this step, in the fourth embodiment, regions 201 and 202 corresponding to the lower portion of the source wiring 23 except for the intersection between the gate wiring 22 and the source wiring 23 and the intersection between the additional capacitance wiring 27 and the source wiring 23. The source wiring 23 is formed directly on the transparent insulating substrate 31 at the source extension portions 203 and 204 and the source Cs extension portions 205 and 206.
【０１１５】図１６に示すように、ソース配線２３とゲ
ート配線２２が交差している部分およびソース配線２３
と付加容量配線２７が交差している部分では、ゲート配
線２２および付加容量配線２７の上にゲート絶縁膜３３
を形成した上に、ソース配線２３を形成する。As shown in FIG. 16, the portion where the source wiring 23 and the gate wiring 22 intersect and the source wiring 23
The gate insulating film 33 on the gate wiring 22 and the additional capacitance wiring 27
Is formed, and then the source wiring 23 is formed.
【０１１６】このＴＦＴ２４付近のソース配線２３はソ
ース電極３６ａの一部を覆って、ソース延伸部２０３に
まで、透明絶縁性基板３１上に直接形成される。従っ
て、ソース配線２３はゲート絶縁膜３３と同じ平面上に
形成される。The source wiring 23 near the TFT 24 covers a part of the source electrode 36a and is formed directly on the transparent insulating substrate 31 up to the source extension 203. Therefore, the source wiring 23 is formed on the same plane as the gate insulating film 33.
【０１１７】ソース延伸部２０４では、ソース配線２３
を透明絶縁性基板３１上に直接形成され、ソース配線２
３はゲート絶縁膜３３と同じ平面上に形成される。In the source extension section 204, the source wiring 23
Are formed directly on the transparent insulating substrate 31 and the source wiring 2
3 is formed on the same plane as the gate insulating film 33.
【０１１８】付加容量配線２７付近のソース配線２３
は、ソースＣｓ延伸部２０５、２０６において、透明絶
縁性基板３１上に直接形成され、ソース配線２３はゲー
ト絶縁膜３３と同じ平面上に形成される。Source wiring 23 near additional capacitance wiring 27
Are formed directly on the transparent insulating substrate 31 in the source Cs extending portions 205 and 206, and the source wiring 23 is formed on the same plane as the gate insulating film 33.
【０１１９】実施形態４ではソース配線を透明導電膜で
形成したが、ソース配線を透明でない導電膜もしくは金
属膜で形成しても良い。In the fourth embodiment, the source wiring is formed of a transparent conductive film. However, the source wiring may be formed of a non-transparent conductive film or a metal film.
【０１２０】次に、図１７に示すように、ソース延伸部
２０３のソース配線２３と、ソース延伸部２０４のソー
ス配線２３との間をはしわたすように、透明導電膜を用
いて、ソース延伸配線１１６を形成する。さらに、ソー
スＣｓ延伸部２０５のソース配線２３と、ソースＣｓ延
伸部２０６のソース配線２３との間を橋渡すように、透
明導電膜を用いて、ソースＣｓ延伸配線１２６を形成す
る。Next, as shown in FIG. 17, a transparent conductive film is used to extend the source wiring 23 between the source wiring 23 of the source extension 203 and the source wiring 23 of the source extension 204. The wiring 116 is formed. Further, a source Cs extended wiring 126 is formed using a transparent conductive film so as to bridge between the source wiring 23 of the source Cs extending part 205 and the source wiring 23 of the source Cs extending part 206.
【０１２１】次に、その上に、層間絶縁膜３８、コンタ
クトホール２６、画素電極２１を形成し、実施形態４の
アクティブマトリクス基板を製造することができる。層
間絶縁膜３８の形成以下の説明は、実施形態２および実
施形態３と同様であるので、省略する。Next, the interlayer insulating film 38, the contact hole 26, and the pixel electrode 21 are formed thereon, and the active matrix substrate of the fourth embodiment can be manufactured. Formation of Interlayer Insulating Film 38 The following description is the same as in the second and third embodiments, and will not be repeated.
【０１２２】次に、図１８に、ゲート配線２２とソース
配線２３の交差部および付加容量配線２７とソース配線
２２の交差部におけるソース断線の修正方法を示す。FIG. 18 shows a method of correcting a source disconnection at the intersection between the gate wiring 22 and the source wiring 23 and at the intersection between the additional capacitance wiring 27 and the source wiring 22.
【０１２３】図１８に示すように、ゲート配線２２とソ
ース配線２３の交差部、付加容量配線２７とソース配線
２３の交差部において、異物などのために、ソース配線
２３に断線箇所３００が生じて、リークが発生する。As shown in FIG. 18, at the intersection of the gate wiring 22 and the source wiring 23, and at the intersection of the additional capacitance wiring 27 and the source wiring 23, a break 300 occurs in the source wiring 23 due to foreign matter or the like. , Causing a leak.
【０１２４】この実施形態４の構造によれば、ソース配
線２３と付加容量配線２７の交差部においてリークが発
生しても、矢印に示すように、ソースＣｓ延伸部２０
５、ソースＣｓ延伸配線１２６、ソースＣｓ延伸部２０
６を通過することにより、リーク箇所を迂回することが
でき、表示画面上の欠陥をなくすことができる。According to the structure of the fourth embodiment, even if a leak occurs at the intersection of the source line 23 and the additional capacitance line 27, as shown by the arrow, the source Cs extending portion 20
5, source Cs extension wiring 126, source Cs extension part 20
By passing through 6, it is possible to bypass the leak location and eliminate defects on the display screen.
【０１２５】また、ソース配線２３とゲート配線２２の
交差部においてリークが発生した場合、図１８に示すよ
うに、矢印に示すように、ソース延伸部２０３、ソース
延伸配線１１６、ソース延伸部２０４を通過することに
より、リーク箇所を迂回することができ、表示画面上の
欠陥をなくすことができる。When a leak occurs at the intersection of the source wiring 23 and the gate wiring 22, as shown in FIG. 18, the source extension part 203, the source extension wiring 116, and the source extension part 204 are connected as shown by arrows. By passing through, a leak point can be bypassed, and defects on the display screen can be eliminated.
【０１２６】[0126]
【発明の効果】本発明は、層間絶縁膜上に画素電極が設
けられたアクティブマトリクス基板において、ゲート配
線もしくは付加容量配線とソース配線との交差部を除く
ソース配線下では、ゲート絶縁膜を設けない構造によ
り、ソース配線と画素電極間の容量を低減し、表示品位
の劣化を防ぐことができる。According to the present invention, in an active matrix substrate having a pixel electrode provided on an interlayer insulating film, a gate insulating film is provided under a source wiring except for an intersection between a gate wiring or an additional capacitance wiring and a source wiring. With such a structure, the capacitance between the source wiring and the pixel electrode can be reduced, and deterioration of display quality can be prevented.
【０１２７】ゲート配線もしくは付加容量配線とソース
配線との交差部近傍において、ソース配線の冗長構造を
設けることにより、交差部における断線やリークによる
画像の致命的欠陥を防ぐことができる。By providing a redundant structure of the source wiring near the intersection between the gate wiring or the additional capacitance wiring and the source wiring, it is possible to prevent a fatal defect of an image due to disconnection or leak at the intersection.
【０１２８】冗長構造を透明導電膜で形成することによ
り、開口率の低下を防ぐことができる。By forming the redundant structure with a transparent conductive film, a decrease in aperture ratio can be prevented.
【図１】実施形態１の液晶表示装置におけるアクティブ
マトリクス基板の１画素部分の構成を示す平面図であ
る。FIG. 1 is a plan view showing a configuration of one pixel portion of an active matrix substrate in a liquid crystal display device according to a first embodiment.
【図２】図１のＡ−Ａ断面図である。FIG. 2 is a sectional view taken along line AA of FIG.
【図３】図１のＢ−Ｂ断面図である。FIG. 3 is a sectional view taken along line BB of FIG. 1;
【図４】実施形態２の液晶表示装置におけるアクティブ
マトリクス基板の１画素部分の構成を示す平面図であ
る。FIG. 4 is a plan view showing a configuration of one pixel portion of an active matrix substrate in a liquid crystal display device according to a second embodiment.
【図５】図４のＣ−Ｃ断面図である。FIG. 5 is a sectional view taken along line CC of FIG. 4;
【図６】図４のＤ−Ｄ断面図である。FIG. 6 is a sectional view taken along line DD of FIG. 4;
【図７】実施形態３の液晶表示装置におけるアクティブ
マトリクス基板の１画素部分の構成を示す平面図であ
る。FIG. 7 is a plan view illustrating a configuration of one pixel portion of an active matrix substrate in a liquid crystal display device according to a third embodiment.
【図８】図７のＥ−Ｅ断面図である。FIG. 8 is a sectional view taken along line EE of FIG. 7;
【図９】図７のＦ−Ｆ断面図である。FIG. 9 is a sectional view taken along line FF of FIG. 7;
【図１０】図７のＧ−Ｇ断面図である。FIG. 10 is a sectional view taken along line GG of FIG. 7;
【図１１】ゲート配線とソース配線の交差部におけるソ
ース断線の修正方法を示す図である。FIG. 11 is a diagram showing a method of correcting a source disconnection at an intersection of a gate wiring and a source wiring.
【図１２】 実施形態４の液晶表示装置におけるアクテ
ィブマトリクス基板の１画素部分の構成を示す平面図で
ある。FIG. 12 is a plan view showing a configuration of one pixel portion of an active matrix substrate in a liquid crystal display device according to a fourth embodiment.
【図１３】図１２のＨ−Ｈ断面図である。FIG. 13 is a sectional view taken along line HH of FIG.
【図１４】図１２のＫ−Ｋ断面図である。FIG. 14 is a sectional view taken along line KK of FIG.
【図１５】図１２のＬ−Ｌ断面図である。FIG. 15 is a sectional view taken along line LL of FIG. 12;
【図１６】図１２のＤ−Ｄ断面図である。FIG. 16 is a sectional view taken along line DD of FIG. 12;
【図１７】図１２のＧ−Ｇ断面図である。FIG. 17 is a sectional view taken along line GG of FIG. 12;
【図１８】ゲート配線とソース配線の交差部と、付加容
量配線とソース配線の交差部におけるソース断線の修正
方法を示す図である。FIG. 18 is a diagram showing a method of correcting a source disconnection at an intersection between a gate wiring and a source wiring and at an intersection between an additional capacitance wiring and a source wiring.
【図１９】従来の液晶表示装置の構成を示す回路図であ
る。FIG. 19 is a circuit diagram showing a configuration of a conventional liquid crystal display device.
【図２０】従来の液晶表示装置におけるアクティブマト
リクス基板の１画素部分の構成を示す平面図である。FIG. 20 is a plan view showing a configuration of one pixel portion of an active matrix substrate in a conventional liquid crystal display device.
【図２１】図２０のＡ−Ａ断面図である。FIG. 21 is a sectional view taken along line AA of FIG. 20;
１ ２１ 画素電極 ２ ２４ ＴＦＴ ３ ２２ ゲート配線 ４ ２３ ソース配線 ５ 付加容量 ６ 共通配線 １０ ３３ ゲート絶縁膜 １１ ３１ 透明絶縁性基板 １２ ３４ 半導体層 １３ ３５ チャネル保護層 １４ａ １４ｂ ｎ+ Ｓｉ層 ２５ 接続電極 ２５ａ 付加容量電極 ２６ コンタクトホール ２７ 付加容量配線 ３２ ゲート電極 ３６ａ ソース電極 ３６ｂ ドレイン電極 ３７ａ ３７ａａ 透明導電膜 ３８ 層間絶縁膜 １１６ ソース延伸配線 １２６ ソースＣｓ延伸配線 ２００ ２０１ ２０２ 領域 ２０３ ２０４ ソース延伸部 ２０５ ２０６ ソースＣｓ延伸部 ３００ 断線箇所1 21 pixel electrode 2 24 TFT 3 22 gate wiring 4 23 source wiring 5 additional capacitance 6 common wiring 10 33 gate insulating film 11 31 transparent insulating substrate 12 34 semiconductor layer 13 35 channel protection layer 14 a 14 b n + Si layer 25 connection electrode 25a additional capacitance electrode 26 contact hole 27 additional capacitance wiring 32 gate electrode 36a source electrode 36b drain electrode 37a 37aa transparent conductive film 38 interlayer insulating film 116 source extension wiring 126 source Cs extension wiring 200 201 202 region 203 203 204 source extension 205 205 206 source Cs extension part 300 Breakage point
Claims (6)
信号配線との交差部近傍にスイッチング素子とが設けら
れ、 前記走査配線と、信号配線と、スイッチング素子の上部
に層間絶縁膜が設けられ、前記層間絶縁膜の上に透明導
電膜からなる画素電極が設けられた液晶表示装置におい
て、 前記走査配線と信号配線との交差部を除く部分は、基板
の上に直接信号配線を設けることを特徴とする液晶表示
装置。1. A scanning element, a signal element, and a switching element provided near an intersection of the scanning element and the signal element, wherein an interlayer insulating film is provided above the scanning element, the signal element, and the switching element. In a liquid crystal display device provided with a pixel electrode made of a transparent conductive film on the interlayer insulating film, a signal wiring is provided directly on a substrate except for an intersection between the scanning wiring and the signal wiring. A liquid crystal display device characterized by the above-mentioned.
けられている付加容量配線と信号配線との交差部を除く
部分は、基板の上に直接信号配線を設けることを特徴と
する請求項１記載の液晶表示装置。2. A signal wiring is provided directly on a substrate except for an intersection between an additional capacitance wiring and a signal wiring provided between the signal wirings at right angles to the signal wiring. Item 2. The liquid crystal display device according to item 1.
信号配線との交差部近傍にスイッチング素子とが設けら
れ、 前記走査配線と、信号配線と、スイッチング素子の上部
に層間絶縁膜が設けられ、前記層間絶縁膜の上に透明導
電膜からなる画素電極が設けられた液晶表示装置におい
て、 前記走査配線と信号配線との交差部毎に、走査配線を挟
んだ両側に信号配線の延伸部を設け、 前記信号配線の延伸部と、走査配線と信号配線との交差
部を除く部分は、基板の上に直接信号配線を設けること
を特徴とする液晶表示装置。3. A scanning wiring, a signal wiring, and a switching element provided near an intersection of the scanning wiring and the signal wiring, wherein an interlayer insulating film is provided above the scanning wiring, the signal wiring, and the switching element. In a liquid crystal display device provided with a pixel electrode made of a transparent conductive film on the interlayer insulating film, the signal wiring extends on both sides of the scanning wiring at each intersection of the scanning wiring and the signal wiring. A liquid crystal display device, wherein a signal line is provided directly on a substrate except for an extended portion of the signal line and an intersection of a scanning line and a signal line.
けられている付加容量配線と信号配線との交差部毎に、
前記付加容量配線を挟んだ両側に信号配線の延伸部を設
け、 前記付加容量配線を挟んだ信号配線の延伸部と、前記付
加容量配線と信号配線との交差部を除く部分は、基板の
上に直接信号配線を設けることを特徴とする請求項３に
記載の液晶表示装置。4. At each intersection of an additional capacitance wiring and a signal wiring provided between the signal wirings at right angles to the signal wiring,
An extended portion of the signal line is provided on both sides of the additional capacitance line, and a portion except for an extended portion of the signal line sandwiching the additional capacitance line and an intersection of the additional capacitance line and the signal line is formed on the substrate. 4. The liquid crystal display device according to claim 3, wherein a signal wiring is provided directly on the liquid crystal display.
伸部間は、走査配線をまたぐ形で形成され、電気的に接
続される配線を設けることを特徴とする請求項３記載の
液晶表示装置。5. The liquid crystal display according to claim 3, wherein a wiring formed so as to straddle the scanning wiring and electrically connected is provided between extending portions of the signal wiring with the scanning wiring interposed therebetween. apparatus.
の延伸部間は、付加容量配線をまたぐ形で形成され、電
気的に接続される配線を設けることを特徴とする請求項
４記載の液晶表示装置。6. The wiring according to claim 4, further comprising a wiring formed between the extending portions of the signal wiring and sandwiching the additional capacitance wiring, the wiring extending across the additional capacitance wiring and being electrically connected. Liquid crystal display.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7929497A JPH10274782A (en) | 1997-03-31 | 1997-03-31 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7929497A JPH10274782A (en) | 1997-03-31 | 1997-03-31 | Liquid crystal display device |
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1997
- 1997-03-31 JP JP7929497A patent/JPH10274782A/en active Pending
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