JPH1027007A - Process controller - Google Patents

Process controller

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Publication number
JPH1027007A
JPH1027007A JP18050796A JP18050796A JPH1027007A JP H1027007 A JPH1027007 A JP H1027007A JP 18050796 A JP18050796 A JP 18050796A JP 18050796 A JP18050796 A JP 18050796A JP H1027007 A JPH1027007 A JP H1027007A
Authority
JP
Japan
Prior art keywords
input
block
processing
process control
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18050796A
Other languages
Japanese (ja)
Inventor
Shinichi Kitagawa
伸一 北川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shimadzu Corp
Original Assignee
Shimadzu Corp
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Filing date
Publication date
Application filed by Shimadzu Corp filed Critical Shimadzu Corp
Priority to JP18050796A priority Critical patent/JPH1027007A/en
Publication of JPH1027007A publication Critical patent/JPH1027007A/en
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Abstract

PROBLEM TO BE SOLVED: To provide a process controller which can control a process without deteriorating its control ability nor receiving any restriction from the number or kind of functional blocks. SOLUTION: After a process controller is started, the controller reads the functional block information (the kind, input, and output of arithmetic operation) of an application program (ST22), then performs compilation for removing undefined input-output or functional blocks (ST23). The controller stores the compiled results in a memory (ST24) and, when the controller enters periodic operations, the controller reads out the compiled results stored in the memory (ST26) and successively execute the compiled results (ST27).

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、プラントの連続
制御に使用されるプロセス制御装置に関する。
The present invention relates to a process control device used for continuous control of a plant.

【0002】[0002]

【従来の技術】一般に、プラントを制御するプロセス制
御装置のハートウェア構成は、マイクロプロセッサとメ
モリを含むCPUボードと、4〜20mA、1〜5Vの
電気信号であるアナログ入力信号を外部より取込むマル
チプレクサ、A/D変換器を含むI/Oボードと、外部
に対しアナログ出力信号を出力するマルチプレクサ、D
/A変換器を含むI/Oボードと、外部よりデジタル入
力信号を取込むポートを含むI/Oボードと、外部に対
しデジタル出力信号を出すポートを含むI/Oボード等
を備えている。
2. Description of the Related Art Generally, a heart control system of a process control device for controlling a plant has a CPU board including a microprocessor and a memory, and an analog input signal which is an electric signal of 4 to 20 mA and 1 to 5 V. An I / O board including a multiplexer and an A / D converter, and a multiplexer that outputs an analog output signal to the outside;
An I / O board including an / A converter, an I / O board including a port for receiving a digital input signal from the outside, an I / O board including a port for outputting a digital output signal to the outside, and the like.

【0003】そして、プロセス制御装置のシステムを構
築するアプリケーションプログラムは、各機能ブロック
の演算内容とブロック間の信号結線の情報という形でメ
モリの一部に格納され、定周期動作時にはそれらの機能
ブロックの情報が順に読み出され、解釈されて処理され
ている。いわゆるインタプリタのような処理方法であ
る。
An application program for constructing a system of the process control apparatus is stored in a part of a memory in the form of information of the operation of each functional block and information of signal connection between the blocks. Are sequentially read, interpreted and processed. This is a processing method like a so-called interpreter.

【0004】上記プロセス制御装置におけるブロックの
格納例、及びその情報の格納例を説明する。図3は、そ
の格納例を示すブロック図である。ここでは、ブロック
1、ブロック2、ブロック4を使用し、ブロック3は使
用していない。入力端AI1からプロセス入力を取込
み、SQブロック1に取込み、SQブロック1はプロセ
ス量を出力し、PIDブロック4に入力している。ま
た、入力端DI1 、入力端DI2 にはそれぞれ設定増、
設定減の入力を取込み、SETブロック2に入力し、S
ETブロック2より設定量を出力して、PIDブロック
4に入力している。PIDブロック4は、さらに入力端
DI3 から自動/手動切替の信号を入力として取込み、
PID演算を行い、算出した操作量を出力端AO1 に出
力するものである。
An example of storing blocks and an example of storing the information in the process control device will be described. FIG. 3 is a block diagram showing a storage example. Here, block 1, block 2, and block 4 are used, and block 3 is not used. A process input is taken from the input terminal AI 1 , taken into the SQ block 1, and the SQ block 1 outputs a process amount and inputs it to the PID block 4. Also, the input terminal DI 1 and the input terminal DI 2 are increased in setting, respectively.
Take in the input of setting decrease, input it to SET block 2,
The set amount is output from the ET block 2 and input to the PID block 4. PID block 4 takes in the signals of the automatic / manual switch as further input from the input terminal DI 3,
Performs PID calculation, and outputs the calculated manipulated variable to the output terminal AO 1.

【0005】上記例の各ブロックの演算内容とブロック
間の結線の情報は、ブロック順に図6に示すように格納
される。各ブロックに、定義された「演算の種類を表す
コード」、「そのブロックへの入力を表すコード」が格
納される。ブロック1の演算コードはSQ(開平)を示
すコードが、また入力1はAI1 であり、入力2は無し
である。ブロック2は演算コードがSET(設定)であ
り、その入力1、入力2はDI1 とDI2 である。ブロ
ック3のように未使用のブロックには演算コードに「未
使用を表すコード」が格納される。
[0005] Information on the operation contents of each block and the connection between the blocks in the above example are stored in the order of blocks as shown in FIG. In each block, a defined “code representing the type of operation” and “code representing input to the block” are stored. Opcode block 1 code indicating the SQ (No.) is also input 1 is AI 1, input 2 is no. Block 2 is the opcode SET (set), the input 1, input 2 is DI 1 and DI 2. In an unused block such as the block 3, a "code indicating unused" is stored in the operation code.

【0006】上記した従来のプロセス制御装置におい
て、定周期動作処理を行う部分では、図5に示すよう
に、先ず初期化処理を行った(ST1)後、サンプリン
グタイムの到来毎に(ST2)全外部入力処理して、全
入力値を外部入力値エリアに一時記憶する(ST3)。
次に、ブロック処理部分では、ブロック番号Nを1とし
(ST4)、そのブロックNの演算コードを読取り(S
T5)、さらにブロックNの入力コードを読取り(ST
6)、ブロックNとその読出した入力コードの入力値を
参照し(ST7)、演算サブルーチンを呼出し、そのブ
ロックNで定義された演算を行う。例えば、上記例で、
ブロック1では、入力AI1 の入力値をSQ(開平)演
算する(ST8)。その演算結果は、ブロックNの出力
値として書込まれる(ST9)。これにて、ブロックN
での処理が終了し、続いてNを1インクリメントし(S
T10)、全ブロックが終了するまで(ST11)、S
T4に戻り、ST4〜ST11の処理を繰り返し、全ブ
ロックについて処理を行う。
In the above-mentioned conventional process control device, in the part for performing the periodic operation processing, first, as shown in FIG. 5, after the initialization processing is performed (ST1), every time the sampling time arrives (ST2), the entire processing is performed. External input processing is performed, and all input values are temporarily stored in an external input value area (ST3).
Next, in the block processing part, the block number N is set to 1 (ST4), and the operation code of the block N is read (S4).
T5), and further read the input code of block N (ST
6) With reference to the block N and the input value of the read input code (ST7), an arithmetic subroutine is called, and the arithmetic defined by the block N is performed. For example, in the above example,
In block 1, SQ (square root) operation is performed on the input value of the input AI 1 (ST8). The calculation result is written as the output value of block N (ST9). With this, block N
Is completed, and then N is incremented by 1 (S
T10) Until all blocks are completed (ST11), S
Returning to T4, the processing of ST4 to ST11 is repeated, and processing is performed for all blocks.

【0007】全ブロックの処理が終了する(ST11)
と、外部出力定義されたコードに対応するブロックNの
出力値エリアを参照して、全外部出力処理を行い(ST
13)、ST2に戻り、次のサンプリングタイムの到来
を待つ。この種、プロセス制御装置は外部でアプリケー
ションプログラムを作成して、CPUボードにダウンロ
ードしたり、CPUロードからアップロードして、アプ
リケーションプログラムに変更を加える場合、機能のブ
ロックの態様(イメージ)で扱える利点がある。
The processing of all blocks is completed (ST11).
With reference to the output value area of the block N corresponding to the code defined as the external output, and performs all external output processing (ST
13) Return to ST2 and wait for the next sampling time to arrive. This type of process control device has the advantage that, when an application program is created externally and downloaded to the CPU board or uploaded from the CPU load and changes are made to the application program, the process program can be handled in the form of a functional block (image). is there.

【0008】[0008]

【発明が解決しようとする課題】上記した従来のプロセ
ス制御装置は、インタプリタ的な処理方法であるため、
順に全外部入力処理を行い、ブロック毎に演算コード、
入力、出力を読取り、その入力値を参照し、演算サブル
ーチンを実行し、また、定義されたブロックの出力値を
参照して、全外部出力処理を行うものであるから、実行
速度が遅い。そのために、定周期で実行できる機能ブロ
ックの数や種類に制約が大きくなる。かといって、逆に
多くの機能ブロックの処理を行おうとすると、これら多
くのブロックの処理を残すことなく、終了させる必要が
あり、実行周期を延ばさざるを得ない。しかし、実行周
期(サンプリング周期)をより長くすると、制御性能が
低下するという問題があった。
The above-described conventional process control device is an interpreted processing method.
All external input processing is performed in order, and the operation code,
Since the input and output are read, the input values are referred to, an arithmetic subroutine is executed, and all the external output processing is performed by referring to the output values of the defined blocks, the execution speed is low. For this reason, the number and types of functional blocks that can be executed at regular intervals are greatly restricted. On the contrary, if many functional blocks are to be processed, it is necessary to terminate the processing without leaving the processing of these many blocks, and the execution cycle must be extended. However, if the execution cycle (sampling cycle) is made longer, there is a problem that the control performance is reduced.

【0009】この発明は上記問題点に着目してなされた
ものであって、制御性能を落とすことがなく、それでい
て機能ブロックの数や種類に制約を受けないプロセス制
御装置を提供することを目的としている。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a process control apparatus which does not reduce control performance and is not restricted by the number and types of functional blocks. I have.

【0010】[0010]

【課題を解決するための手段】この発明のプロセス制御
装置は、マイクロプロセッサとメモリを含むCPUボー
ドと、4〜20mA、1〜5V等の電気信号であるアナ
ログ信号または接点ON/OFF等のデジタル信号を外
部と入出力するI/Oボードからなるものにおいて、プ
ロセス制御を行う処理を、機能ブロックの組合せの態様
でアプリケーションプログラムを前記CPUボードのメ
モリの一部に格納し、前記CPUボードの動作開始時
に、アプリケーションプログラムをコンパイルして最適
化し、その後はコンパイルされたアプリケーションプロ
グラムを定周期で実行する機能を備えている。
A process control apparatus according to the present invention comprises a CPU board including a microprocessor and a memory, an analog signal as an electric signal such as 4 to 20 mA, 1 to 5 V, or a digital signal such as a contact ON / OFF. In an I / O board for inputting and outputting signals to and from an external device, a process for performing process control is performed by storing an application program in a part of a memory of the CPU board in the form of a combination of functional blocks. At the start, the program has a function of compiling and optimizing an application program, and thereafter executing the compiled application program at regular intervals.

【0011】[0011]

【発明の実施の形態】以下、実施の形態により、この発
明をさらに詳細に説明する。図1は、この発明の一実施
形態プロセス制御装置のハードウェア構成を示すブロッ
ク図である。このプロセス制御装置は、マイクロプロセ
ッサ12とメモリ13を含むCPUボード11と、4〜
20mA、1〜5Vの電気信号であるアナログ入力信号
AI1 、…、AI16を外部より取込むマルチプレクサ2
2、A/D変換器23を含むI/Oボード21と、外部
に対しアナログ出力信号AO1 、…、AO16を出力する
マルチプレクサ32、D/A変換器33を含むI/Oボ
ード31と、外部よりデジタル入力信号DI1 、…、D
16を取込むポート42を含むI/Oボード41と、外
部に対しデジタル出力信号DO1 、…、DO16を出すポ
ート52を含むI/Oボード51を備えている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail with reference to embodiments. FIG. 1 is a block diagram showing a hardware configuration of a process control device according to an embodiment of the present invention. The process control device includes a CPU board 11 including a microprocessor 12 and a memory 13;
A multiplexer 2 which receives analog input signals AI 1 ,..., AI 16 which are electric signals of 20 mA and 1 to 5 V from outside.
2, an I / O board 21 including an A / D converter 23, a multiplexer 32 for outputting analog output signals AO 1 ,..., AO 16 to the outside, and an I / O board 31 including a D / A converter 33. , D 1 ,..., D
And I / O board 41 includes a port 42 for taking in I 16, the digital output signal DO 1 to external, ..., and an I / O board 51 includes a port 52 for issuing a DO 16.

【0012】もっとも、この実施形態プロセス制御装置
のハードウェア構成は、通常のよく知られたものであ
り、特徴があるわけではない。この実施形態の最も特徴
とするところは、メモリに格納されるアプリケーション
プログラムにある。すなわち、この実施形態プロセス制
御装置は、定周期動作に入る前に、機能ブロック情報の
読取りと、コンパイルを実行し、コンパイル結果を格納
エリアに書込み、定周期動作中はこの格納してあるコン
パイル結果を読み出して実行する。コンパイル結果の実
行は、必要な処理だけ行う。したがって、定義されてい
ない入出力や機能ブロックの処理をしない。コードから
実際の値のアドレスを探すような参照処理も出ないの
で、従来方式に比べて、定周期動作部分の処理に要する
時間が少なくなる。
However, the hardware configuration of the process control apparatus according to the embodiment is an ordinary well-known one, and does not have a characteristic. The most characteristic feature of this embodiment lies in an application program stored in a memory. That is, the process control apparatus of this embodiment reads the functional block information and executes the compilation before starting the periodic operation, writes the compilation result in the storage area, and stores the compiled result during the periodic operation. Is read and executed. The execution of the compilation result is performed only for the necessary processing. Therefore, processing of undefined input / output and functional blocks is not performed. Since there is no reference processing for searching for the address of the actual value from the code, the time required for processing in the fixed-period operation portion is shorter than in the conventional method.

【0013】図2は、この実施形態プロセス制御装置の
動作を説明するためのフローチャートである。起動され
ると、先ず初期化処理等を行い(ST21)、機能ブロ
ック情報の読取りを行い(ST22)、コンパイルを実
行する(ST23)。これにより、上記したように、定
義されていない入出力や未使用ブロックは外されること
になる。コンパイル後、その結果を格納エリアに格納す
る(ST24)。図4にコンパイル結果を格納エリアに
格納した例を示している。この例は、図3に例示するア
プリケーションプログラムをコンパイルしたものであ
り、AI1 入力処理、入力AI1 をもとに開平SQの処
理、DI1 入力処理、DI2 入力処理、入力DI1 と入
力DI2 をもとに設定SETの処理、DI3 入力処理、
SQの出力とSETの出力とDI3 をもとにPIDの処
理、PIDの出力をもとにAO1 出力処理と、処理が順
に配列される。以上のコンパイルの実行及びコンパイル
結果の格納は、起動の初期に実行される。
FIG. 2 is a flowchart for explaining the operation of the process control apparatus according to this embodiment. When activated, first, initialization processing and the like are performed (ST21), functional block information is read (ST22), and compilation is performed (ST23). As a result, as described above, undefined input / output and unused blocks are removed. After compiling, the result is stored in the storage area (ST24). FIG. 4 shows an example in which the compilation result is stored in the storage area. In this example, the application program illustrated in FIG. 3 is compiled, and AI 1 input processing, square root SQ processing based on input AI 1 , DI 1 input processing, DI 2 input processing, and input DI 1 are input. Setting SET processing based on DI 2 , DI 3 input processing,
PID processing based on the SQ output, SET output, and DI 3 , AO 1 output processing based on the PID output, and processing are sequentially arranged. The above-mentioned execution of compilation and storage of the compilation result are executed at the beginning of the startup.

【0014】定周期動作部分に入ると、サンプリングタ
イムの到来(ST25)毎に、コンパイル結果を格納エ
リアから順次読取り(ST26)、コンパイル結果の各
処理を順次実行する(ST27)。処理が終了するとS
T25に戻り、次のサンプリングタイムの到来を待つ。
In the fixed-period operation section, the compile result is sequentially read from the storage area every time the sampling time comes (ST25) (ST26), and each process of the compile result is sequentially executed (ST27). When processing is completed, S
The process returns to T25 and waits for the next sampling time.

【0015】[0015]

【発明の効果】この発明によれば、CPUボードのメモ
リの一部に機能ブロックの情報が格納されているため、
外部から見た場合、アプリケーションプログラムが扱い
やすい(アップロード、ダウンロード、外部での作成、
変色がやりやすい)とうい利点を生かしたままで、定周
期ブロックにおける機能ブロックの処理を高速化でき
る。起動から定周期動作に入るまでの期間は、従来方式
に比べ長くなるが、制御性能に影響するわけではなく問
題にならない。
According to the present invention, the information of the functional blocks is stored in a part of the memory of the CPU board.
From an external perspective, application programs are easy to handle (upload, download, external creation,
The processing of the functional blocks in the fixed-period block can be sped up while taking advantage of the advantage that the color change is easily performed. The period from the start to the start of the fixed-cycle operation is longer than that of the conventional method, but does not affect the control performance and is not a problem.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施形態プロセス制御装置のハー
ドウェア構成を示すブロック図である。
FIG. 1 is a block diagram illustrating a hardware configuration of a process control device according to an embodiment of the present invention.

【図2】同実施形態プロセス制御装置の処理動作を説明
するためのフロー図である。
FIG. 2 is a flowchart for explaining a processing operation of the process control device of the embodiment.

【図3】同実施形態プロセス制御装置に適用されるアプ
リケーションプログラムの格納例を示す図である。
FIG. 3 is a diagram showing a storage example of an application program applied to the process control device of the embodiment.

【図4】図3のアプリケーションプログラムをコンパイ
ルして、格納エリアに格納した状態を示す図である。
FIG. 4 is a diagram showing a state in which the application program of FIG. 3 is compiled and stored in a storage area.

【図5】従来のプロセス制御装置の処理動作を説明する
ためのフロー図である。
FIG. 5 is a flowchart illustrating a processing operation of a conventional process control device.

【図6】従来のプロセス制御装置において、図3のアプ
リケーションプログラムのブロックの情報格納例を示す
図である。
6 is a diagram showing an example of information storage of blocks of the application program of FIG. 3 in a conventional process control device.

【符号の説明】[Explanation of symbols]

11 CPUボード 12 マイクロプロセッサ 13 メモリ 21 アナログ入力信号I/Oボード 31 アナログ出力信号I/Oボード 41 デジタル入力信号I/Oボード 51 デジタル出力信号I/Oボード Reference Signs List 11 CPU board 12 Microprocessor 13 Memory 21 Analog input signal I / O board 31 Analog output signal I / O board 41 Digital input signal I / O board 51 Digital output signal I / O board

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】マイクロプロセッサとメモリを含むCPU
ボードと、4〜20mA、1〜5V等の電気信号である
アナログ信号または接点ON/OFF等のデジタル信号
を外部と入出力するI/Oボードからなるプロセス制御
装置において、 プロセス制御を行う処理を、機能ブロックの組合せの態
様でアプリケーションプログラムを前記CPUボードの
メモリの一部に格納し、前記CPUボードの動作開始時
に、アプリケーションプログラムをコンパイルして最適
化し、その後はコンパイルされたアプリケーションプロ
グラムを定周期で実行する機能を備えたことを特徴とす
るプロセス制御装置。
1. A CPU including a microprocessor and a memory.
In a process control device including a board and an I / O board for inputting / outputting an analog signal which is an electric signal such as 4 to 20 mA, 1 to 5 V or a digital signal such as a contact ON / OFF to / from the outside, a process for performing process control is performed. Storing the application program in a part of the memory of the CPU board in the form of a combination of functional blocks, compiling and optimizing the application program at the start of the operation of the CPU board, and then executing the compiled application program at a fixed interval. A process control device, characterized in that the process control device is provided with a function to be executed on a computer.
JP18050796A 1996-07-10 1996-07-10 Process controller Pending JPH1027007A (en)

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