JPH10260897A - キャッシュシステム - Google Patents

Abstract

(57)【要約】 【課題】本発明は、各プロセッサからのアクセスによる
共有バスの競合の発生を抑制できるとともに、複数キャ
ッシュ間でのコヒーレンシ制御の処理を簡素化でき、キ
ャッシュからメモリへのアクセスに複数の独立して動作
するバスをもつことにより競合を抑制できるキャッシュ
システムを提供することを課題とする。 【解決手段】組をなすキャッシュライン間でのキャッシ
ュラインデータのコヒーレンシ処理を行なうために、各
組毎に独立した信号ラインＵＬ１をもち、キャッシュラ
イン制御部１６ｂはプロセッサ１１ｂからのアドレスＡ
１に応じて、キャッシュラインＬ２１のフラグ、タグか
ら、キャッシュライン−メモリ／キャッシュライン間、
及びキャッシュ−プロセッサ間でのメモリアクセス／デ
ータ転送処理等を行なう。またアドレスＡ１に対してキ
ャッシュライン制御部１６ａに応ずることによってキャ
ッシュラインＬ１１とのコヒーレンシ処理を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムに適用されるキャッシュシステムに係り、特に
複数のプロセッサがそれぞれ独立にアクセス可能なキャ
ッシュをもつ共有メモリ型マルチプロセッサシステムに
適用して好適なキャッシュシステムに関する。

【０００２】

【従来の技術】従来、複数のプロセッサが共有バスによ
って接続され、各プロセッサが共有バスに接続されたメ
モリを共有する、共有メモリ型マルチプロセッサシステ
ムが提案されている。

【０００３】この種、バス接続による共有メモリ型マル
チプロセッサシステムに於いては、同時に複数のプロセ
ッサがメモリアクセスを行なう場合、共有バスの利用で
競合が発生する。

【０００４】この際のプロセッサからのアクセスによる
共有バスの競合の発生を抑制するために、図１１に示す
ように、各プロセッサ毎に独立してアクセス可能なキャ
ッシュ（cache memory）を備えたシステムが提案されて
いる。

【０００５】図１１に於いて、ＰＵ1 ，ＰＵ2 はマルチ
プロセッサシステムの主要素となるプロセッサ、ＣＭ1
，ＣＭ2 は各プロセッサ（ＰＵ1 ，ＰＵ2 ）毎に独立
して設けられたキャッシュ（インラインキャッシュ）、
ＭＥＭは各プロセッサ（ＰＵ1，ＰＵ2 ）が共有するメ
インメモリ、Ｓ−ＢＵＳは共有バス、ｃｌはキャッシュ
内のキャッシュラインである。

【０００６】この図１１に示すシステムでは、システム
内に複数のキャッシュ（ＣＭ1 ，ＣＭ2 ）が存在するこ
とから、同じアドレスのデータが複数のキャッシュ中に
存在する場合に、このようなキャッシュ間で共有される
データの一貫性を保証するため、キャッシュコヒーレン
シ（cache coherency ）制御の処理を行なう必要があ
る。

【０００７】これに対して、図１２に示すシステムで
は、複数プロセッサが１つのキャッシュを共有すること
によって、複数キャッシュを持つシステムでのコヒーレ
ンシ制御を不要としている。

【０００８】図１２に於いて、ＰＵ1 ，ＰＵ2 は上記同
様のプロセッサ、ＳＣＭは各プロセッサＰＵ1 ，ＰＵ2
が共有するキャッシュ（共有キャッシュ）、ＭＥＭは各
プロセッサＰＵ1 ，ＰＵ2 が共有するメインメモリ（こ
こではバンク分けされている）、ＣＢはクロスバー、ｂ
１〜ｂ４はメインメモリ内のバンク、ｃｌはキャッシュ
内のキャッシュラインである。

【０００９】この図１２に示す共有キャッシュ（ＳＣ
Ｍ）は、割り当てられたアドレスが異なるとき独立にア
クセス可能なポートを複数もち、クロスバー（ＣＢ）を
介して、接続されたプロセッサ（ＰＵ1 ，ＰＵ2 ）がア
クセスするアドレスによって適当なポートを選択するこ
とにより、複数のプロセッサ（ＰＵ1 ，ＰＵ2 ）が同時
に共有キャッシュ（ＳＣＭ）をアクセスできるようにし
ている。

【００１０】この図１２に於けるキャッシュ（ＳＣＭ）
からメモリ（ＭＥＭ）へのアクセスについて、各キャッ
シュライン（ｃｌ）が割り当てられたアドレスのメモリ
をアクセスするためのバスを複数もち、各バスが独立に
動作することによってメモリアクセスでの競合を抑制す
る。

【００１１】上記した各システムに於いてはそれぞれに
以下に示す問題点をもつ。即ち図１１に示すシステムで
は、バス接続された複数のキャッシュ間でのキャッシュ
コヒーレンシ制御の処理のために、キャッシュはプロセ
ッサからのアクセスについて、共有バス又はメモリを利
用してキャッシュ間で通信をすることにより、データ共
有の検出、及びその場合に一貫性を保つ処理を行なう。

【００１２】そのため、キャッシュ間通信のためのプロ
トコルには、キャッシュコヒーレンシ制御のためのキャ
ッシュコヒーレンシプロトコルを処理する機能が要求さ
れ、複雑な処理を必要とする。

【００１３】更に複数キャッシュからメモリアクセスが
発生する場合に、共有バスの利用で競合が発生する。一
方、図１２に示すシステムでは、プロセッサがキャッシ
ュをアクセスする際にクロスバーを介するためのオーバ
ヘッドが発生する。

【００１４】この図１２の共有キャッシュでは、複数の
プロセッサで同時に発生したアクセスのアドレスが異な
る場合でも、各アドレスが割り当てられたキャッシュの
ポートが同じ場合にポートの競合が発生する。

【００１５】更に、キャッシュを共有することによっ
て、プロセッサのキャッシュの利用に於いて、各プロセ
ッサが他のプロセッサの影響を受け、最悪の場合にはキ
ャッシュラインの競合によるスラッシングが発生する。

【００１６】

【発明が解決しようとする課題】上記したように、図１
１に示すような各プロセッサ毎に独立してアクセス可能
なキャッシュを備えたシステムに於いては、バス接続さ
れた複数のキャッシュ間でのキャッシュコヒーレンシ制
御の処理のために、キャッシュ間通信のためのプロトコ
ルに、キャッシュコヒーレンシ制御のためのキャッシュ
コヒーレンシプロトコルを処理する機能が要求されるこ
とから複雑な処理を必要とし、更に複数キャッシュから
メモリアクセスが発生する場合に、共有バスの利用で競
合が発生するという問題があった。

【００１７】又、図１２に示すような複数プロセッサが
１つのキャッシュを共有するシステムに於いては、プロ
セッサがキャッシュをアクセスする際にクロスバーを介
するためにオーバヘッドが発生するという問題があり、
又、複数のプロセッサで同時に発生したアクセスのアド
レスが異なる場合でも、各アドレスが割り当てられたキ
ャッシュのポートが同じ場合にポートの競合が発生する
という問題があった。更に、キャッシュを共有すること
によって、プロセッサのキャッシュの利用に於いて、各
プロセッサが他のプロセッサの影響を受け、最悪の場合
にはキャッシュラインの競合によるスラッシングが発生
するという問題があった。。

【００１８】本発明は上記実情に鑑みなされたもので、
複数のプロセッサがそれぞれ独立にアクセス可能なキャ
ッシュをもつ共有メモリ型マルチプロセッサシステムに
於いて、簡素な構成で高性能化が容易に図れるキャッシ
ュシステムを提供することを目的とする。

【００１９】即ち、本発明は、複数のプロセッサがそれ
ぞれ独立にアクセス可能なキャッシュを備えることによ
って、各プロセッサからのアクセスによる共有バスの競
合の発生を抑制することができるとともに、複数キャッ
シュ間でのコヒーレンシ制御の処理を簡素化でき、キャ
ッシュからメモリへのアクセスに複数の独立して動作す
るバスをもつことにより競合を抑制することのできるキ
ャッシュシステムを提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、複数のプロセ
ッサがそれぞれ独立にアクセス可能なキャッシュをもつ
共有メモリ型マルチプロセッサシステムのキャッシュシ
ステムに於いて、同じアドレスを処理の対象とする複数
のキャッシュの各キャッシュラインを一組として、組を
なすキャッシュライン間でのキャッシュラインデータの
コヒーレンシ処理及びメモリアクセス処理を行なう機構
を組毎に有してなる構成としたことを特徴とする。

【００２１】このような構成により、実際にデータを共
有する可能性のある複数キャッシュのライン間で直接コ
ヒーレンシ制御の処理を行なうことによって、バス又は
メモリを利用するキャッシュ間通信プロトコルによるコ
ヒーレンシ制御での処理を不要とし、異なるアドレスを
処理の対象とするキャッシュラインとは独立したメモリ
アクセス処理機構を有することによってメモリアクセス
での競合を解決することができる。更に、上記した組単
位でのキャッシュのモジュール化が可能となり、任意容
量の高性能キャッシュを容易に実現できる。

【００２２】又、本発明は、複数のプロセッサがそれぞ
れ独立にアクセス可能なキャッシュをもつ共有メモリ型
マルチプロセッサシステムのキャッシュシステムに於い
て、同じアドレスを処理の対象とする、複数のキャッシ
ュの各キャッシュラインを一組として、組をなすキャッ
シュライン間でのキャッシュラインデータのコヒーレン
シ処理及びメモリアクセス処理を行なう機構を、複数組
をグループとしてグループ毎に有することを特徴とす
る。

【００２３】このような構成により、実際にデータを共
有する可能性のある複数キャッシュのラインの組につい
て、複数の組からなるグループ内で直接コヒーレンシ制
御の処理を行なうことによって、バス又はメモリを利用
するキャッシュ間通信プロトコルによるコヒーレンシ制
御での処理を不要とし、異なるアドレスを処理の対象と
する他のグループとは独立したメモリアクセス処理機構
を有することによって、メモリアクセスでの競合を解決
することができる。

【００２４】更にこのシステム構成に於いても、上記し
たグループ単位でのキャッシュのモジュール化が可能と
なり、任意容量の高性能キャッシュを容易に実現でき
る。又、本発明は、複数のプロセッサがそれぞれ独立に
アクセス可能なキャッシュをもつ共有メモリ型マルチプ
ロセッサシステムのキャッシュシステムに於いて、同じ
アドレスを処理の対象とする、複数のキャッシュの各キ
ャッシュラインセットを一組として、組をなすキャッシ
ュラインセット間でのキャッシュラインデータのコヒー
レンシ処理及びメモリアクセス処理を行なう機構を組毎
に有してなることを特徴とする。

【００２５】このような構成により、実際にデータを共
有する可能性のある複数キャッシュのラインセット間で
直接コヒーレンシ制御の処理を行なうことによって、バ
ス又はメモリを利用するキャッシュ間通信プロトコルに
よるコヒーレンシ制御での処理を不要とし、異なるアド
レスを処理の対象とするキャッシュラインセットとは独
立したメモリアクセス処理機構を有することによって、
メモリアクセスでの競合を解決することができる。

【００２６】更にこのシステム構成に於いても、上記し
た組単位でのキャッシュのモジュール化が可能となり、
任意容量の高性能キャッシュを容易に実現できる。又、
本発明は、複数のプロセッサがそれぞれ独立にアクセス
可能なキャッシュをもつ共有メモリ型マルチプロセッサ
システムのキャッシュシステムに於いて、同じアドレス
を処理の対象とする複数のキャッシュの各キャッシュラ
インセットを一組として、組をなすキャッシュラインセ
ット間でのキャッシュラインデータのコヒーレンシ処理
及びメモリアクセス処理を行なう機構を、複数組をグル
ープとして、グループ毎に有してなることを特徴とす
る。

【００２７】このような構成により、実際にデータを共
有する可能性のある複数キャッシュのラインセットの組
について、複数の組からなるグループ内で直接コヒーレ
ンシ制御の処理を行なうことによって、バス又はメモリ
を利用するキャッシュ間通信プロトコルによるコヒーレ
ンシ制御での処理を不要とし、異なるアドレスを処理の
対象とする他のグループとは独立したメモリアクセス処
理機構を有することによってメモリアクセスでの競合を
解決することができる。更にこのシステム構成に於いて
も、上記したグループ単位でのキャッシュのモジュール
化が可能となり、任意容量の高性能キャッシュを容易に
実現できる。

【００２８】

【発明の実施の形態】以下図面を参照して本発明の実施
形態を説明する。先ず、図１及び図２と、図９に示すア
ドレスフォーマットを参照して本発明の第１実施形態を
説明する。

【００２９】図１は本発明の第１実施形態によるマルチ
プロセッサシステムの構成を示すブロック図である。図
１に於いて、１１ａ，１１ｂはマルチプロセッサシステ
ムの主要素をなすプロセッサ（ＰＵ１，ＰＵ２）であ
り、１２ａ，１２ｂは上記各プロセッサ（ＰＵ１，ＰＵ
２）１１ａ，１１ｂ毎にそれぞれ独立して設けられたイ
ンライン形のキャッシュ（ＣＭ１，ＣＭ２）である。

【００３０】１３は上記各プロセッサ（ＰＵ１，ＰＵ
２）１１ａ，１１ｂが共有するメインメモリ（ＭＥＭ）
であり、ここでは４つのメモリバンク（ｂ１，ｂ２，ｂ
３，ｂ４）にバンク分けされる。

【００３１】Ａ１はプロセッサ（ＰＵ１）１１ａで扱う
プロセッサアドレス、Ａ２はプロセッサ（ＰＵ２）１１
ｂで扱うプロセッサアドレス、Ｄ１はプロセッサ（ＰＵ
１）１１ａで扱うプロセッサデータ入出力，Ｄ２はプロ
セッサ（ＰＵ２）１１ｂで扱うプロセッサデータ入出力
である。

【００３２】Ｌ１１〜Ｌ１４はプロセッサ（ＰＵ１）１
１ａに対応して設けられたキャッシュ（ＣＭ１）１２ａ
の各キャッシュライン、Ｌ２１〜Ｌ２４はプロセッサ
（ＰＵ２）１１ｂに対応して設けられたキャッシュ（Ｃ
Ｍ２）１２ｂの各キャッシュラインである。

【００３３】図２は上記図１で組となるキャッシュライ
ンＬ１１，Ｌ２１と、これに対応するメモリバンクｂ１
との間での処理を説明するためのブロック図であり、図
１と同一部分に同一符号を付してその説明を省略する。

【００３４】図２に於いて、１４ａはプロセッサアドレ
スＡ１をデコードするアドレスデコーダ、１４ｂはプロ
セッサアドレスＡ２をデコードするアドレスデコーダ、
１５はメモリバンクｂ１を制御の対象とするメモリ制御
部、１６ａはキャッシュラインＬ１１を制御の対象とす
るキャッシュライン制御部，１６ｂはキャッシュライン
Ｌ２１を制御の対象とするキャッシュライン制御部であ
る。尚、図中、Ｔはキャッシュライン内のタグを示し、
Ｄはデータを示す。

【００３５】この第１実施形態に於けるマルチプロセッ
サシステムは、図１に示すように、２つのプロセッサ
（ＰＵ１，ＰＵ２）１１ａ，１１ｂと、この各プロセッ
サ（ＰＵ１，ＰＵ２）１１ａ，１１ｂにそれぞれ独立し
て接続されたキャッシュ（ＣＭ１，ＣＭ２）１２ａ，１
２ｂと、上記各プロセッサ（ＰＵ１，ＰＵ２）１１ａ，
１１ｂが共有するメインメモリ（ＭＥＭ）１３とを有し
て構成される。

【００３６】上記キャッシュ（ＣＭ１，ＣＭ２）１２
ａ，１２ｂは、この例では、それぞれ４つのキャッシュ
ラインＬ１１〜Ｌ１４、Ｌ２１〜Ｌ２４からなるダイレ
クトマップ・ライトバック型キャッシュで、各キャッシ
ュラインＬ１１〜Ｌ１４、Ｌ２１〜Ｌ２４のサイズは６
４バイトである。

【００３７】このキャッシュ（ＣＭ１，ＣＭ２）１２
ａ，１２ｂは、それぞれ対応するプロセッサ（Ｐ１，Ｐ
２）１１ａ，１１ｂから出力される、図９に示すよう
な、１６ビットのアドレスによりアクセスされる。

【００３８】ここでは、アドレスの第７，第６ビットの
値（“００”，“０１”，“１０”，“１１”）によっ
て４つのラインから、その一つを選択し、第１５ビット
から第８ビットまでの８ビットをタグ（Ｔ）として利用
する。

【００３９】キャッシュラインの組を構成する、キャッ
シュラインＬ１１とＬ２１、Ｌ１２とＬ２２、Ｌ１３と
Ｌ２３、Ｌ１４とＬ２４は、それぞれ上記した第７，６
ビットの値で選択される。

【００４０】メインメモリ（ＭＥＭ）１３は、４つのメ
モリバンク（ｂ１，ｂ２，ｂ３，ｂ４）からなり、各
々、キャッシュラインＬ１１とＬ２１、Ｌ１２とＬ２
２、Ｌ１３とＬ２３、Ｌ１４とＬ２４の組に対応する。

【００４１】キャッシュ（ＣＭ１，ＣＭ２）１２ａ，１
２ｂ間のコヒーレンシ制御、及びメモリアクセス制御の
処理は、キャッシュラインの組み（Ｌ１ｉとＬ２ｉ）と
対応するメモリバンク（Ｂｉ）（ｉ＝１〜４）を単位と
して単位毎に独立に処理できる。

【００４２】図２に上記単位での１つの、キャッシュラ
インの組み（Ｌ１１とＬ２１）と、これに対応するメモ
リバンクｂ１を示す。キャッシュラインＬ１１とＬ２１
は、各々ラインの状態（Ｉ：無効，Ｖ：有効，Ｍ：更
新）を示すフラグと、格納しているデータのアドレスタ
グと、データを保持する。キャッシュライン制御部１６
ａはキャッシュラインＬ１１の制御を行なう。即ち、キ
ャッシュライン制御部１６ａはプロセッサ（ＰＵ１）１
１ａからのアクセスアドレスＡ１に応じて、キャッシュ
ラインＬ１１のフラグ、タグから、キャッシュライン−
メモリ／キャッシュライン間、及びキャッシュ−プロセ
ッサ間でのメモリアクセス／データ転送処理等を行な
う。また、アドレスＡ２に対してキャッシュライン制御
部１６ｂに応ずることによってキャッシュラインＬ２１
とのコヒーレンシ処理を行なう。

【００４３】キャッシュライン制御部１６ｂは同様にキ
ャッシュラインＬ２１の制御を行なう。即ち、キャッシ
ュライン制御部１６ｂはプロセッサ（ＰＵ２）１１ｂか
らのアクセスアドレスＡ２に応じて、キャッシュライン
Ｌ２１のフラグ、タグから、キャッシュライン−メモリ
／キャッシュライン間、及びキャッシュ−プロセッサ間
でのメモリアクセス／データ転送処理等を行なう。また
アドレスＡ１に対してキャッシュライン制御部１６ａに
応ずることによってキャッシュラインＬ１１とのコヒー
レンシ処理を行なう。

【００４４】これらの組をなすキャッシュライン間での
キャッシュラインデータのコヒーレンシ処理を行なうた
めに、ここでは各組毎に独立した信号ライン（ＵＬ１）
をもつ。

【００４５】メモリ制御部１５は、プロセッサ（ＰＵ
１）１１ａからのアドレスＡ１及びキャッシュライン制
御部１６ａ、又はプロセッサ（ＰＵ２）１１ｂからのア
ドレスＡ２及びキャッシュライン制御部１６ｂから送ら
れるメモリアクセスアドレス及び制御によって、メモリ
バンクｂ１をアクセスする。

【００４６】この際のキャッシュライン制御部１６ａと
メモリ制御部１５による処理を以下の処理（１）に示
す。尚、処理（１）に於いて、［Ａ］の桁はキャッシュ
ラインＬ１１の状態（Ｉ：無効，Ｖ：有効，Ｍ：更
新）、［Ｂ］の桁はアクセス対象、［Ｃ］の桁はキャッ
シュライン制御部１６ａ及びメモリ制御部１５の処理を
示している。

【００４７】 処理（１） ［Ａ］［Ｂ］ ［Ｃ］ ↓ ↓ ↓ … ………………… …………………………… Ｉ A1 Read Miss →Ｖ，Ｌ１１データ更新 A1 Write Miss →Ｍ，Ｌ１１データ更新 … ………………… …………………………… Ｖ A1 replace →Ｉ A1 Read Hit （→Ｖ） A1 Write Hit →Ｍ A2 Write Hit →Ｉ … ………………… …………………………… Ｍ A1 replace →Ｉ，ｂ１へデータ転送 A1 Read Hit （→Ｍ） A1 Write Hit （→Ｍ） A2 Read Hit →Ｖ，ｂ１，Ｌ２１へデータ転送 A2 Write Hit →Ｉ，Ｌ２１へデータ転送 … ………………… …………………………… また、キャッシュライン制御部１６ｂとメモリ制御部１
５による処理を以下の処理（２）に示す。尚、処理
（２）に於いて、［Ａ］の桁はキャッシュラインＬ２１
の状態（Ｉ：無効，Ｖ：有効，Ｍ：更新）、［Ｂ］の桁
はアクセス対象、［Ｃ］の桁はキャッシュライン制御部
１６ｂ及びメモリ制御部１５の処理を示している。

【００４８】 処理（２） ［Ａ］［Ｂ］ ［Ｃ］ ↓ ↓ ↓ … ………………… …………………………… Ｉ A2 Read Miss →Ｖ，Ｌ２１データ更新 A2 Write Miss →Ｍ，Ｌ２１データ更新 … ………………… …………………………… Ｖ A1 Write Hit →Ｉ A2 replace →Ｉ A2 Read Hit （→Ｖ） A2 Write Hit →Ｍ … ………………… …………………………… Ｍ A1 Read Hit →Ｖ，ｂ１，Ｌ１１へデータ転送 A1 Write Hit →Ｉ，Ｌ１１へデータ転送 A2 replace →Ｉ，ｂ１へデータ転送 A2 Read Hit （→Ｍ） A2 Write Hit （→Ｍ） … ………………… …………………………… 状態Ｍ又はＶでミスの場合、先にリプレースの処理が行
なわれ、次に（状態Ｉでの）ミスの処理が行なわれる。
例として、状態ＶのキャッシュラインＬ２１でＡ２につ
いてリードミスが起きた場合、初めに状態ＶでのＡ２リ
プレース処理が行なわれて状態Ｉとなり、次に状態Ｉで
のリードミス処理が行なわれる。

【００４９】プロセッサアドレスＡ１，Ａ２から同時に
同一アドレスの状態更新要求が発生し、その処理で競合
が発生する場合、プロセッサ（ＰＵ１）１１ａによる処
理が優先され、Ａ１の処理終了後、Ａ２の処理が行なわ
れる。例として、状態ＭのキャッシュラインＬ２１で、
Ａ１ライトヒットとＡ２リードミスによるリプレースが
同時に発生した場合、Ａ１ライトヒットでの処理が行な
われて状態はＩになり（その際、キャッシュラインＬ１
２では状態ＩでのＡ１ライトミスの処理が行なわれ
る）、次にＡ２によるリプレースの処理は行なわれず、
状態ＩでのＡ２リードミスの処理が行なわれる（その
際、キャッシュラインＬ１２では状態ＭでのＡ２リード
ヒットの処理が行なわれる）。

【００５０】これにより、プロセッサ（ＰＵ１，ＰＵ
２）１１ａ，１１ｂはそれぞれ独立にアクセスし利用で
きるキャッシュ（ＣＭ１，ＣＭ２）１２ａ，１２ｂを備
えることが可能となる。

【００５１】キャッシュ間のコヒーレンシ制御の処理
は、組となるキャッシュラインの制御部間で直接制御さ
れることによって処理され、複雑になるバスやメモリを
介してのキャッシュ間通信による処理を必要としない。

【００５２】プロセッサ（ＰＵ１，ＰＵ２）１１ａ，１
１ｂ間で、明示的に共有データの可能性がない異なるラ
インの組を利用している場合には、各々の処理は完全に
独立して行なうことができる。そのため、コヒーレンシ
処理やメモリアクセス処理での競合を抑制することがで
きる。

【００５３】上記した第１実施形態に於いては、実際に
データを共有する可能性のある複数キャッシュのライン
間で直接コヒーレンシ制御の処理を行なうことから、バ
スまたはメモリを利用するキャッシュ間通信プロトコル
によるコヒーレンシ制御での処理を不要とし、異なるア
ドレスを処理の対象とするキャッシュラインとは独立し
たメモリアクセス処理機構を有することによって、メモ
リアクセスでの競合を解決することができる。

【００５４】次に、図３及び図４と、図１０に示すアド
レスフォーマットを参照して本発明の第２実施形態を説
明する。図３は本発明の第２実施形態によるマルチプロ
セッサシステムの構成を示すブロック図である。

【００５５】図３に於いて、２１ａ，２１ｂはマルチプ
ロセッサシステムの主要素をなすプロセッサ（ＰＵ１，
ＰＵ２）であり、２２ａ，２２ｂは上記各プロセッサ
（ＰＵ１，ＰＵ２）２１ａ，２１ｂ毎にそれぞれ独立し
て設けられたキャッシュ（ＣＭ１，ＣＭ２）である。

【００５６】２３は上記各プロセッサ（ＰＵ１，ＰＵ
２）２１ａ，２１ｂが共有するメインメモリ（ＭＥＭ）
であり、ここでは４つのメモリバンク（ｂ１，ｂ２，ｂ
３，ｂ４）にバンク分けされる。

【００５７】Ａ１はプロセッサ（ＰＵ１）２１ａのプロ
セッサアドレス、Ａ２はプロセッサ（ＰＵ２）２１ｂの
プロセッサアドレス、Ｄ１はプロセッサ（ＰＵ１）２１
ａのプロセッサデータ入出力，Ｄ２はプロセッサ（ＰＵ
２）２１ｂのプロセッサデータ入出力である。

【００５８】Ｌ１１〜Ｌ１８はプロセッサ（ＰＵ１）２
１ａに対応して設けられたキャッシュ（ＣＭ１）２２ａ
の各キャッシュライン、Ｌ２１〜Ｌ２８はプロセッサ
（ＰＵ２）２１ｂに対応して設けられたキャッシュ（Ｃ
Ｍ２）２２ｂの各キャッシュラインである。

【００５９】図４は上記図３で組となるキャッシュライ
ンＬ１１，Ｌ２１、及びキャッシュラインＬ１５，Ｌ２
５からなるグループに対応するメモリバンクｂ１との間
での処理を説明するためのブロック図であり、図３と同
一部分に同一符号を付してその説明を省略する。

【００６０】図４に於いて、２４ａはプロセッサアドレ
スＡ１をデコードするアドレスデコーダ、２４ｂはプロ
セッサアドレスＡ２をデコードするアドレスデコーダ、
２５はメモリバンクｂ１を制御の対象とするメモリ制御
部、２６ａ，２６ａはキャッシュラインＬ１１，Ｌ１５
を制御の対象とするキャッシュライン制御部，２６ｂ，
２６ｂはキャッシュラインＬ２１，Ｌ２５を制御の対象
とするキャッシュライン制御部である。尚、図中、Ｔは
キャッシュライン内のタグを示し、Ｄはデータを示す。

【００６１】この第２実施形態に於けるマルチプロセッ
サシステムは、図３に示すように、２つのプロセッサ
（ＰＵ１，ＰＵ２）２１ａ，２１ｂと、この各プロセッ
サ（ＰＵ１，ＰＵ２）２１ａ，２１ｂにそれぞれ独立し
て接続されたキャッシュ（ＣＭ１，ＣＭ２）２２ａ，２
２ｂと、上記各プロセッサ（ＰＵ１，ＰＵ２）２１ａ，
２１ｂが共有するメインメモリ（ＭＥＭ）２３とを有し
て構成される。

【００６２】上記キャッシュ（ＣＭ１，ＣＭ２）２２
ａ，２２ｂは、この例では、それぞれ８つのキャッシュ
ライン（Ｌ１１〜Ｌ１４，Ｌ１５〜Ｌ１８）、（Ｌ２１
〜Ｌ２４，Ｌ２５〜Ｌ２８）からなるダイレクトマップ
・ライトバック型キャッシュで、各キャッシュライン
（Ｌ１１〜Ｌ１４，Ｌ１５〜Ｌ１８）、（Ｌ２１〜Ｌ２
４，Ｌ２５〜Ｌ２８）のサイズは６４バイトである。

【００６３】このキャッシュ（ＣＭ１，ＣＭ２）２２
ａ，２２ｂは、それぞれ対応するプロセッサ（Ｐ１，Ｐ
２）２１ａ，２１ｂから出力される図１０に示すよう
な、１６ビットのアドレスによりアクセスされる。

【００６４】ここでは、アドレスの第８，第７，第６ビ
ットの値（“０００”，“００１”，“０１０”，“０
１１”，“１００”，“１０１”，“１１０”，“１１
１”）によって８つのラインから、その一つを選択し、
第１５ビットから第９ビットをタグ（Ｔ）として利用す
る。

【００６５】この値で選択されるキャッシュラインＬ１
１とＬ２１、Ｌ１２とＬ２２、Ｌ１３とＬ２３、Ｌ１４
とＬ２４、Ｌ１５とＬ２５、Ｌ１６とＬ２６、Ｌ１７と
Ｌ２７、Ｌ１８とＬ２８は、それぞれキャッシュライン
の組を構成し、２つの組（図４ではＬ１１，Ｌ２１の組
と、Ｌ１５，Ｌ２５の組）を一つのグループとして、計
４つのグループを構成する。

【００６６】メインメモリ（ＭＥＭ）２３は４つのメモ
リバンクｂ１，ｂ２，ｂ３，ｂ４からなり、各々、キャ
ッシュラインＬ１１とＬ２１とＬ１５とＬ２５、Ｌ１２
とＬ２２とＬ１６とＬ２６、Ｌ１３とＬ２３とＬ１７と
Ｌ２７、Ｌ１４とＬ２４とＬ１８とＬ２８のグループに
対応する。

【００６７】キャッシュ（ＣＭ１，ＣＭ２）２２ａ，２
２ｂ間のコヒーレンシ制御とメモリアクセス制御の処理
はキャッシュラインのグループと対応するメモリバンク
を単位として単位毎に独立に処理できる。

【００６８】図４に上記単位での１つとして、キャッシ
ュラインＬ１１とＬ１２、Ｌ１５とＬ２５の組からなる
グループと、これに対応するメモリバンクｂ１を示す。
これら単位毎にキャッシュライン間でのキャッシュライ
ンデータのコヒーレンシ処理を行なうために、ここでは
各グループ毎に独立した信号ライン（ＵＬ２）をもつ。

【００６９】尚、メモリ制御部２５の制御を含めた他の
動作処理については上記した第１実施形態から容易に類
推されるので、ここではその説明を省略する。上記した
第２実施形態に於いては、実際にデータを共有する可能
性のある複数キャッシュのラインの組について、複数の
組からなるグループ内で直接コヒーレンシ制御の処理を
行なうことから、バスまたはメモリを利用するキャッシ
ュ間通信プロトコルによるコヒーレンシ制御での処理を
不要とし、異なるアドレスを処理の対象とする他のグル
ープとは独立したメモリアクセス処理機構を有すること
によって、メモリアクセスでの競合を解決することがで
きる。

【００７０】次に、図５及び図６と、図９に示すアドレ
スフォーマットを参照して本発明の第３実施形態を説明
する。図５は本発明の第３実施形態によるマルチプロセ
ッサシステムの構成を示すブロック図である。

【００７１】図５に於いて、３１ａ，３１ｂはマルチプ
ロセッサシステムの主要素をなすプロセッサ（ＰＵ１，
ＰＵ２）であり、３２ａ，３２ｂは上記各プロセッサ
（ＰＵ１，ＰＵ２）３１ａ，３１ｂ毎にそれぞれ独立し
て設けられたキャッシュ（ＣＭ１，ＣＭ２）である。

【００７２】３３は上記各プロセッサ（ＰＵ１，ＰＵ
２）３１ａ，３１ｂが共有するメインメモリ（ＭＥＭ）
であり、ここでは４つのメモリバンク（ｂ１，ｂ２，ｂ
３，ｂ４）にバンク分けされる。

【００７３】Ａ１はプロセッサ（ＰＵ１）３１ａのプロ
セッサアドレス、Ａ２はプロセッサ（ＰＵ２）３１ｂの
プロセッサアドレス、Ｄ１はプロセッサ（ＰＵ１）３１
ａのプロセッサデータ入出力，Ｄ２はプロセッサ（ＰＵ
２）３１ｂのプロセッサデータ入出力である。

【００７４】Ｌ１１ａ，Ｌ１１ｂ，Ｌ１２ａ，Ｌ１２
ｂ，Ｌ１３ａ，Ｌ１３ｂ，Ｌ１４ａ，Ｌ１４ｂは、プロ
セッサ（ＰＵ１）３１ａに対応して設けられたキャッシ
ュ（ＣＭ１）３２ａの各キャッシュライン、Ｌ２１ａ，
Ｌ２１ｂ，Ｌ２２ａ，Ｌ２２ｂ，Ｌ２３ａ，Ｌ２３ｂ，
Ｌ２４ａ，Ｌ２４ｂはプロセッサ（ＰＵ２）３２１ｂに
対応して設けられたキャッシュ（ＣＭ２）３２ｂの各キ
ャッシュラインである。

【００７５】図６は上記図５で組となるキャッシュライ
ンＬ１１（ａ，ｂ），Ｌ２１（ａ，ｂ）と、これに対応
するメモリバンクｂ１との間での処理を説明するための
ブロック図であり、図５と同一部分に同一符号を付して
その説明を省略する。

【００７６】図６に於いて、３４ａはプロセッサアドレ
スＡ１をデコードするアドレスデコーダ、３４ｂはプロ
セッサアドレスＡ２をデコードするアドレスデコーダ、
３５はメモリバンクｂ１を制御の対象とするメモリ制御
部、３６ａ，３６ａはキャッシュラインＬ１１ａ，Ｌ１
１ｂを制御の対象とするキャッシュライン制御部，３６
ｂ，３６ｂはキャッシュラインＬ２１ａ，Ｌ２１ｂを制
御の対象とするキャッシュライン制御部である。

【００７７】３７ａ，３７ｂはキャッシュラインセット
制御部であり、このうち、キャッシュラインセット制御
部３７ａは、２ウェイセットアソシアティブでの制御、
キャッシュライン制御部３６ａ，３６ａからキャッシュ
ラインセットＬ１１ａ，Ｌ１１ｂでのタグのミス／ヒッ
ト判定、及びキャッシュライン制御部３６ａ，３６ａ間
で処理の競合が発生する場合のライン選択処理等を行な
う。又、キャッシュラインセット制御部３７ｂは、同じ
くキャッシュライン制御部３６ｂ，３６ｂからキャッシ
ュラインセットＬ２１ａ，Ｌ２１ｂでのタグのミス／ヒ
ット判定、及びキャッシュライン制御部３６ｂ，３６ｂ
間で処理の競合が発生する場合のライン選択処理等を行
なう。

【００７８】この第３実施形態に於けるマルチプロセッ
サシステムは、図５に示すように、２つのプロセッサ
（ＰＵ１，ＰＵ２）３１ａ，３１ｂと、この各プロセッ
サ（ＰＵ１，ＰＵ２）３１ａ，３１ｂにそれぞれ独立し
て接続されたキャッシュ（ＣＭ１，ＣＭ２）３２ａ，３
２ｂと、上記各プロセッサ（ＰＵ１，ＰＵ２）３１ａ，
３１ｂが共有するメインメモリ（ＭＥＭ）３３とを有し
て構成される。

【００７９】上記キャッシュ（ＣＭ１，ＣＭ２）３２
ａ，３２ｂは、この例では、それぞれ２つのキャッシュ
ラインを含む、４つのキャッシュラインセット（Ｌ１１
ａ・Ｌ１１ｂ、Ｌ１２ａ・Ｌ１２ｂ、Ｌ１３ａ・Ｌ１３
ｂ、Ｌ１４ａ・Ｌ１４ｂ、又はＬ２１ａ・Ｌ２１ｂ、Ｌ
２２ａ・Ｌ２２ｂ、Ｌ２３ａ・Ｌ２３ｂ、Ｌ２４ａ・Ｌ
２４ｂ）からなる２ウェイセットアソシアティブ・ライ
トバック型キャッシュで、各キャッシュラインのサイズ
は６４バイトである。

【００８０】このキャッシュ（ＣＭ１，ＣＭ２）３２
ａ，３２ｂは、それぞれ対応するプロセッサ（Ｐ１，Ｐ
２）３１ａ，３１ｂから出力される図９に示すような、
１６ビットのアドレスによりアクセスされる。

【００８１】ここでは、アドレスの第７，６ビットの値
（“００”，“０１”，“１０”，“１１”）によっ
て、４つのセットから、その一つを選択し、第１５ビッ
トから第８ビットをタグ（Ｔ）として利用する。

【００８２】この値で選択されるキャッシュラインＬ１
１ａ・Ｌ１１ｂとＬ２１ａ・Ｌ２１ｂ、Ｌ１２ａ・Ｌ１
２ｂとＬ２２ａ・Ｌ２２ｂ、Ｌ１３ａ・Ｌ１３ｂとＬ２
３ａ・Ｌ２３ｂ、Ｌ１４ａ・Ｌ１４ｂとＬ２４ａ・Ｌ２
４ｂはそれぞれキャッシュラインセットの組を構成す
る。

【００８３】メインメモリ（ＭＥＭ）３３は４つのメモ
リバンクｂ１，ｂ２，ｂ３，ｂ４からなり、各々、キャ
ッシュラインセットＬ１１ａ・Ｌ１１ｂとＬ２１ａ・Ｌ
２１ｂ、Ｌ１２ａ・Ｌ１２ｂとＬ２２ａ・Ｌ２２ｂ、Ｌ
１３ａ・Ｌ１３ｂとＬ２３ａ・Ｌ２３ｂ、Ｌ１４ａ・Ｌ
１４ｂとＬ２４ａ・Ｌ２４ｂの各組に対応する。

【００８４】キャッシュ（ＣＭ１，ＣＭ２）３２ａ，３
２ｂ間のコヒーレンシ制御とメモリアクセス制御の処理
は、キャッシュラインセットの組みと対応するメモリバ
ンクを単位として単位毎に独立に処理できる。

【００８５】図６に上記単位での１つとして、キャッシ
ュラインセットＬ１１ａ・Ｌ１１ｂとＬ２１ａ・Ｌ２１
ｂの組みと、これに対応するメモリバンクｂ１を示す。
これら単位毎にキャッシュライン間でのキャッシュライ
ンデータのコヒーレンシ処理を行なうために、ここでは
上記各組毎に独立した信号ライン（ＵＬ３）をもつ。

【００８６】キャッシュラインセット制御部３７ａは、
２ウェイセットアソシアティブでの制御、キャッシュラ
イン制御部３６ａ，３６ａからキャッシュラインセット
Ｌ１１ａ，Ｌ１１ｂでのタグのミス／ヒット判定、及び
キャッシュライン制御部３６ａ，３６ａ相互間で処理の
競合が発生する場合のライン選択処理等を行なう。

【００８７】この際のキャッシュライン制御部３６ａ，
３６ａ、及びキャッシュラインセット制御部３７ａとメ
モリ制御部３５による処理を以下の処理（３）に示す。
尚、処理（３）に於いて、［Ａ］の桁はキャッシュライ
ンＬ１１ａ／Ｌ１１ｂの状態（Ｉ：無効，Ｖ：有効，
Ｍ：更新）、［Ｂ］の桁はアクセス対象、［Ｃ］の桁は
キャッシュラインセット制御部３７ａ、キャッシュライ
ン制御部３６ａ，３６ａ、及びメモリ制御部３５の処理
を示している。

【００８８】 処理（３） ［Ａ］ ［Ｂ］ ［Ｃ］ ↓ ↓ ↓ … ………………… …………………………… Ｉ／Ｉ A1 Read Miss Ｌ１１ａ→Ｖ，Ｌ１１ａデータ更新 A1 Write Miss Ｌ１１ａ→Ｍ，Ｌ１１ａデータ更新 … ………………… …………………………… Ｉ／Ｖ A1 Read Miss Ｌ１１ａ→Ｖ，Ｌ１１ａデータ更新 A1 Write Miss Ｌ１１ａ→Ｍ，Ｌ１１ａデータ更新 A1 Read Hit Ｌ１１ｂ→Ｖ A1 Write Hit Ｌ１１ｂ→Ｍ A2 Write Hit Ｌ１１ｂ→Ｉ … ………………… …………………………… Ｖ／Ｉ A1 Read Miss Ｌ１１ｂ→Ｖ，Ｌ１１ｂデータ更新 A1 Write Miss Ｌ１１ｂ→Ｍ，Ｌ１１ｂデータ更新 A1 Read Hit Ｌ１１ａ→Ｖ A1 Write Hit Ｌ１１ａ→Ｍ A2 Write Hit Ｌ１１ａ→Ｉ … ………………… …………………………… Ｉ／Ｍ A1 Read Miss Ｌ１１ａ→Ｖ，Ｌ１１ａデータ更新 A1 Write Miss Ｌ１１ａ→Ｍ，Ｌ１１ａデータ更新 A1 Read Hit Ｌ１１ｂ→Ｍ A1 Write Hit Ｌ１１ｂ→Ｍ A2 Read Hit Ｌ１１ｂ→Ｖ，ｂ１，Ｌ２１ａ／ｂへデータ転送 A2 Write Hit Ｌ１１ｂ→Ｉ，Ｌ２１ａ／ｂへデータ転送 … ………………… …………………………… Ｍ／Ｉ A1 Read Miss Ｌ１１ｂ→Ｖ，Ｌ１１ｂデータ転送 A1 Write Miss Ｌ１１ｂ→Ｍ，Ｌ１１ｂデータ転送 A1 Read Hit Ｌ１１ａ→Ｍ A1 Write Hit Ｌ１１ａ→Ｍ A2 Read Hit Ｌ１１ａ→Ｖ，ｂ１，Ｌ２１ａ／ｂへデータ転送 A2 Write Hit Ｌ１１ａ→Ｉ，Ｌ２１ａ／ｂへデータ転送 … ………………… …………………………… Ｖ／Ｖ A1 replace Ｌ１１ａ→Ｉ A1 Read Hit hitLine →Ｖ A1 Write Hit hitLine →ＶＩ A2 Write Hit hitLine →Ｉ … ………………… …………………………… Ｖ／Ｍ A1 replace Ｌ１１ａ→Ｉ A1 Read Hit hitLine （Ｖ→ＶｏｒＭ→Ｍ） A1 Write Hit hitLine Ｖ→ＭｏｒＭ→Ｍ A2 Read Hit hitLine Ｖ→ＶorＭ→Ｖ，ｂ１，Ｌ２１ａ／ｂ へデータ転送 A2 Write Hit hitLine Ｖ→ＩorＭ→Ｉ，Ｌ２１ａ／ｂ へデータ転送 … ………………… …………………………… Ｍ／Ｖ A1 replace Ｌ１１ｂ→Ｉ A1 Read Hit hitLine （Ｍ→ＭｏｒＶ→Ｖ） A1 Write Hit hitLine Ｍ→ＭｏｒＶ→Ｍ A2 Read Hit hitLine Ｍ→Ｖ，ｂ１，Ｌ２１ａ／ｂ へデータ転送orＶ→Ｖ A2 Write Hit hitLine Ｍ→Ｉ，Ｌ２１ａ／ｂ へデータ転送orＶ→Ｉ … ………………… …………………………… Ｍ／Ｍ A1 replace Ｌ１１ａ→Ｉ，ｂ１へデータ転送 A1 Read Hit hitLine （Ｍ→Ｍ） A1 Write Hit hitLine （Ｍ→Ｍ） A2 Read Hit hitLine Ｍ→Ｖ，ｂ１，Ｌ２１ａ／ｂ へデータ転送 A2 Write Hit hitLine Ｍ→Ｉ，Ｌ２１ａ／ｂへデータ転送 … ………………… …………………………… 上記したような第３実施形態に於いては、実際にデータ
を共有する可能性のある複数キャッシュのラインセット
間で直接コヒーレンシ制御の処理を行なうことから、バ
スまたはメモリを利用するキャッシュ間通信プロトコル
によるコヒーレンシ制御での処理を不要とし、異なるア
ドレスを処理の対象とするキャッシュラインセットとは
独立したメモリアクセス処理機構を有することによっ
て、メモリアクセスでの競合を解決することができる。

【００８９】次に、図７及び図８を参照して本発明の第
４実施形態を説明する。図７は本発明の第４実施形態に
よるマルチプロセッサシステムの構成を示すブロック図
である。

【００９０】図７に於いて、４１ａ，４１ｂはマルチプ
ロセッサシステムの主要素をなすプロセッサ（ＰＵ１，
ＰＵ２）であり、４２ａ，４２ｂは上記各プロセッサ
（ＰＵ１，ＰＵ２）４１ａ，４１ｂ毎にそれぞれ独立し
て設けられたキャッシュ（ＣＭ１，ＣＭ２）である。

【００９１】４３は上記各プロセッサ（ＰＵ１，ＰＵ
２）４１ａ，４１ｂが共有するメインメモリ（ＭＥＭ）
であり、ここでは４つのメモリバンク（ｂ１，ｂ２，ｂ
３，ｂ４）にバンク分けされる。

【００９２】Ａ１はプロセッサ（ＰＵ１）４１ａのプロ
セッサアドレス、Ａ２はプロセッサ（ＰＵ２）４１ｂの
プロセッサアドレス、Ｄ１はプロセッサ（ＰＵ１）４１
ａのプロセッサデータ入出力，Ｄ２はプロセッサ（ＰＵ
２）４１ｂのプロセッサデータ入出力である。

【００９３】Ｌ１１ａ，Ｌ１１ｂ，Ｌ１２ａ，Ｌ１２
ｂ，Ｌ１３ａ，Ｌ１３ｂ，Ｌ１４ａ，Ｌ１４ｂ，Ｌ１５
ａ，Ｌ１５ｂ，Ｌ１６ａ，Ｌ１６ｂ，Ｌ１７ａ，Ｌ１７
ｂ，Ｌ１８ａ，Ｌ１８ｂは、それぞれプロセッサ（ＰＵ
１）４１ａに対応して設けられたキャッシュ（ＣＭ１）
４２ａの各キャッシュライン、Ｌ２１ａ，Ｌ２１ｂ，Ｌ
２２ａ，Ｌ２２ｂ，Ｌ２３ａ，Ｌ２３ｂ，Ｌ２４ａ，Ｌ
２４ｂ，Ｌ２５ａ，Ｌ２５ｂ，Ｌ２６ａ，Ｌ２６ｂ，Ｌ
２７ａ，Ｌ２７ｂ，Ｌ２８ａ，Ｌ２８ｂは、それぞれプ
ロセッサ（ＰＵ２）４２１ｂに対応して設けられたキャ
ッシュ（ＣＭ２）４２ｂの各キャッシュラインである。

【００９４】図８は上記図７で組となるキャッシュライ
ンＬ１１（ａ，ｂ），Ｌ２１（ａ，ｂ）、及びＬ１５
（ａ，ｂ），Ｌ２５（ａ，ｂ）と、これに対応するメモ
リバンクｂ１との間での処理を説明するためのブロック
図であり、図７と同一部分に同一符号を付してその説明
を省略する。

【００９５】図８に於いて、４４ａはプロセッサアドレ
スＡ１をデコードするアドレスデコーダ、４４ｂはプロ
セッサアドレスＡ２をデコードするアドレスデコーダ、
４５はメモリバンクｂ１を制御の対象とするメモリ制御
部、４６ａ，４６ａ，４６ａ，４６ａはキャッシュライ
ンＬ１１ａ，Ｌ１１ｂ，Ｌ１５ａ，Ｌ１５ｂを制御の対
象とするキャッシュライン制御部，４６ｂ，４６ｂ，４
６ｂ，４６ｂはキャッシュラインＬ２１ａ，Ｌ２１ｂ，
Ｌ２５ａ，Ｌ２５ｂを制御の対象とするキャッシュライ
ン制御部である。

【００９６】４７ａは、２ウェイセットアソシアティブ
での制御、キャッシュライン制御部４６ａ，４６ａから
キャッシュラインセットＬ１１ａ，Ｌ１１ｂ、又はＬ１
５ａ，Ｌ１５ｂでのタグのミス／ヒット判定、及びキャ
ッシュライン制御部４６ａ，４６ａ間で処理の競合が発
生する場合のライン選択処理等を行なう。又、キャッシ
ュラインセット制御部４７ｂは、同じくキャッシュライ
ン制御部４６ｂ，４６ｂからキャッシュラインセットＬ
２１ａ，Ｌ２１ｂ、又はＬ２５ａ，Ｌ２５ｂでのタグの
ミス／ヒット判定、及びキャッシュライン制御部４６
ｂ，４６ｂ間で処理の競合が発生する場合のライン選択
処理等を行なうキャッシュラインセット制御部である。

【００９７】この第４実施形態に於けるマルチプロセッ
サシステムは、図７に示すように、２つのプロセッサ
（ＰＵ１，ＰＵ２）４１ａ，４１ｂと、この各プロセッ
サ（ＰＵ１，ＰＵ２）４１ａ，４１ｂにそれぞれ独立し
て接続されたキャッシュ（ＣＭ１，ＣＭ２）４２ａ，４
２ｂと、上記各プロセッサ（ＰＵ１，ＰＵ２）４１ａ，
４１ｂが共有するメインメモリ（ＭＥＭ）４３とを有し
て構成される。

【００９８】上記キャッシュ（ＣＭ１，ＣＭ２）４２
ａ，４２ｂは、この例では、それぞれ２つのキャッシュ
ラインを含む、８つのキャッシュラインセット（Ｌ１１
ａ・Ｌ１１ｂ、Ｌ１２ａ・Ｌ１２ｂ、Ｌ１３ａ・Ｌ１３
ｂ、………Ｌ１８ａ・Ｌ１８ｂ、又はＬ２１ａ・Ｌ２１
ｂ、Ｌ２２ａ・Ｌ２２ｂ、Ｌ２３ａ・Ｌ２３ｂ、………
Ｌ２８ａ・Ｌ２８ｂ）からなるライトバック型キャッシ
ュで、各キャッシュラインのサイズは６４バイトであ
る。

【００９９】このキャッシュ（ＣＭ１，ＣＭ２）４２
ａ，４２ｂは、それぞれ対応するプロセッサ（Ｐ１，Ｐ
２）２１ａ，２１ｂから出力される図１０に示すよう
な、１６ビットのアドレスによりアクセスされる。

【０１００】ここでは、アドレスの第８，第７，第６ビ
ットの値（“０００”，“００１”，“０１０”，“０
１１”，“１００”，“１０１”，“１１０”，“１１
１”）によって８つのセットから、その一つを選択し、
第１５ビットから第９ビットをタグ（Ｔ）として利用す
る。

【０１０１】この値で選択されるキャッシュラインセッ
トのうち、Ｌ１１ａ・Ｌ１１ｂとＬ２１ａ・Ｌ２１ｂ、
及びＬ１５ａ・Ｌ１５ｂとＬ２５ａ・Ｌ２５ｂはそれぞ
れキャッシュラインセットの組を構成し、更にこの２つ
のキャッシュラインセットの組で一つのグループを構成
する。又、同様に、［Ｌ１２ａ・Ｌ１２ｂとＬ２２ａ・
Ｌ２２ｂとＬ１６ａ・Ｌ１６ｂとＬ２６ａ・Ｌ２６
ｂ］、［Ｌ１３ａ・Ｌ１３ｂとＬ２３ａ・Ｌ２３ｂとＬ
１７ａ・Ｌ１７ｂとＬ２７ａ・Ｌ２７ｂ］、［Ｌ１４ａ
・Ｌ１４ｂとＬ２４ａ・Ｌ２４ｂとＬ１８ａ・Ｌ１８ｂ
とＬ２８ａ・Ｌ２８ｂ］でそれぞれ２つのキャッシュラ
インセットの組でなるグループを構成し、計４つのグル
ープを構成する。

【０１０２】メインメモリ（ＭＥＭ）４３は４つのメモ
リバンクｂ１，ｂ２，ｂ３，ｂ４からなり、各々、上記
キャッシュラインセットの組でなるグループ［Ｌ１１ａ
・Ｌ１１ｂとＬ２１ａ・Ｌ２１ｂとＬ１５ａ・Ｌ１５ｂ
とＬ２５ａ・Ｌ２５ｂ］、［Ｌ１２ａ・Ｌ１２ｂとＬ２
２ａ・Ｌ２２ｂとＬ１６ａ・Ｌ１６ｂとＬ２６ａ・Ｌ２
６ｂ］、［Ｌ１３ａ・Ｌ１３ｂとＬ２３ａ・Ｌ２３ｂと
Ｌ１７ａ・Ｌ１７ｂとＬ２７ａ・Ｌ２７ｂ］、［Ｌ１４
ａ・Ｌ１４ｂとＬ２４ａ・Ｌ２４ｂとＬ１８ａ・Ｌ１８
ｂとＬ２８ａ・Ｌ２８ｂ］に対応する。

【０１０３】キャッシュ（ＣＭ１，ＣＭ２）４２ａ，４
２ｂ間のコヒーレンシ制御とメモリアクセス制御の処理
は、対応するメモリバンクを単位として単位毎に独立に
処理できる。

【０１０４】図８に上記単位での１つとして、上記キャ
ッシュラインセットの組みでなるグループ［Ｌ１１ａ・
Ｌ１１ｂとＬ２１ａ・Ｌ２１ｂとＬ１５ａ・Ｌ１５ｂと
Ｌ２５ａ・Ｌ２５ｂ］と、これに対応するメモリバンク
ｂ１を示す。

【０１０５】これら単位毎にキャッシュライン間でのキ
ャッシュラインデータのコヒーレンシ処理を行なうため
に、ここでは上記各グループ毎に独立した信号ライン
（ＵＬ４）をもつ。

【０１０６】このように、第４実施形態に於いては、同
じアドレスを処理の対象とする複数のキャッシュの各キ
ャッシュラインセットを一組として、組をなすキャッシ
ュラインセット間でのキャッシュラインデータのコヒー
レンシ処理及びメモリアクセス処理を行なう機構を、複
数組をグループとして、グループ毎に有してなる。

【０１０７】上記した第４実施形態に於いては、実際に
データを共有する可能性のある複数キャッシュのライン
セットの組について、複数の組からなるグループ内で直
接コヒーレンシ制御の処理を行なうことによって、バス
またはメモリを利用するキャッシュ間通信プロトコルに
よるコヒーレンシ制御での処理を不要とし、異なるアド
レスを処理の対象とする他のグループとは独立したメモ
リアクセス処理機構を有することによって、メモリアク
セスでの競合を解決することができる。

【０１０８】

【発明の効果】以上詳記したように本発明によれば、複
数のプロセッサがそれぞれ独立にアクセス可能なキャッ
シュをもつ共有メモリ型マルチプロセッサシステムに於
いて、簡素な構成で高性能化が容易に図れるキャッシュ
システムが提供できる。

【０１０９】即ち、本発明は、第１実施形態で説明した
ように、実際にデータを共有する可能性のある複数キャ
ッシュのライン間で直接コヒーレンシ制御の処理を行な
うことによって、バスまたはメモリを利用するキャッシ
ュ間通信プロトコルによるコヒーレンシ制御での処理を
不要とし、異なるアドレスを処理の対象とするキャッシ
ュラインとは独立したメモリアクセス処理機構を有する
ことによって、メモリアクセスでの競合を解決すること
ができる。

【０１１０】又、第２実施形態で説明したように、実際
にデータを共有する可能性のある複数キャッシュのライ
ンの組について、複数の組からなるグループ内で直接コ
ヒーレンシ制御の処理を行なうことによって、バスまた
はメモリを利用するキャッシュ間通信プロトコルによる
コヒーレンシ制御での処理を不要とし、異なるアドレス
を処理の対象とする他のグループとは独立したメモリア
クセス処理機構を有することによって、メモリアクセス
での競合を解決することができる。

【０１１１】又、第３実施形態で説明したように、実際
にデータを共有する可能性のある複数キャッシュのライ
ンセット間で直接コヒーレンシ制御の処理を行なうこと
によって、バスまたはメモリを利用するキャッシュ間通
信プロトコルによるコヒーレンシ制御での処理を不要と
し、異なるアドレスを処理の対象とするキャッシュライ
ンセットとは独立したメモリアクセス処理機構を有する
ことによって、メモリアクセスでの競合を解決すること
ができる。

【０１１２】又、第４実施形態で説明したように、実際
にデータを共有する可能性のある複数キャッシュのライ
ンセットの組について、複数の組からなるグループ内で
直接コヒーレンシ制御の処理を行なうことによって、バ
スまたはメモリを利用するキャッシュ間通信プロトコル
によるコヒーレンシ制御での処理を不要とし、異なるア
ドレスを処理の対象とする他のグループとは独立したメ
モリアクセス処理機構を有することによって、メモリア
クセスでの競合を解決することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態によるマルチプロセッサ
システムの構成を示すブロック図。

【図２】上記第１実施形態に於ける、キャッシュライン
間でのキャッシュラインデータのコヒーレンシ処理及び
メモリアクセス処理を行なう機構の単位構成を示すブロ
ック図。

【図３】本発明の第２実施形態によるマルチプロセッサ
システムの構成を示すブロック図。

【図４】上記第２実施形態に於ける、キャッシュライン
間でのキャッシュラインデータのコヒーレンシ処理及び
メモリアクセス処理を行なう機構の単位構成を示すブロ
ック図。

【図５】本発明の第３実施形態によるマルチプロセッサ
システムの構成を示すブロック図。

【図６】上記第３実施形態に於ける、キャッシュライン
間でのキャッシュラインデータのコヒーレンシ処理及び
メモリアクセス処理を行なう機構の１単位構成を示すブ
ロック図。

【図７】本発明の第４実施形態によるマルチプロセッサ
システムの構成を示すブロック図。

【図８】上記第４実施形態に於ける、キャッシュライン
間でのキャッシュラインデータのコヒーレンシ処理及び
メモリアクセス処理を行なう機構の１単位構成を示すブ
ロック図。

【図９】上記実施形態に於けるプロセッサアドレスのフ
ォーマット例を示す図。

【図１０】上記実施形態に於けるプロセッサアドレスの
フォーマット例を示す図。

【図１１】複数のプロセッサがそれぞれ独立してアクセ
ス可能なキャッシュを備えた従来のシステム構成を示す
ブロック図。

【図１２】複数プロセッサが１つのキャッシュを共有す
る従来のシステム構成を示すブロック図。

【符号の説明】

１１ａ，１１ｂ，２１ａ，２１ｂ，３１ａ，３１ｂ，４
１ａ，４１ｂ…プロセッサ（ＰＵ１，ＰＵ２）、 １２ａ，１２ｂ，２２ａ，２２ｂ，３２ａ，３２ｂ，４
２ａ，４２ｂ…キャッシュ（ＣＭ１，ＣＭ２）、 １３，２３，３３，４３…メインメモリ（ＭＥＭ）、 １４ａ，１４ｂ，２４ａ，２４ｂ，３４ａ，３４ｂ，４
４ａ，４４ｂ…アドレスデコーダ、 １５，２５，３５，４５…メモリ制御部、 １６ａ，１６ｂ，２６ａ，２６ｂ，３６ａ，３６ｂ，４
６ａ，４６ｂ…キャッシュライン制御部、 ３７ａ，３７ｂ，４７ａ，４７ｂキャッシュラインセッ
ト制御部、 Ｌ１１，Ｌ１１ａ，Ｌ１１ｂ，Ｌ１２，Ｌ１２ａ，Ｌ１
２ｂ，Ｌ１３，Ｌ１３ａ，Ｌ１３ｂ，Ｌ１４，Ｌ１４
ａ，Ｌ１４ｂ，Ｌ１５，Ｌ１５ａ，Ｌ１５ｂ，Ｌ１６，
Ｌ１６ａ，Ｌ１６ｂ，Ｌ１７，Ｌ１７ａ，Ｌ１７ｂ，Ｌ
１８，Ｌ１８ａ，Ｌ１８ｂ，Ｌ２１，Ｌ２１ａ，Ｌ２１
ｂ，Ｌ２２，Ｌ２２ａ，Ｌ２２ｂ，Ｌ２３，Ｌ２３ａ，
Ｌ２３ｂ，Ｌ２４，Ｌ２４ａ，Ｌ２４ｂ，Ｌ２５，Ｌ２
５ａ，Ｌ２５ｂ，Ｌ２６，Ｌ２６ａ，Ｌ２６ｂ，Ｌ２
７，Ｌ２７ａ，Ｌ２７ｂ，Ｌ２８，Ｌ２８ａ，Ｌ２８ｂ
…キャッシュライン、 ＵＬ２…信号ライン、 ｂ１，ｂ２，ｂ３，ｂ４…メモリバンク Ａ１，Ａ２…プロセッサアドレス、 Ｄ１，Ｄ２…プロセッサデータ入出力。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする複数のキャッシュの各
   キャッシュラインを一組として、組をなすキャッシュラ
   イン間でのキャッシュラインデータのコヒーレンシ処理
   及びメモリアクセス処理を行なう機構を組毎に有してな
   ることを特徴とするキャッシュシステム。
2. 【請求項２】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする、複数のキャッシュの
   各キャッシュラインを一組として、組をなすキャッシュ
   ライン間でのキャッシュラインデータのコヒーレンシ処
   理及びメモリアクセス処理を行なう機構を、複数組をグ
   ループとしてグループ毎に有することを特徴とするキャ
   ッシュシステム。
3. 【請求項３】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする、複数のキャッシュの
   各キャッシュラインセットを一組として、組をなすキャ
   ッシュラインセット間でのキャッシュラインデータのコ
   ヒーレンシ処理及びメモリアクセス処理を行なう機構を
   組毎に有してなることを特徴とするキャッシュシステ
   ム。
4. 【請求項４】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする複数のキャッシュの各
   キャッシュラインセットを一組として、組をなすキャッ
   シュラインセット間でのキャッシュラインデータのコヒ
   ーレンシ処理及びメモリアクセス処理を行なう機構を、
   複数組をグループとして、グループ毎に有してなること
   を特徴とするキャッシュシステム。
5. 【請求項５】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする複数のキャッシュの各
   キャッシュラインを一組として、組をなすキャッシュラ
   イン間でのキャッシュラインデータのコヒーレンシ処理
   を行なうための信号ラインを組毎に独立してもつことを
   特徴とするキャッシュシステム。
6. 【請求項６】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする、複数のキャッシュの
   各キャッシュラインを一組として、組をなすキャッシュ
   ライン間でのキャッシュラインデータのコヒーレンシ処
   理を行なうための信号ラインを、複数組をグループとし
   てグループ毎に独立してもつことを特徴とするキャッシ
   ュシステム。
7. 【請求項７】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする、複数のキャッシュの
   各キャッシュラインセットを一組として、組をなすキャ
   ッシュラインセット間でのキャッシュラインデータのコ
   ヒーレンシ処理を行なうための信号ラインを組毎に独立
   してもつことを特徴とするキャッシュシステム。
8. 【請求項８】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする複数のキャッシュの各
   キャッシュラインセットを一組として、組をなすキャッ
   シュラインセット間でのキャッシュラインデータのコヒ
   ーレンシ処理を行なうための信号ラインを、複数組をグ
   ループとして、グループ毎に独立してもつことを特徴と
   するキャッシュ制御システム。
9. 【請求項９】 複数のプロセッサがそれぞれ独立にアク
   セス可能なキャッシュをもつ共有メモリ型マルチプロセ
   ッサシステムに於いて、 同じアドレスを処理の対象とする複数のキャッシュの各
   キャッシュラインを一組として、組をなすキャッシュラ
   イン間でのキャッシュラインデータのコヒーレンシ処理
   及びメモリアクセス処理を行なうための信号ラインを組
   毎に独立してもつことを特徴とするキャッシュシステ
   ム。
10. 【請求項１０】 複数のプロセッサがそれぞれ独立にア
    クセス可能なキャッシュをもつ共有メモリ型マルチプロ
    セッサシステムに於いて、 同じアドレスを処理の対象とする、複数のキャッシュの
    各キャッシュラインを一組として、組をなすキャッシュ
    ライン間でのキャッシュラインデータのコヒーレンシ処
    理及びメモリアクセス処理を行なうための信号ライン
    を、複数組をグループとしてグループ毎に独立してもつ
    ことを特徴とするキャッシュシステム。
11. 【請求項１１】 複数のプロセッサがそれぞれ独立にア
    クセス可能なキャッシュをもつ共有メモリ型マルチプロ
    セッサシステムに於いて、 同じアドレスを処理の対象とする、複数のキャッシュの
    各キャッシュラインセットを一組として、組をなすキャ
    ッシュラインセット間でのキャッシュラインデータのコ
    ヒーレンシ処理及びメモリアクセス処理を行なうための
    信号ラインを組毎に独立してもつことを特徴とするキャ
    ッシュシステム。
12. 【請求項１２】 複数のプロセッサがそれぞれ独立にア
    クセス可能なキャッシュをもつ共有メモリ型マルチプロ
    セッサシステムに於いて、 同じアドレスを処理の対象とする複数のキャッシュの各
    キャッシュラインセットを一組として、組をなすキャッ
    シュラインセット間でのキャッシュラインデータのコヒ
    ーレンシ処理及びメモリアクセス処理を行なうための信
    号ラインを、複数組をグループとして、グループ毎に独
    立してもつことを特徴とするキャッシュ制御システム。