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JPH10257021A - Synchronization circuit - Google Patents

Synchronization circuit

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Publication number
JPH10257021A
JPH10257021A JP6144697A JP6144697A JPH10257021A JP H10257021 A JPH10257021 A JP H10257021A JP 6144697 A JP6144697 A JP 6144697A JP 6144697 A JP6144697 A JP 6144697A JP H10257021 A JPH10257021 A JP H10257021A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
value
circuit
timing
section
code
Prior art date
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Pending
Application number
JP6144697A
Other languages
Japanese (ja)
Inventor
Shunji Abe
Tetsuhiko Miyatani
俊二 安部
徹彦 宮谷
Original Assignee
Kokusai Electric Co Ltd
国際電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date

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Abstract

PROBLEM TO BE SOLVED: To provide a synchronization circuit by which an initial synchronizing signal is locked at a high speed while reducing the power consumption and the circuit scale.
SOLUTION: In a synchronization circuit, a correlation device 11 and a level detection section 12 calculate an amplitude or a power value being a scalar value from a correlation value between a reception signal for each sample and a spread code, an averaging section 13 calculates a mean value of accumulated results corresponding to the scalar value and the sample, a DPRAM 14 generates an averaged delay profile, a path detection section 15 retrieves a peak from the averaged delay profile, the position of the peak is outputted as a latch timing, a DPLL 16 detects a deviation between the latch timing of the maximum peak and the timing of the spread code for reception to fine- adjust the output timing of the spread code so as to cancel the deviation.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、DS−CDMA BACKGROUND OF THE INVENTION The present invention is, DS-CDMA
( Direct Sequence Code Division Multiple Access) (Direct Sequence Code Division Multiple Access)
方式を採用する受信機における同期回路に係り、特に、 Relates to the synchronization circuit in the receiver employing the method, in particular,
安価で容易かつ、消費電力の小さい回路によって、初期同期の引き込みを高速に行うことができる同期回路に関する。 Inexpensive and readily and, by low power consumption circuit, a synchronous circuit to pull the initial synchronization can be performed at high speed.

【0002】 [0002]

【従来の技術】従来の同期回路について図3を使って説明する。 BACKGROUND ART will be described with reference to FIG. 3 for a conventional synchronous circuit. 図3は、従来の同期回路を表す概略の構成ブロック図である。 Figure 3 is a block diagram schematically representing a conventional synchronous circuit. 従来の同期回路は、図3に示すように、 The conventional synchronous circuit, as shown in FIG. 3,
サーチャー31と、複数の拡散符号発生器32と、拡散符号発生器32に対応づけて設けられるDLL( Delay A searcher 31, DLL which a plurality of spread code generator 32, provided in correspondence to the spread code generator 32 (Delay
Locked Loop)33と、同じく拡散符号発生器32に対応づけて設けられる相関器34とから基本的に構成されている。 Locked Loop) 33, and is basically formed from the correlator 34 for provided likewise correspond to the spreading code generator 32.

【0003】以下、各部の働きを具体的に説明する。 [0003] In the following, it will be described in detail the function of each part.
尚、以下の説明において、受信信号の拡散符号長はnであるとし、オーバーサンプリング数はmであるものとしている。 In the following description, the spreading code length of the received signal is assumed to be n, the oversampling number is assumed to be m. 従って、受信信号の拡散符号周期は、n×mである。 Accordingly, spreading code period of the received signal is the n × m.

【0004】サーチャー31は、スライディング相関器であり、n×m−1の拡散符号周期で変化する、予め設定されている拡散符号と受信信号との相関値を出力するものである。 [0004] The searcher 31 is a sliding correlator, varies a spreading code period of the n × m-1, and outputs the spread code which is set in advance a correlation value between the received signal. つまり、受信信号の拡散符号とサーチャー31が相関値の演算に用いる拡散符号とは、1拡散符号周期について1サンプルずつずれていくようになっている。 That is, the spreading code and searcher 31 of the received signal and the spreading code used in the calculation of the correlation values, so that we shifted by one sample per spreading code period.

【0005】第1の拡散符号発生器32aは、サーチャー31が出力する相関値のピークを検出すると、そのタイミングで、n×mの拡散符号周期で変化する拡散符号の出力を開始するものである。 [0005] The first spread code generator 32a detects a peak of the correlation value searcher 31 outputs, at the timing, is to start the output of the spreading code varies a spreading code period of n × m .

【0006】また、第2の拡散符号発生器32bは、第1の拡散符号発生器32aが拡散符号の出力を開始した後に、さらにサーチャー31から相関値のピークが入力されると、そのタイミングで、n×mの拡散符号周期で変化する拡散符号の出力を開始するものである。 Further, a second spread code generator 32b, after the first spreading code generator 32a starts to output the spreading code and further the peak of the correlation value is input from the searcher 31, at the timing it is intended to start the output of the spreading code varies a spreading code period of n × m. 以下、 Less than,
第3の拡散符号発生器32cも同様にして動作する。 The third spreading code generator 32c operates in a similar manner.

【0007】すなわち、第1の拡散符号発生器32a [0007] That is, the first spread code generator 32a
は、直接波と同期して拡散符号を出力するようになり、 Becomes to output a spreading code in synchronization with the direct wave,
第2の拡散符号発生器32bと第3の拡散符号発生器3 Second spread code generator 32b and the third spreading code generator 3
2cとは、それぞれ第1、第2番目のエコーに同期して拡散符号を出力するようになる。 2c and the first respectively, so that output synchronization with the spreading code to a second echo.

【0008】さらに、拡散符号発生器32は、それぞれ対応して設けられているDLL33から入力される制御信号によって、出力する拡散符号の位相を微調整するものである。 Furthermore, the spreading code generator 32 is respectively by a control signal input from DLL33 provided corresponding to fine tune the output spreading code phase.

【0009】DLL33は、受信信号とDLL33に対応する拡散符号発生器32と入力を受けて、受信信号の拡散符号との位相差を検出し、対応する拡散符号発生器32に制御信号を出力して、拡散符号の当該位相差を打ち消すように位相を調整するものである。 [0009] DLL33 receives an input spreading code generator 32 corresponding to the received signal and DLL33, detects the phase difference between the spreading code of the received signal, and outputs a control signal to a corresponding spreading code generator 32 Te, and adjusts the phase so as to cancel the phase difference of the spreading code.

【0010】このDLL33の動作によって、受信信号の拡散符号と拡散符号発生器32が出力する拡散符号との位相差を微調整し、相関値のピークが減衰することを防ぎ、同期を保持するようにしている。 [0010] By operation of the DLL33, prevents spreading code as the spread code generator 32 of the received signal is finely adjust the phase difference between the spreading codes output, the peak of the correlation value attenuates, to maintain synchronization It has to. 尚、DLL33 It should be noted, DLL33
は、それぞれ2つの相関器によって実現できるものである。 Is one that each can be implemented by two correlators.

【0011】相関器34は、対応する拡散符号発生器3 [0011] The correlator 34, corresponding spread code generator 3
2から入力される拡散符号と受信信号の拡散符号との相関値を演算し、当該相関値をシンボルの判定を行う判定部に出力するものである。 A correlation value between spreading code of the spread code and the reception signal inputted from 2 calculates and outputs the correlation value to the determination unit for determining a symbol.

【0012】次に、従来の同期回路の動作について、受信信号の拡散符号長がnであり、オーバーサンプリング数がmである場合、つまり、受信信号の拡散符号周期がn×mである場合を例にとって説明する。 [0012] Next, the operation of the conventional synchronous circuit, a spreading code length of the received signal is n, if the oversampling number is m, that is, the case where spreading code period of the received signal is a n × m It will be described as an example. まず、サーチャー31が予め設定されている拡散符号と、受信信号の拡散符号との相関値を1拡散符号周期について1シンボルずつずらしながら算出し、遅くともシンボル時間のn First, calculate the spreading code searcher 31 is set in advance, while shifting by one symbol for one spreading code period of the correlation value between the spreading code of the received signal, the latest symbol time n
×m倍だけの時刻が経過するまでに、拡散符号の同期タイミングとしての相関値のピークを出力する。 By × m times only time elapses, it outputs the peak of the correlation value as synchronization timing of the spreading code.

【0013】すると、第1の拡散符号発生器32aが最初にサーチャー31から入力される相関値のピークのタイミングで、n×mの拡散符号周期で変化する拡散符号の出力を開始する。 [0013] Then, the first spread code generator 32a is initially at the timing of the peak of the correlation value input from the searcher 31 starts outputting the spread code which varies a spreading code period of n × m. また、第2の拡散符号発生器32b The second spread code generator 32b
が2番目にサーチャー31から入力される相関値のピークのタイミングで、n×mの拡散符号周期で変化する拡散符号の出力を開始する。 There at the timing of the peak of the correlation value input from the searcher 31 the second, starts output of the spread code which varies a spreading code period of n × m.

【0014】このようにして、第1の拡散符号発生器3 [0014] In this way, the first spreading code generator 3
2aが直接波に、第2の拡散符号発生器が第1のエコーのタイミングに、第3の拡散符号発生器32cが第2のエコーのタイミングに、それぞれ同期してn×mの拡散符号周期で変化する拡散符号の出力をしているようになる。 2a is a direct wave, the second spreading code generator timing of the first echo, spreading code period of the third spreading code generator 32c is in the timing of the second echo, n × m in synchronization respectively in so that the output of the varying spreading codes.

【0015】そして、相関器34が対応する拡散符号発生器32から入力される拡散符号と受信信号の拡散符号との相関値を演算し、当該相関値をシンボルの判定を行う判定部に出力するようになる。 [0015] Then, the correlators 34 calculates a correlation value between spreading code of the spread code and the reception signal inputted from the corresponding spreading code generator 32, and outputs the correlation value to the determination unit for determining a symbol so as to.

【0016】やがて、拡散符号発生器32が出力する拡散符号が受信信号の拡散符号からずれてくると、DLL [0016] Then, when the spread code output from the spread code generator 32 comes deviates from the spread code of the received signal, DLL
33が、そのずれによって発生する位相差を検出し、対応する拡散符号発生器32に制御信号を出力して、拡散符号の当該位相差を打ち消すように位相を調整する。 33 detects a phase difference generated by the displacement, and outputs a control signal to a corresponding spreading code generator 32, adjusts the phase so as to cancel the phase difference of the spreading code. こうして、拡散符号発生器32が出力する拡散符号の位相差を微調整して、受信信号の拡散符号と同期を保持するようになる。 Thus, by finely adjusting the phase difference of the spreading code output from the spread code generator 32, to retain the spreading code and the synchronization of the received signal.

【0017】 [0017]

【発明が解決しようとする課題】しかしながら、上記従来の同期回路では、回路規模及び消費電力が大きく、また、初期同期の際に、サーチャーが相関値のピークを検出するまでに最大で送信シンボルのn×m倍の時間がかかるため、伝送路変動が早い場合や送受信機間の周波数オフセットが大きい場合には、容易に同期はずれが発生し、パスが消失してしまうことがあるなど、初期同期の引き込みが遅いという問題点があった。 [SUMMARY OF THE INVENTION However, in the conventional synchronizing circuit, increase in circuit scale and power consumption, also during the initial synchronization, searcher up to transmit symbols to the detection of the peak of the correlation value since it takes n × m times the time, when the frequency offset between when the fast channel variations or transceiver is large, easily out-of-synchronization occurs and there is the path disappears, the initial synchronization pull there is a problem that slow.

【0018】本発明は上記実情に鑑みて為されたもので、消費電力及び回路規模を低減しつつ、初期同期の引き込みを高速にできる同期回路を提供することを目的とする。 [0018] The present invention has been made in view of the above, while reducing the power consumption and circuit scale, and an object thereof is to provide a synchronization circuit which can pull the initial synchronization at high speed.

【0019】 [0019]

【課題を解決するための手段】上記従来例の問題点を解決するための請求項1記載の発明は、同期回路において、1シンボル時間における受信信号の相関値を累算し、累算結果からピークを検索して、最大のピークを同期タイミングとすることを特徴としており、初期同期の引き込みを高速にできる。 Invention SUMMARY OF THE INVENTION The above prior art according to claim 1 for solving the problems, in the synchronous circuit, accumulates the correlation values ​​of the received signal in one symbol time, the accumulated result searching for peaks, maximum are characterized in that the synchronization timing of the peak, can pull the initial synchronization at high speed.

【0020】上記従来例の問題点を解決するための請求項2記載の発明は、請求項1記載の同期回路において、 [0020] invention of the prior art according to claim 2, wherein for solving the problems, in the synchronous circuit according to claim 1,
受信信号の相関値を平均化しつつ累算して、累算結果を得ることを特徴としており、初期同期の引き込みを高速にできる。 A correlation value of the received signal by accumulating while averaging, and characterized by obtaining the accumulation result can pull the initial synchronization at high speed.

【0021】上記従来例の問題点を解決するための請求項3記載の発明は、請求項1又は請求項2記載の同期回路において、同期タイミングは、直接波に対するラッチタイミングであることを特徴としており、初期同期の引き込みを高速にできる。 [0021] invention of the prior art according to claim 3, wherein for solving the problems, in the synchronous circuit according to claim 1 or claim 2, wherein, as characterized by the synchronization timing is a latch timing for the direct wave cage, can be a retraction of the initial synchronization in high speed.

【0022】上記従来例の問題点を解決するための請求項4記載の発明は、同期回路において、受信信号のI相の信号と予め設定された拡散符号との相関値をサンプルごとに算出する第1の相関器と、受信信号のQ相の信号と予め設定された拡散符号との相関値をサンプルごとに算出する第2の相関器と、前記第1、第2の相関器からサンプルごとに入力される相関値から当該サンプルについての特定のスカラ値を演算して出力するレベル検出部と、前記レベル検出部から入力される特定のサンプルについてのスカラ値と、当該サンプルについて外部から入力されるスカラ値の平均化された累算結果との平均値を算出して、前記サンプルについての新たなスカラ値の平均化された累算結果として出力する平均化部と、前記平均化部から入力さ [0022] invention of the prior art according to claim 4, wherein in order to solve the problems of, in synchronous circuit, and calculates a correlation value with a predetermined spread code with a signal I phase of the received signal per sample per sample from the first correlator and a second correlator for calculating the correlation value of Q-phase signal of the received signal and a preset spreading code to each sample, the first, second correlator a level detecting section for calculating and outputting a particular scalar value for the sample from the correlation values ​​input, and a scalar value for a particular sample to be inputted from the level detector, for the sample is inputted from the outside to that calculates the average value of the averaged accumulated result of the scalar value, an averaging unit for outputting as accumulated averaged results of a new scalar value for the sample, the input from the averaging unit る前記サンプルについてのスカラ値の平均化された累算結果を、その1シンボル時間分の集合である平均化遅延プロファイルの対応する位置に上書きし、平均化遅延プロファイルを更新して格納するデュアルポートメモリと、前記デュアルポートメモリに格納された平均化遅延プロファイルのピークを検索し、検索されたピークの大きさの順に並べ替えて、決められた数だけ当該ピークの位置をラッチタイミングとして出力するパス検出部とを有することを特徴としており、初期同期の引き込みを高速にできる。 Dual port the averaged accumulated result of the scalar value for the sample, and overwrites the corresponding location of the averaging delay profiles is a set of one symbol time period, and stores the updated average delay profile that Search memory, the peak of the averaged delay profile stored in the dual port memory, sorted in the order of magnitude of the retrieved peaks, the number that is determined to output the position of the peak as a latch timing path is characterized by having a detecting section, it can pull the initial synchronization at high speed.

【0023】上記従来例の問題点を解決するための請求項5記載の発明は、請求項4記載の同期回路において、 [0023] invention of the prior art according to claim 5 for solving the problems, in the synchronous circuit according to claim 4,
最大のピークに対するラッチタイミングと受信信号を逆拡散するための拡散符号の出力タイミングとのずれを検出し、前記ずれを打ち消すように前記拡散符号の出力タイミングを微調整するDPLLを有することを特徴としており、初期同期の引き込みを高速にでき、また、回路規模を縮小し、消費電力を低減できる。 Detecting a deviation between output timing of the spreading code for despreading the latch timing the received signal to the maximum of the peak, the output timing of the spreading code so as to cancel the deviation characterized by having a fine adjustment to DPLL cage, can pull the initial synchronization at high speed, also reducing the circuit scale, power consumption can be reduced.

【0024】 [0024]

【発明の実施の形態】本発明の実施の形態を図面を参照しながら説明する。 The embodiment of the embodiment of the present invention will be described with reference to the drawings. 本発明に係る同期回路(本回路) Synchronization circuit according to the present invention (this circuit)
は、予め設定されている拡散符号と受信信号との相関値の数シンボル時間分の平均を算出してメモリに格納し、 Is stored in the memory to calculate the average number symbol time duration of the correlation value between the spreading code and a received signal which is set in advance,
メモリに格納された相関値から初期同期の引き込みを行い、その後は直接波の受信信号に対する同期保持のみを行うもので、回路規模を縮小し、消費電力を低減しつつ、初期同期の引き込みを高速にできるものである。 Performs pull from the correlation values ​​stored in the memory of the initial synchronization, then it performs synchronization only hold for the direct wave of the received signal, to reduce the circuit scale, while reducing power consumption, fast retraction of the initial synchronization it is those that can be.

【0025】本回路を図1を用いて説明する。 [0025] The present circuit will be described with reference to FIG. 図1は、 Figure 1,
本回路の構成ブロック図である。 It is a block diagram of the circuit. 図1は、第1、第2の相関器11と、レベル検出部12と、平均化部13と、 Figure 1 is a first, second correlator 11, a level detector 12, an averaging unit 13,
1シンボル時間分の相関値をサンプル単位ごとに格納するデュアルポートメモリ(DPRAM)14と、パス検出部15と、DPLL16とから構成されている。 A dual port memory (DPRAM) 14 for storing the correlation value for one symbol time period for each sample unit, a path detection portion 15, and a DPLL16 Prefecture.

【0026】以下、各部を具体的に説明する。 [0026] In the following, it will be described in detail the various parts. 第1の相関器11aは、I相の信号と予め設定された拡散符号との相関値Iを算出してレベル検出部12に出力するものである。 The first correlator 11a outputs, to the level detector 12 calculates the correlation value I of a preset spreading code with the signal I phase. 第2の相関器11bは、Q相の信号と予め設定された拡散符号との相関値Qを算出してレベル検出部1 The second correlator 11b, the level detector 1 calculates the correlation value Q of a preset spreading code with the signal Q phase
2に出力するものである。 And outputs it to the 2.

【0027】レベル検出部12は、第1、第2の相関器11から入力される相関値IとQとから次の[数1]若しくは[数2]によって、振幅値A又は電力値P(請求項において、「スカラ値」と総称することとする)に変換して平均化部13に出力するものである。 The level detecting unit 12, the first, second correlator follows from the correlation values ​​I and Q input from the 11 [Equation 1] or [Equation 2], the amplitude value A or power value P ( in the claims, and outputs converted to the averaging unit 13 in are collectively referred to as "scalar values").

【0028】 [0028]

【数1】 [Number 1]

【0029】 [0029]

【数2】 [Number 2]

【0030】ここで、相関値はサンプルごとに算出されるため、振幅値又は電力値もサンプルに対応して演算されている。 [0030] Here, the correlation value is to be calculated for each sample are calculated corresponding to the amplitude value or power value even samples.

【0031】平均化部13は、レベル検出部12から入力される特定のサンプルについての振幅値又は電力値と、DPRAM14に1シンボル時間内の当該サンプルの累算結果として格納されている振幅値又は電力値との平均値を算出してDPRAM14内の当該サンプルの累算結果として上書きして格納するものである。 The averaging unit 13, the amplitude value or power value for a particular sample to be inputted from the level detector 12, an amplitude value is stored as the accumulation result of the sample within one symbol time DPRAM14 or it is for storing by overwriting as a accumulation result of the sample in DPRAM14 by calculating the average value of the power value. ここで、 here,
平均値は指数重み付け平均などが考えられる。 The average value can be considered such as the exponential weighted average.

【0032】DPRAM14は、1シンボル時間分の平均化された相関値の集合(以下、「平均化遅延プロファイル信号」と称する)をサンプルを単位に格納しているものであり、平均化部13から累算結果が上書きされることによって、1シンボル時間ごとに平均化遅延プロファイル信号を更新して格納しているようになる。 [0032] DPRAM14 is for storing a set of averaged correlation values ​​for one symbol time duration (hereinafter, referred to as "average delay profile signal") to the samples in the unit, the averaging unit 13 by the accumulation result is overwritten, so stores and updates the averaged delay profile signal for each symbol time.

【0033】パス検出部15は、平均化遅延プロファイル信号をDPRAM14から読み出して、ピークとなっているサンプルを検索し、ピークの高い順に並べ替えて当該ピークを検出した時間を複数のラッチタイミングとしてそれぞれ出力するものである。 The path detection unit 15 reads out the averaged delay profile signal from DPRAM14, searches the sample has a peak, each time it detects the peak sorted in descending order of the peak as a plurality of latch timing and outputs.

【0034】DPLL16は、パス検出部15から入力される最も高いピークに対応するラッチタイミング(直接波に対する同期のタイミング)の入力を受けて、受信信号の逆拡散に用いる拡散符号が出力されるタイミングとのずれを検出し、当該ずれを打ち消すように、受信信号の逆拡散に用いる拡散符号が出力されるタイミングを微調整するものである。 [0034] DPLL16 the timing of receiving the input of the latch timing (synchronization timing for direct waves) corresponding to the highest peak received from the path detector 15, the spreading code used for despreading the received signal is outputted detecting a deviation between, so as to cancel the deviation, the timing of the spreading code used for despreading the received signal is output is for fine adjustment.

【0035】次に本回路の動作について説明する。 [0035] Next, a description will be given of the operation of this circuit. 第1、第2の相関器11が受信信号と予め設定されている拡散符号と相関値を算出し、当該相関値に対する振幅値又は電力値をレベル検出部12が演算し、DPRAM1 First, a second spreading code correlator 11 is preset with the received signal to calculate a correlation value, the amplitude value or power value for the correlation value level detecting unit 12 calculates, DPRAM1
4が平均化部13によって平均化され、ノイズが除去された1シンボル時間分の当該振幅値又は電力値を1シンボル時間ごとに更新しつつ格納する。 4 is averaged by the averaging unit 13, and stores while updating the amplitude value or the power value of one symbol time period in which noise has been removed for each 1 symbol time.

【0036】やがて数シンボル時間が経過すると、DP [0036] and eventually the number symbol time has elapsed, DP
RAM14には、1シンボル時間分の振幅値又は電力値の平均である平均化遅延プロファイル信号が図2のように整形されて格納されているようになる。 The RAM 14, so that averaged delay profile signal which is the average of the amplitude value or the power value of one symbol time period is stored is shaped as shown in FIG. 図2は、DP 2, DP
RAM14に格納されている平均化遅延プロファイル信号の一例を表す説明図である。 An example of the averaging delay profile signal that is stored in the RAM14 is a diagram of the.

【0037】そして、パス検出部15がDPRAM14 [0037] Then, the path detection unit 15 DPRAM14
から平均化遅延プロファイル信号を読み出して、ピークが格納されているサンプルがどれであるかを検出し、ピークが検出された複数個のサンプルの位置を当該サンプルの大きい順にラッチタイミングとして出力する。 Reads the averaged delay profile signal from, detects whether the sample peak is stored is none, the position of the plurality of sample peaks were detected output as a latch timing in descending order of the sample.

【0038】そして、DPLL16が当該ラッチタイミングのうち、最初のもの(最大値を格納するサンプル) [0038] Then, DPLL16 Out of the latch timing, the first one (sample for storing the maximum value)
と、受信信号の逆拡散に用いる拡散符号が出力されるタイミングとのずれとを打ち消すように、受信信号の逆拡散に用いる拡散符号が出力されるタイミングを微調整するようになる。 If, so as to cancel the deviation between the timing of the spreading code used for despreading the received signal is outputted, so the timing of the spreading code used for despreading the received signal is outputted so as to fine-tune.

【0039】本回路によれば、初期同期の引き込みを相関器11とレベル検出部12と平均化部13とDPRA [0039] According to this circuit, the pull of the initial synchronization correlator 11 and the level detector 12 and the averaging unit 13 DPRA
M14とによって、数シンボル時間内に達成しており、 By the M14, it has achieved within a few symbol time,
また直接波に対応するサンプルの位置によってDLL制御を行って、同期を保護するので、回路規模と消費電力とを低減しつつ、初期同期を高速にできる効果がある。 Also performed DLL controlled by the position of the sample corresponding to the direct wave, so to protect the synchronization, while reducing the power consumption and circuit scale, there is an effect of the initial synchronization at high speed.

【0040】尚、ここでは、DPRAM14を用いているが、通常のRAMを用いても本回路を実現することはできる。 It should be noted here that, while using the DPRAM14, it is also possible to implement the present circuit using conventional RAM. その場合には、本回路に加えて、当該RAMを平均化部13と、パス検出部15とから共に参照できるようにするための構成を付加しなければならないが、かかる構成は、例えばCPUを用いるなど広く知られた方法が考えられるので、説明を省略する。 In this case, in addition to the circuit, an averaging section 13 the state RAM, it must be added the configuration to allow the reference, both from the path detector 15. Such arrangement, for example, a CPU it is considered widely known methods such as using, the description thereof is omitted.

【0041】また、相関器11としては、アナログディジタルフィルタ(ADF)を利用することが考えられる。 Further, as the correlator 11, it is conceivable to use the analog digital filter (ADF). ADFについては、「広帯域DS-CDMA 用マッチトフィルタLSI」,佐和橋,安達,寿,周,et.al.,電子情報通信学会,無線通信システム研究会,RCS96-01に詳しい記載があるので、ここでは説明を省略する。 For the ADF, "match for wideband DS-CDMA door filter LSI", Sawa Bridge, Adachi, Kotobuki, Zhou, et.al., Institute of Electronics, Information and Communication Engineers, Technical Committee on wireless communication system, because there is described in detail in RCS96-01, the description thereof is omitted here. 相関器11にADFを用いれば、回路規模をより縮小し、電力消費をより低減できる効果がある。 Using the ADF to the correlator 11, and more reduce the circuit scale, there is an effect that can further reduce power consumption.

【0042】 [0042]

【発明の効果】請求項1〜3記載の発明によれば、1シンボル時間における受信信号の相関値を累算し、累算結果からピークを検索して、最大のピークを同期タイミングとする同期回路としているので、累算結果が十分な精度に達するのに数シンボル時間程度しか要さないため、 According to the invention of claim 1, wherein, according to the present invention, synchronization accumulates the correlation values ​​of the received signal in one symbol time, searching for the peak from the accumulated result, and synchronization timing the maximum peak since the circuit, because the accumulation result is not only requiring few symbol times to reach a sufficient accuracy,
初期同期の引き込みを高速に行うことができる効果がある。 The initial pull-in of a certain effect can be performed at high speed.

【0043】請求項4記載の発明によれば、第1、第2 [0043] According to the fourth aspect of the present invention, first, second
の相関器と、レベル検出部と、平均化部とが、1シンボル時間における受信信号の相関値を平均化しつつデュアルポートメモリに累算し、パス検出部がデュアルポートメモリに累算された結果からピークを検索して、最大のピークを同期タイミングとして出力する同期回路としているので、累算結果が十分な精度に達するのに数シンボル時間程度しか要さず、初期同期の引き込みを高速に行うことができる効果がある。 The results of a correlator, a level detecting unit, an averaging unit, accumulates in the dual port memory while averaging the correlation values ​​of the received signal in one symbol time, the path detection unit is accumulated in the dual port memory searching for peaks from, since a synchronous circuit for outputting a maximum peak as a synchronization timing, the accumulation result is not requiring only about enough symbol time to reach the accuracy, perform pull the initial synchronization at high speed there is an effect that can be.

【0044】請求項5記載の発明によれば、DPLL [0044] According to the invention of claim 5, wherein, DPLL
が、パス検出部から入力される最大のピークに対するラッチタイミングと受信信号を逆拡散するための拡散符号の出力タイミングとのずれを検出し、それを打ち消すように前記拡散符号の出力タイミングを微調整する請求項4記載の同期回路としているので、請求項4記載の発明による効果に加えて、直接波に対するラッチタイミングだけ同期保護を行うことで、回路規模を縮小し、消費電力を低減できる効果がある。 But detects the deviation between the output timing of the spreading code for despreading the received signal with the latch timing for the maximum peak input from the path detecting unit, fine adjustment of the output timing of the spreading code so as to cancel it since the synchronization circuit according to claim 4 wherein, in addition to the effects of the fourth aspect of the present invention, by performing only synchronization protection latch timing for the direct waves, the effect of reducing the circuit scale, power consumption can be reduced is there.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本回路の構成ブロック図である。 1 is a block diagram of the circuit.

【図2】DPRAM14に格納されている平均化遅延プロファイル信号の一例を表す説明図である。 FIG. 2 is an explanatory diagram showing an example of the averaging delay profiles signal stored in DPRAM14.

【図3】従来の同期回路を表す概略の構成ブロック図である。 3 is a block diagram schematically representing a conventional synchronous circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

11…相関器、 12…レベル検出部、 13…平均化部、 14…DPRAM、 15…パス検出部、 16 11 ... correlators 12 ... level detection unit, 13 ... averaging unit, 14 ... DPRAM, 15 ... path detector, 16
…DPLL、 31…サーチャー、 32…拡散符号発生器、 33…DLL、 34…相関器 ... DPLL, 31 ... searcher, 32 ... spreading code generator, 33 ... DLL, 34 ... correlator

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 1シンボル時間における受信信号の相関値を累算し、累算結果からピークを検索して、最大のピークを同期タイミングとすることを特徴とする同期回路。 1. A accumulates the correlation values ​​of the received signal in one symbol time, searching for the peak from the accumulated result, the synchronization circuit, characterized in that the synchronization timing the maximum peak.
  2. 【請求項2】 受信信号の相関値を平均化しつつ累算して、累算結果を得ることを特徴とする請求項1記載の同期回路。 2. A accumulates while averaging the correlation values ​​of the received signal, the synchronization circuit according to claim 1, wherein the obtaining the accumulation result.
  3. 【請求項3】 同期タイミングは、直接波に対するラッチタイミングであることを特徴とする請求項1又は請求項2記載の同期回路。 3. A synchronization timing is claim 1 or claim 2 synchronization circuit according to characterized in that the latch timing for the direct waves.
  4. 【請求項4】 受信信号のI相の信号と予め設定された拡散符号との相関値をサンプルごとに算出する第1の相関器と、 受信信号のQ相の信号と予め設定された拡散符号との相関値をサンプルごとに算出する第2の相関器と、 前記第1、第2の相関器からサンプルごとに入力される相関値から当該サンプルについての特定のスカラ値を演算して出力するレベル検出部と、 前記レベル検出部から入力される特定のサンプルについてのスカラ値と、当該サンプルについて外部から入力されるスカラ値の平均化された累算結果との平均値を算出して、前記サンプルについての新たなスカラ値の平均化された累算結果として出力する平均化部と、 前記平均化部から入力される前記サンプルについてのスカラ値の平均化された累算結果を、その1シン 4. A first correlator and a preset spreading code and the Q-phase signal of the received signal to calculate a correlation value for each sample of the preset spreading code with the signal I phase of the received signal to a second correlator for calculating a correlation value for each sample, the first, from the correlation values ​​entered for each sample from the second correlator calculates the specific scalar value for the sample output of the a level detecting unit, and a scalar value for a particular sample that is input from the level detection unit, calculates the average value of the averaged accumulated result of the scalar value input from the outside for the sample, the an averaging unit for outputting as accumulated averaged results of a new scalar value for the sample, an averaged accumulation result of the scalar value for the sample which is input from the averaging unit, the 1 Singh ル時間分の集合である平均化遅延プロファイルの対応する位置に上書きし、平均化遅延プロファイルを更新して格納するデュアルポートメモリと、 前記デュアルポートメモリに格納された平均化遅延プロファイルのピークを検索し、検索されたピークの大きさの順に並べ替えて、決められた数だけ当該ピークの位置をラッチタイミングとして出力するパス検出部とを有することを特徴とする同期回路。 Overwriting the corresponding position of the averaged delay profile is a collection of Le time duration, the search and dual-port memory for storing updates the averaged delay profile, the peak of the averaged delay profile stored in the dual port memory synchronizing circuit, and rearranges the order of magnitude of the retrieved peaks, and having a path detection unit that outputs a position number which is determined by the peak as a latch timing.
  5. 【請求項5】 最大のピークに対するラッチタイミングと受信信号を逆拡散するための拡散符号の出力タイミングとのずれを検出し、前記ずれを打ち消すように前記拡散符号の出力タイミングを微調整するDPLLを有することを特徴とする請求項4記載の同期回路。 5. detecting a deviation of the output timing of the spreading code for despreading the latch timing the received signal to the maximum peak, the DPLL to finely adjust the output timing of the spreading code so as to cancel the deviation synchronization circuit according to claim 4, characterized in that it has.
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