JPH10256541A - Load driving circuit with current sensing function - Google Patents
Load driving circuit with current sensing functionInfo
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- JPH10256541A JPH10256541A JP5771897A JP5771897A JPH10256541A JP H10256541 A JPH10256541 A JP H10256541A JP 5771897 A JP5771897 A JP 5771897A JP 5771897 A JP5771897 A JP 5771897A JP H10256541 A JPH10256541 A JP H10256541A
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Abstract
Description
【発明の属する技術分野】本発明は、カレントミラー回
路を構成して負荷電流を検出する、電流検出機能を有す
る負荷駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a load driving circuit having a current detection function for detecting a load current by forming a current mirror circuit.
【従来の技術】従来、負荷に負荷電流を供給する電流供
給用ＭＯＳトランジスタ（以下、メインＴｒという）に
電流検出用ＭＯＳトランジスタ（以下、センスＴｒとい
う）を並列接続し、メインＴｒとセンスＴｒにてカレン
トミラー回路を構成し、センスＴｒを流れる電流を電流
検出抵抗（以下、センス抵抗という）にて検出するよう
にしたものがある。ここで、メインＴｒとセンスＴｒに
縦型のパワーＭＯＳを用いた場合には、ソースセルが基
板表面に形成されドレインが裏面全体に形成されてお
り、両面に引出し配線としてのＡｌ配線がベタ状に形成
されているため、オン抵抗値は単純に面積つまりソース
のセル数で決まり、メインＴｒとセンスＴｒに流れる電
流の比すなわちカレントミラー比は、セル数比を用いて
設定することができる。2. Description of the Related Art Conventionally, a current detecting MOS transistor (hereinafter, referred to as a sense Tr) is connected in parallel to a current supplying MOS transistor (hereinafter, referred to as a main Tr) for supplying a load current to a load, and a current Tr MOS transistor (hereinafter, referred to as a sense Tr) is connected in parallel. A current mirror circuit, and a current flowing through the sense Tr is detected by a current detection resistor (hereinafter, referred to as a sense resistor). Here, when a vertical power MOS is used for the main Tr and the sense Tr, the source cell is formed on the surface of the substrate and the drain is formed on the entire back surface, and the Al wiring as a lead wiring is formed on both surfaces in a solid shape. , The on-resistance value is simply determined by the area, that is, the number of source cells, and the ratio of the current flowing through the main Tr and the sense Tr, that is, the current mirror ratio, can be set using the cell number ratio.
【発明が解決しようとする課題】しかしながら、メイン
ＴｒとセンスＴｒとして、半導体基板の表面の横方向に
電流路を形成する横型のＭＯＳトランジスタ（以下、Ｌ
ＤＭＯＳという）を用いた場合には、セル数比を用いて
カレントミラー比を設定することができない。すなわ
ち、ＬＤＭＯＳでは、ソース、ドレインが半導体基板の
表面にメッシュ状あるいはストライプ状に交互に配置さ
れ、その上にソース、ドレインの引出し配線をなす２層
Ａｌ配線が形成されている（例えば、特開平８−１２５
１７６号公報参照）。このため、２層Ａｌ配線を含んだ
メインＴｒとセンスＴｒの回路としては、メインＴｒと
センスＴｒのオン抵抗値に２層Ａｌ配線の抵抗値が付随
したものになるので、単純にセル数比からカレントミラ
ー比を設定することができず、セル数比を使ってカレン
トミラー比を設定すると、カレントミラー比の精度が悪
くなるという問題がある。本発明は上記問題に鑑みたも
ので、ＬＤＭＯＳを用いてメインＴｒとセンスＴｒを構
成した場合に、カレントミラー比を精度よく設定するこ
とを目的とする。However, as a main Tr and a sense Tr, a lateral MOS transistor (hereinafter referred to as an L-type transistor) forming a current path in a lateral direction on the surface of the semiconductor substrate.
In this case, the current mirror ratio cannot be set using the cell number ratio. That is, in the LDMOS, the source and the drain are alternately arranged in a mesh shape or a stripe shape on the surface of the semiconductor substrate, and a two-layer Al wiring serving as a lead wiring for the source and the drain is formed thereon (see, for example, Japanese Patent Application Laid-Open No. HEI 9-163572). 8-125
176 publication). For this reason, in the circuit of the main Tr and the sense Tr including the two-layer Al wiring, the resistance value of the two-layer Al wiring is added to the on-resistance value of the main Tr and the sense Tr. However, if the current mirror ratio is set using the cell number ratio, there is a problem that the accuracy of the current mirror ratio deteriorates. The present invention has been made in view of the above problems, and has as its object to accurately set a current mirror ratio when a main Tr and a sense Tr are configured using LDMOS.
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、メインＴｒとセ
ンスＴｒをＬＤＭＯＳとして構成し、カレントミラー比
を、メインＴｒのオン抵抗値にソース、ドレインの引出
し配線の抵抗値を加えたものと、センスＴｒのオン抵抗
値にソース、ドレインの引出し配線の抵抗値およびセン
ス抵抗の抵抗値を加えたのものの比で設定したことを特
徴としている。従って、ソース、ドレインの引出し配線
の抵抗値を考慮して、カレントミラー比を精度よく設定
することができる。なお、ＬＤＭＯＳのメインＴｒとセ
ンスＴｒを、ソースセルとドレインセルをメッシュ状に
交互に平面配置した場合、それぞれのオン抵抗値は、セ
ル１辺当たりのオン抵抗値をドレイン、ソースの対向辺
数で割ったものから求めることができる。また、ソース
とドレインをストライプ状に交互に平面配置した場合に
は、それぞれのオン抵抗値は、単位チャネル長当たりの
オン抵抗値をソースのチャネル総延長で割ったものから
求めることができる。また、請求項２に記載の発明のよ
うに、センス抵抗の抵抗値をカレントミラー比の温度変
動を実質的に零にする値に設定すれば、温度ドリフトの
少ない電流検出を行うことができる。また、請求項３に
記載の発明のように、ソースとドレインを交互に平面配
置したときに、最外周をソースおよびドレインのいずれ
か一方のみで終端させるようにすれば、終端部での電流
漏れの影響がなくカレントミラー比を精度よく設定する
ことができる。In order to achieve the above object, according to the first aspect of the present invention, the main Tr and the sense Tr are configured as LDMOS, and the current mirror ratio is set to the source resistance of the main Tr. And the ratio of the sum of the on-resistance value of the sense Tr to the on-resistance value of the sense Tr plus the resistance values of the outgoing wire of the source and drain and the resistance value of the sense resistor. . Therefore, the current mirror ratio can be accurately set in consideration of the resistance values of the source and drain lead wires. In the case where the main Tr and the sense Tr of the LDMOS are arranged so that the source cell and the drain cell are alternately arranged in a plane in a mesh shape, the on-resistance value of each cell is the on-resistance value per one side of the cell. Can be calculated from the result of dividing by In the case where the source and the drain are alternately arranged in a stripe pattern on the plane, the respective on-resistance values can be obtained by dividing the on-resistance value per unit channel length by the total channel length of the source. Further, when the resistance value of the sense resistor is set to a value that makes the temperature fluctuation of the current mirror ratio substantially zero, current detection with a small temperature drift can be performed. Further, when the source and the drain are alternately arranged in a plane as in the invention according to the third aspect, if the outermost periphery is terminated by only one of the source and the drain, a current leakage at the terminal portion is provided. And the current mirror ratio can be accurately set.
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態に係る
負荷駆動回路の構成を示す。Ｎチャンネル型ＬＤＭＯＳ
からなるメインＴｒ（以下、メインＬＤＭＯＳという）
２は、図示しない制御回路からの制御電圧Ｖg をゲート
に受けて負荷１に負荷電流を供給する。メインＬＤＭＯ
Ｓ２には、Ｎチャンネル型ＬＤＭＯＳからなるセンスＴ
ｒ（以下、センスＬＤＭＯＳという）３が並列接続され
ており、メインＬＤＭＯＳ２とセンスＬＤＭＯＳ３は、
ゲートおよびドレインが共通接続されてカレントミラー
回路を構成している。従って、センスＬＤＭＯＳ３に
は、カレントミラー比に応じ負荷電流の一部の電流が流
れる。センスＬＤＭＯＳ３には、センスＬＤＭＯＳ３に
流れる電流を検出するためのセンス抵抗４が接続されて
おり、センスＬＤＭＯＳ３とセンス抵抗４の接続点から
センスＬＤＭＯＳ３に流れる電流に応じたセンス電圧Ｖ
m が出力される。図２に、メインＬＤＭＯＳ２、センス
ＬＤＭＯＳ３におけるソースセル、ドレインセルの平面
配置構成を示す。この図２に示すように、多数のソース
セル、ドレインセルが上下左右に交互にメッシュ状に配
置されており、それらによるセル領域上に、ドレイン、
ソースの引出し金属配線をなすＡｌ配線が２層にて形成
されている（特開平８−１２５１７６号公報参照）。上
記構成において、カレントミラー比ｒc は次のようにし
て設定される。メインＬＤＭＯＳ２の面積をＳm 、セン
スＬＤＭＯＳ３の面積をＳS とし、メインＬＤＭＯＳ
２、センスＬＤＭＯＳ３におけるドレインセル、ソース
セルの対向辺数（図２において、ソースセルとドレイン
セルが対向する辺の数）をＮm 、Ｎs 、一辺当たりのオ
ン抵抗値をＲc 、２層Ａｌ配線の合成シート抵抗値をρ
aとすると、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３
の規格化オン抵抗値Ｒm 、Ｒs は、数式１で表される。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 1 shows a configuration of a load driving circuit according to an embodiment of the present invention. N-channel type LDMOS
Main Tr (hereinafter referred to as main LDMOS)
2 supplies the load current to a load 1 by receiving a control voltage V g from the control circuit (not shown) to the gate. Main LDMO
S2 has a sense T composed of an N-channel LDMOS.
r (hereinafter referred to as sense LDMOS) 3 are connected in parallel, and the main LDMOS 2 and the sense LDMOS 3
The gate and the drain are commonly connected to form a current mirror circuit. Therefore, a part of the load current flows through the sense LDMOS 3 according to the current mirror ratio. A sense resistor 4 for detecting a current flowing through the sense LDMOS 3 is connected to the sense LDMOS 3, and a sense voltage V corresponding to a current flowing through the sense LDMOS 3 from a connection point between the sense LDMOS 3 and the sense resistor 4.
m is output. FIG. 2 shows a planar arrangement of source cells and drain cells in the main LDMOS2 and the sense LDMOS3. As shown in FIG. 2, a large number of source cells and drain cells are alternately arranged vertically and horizontally in a mesh form, and a drain,
An Al wiring forming a source lead metal wiring is formed in two layers (see JP-A-8-125176). In the above configuration, the current mirror ratio r c is set as follows. The area of the main LDMOS 2 is S m , the area of the sense LDMOS 3 is S S ,
2. In the sense LDMOS 3, the number of opposing sides of the drain cell and the source cell (the number of sides where the source cell and the drain cell oppose each other in FIG. 2) are N m and N s , the on-resistance value per side is R c , Let the composite sheet resistance of Al wiring be ρ
When a, main LDMOS2, sense LDMOS3
The normalized on-resistance values R m and R s are represented by Equation 1.
【数１】Ｒm ＝（Ｒc ／Ｎm ＋ρa ）Ｓm Ｒs ＝（Ｒc ／ＮS ＋ρa ）ＳS また、センスＬＤＭＯＳ３にセンス抵抗４（抵抗値をＲ
e ）を接続した場合、カレントミラー回路におけるメイ
ンＬＤＭＯＳ２の回路と、センスＬＤＭＯＳ３の回路に
おける抵抗比ｒは、数式２で表される。[Number 1] R m = (R c / N m + ρ a) S m R s = (R c / N S + ρ a) S S also the sense resistor 4 (resistance to the sense LDMOS3 R
When e ) is connected, the resistance ratio r between the circuit of the main LDMOS 2 in the current mirror circuit and the circuit of the sense LDMOS 3 is expressed by Expression 2.
【数２】 ｒ＝（Ｒs ／ＳS ＋Ｒe ）／（Ｒm ／Ｓm ） ＝（Ｒc ／ＮS ＋ρa ＋Ｒe ）／（Ｒc ／Ｎm ＋ρa ） カレントミラー比ｒc はメインＬＤＭＯＳ２、センスＬ
ＤＭＯＳ３の抵抗比ｒであるので、カレントミラー比ｒ
c は数式２で設定される。ここで、カレントミラー比ｒ
c が温度Ｔの変化に対し変動しないようにするには、ｄ
ｒc ／ｄＴ＝０にすればよい。数式２を温度Ｔで微分す
ると、ｄｒc ／ｄＴは数式３になる。[Number 2] r = (R s / S S + R e) / (R m / S m) = (R c / N S + ρ a + R e) / (R c / N m + ρ a) current mirror ratio r c Is the main LDMOS2, sense L
Since the resistance ratio is DMOS3, the current mirror ratio r
c is set by Equation 2. Where the current mirror ratio r
To ensure that c does not fluctuate with changes in temperature T, d
It may be set to r c / dT = 0. Differentiating Equation 2 with temperature T, dr c / dT becomes Equation 3.
【数３】 数式３からｄｒc ／ｄＴ＝０となるセンス抵抗値４の抵
抗値Ｒe は数式４で表される。(Equation 3) Resistance R e of the sense resistor value 4 consisting of formulas 3 and dr c / dT = 0 is expressed by Equation 4.
【数４】 ここで、ＴＣＲc はオン抵抗の温度係数（＝ｄＲc ／ｄ
Ｔ／Ｒc ）、ＴＣＲaは２層Ａｌ配線のシート抵抗の温
度係数（＝ｄρa ／ｄＴ／ρa ）、ＴＣＲe はセンス抵
抗４の温度係数（＝ｄＲe ／ｄＴ／Ｒe ）である。従っ
て、数式４を満足するようにセンス抵抗４の抵抗値Ｒe
を設定すれば、カレントミラー比の温度依存性を零にす
ることができる。この場合、センス電圧Ｖ m は、メイン
ＬＤＭＯＳ２の電流に比例し、温度に依存しない、すな
わち温度ドリフトがなくなる。なお、数式４を完全に満
足しなくてもセンス抵抗４の抵抗値Ｒe をそれに近い値
にすればカレントミラー比の温度依存性を実質的に零に
することができる。また、センス抵抗４として、温度係
数が実質０になる薄膜抵抗（例えば、ＣｒＳｉ）を用い
れば、その抵抗値Ｒe を数式５で表される値に設定すれ
ばよい。(Equation 4)Where TCRcIs the temperature coefficient of on-resistance (= dRc/ D
T / Rc), TCRaIs the temperature of the sheet resistance of the two-layer Al wiring
Degree coefficient (= dρa/ DT / ρa), TCReIs a sense
Temperature coefficient of anti-4 (= dRe/ DT / Re). Follow
Thus, the resistance value R of the sense resistor 4 is set so as to satisfy Equation 4.e
Is set to zero the temperature dependence of the current mirror ratio.
Can be In this case, the sense voltage V mIs the main
Proportional to the current of LDMOS2 and independent of temperature,
That is, the temperature drift is eliminated. Equation 4 is completely satisfied.
Even if it is not added, the resistance value R of the sense resistor 4eA value close to it
Makes the temperature dependence of the current mirror ratio substantially zero
can do. The sense resistor 4 has a temperature
Using a thin film resistor (eg, CrSi) whose number is substantially zero
The resistance ReIs set to the value represented by Equation 5.
I just need.
【数５】 なお、図１に示す負荷駆動回路は、例えば図３の構成と
して用いることができる。図３において、センス抵抗４
の一端とセンスＬＤＭＯＳ３の接続点Ａは、コンパレー
タ５の反転入力端子に接続されており、センス抵抗４の
他端は、コンパレータ５の出力端子に接続されている。
また、コンパレータ５の非反転入力端子は接地されてい
る。制御回路６は、コンパレータ５の出力電圧に応じて
センスＬＤＭＯＤ、メインＬＤＭＯＳ２のゲート電圧を
制御する。この構成において、負荷電流が変化しセンス
電流が変化してＡ点の電圧が変化すると、コンパレータ
５の出力電圧が変化する。制御回路６は、コンパレータ
５の出力電圧に応じ、例えば負荷電流が過電流になった
ことを検出すると、センスＬＤＭＯＳ３、メインＬＤＭ
ＯＳ２のゲート電圧を制御し、電流制限を行うなどの制
御を行う。なお、図１に示す構成において、センス抵抗
４は、図４に示すように、センスＬＤＭＯＳ３のドレイ
ン側に配置されていてももよい。この場合、センス抵抗
４による電圧降下がゲート−ソース間のバイアスに影響
を与えないので、メインＬＤＭＯＳ２、センスＬＤＭＯ
Ｓ３のセル抵抗値は変わらず、精度の高いカレントミラ
ー回路とすることができる。また、メインＬＤＭＯＳ
２、センスＬＤＭＯＳ３におけるソースセル、ドレイン
セルの平面配置は、図５に示すようにソースセルで終端
させるようにしてもよい。図２に示すセル配置の場合、
ソースセル、ドレインセルが交互に終端部に配置されて
いるため、終端部のソースエッジから若干電流が漏れる
ことになり、このソースエッジを考慮すると、セルの対
向辺数は正確には少数点のつく端数になる。この場合、
セル数が多ければ問題はないが、セル数が少ないとそれ
が誤差要因になる。そこで、図５に示すように最外周を
ソースセルで終端させるようにすれば、対向辺数を正確
に整数として算出することができる。同様の理由で、図
６に示すようにドレインセルで終端させるようにしても
よい。また、ソース、ドレインの平面配置は、図７に示
すようにストライプ状にしてもよい。この場合、上記し
た数式において、ドレイン、ソースの対向辺数Ｎm 、Ｎ
s をソースのチャネル総延長Ｗs 、Ｗm 、オン抵抗値Ｒ
c を単位チャネル長当たりの値に置き換えて、カレント
ミラー比、センス抵抗４の抵抗値Ｒe を算出する。この
ストライプ状の配置においても、ストライプのエッジで
の電流リークに起因するチャネル長の誤差を避けるため
に、図８、図９に示すように、最外周をソースあるいは
ドレインで終端させるようにしてもよい。なお、セル形
状としては、四角のメッシュ形状、ストライプ形状に限
らず、四角以外の多角形でもよく、またセルの配置を千
鳥配置としてもよい。さらに、図１０に示すように、セ
ンス抵抗４、センスＬＤＭＯＳ３をメインＬＤＭＯＳ２
の内側に配置してもよい。この場合、メインＬＤＭＯＳ
２が消費電力で発熱し昇温したときセンスＬＤＭＯＳ３
がメインＬＤＭＯＳ２の内側にあるのでメインＬＤＭＯ
Ｓ２外で温度分布に偏りが生じても、センスＬＤＭＯＳ
３、メインＬＤＭＯＳ２の温度は一定に保たれるので、
カレントミラー比の変動を防ぐことができる。また、図
１１に示すように、センス抵抗４を薄膜抵抗でメインＬ
ＤＭＯＳ２上に形成し、センスＬＤＭＯＳ３をメインＬ
ＤＭＯＳ２の一部のセルを利用して形成するようにして
もよい。なお、ソース、ドレインの引出し配線をなすＡ
ｌ配線は２層でなく１層であってもよい。(Equation 5) Note that the load drive circuit shown in FIG. 1 can be used, for example, as the configuration in FIG. In FIG. 3, the sense resistor 4
Is connected to the inverting input terminal of the comparator 5, and the other end of the sense resistor 4 is connected to the output terminal of the comparator 5.
The non-inverting input terminal of the comparator 5 is grounded. The control circuit 6 controls the gate voltage of the sense LDMOD and the main LDMOS 2 according to the output voltage of the comparator 5. In this configuration, when the load current changes, the sense current changes, and the voltage at the point A changes, the output voltage of the comparator 5 changes. When the control circuit 6 detects, for example, that the load current has become overcurrent in accordance with the output voltage of the comparator 5, the control circuit 6 detects the sense LDMOS 3, the main LDM
The gate voltage of OS2 is controlled, and control such as current limitation is performed. In the configuration shown in FIG. 1, the sense resistor 4 may be arranged on the drain side of the sense LDMOS 3, as shown in FIG. In this case, since the voltage drop due to the sense resistor 4 does not affect the bias between the gate and the source, the main LDMOS 2 and the sense LDMO 2
The cell resistance value of S3 does not change, and a highly accurate current mirror circuit can be provided. Also, the main LDMOS
2. The planar arrangement of the source cell and the drain cell in the sense LDMOS 3 may be terminated at the source cell as shown in FIG. In the case of the cell arrangement shown in FIG.
Since the source cell and the drain cell are alternately arranged at the terminal part, a small amount of current leaks from the source edge of the terminal part. It will be a fraction. in this case,
There is no problem if the number of cells is large, but this becomes an error factor when the number of cells is small. Therefore, if the outermost periphery is terminated by the source cell as shown in FIG. 5, the number of opposing sides can be accurately calculated as an integer. For the same reason, the termination may be made at the drain cell as shown in FIG. Further, the planar arrangement of the source and the drain may be a stripe shape as shown in FIG. In this case, in the above equation, the number of opposite sides N m , N
s is the total channel length of the source W s , W m , and the on-resistance R
substituting c to the value per unit channel length, calculates the resistance value R e of the current mirror ratio, the sense resistor 4. Even in this striped arrangement, the outermost periphery may be terminated by a source or a drain as shown in FIGS. 8 and 9 in order to avoid a channel length error caused by a current leak at a stripe edge. Good. The cell shape is not limited to a square mesh shape or stripe shape, but may be a polygon other than a square, and the cells may be arranged in a staggered arrangement. Further, as shown in FIG. 10, the sense resistor 4 and the sense LDMOS3 are connected to the main LDMOS2.
May be arranged inside. In this case, the main LDMOS
2 generates heat with power consumption and rises in temperature when sense LDMOS3
Is inside the main LDMOS2, so the main LDMO
Even if the temperature distribution is biased outside S2, the sense LDMOS
3. Since the temperature of the main LDMOS 2 is kept constant,
Variations in the current mirror ratio can be prevented. Also, as shown in FIG.
DMOS2 and the sense LDMOS3
It may be formed using a part of the cells of the DMOS 2. In addition, A, which forms source and drain wiring
The l wiring may be one layer instead of two layers.
【図１】本発明の一実施形態に係る負荷駆動回路の回路
図である。FIG. 1 is a circuit diagram of a load driving circuit according to an embodiment of the present invention.
【図２】メインＬＤＭＯＳとセンスＬＤＭＯＳのソース
セル、ドレインセルをメッシュ状に交互配置した平面配
置図である。FIG. 2 is a plan layout view in which source cells and drain cells of a main LDMOS and a sense LDMOS are alternately arranged in a mesh shape.
【図３】図１に示す負荷駆動回路の具体的な適用例を示
す回路図である。FIG. 3 is a circuit diagram showing a specific application example of the load driving circuit shown in FIG.
【図４】図１に示す負荷駆動回路の変形例を示す回路図
である。FIG. 4 is a circuit diagram showing a modified example of the load driving circuit shown in FIG.
【図５】図２に示す平面配置に対し外周部をソースで終
端させた場合の平面配置図である。FIG. 5 is a plan view showing a case where an outer peripheral portion is terminated with a source in the plan view shown in FIG. 2;
【図６】図２に示す平面配置に対し外周部をドレインで
終端させた場合の平面配置図である。FIG. 6 is a plan view showing the case where the outer peripheral portion is terminated with a drain in the plan view shown in FIG. 2;
【図７】メインＬＤＭＯＳとセンスＬＤＭＯＳのソー
ス、ドレインをストライプ状に交互配置した平面配置図
である。FIG. 7 is a plan view in which sources and drains of a main LDMOS and a sense LDMOS are alternately arranged in a stripe shape.
【図８】図７に示す平面配置に対し外周部をソースで終
端させた場合の平面配置図である。FIG. 8 is a plan view showing a case where the outer peripheral portion is terminated with a source with respect to the plan view shown in FIG. 7;
【図９】図７に示す平面配置に対し外周部をドレインで
終端させた場合の平面配置図である。9 is a plan view showing a case where the outer peripheral portion is terminated with a drain in the plan view shown in FIG. 7;
【図１０】センス抵抗、センスＬＤＭＯＳをメインＬＤ
ＭＯＳの内側に配置した平面配置図である。FIG. 10 shows a sense resistor and a sense LDMOS connected to a main LD.
FIG. 3 is a plan view showing a layout inside a MOS.
【図１１】センス抵抗をメインＬＤＭＯＳ上に形成し、
センスＬＤＭＯＳをメインＬＤＭＯＳの一部のセルを利
用して形成した構成を示す平面配置図である。FIG. 11: forming a sense resistor on a main LDMOS,
FIG. 3 is a plan layout view showing a configuration in which a sense LDMOS is formed by using some cells of a main LDMOS.
１…負荷、２…メインＬＤＭＯＳ、３…センスＬＤＭＯ
Ｓ、４…センス抵抗。1: Load, 2: Main LDMOS, 3: Sense LDMO
S, 4 ... sense resistance.
Claims (3)
給用ＭＯＳトランジスタ（２）と、 この電流供給用ＭＯＳトランジスタと並列接続され、前
記電流供給用ＭＯＳトランジスタとともにカレントミラ
ー回路を構成する電流検出用ＭＯＳトランジスタ（３）
と、 前記電流検出用ＭＯＳトランジスタに接続された電流検
出抵抗（４）とを備えた、電流検出機能を有する負荷駆
動回路において、 前記電流供給用ＭＯＳトランジスタと前記電流検出用Ｍ
ＯＳトランジスタのそれぞれは、半導体基板の表面の横
方向に電流路を形成する横型のＭＯＳトランジスタとし
て構成されたものであって、 前記電流供給用ＭＯＳトランジスタと前記電流検出用Ｍ
ＯＳトランジスタに流れるそれぞれの電流の比が、前記
電流供給用ＭＯＳトランジスタのオン抵抗値にソース、
ドレインの引出し配線の抵抗値を加えたものと、前記電
流検出用ＭＯＳトランジスタのオン抵抗値にソース、ド
レインの引出し配線の抵抗値および前記電流検出抵抗の
抵抗値を加えたものの比で設定されていることを特徴と
する電流検出機能を有する負荷駆動回路。1. A current supply MOS transistor (2) for supplying a load current to a load (1), and a current which is connected in parallel with the current supply MOS transistor and forms a current mirror circuit together with the current supply MOS transistor. MOS transistor for detection (3)
And a current detection resistor (4) connected to the current detection MOS transistor, the load drive circuit having a current detection function, wherein the current supply MOS transistor and the current detection M
Each of the OS transistors is configured as a lateral MOS transistor that forms a current path in a lateral direction on the surface of the semiconductor substrate, and includes the current supply MOS transistor and the current detection M transistor.
The ratio of the respective currents flowing through the OS transistor is determined by the source and the ON resistance of the current supply MOS transistor.
It is set as a ratio of the sum of the resistance value of the drain extraction wiring and the sum of the on-resistance value of the current detection MOS transistor, the source and drain extraction wiring resistance values, and the resistance value of the current detection resistance. A load driving circuit having a current detection function.
供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトラ
ンジスタに流れるそれぞれの電流の比の温度変動を実質
的に零にする値に設定されていることを特徴とする請求
項１に記載の電流検出機能を有する負荷駆動回路。2. The resistance value of the current detection resistor is set to a value that makes temperature fluctuation of a ratio of respective currents flowing through the current supply MOS transistor and the current detection MOS transistor substantially zero. The load drive circuit having a current detection function according to claim 1.
記電流検出用ＭＯＳトランジスタのそれぞれは、前記半
導体基板においてソースとドレインが交互に平面配置さ
れており、最外周がソースセルおよびドレインセルのい
ずれか一方のみで終端されていることを特徴とする請求
項１又は２に記載の電流検出機能を有する負荷駆動回
路。3. The current supply MOS transistor and the current detection MOS transistor each have a source and a drain alternately arranged in a plane on the semiconductor substrate, and the outermost periphery is one of a source cell and a drain cell. The load drive circuit having a current detection function according to claim 1, wherein the load drive circuit is terminated only by the terminal.
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