JPH10240528A - Ｒｉｓｃ計算機 - Google Patents

Abstract

(57)【要約】 【課題】 ５オペランド型命令を実行可能とする。 【解決手段】 命令に対する演算を実行する演算回路２
０−１、２−２、２０−３、２−４を有し、各命令を並
列実行するＶＬＩＷ方式を採用したＲＩＳＣ計算機にお
いて、前記複数の演算回路２０−１、２−２、２０−
３、２−４の演算回路２０−１、２０−３が、第３ソー
スオペランドを取り込む経路５５−１、５５−３と、第
２ディスティネーションオペランド出力用の経路５６−
１、５６−３とを備え、３つのソースオペランドに対し
て演算を行い、その結果を２つのディスティネーション
オペランドへ出力する５オペランド型命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種処理を１命令
により実行可能であり、並列化に好適なＲＩＳＣ計算機
に関するものである。

【０００２】

【従来の技術】ＲＩＳＣ計算機は、命令セットを単純な
ものにして、実行の高速化を図った計算機である。ＲＩ
ＳＣ計算機においては、ほとんどの命令が、１マシンサ
イクルで実行終了するように、レジスタ間の単純な演算
を指示するもので構成されている。また、メモリのアク
セスをロード命令とストア命令のみで行うことにより、
ＣＩＳＣに比べてパイプラインの単純化が図られてい
る。

【０００３】更に、ＲＩＳＣ計算機としてはＶＬＩＷ(V
ery Long Instruction Word)方式を採用し、命令レベル
の並列性を利用して高速処理が可能に構成されたものが
知られている。このＶＬＩＷ方式は、長命令形式と呼ば
れる「長い命令語」の中に、通常のＲＩＳＣ命令を複数
個配置して命令レベルの並列実行を可能としてある。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＲＩＳＣ計算機においては、命令やレジスタの多くが、
３２ｂｉｔ長、６４ｂｉｔ長であるのに対し、ビット列
やバイト列やパック１０進数などのデータは、夫々、１
ｂｉｔ、８ｂｉｔ、４ｂｉｔが単位であるから、これら
のデータを扱う処理においては、３２ｂｉｔ長や６４ｂ
ｉｔ長のレジスタを効率的に利用することができない場
合があった。

【０００５】また、ＶＬＩＷ方式を採用したものにあっ
ては、並列命令実行の妨げとなる要因として、分岐に
よる制御依存関係、機能ユニット数による制限、命
令間のデータ依存関係、が挙げられる。ＶＬＩＷ方式を
採用した従来のＲＩＳＣ計算機は、係る要因によって並
列度が向上せず、十分な性能が得られないという問題点
があった。

【０００６】本発明は上記従来のＲＩＳＣ計算機の問題
点を解決せんとしてなされたもので、その目的は、レジ
スタ長より短い長さのデータ処理にあっても、当該レジ
スタをより効率的に利用することのできるＲＩＳＣ計算
機を提供することである。更に、レジスタ長にあったデ
ータを処理することで、ビット列やバイト列やパック１
０進数などを、同時に複数並列実行して処理の高速化を
図ることができるＲＩＳＣ計算機を提供することを目的
とする。また、他の目的は、ＶＬＩＷ方式を採用した場
合に、命令の並列度を上げ、ＶＬＩＷの性能を最大限に
引き出し、高速処理が可能となるＲＩＳＣ計算機を提供
することである。

【０００７】

【課題を解決するための手段】本発明の請求項１に記載
のＲＩＳＣ計算機は、１ワードデータ中の最上位ビット
から最下位ビット方向に検索した場合に、最初にセット
されているビットが、最下位ビットから数えて何ビット
目であるかを検出する手段を備える演算回路を具備する
ことを特徴とする。これによって、１ワードデータ中の
最上位ビットから最下位ビット方向に検索した場合に、
最初にセットされているビットが、最下位ビットから数
えて何ビット目であるかを検出でき、有効ビット長の検
出等に適用可能である。

【０００８】本発明の請求項２に記載のＲＩＳＣ計算機
では、算出手段が、１ワードデータを同一ビット数から
なる複数のブロックに分けた場合の各ブロック夫々にセ
ットされたビットがあるか否かの検出を行う検出手段
と、この検出手段による検出結果に基づき、前記複数の
ブロック中の１ブロックの所定ビットのデータを選択す
る選択手段と、この選択手段により選択された結果に基
づき、１ワードデータ中の、最上位側から最初にセット
されているビットが、最下位ビットから数えて何ビット
目であるかの数値を作成する数値作成手段と、を具備す
ることを特徴とする。これにより、複数ブロック中にセ
ットされたビットがあるか否かに基づいて、所定ブロッ
クが選択され、この選択結果から１ワードデータ中の最
上位ビットから最下位ビット方向に検索した場合に、最
初にセットされているビットが、最下位ビットから数え
て何ビット目であるかが検出されることになる。

【０００９】本発明の請求項３に記載のＲＩＳＣ計算機
では、算出手段が、１ワードデータを４ビットからなる
複数のブロックに分けた場合の各ブロック夫々にセット
されたビットがあるか否かの検出を行う第１の検出手段
と、上記各ブロックの上位３ビットの夫々がセットされ
ているか否かの関係を検出する第２検出手段と、上記第
１、第２の検出手段との検出結果に基づき、１ワードデ
ータ中の、最上位側から最初にセットされているビット
が、最下位ビットから数えて何ビット目であるかの数値
を作成する数値作成手段と、を具備することを特徴とす
る。これにより、複数ブロック中にセットされたビット
があるか否かの検出結果および、各ブロックの上位３ビ
ットの夫々がセットされているか否かの関係の検出結果
により、１ワードデータ中の最上位ビットから最下位ビ
ット方向に検索した場合に、最初にセットされているビ
ットが、最下位ビットから数えて何ビット目であるかが
検出されることになる。

【００１０】本発明の請求項４に記載のＲＩＳＣ計算機
は、複数ワードのデータについて、ワード単位に当該ワ
ード内が全て０であるか否かに基づき、複数ワードの内
のセットされたビットが存在する最上位有効ワードを検
出する最上位有効ワード検出手段と、この最上位有効ワ
ード検出手段により検出された結果に対して請求項１乃
至３のいずれかに記載の演算回路を用いて、最初にセッ
トされているビットが、最下位ビットから数えて何ビッ
ト目であるかを算出し、更に、この結果を用いて当該ワ
ードの位置を示す数値を得るワード位置検出手段と、前
記有効最上位ワード検出手段により検出された最上位有
効ワードに係る１ワードデータに対して請求項１乃至３
のいずれかに記載の演算回路を用いて、１ワードデータ
中の最上位ビットから最下位ビット方向に検索した場合
に、最初にセットされているビットが、最下位ビットか
ら数えて何ビット目であるかを示す数値を得るビット位
置検出手段と、このビット位置検出手段及びワード位置
検出手段の検出結果に基づき、複数ワードからなるデー
タの有効ビット長データを得る有効ビット長取得手段と
を備えることを特徴とする。これにより、複数ワードか
らなるデータの有効ビット長データの計算を行うことが
できる。

【００１１】本発明の請求項５に記載のＲＩＳＣ計算機
は、演算回路を複数有し、各命令を並列実行するＶＬＩ
Ｗ方式を採用することを特徴とする。これにより、位置
検出が、ｆｓｂｉｔ命令によりなされ、条件判定と分岐
命令とが使用されないので、並列性が向上し、高速化が
図られる。

【００１２】本発明の請求項６に記載のＲＩＳＣ計算機
は、第１オペランドの１ワードのデータと第２オペラン
ドの１ワードのデータを４ビット単位に比較して、第２
オペランドの４ビットデータが第１オペランドの４ビッ
トデータより大きいか否か検出し、各４ビット単位の比
較結果をディスティネーションオペランドの下位側に格
納する比較手段を備える演算回路を具備することを特徴
とする。これにより、１ワードのデータを４ビットに分
割して各４ビット毎の大小比較をする演算が１命令によ
り実行される。つまり、４ビットのデータを大小比較を
複数同時に実行可能である。

【００１３】本発明の請求項７に記載のＲＩＳＣ計算機
は、第１オペランドの１ワードのデータと第２オペラン
ドの１ワードのデータを４ビット単位に比較して、第２
オペランドの４ビットデータが第１オペランドの４ビッ
トデータと等しいか否か検出し、各４ビット単位の比較
結果をディスティネーションオペランドの下位側に格納
する比較手段を備える演算回路を具備することを特徴と
する。これにより、１ワードのデータを４ビットに分割
して各４ビット毎に等しいか否か比較する演算が１命令
により実行される。つまり、４ビットのデータの一致検
出を複数同時に実行可能である。

【００１４】本発明の請求項８に記載のＲＩＳＣ計算機
は、複数ワードのパック１０進数データについて、請求
項６に記載の、第１オペランドの１ワードのデータと第
２オペランドの１ワードのデータを４ビット単位に比較
して、第２オペランドの４ビットデータが第１オペラン
ドの４ビットデータより大きいか否か検出し、各４ビッ
ト単位の比較結果をディスティネーションオペランドの
下位側に格納するｃｍｐｌｔ．ｐ命令を実行する演算回
路を用いてワード単位に処理を行うワード単位処理手段
と、このワード単位処理手段による処理結果を前記複数
ワードのワードデータ順に並べる処理を行う２次処理処
理手段と、この２次処理手段による処理結果について、
請求項１乃至３のいずれかに記載の演算回路を用いて、
１ワードデータ中の最上位ビットから最下位ビット方向
に検索した場合に、最初にセットされているビットが、
最下位ビットから数えて何ビット目であるかを示す数値
を得る最先セットビット値検出手段と、この最先セット
ビット値検出手段の検出結果に基づきパック１０進数の
有効桁数を得る有効桁数取得手段とを具備することを特
徴としている。これによって、パック１０進数の有効桁
数を効率的に計算することができる。

【００１５】本発明の請求項９に記載のＲＩＳＣ計算機
は、演算回路を複数有し、各命令を並列実行するＶＬＩ
Ｗ方式を採用すると共に、ｃｍｐｌｔ．ｐ命令を１サイ
クルに１命令実行することを特徴とする。これによっ
て、条件判定及び分岐命令を使用することなく、ｆｓｂ
ｉｔ命令及びｃｍｐｌｔ．ｐ命令によりパック１０進数
の有効桁数を得ることができ、並列性が向上し、高速化
が図られる。

【００１６】本発明の請求項１０に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列実行するＶＬ
ＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｐ命令を１サ
イクルに複数命令実行することを特徴とする。これによ
り、ｃｍｐｌｔ．ｐ命令が１サイクルに複数命令実行さ
れ、並列性の向上により処理サイクル数を減少させて高
速処理を可能とする。

【００１７】本発明の請求項１１に記載のＲＩＳＣ計算
機は、第１オペランドの１ワードのデータと第２オペラ
ンドの１ワードのデータを１バイト単位に比較して、第
２オペランドの１バイトデータが第１オペランドの１バ
イトデータより大きいか否か検出し、各１バイト単位の
比較結果をディスティネーションオペランドの下位側に
格納する比較手段を備える演算回路を具備することを特
徴とする。これにより、１ワードのデータを１バイトに
分割して各１バイト毎の大小比較をする演算が１命令に
より実行される。つまり、１バイトのデータの大小比較
を複数同時に実行可能である。

【００１８】本発明の請求項１２に記載のＲＩＳＣ計算
機は、第１オペランドの１ワードのデータと第２オペラ
ンドの１ワードのデータを１バイト単位に比較して、第
２オペランドの１バイトデータが第１オペランドの１バ
イトデータと等しいか否か検出し、各１バイト単位の比
較結果をディスティネーションオペランドの下位側に格
納する比較手段を備える演算回路を具備することを特徴
とする。これにより、１ワードのデータを１バイトに分
割して各１バイト毎に等しいか否か比較する演算が１命
令により実行される。つまり、１バイトのデータの一致
検出を複数同時に実行可能である。

【００１９】本発明の請求項１３に記載のＲＩＳＣ計算
機は、複数ワードのデータについて、請求項１１に記載
の、第１オペランドの１ワードのデータと第２オペラン
ドの１ワードのデータを１バイト単位に比較して、第２
オペランドの１バイトデータが第１オペランドの１バイ
トデータより大きいか否か検出し、各１バイト単位の比
較結果をディスティネーションオペランドの下位側に格
納するｃｍｐｌｔ．ｂ命令を実行する演算回路を用いて
ワード単位に処理を行うワード単位処理手段と、このワ
ード単位処理手段による処理結果を前記複数ワードのワ
ードデータ順に並べる処理を行う２次処理処理手段と、
この２次処理手段による処理結果について、請求項１乃
至３のいずれかに記載の演算回路を用いて、１ワードデ
ータ中の最上位ビットから最下位ビット方向に検索した
場合に、最初にセットされているビットが、最下位ビッ
トから数えて何ビット目であるかを示す数値を得る最先
セットビット値検出手段と、この最先セットビット値検
出手段の検出結果に基づき有効バイト長を得る有効バイ
ト長取得手段とを具備することを特徴としている。これ
によって、複数ワードのデータの有効バイト長を効率的
に計算することができる。

【００２０】本発明の請求項１４に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列実行するＶＬ
ＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｂ命令を１サ
イクルに１命令実行することを特徴とする。これによっ
て、条件判定及び分岐命令を使用することなく、ｆｓｂ
ｉｔ命令及びｃｍｐｌｔ．ｂ命令によりデータの有効バ
イト長を得ることができ、並列性が向上し、高速化が図
られる。

【００２１】本発明の請求項１５に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列実行するＶＬ
ＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｂ命令を１サ
イクルに複数命令実行することを特徴とする。これによ
り、ｃｍｐｌｔ．ｂ命令が１サイクルに複数命令実行さ
れ、並列性の向上により処理サイクル数を減少させて高
速処理を可能とする。

【００２２】本発明の請求項１６に記載のＲＩＳＣ計算
機は、ゾーン１０進数の複数ワードからなる演算結果デ
ータについて、請求項１２に記載の、第１オペランドの
１ワードのデータと第２オペランドの１ワードのデータ
を１バイト単位に比較して、第２オペランドの１バイト
データが第１オペランドの１バイトデータと等しいか否
か検出し、各１バイト単位の比較結果をディスティネー
ションオペランドの下位側に格納するｃｍｐｅｑ．ｂ命
令を実行する演算回路を用いてワード単位に処理を行う
ワード単位処理手段と、このワード単位処理手段による
処理結果を前記複数ワードのワードデータ順に並べ、こ
の並べたデータに対して使用されているバイトと使用さ
れていないバイトとを識別する処理を行う２次処理処理
手段と、この２次処理手段による処理結果について、請
求項１乃至３のいずれかに記載の演算回路を用いて、１
ワードデータ中の最上位ビットから最下位ビット方向に
検索した場合に、最初にセットされているビットが、最
下位ビットから数えて何ビット目であるかを示す数値を
得る最先セットビット値検出手段と、この最先セットビ
ット値検出手段の検出結果と与えられる正規のバイト数
に基づきゾーン１０進数のデータがオーバーフローか否
か検出するオーバーフロー検出手段と、を具備すること
を特徴とする。これによって、ゾーン１０進数からなる
複数ワードのデータのオーバーフローを効率的に計算す
ることができる。

【００２３】本発明の請求項１７に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列実行するＶＬ
ＩＷ方式を採用すると共に、ｃｍｐｅｑ．ｂ命令を１サ
イクルに１命令実行することを特徴とする。これによっ
て、条件判定及び分岐命令を使用することなく、ｆｓｂ
ｉｔ命令及びｃｍｐｅｑ．ｂ命令により演算結果におい
て使用されているバイト長を得てオーバーフローを検出
することができ、並列性が向上し、高速化が図られる。

【００２４】本発明の請求項１８に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列実行するＶＬ
ＩＷ方式を採用すると共に、ｃｍｐｅｑ．ｂ命令を１サ
イクルに複数命令実行することを特徴とする。これによ
り、ｃｍｐｅｑ．ｂ命令が１サイクルに複数命令実行さ
れ、並列性の向上により処理サイクル数を減少させて高
速処理を可能とする。

【００２５】本発明の請求項１９に記載のＲＩＳＣ計算
機は、命令に対する演算を実行する演算回路を複数有
し、各命令を並列実行するＶＬＩＷ方式を採用したＲＩ
ＳＣ計算機であって、前記複数の演算回路の所要の演算
回路が、第３ソースオペランドを取り込む経路と、第２
ディスティネーションオペランド出力用の経路とを備
え、３つのソースオペランドに対して演算を行い、その
結果を２つのディスティネーションオペランドへ出力す
る５オペランド型命令を実行する演算回路であることを
特徴とする。これによって、一時に３つのソースオペラ
ンドを与えることができ、第３ソースオペランドの待ち
合わせの必要がなく、また、一時に２つのディスティネ
ーションオペランドのライトバックが可能であり、第２
ディスティネーションオペランドのライトバック待ちが
不要となる。

【００２６】本発明の請求項２０に記載のＲＩＳＣ計算
機は、５オペランド型命令を実行する演算回路の第３ソ
ースオペランドを取り込む経路へソースオペランドを供
給するか、３オペランド型命令を実行する演算回路の第
１ソースオペランド取り込む経路へソースオペランドを
供給するか切り換えるソースオペランド切換スイッチ
と、前記５オペランド型命令を実行する演算回路の第２
ディスティネーションオペランド出力用の経路からのデ
ィスティネーションオペランドか、前記３オペランド型
命令を実行する演算回路の第１ディスティネーションオ
ペランド出力用の経路からのディスティネーションオペ
ランドかを選択するためのディスティネーションオペラ
ンド選択スイッチと、上記２つのスイッチを命令に基づ
き切り換えるデコ−ダとを具備することを特徴とする。
これにより、３オペランド型命令のみにより構成される
命令列に対しても、また、５オペランド型命令を含む命
令列に対しても、処理を行うことが可能である。

【００２７】本発明の請求項２１に記載のＲＩＳＣ計算
機は、４つの演算回路が備えられており、第１、第３の
演算回路が、５オペランド型命令を実行する演算回路で
構成され、第２、第４の演算回路が、３オペランド型命
令を実行する演算回路で構成されていることを特徴とす
る。これによって、第０、第１命令フィールド、第２、
第３命令フィールドに亘って、それぞれ２ワード長の５
オペランド型のＲＩＳＣ命令を配置して実行させること
ができる。

【００２８】本発明の請求項２２に記載のＲＩＳＣ計算
機は、ＲＩＳＣ命令に拡張用コードがセットされている
場合に、デコ−ダは、５オペランド型命令を実行する演
算回路へ第３ソースオペランドを供給し、出力される第
２ディスティネーションオペランドを選択するように、
ソースオペランド切換スイッチとディスティネーション
オペランド選択スイッチとの切換制御を行うことを特徴
とする。これによって、ＲＩＳＣ命令に拡張用コードが
セットされている場合に対応して、５オペランド型命令
を実行する形態となって処理が行われる。

【００２９】本発明の請求項２３に記載のＲＩＳＣ計算
機は、第１オペランドの１ワード長のデータと第２オペ
ランドの１ワード長のデータとを夫々４ビット幅のブロ
ックに区分し、第１オペランド各ブロックと第２オペラ
ンドの各ブロックとを先頭から順に組み合わせるシャッ
フル手段と、このシャッフル手段により組み合わされた
ブロック対における２ブロックの前後配置関係を、第３
オペランドの１ワード長のデータに基づき制御する対交
換手段と、を具備する演算回路を備えることを特徴とす
る。これによって、２つの１ワードに存在する４ビット
単位のデータを各ワードにまたがって交換して配置を制
御して並べ換え、所望の２ワードに変換することが可能
となる。

【００３０】本発明の請求項２４に記載のＲＩＳＣ計算
機は、第１オペランドの１ワード長のデータと第２オペ
ランドの１ワード長のデータとを夫々４ビット幅のブロ
ックに区分し、第１オペランドと第２オペランドのブロ
ックを一列に並べた状態で１ブロックおきに組み合わ
せ、奇数ブロックの組み合わせの並びの後に偶数ブロッ
クの組み合わせの並びを配置する逆シャッフル手段と、
この逆シャッフル手段により組み合わされたブロック対
における２ブロックの前後配置関係を、第３オペランド
の１ワード長のデータに基づき制御する対交換手段と、
を具備する演算回路を備えることを特徴とする。これに
よって、２つの１ワードに存在する４ビット単位のデー
タを４ビットの１ブロックおきに組み合わせて交換して
配置を制御して並べ換え、所望の２ワードに変換するこ
とが可能となる。

【００３１】本発明の請求項２５に記載のＲＩＳＣ計算
機は、複数ワードのパック１０進数データについて、請
求項６に記載の、１ワードのデータを４ビット単位に不
正閾値データと比較して、各４ビット単位の比較結果を
ディスティネーションオペランドの下位側に格納するｃ
ｍｐｌｔ．ｐ命令を実行する演算回路を用いてワード単
位に処理を行う不正パック１０進数検出手段と、前記複
数ワードのパック１０進数データと０とを第１オペラン
ド及び第２オペランドとし、前記不正パック１０進数検
出手段の結果を第３オペランドとして、請求項２３に記
載のｓｈｘ命令を実行する演算回路を用いてｓｈｘ命令
による結果を得るデータ混合手段と、このデータ混合手
段による混合結果を第１オペランド及び第２オペランド
とし、０を第３オペランドとして、請求項２４に記載の
ｉｓｈｘ命令を実行する演算回路を用いて不正データを
抽出する不正データ抽出手段と、を具備しパック１０進
数の不正データを除去することを特徴とする。これによ
って、パック１０進数の不正データの除去を効率良く行
うことができる。

【００３２】本発明の請求項２６に記載のＲＩＳＣ計算
機は、１ワード単位に、不正パック１０進数検出手段、
データ混合手段、不正データ抽出手段を用いて処理を行
い、複数ワード分の処理を繰り返すことを特徴とする。
これによって、複数ワードのパック１０進数に対して
は、そのワード数に対応した繰り返し処理によりパック
１０進数の不正データの除去を行うことができる。

【００３３】本発明の請求項２７に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列に実行するＶ
ＬＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｐ命令を１
サイクルに複数命令実行することを特徴とする。これに
よって、ｃｍｐｌｔ．ｐ命令が１サイクルに複数命令実
行され、並列性の向上により処理サイクル数を減少させ
て高速処理を可能とする。

【００３４】本発明の請求項２８に記載のＲＩＳＣ計算
機は、２つのジェネラルレジスタで指定された倍語デー
タを、ジェネラルレジスタまたは即値で指定された数だ
け左に論理シフトし、この結果空いた下位ビットに０を
挿入する倍語・左論理シフト手段を備える演算回路を具
備することを特徴とする。これにより、１命令で倍語単
位の左論理シフトを行うことができる。

【００３５】本発明の請求項２９に記載のＲＩＳＣ計算
機は、２つのジェネラルレジスタで指定された倍語デー
タを、ジェネラルレジスタまたは即値で指定された数だ
け右に論理シフトし、この結果空いた下位ビットに０を
挿入する倍語・右論理シフト手段を備える演算回路を具
備することを特徴とする。これにより、１命令で倍語単
位の右論理シフトを行うことができる。

【００３６】本発明の請求項３０に記載のＲＩＳＣ計算
機は、２つのジェネラルレジスタで指定された倍語デー
タを、ジェネラルレジスタまたは即値で指定された数だ
け右に算術シフトし、この結果空いた下位ビットに符号
ビットを挿入する倍語・右算術シフト手段を備える演算
回路を具備することを特徴とする。これにより、１命令
で倍語単位の右算術シフトを行うことができる。

【００３７】本発明の請求項３１に記載のＲＩＳＣ計算
機は、メモリに記憶されているパック１０進数データを
レジスタへ転送するＲＩＳＣ計算機であって、上記パッ
ク１０進数データが記憶されているメモリ上の最上位と
最下位のワード境界を検出すると共に、ワード境界と当
該パック１０進数データの終端との差を検出するワード
境界・境界差検出手段と、このワード境界・境界差検出
手段により検出されたワード境界を単位として、前記パ
ック１０進数が記憶されている範囲のワードをレジスタ
に読み出すワード単位読出手段と、上記レジスタに読み
出されたデータを、上記ワード境界・境界差検出手段に
より検出された差のデータに応じて、請求項２８に記載
の倍語・左論理シフト手段を備え、ｓｌｌ．ｌ命令を実
行する演算回路によりシフトするシフト手段とを具備す
ることを特徴とする。これによって、メモリ内のパック
１０進数データをレジスタに転送する場合に、メモリ内
からワード単位に読み出してレジスタに適切にセットで
き、処理の効率化を図ることができる。

【００３８】本発明の請求項３２に記載のＲＩＳＣ計算
機は、ワード単位読出手段による読み出しの後に、シフ
ト手段によるシフトを行う動作を繰り返して、所要のパ
ック１０進数をレジスタに転送することを特徴とする。
これにより、読み出しとシフト、更に読み出しとシフト
という繰り返しで、メモリ内のパック１０進数データを
レジスタに適切に転送してセット可能である。

【００３９】本発明の請求項３３に記載のＲＩＳＣ計算
機は、演算回路を複数有し、各命令を並列実行するＶＬ
ＩＷ方式を採用すると共に、ワード単位読出手段による
読み出しと、ｓｌｌ．ｌ命令を１サイクルにて並列実行
することを特徴とする。これによって、各命令が並列実
行され、処理の高速化を図ることができる。

【００４０】本発明の請求項３４に記載のＲＩＳＣ計算
機は、２つのジェネラルレジスタで指定された固定小数
点１ワードデータを、第３のジェネラルレジスタで指定
されたキャリーと共に加算し、加算結果を第１のディス
ティネーションレジスタに格納し、加算結果のキャリー
を第２のディスティネーションレジスタに格納する加算
手段を備える演算回路を具備することを特徴とする。こ
れにより、固定小数点１ワードデータのキャリー付加算
を行うことができる。

【００４１】本発明の請求項３５に記載のＲＩＳＣ計算
機は、第１のジェネラルレジスタで指定された固定小数
点１ワードデータから第２のジェネラルレジスタで指定
された固定小数点１ワードデータを減算すると共に、第
３のジェネラルレジスタで指定されたキャリーの反転値
を減算し、減算結果を第１のディスティネーションレジ
スタに格納し、減算結果のキャリーの反転値を第２のデ
ィスティネーションレジスタに格納する減算手段を備え
る演算回路を具備することを特徴とする。これにより、
固定小数点１ワードデータのキャリー付減算を行うこと
ができる。

【００４２】本発明の請求項３６に記載のＲＩＳＣ計算
機は、２つのジェネラルレジスタで指定されたパック１
０進数１ワードデータを、第３のジェネラルレジスタで
指定されたキャリーと共に加算し、加算結果を第１のデ
ィスティネーションレジスタに格納し、加算結果のキャ
リーを第２のディスティネーションレジスタに格納する
加算手段を備える演算回路を具備することを特徴とす
る。これにより、パック１０進数１ワードデータのキャ
リー付加算を行うことができる。

【００４３】本発明の請求項３７に記載のＲＩＳＣ計算
機は、第１のジェネラルレジスタで指定されたパック１
０進数１ワードデータから第２のジェネラルレジスタで
指定されたパック１０進数１ワードデータを減算すると
共に、第３のジェネラルレジスタで指定されたキャリー
の反転値を減算し、減算結果が負数の場合には１０の補
数として、減算結果を第１のディスティネーションレジ
スタに格納し、減算結果のキャリーの反転値を第２のデ
ィスティネーションレジスタに格納する減算手段を備え
る演算回路を具備することを特徴とする。これにより、
パック１０進数１ワードデータのキャリー付減算を行う
ことができる。

【００４４】本発明の請求項３８に記載のＲＩＳＣ計算
機は、複数ワードのパック１０進数からなる第１のデー
タと複数ワードのパック１０進数からなる第２のデータ
のそれぞれの符号の一致不一致を検出する一致不一致手
段と、前記符号が一致していることが検出された場合
に、ａｄｄｃ．ｐ命令を実行する請求項３６に記載の演
算回路を用いて前記第１のデータと第２のデータとをワ
ード単位に加算する加算手段と、前記符号が不一致であ
ることが検出された場合に、ｓｕｂｃ．ｐ命令を実行す
る請求項３７に記載の演算回路を用いて前記第１のデー
タと第２のデータとをワード単位に減算する減算手段と
を具備し、加減算の各段階で生じたキャリーを次段階に
て用いて複数ワードのパック１０進数の加算を行うこと
を特徴とする。これによって、複数ワードのパック１０
進数データの加算が１ワード単位に実行されることか
ら、複数ワードのパック１０進数データの加算が高速処
理されることになる。

【００４５】本発明の請求項３９に記載のＲＩＳＣ計算
機は、複数ワードのパック１０進数からなる第１のデー
タと複数ワードのパック１０進数からなる第２のデータ
のそれぞれの符号の一致不一致を検出する一致不一致手
段と、前記符号が不一致であることが検出された場合
に、ａｄｄｃ．ｐ命令を実行する請求項３６に記載の演
算回路を用いて前記第１のデータと第２のデータとをワ
ード単位に加算する加算手段と、前記符号が一致してい
ることが検出された場合に、ｓｕｂｃ．ｐ命令を実行す
る請求項３７に記載の演算回路を用いて前記第１のデー
タと第２のデータとをワード単位に減算する減算手段と
を具備し、加減算の各段階で生じたキャリーを次段階に
て用いて複数ワードのパック１０進数の減算を行うこと
を特徴とする。これによって、複数ワードのパック１０
進数データの減算が１ワード単位に実行されることか
ら、複数ワードのパック１０進数データの減算が高速処
理されることになる。

【００４６】本発明の請求項４０に記載のＲＩＳＣ計算
機は、第１の１ワードデータの最下位４ビットから４ビ
ット間隔をおいて、パック１０進数を取り出し、この複
数のパック１０進数データと第２の１ワードデータの最
下位４ビットのパック１０進数データとを掛け合わせ
て、２桁のパック１０進数データを上記第１の１ワード
データに存在するパック１０進数データと同個数得て、
ディスティネーションオペランドに出力する乗算手段を
備える演算回路を具備することを特徴とする。これによ
って、パック１０進数を１桁おきに並べて被乗数を構成
し、これに１桁のパック１０進数データを掛けて、２桁
単位のパック１０進数による乗算結果を得ることが可能
である。

【００４７】本発明の請求項４１に記載のＲＩＳＣ計算
機は、１ワードのパック１０進数からなる被乗数データ
と、パック１０進数の０が１ワード集合されてなるデー
タとをｓｈｘ命令を実行する請求項２３に記載の演算回
路を用いて完全シャッフル処理する前処理手段と、この
前処理手段により完全シャッフル処理された結果の２桁
毎に対し、ｍｕｌ．ｐ命令を実行する請求項４０に記載
の演算回路を用いて乗数を構成する１桁のパック１０進
数データを掛け合わせて２桁単位の結果を得る乗算手段
と、上記乗算手段により得られた結果に対しｉｓｈｘ命
令を実行する請求項２４に記載の演算回路を用いて逆完
全シャッフル処理して上位桁と下位桁に分離する桁分離
手段と、上記桁分離手段により分離された上位桁の結果
に対しｓｌｌ．ｌ命令を実行する請求項２８に記載の演
算回路を用いて４ビットの左シフトを生じさせて、桁上
がりによる桁位置との一致を図る桁位置補正手段と、こ
の桁位置補正手段により補正された結果と、上記桁分離
手段により分離された下位桁の結果とをａｄｄｃ．ｐ命
令を実行する請求項３６に記載の演算回路を用いて加算
すると共に、加算の結果生じたキャリーを前記桁位置補
正手段により上位ワードへシフトされた数値に加算し
て、パック１０進数データの乗算結果を得る加算手段
と、を具備することを特徴とする。これによって、１ワ
ードのパック１０進数からなる被乗数データと１桁のパ
ック１０進数からなる乗数データとの乗算が行われ、結
果を得ることができる。

【００４８】本発明の請求項４２に記載のＲＩＳＣ計算
機は、複数ワードのパック１０進数の被乗数と複数ワー
ドのパック１０進数の乗数との乗算を行う場合には、乗
数の各桁のデータ毎に、被乗数の各ワードに対して、請
求項４１に記載の各手段による演算を繰り返して結果を
得て、更に、乗数の桁数を進めて同様の演算を繰り返し
て行い、それぞれの結果に必要なシフトを生じさせて最
終結果とすることを特徴とする。これによって、複数ワ
ードのパック１０進数の被乗数と複数ワードのパック１
０進数の乗数との乗算演算を行うことが可能である。

【００４９】

【発明の実施の形態】以下添付図面を参照して、本発明
の実施例に係るＲＩＳＣ計算機を説明する。各図におい
て同一の構成要素には、同一の符号を付して重複する説
明を省略する。図１に本発明の実施の形態に係るＲＩＳ
Ｃ計算機の要部ブロック図が示されている。ＲＩＳＣ計
算機は、オペランドデータがセットされるレジスタ及び
ディスティネーションレジスタが複数設けられているレ
ジスタファイル１と、このレジスタファイル１の所要の
レジスタのデータを用いてアンド（ａｎｄ）、オア（ｏ
ｒ）、イクスクルーシブオア（ｘｏｒ）、ノット（ｎｏ
ｔ）等の論理演算、更に、加算、減算等の従来からの算
術演算と、シフト、ローテートなどの処理を行う演算回
路２とを有し、演算回路２とレジスタファイル１との間
には、入力ポート３、出力ポート４とが設けられてい
る。

【００５０】主メモリ５には、命令およびデータが記憶
されており、プログラムカウンタ（ＰＣ）６の指示アド
レスの命令が読み出され、デコ−ダ７に与えられる。デ
コ−ダ７は、命令をデコードし、結果を演算回路２へ与
えて所要の論理演算、算術演算やデータ処理を行わせ
る。主メモリ５内のデータは演算回路２を介してレジス
タファイル１へロードされ、逆に、レジスタファイル１
内のデータが主メモリ５へストアされる。プログラムカ
ウンタ６は、通常はインクリメンタ８により歩進され、
ジャンプ命令等の場合に、ジャンプ先アドレス等が演算
回路２から、または、加算器からセットされる。

【００５１】本実施の形態の演算回路２は、１ワードデ
ータ中の最上位ビットから最下位ビット方向に検索した
場合に、最初にセットされているビットが、最下位ビッ
トから数えて何ビット目であるかを検出する手段を備え
る。別言すると、１ワードデータ中の最上位ビットから
最下位ビット方向に検索した場合に、最初にセットされ
ているビットが、最下位ビットから数えて何ビット目で
あるかを検出し、結果をディスティネーションオペラン
ドへ書き込む命令（以下、ｆｓｂｉｔ命令）を備える。

【００５２】ｆｓｂｉｔ命令は、図２の１０１に示され
るように、括弧内に処理対象のデータが格納されている
ジェネラルレジスタ（％ｒｓ１）と、結果を書き込むデ
ィスティネーションレジスタ（％ｒｄ１）とを指定して
記述される。この１０１の表記の右には、ジェネラルレ
ジスタ（ｒｓ１）にｆｓｂｉｔ命令の処理を施した結果
を、ディスティネーションレジスタ（ｒｄ１）に書き込
むことを示す表記１０２が対応付けられている。実際の
例を図２により説明すると、ジェネラルレジスタ（ｒｓ
１）に、図２に記載の通り３２ビットのデータが格納さ
れているときには、先頭から４番目の「１」を検出し
て、このビットをＬＳＢから数えてビット番号「２８」
を得て、この２８（＝１ｃ）をディスティネーションレ
ジスタ（ｒｄ１）に書き込む。また、検索の結果、セッ
トされているビットが見つからなかった場合（つまり、
指定データが全ビット「０」の場合）には、ディスティ
ネーションレジスタ（ｒｄ１）に「＃ｆｆｆｆｆｆｆ
ｆ」を書き込む。

【００５３】図３には、上記ｆｓｂｉｔ命令を実現する
ため、図１の演算回路２に搭載される構成が示されてい
る。同図に示されるように、１ワード３２ビットのデー
タを８ビット単位にブロック分けして、各ブロック夫々
にセットされたビットがあるか否かの検出をオアゲート
１０−１〜１０−４からなる検出手段１１にて行う。そ
して、上記オアゲート１０−１〜１０−４の出力を４入
力オアゲート１２へ導き、更にその反転信号をインバー
タ１３により得て、ディスティネーションレジスタ（ｒ
ｄ１）に書き込むデータ中の上位２７ビットのデータを
作成する。つまり、オアゲート１０−１〜１０−４の出
力の全てが「０」であれば、上記２７ビットにはオール
「１」が書き込まれ、その他の場合には、オール「０」
が書き込まれる。また、８ビット単位にブロック分けし
た上位２ブロックに関するオアゲート１０−１、１０−
２の出力の論理和をオアゲート１４により得てマルチプ
レクサ１５へ選択信号ｓ０として与える。また、８ビッ
ト単位にブロック分けした上位３ブロックに関し、その
ブロック内にセットされているビットがあるか否かに応
じた信号を、インバータとアンドゲート及びオアゲート
からなる論理回路１６により得て、マルチプレクサ１５
へ選択信号ｓ１として与える。マルチプレクサ１５に
は、上記各ブロックの夫々の上位７ビットが入力され、
上記の選択信号ｓ０、ｓ１によりいずれかの７ビットが
選択されて出力される。

【００５４】上記選択信号ｓ０、ｓ１は、上記ブロック
を左から第３、２、１、０パートとし、これらのパート
を左からサーチしたとき、どのパートの論理和に初めて
否（「０」）が現れるのかを示す。つまり、（ｓ０，ｓ
１）が（１，１）のときは第３パート、（１，０）のと
きは第２パート、（０，１）のときは第１パートの論理
和に初めて否（「０」）が現れることを示す。なお、第
０パートの論理和に初めて否（「０」）が現れるとき及
び、全てのパートの論理和が「０」であるときに、（ｓ
０，ｓ１）＝（０，０）となるが、インバータ１３の出
力信号により区別可能である。上記選択信号ｓ０、ｓ１
により、どのパートの論理和に初めて否（「０」）が現
れるのかが示され、これに対応するブロックの上位７ビ
ットのデータがマルチプレクサ１５において選択され
る。

【００５５】上記で選択された７ビットのデータは、オ
アゲート、アンドゲート及びインバータにより構成され
る論理回路１７に導かれて、最初に「１」が現れるのが
８ビット中のいずれの位置であるかを示す３ビットの数
値とされる。そして、この３ビットの数値と、選択信号
ｓ０，ｓ１は、イクスクルーシブオアゲート１８−１〜
１８−５に導かれて、インバータ１３の出力との排他的
論理和が作成されて、オール「０」のときに対応した結
果がえられるようにされる。そして、選択信号ｓ０，ｓ
１は、第５ビット目及び第４ビット目を構成し、最初に
「１」が現れるのが４つのパート中のいずれの位置であ
るかを示す数値とされる。

【００５６】図４には、上記ｆｓｂｉｔ命令を実現する
ため、図１の演算回路２に搭載される他の構成例が示さ
れている。同図に示されるように、１ワード３２ビット
のデータを４ビット単位にブロック分けして、各ブロッ
ク夫々にセットされたビットがあるか否かの検出を複数
のオアゲートからなる第１の検出手段にて行う。そし
て、各ブロックの論理和演算結果を順次オアゲートによ
り加えて、最終的にその反転信号をインバータ１３によ
り得て、ディスティネーションレジスタ（ｒｄ１）に書
き込むデータ中の上位２７ビットのデータを作成する。
図３における論理回路１６と同一の構成の回路によっ
て、各ブロックの上位３ビットの夫々がセットされてい
るか否かの関係を検出する第２の検出手段を構成する。
そして、上記検出結果に基づき、オアゲートとアンドゲ
ート及びインバータを用いて１ワードデータ中の、最上
位側から最初にセットされているビットが、最下位ビッ
トから数えて何ビット目であるかの数値を作成する数値
作成手段を構成する。イクスクルーシブオアゲート１８
−１〜１８−５は、インバータ１３の出力との排他的論
理和を作成して、オール「０」のときに対応した結果が
得られるようにされている。

【００５７】以上の通り、本実施の形態によって、１ワ
ードデータ中の最上位ビットから最下位ビット方向に検
索した場合に、最初にセットされているビットが、最下
位ビットから数えて何ビット目であるかの数値が、１命
令によって得られる。

【００５８】上記の演算回路２を備えたＲＩＳＣ計算機
は、複数ワードからなるデータの有効ビット長を計算す
るＲＩＳＣ計算機として機能する。従来のＲＩＳＣ計算
機においては、例えば、図５に示すように、４ワード
（１ワード＝３２ビット）からなるデータの有効ビット
長を計算する場合には、図６に示すフローチャートのプ
ログラムにより処理を行っていた。つまり、レジスタｒ
０に、４ワード長を示す１２８をセットし、レジスタｒ
１に最上位ワードの読み出しアドレスＥＡをセットする
（Ｓ１）。次に、レジスタｒ０の値（ここでは、１２
８）が０より大であるか否かを検出し（Ｓ２）、ここで
は、Ｔ（真）へ分岐する。次に、レジスタｒ１のアドレ
スにより指示された１ワードの内容をレジスタｒ２へセ
ットし（Ｓ３）、このレジスタｒ２の内容である最初の
１ワードが、オール０であるか否かを検出する（Ｓ
４）。この例では、最初の１ワードはオール０であるか
ら、Ｔ（真）へ分岐する。次に、レジスタｒ０の内容で
ある１２８から１ワードに対応する３２を引いた数９６
をレジスタｒ０へセットするとともに、レジスタｒ１の
内容であるＥＡに４を加えて、第２番目の１ワードを指
定するアドレスとしてレジスタｒ１へセットする（Ｓ
５）。

【００５９】これにより、ステップＳ２〜Ｓ４へと進む
と、第２番目の１ワードが図５に示されるように、オー
ル０ではないので、Ｆ（偽）へ分岐し、レジスタｒ３へ
１６をセットし（Ｓ６）、このレジスタｒ３の内容が１
以上であるか否かを検出する（Ｓ７）。ここでは、Ｔ
（真）へ分岐して、レジスタｒ２の内容をレジスタｒ３
の内容である１６右シフトしてレジスタｒ４にセットす
る（Ｓ８）。この結果、第２番目の１ワード中の上位１
６ビットが下位１６ビットに残され、上位１６ビットに
０が埋められたデータがレジスタｒ４にセットされる。
次に、このｒ４のデータがオール０であるか否か検出さ
れる（Ｓ９）。この例では、図５から明らかなようにオ
ール０ではなく、Ｆ（偽）へ分岐し、レジスタｒ４のデ
ータをレジスタｒ２へセットして（Ｓ１０）、上記レジ
スタｒ３の内容である１６を１右シフト（つまり、１／
２）することにより、８へ変換する（Ｓ１２）。

【００６０】更に、ステップＳ６からＳ１２の処理を３
回繰り返すと、レジスタｒ３の内容は１となると共に、
レジスタｒ４の内容はオール０となる。この結果、ステ
ップＳ９においてＴ（真）へ分岐し、レジスタｒ０の内
容である９６からレジスタｒ３の内容である１を引いて
９５を得てレジスタｒ０にセットする（Ｓ１１）。そし
て、次のステップＳ１２におけるレジスタ３の内容の１
右シフトにより、レジスタｒ３の内容は０となり、再び
戻るステップＳ７においてＦ（偽）へ分岐して、エンド
となる。即ち、レジスタｒ０にセットされている９５が
有効ビット長ということになる。

【００６１】図７には、上記図６のフローチャートに対
応するニーモニック表記の命令コード列が示されてい
る。この様な従来のＲＩＳＣ計算機による処理では、１
ワード内がオール０か否かの処理においては、１ワード
単位で行われているものの、図６、図７の破線枠内に示
される処理では、１６ビット、８ビット、４ビット、２
ビット、１ビットと処理単位を小さくして検出を行う繰
り返し処理が必要であり、最終的な検出までの処理回数
が多くなるという問題点がある。更に、図６、図７の破
線枠内に示される処理は、制御依存関係が強く、１６ビ
ット、８ビット、４ビット、２ビット、１ビットと処理
単位が小さくなるにも拘らず、並列実行できない問題が
ある。

【００６２】本実施の形態に係るｆｓｂｉｔ命令を実行
するＲＩＳＣ計算機により上記問題点が解決される。つ
まり、図８に示されるように、最上位有効ワード検出手
段３１、ワード位置検出手段３２、ビット位置検出手段
３３、有効ビット長取得手段３４を具備する。上記最上
位有効ワード検出手段３１は、複数ワードのデータにつ
いて、ワード単位に当該ワード内が全て０であるか否か
に基づき、複数ワードの内のセットされたビットが存在
する最上位有効ワードを検出する。ワード位置検出手段
３２は、上記最上位有効ワード検出手段３１により検出
された結果に対して図１に記載のｆｓｂｉｔ命令を実行
可能な演算回路２を用いて、最初にセットされているビ
ットが、最下位ビットから数えて何ビット目であるかを
算出し、更に、この結果を用いて当該ワードの位置を示
す数値を得る。更に、ビット位置検出手段３３は、上記
有効最上位ワード検出手段３１により検出された最上位
有効ワードに係る１ワードデータに対して図１に記載の
ｆｓｂｉｔ命令を実行可能な演算回路２を用いて、１ワ
ードデータ中の最上位ビットから最下位ビット方向に検
索した場合に、最初にセットされているビットが、最下
位ビットから数えて何ビット目であるかを示す数値を得
る。そして、有効ビット長取得手段３４は、上記ビット
位置検出手段３３及びワード位置検出手段３２の検出結
果に基づき、複数ワードからなるデータの有効ビット長
データを得る。

【００６３】具体的には、図３または図４に記載の構成
を有する演算回路２を備える本発明のＲＩＳＣ計算機
は、図９に示されるフローチャートの処理を行う。ここ
で処理される複数ワードのデータは図５に示されたデー
タである。まず、レジスタｒ１に最上位ワードの読み出
しアドレスＥＡに３ワードのバイト数（１２バイト）に
対応する１２を加えて最下位の１ワードの読み出しアド
レスとしてセットし、どのワードまでオール０となって
いないかを検出した回数を置数するためのレジスタｒ２
に１をセットし、初めてセットされたデータが現れた位
置を置数するためのレジスタｒ０を初期化して０をセッ
トする（Ｓ２１）。次に、レジスタｒ１のアドレスによ
り指示された１ワードの内容をレジスタｒ３へセットし
（Ｓ２２）、このレジスタｒ３の内容である最下位の１
ワードが、オール０でないか否かを検出する（Ｓ２
３）。この図５の例では、オール０ではないので、Ｔ
（真）へ分岐してレジスタｒ０の内容である０とレジス
タｒ２の内容である１との論理和（オア）を作成して、
その結果である１をレジスタｒ０へセットすると共に、
レジスタｒ３の内容である最下位の１ワードの内容をレ
ジスタｒ４へセットする（Ｓ２４）。更に、レジスタｒ
２の内容である１を１左シフトして２倍の２とし、これ
をレジスタｒ２へセットすると共に、レジスタｒ１の内
容である（ＥＡ＋１２）から１ワードのバイト数に相当
する４を引いて（ＥＡ＋８）として、これをレジスタｒ
１へセットする（Ｓ２５）。そしてレジスタｒ２の内容
が８以下であることを検出する（Ｓ２６）。ここでは、
２であるからＴ（真）へ分岐し、ステップＳ２２へ戻っ
て、アドレス（ＥＡ＋８）により読み出される最下位か
ら２番目の１ワードについて上記と同様の処理を行う。
このようなループ処理を３回繰り返すと、レジスタｒ０
の内容は最下位ワードから３つ目を示す１１１となり、
レジスタｒ４の内容は最上位から２番目の１ワードとな
り、３回の繰り返しによりレジスタｒ２の値は１０００
（＝８）となる。このため、次のループ処理でにおける
ステップＳ２３では、最上位の１ワードがオール０であ
るか否かが判別され、図５から明らかなようにオール０
であるためにＦ（偽）へ分岐し、ステップ２５の処理の
結果、レジスタｒ２の内容は１００００（＝１６）とな
り、次のステップＳ２６においてＦ（偽）へ分岐する。
ここまでの処理において、レジスタｒ０には、何ワード
までにデータがセットされているかを示すデータ（ここ
では、ｒ０＝１１１）がセットされ、レジスタｒ４には
最上位側から最初にセットされているデータが存在する
１ワードが（ここでは、第２番目の１ワード）がセット
されている。

【００６４】次に、レジスタｒ０が０であるか否かを判
別する（Ｓ２７）。この図５の例では、レジスタｒ０の
内容は１１１となっているためにＦ（偽）へ分岐し、ス
テップＳ２８において、ｆｓｂｉｔ命令を用いて、レジ
スタｒ０内の１１１について処理を行い、結果である
「２」をレジスタｒ０へセットし、これを５左シフトし
３２倍して６４を得てレジスタｒ０へセットする（Ｓ２
９）。つまり、第２バイトまでセットされたデータがあ
ることに対応して、１ワードが３２ビットであるから、
これの２倍の６４ビットまでセットされたデータがある
というデータが得られ、レジスタｒ０に「６４」がセッ
トされている。次に、ｆｓｂｉｔ命令を用いて、レジス
タｒ４にセットされている図５のデータにおける最上位
から２番目の１ワードについて処理を行い、３０を得て
レジスタｒ１へセットする（Ｓ３０）。つまり、最先の
セットされた１ワード内では、ビット番号３０に、最初
にセットされたデータ（つまり、１）が現れることが示
される。そして、次にレジスタｒ０の内容の６４とレジ
スタｒ１の内容の３０と１とを加えて９５を得て、これ
をレジスタｒ０にセットして有効ビット長とする（Ｓ３
１）。ここで、１を加えるのは、ステップＳ３０におい
て、ｆｓｂｉｔ命令を用いるため、ビット位置と検出結
果のビットの番号とに１のずれが生じるためである。

【００６５】図１０に、上記図９のフローチャートに対
応するニーモニック表記の命令コード列が示されてい
る。このように、本実施の形態においては、１ワード内
における処理及び有効ビットの数値を作成する処理に
て、ループによる繰り返し処理ではなく、ｆｓｂｉｔ命
令を用いて処理が可能であり、その分処理の簡素化と高
速化が図られる。

【００６６】本発明の次の実施の形態に係るＲＩＳＣ計
算機は、ＶＬＩＷ方式を採用しており、その要部は図１
１に示されるようである。つまり、図１の演算回路２と
等しい構成を有する演算回路２−１〜２−４が並列処理
を行う。デコ−ダ２１は、各演算回路２−１〜２−４に
命令のデコード結果を与えて夫々に所定の演算を行わせ
る。演算処理すべきオペランドデータはレジスタ２２か
ら入力ポート２３を介して各演算回路２−１〜２−４に
取り出され、演算処理結果は各演算回路２−１〜２−４
から出力ポート２４を介してレジスタファイル２２へ戻
される。

【００６７】この様な構成のＲＩＳＣ計算機により、図
１０に示される命令コード列の処理を並列実行させる場
合には、図１２に示される命令コード列の処理を行わせ
ることになる。この図１２の命令コード列においては
（以降の説明でもそうであるが）、セミコロン「；」の
前に記載されている０〜３の記号は、それぞれ演算回路
２−１〜２−４において実行される命令であることを示
し、０〜３の記号が抜けている場合には該当する演算回
路（２−１〜２−４の１つ）がその前の命令の実行のた
めに用いられていることを示す。また、括弧［ ］内の
ｔは真への分岐先を、ｆは偽の分岐先を示し、ｍｏｖ命
令の前に付された［０ｔ］〜［３ｔ］は、ｔｓｔｎｅ命
令等のテスト命令が真となるときのそれぞれ＠０〜＠３
に対応する処理であることを示し、ａｄｄ命令の前に付
された［０ｆ］はｔｓｔｂｚ命令等のテスト命令が偽と
なるときに対応する処理であることを示す。この表記
は、以下の実施の形態においても同様な意味に用いてい
る。

【００６８】この様に、本発明の実施例に係るＲＩＳＣ
計算機によれば、演算回路２−１〜２−４がｆｓｂｉｔ
命令を実行可能であり、セットされているビット位置の
検出を条件判定と分岐命令で行う必要がないので、有効
ビット長計算機として動作させたときに、並列性の向上
を図ることができ、高速な処理が可能である。

【００６９】従来のＲＩＳＣ計算機は、前述の通り、レ
ジスタ長は６４ビットや３２ビットであり、これらをビ
ット単位に操作する命令として、ａｎｄ、ｏｒ、ｘｏ
ｒ、ｎｏｔなどの論理演算やシフト、ローテートなどを
用いて処理を行っている。そして、これらの命令を用い
れば、４ビット単位の処理を３２ビット長や６４ビット
長のワード単位での処理として同時複数実行できる。し
かし、比較処理に関しては、比較の後に分岐命令が配置
されているのが通例である等の理由で、４ビットのデー
タを複数同時に大小比較、または、一致検出することは
困難であった。

【００７０】本実施の形態に係るＲＩＳＣ計算機は、図
１の構成を有する。そして演算回路２は、第１オペラン
ドの１ワードのデータと第２オペランドの１ワードのデ
ータを４ビット単位に比較して、第２オペランドの４ビ
ットデータが第１オペランドの４ビットデータより大き
いか否か検出し、各４ビット単位の比較結果をディステ
ィネーションオペランドの下位側に格納する比較手段を
備える。また、演算回路２は、１ワードのデータを４ビ
ット単位に比較して、第２オペランドの４ビットデータ
が第１オペランドの４ビットデータと等しいか否か検出
し、各４ビット単位の比較結果をディスティネーション
オペランドの下位側に格納する比較手段を備える。

【００７１】別言すると、第１オペランドの１ワードの
データと第２オペランドの１ワードのデータを４ビット
単位に比較して、第２オペランドの４ビットデータが第
１オペランドの４ビットデータより大きいか否か検出
し、各４ビット単位の比較結果をディスティネーション
オペランドの下位側に格納する命令（以下、ｃｍｐｌ
ｔ．ｐ命令）を備える。また、第１オペランドの１ワー
ドのデータと第２オペランドの１ワードのデータを４ビ
ット単位に比較して、第２オペランドの４ビットデータ
が第１オペランドの４ビットデータと等しいか否か検出
し、各４ビット単位の比較結果をディスティネーション
オペランドの下位側に格納する命令（以下、ｃｍｐｅ
ｑ．ｐ命令）を備える。

【００７２】ｃｍｐｌｔ．ｐ命令は、図１３の１０３に
示されるように、括弧内に処理対象のデータが格納され
ている２つのジェネラルレジスタ（％ｒｓ１）、（％ｒ
ｓ２）と、結果を書き込むディスティネーションレジス
タ（％ｒｄ１）とを指定して記述される。この１０３の
表記の右には、ジェネラルレジスタ（％ｒｓ２）のデー
タがジェネラルレジスタ（％ｒｓ１）のデータより大で
あることを条件に、ディスティネーションレジスタ（％
ｒｄ１）に１を書き込むことを示す表記１０４が対応付
けられている。また、図１３における１０５の表記は、
ディスティネーションレジスタ（％ｒｄ１）のビット位
置と、比較結果及び比較対象のビット位置との関係を示
すものである。例えば、表記１０５の第１行目は、ジェ
ネラルレジスタ（％ｒｓ２）の位置２８から３１までの
４ビットのデータがジェネラルレジスタ（％ｒｓ１）の
位置２８から３１までの４ビットのデータより大である
ことを条件に、ディスティネーションレジスタ（％ｒｄ
１）の位置３１に１を書き込むことを示す。この条件が
成り立たないときには、ディスティネーションレジスタ
（％ｒｄ１）には、０がセットされる。

【００７３】また、ｃｍｐｅｑ．ｐ命令は、図１４の１
０６に示されるように、括弧内に処理対象のデータが格
納されている２つのジェネラルレジスタ（％ｒｓ１）、
（％ｒｓ２）と、結果を書き込むディスティネーション
レジスタ（％ｒｄ１）とを指定して記述される。この１
０６の表記の右には、ジェネラルレジスタ（％ｒｓ１）
のデータとジェネラルレジスタ（％ｒｓ２）のデータと
が等しいことを条件に、ディスティネーションレジスタ
（％ｒｄ１）に１を書き込むことを示す表記１０７が対
応付けられている。また、図１４における１０８の表記
は、ディスティネーションレジスタ（％ｒｄ１）のビッ
ト位置と、比較結果及び比較対象のビット位置との関係
を示すものである。例えば、表記１０８の第１行目は、
ジェネラルレジスタ（％ｒｓ１）の位置２８から３１ま
での４ビットのデータがジェネラルレジスタ（％ｒｓ
２）の位置２８から３１までの４ビットのデータと等し
いことを条件に、ディスティネーションレジスタ（％ｒ
ｄ１）の位置３１に１を書き込むことを示す。この条件
が成り立たないときには、ディスティネーションレジス
タ（％ｒｄ１）には、０がセットされる。

【００７４】なお、上記ｃｍｐｌｔ．ｐ命令、ｃｍｐｅ
ｑ．ｐ命令を実現するために、４ビット比較器を８個備
えさせて、演算回路２を構成する。４ビット比較器の内
部構成は、例えば、ＳＮ７４８５等の論理回路に準じた
構成とする。以上の通りの本発明の実施の形態によっ
て、１ワードのデータを４ビットに分割して各４ビット
毎に等しいか否か比較する演算、または、１ワードのデ
ータを４ビットに分割して各４ビット毎の大小比較をす
る演算が１命令により実行される。

【００７５】上記演算回路２を備えたＲＩＳＣ計算機
は、複数ワードのパック１０進数データについて有効桁
数を計算するＲＩＳＣ計算機として機能する。従来のＲ
ＩＳＣ計算機においては、例えば、図１５に示されるよ
うに、４ワードからなるパック１０進数の有効桁数を計
算する場合には、図１７に示すフローチャートのプログ
ラムにより処理を行っていた。なお、図１５に示される
数字は、１つ１つがパック１０進数を示す（従って、本
来は４ビットの２進データ）が、ここでは、簡略化して
示している。さて、有効桁数を計算する処理において
は、レジスタｒ０に４ワードに対するパック１０進数の
桁数である３２をセットし、レジスタｒ１に４ワードの
データの最上位の１ワードの読み出しアドレスをセット
する（Ｓ３３）。次に、レジスタｒ０の内容が０より大
であるか否かを検出する（Ｓ３４）。ここでは、レジス
タｒ０の内容は３２であるから、Ｔ（真）へ分岐して、
レジスタｒ１により示されるアドレスに対応する最上位
の１ワードのデータをレジスタｒ２にセットし（Ｓ３
５）、このレジスタｒ２にセットされたデータがオール
０であるか否か検出する（Ｓ３６）。図１５から明らか
なように、この例では最上位の１ワードはオール０であ
るから、Ｔ（真）へ分岐して、レジスタｒ０の内容であ
る３２から８（１ワード内のパック１０進数の桁数）を
引いてレジスタｒ０にセットすると共に、レジスタｒ１
の内容であるＥＡに４を加えて最上位から２番目のワー
ドの読み出しアドレスを得て、これをレジスタｒ１へセ
ットし（Ｓ３７）、ステップＳ３４からＳ３７を繰り返
す。つまり、このステップＳ３４からＳ３７の繰り返し
によって、１ワード内のパック１０進数がオール０では
ない１ワードを最上位側から検出する。

【００７６】この例では、最上位から第３番目の１ワー
ドに初めて０以外のパック１０進数が現れるので、その
とき、ステップＳ３６においてＦ（偽）へ分岐する。こ
のとき、レジスタｒ０の内容は１６となっている。ま
た、レジスタｒ２には、最上位から第３番目の１ワード
のデータ（パック１０進数で、０００３５０２１）がセ
ットされている。そして、レジスタｒ３に１ワード（３
２ビット）の半分である１６（ビット）をシフト量とし
てセットすると共に、このシフト量１６（ビット）に対
応するパック１０進数の桁数である４をレジスタｒ５に
セットし（Ｓ３８）、次に、レジスタｒ３の内容が４以
上であるか否かを検出する（Ｓ３９）。ここでは、レジ
スタｒ３の内容は１６であるので、Ｔ（真）へ分岐し、
レジスタｒ２の内容である最上位から第３番目の１ワー
ドのデータをレジスタｒ３にセットされている１６右シ
フトし、レジスタｒ４へセットする（Ｓ４０）。

【００７７】この結果、最上位から第３番目の１ワード
に初めて現れる０以外のパック１０進数である「３」が
１ワード内の最下位の４ビットを構成するようになり、
それより上位のパック１０進数は０となる。次に、レジ
スタｒ４の内容が０か否か検出され（Ｓ４１）、ここで
は、上述の通り０ではないので、Ｆ（偽）へ分岐して、
レジスタｒ４の上記内容をレジスタｒ２へセットし（Ｓ
４２）、更に、レジスタｒ３の内容を１右シフトしてセ
ットされていた数値１６を半分の８へ変更してレジスタ
ｒ３へセットすると共に、レジスタｒ５の内容である４
も１右シフトしてその半分の２へ変更してこの２をレジ
スタｒ５へセットして（Ｓ４４）、ステップＳ３９へ戻
る。そして、ステップＳ３９ではＴ（真）へ分岐し、ス
テップＳ４０において、レジスタｒ２の内容をレジスタ
ｒ３の内容である８右シフトするとオール０となり、ス
テップＳ４１においてＴへ分岐し、レジスタｒ０の内容
である１６からレジスタｒ５の内容である２を引き１４
を得てレジスタｒ０へセットして（Ｓ４３）、更に、レ
ジスタｒ３の内容を１右シフトしてセットされていた数
値８を半分の４へ変更してレジスタｒ３へセットすると
共に、レジスタｒ５の内容である２も１右シフトしてそ
の半分の１へ変更してこの１をレジスタｒ５へセットし
て（Ｓ４４）、ステップＳ３９へ戻る。

【００７８】そして、ステップＳ３９では、レジスタｒ
３の内容がまだ４であるからＴ（真）へ分岐し、ステッ
プＳ４０において、レジスタｒ２の内容（パック１０進
数である「３」が１ワード内の最下位の４ビットを構成
するデータ）をレジスタｒ３の内容である４右シフトす
るとオール０となり、ステップＳ４１においてＴへ分岐
し、レジスタｒ０の内容である１４からレジスタｒ５の
内容である１を引き１３を得てレジスタｒ０へセットし
て（Ｓ４３）、更に、レジスタｒ３の内容を１右シフト
してセットされていた数値４を半分の２へ変更してレジ
スタｒ３へセットすると共に、レジスタｒ５の内容であ
る１も１右シフトして０へ変更してこの０をレジスタｒ
５へセットして（Ｓ４４）、ステップＳ３９へ戻る。こ
の結果、ステップＳ３９ではレジスタｒ３の内容が２で
あるからＦ（偽）へ分岐して終了となる。つまり、レジ
スタｒ０にセットされている１３がパック１０進数の有
効桁数である。

【００７９】図１８には、上記図１７のフローチャート
に対応するニーモニック表記の命令コード列が示されて
いる。この様な従来のＲＩＳＣ計算機による処理では、
当初の１ワード内のパック１０進数がオール０か否かの
処理においては、１ワード単位で行われているものの、
図１７、図１８の破線枠内に示される処理では、１６ビ
ット、８ビット、４ビットと処理単位を小さくして検出
を行う繰り返し処理が必要であり、最終的な検出までの
処理回数が多くなるという問題点がある。更に、図１
７、図１８の破線枠内に示される処理は、制御依存関係
が強く、１６ビット、８ビット、４ビットと処理単位が
小さくなるにも拘らず、並列実行できない問題がある。

【００８０】本実施の形態に係るｆｓｂｉｔ命令及びｃ
ｍｐｌｔ．ｐ命令を実行するＲＩＳＣ計算機により上記
問題点が解決される。つまり、本実施の形態に係るＲＩ
ＳＣ計算機は図１６に示されるように、ワード単位処理
手段４１、２次処理処理手段４２、最先セットビット値
検出手段４３、有効桁数取得手段４４を具備する。ワー
ド単位処理手段４１は、複数ワードのパック１０進数デ
ータについて、第１オペランドの１ワードのデータと第
２オペランドの１ワードのデータを４ビット単位に比較
して、第２オペランドの４ビットデータが第１オペラン
ドの４ビットデータより大きいか否か検出し、各４ビッ
ト単位の比較結果をディスティネーションオペランドの
下位側に格納するｃｍｐｌｔ．ｐ命令を実行する図１の
演算回路２を用いてワード単位に処理を行う。２次処理
処理手段４２は、上記ワード単位処理手段４１による処
理結果を上記複数ワードのワードデータ順に並べる処理
を行う。また、最先セットビット値検出手段４３は、上
記２次処理手段４２による処理結果について、ｆｓｂｉ
ｔ命令を実行可能な演算回路２を用いて、１ワードデー
タ中の最上位ビットから最下位ビット方向に検索した場
合に、最初にセットされているビットが、最下位ビット
から数えて何ビット目であるかを示す数値を得る。更
に、有効桁数取得手段４４は、この最先セットビット値
検出手段４３の検出結果に基づきパック１０進数の有効
桁数を得る。

【００８１】以上のように、ｆｓｂｉｔ命令及びｃｍｐ
ｌｔ．ｐ命令を実行可能な演算回路２を備える本発明の
ＲＩＳＣ計算機は、図１９に示されるフローチャートの
処理を行う。ここで処理されるデータは図１５に示され
ているパック１０進数のデータである。まず、レジスタ
ｒ１に最上位ワードの読み出しアドレスＥＡに１２を加
えて最下位の１ワードの読み出しアドレスとしてセット
する（Ｓ４５）。次に、レジスタｒ１のアドレスにより
指示された１ワードの内容をレジスタｒ２へセットし
（Ｓ４６）、このレジスタｒ２の内容である最下位の１
ワードに対して、ｃｍｐｌｔ．ｐ命令を用いて０と比較
し、結果をレジスタｒ０へセットすると共に、レジスタ
ｒ１の内容から４を引いて最下位から２番目の１ワード
の読み出しアドレスを得てこれをレジスタｒ１へセット
する（Ｓ４７）。これによって、レジスタｒ０の下位８
ビットには、上記最下位の１ワードのパック１０進数の
それぞれに対応して、パック１０進数が０でなければ１
がセットされ、パック１０進数が０であれば０がセット
される。

【００８２】次に、レジスタｒ１のアドレスにより指示
された１ワードの内容をレジスタｒ２へセットし（Ｓ４
８）、このレジスタｒ２の内容である最下位から２番目
の１ワードに対して、ｃｍｐｌｔ．ｐ命令を用いて０と
比較し、結果をレジスタｒ２へセットする（Ｓ４９）。
これによって、レジスタｒ２の下位８ビットには、上記
最下位から２番目の１ワードのパック１０進数のそれぞ
れに対応して、パック１０進数が０でなければ１がセッ
トされ、パック１０進数が０であれば０がセットされ
る。更に、このレジスタｒ２の内容を８左シフトして最
下位から２番目のワードについての結果位置に位置付け
（Ｓ５０）、レジスタｒ０とｒ２との内容の論理和を作
成して、処理結果を上記２ワードのワードデータ順に並
べ、これをレジスタｒ０へセットし、また、レジスタｒ
１の内容から４を引いて最上位から２番目の１ワードの
読み出しアドレスを得てこれをレジスタｒ１へセットす
る（Ｓ５１）。以下ステップＳ５２からステップＳ５９
までにおいて、残りの２ワードについてｃｍｐｌｔ．ｐ
命令を用いてパック１０進数の数値毎に０か否かのデー
タを得て、シフト及び論理和を用いて図１５の４ワード
のワードデータ順に並べ、これをレジスタｒ０へセット
する（Ｓ５９）。以上により、図１５から明らかなよう
にレジスタｒ０内のデータは、最上位から１８個の０が
続き、その次は１で、以下、パック１０進数が０でない
限りにおいて１となる。

【００８３】次に、レジスタｒ０の内容が０であるか否
かを判別する（Ｓ６０）。この例（図１５）では、上記
のように、レジスタｒ０の内容が０ではないから、Ｆ
（偽）へ分岐してｆｓｂｉｔ命令を用いてレジスタｒ０
の内容について処理を行い、これをレジスタｒ０へセッ
トする（Ｓ６１）。このとき、図１５から判るように、
１３ビット目が最先頭位置であるから、ｆｓｂｉｔ命令
の性格から、上記１３から１を引いた１２がレジスタｒ
０にセットされる。次に、レジスタｒ０の内容である１
２に１を加えてパック１０進数の有効桁数１３が得られ
る（Ｓ６２）。

【００８４】図２０に、上記図１９のフローチャートに
対応するニーモニック表記の命令コード列が示されてい
る。このように、本実施の形態においては、ワード単位
の処理についてはｃｍｐｌｔ．ｐ命令を用いて、更に、
１ワード内における処理及び有効桁数を作成する処理に
おいてはｆｓｂｉｔ命令を用いて、ループによる繰り返
し処理をなくし、その分処理の簡素化と高速化が図られ
る。

【００８５】本発明の他の実施の形態に係るＲＩＳＣ計
算機は、ＶＬＩＷ方式を採用しており、その要部は図１
１に示されるようである。つまり、図１の演算回路２と
等しい構成を有する演算回路２−１〜２−４が並列処理
を行う。演算回路２−１〜２−４は、ｃｍｐｌｔ．ｐ命
令、ｆｓｂｉｔ命令を実行可能である。この様な構成の
ＲＩＳＣ計算機により、図２０に示される命令コード列
の処理を並列実行させる場合には、図２１に示される命
令コード列の処理を行わせることになる。この例では、
第３番目の演算回路（例えば、２−３）が、ｃｍｐｌ
ｔ．ｐ命令を１サイクルに１命令実行して４回繰り返
す。このようにして、本発明の実施例に係るＲＩＳＣ計
算機によれば、演算回路２−１〜２−４がｆｓｂｉｔ命
令及びｃｍｐｌｔ．ｐ命令を実行可能であり、０でない
パック１０進数がセットされている位置の検出、その処
理結果に対し、セットされているビット位置の検出を条
件判定と分岐命令で行う必要がないので、有効桁数計算
機として動作させたときに、並列性の向上を図ることが
でき、高速な処理が可能である。

【００８６】上記構成のＲＩＳＣ計算機により、図２０
に示される命令コード列の処理を並列実行させる場合の
別の命令コード列を図２２に示す。上記図２１の例で
は、第３番目の演算回路（例えば、２−３）が、ｃｍｐ
ｌｔ．ｐ命令を１サイクルに１命令実行して４回繰り返
すようにしたが、この図２２の例では、ｃｍｐｌｔ．ｐ
命令を１サイクルに複数命令実行する。つまり、それぞ
れ演算回路２−１〜２−４が、第２サイクルにおいて並
列的にｃｍｐｌｔ．ｐ命令を実行している。これによ
り、図２１の構成では、１０サイクル必要であったのに
対し、本実施例では７サイクルで済むようになってお
り、処理の高速化が図られている。

【００８７】従来のＲＩＳＣ計算機は、前述の通り、レ
ジスタ長は６４ビットや３２ビットであり、これらをビ
ット単位に操作する命令として、ａｎｄ、ｏｒ、ｘｏ
ｒ、ｎｏｔなどの論理演算やシフト、ローテートなどを
用いて処理を行っている。そして、これらの命令を用い
れば、１バイト単位の処理を３２ビット長や６４ビット
長のワード単位での処理として同時複数実行できる。し
かし、比較処理に関しては、比較の後に分岐命令が配置
されているのが通例である等の理由で、１バイトのデー
タを複数同時に大小比較、または、一致検出することは
困難であった。

【００８８】本実施の形態に係るＲＩＳＣ計算機は、図
１の構成を有する。そして演算回路２は、第１オペラン
ドの１ワードのデータと第２オペランドの１ワードのデ
ータを１バイト単位に比較して、第２オペランドの１バ
イトデータが第１オペランドの１バイトデータより大き
いか否か検出し、各１バイト単位の比較結果をディステ
ィネーションオペランドの下位側に格納する比較手段を
備える。また、演算回路２は、第１オペランドの１ワー
ドのデータと第２オペランドの１ワードのデータを１バ
イト単位に比較して、第２オペランドの１バイトデータ
が第１オペランドの１バイトデータと等しいか否か検出
し、各１バイト単位の比較結果をディスティネーション
オペランドの下位側に格納する比較手段を備える。

【００８９】別言すると、第１オペランドの１ワードの
データと第２オペランドの１ワードのデータを１バイト
単位に比較して、第２オペランドの１バイトデータが第
１オペランドの１バイトデータより大きいか否か検出
し、各１バイト単位の比較結果をディスティネーション
オペランドの下位側に格納する命令（以下、ｃｍｐｌ
ｔ．ｂ命令）を備える。また、第１オペランドの１ワー
ドのデータと第２オペランドの１ワードのデータを１バ
イト単位に比較して、第２オペランドの１バイトデータ
が第１オペランドの１バイトデータと等しいか否か検出
し、各１バイト単位の比較結果をディスティネーション
オペランドの下位側に格納する命令（以下、ｃｍｐｅ
ｑ．ｂ命令）を備える。

【００９０】ｃｍｐｌｔ．ｂ命令は、図２３の１１０に
示されるように、括弧内に処理対象のデータが格納され
ている２つのジェネラルレジスタ（％ｒｓ１）、（％ｒ
ｓ２）と、結果を書き込むディスティネーションレジス
タ（％ｒｄ１）とを指定して記述される。この１１０の
表記の右には、ジェネラルレジスタ（％ｒｓ２）のデー
タがジェネラルレジスタ（％ｒｓ１）のデータより大で
あることを条件に、ディスティネーションレジスタ（％
ｒｄ１）に１を書き込むことを示す表記１１１が対応付
けられている。また、図２３における１１２の表記は、
ディスティネーションレジスタ（％ｒｄ１）のビット位
置と、比較結果及び比較対象のビット位置との関係を示
すものである。例えば、表記１１２の第１行目は、ジェ
ネラルレジスタ（％ｒｓ２）の位置２４から３１までの
１バイトのデータがジェネラルレジスタ（％ｒｓ１）の
位置２４から３１までの１バイトのデータより大である
ことを条件に、ディスティネーションレジスタ（％ｒｄ
１）の位置３１に１を書き込むことを示す。この条件が
成り立たないときには、ディスティネーションレジスタ
（％ｒｄ１）には、０がセットされる。

【００９１】また、ｃｍｐｅｑ．ｂ命令は、図２４の１
１３に示されるように、括弧内に処理対象のデータが格
納されている２つのジェネラルレジスタ（％ｒｓ１）、
（％ｒｓ２）と、結果を書き込むディスティネーション
レジスタ（％ｒｄ１）とを指定して記述される。この１
１３の表記の右には、ジェネラルレジスタ（％ｒｓ１）
のデータとジェネラルレジスタ（％ｒｓ２）のデータと
が等しいことを条件に、ディスティネーションレジスタ
（％ｒｄ１）に１を書き込むことを示す表記１１４が対
応付けられている。また、図２４における１１５の表記
は、ディスティネーションレジスタ（％ｒｄ１）のビッ
ト位置と、比較結果及び比較対象のビット位置との関係
を示すものである。例えば、表記１１５の第１行目は、
ジェネラルレジスタ（％ｒｓ１）の位置２４から３１ま
での１バイトのデータがジェネラルレジスタ（％ｒｓ
２）の位置２４から３１までの１バイトのデータと等し
いことを条件に、ディスティネーションレジスタ（％ｒ
ｄ１）の位置３１に１を書き込むことを示す。この条件
が成り立たないときには、ディスティネーションレジス
タ（％ｒｄ１）には、０がセットされる。

【００９２】なお、上記ｃｍｐｌｔ．ｂ命令、ｃｍｐｅ
ｑ．ｂ命令を実現するために、１バイト（８ビット）比
較器を４個備えさせて、演算回路２を構成する。１バイ
ト比較器の内部構成は、例えば、ＳＮ７４８５等の論理
回路に準じた構成とする。以上の通りの本発明の実施の
形態によって、１ワードのデータを１バイトに分割して
各１バイト毎に等しいか否か比較する演算、または、１
ワードのデータを１バイトに分割して各１バイト毎の大
小比較をする演算が１命令により実行されることにな
る。

【００９３】上記演算回路２を備えたＲＩＳＣ計算機
は、複数ワードのデータについて有効バイト長を計算す
るＲＩＳＣ計算機として機能する。従来のＲＩＳＣ計算
機においては、例えば、図２５（ａ）に示されるよう
に、４ワードからなるデータの有効バイト長を計算する
場合には、図２７に示すフローチャートのプログラムに
より処理を行っていた。なお、図２５（ａ）に示される
数字は、１つ１つが４ビット分に対応する数を示し、２
つの数値により１バイトが構成されているものである。
さて、有効バイト長を計算する処理においては、レジス
タｒ０に、４ワードに対応するバイト数１６をセット
し、レジスタｒ１に４ワードのデータの最上位の１ワー
ドの読み出しアドレスＥＡをセットする（Ｓ６５）。次
に、レジスタｒ０の内容が０より大であるか否かを検出
する（Ｓ６６）。ここでは、レジスタｒ０の内容は１６
であるから、Ｔ（真）へ分岐して、レジスタｒ１により
示されるアドレスに対応する最上位の１ワードのデータ
をレジスタｒ２にセットし（Ｓ６７）、このレジスタｒ
２にセットされたデータがオール０であるか否か検出す
る（Ｓ６８）。図２５（ａ）から明らかなように、この
例では最上位の１ワードはオール０であるから、Ｔ
（真）へ分岐して、レジスタｒ０の内容である１６から
４（１ワード内に含まれるバイト数）を引いて１２を得
て、これをレジスタｒ０にセットすると共に、レジスタ
ｒ１の内容であるＥＡに４を加えて最上位から２番目の
ワードの読み出しアドレスを得て、これをレジスタｒ１
へセットし（Ｓ６９）、ステップＳ６６からＳ６９を繰
り返す。つまり、このステップＳ６６からＳ６９の繰り
返しによって、１ワード内がオール０ではない１ワード
を最上位側から検出する。

【００９４】この例では、最上位から第３番目の１ワー
ドに初めて０以外の数３が現れるので、そのとき、ステ
ップＳ６８においてＦ（偽）へ分岐する。このとき、レ
ジスタｒ０の内容は８となっている。また、レジスタｒ
２には、最上位から第３番目の１ワードのデータ（００
０３５０２１）がセットされている。そして、レジスタ
ｒ３に１ワード（３２ビット）の半分である１６（ビッ
ト）をシフト量としてセットすると共に、このシフト量
１６（ビット）に対応するバイト数である２をレジスタ
ｒ５にセットし（Ｓ７０）、次に、レジスタｒ３の内容
が８以上であるか否かを検出する（Ｓ７１）。ここで
は、レジスタｒ３の内容は１６であるので、Ｔ（真）へ
分岐し、レジスタｒ２の内容である最上位から第３番目
の１ワードのデータをレジスタｒ３にセットされている
数だけ、つまり１６右シフトし、レジスタｒ４へセット
する（Ｓ７２）。

【００９５】この結果、最上位から第３番目の１ワード
に初めて現れる０以外の数である「３」が１ワード内の
最下位の４ビットを構成するようになり、それより上位
の数は０となる。次に、レジスタｒ４の内容が０か否か
検出され（Ｓ７３）、ここでは、上述の通り０ではない
ので、Ｆ（偽）へ分岐して、レジスタｒ４の上記内容を
レジスタｒ２へセットし（Ｓ７４）、更に、レジスタｒ
３の内容を１右シフトしてセットされていた数値１６を
半分の８へ変更してレジスタｒ３へセットすると共に、
レジスタｒ５の内容である２も１右シフトしてその半分
の１へ変更してこの１をレジスタｒ５へセットして（Ｓ
７６）、ステップＳ７１へ戻る。そして、ステップＳ７
１ではＴ（真）へ分岐し、ステップＳ７２において、レ
ジスタｒ２の内容をレジスタｒ３の内容である８だけ右
シフトするとオール０となり、ステップＳ７３において
Ｔ（真）へ分岐し、レジスタｒ０の内容である８からレ
ジスタｒ５の内容である１を引き７を得てレジスタｒ０
へセットする（Ｓ７５）。更に、レジスタｒ３の内容を
１右シフトしてセットされていた数値８を半分の４へ変
更してレジスタｒ３へセットすると共に、レジスタｒ５
の内容である１も１右シフトして０へ変更してこの１を
レジスタｒ５へセットして（Ｓ７６）、ステップＳ７１
へ戻る。

【００９６】この結果、ステップＳ７１ではレジスタｒ
３の内容が４であるからＦ（偽）へ分岐して終了とな
る。つまり、レジスタｒ０にセットされている７が図２
５（ａ）に示される当該４ワードの有効バイト長であ
る。

【００９７】図２８には、上記図２７のフローチャート
に対応するニーモニック表記の命令コード列が示されて
いる。この様な従来のＲＩＳＣ計算機による処理では、
当初の１ワード内がオール０か否かの処理においては、
１ワード単位で行われているものの、図２７、図２８の
破線枠内に示される処理では、１６ビット、８ビットと
処理単位を小さくして検出を行う繰り返し処理が必要で
あり、最終的な検出までの処理回数が多くなるという問
題点がある。更に、図２７、図２８の破線枠内に示され
る処理は、制御依存関係が強く、１６ビット、８ビット
と処理単位が小さくなるにも拘らず、並列実行できない
問題がある。

【００９８】本実施の形態に係るｆｓｂｉｔ命令及びｃ
ｍｐｌｔ．ｂ命令を実行するＲＩＳＣ計算機により上記
問題点が解決される。つまり、本実施の形態に係るＲＩ
ＳＣ計算機は図２６に示されるように、ワード単位処理
手段４５、２次処理処理手段４６、最先セットビット値
検出手段４７、有効バイト長取得手段４８を具備する。
ワード単位処理手段４５は、複数ワードのデータについ
て、第１オペランドの１ワードのデータと第２オペラン
ドの１ワードのデータを１バイト単位に比較して、第２
オペランドの１バイトデータが第１オペランドの１バイ
トデータより大きいか否か検出し、各１バイト単位の比
較結果をディスティネーションオペランドの下位側に格
納するｃｍｐｌｔ．ｂ命令を実行可能な図１の演算回路
２を用いてワード単位に処理を行う。２次処理処理手段
４６は、上記ワード単位処理手段４５による処理結果を
上記複数ワードのワードデータ順に並べる処理を行う。
また、最先セットビット値検出手段４７は、上記２次処
理手段４６による処理結果について、ｆｓｂｉｔ命令を
実行可能な演算回路２を用いて、１ワードデータ中の最
上位ビットから最下位ビット方向に検索した場合に、最
初にセットされているビットが、最下位ビットから数え
て何ビット目であるかを示す数値を得る。更に、有効バ
イト長取得手段４８は、上記の最先セットビット値検出
手段４８の検出結果に基づき有効バイト長を得る。

【００９９】以上のように、ｆｓｂｉｔ命令及びｃｍｐ
ｌｔ．ｂ命令を実行可能な演算回路２を備える本発明の
ＲＩＳＣ計算機は、図２９に示されるフローチャートの
処理を行う。ここで処理されるデータは図２５（ａ）に
示されている４ワードのデータである。まず、レジスタ
ｒ１に最上位ワードの読み出しアドレスＥＡに１２を加
えて最下位の１ワードの読み出しアドレスとしてセット
する（Ｓ８１）。次に、レジスタｒ１のアドレスにより
指示された１ワードの内容をレジスタｒ２へセットし
（Ｓ８２）、このレジスタｒ２の内容である最下位の１
ワードに対して、ｃｍｐｌｔ．ｂ命令を用いて０と比較
し、結果をレジスタｒ０へセットすると共に、レジスタ
ｒ１の内容から４を引いて最下位から２番目の１ワード
の読み出しアドレスを得てこれをレジスタｒ１へセット
する（Ｓ８３）。これによって、レジスタｒ０の下位４
ビットには、上記最下位の１ワードの各バイトのそれぞ
れに対応して、そのバイトの数値が０でなければ１がセ
ットされ、そのバイトの数値が０であれば０がセットさ
れる。

【０１００】次に、レジスタｒ１のアドレスにより指示
された１ワードの内容をレジスタｒ２へセットし（Ｓ８
４）、このレジスタｒ２の内容である最下位から２番目
の１ワードに対して、ｃｍｐｌｔ．ｂ命令を用いて０と
比較し、結果をレジスタｒ２へセットする（Ｓ８５）。
これによって、レジスタｒ２の下位４ビットには、上記
最下位から２番目の１ワードの各バイトのそれぞれに対
応して、そのバイトの数値が０でなければ１がセットさ
れ、そのバイトの数値が０であれば０がセットされる。
更に、このレジスタｒ２の内容を４左シフトして最下位
から２番目のワードについての結果位置に位置付け（Ｓ
８６）、レジスタｒ０とｒ２との内容の論理和を作成し
て、処理結果を上記２ワードのワードデータ順に並べ、
これをレジスタｒ０へセットし、また、レジスタｒ１の
内容から４を引いて最上位から２番目の１ワードの読み
出しアドレスを得てこれをレジスタｒ１へセットする
（Ｓ８７）。以下ステップＳ８８からステップＳ９５ま
でにおいて、残りの２ワードについてｃｍｐｌｔ．ｂ命
令を用いて各バイト毎に０か否かのデータを得て、シフ
ト及び論理和を用いて図２５の４ワードのワードデータ
順に並べ、これをレジスタｒ０へセットする（Ｓ９
５）。以上により、図２５（ｂ）に示すステップＳ９５
までの処理結果から明らかなようにレジスタｒ０内上位
１７ビットは未使用のため、０がセットされており、第
１６ビット目からは第８ビット目までは、原データの各
バイトの数値が０（００）であるため、０がセットさ
れ、以降は、数値（０３、５０，２１、……）の各バイ
トの数値に応じて１または０がセットされる。

【０１０１】次に、レジスタｒ０の内容が０であるか否
かを判別する（Ｓ９６）。この例（図２５では、上記の
ように、レジスタｒ０の内容が０ではないから、Ｆ
（偽）へ分岐してｆｓｂｉｔ命令を用いてレジスタｒ０
の内容について処理を行い、これをレジスタｒ０へセッ
トする（Ｓ９７）。このとき、図２５から分るように、
７ビット目が最先頭位置であるから、ｆｓｂｉｔ命令の
性格から、上記７から１を引いた６がレジスタｒ０にセ
ットされる。次に、レジスタｒ０の内容である６に１を
加えて図２５の４ワードのデータの有効バイト長７が得
られることになる（Ｓ９８）。

【０１０２】図３０に、上記図２９のフローチャートに
対応するニーモニック表記の命令コード列が示されてい
る。このように、本実施の形態においては、ワード単位
の処理についてはｃｍｐｌｔ．ｂ命令を用いて、更に、
１ワード内における処理及び有効バイト長を作成する処
理においてはｆｓｂｉｔ命令を用いて、ループによる繰
り返し処理をなくし、その分処理の簡素化と高速化が図
られる。

【０１０３】本発明の他の実施の形態に係るＲＩＳＣ計
算機は、ＶＬＩＷ方式を採用しており、その要部は図１
１に示されるようである。つまり、図１の演算回路２と
等しい構成を有する演算回路２−１〜２−４が並列処理
を行う。演算回路２−１〜２−４は、ｃｍｐｌｔ．ｂ命
令、ｆｓｂｉｔ命令を実行可能である。この様な構成の
ＲＩＳＣ計算機により、図３０に示される命令コード列
の処理を並列実行させる場合には、図３１に示される命
令コード列の処理を行わせることになる。この例では、
第３番目の演算回路（例えば、２−３）が、ｃｍｐｌ
ｔ．ｂ命令を１サイクルに１命令実行して４回繰り返
す。このようにして、本発明の実施例に係るＲＩＳＣ計
算機によれば、演算回路２−１〜２−４がｆｓｂｉｔ命
令及びｃｍｐｌｔ．ｂ命令を実行可能であり、０でない
１バイトデータがセットされている位置の検出、その処
理結果に対し、セットされているビット位置の検出を条
件判定と分岐命令で行う必要がないので、有効バイト長
計算機として動作させたときに、並列性の向上を図るこ
とができ、高速な処理が可能である。

【０１０４】上記構成のＲＩＳＣ計算機により、図３０
に示される命令コード列の処理を並列実行させる場合の
別の命令コード列を図３２に示す。上記図３１の例で
は、第３番目の演算回路（例えば、２−３）が、ｃｍｐ
ｌｔ．ｂ命令を１サイクルに１命令実行して４回繰り返
すようにしたが、この図３２の例では、ｃｍｐｌｔ．ｂ
命令を１サイクルに複数命令実行する。つまり、それぞ
れ演算回路２−１〜２−４が、第２サイクルにおいて並
列的にｃｍｐｌｔ．ｂ命令を実行している。これによ
り、図３１の構成では、１０サイクル必要であったのに
対し、本実施例では７サイクルで済むようになってお
り、処理の高速化が図られている。

【０１０５】上記演算回路２を備えたＲＩＳＣ計算機
は、ゾーン１０進数からなる複数ワードの演算結果デー
タについてオーバーフローを検出するＲＩＳＣ計算機と
して機能する。ゾーン１０進数は、例えば、図３３に示
されるように、１バイトを単位に数値を表す形式であ
り、１バイトの上位４ビットに所定のゾーンビット（こ
こでは、「００１１」）をセットし、１バイトの下位４
ビットに数値をセットして構成する。なお、最下位バイ
トでは、上位４ビットに符号（正または負）のビットが
セットされる。係るゾーン１０進数のデータを用いた演
算結果にオーバーフローが生じたか否かの検出は、従
来、バイト単位に比較と分岐とを繰り返す処理により行
っていた。例えば、演算結果の最下位バイトから使用未
使用を比較により検出して、その結果に応じて分岐して
上位方向のバイトについて同様の処理を繰り返す。従っ
て、基本的には、有効バイト長計算の場合の従来例と同
様な処理が必要であり、１６ビット、８ビットと処理単
位を小さくして検出を行う繰り返し処理が必要であり、
最終的な検出までの処理回数が多くなるという問題点が
ある。更に、上記の比較と分岐による処理は、制御依存
関係が強く、１６ビット、８ビットと処理単位が小さく
なるにも拘らず、並列実行できない問題がある。

【０１０６】本実施の形態に係るｆｓｂｉｔ命令及びｃ
ｍｐｅｑ．ｂ命令を実行するＲＩＳＣ計算機により上記
問題点が解決される。つまり、本実施の形態に係るＲＩ
ＳＣ計算機は図３４に示されるように、ワード単位処理
手段５０、２次処理処理手段５１、最先セットビット値
検出手段５２、オーバーフロー検出手段５３を具備す
る。ワード単位処理手段５０は、ゾーン１０進数の複数
ワードからなる演算結果データについて、第１オペラン
ドの１ワードのデータと第２オペランドの１ワードのデ
ータを１バイト単位に比較して、第２オペランドの１バ
イトデータが前記第１オペランドの１バイトデータと等
しいか否か検出し、各１バイト単位の比較結果をディス
ティネーションオペランドの下位側に格納するｃｍｐｅ
ｑ．ｂ命令を実行可能な図１の演算回路２を用いてワー
ド単位に処理を行う。２次処理処理手段５１は、上記の
ワード単位処理手段５０による処理結果を上記複数ワー
ドのワードデータ順に並べ、この並べたデータに対して
使用されているバイトと使用されていないバイトとを識
別する処理を行う。最先セットビット値検出手段５２
は、上記の２次処理手段５１による処理結果について、
ｆｓｂｉｔ命令を実行可能な図１の演算回路２を用い
て、１ワードデータ中の最上位ビットから最下位ビット
方向に検索した場合に、最初にセットされているビット
が、最下位ビットから数えて何ビット目であるかを示す
数値を得る。更に、オーバーフロー検出手段５３は、上
記の最先セットビット値検出手段５２の検出結果と与え
られる正規のバイト数に基づき演算結果であるゾーン１
０進数のデータがオーバーフローか否か検出する。

【０１０７】以上のように、ｆｓｂｉｔ命令及びｃｍｐ
ｅｑ．ｂ命令を実行可能な演算回路２を備える本発明の
ＲＩＳＣ計算機は、図３５に示されるフローチャートの
処理を行う。ここで処理されるデータは図３６、図３７
に示されている４ワード（１ワードが４バイトにより構
成される。）のデータである。この４ワードのデータは
ゾーン１０進数による演算結果のデータであり、最上位
ワードがＨＩＧＨ、次の１ワードがＭＩＤＨ、第３番目
の１ワードがＭＩＤＬ、最下位ワードがＬＯＷにより示
されている。この演算結果データは、図３７に記載の通
り、前処理において１桁分を表す８ビットのうちの上位
４ビット（ゾーンビット及び符号ビット）が０（オール
０）とされている。その結果、図３７に示される４ワー
ド１６桁（各桁は１ワードのデータ）が得られる。具体
的には、最上位ワードＨＩＧＨが「００００」、次の１
ワードＭＩＤＨが「０７５７」、第３番目の１ワードＭ
ＩＤＬが「３０１４」、最下位ワードＬＯＷが「６７０
６」である。

【０１０８】まず、レジスタｗ０に最上位ワード（ＨＩ
ＧＨ）の読み出しアドレスＥＡに１２を加えて最下位の
１ワード（ＬＯＷ）の読み出しアドレスとしてセットす
る（Ｓ１０１）。次に、レジスタｗ０のアドレスにより
指示された１ワードの内容をレジスタｗ２へセットし
（Ｓ１０２）、このレジスタｗ２の内容である最下位の
１ワードに対して、ｃｍｐｅｑ．ｂ命令を用いて０と比
較し、結果をレジスタｗ３へセットすると共に、レジス
タｗ０の内容から４を引いて最下位から２番目の１ワー
ド（ＭＩＤＬ）の読み出しアドレスを得てこれをレジス
タｗ０へセットする（Ｓ１０３）。以上の処理によっ
て、レジスタｗ３の下位４ビットには、上記最下位の１
ワード（ＭＩＤＬ）の各バイトのそれぞれに対応して、
そのバイトの数値が０であれば１がセットされ、そのバ
イトの数値が１であれば０がセットされる。従って、最
上位ワードに対応して下位４ビットに「００１０」がセ
ットされたデータがレジスタｗ３にセットされることに
なる。

【０１０９】次に、レジスタｗ０のアドレスにより指示
された１ワードの内容をレジスタｗ２へセットし（Ｓ１
０４）、このレジスタｗ２の内容である最下位から２番
目の１ワード（ＭＩＤＬ）に対して、ｃｍｐｅｑ．ｂ命
令を用いて０と比較し、結果をレジスタｗ２へセットす
る（Ｓ１０５）。これによって、レジスタｗ２の下位４
ビットには、上記最下位から２番目の１ワードの各バイ
トのそれぞれに対応して、そのバイトの数値が０であれ
ば１がセットされ、そのバイトの数値が１であれば０が
セットされる。従って、図３７の例の数値に対しては、
下位４ビットに「０１００」がセットされたデータがレ
ジスタｗ２にセットされる。更に、このレジスタｗ２の
内容を４左シフトして最下位から２番目のワードについ
ての結果位置に位置付け（Ｓ１０６）、レジスタｗ３と
ｗ２との内容の論理和を作成して、処理結果を上記２ワ
ードのワードデータ順に並べ、これをレジスタｗ３へセ
ットし、また、レジスタｗ０の内容から４を引いて最上
位から２番目の１ワードの読み出しアドレスを得てこれ
をレジスタｗ０へセットする（Ｓ１０７）。

【０１１０】以下ステップＳ１０８からステップＳ１１
５までにおいて、残りの２ワードについてｃｍｐｅｑ．
ｂ命令を用いて各バイト毎に０か否かのデータを得て、
シフト及び論理和を用いて図３７の４ワードのワードデ
ータ順に並べ、これをレジスタｗ３へセットする（Ｓ１
１５）。以上により、ステップＳ１１５までの処理結果
は図３７に示されるｗ１２〜ｗ９の下位４ビットのデー
タが並べられてレジスタｗ３へセットされることにな
る。次に、このレジスタｗ３のデータと１６ビットのオ
ール１との排他的論理和を作成し、つまり、レジスタｗ
３のデータを反転し、これをレジスタｗ８にセットする
（Ｓ１１６）。

【０１１１】次に、レジスタｗ０の内容が０であるか否
かを判別する（Ｓ１１７）。この例（図３７）では、上
記の記載から明らかなように、レジスタｗ８の内容が０
ではないから、Ｆ（偽）へ分岐してｆｓｂｉｔ命令を用
いてレジスタｗ８の内容について処理を行い、これをレ
ジスタｗ１へセットする（Ｓ１１８）。このとき、図３
７から判るように、最下位から１１ビット目が、セット
されたデータ（つまり、１）が出現する最先頭ビット位
置であるから、ｆｓｂｉｔ命令の性格から、上記１１
（ビット目）から１を引いた１０がレジスタｗ１にセッ
トされる。次において、レジスタｗ１の内容である１０
に１を加えて、この結果である１１がレジスタｗ３にセ
ットされ、図３７の４ワードのデータの使用されている
バイト長１１が得られることになる（Ｓ１１９）。

【０１１２】更に、このレジスタｗ３の内容である１１
とユーザから与えられたサイズ（ｓｉｚｅ）とが比較さ
れ（Ｓ１２０）、レジスタｗ３のデータがサイズより大
きければＴ（真）となってオーバーフローへ進み（Ｓ１
２１）、レジスタｗ３のデータがサイズより大きくなけ
ればＦ（偽）へ分岐しオーバーフローではないことにな
る（１２２）。斯して、ゾーン１０進数の演算結果につ
いてのオーバーフロー検出が行われる。

【０１１３】上記から明らかなように、本実施の形態に
おいては、ワード単位の処理についてはｃｍｐｅｑ．ｂ
命令を用いて、更に、１ワード内における処理及び使用
されたバイト長を検出する処理においてはｆｓｂｉｔ命
令を用いて、ループによる繰り返し処理をなくし、その
分オーバーフロー検出処理の簡素化と高速化が図られ
る。

【０１１４】本発明の他の実施の形態に係るＲＩＳＣ計
算機は、ＶＬＩＷ方式を採用しており、その要部は図１
１に示されるようである。つまり、図１の演算回路２と
等しい構成を有する演算回路２−１〜２−４が並列処理
を行う。演算回路２−１〜２−４は、ｃｍｐｅｑ．ｂ命
令、ｆｓｂｉｔ命令を実行可能である。この様な構成の
ＲＩＳＣ計算機により、図３５のフローチャートに示さ
れるゾーン１０進数の演算結果データのオーバーフロー
処理を並列実行させる場合には、図３８に示されるフロ
ーチャートによる処理を行う。

【０１１５】即ち、まず図３７に示した１６桁の４桁ず
つにｃｍｐｅｑ．ｂ命令を用いて、それぞれ０と比較す
る（Ｓ１２５）。勿論、図３５においても説明したよう
に、この処理の前に、前処理において１桁分を表す８ビ
ットのうちの上位４ビット（ゾーンビット及び符号ビッ
ト）が０（オール０）とされる。そして、上記１６桁の
４桁ずつにｃｍｐｅｑ．ｂ命令を用いて、それぞれ０と
比較した結果は、対象の数値が０であれば１に、また、
１であれば０となるから、図３７のレジスタｗ１２、ｗ
１１、ｗ１０、ｗ９に示すような数値となる。つまり、
各レジスタｗ１２〜ｗ９の下４ビットに、それぞれ、
「１１１１」、「１０００」、「０１００」、「００１
０」がセットされ、これより上位ビットに０がセットさ
れる。次に、各レジスタｗ１２〜ｗ９にセットされたデ
ータそれぞれが、最上位ビットから第５ビット目まで０
であり、下位４ビットがオール１であるかを検出する
（Ｓ１２６）。そして、レジスタｗ１２についてＴ
（真）であれば判断４のtureへ分岐し、Ｆ（偽）であれ
ば判断４のfaulへ分岐する。また、レジスタｗ１１につ
いてＴ（真）であれば判断５のtureへ分岐し、Ｆ（偽）
であれば判断５のfaulへ分岐し、また、レジスタｗ１０
についてＴ（真）であれば判断６のtureへ分岐し、Ｆ
（偽）であれば判断６のfaulへ分岐し、更に、レジスタ
ｗ９についてＴ（真）であれば判断７のtureへ分岐し、
Ｆ（偽）であれば判断７のfaulへ分岐する。

【０１１６】判断４からfaulへ分岐した場合において
は、レジスタｗ１２内の右から４ビット（下位４ビッ
ト）について、１を０に、０を１に変換してレジスタｗ
８にセットすると共に、レジスタｗ２に対し、下位１２
ビットまでが使用中であることに対応して１３（ｆｓｂ
ｉｔを使用することに対応して、１２に１を加えて１３
とする）をセットする（Ｓ１２７）。また、判断５から
faulへ分岐した場合においては、レジスタｗ１１内の右
から４ビット（下位４ビット）について、１を０に、０
を１に変換してレジスタｗ８にセットすると共に、レジ
スタｗ２に対し、下位８ビットまでが使用中であること
に対応して９（ｆｓｂｉｔを使用することに対応して、
８に１を加えて９とする）をセットする（Ｓ１２８）。

【０１１７】更に、判断６からfaulへ分岐した場合にお
いては、レジスタｗ１０内の右から４ビット（下位４ビ
ット）について、１を０に、０を１に変換してレジスタ
ｗ８にセットすると共に、レジスタｗ２に対し、下位４
ビットまでが使用中であることに対応して５（ｆｓｂｉ
ｔを使用することに対応して、４に１を加えて５とす
る）をセットする（Ｓ１２９）。また、判断７からfaul
へ分岐した場合においては、レジスタｗ９内の右から４
ビット（下位４ビット）について、１を０に、０を１に
変換してレジスタｗ８にセットすると共に、レジスタｗ
２に対し、最下位ビットより上位が使用中であることに
対応して１（ｆｓｂｉｔを使用することに対応して、０
に１を加えて１とする）をセットする（Ｓ１３０）。

【０１１８】以上のようにして、レジスタｗ８にセット
されたデータに対しｆｓｂｉｔ命令を用いてレジスタｗ
８内のデータについて、右から何ビット使用しているか
を求め、レジスタｗ１にセットする（Ｓ１３１）。図３
７の例では、ｗ１２の下位４ビットがオール１であり、
ｗ１１の下位４ビットが「１０００」であるから、判断
５においてfaulへ分岐し、レジスタｗ８に下位４ビット
が「０１１１」のデータがセットされる。そして、この
データに対しｆｓｂｉｔ命令が適用され、レジスタｗ１
には最下位から３ビット目までが使用されていることを
示す「２」がセットされる。そして、次にレジスタｗ１
とレジスタｗ２とのデータが加えられ、レジスタｗ３に
セットされる（Ｓ１３２）。この結果、図３７の例で
は、ｗ１＝２、ｗ２＝９であるからレジスタｗ３には、
「１１」がセットされる。この「１１」がゾーン１０進
数の演算結果のデータ（１６バイト）において使用され
たバイト数を示す。そして、次にユーザ指示のバイト数
との比較処理へと進む。

【０１１９】上記図３８に示したフローチャートの処理
は、図３９に示される命令コード列に対応する。この場
合、先の有効バイト長計算のときと同様に、第３番目の
演算回路（例えば、２−３）が、ｃｍｐｅｑ．ｂ命令を
１サイクルに１命令実行して４回繰り返すようにしても
ステップＳ１２５（図３９）の処理が可能である。これ
に対し、ｃｍｐｅｑ．ｂ命令を１サイクルに複数命令実
行するとより高速化できる。つまり、それぞれ演算回路
２−１〜２−４が、第１サイクルにおいて並列的にｃｍ
ｐｅｑ．ｂ命令を実行する。このようにした命令コード
列を図４０に示す。図４０の構成では、１４サイクル、
分岐数２で処理が終了するようになっており、処理の高
速化が図られている。なお、図３９のステップＳ１３３
において、レジスタｗ３のデータがユーザから与えられ
た（予めセットされた）サイズ（ｓｉｚｅ）より大かを
検出しているが、その結果の分岐は、図４０の第１３ク
ラスタに示される。つまり、Ｓ１３３が成立であるとき
には［８ｔ］へ分岐し、レジスタｖａｌに１をセットし
てオーバーフロー発生を示し、Ｓ１３３が不成立のとき
には［８ｆ］へ分岐し、エンドとなる。

【０１２０】既に説明してきた各実施の形態において用
いられている演算回路２は、１ワード長の命令フォーマ
ットに、２つのソースオペランドと１つのディスティネ
ーションオペランドを分離して指定できる３オペランド
型のＲＩＳＣ命令を実行するように構成されている。係
る構成の演算回路２に３つのソースオペランドと２つの
ディスティネーションオペランドを指定する命令、つま
り、５オペランド型命令を実行させようとすると、演算
回路２は２つのソースオペランドを入力し、１つのディ
スティネーションオペランドを出力するだけの物理的構
成しか有していないため、次のような障害が生じる。

【０１２１】まず、第１から第３の３つのソースオペラ
ンドを一時に取り込むことができないため、第３ソース
オペランドの待ち合わせが必要となる。同様に、第１及
び第２ディスティネーションオペランドを一時にライト
バックすることができないため、第２ディスティネーシ
ョンオペランドのライトバック待ち等により、パイプラ
インハザードが生じる（フェッチ、デコード、実行、ラ
イトバックのパイプライン処理に空きができる）。この
ため、性能低下が生じることになる。

【０１２２】本発明の実施の形態では、上記問題点を解
決べく、図１１の構成のＶＬＩＷ方式を採用したＲＩＳ
Ｃ計算機を、図４１に示すように変更する。即ち、演算
回路２−１、２−３に代えて、演算回路２０−１、２０
−３を用いる。演算回路２０−１、２０−３は、第３ソ
ースオペランドを取り込む経路５５−１、５５−３と、
第２ディスティネーションオペランド出力用の経路５６
−１、５６−３とを備え、３つのソースオペランドに対
して演算を行い、その結果を２つのディスティネーショ
ンオペランドへ出力する５オペランド型命令を実行する
演算回路である。また、図４１のＶＬＩＷ方式ＲＩＳＣ
計算機においては、５オペランド型命令を実行する演算
回路２０−１、２０−３の第３ソースオペランドを取り
込む経路５５−１、５５−３へソースオペランドを供給
するか、３オペランド型命令型命令を実行する演算回路
２−２、２−４の第１ソースオペランド取り込む経路へ
ソースオペランドを供給するか切り換えるソースオペラ
ンド切換スイッチＳＷ１、ＳＷ３と、上記５オペランド
型命令を実行する演算回路２０−１、２０−３の第２デ
ィスティネーションオペランド出力用の経路５６−１、
５６−３からのディスティネーションオペランドか、上
記３オペランド型命令を実行する演算回路２−２、２−
４の第１ディスティネーションオペランド出力用の経路
からのディスティネーションオペランドかを選択するた
めのディスティネーションオペランド選択スイッチＳＷ
２、ＳＷ４とが設けられている。

【０１２３】また、デコ−ダ２１Ａは、各演算回路２−
２、２−４、２０−１、２０−３に命令のデコード結果
を与えて所要の演算を行わせると共に、上記スイッチＳ
Ｗ１〜ＳＷ４を切り換える。なお、当然のことではある
が、演算回路２０−１、２０−３は、３オペランド型命
令も実行する。

【０１２４】このように構成されたＶＬＩＷ方式を採用
したＲＩＳＣ計算機では、例えば、図４２に示されるよ
うな命令が命令フィールドにセットされると、演算回路
２０−１が５オペランド型命令を実行する。つまり、命
令フィールド０には３オペランド型命令０がセットさ
れ、命令フィールド１には命令０を拡張して５オペラン
ド型とするオペランド拡張命令がセットされ、命令フィ
ールド２には３オペランド型命令２がセットされ、命令
フィールド３には３オペランド型命令３がセットされ
る。

【０１２５】図４３には、３オペランド型命令のフォー
マットが示されている。３オペランド型命令は、先頭に
オペコード１がセットされ、以下、条件実行制御情報、
ディスティネーションレジスタ番号１、オペコード２、
ソースレジスタ番号１、ソースレジスタ番号２がセット
されている。一方、図４４には、オペランド拡張命令の
フォーマットが示されている。このオペランド拡張命令
には、先頭に所定のビットパターンからなる５オペラン
ド型拡張コードがセットされ、次いで、５ビットの０
（ヌルデータ）、ディスティネーションレジスタ番号
２、４ビットの０（ヌルデータ）、ソースレジスタ番号
３、６ビットの１（ヌルデータまたはオペランド拡張命
令の終了コード）がセットされている。

【０１２６】図４２の例では、デコ−ダ２１Ａが、命令
フィールド１にオペランド拡張命令があることを、５オ
ペランド型拡張コードに基づき検出し、ソースオペラン
ド切換スイッチＳＷ１、ディスティネーションオペラン
ド選択スイッチＳＷ２を図４１の実線に示すように切り
換える。一方、ソースオペランド切換スイッチＳＷ３、
ディスティネーションオペランド選択スイッチＳＷ４
は、図４１の実線に示される通りに演算回路２０−３、
２−４が３オペランド型命令を実行可能なように切り換
えられている。そして、演算回路２−２は、斜線を施し
て示すように、演算を実行することはない。

【０１２７】このように本実施の形態によれば、従来の
レジスタファイル１、入出力ポート２３、２４の構成を
変更することなく、５オペランド型命令を実行するＶＬ
ＩＷ方式のＲＩＳＣ計算機を構成できる。そして、レジ
スタファイル１から入力ポート２３を介して一時に３ソ
ースオペランドが与えられる構成であるので、待ちが生
じない。また、レジスタファイル１へ出力ポート２４を
介して一時に２ディスティネーションオペランドをライ
トバックできる構成であるので、待ちが生じない。ま
た、ソースオペランド切換スイッチＳＷ１、ＳＷ３、デ
ィスティネーションオペランド選択スイッチＳＷ２、Ｓ
Ｗ４の切り換えをデコードステージで行えるため、待ち
が生じない。以上により、速度を犠牲にすることなく、
ＲＩＳＣ型命令であるにも拘らず５オペランド型命令を
実行することが可能である。

【０１２８】なお、上記の例では、第１番目の演算回路
２０−１が５オペランド型命令を実行する例を示した
が、第３番目の演算回路２０−３も５オペランド型命令
を実行可能であり、この第３番目の演算回路２０−３に
５オペランド型命令を実行させる場合には、命令フィー
ルド３にオペランド拡張命令を配置すればよい。また、
４つの命令フィールド０〜３全てに３オペランド型命令
を配置した場合には、４つの演算回路２０−１、２−
２、２０−３、２−４全てが、３オペランド型命令を実
行する。

【０１２９】上記図４１の演算回路２０−１、２０−３
は、第１オペランドの１ワード長のデータと第２オペラ
ンドの１ワード長のデータとを夫々４ビット幅のブロッ
クに区分し、第１オペランドの各ブロックと第２オペラ
ンドの各ブロックとを先頭から順に組み合わせるシャッ
フル手段と、このシャッフル手段により組み合わされた
ブロック対における２ブロックの前後配置関係を、第３
オペランドの１ワード長のデータに基づき制御する対交
換手段と、を具備する。また、上記演算回路２０−１、
２０−３は、第１オペランドの１ワード長のデータと第
２オペランドの１ワード長のデータとを夫々４ビット幅
のブロックに区分し、第１オペランドと第２オペランド
のブロックを一列に並べた状態で１ブロックおきに組み
合わせ、奇数ブロックの組み合わせの並びの後に偶数ブ
ロックの組み合わせの並びを配置する逆シャッフル手段
と、この逆シャッフル手段により組み合わされたブロッ
ク対における２ブロックの前後配置関係を、第３オペラ
ンドの１ワード長のデータに基づき制御する対交換手段
とを具備する。

【０１３０】別言すると、上記演算回路２０−１、２０
−３は、第１オペランドの１ワード長のデータと第２オ
ペランドの１ワード長のデータとを夫々４ビット幅のブ
ロックに区分し、第１オペランドの各ブロックと第２オ
ペランドの各ブロックとを先頭から順に組み合わせるシ
ャッフルと、このシャッフルにより組み合わされたブロ
ック対における２ブロックの前後配置関係を、第３オペ
ランドの１ワード長のデータに基づき制御する対交換を
行うことからなる命令（以下、ｓｈｘ命令）を実行す
る。また、第１オペランドの１ワード長のデータと第２
オペランドの１ワード長のデータとを夫々４ビット幅の
ブロックに区分し、第１オペランドと第２オペランドの
ブロックを一列に並べた状態で１ブロックおきに組み合
わせ、奇数ブロックの組み合わせの並びの後に偶数ブロ
ックの組み合わせの並びを配置する逆シャッフルと、こ
の逆シャッフルにより組み合わされたブロック対におけ
る２ブロックの前後配置関係を、第３オペランドの１ワ
ード長のデータに基づき制御する対交換を行うことから
なる命令（以下、ｉｓｈｘ命令）を実行する。

【０１３１】ｓｈｘ命令は、図４５の１１５に示される
ように、括弧内にシャッフル処理対象のデータが格納さ
れている２つのジェネラルレジスタ（％ｒｓ３）、（％
ｒｓ１）と、シャッフル処理された４ビットの対のデー
タの前後関係を指示するビットが格納されているジェネ
ラルレジスタ（％ｒｓ２）と、結果を書き込む２つのデ
ィスティネーションレジスタ（％ｒｄ２）、（％ｒｄ
１）とを指定して記述される。この１１５の表記の右に
は、２つのジェネラルレジスタ（％ｒｓ３）、（％ｒｓ
１）で指定された２ワードのデータを４ビット単位で完
全シャッフルを行った後、１１７で示されるジェネラル
レジスタ（％ｒｓ２）の下位８ビットで指定された対交
換を行い、これをディスティネーションレジスタ（％ｒ
ｄ２）、（％ｒｄ１）に書き込むことを示す表記１１６
が対応付けられている。

【０１３２】上記において、完全シャッフルとは、図４
７に示されているように、１ワードの各４ビットのデー
タａ０〜ａ７と、１ワードの各４ビットのデータｂ０〜
ｂ７とを、交互に並べること、つまり、ａ０，ｂ０，ａ
１，ｂ１，・・・ｂ６，ａ７，ｂ７と並べることであ
る。そして、（ａ０，ｂ０）、（ａ１，ｂ１）・・・
（ａ７，ｂ７）が夫々対となっている。この各対の２つ
のデータの交換をｅｘ０，ｅｘ１，・・・ｅｘ７で示
す。この対交換ｅｘ０，ｅｘ１，・・・ｅｘ７における
前後配置を１１７に示されるように、レジスタｒｓ２の
ビット２４〜３１により夫々指定する。

【０１３３】この動作は、図４６に示されるように、例
えば、レジスタｒｓ３の４ビットデータａ０とレジスタ
ｒｓ１の４ビットデータｂ０とが、１対とされる。この
１対は、レジスタｒｓ２のビット２４が０のときには、
下左欄に示されるようにａ０，ｂ０の順に並べられ、レ
ジスタｒｓ２のビット２４が１のときには、下右欄に示
されるようにｂ０，ａ０の順に並べられる。

【０１３４】図４８には、上記ｓｈｘ命令に対応する演
算回路２０−１、２０−３の要部構成を示す。図に示さ
れているように、レジスタｒｓ３の４ビットデータａ０
とレジスタｒｓ２の４ビットデータｂ０とは、例えば、
それぞれ結線（ワイヤー）５６、５５によってゲート５
７−１〜５７−４に導かれる。各ゲート５７−１〜５７
−４は、例えば、それぞれ４個のアンドゲートから構成
される。ゲート５７−１、５７−４はレジスタｒｓ２か
らのビット２４の信号がＬレベル（０）で与えられる
と、４ビットデータａ０、ｂ０を通過させ、Ｈレベル
（１）で与えられると、不通過とする。また、ゲート５
７−２、５７−３はレジスタｒｓ２からのビット２４の
信号がＨレベル（１）で与えられると、４ビットデータ
ａ０、ｂ０を通過させ、Ｌレベル（０）で与えられる
と、不通過とする。

【０１３５】一方、ｉｓｈｘ命令は、図４９の１１８に
示されるように、括弧内に逆シャッフル処理対象のデー
タが格納されている２つのジェネラルレジスタ（％ｒｓ
３）、（％ｒｓ１）と、逆シャッフル処理された４ビッ
トの対のデータの前後関係を指示するビットが格納され
ているジェネラルレジスタ（％ｒｓ２）と、結果を書き
込む２つのディスティネーションレジスタ（％ｒｄ
２）、（％ｒｄ１）とを指定して記述される。この１１
９の表記の右には、２つのジェネラルレジスタ（％ｒｓ
３）、（％ｒｓ１）で指定された２ワードのデータを４
ビット単位で逆完全シャッフルを行った後、１２０で示
されるジェネラルレジスタ（％ｒｓ２）の下位８ビット
で指定された対交換を行い、これをディスティネーショ
ンレジスタ（％ｒｄ２）、（％ｒｄ１）に書き込むこと
を示す表記１１９が対応付けられている。

【０１３６】上記において、逆完全シャッフルとは、図
４７に示されているように、１ワードの各４ビットのデ
ータａ０，ｂ０，ａ１，ｂ１，・・・，ｂ３と、１ワー
ドの各４ビットのデータａ４，ｂ４，ａ５，・・・，ｂ
７とを、１ブロックおきに組み合わせ、奇数ブロックの
組み合わせの並びの後に偶数ブロックの組み合わせの並
びを配置する交互に並べることである。つまり、完全シ
ャッフルを行った結果を、逆完全シャッフルを行うと、
元に戻る。そして、奇数ブロックでは、（ａ０，ａ
１）、（ａ２，ａ３）・・・（ａ６，ａ７）が夫々対と
なり、偶数ブロックでは、（ｂ０，ｂ１）、（ｂ２，ｂ
３）、・・・（ｂ６，ｂ７）が夫々対となっている。こ
の対の交換をｅｘ０，ｅｘ１，・・・ｅｘ７で示す。こ
の対交換ｅｘ０，ｅｘ１，・・・ｅｘ７における前後配
置を１２０に示されるように、レジスタｒｓ２のビット
２４〜３１により夫々指定する。

【０１３７】この動作は、図５０に示されるように、例
えば、レジスタｒｓ３の４ビットデータａ０，ａ１が、
１対とされる。この１対は、レジスタｒｓ２のビット２
４が０のときには、下左欄に示されるようにａ０，ａ１
の順に並べられ、レジスタｒｓ２のビット２４が１のと
きには、下右欄に示されるようにａ１，ａ０の順に並べ
られる。

【０１３８】このｉｓｈｘ命令は、図４８に示される構
成により実現される。逆完全シャッフルは、結線（ワイ
ヤー）５６、５５によって実行される。以上のような、
ｓｈｘ命令及びｉｓｈｘ命令を実行する演算回路２０−
１、２０−３によって、２つの１ワードに存在する４ビ
ット単位のデータを交互混合し、または、その逆に混合
し、所望するように配置された２ワードのデータを得る
ことができる。

【０１３９】上記演算回路２０−１、２０−３を備えた
ＲＩＳＣ計算機は、パック１０進数の不正データの除去
を行う。従来のＲＩＳＣ計算機においてパック１０進数
の不正データの除去処理は、４ビット単位にエラーチェ
ックを行い、チェック結果に応じてエラールーチンへ分
岐することに行われていた。４ビット単位の繰り返し処
理のため、かなり多くの時間を要していた。また、エラ
ーチェック毎に分岐するために、エラーがない場合でも
並列化することができず、並列化が困難であり、ＶＬＩ
Ｗ方式による処理はできないという問題があった。

【０１４０】この問題点は、本発明の実施の形態に係
る、ｃｍｐｌｔ．ｐ命令、ｓｈｘ命令、ｉｓｈｘ命令を
実行する演算回路２０−１（２０−３）を具備するＲＩ
ＳＣ計算機により解決される。つまり、本発明の実施の
形態に係るＲＩＳＣ計算機は、図５１に示されるよう
に、不正パック１０進数検出手段５７、データ混合手段
５８、不正データ抽出手段５９を有する。不正パック１
０進数検出手段５７は、複数ワードのパック１０進数デ
ータについて、１ワードのデータを４ビット単位に不正
閾値データと比較して、各４ビット単位の比較結果をデ
ィスティネーションオペランドの下位側に格納するｃｍ
ｐｌｔ．ｐ命令を実行する演算回路２または２０−１
（２０−３）を用いてワード単位に処理を行う。データ
混合手段５８は、上記複数ワードのパック１０進数デー
タと０とを第１オペランド及び第２オペランドとし、上
記不正パック１０進数検出手段５７の結果を第３オペラ
ンドとして、ｓｈｘ命令を実行する演算回路２０−１
（２０−３）を用いてｓｈｘ命令による結果を得る。不
正データ抽出手段５９は、上記データ混合手段５８によ
る混合結果を第１オペランド及び第２オペランドとし、
０を第３オペランドとして、ｉｓｈｘ命令を実行する演
算回路２０−１（２０−３）を用いて不正データを抽出
する。不正データがないときには、０が出力される。

【０１４１】図４１に示されるような演算回路２０（２
０−１、２０−３）を備え、演算回路２０（２０−１、
２０−３）がｃｍｐｌｔ．ｐ命令を実行し、演算回路２
０（２０−１、２０−３）がｓｈｘ命令及びｉｓｈｘ命
令を実行するＲＩＳＣ計算機は、図５２に示されるフロ
ーチャートの処理によりパック１０進数の不正データを
除去する。すなわち、パック１０進数データが図５１に
示されるように、４ワードから構成され、１ワードが３
２ビットであるとする。すると、１ワード毎に処理を行
い、これを４回繰り返す。

【０１４２】まず、最初の１ワード（例えば、図５１の
最上位１ワードｈｉｇｈを取り出し、４ビット毎にｃｍ
ｐｌｔ．ｐ命令を用いて（０ｘ９９９９９９９９）と比
較する（Ｓ１３５）。つまり、４ビット毎に比較を行う
から、図５３に示されるように、レジスタｒｓ１内の比
較対象の８桁のデータと、レジスタｒｓ２内の８桁の９
とが比較され、９より大きいとき（つまり、０ｘａ、０
ｘｂ、０ｘｃ、０ｘｄ、０ｘｅ、０ｘｆの不正データで
あるとき）には１が、また、９以下であるときには０
が、レジスタｒｄ１の下位８ビットにセットされる。図
５２の例では、８桁のデータが「１４６３６ａ４５」で
あり、第６桁目のａが不正データであるから、レジスタ
ｒｄ１の内容がＸ＝００・・・０００００１００とな
る。

【０１４３】次に、上記パック１０進数の最上位ワード
に対し、ｓｈｘ命令を用いて８桁の０と完全シャッフル
をとり、このとき、上記で得たレジスタｒｄ１の下位８
ビットに基づき、対の２データの前後配置関係を決定す
る（Ｓ１３６）。つまり、図５４に示されるように、レ
ジスタｒｓ１のデータ（図５３のレジスタｒｓ１のデー
タと同一）とレジスタｒｓ２の８桁の０とが交互に配置
されるよう対にし、対とされた原データ（レジスタｒｓ
１のデータの４ビット毎）と０との前後配置関係をレジ
スタｒｓ２の下位８ビット（図５３のレジスタｒｄ１の
下位８ビット）に基づき決定する。図５２の例では、８
桁のデータが「１４６３６ａ４５」であり、先のレジス
タｒｄ１のデータがＸ＝００・・・０００００１００で
あるから、図５２のステップＳ１３６内に示されるよう
に、Ｘ＝１である最下位から３つ目に対応する対（ａ，
０）に関し、その前後順が（０，ａ）に逆転されて配置
され、その他の対は０が後に配置される。

【０１４４】次に、上記ｓｈｘ命令の結果得られた１６
桁の数値列をｉｓｈｘ命令を用いて８桁ずつの２データ
に分ける（Ｓ１３７）。つまり、図５５に示されるよう
に、レジスタｒｓ３、ｒｓ１のデータ（ｓｈｘ命令によ
り得られた１６桁のデータ）に対して、１桁おきに８桁
のデータを取り出してレジスタｒｄ２にセットし、残り
の８桁をレジスタｒｄ１にセットする。これは、第３オ
ペランドにはレジスタｒｓ２（図５５）に示されている
ように、下位８ビットに０がセットされているためであ
る。図５２の例では、ステップＳ１３６において、Ｘ＝
１である最下位から３つ目に対応する対（ａ，０）に関
し、その前後順が（０，ａ）に逆転されて配置されたた
め、レジスタｒｄ２には元のａの位置に０がセットさ
れ、レジスタｒｄ１の下位から桁目に不正データである
ａがセットされる。不正データでなければ、原データが
レジスタｒｄ２に戻り、レジスタｒｄ１に０がセットさ
れる。つまり、１ワード内に存在した不正データａがレ
ジスタｒｄ１に抽出され、除去されて出力される。

【０１４５】以上の処理を４回繰り返したときのフロー
チャートに対するニーモニック表記の命令コード列を図
５６に示す。この命令コード列では、最初にレジスタＱ
に９（０ｘ９９９９９９９９）をセットし、以降、枠に
て囲って示すように、最上位の１ワードｈｉｇｈの処
理、次の１ワードｍｉｄｈの処理、更に次１ワードｍｉ
ｄｌの処理、最後に最下位の１ワードｌｏｗの処理を行
うことが示されている。このような処理は、図４１の演
算回路２０−１（または、２０−３）のみを用いて、繰
り返し処理により実行可能である。このようにしても、
分岐が無いために処理が高速化され、従来に比べて効率
良く、パック１０進数の不正データを除去できる。

【０１４６】上記図４１の構成のＲＩＳＣ計算機によ
り、図５６に示される命令コード列の処理を並列実行さ
せる場合の命令コード列を図５７に示す。上記図５６の
例では１つの演算回路（例えば、２０−１）が、ｃｍｐ
ｌｔ．ｐ命令を１サイクルに１命令実行して４回繰り返
すようにしたが、この図５７の例では、ｃｍｐｌｔ．ｐ
命令を１サイクルに複数命令実行する。つまり、それぞ
れ演算回路２０−１、２−２、２０−３、２−４が、第
２サイクルにおいて並列的にｃｍｐｌｔ．ｐ命令を実行
している。これにより、図５６の構成では、１３サイク
ル必要であったのに対し、本実施例では６サイクルで済
むようになっており、処理の高速化が図られている。

【０１４７】上記図４１の演算回路２０−１、２０−３
は、２つのジェネラルレジスタで指定された倍語データ
を、ジェネラルレジスタまたは即値で指定された数だけ
左に論理シフトし、この結果空いた下位ビットに０を挿
入する倍語・左論理シフト手段を備える。また、演算回
路２０−１、２０−３は、２つのジェネラルレジスタで
指定された倍語データを、ジェネラルレジスタまたは即
値で指定された数だけ右に論理シフトし、この結果空い
た下位ビットに０を挿入する倍語・右論理シフト手段を
備える。更に、演算回路２０−１、２０−３は、２つの
ジェネラルレジスタで指定された倍語データを、ジェネ
ラルレジスタまたは即値で指定された数だけ右に算術シ
フトし、この結果空いた下位ビットに符号ビットを挿入
する倍語・右算術シフト手段を備える。

【０１４８】別言すれば、上記演算回路２０−１、２０
−３は、２つのジェネラルレジスタで指定された倍語デ
ータを、ジェネラルレジスタまたは即値で指定された数
だけ左に論理シフトし、この結果空いた下位ビットに０
を挿入する倍語・左論理シフトに係る命令、即ち、ｓｌ
ｌ．ｌ命令を実行する。また、演算回路２０−１、２０
−３は、２つのジェネラルレジスタで指定された倍語デ
ータを、ジェネラルレジスタまたは即値で指定された数
だけ右に論理シフトし、この結果空いた下位ビットに０
を挿入する倍語・右論理シフトに係る命令、即ち、ｓｒ
ｌ．ｌ命令を実行する。更に、演算回路２０−１、２０
−３は、２つのジェネラルレジスタで指定された倍語デ
ータを、ジェネラルレジスタまたは即値で指定された数
だけ右に算術シフトし、この結果空いた下位ビットに符
号ビットを挿入する倍語・右算術シフトに係る命令、即
ち、ｓｒａ．ｌ命令を実行する。

【０１４９】ｓｌｌ．ｌ命令は、図５８の１２１に示さ
れるように、左論理シフトの対象が格納されている２つ
のレジスタ（％ｒｓ３）、（％ｒｓ１）と、シフトする
ビット数が格納されたジェネラルレジスタ（％ｒｓ２）
と、結果を書き込む２つのディスティネーションレジス
タ（％ｒｄ２）、（％ｒｄ１）とを指定して記述され
る。または、図５８の１２２に示されるように、左論理
シフトの対象が格納されている２つのレジスタ（％ｒｓ
３）、（％ｒｓ１）と、シフトするビット数の即値（例
えば、６）を示す（％ｉ６）と、結果を書き込む２つの
ディスティネーションレジスタ（％ｒｄ２）、（％ｒｄ
１）とを指定して記述することも可能である。

【０１５０】上記表記１２１の右には、２つのジェネラ
ルレジスタ（ｒｓ３）、（ｒｓ１）で指定された２ワー
ドのデータを、ジェネラルレジスタ（ｒｓ２）で指定さ
れるビット数だけ左シフトし、これをディスティネーシ
ョンレジスタ（ｒｄ２）、（ｒｄ１）に書き込むことを
示す表記が対応付けられている。また、表記１２２の右
には、２つのジェネラルレジスタ（ｒｓ３）、（ｒｓ
１）で指定された２ワードのデータを、即値（例えば、
ｉ６）の数６だけ左シフトし、これをディスティネーシ
ョンレジスタ（ｒｄ２）、（ｒｄ１）に書き込むことを
示す表記が対応付けられている。なお、シフトの結果、
空きとなった下位ビットには、シフトしたビット数に応
じて０が挿入され、また、上位側においてシフトアウト
されたシフトビット数に対応するビットは失われる。

【０１５１】ｓｒｌ．ｌ命令は、図５９の１２３に示さ
れるように、右論理シフトの対象が格納されている２つ
のレジスタ（％ｒｓ３）、（％ｒｓ１）と、シフトする
ビット数が格納されたジェネラルレジスタ（％ｒｓ２）
と、結果を書き込む２つのディスティネーションレジス
タ（％ｒｄ２）、（％ｒｄ１）とを指定して記述され
る。または、図５９の１２４に示されるように、右論理
シフトの対象が格納されている２つのレジスタ（％ｒｓ
３）、（％ｒｓ１）と、シフトするビット数の即値（例
えば、６）を示す（％ｉ６）と、結果を書き込む２つの
ディスティネーションレジスタ（％ｒｄ２）、（％ｒｄ
１）とを指定して記述することも可能である。

【０１５２】上記表記１２３の右には、２つのジェネラ
ルレジスタ（ｒｓ３）、（ｒｓ１）で指定された２ワー
ドのデータを、ジェネラルレジスタ（ｒｓ２）で指定さ
れるビット数だけ右シフトし、これをディスティネーシ
ョンレジスタ（ｒｄ２）、（ｒｄ１）に書き込むことを
示す表記が対応付けられている。また、表記１２４の右
には、２つのジェネラルレジスタ（ｒｓ３）、（ｒｓ
１）で指定された２ワードのデータを、即値（例えば、
ｉ６）の数６だけ右シフトし、これをディスティネーシ
ョンレジスタ（ｒｄ２）、（ｒｄ１）に書き込むことを
示す表記が対応付けられている。なお、シフトの結果、
空きとなった上位ビットには、シフトしたビット数に応
じて０が挿入され、また、下位においてシフトアウトさ
れたシフトビット数に対応するビットは失われる。

【０１５３】ｓｒａ．ｌ命令は、図６０の１２５に示さ
れるように、右論理シフトの対象が格納されている２つ
のレジスタ（％ｒｓ３）、（％ｒｓ１）と、シフトする
ビット数が格納されたジェネラルレジスタ（％ｒｓ２）
と、結果を書き込む２つのディスティネーションレジス
タ（％ｒｄ２）、（％ｒｄ１）とを指定して記述され
る。または、図６０の１２６に示されるように、右論理
シフトの対象が格納されている２つのレジスタ（％ｒｓ
３）、（％ｒｓ１）と、シフトするビット数の即値（例
えば、６）を示す（％ｉ６）と、結果を書き込む２つの
ディスティネーションレジスタ（％ｒｄ２）、（％ｒｄ
１）とを指定して記述することも可能である。

【０１５４】上記表記１２５の右には、２つのジェネラ
ルレジスタ（ｒｓ３）、（ｒｓ１）で指定された２ワー
ドのデータを、ジェネラルレジスタ（ｒｓ２）で指定さ
れるビット数だけ右シフトし、これをディスティネーシ
ョンレジスタ（ｒｄ２）、（ｒｄ１）に書き込むことを
示す表記が対応付けられている。また、表記１２６の右
には、２つのジェネラルレジスタ（ｒｓ３）、（ｒｓ
１）で指定された２ワードのデータを、即値（例えば、
ｉ６）の数６だけ右シフトし、これをディスティネーシ
ョンレジスタ（ｒｄ２）、（ｒｄ１）に書き込むことを
示す表記が対応付けられている。なお、シフトの結果、
空きとなった上位ビットには、シフトしたビット数に応
じて符号ビットｓが挿入され、また、下位においてシフ
トアウトされたシフトビット数に対応するビットは失わ
れる。

【０１５５】以上のｓｌｌ．ｌ命令、ｓｒｌ．ｌ命令、
ｓｒａ．ｌ命令を実行するために、演算回路２０−１、
２０−３は、従来有している１ワード長に対する論理シ
フト、算術シフトのハードウェアを倍語に応じて拡張し
たハードウェア、例えば、ＳＮ７４１９８を２段接続し
た構成等を有する。これにより、本実施の形態に係るＲ
ＩＳＣ計算機は、１命令によって倍語の左論理シフト、
右論理シフト、右算術シフトを行うことができる。

【０１５６】上記演算回路２０−１、２０−３を備えた
ＲＩＳＣ計算機は、パック１０進数データをメモリから
レジスタへワード単位に適切に転送する。従来のＲＩＳ
Ｃ計算機において、メモリからパック１０進数データを
レジスタへ転送する場合には、１バイト単位でロードを
行っていた。この手法によると、１ワードの転送を行う
ためには、数サイクルの処理が必要となり非効率的であ
る。また、ＶＬＩＷ方式を採用したＲＩＳＣ計算機にお
いても、ロード命令は通常１サイクルに１つ発行できる
だけであるから、ロード命令が多いと並列化が妨げられ
るという問題点が生じる。

【０１５７】この問題点は、本発明の実施の形態に係
る、ｓｌｌ．ｌ命令を実行する演算回路２０−１（２０
−３）を具備するＲＩＳＣ計算機により解決される。つ
まり、本発明の実施の形態に係るＲＩＳＣ計算機は、図
６１に示されるように、ワード境界・境界差検出手段６
１、ワード単位読出手段６２、シフト手段６３を有す
る。ワード境界・境界差検出手段６１は、パック１０進
数データが記憶されているメモリ５上の最上位と最下位
のワード境界を検出すると共に、ワード境界と当該パッ
ク１０進数データの終端との差を検出する。つまり、パ
ック１０進数データは、メモリ５のワード境界とは一致
しない位置から、この例では１１バイト記憶されている
ので、メモリ５のワード境界を検出して、このワード境
界から次のワード境界までのワード単位（パック１０進
数データ以外を含んで１ワードとなることもある）で読
み出し可能とする。また、パック１０進数データの終端
とワード境界（この終端以前のもの）との差（この例で
は、１バイト）を検出する。ワード単位読出手段６２
は、上記ワード境界・境界差検出手段６１により検出さ
れたワード境界を単位として、上記パック１０進数が記
憶されている範囲のワードをレジスタ１−１〜１−４に
読み出す。つまり、メモリ５のワード単位のデータがレ
ジスタ１−１〜１−４にセットされる。シフト手段６３
は、上記レジスタ１−０〜１−３に読み出されたデータ
を、上記ワード境界・境界差検出手段６１により検出さ
れた差のデータに応じて、ｓｌｌ．ｌ命令を実行する演
算回路２０−１（２０−３）によりシフトする。つま
り、境界差は１バイトであるから、ｓｌｌ．ｌ命令によ
って１バイトシフトを行い、終端がレジスタ１−３の終
端に合致させられてレジスタ１−１〜１−３にパック１
０進数データが格納される。なお、上記により、読み出
すべきパック１０進数データ以外のデータがレジスタ１
−１に残ることもあるが、このデータは削除する。

【０１５８】上記ＲＩＳＣ計算機による処理をニーモニ
ック表記による命令コード列として示すと、図６２のよ
うになる。この命令コード列では、ｓはメモリ５から読
み出すべきパック１０進数データのサイズ（長さ）、つ
まり「引数サイズ」であり、ｐは上記パック１０進数デ
ータの先頭アドレス、つまり「引数アドレス」であり、
実際の例では、図６３のＳ１４１に示されるようになっ
ている。上記図６２の命令コード列による処理は、図６
３〜図６８のフローチャートに対応しているので、これ
らを対応付けながら処理を説明する。なお、図６３〜図
６８のフローチャートは連続している。

【０１５９】図６２の命令コード列のブロックＢ１は、
パック１０進数データが記憶されているメモリ５上の最
上位と最下位のワード境界を検出すると共に、ワード境
界と当該パック１０進数データの終端との差を検出する
処理である。これを詳述すると、最初のａｄｄ命令は、
図６３のステップＳ１４１に対応しており、引数アドレ
スｐと引数サイズｓを加えてパック１０進数データの終
端アドレスＱを求める。次のａｎｄ命令は、ステップＳ
１４２に対応しており、上記終端アドレスＱと３（３バ
イトに対応する値）との論理積を求めて、終端アドレス
Ｑの下位２ビットが１ワードの内の何バイト目を指して
いるか検出し、パック１０進数データの終端とワード境
界との差Ｈを求める。ここでは、図６３に明らかなよう
に、Ｈは１（バイト）となる。次のｓｕｂ命令は、ステ
ップ１４３に対応しており、終端アドレスＱから上記差
Ｈを引き、ワード境界とＱとを一致させる。次のａｎｄ
命令は、ステップ１４４に対応しており、上記先頭アド
レスｐと３（３バイトに対応する値）との論理積を求め
て、先頭アドレスｐの下位２ビットが１ワードの内の何
バイト目を指しているか検出し、パック１０進数データ
の先頭とワード境界との差Ｉを求める。ここでは、差Ｉ
は２（バイト）として求まる。

【０１６０】次のｓｕｂ命令は、図６４のステップＳ１
４５に対応しており、先頭アドレスｐから上記差Ｉを引
き、ワード境界とｐとを一致させる。次に記載のｓｌｌ
命令は、ステップＳ１４６に対応しており、パック１０
進数データの終端とワード境界との差Ｈを３左シフトし
て８倍し、ビット単位の値に変換する。この結果、Ｈは
８（ビット）となる。

【０１６１】図６２の命令コード列のブロックＢ２、Ｂ
３は、パック１０進数データが存在するメモリ５におけ
る最下位の１ワードのロード処理である。まず、最初の
ｔｓｔｅｑ命令は、図６４のステップＳ１４７に対応し
ており、上記ステップＳ１４２において求めた差Ｈが０
であるか否か検出し、Ｈが０であれば判断０のｔｕｒｅ
へ分岐し、Ｈが０でなければ判断０のｆａｕｌへ分岐す
る。そして、次にｍｏｖ命令によりレジスタｗ０に０を
セットして初期化する。この初期化処理は、図６３〜図
６８においては、図６３の脚注に示すように、省略して
ある。

【０１６２】そして、ブロックＢ３のｌｄ命令によっ
て、アドレスＱにより最下位の１ワードをメモリ５から
読み出し、レジスタｗ０へロードする。これは、図６４
のステップＳ１４８に対応しており、パック１０進数デ
ータの最下位部分を含む１ワードＷ０（ワード境界から
１ワードのデータ）が読み出されてロードされることを
示している。

【０１６３】次の命令コード列のブロックＢ４、Ｂ５
は、パック１０進数データのメモリ５における最下位の
次の１ワードのロード処理である。その最初のｓｕｂ命
令は、図６５のステップＳ１４９に対応しており、アド
レスＱから４（バイト数に対応）を引いて次の１ワード
を読み出すためのアドレスＱ１を得る。次のｔｓｔｌｔ
ｕ命令は、図６５のステップＳ１５０に対応しており、
上記で求めたアドレスＱ１が、パック１０進数データの
先頭アドレスが含まれるメモリ５上の１ワードエリアの
ワード境界アドレスｐを越えた（Ｑ１＞ｐ）か否かを検
出し、Ｑ１＞ｐであれば「判断１」のｔｕｒｅへ分岐
し、Ｑ１＞ｐでなければ「判断１」のｆａｕｌへ分岐す
る。そして、次にｍｏｖ命令によりレジスタｗ１に０を
セットして初期化する。この初期化処理は、図６３〜図
６８においては、図６３の脚注に示すように、省略して
ある。更に、ブロックＢ５のｌｄ命令によって、アドレ
スＱ１により最下位の次の１ワードをメモリ５から読み
出し、レジスタｗ１へロードする。これは、図６５のス
テップＳ１５１に対応しており、パック１０進数データ
の最下位部分を含む１ワードＷ０（ワード境界から１ワ
ードのデータ）の次の１ワードＷ１が読み出されてロー
ドされることを示している。

【０１６４】次の命令コード列のブロックＢ６は、上記
で読み出してあるレジスタｗ０、ｗ１内のデータＷ０、
Ｗ１を、上記で求めた差Ｈ（８ビット）だけ左シフトし
て、レジスタｌｏｗにセットする処理を示し、図６５の
Ｓ１５２に対応している。上記ブロックＢ６の処理の結
果、ステップＳ１５２に示されるように、レジスタｌｏ
ｗには、斜線により示される４バイトのデータ（パック
１０進数データの終端から４バイトのデータ）がセット
されることになる。

【０１６５】次の命令コード列のブロックＢ７、Ｂ８
は、パック１０進数データが存在するメモリ５における
最下位から２番目の１ワードのロード処理である。その
最初のｓｕｂ命令は、図６６のステップＳ１５３に対応
しており、アドレスＱから８（バイト数に対応）を引い
て次の１ワード（最下位から２番目の１ワード）を読み
出すためのアドレスＱ２を得る。次のｔｓｔｌｔｕ命令
は、図６６のステップＳ１５４に対応しており、上記で
求めたアドレスＱ２がパック１０進数の先頭アドレスが
含まれるメモリ５上のワードエリアのワード境界アドレ
スｐを越えた（Ｑ２＞ｐ）か否かを検出し、Ｑ２＞ｐで
あれば「判断２」のｔｕｒｅへ分岐し、Ｑ２＞ｐでなけ
れば「判断２」のｆａｕｌへ分岐する。そして、次にｍ
ｏｖ命令によりレジスタｗ２に０をセットして初期化す
る。この初期化処理は、図６３〜図６８においては、図
６３の脚注に示すように、省略してある。更に、ブロッ
クＢ８のｌｄ命令によって、アドレスＱ２により最下位
から２番目の１ワードをメモリ５から読み出し、レジス
タｗ２へロードする。これは、図６６のステップＳ１５
５に対応しており、パック１０進数データの最下位部分
を含む１ワードＷ０（ワード境界から１ワードのデー
タ）から２番目の１ワードＷ２が読み出されてロードさ
れることを示している。

【０１６６】次の命令コード列のブロックＢ９は、上記
で読み出してあるレジスタｗ１、ｗ２内のデータＷ１、
Ｗ２を、上記で求めた差Ｈ（８ビット）だけ左シフトし
て、レジスタｍｉｄｌにセットする処理を示し、図６６
のＳ１５６に対応している。上記ブロックＢ８の処理の
結果、ステップＳ１５６に示されるように、レジスタｍ
ｉｄｌには、斜線により示される４バイトのデータ（パ
ック１０進数データの終端から２ワード目のデータ、つ
まり、データＷ１の最上位１バイトとデータＷ２の下位
３バイトのデータ）がセットされることになる。

【０１６７】次の命令コード列のブロックＢ１０、Ｂ１
１は、パック１０進数データが存在するメモリ５におけ
る最下位から３番目の１ワードのロード処理である。そ
の最初のｓｕｂ命令は、図６７のステップＳ１５７に対
応しており、アドレスＱから１２（バイト数に対応）を
引いて次の１ワード（最下位から３番目の１ワード）を
読み出すためのアドレスＱ３を得る。次のｔｓｔｌｔｕ
命令は、図６７のステップＳ１５８に対応しており、上
記で求めたアドレスＱ３がパック１０進数の先頭アドレ
スが含まれるメモリ５上のワードエリアのワード境界ア
ドレスｐを越えた（Ｑ３＞ｐ）か否かを検出し、Ｑ３＞
ｐであれば「判断３」のｔｕｒｅへ分岐し、Ｑ３＞ｐで
なければ「判断３」のｆａｕｌへ分岐する。そして、次
にｍｏｖ命令によりレジスタｗ３に０をセットして初期
化する。この初期化処理は、図６３〜図６８において
は、図６３の脚注に示すように、省略してある。更に、
ブロックＢ１１のｌｄ命令によって、アドレスＱ３によ
り最下位から３番目の１ワードをメモリ５から読み出
し、レジスタｗ３へロードする。これは、図６７のステ
ップＳ１５９に対応しており、パック１０進数データの
最下位部分を含む１ワードＷ０（ワード境界から１ワー
ドのデータ）から３番目の１ワードＷ３が読み出されて
ロードされることを示している。

【０１６８】次の命令コード列のブロックＢ１２は、上
記で読み出してあるレジスタｗ２、ｗ３内のデータＷ
２、Ｗ３を、上記で求めた差Ｈ（８ビット）だけ左シフ
トして、レジスタｍｉｄｈにセットする処理を示し、図
６７のＳ１６０に対応している。上記ブロックＢ１２の
処理の結果、ステップＳ１６０に示されるように、レジ
スタｍｉｄｈには、斜線により示される４バイトのデー
タ（パック１０進数データの終端から３ワード目のデー
タ、つまり、データＷ２の最上位１バイトとデータＷ３
の下位３バイトのデータ）がセットされることになる。

【０１６９】次の命令コード列のブロックＢ１３、Ｂ１
４は、パック１０進数データが存在するメモリ５におけ
る最上位の１ワードのロード処理である。その最初のｓ
ｕｂ命令は、図６８のステップＳ１６１に対応してお
り、アドレスＱから１６（バイト数に対応）を引いて次
の１ワード（最上位の１ワード）を読み出すためのアド
レスＱ４を得る。次のｔｓｔｌｔｕ命令は、図６８のス
テップＳ１６２に対応しており、上記で求めたアドレス
Ｑ４がパック１０進数の先頭アドレスが含まれるメモリ
５上のワードエリアのワード境界アドレスｐを越えた
（Ｑ４＞ｐ）か否かを検出し、Ｑ４＞ｐであれば「判断
４」のｔｕｒｅへ分岐し、Ｑ４＞ｐでなければ「判断
４」のｆａｕｌへ分岐する。そして、次にｍｏｖ命令に
よりレジスタｗ４に０をセットして初期化する。この初
期化処理は、図６３〜図６８においては、図６３の脚注
に示すように、省略してある。更に、ブロックＢ１４の
ｌｄ命令によって、アドレスＱ４により最上位の１ワー
ドをメモリ５から読み出し、レジスタｗ４へロードす
る。これは、図６８のステップＳ１６３に対応してお
り、最上位の１ワードＷ４が読み出されてロードされる
ことを示している。

【０１７０】次の命令コード列のブロックＢ１５は、上
記で読み出してあるレジスタｗ３、ｗ４内のデータＷ
３、Ｗ４を、上記で求めた差Ｈ（８ビット）だけ左シフ
トして、レジスタｈｉｇｈにセットする処理を示し、図
６８のＳ１６４に対応している。上記ブロックＢ１５の
処理の結果、ステップＳ１６４に示されるように、レジ
スタｈｉｇｈには、斜線により示される４バイトのデー
タ（パック１０進数データの終端から４ワード目のデー
タ、つまり、データＷ３の最上位１バイトとデータＷ４
の下位３バイトのデータ）がセットされることになる。

【０１７１】以上で図６２の命令コード列により記載さ
れている処理はＥＮＤとなるが、図６３のステップＳ１
４１と図６８のステップＳ１６５との比較から明らかな
ように、レジスタｈｉｇｈには、先頭から１バイトの余
分なデータがセットされている。そこで、後処理におい
ては、引数サイズｓが何ワードと何バイトに対応するか
に基づき、レジスタｌｏｗからｈｉｇｈまでの内のどの
範囲を有効とするか求め、上記何バイトの分以外のバイ
ト、この例ではｓが１１（バイト）であるから、２ワー
ドと３バイトとなり、レジスタｈｉｇｈの上位１バイト
の削除（０との入れ換え）を行う。この入れ換えは、例
えば、上位１バイトが０、下位３バイトが１のデータ
と、レジスタｈｉｇｈのデータのａｎｄをとることによ
り可能である。

【０１７２】このようにして、メモリ５のワード境界に
係わりなく記憶されているパック１０進数のデータをレ
ジスタにロードする場合に、ワード単位の読み出しを用
いることができ、バイト単位に読み出しを行う場合に比
べて遥かにロード命令の実行回数を減少させ、処理の高
速化を図ることができる。このような処理は、図４１の
演算回路２０−１（または、２０−３）のみを用いて、
繰り返し処理により実行可能である。つまり、図６２の
処理は、３４ステップ、分岐数５で実現されることにな
る。

【０１７３】上記図４１の構成のＲＩＳＣ計算機によ
り、図６２に示される命令コード列の処理を並列実行さ
せる場合の命令コード列を図６９に示す。上記図６２の
例では１つの演算回路（例えば、２０−１）が、各命令
を繰り返し実行するようにしたが、この図６９の例で
は、演算回路２０−１、２−２、２０−３、２−４が、
各サイクルにおいて図示のｌｄ命令によるワード単位の
読み出しと、ｓｌｌ．ｌ命令等の複数命令を並列的に実
行している。これにより、図６２の構成では、３４サイ
クル必要であったのに対し、本実施例では１０サイク
ル、分岐数０で済むようになっており、処理の高速化が
図られている。

【０１７４】上記図４１の演算回路２０−１、２０−３
は、２つのジェネラルレジスタで指定された固定小数点
１ワードデータを、第３のジェネラルレジスタで指定さ
れたキャリーと共に加算し、加算結果を第１のディステ
ィネーションレジスタに格納し、加算結果のキャリーを
第２のディスティネーションレジスタに格納する加算手
段を備えている。また、演算回路２０−１、２０−３
は、第１のジェネラルレジスタで指定された固定小数点
１ワードデータから第２のジェネラルレジスタで指定さ
れた固定小数点１ワードデータを減算すると共に、第３
のジェネラルレジスタで指定されたキャリーの反転値を
減算し、減算結果を第１のディスティネーションレジス
タに格納し、減算結果のキャリーの反転値を第２のディ
スティネーションレジスタに格納する減算手段を備えて
いる。更に、演算回路２０−１、２０−３は、２つのジ
ェネラルレジスタで指定されたパック１０進数１ワード
データを、第３のジェネラルレジスタで指定されたキャ
リーと共に加算し、加算結果を第１のディスティネーシ
ョンレジスタに格納し、加算結果のキャリーを第２のデ
ィスティネーションレジスタに格納する加算手段を備え
ている。また、演算回路２０−１、２０−３は、第１の
ジェネラルレジスタで指定されたパック１０進数１ワー
ドデータから第２のジェネラルレジスタで指定されたパ
ック１０進数１ワードデータを減算すると共に、第３の
ジェネラルレジスタで指定されたキャリーの反転値を減
算し、減算結果が負数の場合には１０の補数として、減
算結果を第１のディスティネーションレジスタに格納
し、減算結果のキャリーの反転値を第２のディスティネ
ーションレジスタに格納する減算手段を備えている。

【０１７５】別言すれば、上記演算回路２０−１、２０
−３は、２つのジェネラルレジスタで指定された固定小
数点１ワードデータを、第３のジェネラルレジスタで指
定されたキャリーと共に加算し、加算結果を第１のディ
スティネーションレジスタに格納し、加算結果のキャリ
ーを第２のディスティネーションレジスタに格納するａ
ｄｄｃ命令を実行する。また、上記演算回路２０−１、
２０−３は、第１のジェネラルレジスタで指定された固
定小数点１ワードデータから第２のジェネラルレジスタ
で指定された固定小数点１ワードデータを減算すると共
に、第３のジェネラルレジスタで指定されたキャリーの
反転値を減算し、減算結果を第１のディスティネーショ
ンレジスタに格納し、減算結果のキャリーの反転値を第
２のディスティネーションレジスタに格納するｓｕｂｃ
命令を実行する。更に、上記演算回路２０−１、２０−
３は、２つのジェネラルレジスタで指定されたパック１
０進数１ワードデータを、第３のジェネラルレジスタで
指定されたキャリーと共に加算し、加算結果を第１のデ
ィスティネーションレジスタに格納し、加算結果のキャ
リーを第２のディスティネーションレジスタに格納する
ａｄｄｃ．ｐ命令を実行する。また、上記演算回路２０
−１、２０−３は、第１のジェネラルレジスタで指定さ
れたパック１０進数１ワードデータから第２のジェネラ
ルレジスタで指定されたパック１０進数１ワードデータ
を減算すると共に、第３のジェネラルレジスタで指定さ
れたキャリーの反転値を減算し、減算結果が負数の場合
には１０の補数として、減算結果を第１のディスティネ
ーションレジスタに格納し、減算結果のキャリーの反転
値を第２のディスティネーションレジスタに格納するｓ
ｕｂｃ．ｐ命令を実行する。

【０１７６】ａｄｄｃ命令は、図７０の１２８に示され
るように、加算する対象が格納されている２つのレジス
タ（％ｒｓ１）、（％ｒｓ２）と、加算すべきキャリー
が格納されているレジスタ（％ｒｓ３）と、結果を書き
込むディスティネーションレジスタ（％ｒｄ１）と、加
算結果のキャリーを書き込むディスティネーションレジ
スタ（％ｒｄ２）とを指定して記述される。但し、加算
対象であるキャリーは、ジェネラルレジスタｒｓ３の最
下位ビットであるビット３１に格納されており、ビット
０〜３０は無視される。また、加算結果であるキャリー
は、ディスティネーションレジスタｒｄ２の最下位ビッ
トであるビット３１に格納され、ビット０〜３０は使用
されない。上記記述１２８の右には、コロンを挟んで、
ａｄｄｃ命令の内容が数式と記号で疑似的に表現されて
いる。

【０１７７】ｓｕｂｃ命令は、図７１の１２９に示され
るように、引かれる対象が格納されている第１のレジス
タ（％ｒｓ１）、引く数値が格納されている第２のレジ
スタ（％ｒｓ２）と、引くべきキャリーが格納されてい
るレジスタ（％ｒｓ３）と、結果を書き込むディスティ
ネーションレジスタ（％ｒｄ１）と、減算結果のキャリ
ーの反転値を書き込むディスティネーションレジスタ
（％ｒｄ２）とを指定して記述される。但し、引くべき
キャリーは、ジェネラルレジスタｒｓ３の最下位ビット
であるビット３１に格納されており、ビット０〜３０は
使用されない。また、減算結果に係るキャリーは、ディ
スティネーションレジスタｒｄ２の最下位ビットである
ビット３１に格納され、ビット０〜３０は使用されな
い。上記記述１２９の右には、コロンを挟んで、ｓｕｂ
ｃ命令の内容が数式と記号で疑似的に表現されている。

【０１７８】上記ａｄｄｃ命令に対応して、演算回路２
０−１、２０−３には、図７４に示されるような加算手
段が備えられている。つまり、３２個のフルアダー６０
−１〜６０−３２から構成され、ａ₃₁〜ａ₀ にはレジス
タｒｓ１のデータが、ｂ₃₁〜ｂ₀ にはレジスタｒｓ２の
データが、Ｃ_A にはレジスタｒｓ３のデータ（ビット３
１）が、それぞれセットされる。また、ｄ₃₁〜ｄ₀ には
レジスタｒｄ１へ書き込むべきデータが出力され、Ｃ_B
にはレジスタｒｄ２のビット３１に書き込まれるデータ
が出力される。各フルアダーにおける桁上がりは、上位
のフルアダーのキャリー入力端子に与えられる。また、
上記ｓｕｂｃ命令に対応して、演算回路２０−１、２０
−３に備えられる減算手段は、上記図７４の構成におい
て、フルアダーを全減算器で置き換えた構成を有する。

【０１７９】更に、ａｄｄｃ．ｐ命令は、図７２の１３
０に示されるように、加算する対象が格納されている２
つのレジスタ（％ｒｓ１）、（％ｒｓ２）と、加算すべ
きキャリーが格納されているレジスタ（％ｒｓ３）と、
結果を書き込むディスティネーションレジスタ（％ｒｄ
１）と、加算結果のキャリーを書き込むディスティネー
ションレジスタ（％ｒｄ２）とを指定して記述される。
加算はパック１０進数毎、つまり、４ビット毎に行わ
れ、４ビット毎の結果がディスティネーションレジスタ
（％ｒｄ１）に書き込まれる。但し、加算対象であるキ
ャリーは、ジェネラルレジスタｒｓ３の最下位ビットで
あるビット３１に格納されており、ビット０〜３０は無
視される。また、加算結果であるキャリーは、ディステ
ィネーションレジスタｒｄ２の最下位ビットであるビッ
ト３１に格納され、ビット０〜３０は使用されない。上
記記述１３０の右には、コロンを挟んで、ａｄｄｃ．ｐ
命令の内容が数式と記号で疑似的に表現されている。

【０１８０】ｓｕｂｃ．ｐ命令は、図７３の１３１に示
されるように、引かれる対象が格納されている第１のレ
ジスタ（％ｒｓ１）、引く数値が格納されている第２の
レジスタ（％ｒｓ２）と、引くべきキャリーが格納され
ているレジスタ（％ｒｓ３）と、結果を書き込むディス
ティネーションレジスタ（％ｒｄ１）と、減算結果のキ
ャリーの反転値を書き込むディスティネーションレジス
タ（％ｒｄ２）とを指定して記述される。減算はパック
１０進数毎、つまり、４ビット毎に行われ、４ビット毎
の結果がディスティネーションレジスタ（％ｒｄ１）に
書き込まれる。但し、引くべきキャリーは、ジェネラル
レジスタｒｓ３の最下位ビットであるビット３１に格納
されており、ビット０〜３０は使用されない。また、減
算結果に係るキャリーは、ディスティネーションレジス
タｒｄ２の最下位ビットであるビット３１に格納され、
ビット０〜３０は使用されない。上記記述１３１の右に
は、コロンを挟んで、ｓｕｂｃ．ｐ命令の内容が数式と
記号で疑似的に表現されている。

【０１８１】上記ａｄｄｃ．ｐ命令に対応して、演算回
路２０−１、２０−３には、図７５に示されるような加
算手段が備えられている。つまり、それぞれパック１０
進数を加算する８個のパック１０進数加算器６１−１〜
６１−８と、このパック１０進数加算器６１−１〜６１
−８の出力について、必要に応じてキャリーと当該桁の
結果とに別けて出力する補正・キャリー出力回路６２−
１〜６１−８とから構成される。パック１０進数加算器
６１−１〜６１−８には、入力端子Ａ₇ 〜Ａ₀、Ｂ₇ 〜
Ｂ₀ が備えられており、それぞれ４ビットのパック１０
進数データが入力される。但し、入力端子Ａ₇ 〜Ａ₀ 、
Ｂ₇ 〜Ｂ₀ へ入力されるデータがパック１０進数の不正
データ（１６進のＡ〜Ｆ）であっても加算を行うので、
係る場合の演算結果は保証されず、不正データが出力さ
れることがあり得る。また、補正・キャリー出力回路６
２−１〜６１−８は、加算の結果が１６進のＡ〜Ｆのと
きに、キャリーを出力すると共に結果からキャリー分を
引くを補正して出力とする。また、結果が負数のときに
は、これを１０の補数に変換して出力する。Ａ₃₁〜Ａ₀
にはレジスタｒｓ１のデータが、Ｂ₃₁〜Ｂ₀ にはレジス
タｒｓ２のデータが、Ｃ_A にはレジスタｒｓ３のデータ
（ビット３１）が、それぞれセットされる。また、Ｄ₃₁
〜Ｄ₀ にはレジスタｒｄ１へ書き込むべきデータが出力
され、Ｃ_B にはレジスタｒｄ２のビット３１に書き込ま
れるデータが出力される。各補正・キャリー出力回路６
２−１〜６１−７における桁上がりは、上位の補正・キ
ャリー出力回路のキャリー入力端子に与えられる。ま
た、上記ｓｕｂｃ．ｐ命令に対応して、演算回路２０−
１、２０−３に備えられる減算手段は、上記図７５の構
成において、パック１０進数加算器６１−１〜６１−８
をそれぞれパック１０進数減算器で置き換えた構成を有
する。

【０１８２】上記演算回路２０−１、２０−３を備えた
ＲＩＳＣ計算機は、複数ワードのパック１０進数データ
について加算、減算を行うＲＩＳＣ計算機として機能す
る。従来のＲＩＳＣ計算機においては、例えば、図８３
に示されるような４ワードからなるパック１０進数デー
タの加算、減算を実行する場合には、図７６〜図７８に
示されるフローチャートのプログラムにより１バイトず
つ処理を行っていた。また、上記図７６〜図７８の処理
は、図７９〜図８１に示されるＣ言語による記述に対応
しているので、それぞれに同一符号を付して説明する。

【０１８３】図７９のブロックＢ１６１内には、各レジ
スタ等の定義が記述されている。そして、ブロックＢ１
６２内では、前処理においてデータ１とデータ２との符
号ビット（最下位の４ビット）を削除すると共に、レジ
スタｉ、ｊにデータ１、データ２の大きさ（長さ）から
１を引いたデータをセットし、処理の残バイト数を検出
可能とし、また、未だキャリーが無いことをレジスタca
rry に０をセットして示す。図８３のデータ１、２につ
いては大きさが１６バイトであるから、ｉ＝１５、ｊ＝
１５となる。

【０１８４】次に、データ１とデータ２との符号が一致
しているか否かを検出する（Ｓ１６５）。一致すると、
レジスタｉの値が１より大であるか否かを検出してデー
タ１に計算すべきバイトが残っているか否かを調べる
（Ｓ１６６）。ここでは、ｉ＝１５よりｙｅｓへ分岐
し、データ１の最下位バイト（EA1[15])と0xf0との論理
積により最下位バイトの上位４ビットを取り出し、４右
シフトして最下位４ビットの位置に移動し、これをレジ
スタEA1hにセットすると共に、データ１の最下位バイト
（EA1[15])と0x0fとの論理積により最下位バイトの下位
４ビットを取り出し、これをレジスタEA1lにセットする
（Ｓ１６７）。ステップＳ１６８は、ステップ１６６で
ｎｏへ分岐した場合の処理であり、データ１に計算すべ
きデータがない場合であるから、レジスタEA1h、レジス
タEA1lにそれぞれ０をセットする。ステップＳ１６９〜
Ｓ１７１の処理は、データ２についての処理であり、デ
ータ１についての処理であるステップＳ１６６〜Ｓ１６
８と同様な処理が行われる。

【０１８５】次に、下位１桁の加算を行い（Ｓ１７
２）、結果にキャリーが生じたか否かをレジスタclが１
０を越えていないかを検出することにより調べる（Ｓ１
７３）。キャリーがなければ、上位１桁の加算を行い
（Ｓ１７４）、キャリーがあると下位１桁の加算結果か
ら１０を引くと共に、上位１桁の加算に桁上がりの１を
加えて上位１桁の加算結果を得る（Ｓ１７５）。更に、
上位１桁の加算結果にキャリーが生じたか否かをレジス
タchが１０を越えていないかを検出することにより調べ
る（Ｓ１７６）。ここで、キャリーがなければ、レジス
タcarry に０をセットする（Ｓ１７７）、一方、キャリ
ーがあると上位１桁の加算結果から１０を引くと共に、
上位１桁の加算結果に桁上がりがあったことをレジスタ
carry に１をセットして示す（Ｓ１７８）。次に、レジ
スタchのデータを４左シフトし、レジスタclのデータと
論理和を作成することにより上位１桁と下位１桁とを１
バイトにし（Ｓ１７９）、次の１バイトの処理へ移るた
め、レジスタｉ、ｊから更に１をそれぞれ引き、レジス
タｉ、ｊの内容が０より大か否かに応じてステップＳ１
６６からの処理を繰り返すか、ステップＳ１９５の後処
理へ進むかを決定する（Ｓ１８０）。ここで、図８３の
データ１、データ２については、１６バイトゆえに１６
回の繰り返し処理が行われる。これにより、１ワード３
２ビットで４ワード分のパック１０進数データの絶対値
の加算が行われる。

【０１８６】一方、ステップＳ１６５において、データ
１とデータ２の符号が不一致が検出された場合には、そ
れぞれの絶対値を調べて、大きい方のデータをレジスタ
EA1にセットする（Ｓ１８１）。つまり、レジスタｉ、
ｊの値を基に、これが等しいときには、データ１、２の
最上位バイトから取り出しそれらが等しい場合には、レ
ジスタk の値を０からインクリメントして順次比較を行
い、データ２の或る１バイトがデータ１の対応する１バ
イトより大きい場合には、work=EA1,EA1=EA2,EA2=work
のレジスタ操作によりデータ１とデータ２の入れ換えを
行う。また、レジスタｉ、ｊの値を基に、データ２のデ
ータ大きさｊがデータ１の大きさｉより大であるときに
は、上記と同様のレジスタ操作により、データ１とデー
タ２の入れ換えを行う。なお、データ１の方が大である
と、入れ換えは行われない。

【０１８７】次に、データ１の最下位バイト（EA1[15])
と0xf0との論理積により最下位バイトの上位４ビットを
取り出し、４右シフトして最下位４ビットの位置に移動
し、これをレジスタEA1hにセットすると共に、データ１
の最下位バイト（EA1[15])と0x0fとの論理積により最下
位バイトの下位４ビットを取り出し、これをレジスタEA
1lにセットする（Ｓ１８２）。そして、レジスタｊの値
が１より大であるか否かを検出してデータ２に計算すべ
きバイトが残っているか否かを調べる（Ｓ１８３）。こ
こでは、ｊ＝１５よりｙｅｓへ分岐し、データ２の最下
位バイト（EA2[15])と0xf0との論理積により最下位バイ
トの上位４ビットを取り出し、４右シフトして最下位４
ビットの位置に移動し、これをレジスタEA2hにセットす
ると共に、データ１の最下位バイト（EA2[15])と0x0fと
の論理積により最下位バイトの下位４ビットを取り出
し、これをレジスタEA2lにセットする（Ｓ１８４）。ス
テップＳ１８５は、ステップ１８３でｎｏへ分岐した場
合の処理であり、データ２に計算すべきデータがない場
合であるから、レジスタEA2h、レジスタEA2lにそれぞれ
０をセットする。

【０１８８】次に、下位１桁の減算を行い（Ｓ１８
６）、結果にキャリーが生じたか否かをレジスタclが０
より大かを検出することにより調べる（Ｓ１８７）。キ
ャリーがなければ、上位１桁の減算を行い（Ｓ１８
８）、キャリーがあると下位１桁の減算結果に１０を加
えると共に、上位１桁の減算において桁下がりの１を引
いて上位１桁の減算結果を得る（Ｓ１８９）。更に、上
位１桁の減算結果にキャリーが生じたか否かをレジスタ
chが０より大かを検出することにより調べる（Ｓ１９
０）。ここで、キャリーがなければ、レジスタcarry に
０をセットする（Ｓ１９１）、一方、キャリーがあると
上位１桁の減算結果に１０を加える共に、上位１桁の減
算結果に桁下がりがあったことをレジスタcarry に１を
セットして示す（Ｓ１９２）。次に、レジスタchのデー
タを４左シフトし、レジスタclのデータと論理和を作成
することにより上位１桁と下位１桁とを１バイトにし
（Ｓ１９３）、次の１バイトの処理へ移るため、レジス
タｉ、ｊから更に１をそれぞれ引き、レジスタｉの内容
が０より大か否かに応じてステップＳ１８２からの処理
を繰り返すか、ステップＳ１９５の後処理へ進むかを決
定する（Ｓ１９４）。ここで、図８３のデータ１、デー
タ２については、１６バイトゆえに１６回の繰り返し処
理が行われる。これにより、１ワード３２ビットで４ワ
ード分のパック１０進数データの絶対値の減算が行われ
る。

【０１８９】上記の絶対値の演算結果を得て、後処理に
ついで符号処理を行うことにより、加算が実行される。
なお、パック１０進数の減算の場合には、データ１とデ
ータ２の符号が一致のときに絶対値の減算を行い、符号
が不一致のときに絶対値の加算を行う。このように、従
来のＲＩＳＣ計算機による複数ワードのパック１０進数
データの加算または減算は、バイト単位に処理が繰り返
されていたので、最終的な演算結果が得られるまでに処
理回数が多くなるという問題点がある。また、ＲＩＳＣ
計算機では、レジスタ長が３２ビット、６４ビット等で
あり、８ビットずつ処理するのでは、レジスタに空きが
生じ効率が悪く、また、並列処理の場合にも効率が上が
らないという問題点があった。

【０１９０】本発明に係るａｄｄｃ．ｐ命令及びｓｕｂ
ｃ．ｐ命令を実行する演算回路２０−１（２０−３）を
有するＲＩＳＣ計算機により上記問題点が解決される。
つまり、本発明の実施の形態に係るＲＩＳＣ計算機は、
図８２に示されるように、一致不一致検出手段６５、加
算手段６６、減算手段６７を有する。一致不一致検出手
段６５は、複数ワードのパック１０進数からなる第１の
データと複数ワードのパック１０進数からなる第２のデ
ータのそれぞれの符号の一致不一致を検出する。パック
１０進数データの加算を行う場合には、上記検出の結
果、符号が一致していることが検出された場合（実線の
矢印により示される。）に、また、パック１０進数デー
タの減算を行う場合には、上記検出の結果、符号が不一
致であることが検出された場合（破線の矢印により示さ
れる。）に、それぞれ、加算手段６６は、ａｄｄｃ．ｐ
命令を実行する演算回路２０−１（２０−３）を用いて
上記第１のデータと第２のデータとをワード単位に加算
する。このとき、加算の各段階で生じたキャリーを次段
階の加算にて用いて複数ワードのパック１０進数の加算
を行う。つまり、図８２のワード１とワード２との加減
算の場合には、ＬＯＷ１とＬＯＷ２、ＭＩＤＬ１とＭＩ
ＤＬ２、ＭＩＤＨ１とＭＩＤＨ２、ＨＩＧＨ１とＨＩＧ
Ｈ２のそれぞれの１ワード毎のキャリーを含む加算が行
われるだけで、結果を得ることができる。パック１０進
数データの加算を行う場合には、上記検出の結果、符号
が不一致であることが検出された場合（実線の矢印によ
り示される。）に、また、パック１０進数データの減算
を行う場合には、上記検出の結果、符号が一致している
ことが検出された場合（実線の矢印により示される。）
に、それぞれ、減算手段６７は、ｓｕｂｃ．ｐ命令を実
行する演算回路２０−１（２０−３）を用いて上記第１
のデータと第２のデータとをワード単位に減算する。こ
のとき、減算の各段階で生じたキャリーを次段階の減算
にて用いて複数ワードのパック１０進数の減算を行う。
つまり、図８２のワード１とワード２との減算の場合に
は、ＬＯＷ１とＬＯＷ２、ＭＩＤＬ１とＭＩＤＬ２、Ｍ
ＩＤＨ１とＭＩＤＨ２、ＨＩＧＨ１とＨＩＧＨ２のそれ
ぞれの１ワード毎のキャリーを含む減算が行われるだけ
で、結果を得ることができる。上記のパック１０進数の
加減算の結果に対しては、符号処理により適切な符号が
与えられる。

【０１９１】図４１に示されるような演算回路２０（２
０−１、２０−３）を備え、演算回路２０（２０−１、
２０−３）がａｄｄｃ．ｐ命令及びｓｕｂ．ｐ命令を実
行するＲＩＳＣ計算機は、図８４に示されるフローチャ
ートの処理により、図８３に示される４ワードのパック
１０進数データ１、２の減算を行う。すなわち、パック
１０進数データが図８３に示されるように、４ワードか
ら構成され、１ワードが３２ビットであるとする。する
と、１ワード毎に減算処理を行い、これを４回繰り返
す。この処理は、図８５に示されるニーモニック表記と
対応しているので、フローチャートと共に参照して説明
を行う。

【０１９２】まず、前処理において、データ１とデータ
２の符号部を削除しておく（Ｓ２０１）。つまり、図８
３に示されるように、符号部は最下位ワードの下位４ビ
ットにあるから、これを削除（０との置き換え）を行っ
ておく。次に、データ１の符号をレジスタｗ１１にセッ
トし（Ｓ２０２）、データ２の符号をレジスタｗ１２に
セットする（Ｓ２０３）。つまり、図８５に示されるよ
うに、レジスタＬＯＷ１にセットされた最下位ワードと
下位４ビットのみが１の０ｘｆとの論理積を作成してレ
ジスタｗ１１にセットし、レジスタＬＯＷ２にセットさ
れた最下位ワードと下位４ビットのみが１の０ｘｆとの
論理積を作成してレジスタｗ１２にセットする。次のｍ
ｏｖ命令は、図８４では、注にあるように、レジスタca
rry に０をセットすることに対応している。

【０１９３】次に、レジスタｗ１１とレジスタｗ１２と
の内容が一致するかを検出して、データ１とデータ２の
符号が同一ないかを調べる（Ｓ２０４）。ここで、同一
でなければ、判断４のｔｕｒｅへ分岐し加算処理とな
る。つまり、ａｄｄｃ．ｐ命令によりレジスタＬＯＷ
１、ＬＯＷ２にそれぞれセットされた最下位のワードと
レジスタcarry の内容を加えてレジスタＬＯＷ１に結果
を、キャリーをレジスタcarry にセットする（Ｓ２０
５）。更に、ａｄｄｃ．ｐ命令によりレジスタＭＩＤＬ
１、ＭＩＤＬ２にそれぞれセットされた最下位から２番
目のワードとレジスタcarry の内容を加えてレジスタＭ
ＩＤＬ１に結果を、キャリーをレジスタcarryにセット
する（Ｓ２０６）。更に、ａｄｄｃ．ｐ命令によりレジ
スタＭＩＤＨ１、ＭＩＤＨ２にそれぞれセットされた最
下位から３番目のワードとレジスタcarry の内容を加え
てレジスタＭＩＤＨ１に結果を、キャリーをレジスタca
rry にセットする（Ｓ２０７）。次に、ａｄｄｃ．ｐ命
令によりレジスタＨＩＧＨ１、ＨＩＧＨ２にそれぞれセ
ットされた最上位のワードとレジスタcarry の内容を加
えてレジスタＨＩＧＨ１に結果を、キャリーをレジスタ
carry にセットする（Ｓ２０８）。そして、符号処理
（Ｓ２０９）へと進む。

【０１９４】一方、符号が一致すると、判断４のｆａｕ
ｌへ分岐し、減算処理となる。つまり、ｓｕｂｃ．ｐ命
令によりレジスタＬＯＷ１にセットされた最下位のワー
ドからレジスタＬＯＷ２にセットされた最下位のワード
とレジスタcarry の内容を引いてレジスタＬＯＷ１に結
果を、キャリーをレジスタcarry にセットする（Ｓ２１
０）。更に、レジスタＭＩＤＬ１にセットされた最下位
から２番目のワードからレジスタＭＩＤＬ２にセットさ
れた最下位から２番目のワードとレジスタcarry の内容
を引いてレジスタＭＩＤＬ１に結果を、キャリーをレジ
スタcarry にセットする（Ｓ２１１）。更に、レジスタ
ＭＩＤＨ１にセットされた最下位から３番目のワードか
らレジスタＭＩＤＨ２にセットされた最下位から３番目
のワードとレジスタcarry の内容を引いてレジスタＭＩ
ＤＨ１に結果を、キャリーをレジスタcarry にセットす
る（Ｓ２１２）。そして、レジスタＨＩＧＨ１にセット
された最上位のワードからレジスタＨＩＧＨ２にセット
された最上位のワードとレジスタcarry の内容を引いて
レジスタＨＩＧＨ１に結果を、キャリーをレジスタcarr
y にセットする（Ｓ２１３）。そして、符号処理（Ｓ２
０９）へと進む。

【０１９５】以上のようにして、４ワードからなるパッ
ク１０進数データの減算が、図８５の命令列のまま実装
した場合には、１つの演算回路２０−１（または、２０
−３）において、１５ステップ、分岐数１で実行され
る。つまり、１ワード単位で減算が行われる結果、バイ
ト単位で処理を行っていた従来に比べて、遥かに処理ス
テップが少なくなると共に、レジスタに１ワードのデー
タが格納され、効率良く利用処理される。

【０１９６】上記図４１の構成のＲＩＳＣ計算機によ
り、図８５に示される命令コード列の処理を並列実行さ
せる場合の命令コード列を図８６に示す。上記図８５の
例では１つの演算回路（例えば、２０−１）が、ａｄｄ
ｃ．ｐ命令またはｓｕｂｃ．ｐ命令を１サイクルに１命
令実行して４ワード分の４回繰り返すようにしたが、こ
の図８６の例では、ａｄｄｃ．ｐ命令またはｓｕｂｃ．
ｐ命令を１サイクルに複数命令実行する。つまり、演算
回路２０−１でａｄｄｃ．ｐ命令を実行し、並列的に演
算回路２０−３でｓｕｂｃ．ｐ命令を実行している。こ
れにより、図８５の構成では、１５サイクル必要であっ
たのに対し、本実施例では７サイクル、分岐数０で済む
ようになっており、処理の高速化が図られている。

【０１９７】なお、上記図８４〜図８６に示す処理で
は、パック１０進数データの減算を例に挙げたが、同様
にパック１０進数データの加算の処理もａｄｄｃ．ｐ命
令またはｓｕｂｃ．ｐ命令を用いて実行することができ
る。つまり、ステップＳ２０４の分岐（図８５、図８６
も同様）において、ｔｕｒｅとｆａｕｌを反転させるこ
とにより、パック１０進数データの加算処理を実行する
ことができる。

【０１９８】上記演算回路２０−１、２０−２、２０−
３、２０−４を備えたＲＩＳＣ計算機は、パック１０進
数データについて乗算を行うＲＩＳＣ計算機として機能
する。従来のＲＩＳＣ計算機においては、例えば、図８
７の最上位行に示されるような１ワード（４バイト）か
らなるパック１０進数データの乗算を実行する場合に
は、図８７〜図９１に示されるフローチャートのプログ
ラムにより１バイトずつ処理を行っていた。また、上記
図８７〜図９１の処理は、図９２〜図９３に示されるＣ
言語による記述に対応しているので、それぞれに同一符
号を付して説明する。

【０１９９】図９２のブロックＢ１７１内には、各レジ
スタ等の定義が記述されている。そして、ブロックＢ１
７２内では、前処理においてデータ１とデータ２との符
号ビット（最下位の４ビット）の取り出しを行うと共
に、レジスタｉ、ｊにデータ１、データ２の大きさ（長
さ）をセットし、処理の残バイト数を検出可能とし、ま
た、未だキャリーが無いことをレジスタcarry に０をセ
ットして示す。図９２のデータ１、２については大きさ
（長さ）が４バイトであるから、ｉ＝４、ｊ＝４とな
る。

【０２００】次に、ｉ、ｊについて、大小関係及び所与
の桁数内で正常であるかを検出する（Ｓ２１０）。ここ
で、ＮＯとなるとＥＲＲのオーバーフロー処理（Ｓ２３
７）へと進む。正常であれば、レジスタＥＡ１sig 、Ｅ
Ａ２sig にデータ１、２の符号を保存する（Ｓ２１
１）。更に、データ１、２の符号を削除して（Ｓ２１
２）、データ１のバイト数ｉの範囲内でｋを変化させｂ
ｕｆ［ｋ］＝０を生成する（Ｓ２１３）。次に、ｉに対
応するデータ１の１バイトの上位桁をＥＡ１Ｈにセット
し、下位桁をＥＡ１Ｌにセットする（Ｓ２１４）。そし
て、ｊが０より大であるか否かに基づいてデータ２に計
算するデータがあるかを検出する（Ｓ２１５）。計算す
べきデータがあれば、ｊに対応するデータ２の１バイト
の上位桁をＥＡ２Ｈにセットし、下位桁をＥＡ２Ｌにセ
ットする（Ｓ２１６）。また、計算すべきデータがなけ
れば、ＥＡ２Ｈ、ＥＡ２Ｌに０をセットする（Ｓ２１
７）。

【０２０１】次に、ｂｕｆ［ｋ］にセットされている中
間結果の上位桁をｂｕｆＨへセットすると共に、下位桁
をｂｕｆＬへセットする（Ｓ２１８）。当初は、このｂ
ｕｆ［ｋ］の値は０である。次に、レジスタcarry を調
べて、その値を１０で割った商である桁上がり分のキャ
リーを上記ｂｕｆＨに加え、１０で割った剰余を上記ｂ
ｕｆＬへ加えて、下位桁からのキャリーを中間結果に反
映させる（Ｓ２１９）。そして、データ１の下位桁とデ
ータ２の下位桁の掛け算にｂｕｆＬのデータを加えて、
ｘＬにセットする（Ｓ２２０）。この下位桁の乗算結果
であるｘＬが１０を越えていないか否か検出して、下位
桁の乗算にキャリーが生じたか否かを検出する（Ｓ２２
１）。ここで、キャリーがなければ、ｘＬにセットされ
ている結果をレジスタｙＬへ移し、データ１の下位桁と
データ２の上位桁との掛け算を行い、データ１の上位桁
とデータ２の下位桁との掛け算を行い、これら２つの掛
け算結果にｂｕｆＨにセットされているキャリーを加え
てｘＨにセットする（Ｓ２２２）。一方、キャリーが生
じていると、ｘＬにセットされている結果を１０で割っ
た剰余をレジスタｙＬへセットし、データ１の下位桁と
データ２の上位桁との掛け算を行い、データ１の上位桁
とデータ２の下位桁との掛け算を行い、これら２つの掛
け算結果にｂｕｆＨにセットされているキャリー並びに
ｘＬの内容を１０で割った商を加えてｘＨにセットする
（Ｓ２２３）。

【０２０２】次に、上記ｘＨの値が１０を越えていない
か否かに基づき、上記で行った２桁目と１桁目の乗算結
果にキャリーが発生したのかを検出する（Ｓ２２４）。
そして、キャリーが発生していなければ、ｘＨにセット
されている結果をｙＨに移し、データ１のとデータ２の
上位桁同志を掛けて結果をcarry にセットする（Ｓ２２
５）。一方、キャリーが生じていると、ｘＨにセットさ
れている結果を１０で割った剰余をレジスタｙＨへセッ
トし、データ１のとデータ２の上位桁同志を掛けて、こ
の結果にｘＨにセットされている結果を１０で割った商
を加えてcarryにセットする（Ｓ２２６）。次に、ｙＨ
の結果とｙＬの結果とを１バイトに並べてｂｕｆ［ｋ］
にセットして中間結果を得る（Ｓ２２７）。

【０２０３】次に、ｋをディクリメントしたときｋが０
よりも小となり、かつ、carry があるか、つまり、中間
結果をセットする対象のｂｕｆ［ｋ］が無いにも拘らず
最上位の桁上げがcarry に格納されていることによるオ
ーバーフローを検出し（Ｓ２２８）、Ｙとなると、ＥＲ
Ｒへ分岐しオーバーフロー処理が行われる（Ｓ２３
７）。上記ステップＳ２２８においてＮへ分岐すると、
ｊをディクリメントしたとき０以上、または、carry が
あるか、つまり、データ２に計算すべきデータが残され
ているとき、または、データ２に計算すべきデータが残
されていないが、最上位の桁上げがcarry に格納されて
いることによるオーバーフローを検出し（Ｓ２２９）、
ＹとなるとステップＳ２１５へ戻って処理を継続し、Ｎ
となると、ｊにデータ２の長さをセットし、ｉをディク
リメントしてｋへセットし、データ１の次の１バイトと
データ２の乗算の準備を行い（Ｓ２３０）、上記ｉが０
以上かを検出してデータ１に計算すべきバイトが残って
いるかを検出して（Ｓ２３１）、ＹとなるとステップＳ
２１４へ戻って処理を継続し、Ｎとなると最上位の桁上
げがcarry に格納されていることによるオーバーフロー
を検出し（Ｓ２３２）、ＹとなるとＥＲＲへ分岐しオー
バーフロー処理が行われる（Ｓ２３７）。また、Ｎとな
ると、各ｂｕｆ［ｋ］（ｋ＜ｉ）にセットされた結果を
順次ＥＡ１に戻して最終結果を得る（Ｓ２３３）。

【０２０４】次に、データ１とデータ２の符号は同一か
どうかを調べ（Ｓ２３４）、同一であれば、０ｃ（１１
００）をＥＡ１の最下位桁に符号としてセットし（Ｓ２
３５）、同一でなければ、０ｄ（１１０１）をＥＡ１の
最下位桁に符号としてセットする（Ｓ２３６）。

【０２０５】上記のように従来のＲＩＳＣ計算機による
パック１０進数データの乗算は、バイト単位に処理を行
い桁上がりを上位に順送りし、これを繰り返していたの
で、演算結果が得られるまでに処理回数が多くなるとい
う問題点があった。また、ＲＩＳＣ計算機では、レジス
タ長が３２ビット、６４ビット等であり、８ビットずつ
処理するのでは、レジスタに空きが生じ効率が悪く、ま
た、並列処理の場合にも効率が上がらないという問題点
があった。

【０２０６】上記に対し、本発明の実施の形態に係るＲ
ＩＳＣ計算機は、第１の１ワードデータの最下位４ビッ
トから４ビット間隔をおいて、パック１０進数を取り出
し、この複数のパック１０進数データと第２の１ワード
データの最下位４ビットのパック１０進数データとを掛
け合わせて、２桁のパック１０進数データを上記第１の
１ワードデータに存在するパック１０進数データと同個
数得て、ディスティネーションオペランドに出力する乗
算手段を備える演算回路を具備する。

【０２０７】別言すれば、上記演算回路２０−１、２０
−２、２０−３、２０−４は、上記乗算手段を用いて、
第１の１ワードデータの最下位４ビットから４ビット間
隔をおいて、パック１０進数を取り出し、この複数のパ
ック１０進数データと第２の１ワードデータの最下位４
ビットのパック１０進数データとを掛け合わせて、２桁
のパック１０進数データを上記第１の１ワードデータに
存在するパック１０進数データと同個数得て、ディステ
ィネーションオペランドに出力するｍｕｌ．ｐ命令を実
行する。

【０２０８】ｍｕｌ．ｐ命令は、図９４の１３５に示さ
れるように、乗算する対象が格納されている２つのレジ
スタ（％ｒｓ１）、（％ｒｓ２）と、結果を書き込むデ
ィスティネーションレジスタ（％ｒｄ１）とを指定して
記述される。この例では、１ワードは３２ビットである
から、レジスタｒｓ１のビット０〜３、ビット８〜１
１、ビット１６〜１９、ビット２４〜２７は無視して、
４ビット間隔をおいてレジスタｒｓ１のビット４〜７、
ビット１２〜１５、ビット２０〜２３、ビット２８〜３
１に配置された４つの１０進数データを被乗数とし、レ
ジスタｒｓ２のビット０〜２７を無視して、最下位のビ
ット２８〜３１に配置された１桁の１０進数データを乗
数として上記被乗数に掛ける。掛け算の結果は、レジス
タｒｄ１に１バイト単位で図９４に示すようにセットす
る。

【０２０９】上記ｍｕｌ．ｐ命令に対応して、演算回路
２０−１〜２０−４には、図９５に示されるような乗算
手段が備えられている。つまり、レジスタｒｓ１のビッ
ト４〜７、ビット１２〜１５、ビット２０〜２３、ビッ
ト２８〜３１に配置された４つの１０進数データ以外を
マスクするマスク回路７１、レジスタｒｓ２のビット０
〜２７をマスクするマスク回路７２、マスク回路７１か
ら出力されるレジスタｒｓ１のビット４〜７の１０進数
データとマスク回路７２から出力されるレジスタｒｓ２
のビット２８〜３１の１０進数データとの掛け算を行う
パック１０進数乗算器７３−１、レジスタｒｓ１のビッ
ト１２〜１５の１０進数データとマスク回路７２から出
力されるレジスタｒｓ２のビット２８〜３１の１０進数
データとの掛け算を行うパック１０進数乗算器７３−
２、レジスタｒｓ１のビット２０〜２３の１０進数デー
タとマスク回路７２から出力されるレジスタｒｓ２のビ
ット２８〜３１の１０進数データとの掛け算を行うパッ
ク１０進数乗算器７３−３、レジスタｒｓ１のビット２
８〜３１の１０進数データとマスク回路７２から出力さ
れるレジスタｒｓ２のビット２８〜３１の１０進数デー
タとの掛け算を行うパック１０進数乗算器７３−４を備
える。各パック１０進数乗算器７３−１〜４は、２つの
入力の掛け算を行い、図９４のレジスタｒｄ１に示され
る８ビット単位のパック１０進数データを出力する。但
し、各パック１０進数乗算器７３−１〜４の入力端子へ
入力されるデータがパック１０進数の不正データ（１６
進のＡ〜Ｆ）であっても乗算を行うので、係る場合の演
算結果は保証されず、不正データが出力されることがあ
り得る。

【０２１０】そして、本発明に係るｍｕｌ．ｐ命令を実
行する演算回路２０−１〜２０−４、ｓｈｘ命令、ｉｓ
ｈｘ命令、ｓｌｌ．ｌ命令、ａｄｄ．ｃ命令を実行する
演算回路２０−１（２０−３）を有する本発明の実施の
形態に係るＲＩＳＣ計算機により上記従来のＲＩＳＣ計
算機でパック１０進数の乗算を行う場合の問題点を解決
する。つまり、本発明の実施の形態に係るＲＩＳＣ計算
機は、図９６に示されるように、前処理手段８１、乗算
手段８２、桁分離手段８３、桁補正手段８４、加算手段
８５を具備する。前処理手段８１は、１ワードのパック
１０進数からなる被乗数データと、パック１０進数の０
が１ワード集合されてなるデータとをｓｈｘ命令を実行
する演算回路２０−１（２０−３）を用いて完全シャッ
フル処理する。乗算手段８２は、前処理手段８１により
完全シャッフル処理された結果の２桁毎に対し、ｍｕ
ｌ．ｐ命令を実行する演算回路２０−２（２０−４）を
用いて乗数を構成する１桁のパック１０進数データを掛
け合わせて２桁単位の結果を得る。桁分離手段８３は、
上記乗算手段８２により得られた結果に対しｉｓｈｘ命
令を実行する演算回路２０−１（２０−３）を用いて逆
完全シャッフル処理して上位桁と下位桁に分離する。桁
補正手段８４は、上記桁分離手段８３により分離された
上位桁の結果にｓｌｌ．ｌ命令を実行する演算回路２０
−１（２０−３）を用いて４ビットの左シフトを生じさ
せて、桁上がりによる桁位置との一致を図る。加算手段
８５は、桁位置補正手段８４により補正された結果と、
上記桁分離手段８４により分離された下位桁の結果とを
ａｄｄｃ．ｐ命令を実行する演算回路２０−１（２０−
３）を用いて加算すると共に、加算の結果生じたキャリ
ーを上記桁位置補正手段８４により上位ワードへシフト
された数値に加算して、パック１０進数データの乗算結
果を得る。

【０２１１】つまり、上記各手段による処理によって、
図９６の最上位に記載の１ワードの被乗数「８９５６７
８９０」に対し、１ワードの乗数「０００００００７」
を掛ける演算を行うと、同図９６の最下位に記載の２ワ
ード分の結果「０００００００６」、「２６９７５２３
０」を、つまり、連続数字では、「６２６９７５２３
０」を得ることができる。

【０２１２】上記本発明の実施の形態に係るＲＩＳＣ計
算機によりパック１０進数の乗算を実行する場合の処理
を図９７から図１０４を参照して順を追って説明する。
図９７には、図９６の最上位に記載の１ワードの被乗数
「８９５６７８９０」がレジスタｒ１に記憶され、１ワ
ードの乗数「０００００００７」がレジスタｒ２に記憶
され、これらの乗算（％ｒ１×％ｒ２）を行うことが示
されている。この場合、レジスタｒ１、ｒ２に記憶され
るパック１０進数データは、前処理において符号が除去
されている。

【０２１３】前処理手段８１は、図９８に示されるｓｈ
ｘ命令を実行する。つまり、演算回路２０−１（２０−
３）により、１ワードの０のパック１０進数データ（％
zero）と上記レジスタｒ１の１ワードの被乗数「８９５
６７８９０」との完全シャッフル処理を行う。この場
合、第３オペランドには％zeroがセットされている結
果、対交換は行われない。そして、完全シャッフル処理
の結果は、図９８に示すように、レジスタｗ１、ｗ２に
記憶される。

【０２１４】次に、乗算手段８２は、図９９に示される
ｍｕｌ．ｐ命令を実行する。例えば、演算回路２０−２
（２０−４）により、上記完全シャッフル処理されレジ
スタｗ１にセットされたパック１０進数データ「０８０
９０５０６」と、レジスタｒ２の乗数「０００００００
７」との間でｍｕｌ．ｐ命令による処理を行う。具体的
には、「０８０９０５０６」の内の「８」、「９」、
「５」、「６」と乗数「７」との乗算を行い、結果であ
る「５６」、「６３」、「３５」、「４２」を並べてレ
ジスタｗ１にセットする。従って、レジスタｗ１の偶数
桁はキャリーとなっている。

【０２１５】更に、乗算手段８２は、図１００に示され
るｍｕｌ．ｐ命令を実行する。例えば、演算回路２０−
２（２０−４）により、上記完全シャッフル処理されレ
ジスタｗ２にセットされたパック１０進数データ「０７
０８０９００」と、レジスタｒ２の乗数「００００００
０７」との間でｍｕｌ．ｐ命令による処理を行う。具体
的には、「０７０８０９００」の内の「７」、「８」、
「９」、「０」と乗数「７」との乗算を行い、結果であ
る「４９」、「５６」、「６３」、「００」を並べてレ
ジスタｗ２にセットする。従って、レジスタｗ２の偶数
桁はキャリーとなっている。

【０２１６】次に、桁分離手段８３は、図１０１に示さ
れるｉｓｈｘ命令を実行する。つまり、演算回路２０−
１（２０−３）により、レジスタｗ１にセットされた１
ワードのパック１０進数データ「５６６３３５４２」と
レジスタｗ２にセットされた１ワードのパック１０進数
データ「４９５６６３００」との完全逆シャッフル処理
を行う。この場合、第３オペランドには％zeroがセット
されている結果、対交換は行われない。そして、完全シ
ャッフル処理の結果は、図１０１に示すように、レジス
タｗ１、ｗ２に記憶される。この結果、レジスタｗ１に
は掛け算の結果の２桁の内の桁上がり分（２桁目）のデ
ータが記憶され、レジスタｗ２には掛け算の結果の２桁
の内の１桁目のデータが記憶され、桁分離が行われる。

【０２１７】次に、桁補正手段８４は、図１０２に示さ
れるｓｌｌ．ｌ命令を実行する。つまり、演算回路２０
−１（２０−３）により、％zero及びレジスタｗ２にセ
ットされた倍語のデータを第３オペランドの４ビット分
左シフトする。この結果、レジスタｗ３の最下位には、
掛け算の２桁目が１ワード分セットされたレジスタｗ１
の最上位の「５」がシフトされて現れ、レジスタｗ３の
データは「０００００００５」となる。また、レジスタ
ｗ１には桁上がりに係る７個分のデータが１桁ずつ左シ
フトされて記憶され、レジスタｗ１のデータは「６３４
４５６００」となる。この結果、レジスタｗ３、ｗ１に
は、桁上がりの結果に応じた桁へのデータの配置転換、
つまり、桁補正がなされる。

【０２１８】次に、加算手段８５は、図１０３に示され
るａｄｄｃ．ｐ命令を実行する。つまり、演算回路２０
−１（２０−３）により、レジスタｗ１にセットされて
いる桁補正された結果の下位１ワードのデータと、レジ
スタｗ２にセットされている掛け算結果の１桁目の１ワ
ードのデータとが加算されて、結果がレジスタｗ２にセ
ットされ、キャリーがレジスタｗ４の１桁目にセットさ
れる。斯して、レジスタｗ２のデータは、図９７のデー
タの掛け算結果の内、下位１ワードのデータでとなり、
レジスタｗ４のデータは順次送りの桁上がりの数値とな
る。

【０２１９】次に、加算手段８５は、図１０４に示され
るａｄｄｃ．ｐ命令を実行する。つまり、演算回路２０
−１（２０−３）により、レジスタｗ３にセットされて
いる桁補正された結果の上位１ワードのデータと、レジ
スタｗ４に記憶された順次送りの桁上がりの数値のデー
タとが加算されて、結果がレジスタｗ３にセットされ
る。レジスタｗ４にはこのときのキャリーである０がセ
ットされる。以上により、レジスタｗ３とレジスタｗ２
とのデータを並べた倍語のデータが、図９７の２つのデ
ータの乗算結果となる。

【０２２０】前述の図４１の構成のＲＩＳＣ計算機によ
り、図９７〜図１０４に示される処理をＶＬＩＷ方式に
より並列実行させる場合の命令コード列を図１０５に示
す。この例では、１つの演算回路（例えば、２０−１）
が、ｓｈｘ命令、ｉｓｈｘ命令、ｓｌｌ．ｌ命令、ａｄ
ｄｃ．ｐ命令を実行し、また、他の１つの演算回路（例
えば、２０−３）がｍｕｌ．ｐ命令を実行し、８桁×１
桁のパック１０進数演算結果を７ステップで得ることが
できる。従来例との対比では、従来が２桁×２桁の乗算
に１３ステップ必要であったので、上記の本発明の処理
が遥かに高速であることが判る。そして、キャリーの伝
播手法は、本発明では８桁分のキャリーを一度に求める
ことができ、従来の１桁毎に計算して順次に加える手法
より高速化を図ることができる。

【０２２１】図１０６には、上記のパック１０進数デー
タの乗算を行うＲＩＳＣ計算機が、３２桁までのパック
１０進数データを被乗数とする場合の処理のフローチャ
ートが示されている。この処理を説明すると、被乗数と
乗数とをレジスタへロードし（Ｓ２４１）、書くフラグ
類等の初期化を行う（Ｓ２４２）。次に、符号の決定及
び除去を行い（Ｓ２４３）、被乗数と乗数との有効桁数
を求める（Ｓ２４４）。以上の処理は、本発明と従来例
とも変わらず、図９２においては、Ｂ１７１〜Ｓ２１２
までに相当している。

【０２２２】そして、実際の乗算に入り、乗数の下位桁
から有効桁数までの各桁のパック１０進数データの繰り
返であるか確認する（Ｓ２４５）。つまり、被乗数の最
下位８桁（本実施の形態では１ワード）と上記乗数の下
位桁のパック１０進数データを上述の図９７から図１０
４までの処理により乗算して、被乗数が８桁以下のとき
には、ステップＳ２５０へ進み乗数の次の桁を準備し、
ステップＳ２４５へ進んで有効桁数までの各桁のパック
１０進数データを繰り返しを確認して、乗数の全ての桁
について乗算を終了すると、乗算結果をメモリへストア
する（Ｓ２５１）。また、被乗数が９桁以上１６桁以下
の場合には、ステップＳ２４７へ進み、被乗数の次の８
桁について上記と同様に乗算を行う。また、被乗数が１
７桁以上２４桁以下の場合には、ステップＳ２４８へ進
み、被乗数の次の８桁について上記と同様に乗算を行
う。更に、被乗数が２５桁以上３２桁以下の場合には、
ステップＳ２４９へ進み、被乗数の次の８桁について上
記と同様に乗算を行う。そして、最終結果はメモリへス
トアする（Ｓ２５１）。このように、図９７〜図１０４
に示した処理、つまり、乗数８桁と被乗数１桁の乗算を
繰り返し、これらの結果を並べて最終結果を得ることに
より、１桁（１バイト）毎に乗算を行っていた場合に比
べて高速な乗算を実行することができる。

【０２２３】

【発明の効果】以上説明したように本発明の請求項１に
記載のＲＩＳＣ計算機によれば、１ワードデータ中の最
上位ビットから最下位ビット方向に検索した場合に、最
初にセットされているビットが、最下位ビットから数え
て何ビット目であるかを検出でき、有効ビット長の検出
等に適用可能であり、係る処理を１命令で高速に実行で
きる効果がある。

【０２２４】以上説明したように本発明の請求項２に記
載のＲＩＳＣ計算機によれば、複数ブロック中にセット
されたビットがあるか否かに基づいて、所定ブロックが
選択され、この選択結果から１ワードデータ中の最上位
ビットから最下位ビット方向に検索した場合に、最初に
セットされているビットが、最下位ビットから数えて何
ビット目であるかが検出され、有効ビット長の検出等の
高速化を図ることができる効果がある。

【０２２５】以上説明したように本発明の請求項３に記
載のＲＩＳＣ計算機によれば、複数ブロック中にセット
されたビットがあるか否かの検出結果および、各ブロッ
クの上位３ビットの夫々がセットされているか否かの関
係の検出結果により、１ワードデータ中の最上位ビット
から最下位ビット方向に検索した場合に、最初にセット
されているビットが、最下位ビットから数えて何ビット
目であるかが検出され有効ビット長の検出等の高速化を
図ることができる効果がある。

【０２２６】以上説明したように本発明の請求項４に記
載のＲＩＳＣ計算機によれば、ｆｓｂｉｔ命令を実行し
て、複数ワードからなるデータの有効ビット長データの
計算を行うことができ、セットされているビット位置の
検出を条件判定と分岐命令で行う必要がないので、高速
な処理が可能である。

【０２２７】以上説明したように本発明の請求項５に記
載のＲＩＳＣ計算機によれば、演算回路を複数有し、各
命令を並列実行するＶＬＩＷ方式を採用するので、位置
検出が、ｆｓｂｉｔ命令によりなされ、条件判定と分岐
命令とが使用されない上に、並列処理がなされ、高速化
が図られる。

【０２２８】以上説明したように、本発明の請求項６に
記載のＲＩＳＣ計算機によれば、１ワードのデータを４
ビットに分割して各４ビット毎の大小比較をする演算が
１命令により実行されるので、４ビットのデータを大小
比較を複数同時に実行可能であり、処理の高速化を図る
ことができる。

【０２２９】以上説明したように、本発明の請求項７に
記載のＲＩＳＣ計算機によれば、１ワードのデータを４
ビットに分割して各４ビット毎に等しいか否か比較する
演算が１命令により実行されるので、４ビットのデータ
の一致検出を複数同時に実行可能であり、処理の高速化
を図ることができる。

【０２３０】以上説明したように本発明の請求項８に記
載のＲＩＳＣ計算機によれば、条件判定及び分岐命令を
使用することなく、ｆｓｂｉｔ命令及びｃｍｐｌｔ．ｐ
命令によりパック１０進数の有効桁数を得るので、パッ
ク１０進数の有効桁数を効率的に計算することができ
る。

【０２３１】以上説明したように本発明の請求項９に記
載のＲＩＳＣ計算機によれば、条件判定及び分岐命令を
使用することなく、ｆｓｂｉｔ命令及びｃｍｐｌｔ．ｐ
命令によりパック１０進数の有効桁数を得ると共に各命
令を並列実行するＶＬＩＷ方式を採用しているので、並
列性が向上し、高速化が図られる。

【０２３２】以上説明したように本発明の請求項１０に
記載のＲＩＳＣ計算機によれば、ｃｍｐｌｔ．ｐ命令を
１サイクルに複数命令実行するので、並列性の向上によ
り処理サイクル数を減少させて高速処理を可能となる効
果がある。

【０２３３】以上説明したように、本発明の請求項１１
に記載のＲＩＳＣ計算機によれば、１ワードのデータを
１バイトに分割して各１バイト毎の大小比較をする演算
が１命令により実行され、１バイトのデータの大小比較
を複数同時に実行可能であることから、処理な高速に行
われる効果がある。

【０２３４】以上説明したように、本発明の請求項１２
に記載のＲＩＳＣ計算機によれば、１ワードのデータを
１バイトに分割して各１バイト毎に等しいか否か比較す
る演算が１命令により実行され、１バイトのデータの一
致検出を複数同時に実行可能であることから、処理な高
速に行われる効果がある。

【０２３５】以上説明したように本発明の請求項１３に
記載のＲＩＳＣ計算機によれば、条件判定及び分岐命令
を使用することなく、ｆｓｂｉｔ命令及びｃｍｐｌｔ．
ｂ命令によりデータの有効バイト長を得るので、複数ワ
ードのデータの有効バイト長を効率的に計算することが
できる。

【０２３６】以上説明したように本発明の請求項１４に
記載のＲＩＳＣ計算機によれば、条件判定及び分岐命令
を使用することなく、ｆｓｂｉｔ命令及びｃｍｐｌｔ．
ｂ命令を用いることによりデータの有効バイト長を得る
ことができ、ＶＬＩＷ方式により並列性が向上し、高速
化が図られる効果がある。

【０２３７】以上説明したように本発明の請求項１５に
記載のＲＩＳＣ計算機によれば、ｃｍｐｌｔ．ｂ命令が
１サイクルに複数命令実行され、並列性の向上により処
理サイクル数が減少し高速処理がなされる効果がある。

【０２３８】以上説明したように請求項１６に記載の本
発明に係るＲＩＳＣ計算機によれば、条件判定及び分岐
命令を使用することなく、ゾーン１０進数からなる複数
ワードのデータのオーバーフローを効率的に計算するこ
とができる。

【０２３９】以上説明したように請求項１７に記載の本
発明に係るＲＩＳＣ計算機によれば、条件判定及び分岐
命令を使用することなく、ｆｓｂｉｔ命令及びｃｍｐｅ
ｑ．ｂ命令により演算結果において使用されているバイ
ト長を得てオーバーフローを検出するようにしているの
で、並列性の向上、高速化を図ることができる。

【０２４０】以上説明したように請求項１８に記載の本
発明に係るＲＩＳＣ計算機によれば、ｃｍｐｅｑ．ｂ命
令が１サイクルに複数命令実行されるので、並列性の向
上により処理サイクル数を減少させて高速処理が可能と
なる効果がある。

【０２４１】以上説明したように本発明の請求項１９に
記載のＲＩＳＣ計算機によれば、一時に３つのソースオ
ペランドを与えることができ、第３ソースオペランドの
待ち合わせの必要がなく、また、一時に２つのディステ
ィネーションオペランドのライトバックが可能であり、
第２ディスティネーションオペランドのライトバック待
ちが不要となる効果がある。

【０２４２】以上説明したように本発明の請求項２０に
記載のＲＩＳＣ計算機によれば、３オペランド型命令の
みにより構成される命令列に対しても、また、５オペラ
ンド型命令を含む命令列に対しても、処理を行うことが
可能である。

【０２４３】以上説明したように本発明の請求項２１に
記載のＲＩＳＣ計算機によれば、第０、第１命令フィー
ルド、第２、第３命令フィールドに亘って、それぞれ２
ワード長の５オペランド型のＲＩＳＣ命令を配置して実
行させることができるようになる。

【０２４４】以上説明したように本発明の請求項２２に
記載のＲＩＳＣ計算機によれば、デコ−ダがスイッチ切
り換えによりソースオペランド及びディスティネーショ
ンオペランドを選択するので、ＲＩＳＣ命令に拡張用コ
ードがセットされている場合に対応して、５オペランド
型命令を実行する形態となって処理が行われ、必要なと
きに５オペランド型命令が実行される。

【０２４５】以上説明したように請求項２３に記載の本
発明に係るＲＩＳＣ計算器によれば、２つの１ワードに
存在する４ビット単位のデータを各ワードにまたがって
交換して配置を制御して並べ換え、所望の２ワードに変
換することが可能となる。

【０２４６】以上説明したように請求項２４に記載の本
発明に係るＲＩＳＣ計算器によれば、２つの１ワードに
存在する４ビット単位のデータを４ビットの１ブロック
おきに組み合わせて交換して配置を制御して並べ換え、
所望の２ワードに変換することが可能となる。

【０２４７】以上説明したように本発明の請求項２５に
記載のＲＩＳＣ計算機によれば、ＲＩＳＣ計算機の１ワ
ード単位に処理を行うようにしているので、パック１０
進数の不正データの除去を効率良く行うことができる。

【０２４８】以上説明したように本発明の請求項２６に
記載のＲＩＳＣ計算機によれば、複数ワードのパック１
０進数に対しては、そのワード数に対応した繰り返し処
理によりパック１０進数の不正データの除去を行うこと
ができ、４ビット単位にエラーチェックを行っていた従
来に比べて高速化が図られる効果がある。

【０２４９】以上説明したように本発明の請求項２７に
記載のＲＩＳＣ計算機によれば、ｃｍｐｌｔ．ｐ命令が
１サイクルに複数命令実行されるので、並列性の向上に
より処理サイクル数が減少して高速処理がなされること
になる。

【０２５０】以上説明したように本発明の請求項２８に
記載のＲＩＳＣ計算機によれば、２つのジェネラルレジ
スタで指定された倍語データを、シフトさせて倍語で２
つのディスティネーションオペランドに出力するので、
１命令で倍語単位の左論理シフトを行うことができる。

【０２５１】以上説明したように本発明の請求項２９に
記載のＲＩＳＣ計算機によれば、２つのジェネラルレジ
スタで指定された倍語データを、シフトさせて倍語で２
つのディスティネーションオペランドに出力するので、
１命令で倍語単位の右論理シフトを行うことができる。

【０２５２】以上説明したように本発明の請求項３０に
記載のＲＩＳＣ計算機によれば、２つのジェネラルレジ
スタで指定された倍語データを、右に算術シフトして倍
語で２つのディスティネーションオペランドに出力する
ので、１命令で倍語単位の右算術シフトを行うことがで
きる。

【０２５３】以上説明したように本発明の請求項３１に
記載のＲＩＳＣ計算機によれば、メモリ内のパック１０
進数データをレジスタに転送する場合に、メモリ内から
ワード単位に読み出してレジスタに適切にセットでき、
処理の効率化を図ることができる。

【０２５４】以上説明したように本発明の請求項３２に
記載のＲＩＳＣ計算機によれば、１ワード単位の読み出
しとシフト、更に１ワード単位の読み出しとシフトとい
う繰り返しで、メモリ内のパック１０進数データをレジ
スタに適切に転送してセット可能であり、バイト単位で
転送を行う従来に比べて高速、高効率で転送できる効果
がある。

【０２５５】以上説明したように本発明の請求項３３に
記載のＲＩＳＣ計算機によれば、各命令が並列実行され
るので、更に処理の高速化を図ることができるという効
果がある。

【０２５６】以上説明したように本発明の請求項３４に
記載のＲＩＳＣ計算機によれば、２つのジェネラルレジ
スタで指定された固定小数点１ワードデータを、第３の
ジェネラルレジスタで指定されたキャリーと共に加算
し、加算結果を第１のディスティネーションレジスタに
格納し、加算結果のキャリーを第２のディスティネーシ
ョンレジスタに格納するようにしたので、固定小数点１
ワードデータのキャリー付加算を行うことができる。

【０２５７】以上説明したように本発明の請求項３５に
記載のＲＩＳＣ計算機によれば、第１のジェネラルレジ
スタで指定された固定小数点１ワードデータから第２の
ジェネラルレジスタで指定された固定小数点１ワードデ
ータを減算すると共に、第３のジェネラルレジスタで指
定されたキャリーの反転値を減算し、減算結果を第１の
ディスティネーションレジスタに格納し、減算結果のキ
ャリーの反転値を第２のディスティネーションレジスタ
に格納するようにしたので、固定小数点１ワードデータ
のキャリー付減算を行うことができる。

【０２５８】以上説明したように本発明の請求項３６に
記載のＲＩＳＣ計算機によれば、２つのジェネラルレジ
スタで指定されたパック１０進数１ワードデータを、第
３のジェネラルレジスタで指定されたキャリーと共に加
算し、加算結果を第１のディスティネーションレジスタ
に格納し、加算結果のキャリーを第２のディスティネー
ションレジスタに格納するようにしたので、パック１０
進数１ワードデータのキャリー付加算を行うことができ
る。

【０２５９】以上説明したように本発明の請求項３７に
記載のＲＩＳＣ計算機によれば、第１のジェネラルレジ
スタで指定されたパック１０進数１ワードデータから第
２のジェネラルレジスタで指定されたパック１０進数１
ワードデータを減算すると共に、第３のジェネラルレジ
スタで指定されたキャリーの反転値を減算し、減算結果
が負数の場合には１０の補数として、減算結果を第１の
ディスティネーションレジスタに格納し、減算結果のキ
ャリーの反転値を第２のディスティネーションレジスタ
に格納するので、パック１０進数１ワードデータのキャ
リー付減算を行うことができる。

【０２６０】以上説明したように本発明の請求項３８に
記載のＲＩＳＣ計算機によれば、複数ワードのパック１
０進数データの加算が１ワード単位に実行され、複数ワ
ードのパック１０進数データの加算が高速処理されると
いう効果がある。

【０２６１】以上説明したように本発明の請求項３９に
記載のＲＩＳＣ計算機によれば、複数ワードのパック１
０進数データの減算が１ワード単位に実行され、複数ワ
ードのパック１０進数データの減算が高速処理されると
いう効果がある。

【０２６２】以上説明したように、本発明の請求項４０
に記載のＲＩＳＣ計算機によれば、パック１０進数を１
桁おきに並べて被乗数を構成し、これに１桁のパック１
０進数データを掛けて、２桁単位のパック１０進数によ
る乗算結果を得ることが可能であり、パック１０進数デ
ータの１桁×１桁の乗算を、複数同時に実行可能であ
り、係る乗算の高速化を図ることが可能である。

【０２６３】以上説明したように、本発明の請求項４１
に記載のＲＩＳＣ計算機によれば、桁上がり対応の処理
を順次行うことなく、１ワードのパック１０進数からな
る被乗数データと１桁のパック１０進数からなる乗数デ
ータとの乗算を行い、結果を得ることができ、処理の高
速化を図ることができる。

【０２６４】以上説明したように、本発明の請求項４２
に記載のＲＩＳＣ計算機によれば、複数ワードのパック
１０進数の被乗数と複数ワードのパック１０進数の乗数
との乗算演算を請求項４１の手法を用いて行うことが可
能であり、複数桁同志の乗算を高速処理することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＲＩＳＣ計算機の要
部ブロック図。

【図２】本発明の実施の形態に係るＲＩＳＣ計算機によ
るｆｓｂｉｔ命令の実行処理を説明するための図。

【図３】本発明の実施の形態に係るＲＩＳＣ計算機のｆ
ｓｂｉｔ命令を実現するために、演算回路に搭載される
要部構成図。

【図４】本発明の実施の形態に係るＲＩＳＣ計算機のｆ
ｓｂｉｔ命令を実現するために、演算回路に搭載される
要部構成の他の例を示す図。

【図５】有効ビット長の計算処理に用いられる４ワード
長データの例を示す図。

【図６】従来のＲＩＳＣ計算機における４ワード長デー
タの有効ビット長の計算処理を示すフローチャート。

【図７】図６のフローチャートに対応するニーモニック
表記のプログラムを示す図。

【図８】有効ビット長の計算処理を行う本発明の実施の
形態に係るＲＩＳＣ計算機のブロック図。

【図９】本発明の実施の形態に係るＲＩＳＣ計算機によ
る有効ビット長の計算処理を示すフローチャート。

【図１０】図９のフローチャートに対応するニーモニッ
ク表記のプログラムを示す図。

【図１１】ＶＬＩＷ方式を採用した本発明の実施の形態
に係るＲＩＳＣ計算機の要部構成図。

【図１２】図１０に示される命令コード列の処理を並列
実行させる場合の、ニーモニック表記のプログラムを示
す図。

【図１３】本発明の実施の形態に係るＲＩＳＣ計算機で
実行されるｃｍｐｌｔ．ｐ命令の処理を説明するための
図。

【図１４】本発明の実施の形態に係るＲＩＳＣ計算機で
実行されるｃｍｐｅｑ．ｐ命令の処理を説明するための
図。

【図１５】４ワードからなるパック１０進数の例を示す
図。

【図１６】パック１０進数の有効桁数の計算を行う本実
施の形態に係るＲＩＳＣ計算機のブロック図。

【図１７】従来のパック１０進数の有効桁数の計算処理
を示すフローチャート。

【図１８】図１７のフローチャートに対応するニーモニ
ック表記を示す図。

【図１９】本発明の実施の形態に係るＲＩＳＣ計算機に
よるパック１０進数の有効桁数の計算処理を示すフロー
チャート。

【図２０】図１９のフローチャートに対応するニーモニ
ック表記を示す図。

【図２１】図２０に示す処理をＶＬＩＷ方式により並列
処理する場合のニーモニック表記を示す図。

【図２２】図２０に示す処理をＶＬＩＷ方式により並列
処理する場合のニーモニック表記の他の例を示す図。

【図２３】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｃｍｐｌｔ．ｂ命令の実行処理を説明するための
図。

【図２４】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｃｍｐｅｑ．ｂ命令の実行処理を説明するための
図。

【図２５】４ワードからなる有効バイト長計算用のデー
タ列の例と、本発明の実施の形態による処理過程とを示
す図。

【図２６】有効バイト長計算を行う本実施の形態に係る
ＲＩＳＣ計算機のブロック図。

【図２７】従来の有効バイト長計算処理を示すフローチ
ャート。

【図２８】図２７のフローチャートに対応するニーモニ
ック表記を示す図。

【図２９】本発明の実施の形態に係るＲＩＳＣ計算機に
よる有効バイト長の計算処理を示すフローチャート。

【図３０】図２９のフローチャートに対応するニーモニ
ック表記を示す図。

【図３１】図３０に示す処理をＶＬＩＷ方式により並列
処理する場合のニーモニック表記を示す図。

【図３２】図３０に示す処理をＶＬＩＷ方式により並列
処理する場合のニーモニック表記の他の例を示す図。

【図３３】ゾーン１０進数の例を示す図。

【図３４】ゾーン１０進数データのオーバーフローを検
出する本実施の形態に係るＲＩＳＣ計算機の構成図。

【図３５】ゾーン１０進数データのオーバーフローを検
出する本実施の形態に係るＲＩＳＣ計算機の動作を説明
するためのフローチャート。

【図３６】ゾーン１０進数データのオーバーフローを検
出する本実施の形態に係るＲＩＳＣ計算機の動作を説明
するための図。

【図３７】ゾーン１０進数データのオーバーフローを検
出する本実施の形態に係るＲＩＳＣ計算機の動作を説明
するための図。

【図３８】ゾーン１０進数データのオーバーフローを検
出する本実施の形態に係るＶＬＩＷ方式を採用したＲＩ
ＳＣ計算機の動作を説明するためのフローチャート。

【図３９】図３８に対応するコード列を示す図。

【図４０】図３８に対応する他の構成によるコード列を
示す図。

【図４１】５オペランド型のＲＩＳＣ命令を実行可能な
本発明の実施の形態に係るＲＩＳＣ計算機の構成図。

【図４２】５オペランド型のＲＩＳＣ命令を含む４命令
からなる命令フィールドの図。

【図４３】３オペランド型命令のフォーマットを示す
図。

【図４４】オペランド拡張命令のフォーマットを示す
図。

【図４５】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｈｘ命令の実行処理を説明するための図。

【図４６】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｈｘ命令の対交換の実行処理を説明するための
図。

【図４７】完全シャッフル及び逆完全シャッフル動作を
説明するための図。

【図４８】本発明の実施の形態に係るＲＩＳＣ計算機の
ｓｈｘ命令を実現するために、演算回路に搭載される要
部構成図。

【図４９】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｉｓｈｘ命令の実行処理を説明するための図。

【図５０】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｉｓｈｘ命令の対交換の実行処理を説明するための
図。

【図５１】パック１０進数データの不正データを除去す
る本実施の形態に係るＲＩＳＣ計算機の構成図。

【図５２】パック１０進数データの不正データを除去す
る本実施の形態に係るＲＩＳＣ計算機の動作を説明する
ためのフローチャート。

【図５３】パック１０進数データの不正データを除去す
る本実施の形態に係るＲＩＳＣ計算機の不正パック１０
進数検出手段による比較動作を説明するための図。

【図５４】パック１０進数データの不正データを除去す
る本実施の形態に係るＲＩＳＣ計算機のデータ混合手段
によるシャッフル動作を説明するための図。

【図５５】パック１０進数データの不正データを除去す
る本実施の形態に係るＲＩＳＣ計算機の不正データ抽出
手段による逆シャッフル動作を説明するための図。

【図５６】図５２のフローチャートに対応するコード列
を示す図。

【図５７】図５６のコード列を並列実行させた場合の命
令コード列を示す図。

【図５８】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｌｌ．ｌ命令の実行処理を説明するための図。

【図５９】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｒｌ．ｌ命令の実行処理を説明するための図。

【図６０】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｒａ．ｌ命令の実行処理を説明するための図。

【図６１】メモリからレジスタへの転送を行う本発明の
実施の形態に係るＲＩＳＣ計算機の構成図。

【図６２】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理の命
令コード列を示す図。

【図６３】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理のフ
ローチャート。

【図６４】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理のフ
ローチャート。

【図６５】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理のフ
ローチャート。

【図６６】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理のフ
ローチャート。

【図６７】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理のフ
ローチャート。

【図６８】本発明の実施の形態に係るＲＩＳＣ計算機に
よりメモリからレジスタへの転送を行う場合の処理のフ
ローチャート。

【図６９】図６２のコード列を並列実行する場合のコー
ド列を示す図。

【図７０】本発明の実施の形態に係るＲＩＳＣ計算機に
よるａｄｄｃ命令の実行処理を説明するための図。

【図７１】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｕｂｃ命令の実行処理を説明するための図。

【図７２】本発明の実施の形態に係るＲＩＳＣ計算機に
よるａｄｄｃ．ｐ命令の実行処理を説明するための図。

【図７３】本発明の実施の形態に係るＲＩＳＣ計算機に
よるｓｕｂｃ．ｐ命令の実行処理を説明するための図。

【図７４】本発明の実施の形態に係るＲＩＳＣ計算機の
ａｄｄｃ命令を実現するために、演算回路に搭載される
要部構成図。

【図７５】本発明の実施の形態に係るＲＩＳＣ計算機の
ａｄｄｃ．ｐ命令を実現するために、演算回路に搭載さ
れる要部構成図。

【図７６】従来のＲＩＳＣ計算機による加算及び減算の
処理を説明するためのフローチャート。

【図７７】従来のＲＩＳＣ計算機による加算及び減算の
処理を説明するためのフローチャート。

【図７８】従来のＲＩＳＣ計算機による加算及び減算の
処理を説明するためのフローチャート。

【図７９】図７６〜図７８の従来のＲＩＳＣ計算機によ
る加算及び減算の処理をＣ言語により表記した図。

【図８０】図７６〜図７８の従来のＲＩＳＣ計算機によ
る加算及び減算の処理をＣ言語により表記した図。

【図８１】図７６〜図７８の従来のＲＩＳＣ計算機によ
る加算及び減算の処理をＣ言語により表記した図。

【図８２】複数ワードからなるパック１０進数データの
加減算を行う本発明の実施の形態に係るＲＩＳＣ計算機
の構成図。

【図８３】本発明の実施の形態に係るＲＩＳＣ計算機に
より加減算される複数ワードからなるパック１０進数デ
ータの例を示す図。

【図８４】本発明の実施の形態に係るＲＩＳＣ計算機に
よる複数ワードからなるパック１０進数データの加減算
処理を説明するためのフローチャート。

【図８５】本発明の実施の形態に係るＲＩＳＣ計算機に
より複数ワードからなるパック１０進数データの加減算
を行う場合の処理の命令コード列を示す図。

【図８６】図８５のコード列を並列実行する場合のコー
ド列を示す図。

【図８７】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すフローチャート。

【図８８】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すフローチャート。

【図８９】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すフローチャート。

【図９０】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すフローチャート。

【図９１】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すフローチャート。

【図９２】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すＣ言語による表記を示す図。

【図９３】従来例のＲＩＳＣ計算機によるパック１０進
数データの乗算処理を示すＣ言語による表記を示す図。

【図９４】ｍｕｌ．ｐ命令の処理を説明するための図。

【図９５】ｍｕｌ．ｐ命令を実行するために本発明の実
施の形態に係るＲＩＳＣ計算機に搭載される乗算手段の
構成図。

【図９６】パック１０進数データの乗算を行う本発明の
実施の形態に係るＲＩＳＣ計算機の構成図。

【図９７】本発明の実施の形態に係るＲＩＳＣ計算機に
よるパック１０進数データの乗算処理を説明するための
図。

【図９８】本発明の実施の形態に係るＲＩＳＣ計算機に
よるパック１０進数データの乗算処理を説明するための
図。

【図９９】本発明の実施の形態に係るＲＩＳＣ計算機に
よるパック１０進数データの乗算処理を説明するための
図。

【図１００】本発明の実施の形態に係るＲＩＳＣ計算機
によるパック１０進数データの乗算処理を説明するため
の図。

【図１０１】本発明の実施の形態に係るＲＩＳＣ計算機
によるパック１０進数データの乗算処理を説明するため
の図。

【図１０２】本発明の実施の形態に係るＲＩＳＣ計算機
によるパック１０進数データの乗算処理を説明するため
の図。

【図１０３】本発明の実施の形態に係るＲＩＳＣ計算機
によるパック１０進数データの乗算処理を説明するため
の図。

【図１０４】本発明の実施の形態に係るＲＩＳＣ計算機
によるパック１０進数データの乗算処理を説明するため
の図。

【図１０５】本発明の実施の形態に係るＲＩＳＣ計算機
により、乗算処理をＶＬＩＷ方式により並列実行させる
場合の命令コード列の図。

【図１０６】本発明の実施の形態に係るＲＩＳＣ計算機
により、複数桁同志のパック１０進数データの乗算処理
を説明するためのフローチャート。

【符号の説明】

１、２２ レジスタファイル ２、２−１〜２
−４ 演算回路 ３、２３ 入力ポート ４、２４ 出力
ポート ５ 主メモリ ６ プログラム
カウンタ ７、２１、２１Ａ デコ−ダ ２０−１、２０
−３ 演算回路 ３１ 最上位有効ワード検出手段 ３２ ワード位
置検出手段 ３３ ビット位置検出手段 ３４ 有効ビッ
ト長取得手段 ４１ ワード単位処理手段 ４２ ２次処理
手段 ４３ 最先ビット値検出手段 ４４ 有効桁取
得手段 ４５ ワード単位処理手段 ４６ ２次処理
手段 ４７ 最先セットビット値検出手段 ４８ 有効バイ
ト長取得手段 ５０ ワード単位処理手段 ５１ ２次処理
手段 ５２ 最先ビットセット値検出手段 ５３ オーバー
フロー検出手段 ５７ 不正パック１０進数検出手段 ５８ データ混
合手段 ５９ 不正データ抽出手段 ６１ ワード境
界・境界差検出手段 ６２ ワード単位読出手段 ６３ シフト手
段 ６５ 一致不一致検出手段 ６６ 加算手段 ６７ 減算手段 ８１ 前処理手
段 ８２ 乗算手段 ８３ 桁分離手
段 ８４ 桁補正手段 ８５ 加算手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 晃智 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 境 隆二 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 渡邊 誠 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 石川 禎 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 遠藤 浩太郎 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 森本 展行 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 福田 純恵 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 溝口 研一 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 佐藤 量志 東京都府中市東芝町１番地 株式会社東芝 府中工場内

Claims (42)

【特許請求の範囲】
1. 【請求項１】 １ワードデータ中の最上位ビットから最
   下位ビット方向に検索した場合に、最初にセットされて
   いるビットが、最下位ビットから数えて何ビット目であ
   るかを算出する算出手段を備える演算回路を具備するこ
   とを特徴とするＲＩＳＣ計算機。
2. 【請求項２】 算出手段は、 １ワードデータを同一ビット数からなる複数のブロック
   に分けた場合の各ブロック夫々にセットされたビットが
   あるか否かの検出を行う検出手段と、 この検出手段による検出結果に基づき、前記複数のブロ
   ック中の１ブロックの所定ビットのデータを選択する選
   択手段と、 この選択手段により選択された結果に基づき、１ワード
   データ中の、最上位側から最初にセットされているビッ
   トが、最下位ビットから数えて何ビット目であるかの数
   値を作成する数値作成手段と、 を具備することを特徴とする請求項１記載のＲＩＳＣ計
   算機。
3. 【請求項３】 算出手段は、 １ワードデータを４ビットからなる複数のブロックに分
   けた場合の各ブロック夫々にセットされたビットがある
   か否かの検出を行う第１の検出手段と、 上記各ブロックの上位３ビットの夫々がセットされてい
   るか否かの関係を検出する第２検出手段と、 上記第１、第２の検出手段との検出結果に基づき、１ワ
   ードデータ中の、最上位側から最初にセットされている
   ビットが、最下位ビットから数えて何ビット目であるか
   の数値を作成する数値作成手段と、 を具備することを特徴とする請求項１記載のＲＩＳＣ計
   算機。
4. 【請求項４】 複数ワードのデータについて、ワード単
   位に当該ワード内が全て０であるか否かに基づき、複数
   ワードの内のセットされたビットが存在する最上位有効
   ワードを検出する最上位有効ワード検出手段と、 この最上位有効ワード検出手段により検出された結果に
   対して請求項１乃至３のいずれかに記載の演算回路を用
   いて、最初にセットされているビットが、最下位ビット
   から数えて何ビット目であるかを算出し、更に、この結
   果を用いて当該ワードの位置を示す数値を得るワード位
   置検出手段と、 前記有効最上位ワード検出手段により検出された最上位
   有効ワードに係る１ワードデータに対して請求項１乃至
   ３のいずれかに記載の演算回路を用いて、１ワードデー
   タ中の最上位ビットから最下位ビット方向に検索した場
   合に、最初にセットされているビットが、最下位ビット
   から数えて何ビット目であるかを示す数値を得るビット
   位置検出手段と、 このビット位置検出手段及びワード位置検出手段の検出
   結果に基づき、複数ワードからなるデータの有効ビット
   長データを得る有効ビット長取得手段とを、 備えることを特徴とするＲＩＳＣ計算機。
5. 【請求項５】 演算回路を複数有し、各命令を並列実行
   するＶＬＩＷ方式を採用することを特徴とする請求項４
   記載のＲＩＳＣ計算機。
6. 【請求項６】 第１オペランドの１ワードのデータと第
   ２オペランドの１ワードのデータを４ビット単位に比較
   して、第２オペランドの４ビットデータが第１オペラン
   ドの４ビットデータより大きいか否か検出し、各４ビッ
   ト単位の比較結果をディスティネーションオペランドの
   下位側に格納する比較手段を備える演算回路を具備する
   ＲＩＳＣ計算機。
7. 【請求項７】 第１オペランドの１ワードのデータと第
   ２オペランドの１ワードのデータを４ビット単位に比較
   して、第２オペランドの４ビットデータが第１オペラン
   ドの４ビットデータと等しいか否か検出し、各４ビット
   単位の比較結果をディスティネーションオペランドの下
   位側に格納する比較手段を備える演算回路を具備するＲ
   ＩＳＣ計算機。
8. 【請求項８】 複数ワードのパック１０進数データにつ
   いて、請求項６に記載の、第１オペランドの１ワードの
   データと第２オペランドの１ワードのデータを４ビット
   単位に比較して、第２オペランドの４ビットデータが第
   １オペランドの４ビットデータより大きいか否か検出
   し、各４ビット単位の比較結果をディスティネーション
   オペランドの下位側に格納するｃｍｐｌｔ．ｐ命令を実
   行する演算回路を用いてワード単位に処理を行うワード
   単位処理手段と、 このワード単位処理手段による処理結果を前記複数ワー
   ドのワードデータ順に並べる処理を行う２次処理処理手
   段と、 この２次処理手段による処理結果について、請求項１乃
   至３のいずれかに記載の演算回路を用いて、１ワードデ
   ータ中の最上位ビットから最下位ビット方向に検索した
   場合に、最初にセットされているビットが、最下位ビッ
   トから数えて何ビット目であるかを示す数値を得る最先
   セットビット値検出手段と、 この最先セットビット値検出手段の検出結果に基づきパ
   ック１０進数の有効桁数を得る有効桁数取得手段と、 を具備することを特徴とするＲＩＳＣ計算機。
9. 【請求項９】 演算回路を複数有し、各命令を並列実行
   するＶＬＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｐ命
   令を１サイクルに１命令実行することを特徴とする請求
   項８記載のＲＩＳＣ計算機。
10. 【請求項１０】 演算回路を複数有し、各命令を並列実
    行するＶＬＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｐ
    命令を１サイクルに複数命令実行することを特徴とする
    請求項８記載のＲＩＳＣ計算機。
11. 【請求項１１】 第１オペランドの１ワードのデータと
    第２オペランドの１ワードのデータを１バイト単位に比
    較して、第２オペランドの１バイトデータが第１オペラ
    ンドの１バイトデータより大きいか否か検出し、各１バ
    イト単位の比較結果をディスティネーションオペランド
    の下位側に格納する比較手段を備える演算回路を具備す
    るＲＩＳＣ計算機。
12. 【請求項１２】 第１オペランドの１ワードのデータと
    第２オペランドの１ワードのデータを１バイト単位に比
    較して、第２オペランドの１バイトデータが第１オペラ
    ンドの１バイトデータと等しいか否か検出し、各１バイ
    ト単位の比較結果をディスティネーションオペランドの
    下位側に格納する比較手段を備える演算回路を具備する
    ＲＩＳＣ計算機。
13. 【請求項１３】 複数ワードのデータについて、請求項
    １１に記載の、第１オペランドの１ワードのデータと第
    ２オペランドの１ワードのデータを１バイト単位に比較
    して、第２オペランドの１バイトデータが第１オペラン
    ドの１バイトデータより大きいか否か検出し、各１バイ
    ト単位の比較結果をディスティネーションオペランドの
    下位側に格納するｃｍｐｌｔ．ｂ命令を実行する演算回
    路を用いてワード単位に処理を行うワード単位処理手段
    と、 このワード単位処理手段による処理結果を前記複数ワー
    ドのワードデータ順に並べる処理を行う２次処理処理手
    段と、 この２次処理手段による処理結果について、請求項１乃
    至３のいずれかに記載の演算回路を用いて、１ワードデ
    ータ中の最上位ビットから最下位ビット方向に検索した
    場合に、最初にセットされているビットが、最下位ビッ
    トから数えて何ビット目であるかを示す数値を得る最先
    セットビット値検出手段と、 この最先セットビット値検出手段の検出結果に基づき有
    効バイト長を得る有効バイト長取得手段と、を具備する
    ことを特徴とするＲＩＳＣ計算機。
14. 【請求項１４】 演算回路を複数有し、各命令を並列実
    行するＶＬＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｂ
    命令を１サイクルに１命令実行することを特徴とする請
    求項１３に記載のＲＩＳＣ計算機。
15. 【請求項１５】 演算回路を複数有し、各命令を並列実
    行するＶＬＩＷ方式を採用すると共に、ｃｍｐｌｔ．ｂ
    命令を１サイクルに複数命令実行することを特徴とする
    請求項１３に記載のＲＩＳＣ計算機。
16. 【請求項１６】 ゾーン１０進数の複数ワードからなる
    演算結果データについて、請求項１２に記載の、第１オ
    ペランドの１ワードのデータと第２オペランドの１ワー
    ドのデータを１バイト単位に比較して、前記第２オペラ
    ンドの１バイトデータが第１オペランドの１バイトデー
    タと等しいか否か検出し、各１バイト単位の比較結果を
    ディスティネーションオペランドの下位側に格納するｃ
    ｍｐｅｑ．ｂ命令を実行する演算回路を用いてワード単
    位に処理を行うワード単位処理手段と、 このワード単位処理手段による処理結果を前記複数ワー
    ドのワードデータ順に並べ、この並べたデータに対して
    使用されているバイトと使用されていないバイトとを識
    別する処理を行う２次処理処理手段と、 この２次処理手段による処理結果について、請求項１乃
    至３のいずれかに記載の演算回路を用いて、１ワードデ
    ータ中の最上位ビットから最下位ビット方向に検索した
    場合に、最初にセットされているビットが、最下位ビッ
    トから数えて何ビット目であるかを示す数値を得る最先
    セットビット値検出手段と、 この最先セットビット値検出手段の検出結果と与えられ
    る正規のバイト数に基づきゾーン１０進数のデータがオ
    ーバーフローか否か検出するオーバーフロー検出手段
    と、 を具備することを特徴とするＲＩＳＣ計算機。
17. 【請求項１７】 演算回路を複数有し、各命令を並列実
    行するＶＬＩＷ方式を採用すると共に、ｃｍｐｅｑ．ｂ
    命令を１サイクルに１命令実行することを特徴とする請
    求項１６に記載のＲＩＳＣ計算機。
18. 【請求項１８】 演算回路を複数有し、各命令を並列実
    行するＶＬＩＷ方式を採用すると共に、ｃｍｐｅｑ．ｂ
    命令を１サイクルに複数命令実行することを特徴とする
    請求項１６に記載のＲＩＳＣ計算機。
19. 【請求項１９】 命令に対する演算を実行する演算回路
    を複数有し、各命令を並列実行するＶＬＩＷ方式を採用
    したＲＩＳＣ計算機において、 前記複数の演算回路の所要の演算回路が、第３ソースオ
    ペランドを取り込む経路と、第２ディスティネーション
    オペランド出力用の経路とを備え、３つのソースオペラ
    ンドに対して演算を行い、その結果を２つのディスティ
    ネーションオペランドへ出力する５オペランド型命令を
    実行する演算回路であることを特徴とするＲＩＳＣ計算
    機。
20. 【請求項２０】 ５オペランド型命令を実行する演算回
    路の第３ソースオペランドを取り込む経路へソースオペ
    ランドを供給するか、３オペランド型命令を実行する演
    算回路の第１ソースオペランド取り込む経路へソースオ
    ペランドを供給するか切り換えるソースオペランド切換
    スイッチと、 前記５オペランド型命令を実行する演算回路の第２ディ
    スティネーションオペランド出力用の経路からのディス
    ティネーションオペランドか、前記３オペランド型命令
    を実行する演算回路の第１ディスティネーションオペラ
    ンド出力用の経路からのディスティネーションオペラン
    ドかを選択するためのディスティネーションオペランド
    選択スイッチと、 上記２つのスイッチを命令に基づき切り換えるデコ−ダ
    とを具備することを特徴とする請求項１９に記載のＲＩ
    ＳＣ計算機。
21. 【請求項２１】 ４つの演算回路が備えられており、第
    １、第３の演算回路が、５オペランド型命令を実行する
    演算回路で構成され、第２、第４の演算回路が、３オペ
    ランド型命令を実行する演算回路で構成されていること
    を特徴とする請求項１９または２０に記載のＲＩＳＣ計
    算機。
22. 【請求項２２】ＲＩＳＣ命令に拡張用コードがセットさ
    れている場合に、デコ−ダは、５オペランド型命令を実
    行する演算回路へ第３ソースオペランドを供給し、出力
    される第２ディスティネーションオペランドを選択する
    ように、ソースオペランド切換スイッチとディスティネ
    ーションオペランド選択スイッチとの切換制御を行うこ
    とを特徴とする請求項１９乃至請求項２１のいずれか１
    項に記載のＲＩＳＣ計算機。
23. 【請求項２３】 第１オペランドの１ワード長のデータ
    と第２オペランドの１ワード長のデータとを夫々４ビッ
    ト幅のブロックに区分し、第１オペランドの各ブロック
    と第２オペランドの各ブロックとを先頭から順に組み合
    わせるシャッフル手段と、 このシャッフル手段により組み合わされたブロック対に
    おける２ブロックの前後配置関係を、第３オペランドの
    １ワード長のデータに基づき制御する対交換手段と、 を具備する演算回路を備えることを特徴とするＲＩＳＣ
    計算機。
24. 【請求項２４】 第１オペランドの１ワード長のデータ
    と第２オペランドの１ワード長のデータとを夫々４ビッ
    ト幅のブロックに区分し、第１オペランドと第２オペラ
    ンドのブロックを一列に並べた状態で１ブロックおきに
    組み合わせ、奇数ブロックの組み合わせの並びの後に偶
    数ブロックの組み合わせの並びを配置する逆シャッフル
    手段と、 この逆シャッフル手段により組み合わされたブロック対
    における２ブロックの前後配置関係を、第３オペランド
    の１ワード長のデータに基づき制御する対交換手段と、 を具備する演算回路を備えることを特徴とするＲＩＳＣ
    計算機。
25. 【請求項２５】 複数ワードのパック１０進数データに
    ついて、請求項６に記載の、１ワードのデータを４ビッ
    ト単位に不正閾値データと比較して、各４ビット単位の
    比較結果をディスティネーションオペランドの下位側に
    格納するｃｍｐｌｔ．ｐ命令を実行する演算回路を用い
    てワード単位に処理を行う不正パック１０進数検出手段
    と、 前記複数ワードのパック１０進数データと０とを第１オ
    ペランド及び第２オペランドとし、前記不正パック１０
    進数検出手段の結果を第３オペランドとして、請求項２
    ３に記載のｓｈｘ命令を実行する演算回路を用いてｓｈ
    ｘ命令による結果を得るデータ混合手段と、 このデータ混合手段による混合結果を第１オペランド及
    び第２オペランドとし、０を第３オペランドとして、請
    求項２４に記載のｉｓｈｘ命令を実行する演算回路を用
    いて不正データを抽出する不正データ抽出手段と、 を具備しパック１０進数の不正データを除去することを
    特徴とするＲＩＳＣ計算機。
26. 【請求項２６】 １ワード単位に、不正パック１０進数
    検出手段、データ混合手段、不正データ抽出手段を用い
    て処理を行い、複数ワード分の処理を繰り返すことを特
    徴とする請求項２５に記載のＲＩＳＣ計算機。
27. 【請求項２７】 演算回路を複数有し、各命令を並列に
    実行するＶＬＩＷ方式を採用すると共に、ｃｍｐｌｔ．
    ｐ命令を１サイクルに複数命令実行することを特徴とす
    る請求項２５に記載のＲＩＳＣ計算機。
28. 【請求項２８】 ２つのジェネラルレジスタで指定され
    た倍語データを、ジェネラルレジスタまたは即値で指定
    された数だけ左に論理シフトし、この結果空いた下位ビ
    ットに０を挿入する倍語・左論理シフト手段を備える演
    算回路を具備することを特徴とするＲＩＳＣ計算機。
29. 【請求項２９】 ２つのジェネラルレジスタで指定され
    た倍語データを、ジェネラルレジスタまたは即値で指定
    された数だけ右に論理シフトし、この結果空いた下位ビ
    ットに０を挿入する倍語・右論理シフト手段を備える演
    算回路を具備することを特徴とするＲＩＳＣ計算機。
30. 【請求項３０】 ２つのジェネラルレジスタで指定され
    た倍語データを、ジェネラルレジスタまたは即値で指定
    された数だけ右に算術シフトし、この結果空いた下位ビ
    ットに符号ビットを挿入する倍語・右算術シフト手段を
    備える演算回路を具備することを特徴とするＲＩＳＣ計
    算機。
31. 【請求項３１】 メモリに記憶されているパック１０進
    数データをレジスタへ転送するＲＩＳＣ計算機であっ
    て、 上記パック１０進数データが記憶されているメモリ上の
    最上位と最下位のワード境界を検出すると共に、ワード
    境界と当該パック１０進数データの終端との差を検出す
    るワード境界・境界差検出手段と、 このワード境界・境界差検出手段により検出されたワー
    ド境界を単位として、前記パック１０進数が記憶されて
    いる範囲のワードをレジスタに読み出すワード単位読出
    手段と、 上記レジスタに読み出されたデータを、上記ワード境界
    ・境界差検出手段により検出された差のデータに応じ
    て、請求項２８に記載の倍語・左論理シフト手段を備
    え、ｓｌｌ．ｌ命令を実行する演算回路によりシフトす
    るシフト手段と、 を具備することを特徴とするＲＩＳＣ計算機。
32. 【請求項３２】 ワード単位読出手段による読み出しの
    後に、シフト手段によるシフトを行う動作を繰り返し
    て、所要のパック１０進数をレジスタに転送することを
    特徴とする請求項３１に記載のＲＩＳＣ計算機。
33. 【請求項３３】 演算回路を複数有し、各命令を並列実
    行するＶＬＩＷ方式を採用すると共に、ワード単位読出
    手段による読み出しと、ｓｌｌ．ｌ命令を１サイクルに
    て並列実行することを特徴とする請求項３１に記載のＲ
    ＩＳＣ計算機。
34. 【請求項３４】 ２つのジェネラルレジスタで指定され
    た固定小数点１ワードデータを、第３のジェネラルレジ
    スタで指定されたキャリーと共に加算し、加算結果を第
    １のディスティネーションレジスタに格納し、加算結果
    のキャリーを第２のディスティネーションレジスタに格
    納する加算手段を備える演算回路を具備することを特徴
    とするＲＩＳＣ計算機。
35. 【請求項３５】 第１のジェネラルレジスタで指定され
    た固定小数点１ワードデータから第２のジェネラルレジ
    スタで指定された固定小数点１ワードデータを減算する
    と共に、第３のジェネラルレジスタで指定されたキャリ
    ーの反転値を減算し、減算結果を第１のディスティネー
    ションレジスタに格納し、減算結果のキャリーの反転値
    を第２のディスティネーションレジスタに格納する減算
    手段を備える演算回路を具備することを特徴とするＲＩ
    ＳＣ計算機。
36. 【請求項３６】 ２つのジェネラルレジスタで指定され
    たパック１０進数１ワードデータを、第３のジェネラル
    レジスタで指定されたキャリーと共に加算し、加算結果
    を第１のディスティネーションレジスタに格納し、加算
    結果のキャリーを第２のディスティネーションレジスタ
    に格納する加算手段を備える演算回路を具備することを
    特徴とするＲＩＳＣ計算機。
37. 【請求項３７】 第１のジェネラルレジスタで指定され
    たパック１０進数１ワードデータから第２のジェネラル
    レジスタで指定されたパック１０進数１ワードデータを
    減算すると共に、第３のジェネラルレジスタで指定され
    たキャリーの反転値を減算し、減算結果が負数の場合に
    は１０の補数として、減算結果を第１のディスティネー
    ションレジスタに格納し、減算結果のキャリーの反転値
    を第２のディスティネーションレジスタに格納する減算
    手段を備える演算回路を具備することを特徴とするＲＩ
    ＳＣ計算機。
38. 【請求項３８】 複数ワードのパック１０進数からなる
    第１のデータと複数ワードのパック１０進数からなる第
    ２のデータのそれぞれの符号の一致不一致を検出する一
    致不一致手段と、 前記符号が一致していることが検出された場合に、ａｄ
    ｄｃ．ｐ命令を実行する請求項３６に記載の演算回路を
    用いて前記第１のデータと第２のデータとをワード単位
    に加算する加算手段と、 前記符号が不一致であることが検出された場合に、ｓｕ
    ｂｃ．ｐ命令を実行する請求項３７に記載の演算回路を
    用いて前記第１のデータと第２のデータとをワード単位
    に減算する減算手段とを具備し、 加減算の各段階で生じたキャリーを次段階にて用いて複
    数ワードのパック１０進数の加算を行うことを特徴とす
    るＲＩＳＣ計算機。
39. 【請求項３９】 複数ワードのパック１０進数からなる
    第１のデータと複数ワードのパック１０進数からなる第
    ２のデータのそれぞれの符号の一致不一致を検出する一
    致不一致手段と、 前記符号が不一致であることが検出された場合に、ａｄ
    ｄｃ．ｐ命令を実行する請求項３６に記載の演算回路を
    用いて前記第１のデータと第２のデータとをワード単位
    に加算する加算手段と、 前記符号が一致していることが検出された場合に、ｓｕ
    ｂｃ．ｐ命令を実行する請求項３７に記載の演算回路を
    用いて前記第１のデータと第２のデータとをワード単位
    に減算する減算手段とを具備し、 加減算の各段階で生じたキャリーを次段階にて用いて複
    数ワードのパック１０進数の減算を行うことを特徴とす
    るＲＩＳＣ計算機。
40. 【請求項４０】 第１の１ワードデータの最下位４ビッ
    トから４ビット間隔をおいて、パック１０進数を取り出
    し、この複数のパック１０進数データと第２の１ワード
    データの最下位４ビットのパック１０進数データとを掛
    け合わせて、２桁のパック１０進数データを上記第１の
    １ワードデータに存在するパック１０進数データと同個
    数得て、ディスティネーションオペランドに出力する乗
    算手段を備える演算回路を具備することを特徴とするＲ
    ＩＳＣ計算機。
41. 【請求項４１】 １ワードのパック１０進数からなる被
    乗数データと、パック１０進数の０が１ワード集合され
    てなるデータとを、ｓｈｘ命令を実行する請求項２３に
    記載の演算回路を用いて完全シャッフル処理する前処理
    手段と、 この前処理手段により完全シャッフル処理された結果の
    ２桁毎に対し、ｍｕｌ．ｐ命令を実行する請求項４０に
    記載の演算回路を用いて乗数を構成する１桁のパック１
    ０進数データを掛け合わせて２桁単位の結果を得る乗算
    手段と、 上記乗算手段により得られた結果に対し、ｉｓｈｘ命令
    を実行する請求項２４に記載の演算回路を用いて逆完全
    シャッフル処理して上位桁と下位桁に分離する桁分離手
    段と、 上記桁分離手段により分離された上位桁の結果に対し、
    ｓｌｌ．ｌ命令を実行する請求項２８に記載の演算回路
    を用いて４ビットの左シフトを生じさせて、桁上がりに
    よる桁位置との一致を図る桁位置補正手段と、 この桁位置補正手段により補正された結果と、上記桁分
    離手段により分離された下位桁の結果とをａｄｄｃ．ｐ
    命令を実行する請求項３６に記載の演算回路を用いて加
    算すると共に、加算の結果生じたキャリーを前記桁位置
    補正手段により上位ワードへシフトされた数値に加算し
    て、パック１０進数データの乗算結果を得る加算手段
    と、 を具備することを特徴とするＲＩＳＣ計算機。
42. 【請求項４２】 複数ワードのパック１０進数の被乗数
    と複数ワードのパック１０進数の乗数との乗算を行う場
    合には、乗数の各桁のデータ毎に、被乗数の各ワードに
    対して、請求項４１に記載の各手段による演算を繰り返
    して結果を得て、更に、乗数の桁数を進めて同様の演算
    を繰り返して行い、 それぞれの結果に必要なシフトを生じさせて最終結果と
    することを特徴とするＲＩＳＣ計算機。