JPH10233491A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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Publication number
JPH10233491A
JPH10233491A JP9037637A JP3763797A JPH10233491A JP H10233491 A JPH10233491 A JP H10233491A JP 9037637 A JP9037637 A JP 9037637A JP 3763797 A JP3763797 A JP 3763797A JP H10233491 A JPH10233491 A JP H10233491A
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JP
Japan
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film
semiconductor device
insulating film
ferroelectric
opening
Prior art date
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Pending
Application number
JP9037637A
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Japanese (ja)
Inventor
Keiko Kushida
惠子 櫛田
Kazunari Torii
和功 鳥居
Yoshihisa Fujisaki
芳久 藤崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a technology to realize micro fabrication of capacity element using a ferroelectric film. SOLUTION: This semiconductor device is provided with a capacity element C in which a ferroelectric film 18 is formed on a lower electrode 11 and an upper electrode 19 is formed thereon, and the capacity element C is formed by embedding the film 18 in an opening formed by an insulation film. The film 18 is embedded in the opening by forming the film 18 on the insulation film and in the opening through the sol-gel method or CVD method and removing selectively the film 18 on the insulation film through the CMP method or etch-back method.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、強誘電体膜を用いた容量素子を有する半導体
装置に適用して有効な技術に関するものである。
The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a capacitor using a ferroelectric film.

【0002】[0002]

【従来の技術】1[bit ]の情報を記憶するメモリセル
を備えた半導体装置として、例えばDRAM(ynamic
andom ccess emory)がある。このDRAMのメ
モリセルは、MISFET(etal nsulator emic
onductor ield ffect ransistor)と容量素子との
直列回路で構成されている。
As a semiconductor device having BACKGROUND OF THE INVENTION 1 memory cells for storing information [bit], for example, DRAM (D ynamic
R andom A ccess M emory) there is. The memory cell of the DRAM, MISFET (M etal I nsulator S emic
It is composed of a series circuit of a onductor F ield E ffect T ransistor) a capacitor.

【0003】前記メモリセルの平面サイズはDRAMの
大容量化に伴って縮小されている。このメモリセルの平
面サイズの縮小に伴って容量素子の平面サイズも縮小さ
れている。従って、DRAMのメモリセルにおいては容
量素子の電荷蓄積量の確保が問題となっている。
[0003] The planar size of the memory cell has been reduced with the increase in the capacity of the DRAM. As the planar size of the memory cell is reduced, the planar size of the capacitive element is also reduced. Therefore, in a DRAM memory cell, it is a problem to secure the charge storage amount of the capacitor.

【0004】そこで、従来より使用されているシリコン
酸化物、窒化物の代わりに、数百から数千と極めて大き
な比誘電率を持つ強誘電体物質からなる強誘電体膜を容
量素子の容量絶縁膜として使用する試みがなされてい
る。また、強誘電体物質は自発分極を持ち、外部電場に
よってその方向を反転させることができるので、この特
性を用いて不揮発性メモリを形成する試みもなされてい
る。代表的な強誘電体物質としては、チタン酸ジルコン
酸鉛(PZT)がある。
Therefore, instead of the conventionally used silicon oxide and nitride, a ferroelectric film made of a ferroelectric material having an extremely large relative dielectric constant of several hundreds to several thousands is replaced with a capacitor insulating capacitor. Attempts have been made to use it as a membrane. In addition, since ferroelectric substances have spontaneous polarization and can reverse their directions by an external electric field, attempts have been made to form a nonvolatile memory using this characteristic. A typical ferroelectric material is lead zirconate titanate (PZT).

【0005】ところで、メモリセルの平面サイズを縮小
するため、強誘電体膜を用いた容量素子においても微細
化が必要である。そこで、強誘電体膜を用いた容量素子
の微細化を図る技術が例えば特開平2−288368号
公報に開示されている。この技術は、第1の導電膜上に
強誘電体膜、第2の導電膜の夫々を順次形成し、その
後、前記第2の導電膜の所定の領域上に所定のパターン
からなるマスクを形成し、その後、前記マスクを用いて
前記第2の導電膜、強誘電体膜、第1の導電膜の夫々に
順次ドライエッチング加工を施して容量素子を形成する
ものである。容量素子は、第1の導電膜からなる下部電
極上に、強誘電体膜、第2の導電膜からなる上部電極の
夫々を順次積層した積層構造で構成される。
By the way, in order to reduce the plane size of a memory cell, it is necessary to miniaturize a capacitance element using a ferroelectric film. Thus, a technique for miniaturizing a capacitive element using a ferroelectric film is disclosed in, for example, Japanese Patent Application Laid-Open No. 2-288368. In this technique, a ferroelectric film and a second conductive film are sequentially formed on a first conductive film, and then a mask having a predetermined pattern is formed on a predetermined region of the second conductive film. Then, using the mask, the second conductive film, the ferroelectric film, and the first conductive film are sequentially subjected to dry etching to form a capacitor. The capacitor has a laminated structure in which a ferroelectric film and an upper electrode made of a second conductive film are sequentially stacked on a lower electrode made of a first conductive film.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、前述の
技術は、強誘電体膜にドライエッチング加工を施して容
量素子を形成しているので、残存する強誘電体膜の外周
縁部に結晶欠陥が生じ、この部分においてリーク電流が
発生する。また、第1の導電膜にドライエッチング加工
を施す際、第1の導電膜の成分が上部電極の側壁面、強
誘電体膜の側壁面及びエッチングされた第1の導電膜の
側壁面に付着し、これらの側壁面に渡って薄い導電膜が
生成され、上部電極と下部電極との間において短絡が生
じる。即ち、前述の技術においては、強誘電体膜を用い
た容量素子の微細化を図ることができない。
However, in the above-mentioned technology, since the ferroelectric film is subjected to dry etching to form the capacitive element, crystal defects are formed on the outer peripheral edge of the remaining ferroelectric film. Then, a leak current occurs in this portion. In addition, when dry etching is performed on the first conductive film, components of the first conductive film adhere to the sidewall surface of the upper electrode, the sidewall surface of the ferroelectric film, and the sidewall surface of the etched first conductive film. However, a thin conductive film is generated over these side walls, and a short circuit occurs between the upper electrode and the lower electrode. That is, in the above-described technique, it is impossible to miniaturize the capacitance element using the ferroelectric film.

【0007】本発明の目的は、前述の問題を生じること
なく、強誘電体膜を用いた容量素子の微細化を図ること
が可能な技術を提供することにある。
An object of the present invention is to provide a technique capable of miniaturizing a capacitance element using a ferroelectric film without causing the above-mentioned problem.

【0008】また、本発明の他の目的は、強誘電体膜を
用いた容量素子を有する半導体装置の集積度を高めるこ
とが可能な技術を提供することにある。
Another object of the present invention is to provide a technique capable of increasing the degree of integration of a semiconductor device having a capacitor using a ferroelectric film.

【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0010】[0010]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【0011】下部電極上に強誘電体膜、上部電極の夫々
が積層された容量素子を有する半導体装置であって、前
記容量素子を、絶縁膜に形成された開口内に前記強誘電
体膜を埋め込んだ構造で構成する。前記開口内への強誘
電体膜の埋め込みは、絶縁膜上及び開口内に強誘電体膜
をゾルゲル法若しくはCVD法で形成し、その後、前記
絶縁膜上の強誘電体膜をCMP法若しくはエッチバック
法で選択的に除去して行う。
[0011] A semiconductor device having a capacitor in which a ferroelectric film and an upper electrode are each laminated on a lower electrode, wherein the capacitor is formed by opening the ferroelectric film in an opening formed in an insulating film. Consists of an embedded structure. The ferroelectric film is buried in the opening by forming a ferroelectric film on the insulating film and in the opening by a sol-gel method or a CVD method, and thereafter, the ferroelectric film on the insulating film is formed by a CMP method or an etching method. It is selectively removed by the back method.

【0012】[0012]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0013】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
In all the drawings for describing the embodiments of the present invention, those having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.

【0014】(実施形態1)図1は、本発明の実施形態
1である半導体装置のメモリアレイ部の要部平面図であ
り、図2は、図1に示すA−Aに沿って切った要部断面
図である。なお、図を見易くすめため、図1及び図2に
おいては図示を簡略化している。
(Embodiment 1) FIG. 1 is a plan view of a main part of a memory array portion of a semiconductor device according to Embodiment 1 of the present invention, and FIG. 2 is a sectional view taken along AA shown in FIG. It is principal part sectional drawing. Note that the drawings are simplified in FIGS. 1 and 2 to make the drawings easier to see.

【0015】図2に示すように、半導体装置は、例えば
単結晶珪素からなるp型半導体基板1を主体に構成され
ている。この半導体装置は、1[bit ]の情報を記憶す
るメモリセルが行列状に配置されたメモリセルアレイ部
を備えている。メモリセルアレイ部には、複数本のビッ
ト線BLが所定の間隔を置いてX方向に延在し、複数本
のワード線WLが所定の間隔を置いてY方向に延在して
いる。ワード線WLとビット線BLとが交差する領域に
はメモリセルが配置されている。
As shown in FIG. 2, the semiconductor device mainly includes a p-type semiconductor substrate 1 made of, for example, single crystal silicon. This semiconductor device includes a memory cell array unit in which memory cells for storing 1 [bit] information are arranged in a matrix. In the memory cell array section, a plurality of bit lines BL extend in the X direction at predetermined intervals, and a plurality of word lines WL extend in the Y direction at predetermined intervals. A memory cell is arranged in a region where the word line WL and the bit line BL intersect.

【0016】前記メモリセルは、図2に示すMISFE
TQと容量素子Cとで構成されている。MISFETQ
は、p型半導体基板1の素子形成領域1Aの表面に構成
されている。容量素子Cはp型半導体基板1の表面上に
構成されている。p型半導体基板1の活性領域1Aは、
その素子分離領域の表面に形成されたフィールド絶縁膜
2で周囲を規定され、他の活性領域と分離されている。
The memory cell is a MISFE shown in FIG.
It is composed of a TQ and a capacitive element C. MISFETQ
Are formed on the surface of the element formation region 1A of the p-type semiconductor substrate 1. Capacitance element C is formed on the surface of p-type semiconductor substrate 1. The active region 1A of the p-type semiconductor substrate 1
The periphery is defined by a field insulating film 2 formed on the surface of the element isolation region, and is isolated from other active regions.

【0017】前記MISFETQは、主に、チャネル形
成領域であるp型半導体基板1、ゲート絶縁膜3、ゲー
ト電極5、ソース領域及びドレイン領域である一対のn
型不純物拡散領域4で構成されている。ゲート絶縁膜3
はp型半導体基板1の素子形成領域1Aの表面に形成さ
れ、ゲート電極5はゲート絶縁膜3の表面上に形成さ
れ、ソース領域及びドレイン領域である一対のn型不純
物拡散領域4はp型半導体基板1の素子形成領域1Aの
表面部に形成されている。ゲート絶縁膜3は例えば熱酸
化珪素膜で形成され、ゲート電極5は例えば抵抗値を低
減する不純物が導入された多結晶珪素膜で形成されてい
る。
The MISFET Q mainly includes a p-type semiconductor substrate 1 as a channel forming region, a gate insulating film 3, a gate electrode 5, and a pair of n as a source region and a drain region.
It is composed of a type impurity diffusion region 4. Gate insulating film 3
Is formed on the surface of the element formation region 1A of the p-type semiconductor substrate 1, the gate electrode 5 is formed on the surface of the gate insulating film 3, and the pair of n-type impurity diffusion regions 4 serving as a source region and a drain region are p-type. It is formed on the surface of the element formation region 1A of the semiconductor substrate 1. The gate insulating film 3 is formed of, for example, a thermal silicon oxide film, and the gate electrode 5 is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced.

【0018】前記容量素子Cは、主に、下部電極11、
強誘電体膜18及び上部電極19で構成されている。こ
の容量素子Cは、下部電極11の表面上に強誘電体膜1
8、上部電極19の夫々を順次積層した積層構造で構成
されている。また、容量素子Cは、絶縁膜15及び絶縁
膜12に形成された開口16の内部に強誘電体膜18を
埋め込んだ構造で構成されている。下部電極11は、例
えば白金(Pt)膜で形成されている。強誘電体膜18
は、例えば、酸化物強誘電体であるチタン酸ジルコン酸
鉛(Pb(TixZr1-x)O3,x=0.5)膜で形成されてい
る。上部電極19は、例えば白金膜及びその表面上に形
成されたタングステン(W)膜で形成されている。絶縁膜
15及び絶縁膜12は例えば酸化珪素膜で形成されてい
る。
The capacitive element C is mainly composed of the lower electrode 11,
It comprises a ferroelectric film 18 and an upper electrode 19. This capacitor C is formed on the surface of the lower electrode 11 by the ferroelectric film 1.
8, and the upper electrode 19 is sequentially laminated. The capacitive element C has a structure in which a ferroelectric film 18 is embedded in an opening 16 formed in the insulating films 15 and 12. The lower electrode 11 is formed of, for example, a platinum (Pt) film. Ferroelectric film 18
, For example, is formed of an oxide ferroelectric is a lead zirconate titanate (Pb (TixZr1-x) O 3, x = 0.5) film. The upper electrode 19 is formed of, for example, a platinum film and a tungsten (W) film formed on the surface thereof. The insulating films 15 and 12 are formed of, for example, a silicon oxide film.

【0019】前記ワード線WLは、フィールド絶縁膜2
上を延在し、その延在方向に配置されたMISFETQ
のゲート電極5と一体化されている。ワード線WL及び
ゲート電極5の夫々の表面は絶縁膜6で被覆され、絶縁
膜6の表面は絶縁膜7で被覆されている。絶縁膜6は例
えば酸化珪素膜で形成され、絶縁膜7は例えば窒化珪素
膜で形成されている。
The word line WL is connected to the field insulating film 2
MISFETQ extending above and arranged in the extending direction
Is integrated with the gate electrode 5. The respective surfaces of the word line WL and the gate electrode 5 are covered with an insulating film 6, and the surface of the insulating film 6 is covered with an insulating film 7. The insulating film 6 is formed of, for example, a silicon oxide film, and the insulating film 7 is formed of, for example, a silicon nitride film.

【0020】前記絶縁膜7で規定された領域には、詳細
に図示していないが、絶縁膜8が埋め込まれている。絶
縁膜8には、MISFETQの一方の不純物拡散領域4
と容量素子Cの下部電極11とを電気的に接続するため
の開口9Aが形成されている。また、絶縁膜8には、M
ISFETQの他方の不純物拡散領域4とビット線BL
とを電気的に接続するための開口9Bが形成されてい
る。
Although not shown in detail, an insulating film 8 is embedded in a region defined by the insulating film 7. In the insulating film 8, one impurity diffusion region 4 of the MISFETQ is provided.
An opening 9A for electrically connecting the capacitor C with the lower electrode 11 is formed. Also, the insulating film 8 has M
The other impurity diffusion region 4 of ISFET Q and bit line BL
An opening 9B is formed to electrically connect the.

【0021】前記開口9Aの内部には容量素子Cの下部
電極11及び拡散防止用導電膜10が埋め込まれてい
る。拡散防止用導電膜10は、MISFETQの一方の
n型不純物拡散領域4と容量素子Cの下部電極11との
間に介在され、p型半導体基板1の珪素が容量素子Cの
強誘電体膜18に拡散するのを防止している。拡散防止
用導電膜10は例えば窒化チタン(TiN)膜で形成され
ている。
The lower electrode 11 of the capacitive element C and the conductive film 10 for preventing diffusion are buried in the opening 9A. The diffusion preventing conductive film 10 is interposed between one n-type impurity diffusion region 4 of the MISFETQ and the lower electrode 11 of the capacitive element C, and silicon of the p-type semiconductor substrate 1 is used for the ferroelectric film 18 of the capacitive element C. To prevent it from spreading to The diffusion preventing conductive film 10 is formed of, for example, a titanium nitride (TiN) film.

【0022】前記開口9Bの内部には導電膜20が埋め
込まれている。この導電膜20は例えば抵抗値を低減す
る不純物が導入された多結晶珪素膜で形成されている。
A conductive film 20 is embedded in the opening 9B. The conductive film 20 is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced.

【0023】前記MISFETQの一方のn型不純物拡
散領域4には、開口9Aの内部に埋め込まれた拡散防止
用導電膜10を介して容量素子Cの下部電極11が電気
的に接続されている。また、MISFETQの他方のn
型不純物拡散領域4には開口9Bの内部に埋め込まれた
導電膜20を介してビット線BLが電気的に接続されて
いる。
The lower electrode 11 of the capacitor C is electrically connected to one n-type impurity diffusion region 4 of the MISFET Q via a diffusion preventing conductive film 10 buried in the opening 9A. Also, the other n of the MISFET Q
Bit line BL is electrically connected to type impurity diffusion region 4 via conductive film 20 embedded in opening 9B.

【0024】前記ビット線BLは、例えば抵抗値を低減
する不純物が導入された多結晶珪素膜及びその表面上に
形成されたタングステンシリサイド(WxSiy)膜で形成
されている。このビット線BLの上面は絶縁膜13で被
覆され、その側面はサイドウォールスペーサ14で被覆
されている。絶縁膜13は例えば酸化珪素膜で形成さ
れ、サイドウォールスペーサ14は窒化珪素膜で形成さ
れている。
The bit line BL is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced and a tungsten silicide (WxSiy) film formed on the surface thereof. The upper surface of the bit line BL is covered with an insulating film 13, and the side surface is covered with a sidewall spacer 14. The insulating film 13 is formed of, for example, a silicon oxide film, and the sidewall spacer 14 is formed of a silicon nitride film.

【0025】前記開口16の側壁面は反応防止膜17で
被覆されている。この反応防止膜17は、絶縁膜15及
び絶縁膜12と強誘電体膜18との間に介在され、絶縁
膜15及び絶縁膜12中の珪素と強誘電体膜18との反
応を防止している。
The side wall surface of the opening 16 is covered with a reaction preventing film 17. The reaction preventing film 17 is interposed between the insulating films 15 and 12 and the ferroelectric film 18 to prevent a reaction between silicon in the insulating films 15 and 12 and the ferroelectric film 18. I have.

【0026】前記容量素子Cの上部電極19の上層に
は、図示していないが、絶縁層及び配線層が複数層形成
されている。
Although not shown, a plurality of insulating layers and wiring layers are formed above the upper electrode 19 of the capacitor C.

【0027】次に、前記メモリセルの製造方法につい
て、図3乃至図7(製造方法を説明するための要部断面
図)を用いて説明する。
Next, a method for manufacturing the memory cell will be described with reference to FIGS. 3 to 7 (cross-sectional views of main parts for describing the manufacturing method).

【0028】まず、単結晶珪素からなるp型半導体基板
1を用意する。
First, a p-type semiconductor substrate 1 made of single crystal silicon is prepared.

【0029】次に、前記p型半導体基板1の素子分離領
域の表面に周知の選択酸化法でフィールド絶縁膜2を形
成する。
Next, a field insulating film 2 is formed on the surface of the element isolation region of the p-type semiconductor substrate 1 by a known selective oxidation method.

【0030】次に、前記p型半導体基板1の素子形成領
域の表面に酸化珪素膜からなるゲート絶縁膜3を形成す
る。
Next, a gate insulating film 3 made of a silicon oxide film is formed on the surface of the element forming region of the p-type semiconductor substrate 1.

【0031】次に、前記ゲート絶縁膜3上及びフィール
ド絶縁膜2上の全面に不純物が導入された多結晶珪素膜
を形成し、その後、前記多結晶珪素膜にパターンニング
を施してワード線WL及びゲート電極5を形成する。
Next, an impurity-doped polycrystalline silicon film is formed on the entire surface of the gate insulating film 3 and the field insulating film 2, and thereafter, the polycrystalline silicon film is patterned to form word lines WL. And a gate electrode 5 are formed.

【0032】次に、前記ゲート電極5及びフィールド絶
縁膜2を不純物導入用マスクとして使用し、p型半導体
基板1の素子形成領域の表面部にn型不純物をイオン打
込み法で導入して、ソース領域及びドレイン領域である
一対のn型不純物拡散領域4を形成する。この工程によ
り、MISFETQが形成される。
Next, using the gate electrode 5 and the field insulating film 2 as a mask for introducing impurities, an n-type impurity is introduced into the surface of the element forming region of the p-type semiconductor substrate 1 by ion implantation to form a source. A pair of n-type impurity diffusion regions 4 as a region and a drain region are formed. By this step, MISFETQ is formed.

【0033】次に、前記ワード線WL上及びゲート電極
5上の全面に酸化珪素膜を形成し、その後、前記酸化珪
素膜に異方性エッチングを施して、ワード線WL及びゲ
ート電極5の夫々の表面を被覆する絶縁膜6を形成す
る。
Next, a silicon oxide film is formed on the entire surface of the word line WL and the gate electrode 5, and thereafter, the silicon oxide film is subjected to anisotropic etching, so that each of the word line WL and the gate electrode 5 is formed. Is formed to cover the surface of the substrate.

【0034】次に、前記絶縁膜6上を含む基板上の全面
に酸化珪素膜からなる絶縁膜7をCVD法で形成する。
この絶縁膜7は50[nm]程度の膜厚で形成する。絶
縁膜7は、後述するビット線の形成工程において下地膜
として使用され、基板表面の露出及びフィールド絶縁膜
2が削られるのを防止する。
Next, an insulating film 7 made of a silicon oxide film is formed on the entire surface of the substrate including the insulating film 6 by a CVD method.
This insulating film 7 is formed with a thickness of about 50 [nm]. The insulating film 7 is used as a base film in a bit line forming process described later, and prevents exposure of the substrate surface and removal of the field insulating film 2.

【0035】次に、前記絶縁膜7上の全面に600[n
m]程度の膜厚の窒化珪素膜をCVD法で形成し、その
後、前記窒化珪素膜にその膜厚に相当する分だけ異方性
エッチングを施して、絶縁膜7で規定された領域内(ワ
ード線間、ゲート電極間及びゲート電極とワード線との
間の領域)に絶縁膜8を埋め込む。ここまでの工程を図
3に示す。
Next, 600 [n] is applied over the entire surface of the insulating film 7.
m] is formed by a CVD method, and then the silicon nitride film is subjected to anisotropic etching by an amount corresponding to the thickness to form a silicon nitride film in a region defined by the insulating film 7 ( The insulating film 8 is embedded between the word lines, between the gate electrodes, and between the gate electrodes and the word lines. The steps so far are shown in FIG.

【0036】次に、前記絶縁膜8に、MISFETQの
一方のn型不純物拡散領域4の表面を露出する開口9A
を形成する。開口9Aの形成は、フォトリソグラフィ技
術及びドライエッチング技術を用いて行う。
Next, an opening 9A exposing the surface of one n-type impurity diffusion region 4 of the MISFET Q is formed in the insulating film 8.
To form The opening 9A is formed using a photolithography technique and a dry etching technique.

【0037】次に、前記開口9Aの内部に窒化チタン膜
からなる拡散防止用導電膜10及び白金膜からなる下部
電極11を選択的に埋め込む。この開口9Aの内部への
拡散防止用導電膜10及び下部電極11の埋め込みは、
例えば50[nm]程度の膜厚の窒化チタン膜及び50
0[nm]程度の膜厚の白金膜を形成し、その後、前記
白金膜、窒化チタン膜をエッチバックして行う。
Next, a conductive film 10 for preventing diffusion composed of a titanium nitride film and a lower electrode 11 composed of a platinum film are selectively embedded in the openings 9A. The diffusion preventing conductive film 10 and the lower electrode 11 are buried in the opening 9A.
For example, a titanium nitride film having a thickness of about 50 [nm] and 50 nm
A platinum film having a thickness of about 0 [nm] is formed, and then the platinum film and the titanium nitride film are etched back.

【0038】次に前記絶縁膜8に、MISFETQの他
方のn型不純物拡散体領域4の表面を露出する開口9B
を形成する。この開口9Bの形成は、フォトリソグラフ
ィ技術及びドライエッチング技術を用いて行う。
Next, an opening 9B exposing the surface of the other n-type impurity diffused region 4 of the MISFET Q is formed in the insulating film 8.
To form The opening 9B is formed using a photolithography technique and a dry etching technique.

【0039】次に、前記開口9Bの内部に不純物が導入
された多結晶珪素膜からなる導電膜20を選択的に埋め
込む。この開口9Bへの導電膜20の埋め込みは、例え
ば500[nm]程度の膜厚の多結晶珪素膜を形成し、
その後、前記多結晶珪素膜に異方性エッチングを施して
行う。なお、開口9Bへの導電膜20の埋め込みは、開
口9Aへの拡散防止膜10及び下部電極11の埋め込み
よりも先に行ってもよい。ここまでの工程を図4に示
す。
Next, a conductive film 20 made of a polycrystalline silicon film into which impurities are introduced is selectively buried in the opening 9B. For embedding the conductive film 20 in the opening 9B, a polycrystalline silicon film having a thickness of, for example, about 500 [nm] is formed.
Thereafter, the polycrystalline silicon film is anisotropically etched. Note that the filling of the conductive film 20 into the opening 9B may be performed before the filling of the diffusion prevention film 10 and the lower electrode 11 into the opening 9A. The steps so far are shown in FIG.

【0040】次に、前記下部電極11上及び導電膜20
上を含む基板上の全面に酸化珪素膜からなる絶縁膜12
をCVD法で形成する。
Next, on the lower electrode 11 and the conductive film 20
An insulating film 12 made of a silicon oxide film on the entire surface of the substrate including the upper surface;
Is formed by a CVD method.

【0041】次に、前記導電膜20上の絶縁膜12を、
フォトリソグラフィ技術及びドライエッチング技術を用
いて除去する。
Next, the insulating film 12 on the conductive film 20 is
It is removed using a photolithography technique and a dry etching technique.

【0042】次に、前記導電膜20上を含む絶縁膜11
上に、不純物が導入された多結晶珪素膜、タングステン
シリサイド膜、200[nm]程度の膜厚の酸化珪素膜
からなる絶縁膜13の夫々を順次形成し、その後、前記
絶縁膜13、タングステンシリサイド膜、多結晶珪素膜
の夫々に順次パターンニングを施して、上面が絶縁膜1
3で被覆されたビット線BLを形成する。
Next, the insulating film 11 including on the conductive film 20
A polycrystalline silicon film doped with an impurity, a tungsten silicide film, and an insulating film 13 made of a silicon oxide film having a thickness of about 200 [nm] are sequentially formed thereon, and thereafter, the insulating film 13 and the tungsten silicide film are formed. The film and the polycrystalline silicon film are sequentially patterned to form an insulating film 1 on the upper surface.
Then, a bit line BL covered with 3 is formed.

【0043】次に、前記絶縁膜13の表面上を含む基板
上の全面に150[nm]程度の膜厚の窒化珪素膜をC
VD法で形成し、その後、前記窒化珪素膜に異方性エッ
チングを施して、ビット線BLの側壁面を被覆するサイ
ドウォールスペーサ14を形成する。
Next, a silicon nitride film having a thickness of about 150 nm is formed on the entire surface of the substrate including the surface of the insulating film 13 by C
Thereafter, the silicon nitride film is subjected to anisotropic etching to form side wall spacers 14 covering the side wall surfaces of the bit lines BL.

【0044】次に、前記下部電極11上の絶縁膜12
を、フォトリソグラフィ技術及びドライエッチング技術
を用いて除去する。ここまでの工程を図5に示す。
Next, the insulating film 12 on the lower electrode 11
Is removed using a photolithography technique and a dry etching technique. The steps so far are shown in FIG.

【0045】次に、前記下部電極11上を含む基板上の
全面に、酸化珪素膜であるBPSG(ron hospho
ilicate lass)膜からなる絶縁膜15をCVD法で
形成し、その後、熱処理を施して絶縁膜15の表面を平
坦化する。この絶縁膜15は、その表面を平坦化するの
に十分な膜厚で形成する必要がある。本実施形態におい
ては、300[nm]程度の膜厚で絶縁膜15を形成し
た。なお、基板上の全面に酸化珪素(SiO2 )膜をCV
D法で形成し、その後、前記酸化珪素膜の全面にレジス
ト膜を形成し、その後、エッチバック処理を施して表面
が平坦化された絶縁膜15を形成してもよい。
Next, on the substrate including the lower electrode 11,
BPSG (silicon oxide film)BronPhospho
SilicateGInsulating film 15 consisting of a (lass) film is formed by CVD method.
After that, heat treatment is performed to flatten the surface of the insulating film 15.
Tan. This insulating film 15 is used for planarizing its surface.
It is necessary to form with sufficient film thickness. In this embodiment
The insulating film 15 is formed to a thickness of about 300 [nm].
Was. Note that silicon oxide (SiO 2)Two ) Film CV
D method, and then a resist is formed on the entire surface of the silicon oxide film.
Film, and then perform an etch-back process to
May be formed as a flattened insulating film 15.

【0046】次に、前記絶縁膜15に下部電極11の表
面を露出する開口16を形成する。この開口16の形成
はフォトリソグラフィ技術とドライエッチング技術を用
いて行う。ここまでの工程を図6に示す。
Next, an opening 16 for exposing the surface of the lower electrode 11 is formed in the insulating film 15. The opening 16 is formed using a photolithography technique and a dry etching technique. The steps so far are shown in FIG.

【0047】次に、前記開口16の側壁面上、開口16
から露出された下部電極11の表面上及び絶縁膜15の
表面上に酸化チタン膜からなる反応防止膜17をスパッ
タ法で形成する。その後、前記反応防止膜17に異方性
エッチングを施し、下部電極11上の反応防止膜17及
び絶縁膜15上の反応防止膜17を選択的に除去する。
この工程において開口16の側壁面は反応防止膜17で
被覆される。
Next, on the side wall surface of the opening 16, the opening 16
A reaction prevention film 17 made of a titanium oxide film is formed on the surface of the lower electrode 11 and the surface of the insulating film 15 exposed by the sputtering method. Thereafter, the reaction preventing film 17 is anisotropically etched to selectively remove the reaction preventing film 17 on the lower electrode 11 and the reaction preventing film 17 on the insulating film 15.
In this step, the side wall surface of the opening 16 is covered with the reaction prevention film 17.

【0048】次に、前記絶縁膜15上及び開口16の内
部に、酸化物強誘電体であるチタン酸ジルコン酸鉛(P
b(TixZr1-x)O3,x=0.5)膜からなる強誘電体膜1
8をゾルゲル法で形成する。使用するゾルは、酢酸鉛、
チタンイソプロポキシド、ジルコニウムイソプロポキシ
ドをメトキシエタノール中で反応させたものである。こ
のゾルゲル液は、メトキシタエタノールを溶媒としてい
るため粘度が低く、開口16の内部を容易に埋め込むこ
とができる。
Next, on the insulating film 15 and inside the opening 16, lead zirconate titanate (P
b (TixZr1-x) O 3 , consisting of x = 0.5) film ferroelectric film 1
8 is formed by a sol-gel method. The sol used is lead acetate,
It is obtained by reacting titanium isopropoxide and zirconium isopropoxide in methoxyethanol. Since this sol-gel solution uses methoxytaethanol as a solvent, the viscosity is low, and the inside of the opening 16 can be easily embedded.

【0049】次に、酸素雰囲気中で650[℃]、2分
間のラピッド・サーマル・アニーリング処理を施し、前
記強誘電体膜18を結晶化させる。ここまでの工程を図
7に示す。
Next, a rapid thermal annealing process is performed at 650 ° C. for 2 minutes in an oxygen atmosphere to crystallize the ferroelectric film 18. The steps so far are shown in FIG.

【0050】次に、前記強誘電体膜18にエッチバック
処理を施し、絶縁膜15上の強誘電体膜18を選択的に
除去することにより、開口16の内部に埋め込まれた強
誘電体膜18が形成される。この後、エッチバック処理
時のダメージを回復させるため、500[℃]、2分間
のラピッド・サーマル・アニーリング処理を施す。
Next, the ferroelectric film 18 is subjected to an etch-back process, and the ferroelectric film 18 on the insulating film 15 is selectively removed, so that the ferroelectric film embedded in the opening 16 is formed. 18 are formed. Thereafter, rapid thermal annealing is performed at 500 ° C. for 2 minutes to recover damage during the etch-back process.

【0051】次に、前記強誘電体膜18上を含む絶縁膜
15上の全面に、50[nm]程度の膜厚の白金膜及び
この白金膜の表面上にタングステン膜を形成し、その
後、タングステン膜の所定の領域上に所定のパターンの
フォトレジストマスクを形成する。
Next, a platinum film having a thickness of about 50 [nm] and a tungsten film on the surface of the platinum film are formed on the entire surface of the insulating film 15 including the ferroelectric film 18. A photoresist mask having a predetermined pattern is formed on a predetermined region of the tungsten film.

【0052】次に、前記フォトレジストマスクをエッチ
ングマスクとして使用し、前記タングステン膜、白金膜
の夫々にアルゴンガスを用いたスパッタエッチング法で
順次ドライエッチング加工を施して、白金膜及びタング
ステン膜からなる上部電極19を形成する。この工程に
より、図2に示すように、絶縁膜15の開口16内に強
誘電体膜18を埋め込んだ容量素子Cが形成されると共
に、MISFETQ及び容量素子Cを有するメモリセル
が形成される。
Next, using the photoresist mask as an etching mask, each of the tungsten film and the platinum film is sequentially subjected to dry etching by a sputter etching method using argon gas to form a platinum film and a tungsten film. An upper electrode 19 is formed. By this step, as shown in FIG. 2, a capacitor C in which the ferroelectric film 18 is embedded in the opening 16 of the insulating film 15 is formed, and a memory cell having the MISFET Q and the capacitor C is formed.

【0053】この後、前記上部電極19の上層に絶縁
層、配線層を形成し、最終保護膜にボンディング開口を
形成することにより半導体装置がほぼ完成する。
Thereafter, an insulating layer and a wiring layer are formed on the upper electrode 19, and a bonding opening is formed in the final protective film, whereby the semiconductor device is almost completed.

【0054】このように、本実施形態によれば、容量素
子Cを、絶縁膜に形成された開口16内に強誘電体膜1
8を埋め込んだ構造で構成することにより、容量素子C
の面積は開口16の面積で規定されると共に、強誘電体
膜18はエッチング加工を施さないでパターン化される
ので、強誘電体膜18の外周縁部において結晶欠陥を生
じることなく、また、上部電極19と下部電極11との
間において短絡を生じることなく、強誘電体膜18を用
いた容量素子Cの微細化を図ることができる。
As described above, according to the present embodiment, the capacitor C is placed in the opening 16 formed in the insulating film.
8 has a structure in which the capacitive element C is embedded.
Is defined by the area of the opening 16 and the ferroelectric film 18 is patterned without being subjected to etching, so that no crystal defects occur at the outer peripheral portion of the ferroelectric film 18 and The capacitance element C using the ferroelectric film 18 can be miniaturized without causing a short circuit between the upper electrode 19 and the lower electrode 11.

【0055】また、容量素子Cの微細化を図ることがで
きるので、容量素子C及びMISFETQを有するメモ
リセルを備えた半導体装置の集積度を高めることができ
る。
Further, since the capacitance element C can be miniaturized, the degree of integration of a semiconductor device having a memory cell having the capacitance element C and the MISFETQ can be increased.

【0056】また、容量素子Cの形成後も平坦なメモリ
セル構造が得られるので、容量素子Cの上層における配
線の形成が容易となる。
Further, since a flat memory cell structure can be obtained even after the formation of the capacitance element C, it is easy to form a wiring in an upper layer of the capacitance element C.

【0057】また、開口16の側壁面を、絶縁膜中の珪
素と強誘電体膜18との反応を防止する反応防止膜17
で被覆することにより、珪素による強誘電体膜18の劣
化を防止できるので、絶縁膜の開口16内に強誘電体膜
18を埋め込んだ容量素子Cの信頼性を高めることがで
きる。
The reaction preventing film 17 for preventing the reaction between silicon in the insulating film and the ferroelectric film 18 is formed on the side wall surface of the opening 16.
, The deterioration of the ferroelectric film 18 due to silicon can be prevented, so that the reliability of the capacitor C in which the ferroelectric film 18 is embedded in the opening 16 of the insulating film can be improved.

【0058】また、容量素子Cの下部電極11とMIS
FETQの一方の不純物拡散領域4との間に拡散防止用
導電膜10を介在することにより、基板中の珪素が強誘
電体膜18に拡散するのを防止できるので、珪素による
強誘電体膜18の劣化を防止でき、絶縁膜の開口16内
に強誘電体膜18を埋め込んだ容量素子Cの信頼性を高
めることができる。
The lower electrode 11 of the capacitor C and the MIS
By interposing the diffusion preventing conductive film 10 between the impurity diffusion region 4 and one of the impurity diffusion regions 4 of the FET Q, diffusion of silicon in the substrate into the ferroelectric film 18 can be prevented. Can be prevented, and the reliability of the capacitor C in which the ferroelectric film 18 is embedded in the opening 16 of the insulating film can be improved.

【0059】なお、本実施形態は、強誘電体膜18とし
てチタン酸ジルコン酸鉛(Pb(TixZr1-x)O3,x=0.
5)を例として説明したが、組成の異なるチタン酸ジルコ
ン酸鉛(Pb(TixZr1-x)O3,x=0-1)、チタン酸バリ
ウムストロンチウム((BaxSr1-x)TiO3,x=0-
1)、チタン酸ジルコン酸バリウム鉛(PbxBa1-x)
(TixZr1-x)O3,x=0-1)、((1-x)Pb(B′,B″)
3(B′はMg+2,Ni+2,Fe+2,Zn+2のいずれかの元
素,B″はNb+5,Ta+5,W+6のいずれかの元素)-xPb
TiO3(0<x<1))、ビスマス系層状強誘電体を用い
ても同様の効果が得られる。
In the present embodiment, as the ferroelectric film 18, lead zirconate titanate (Pb (TixZr1-x) O 3 , x = 0.
5) The has been described as an example, different lead zirconate titanate (Pb (TixZr1-x) compositions O 3, x = 0-1), barium strontium titanate ((BaxSr1-x) TiO 3 , x = 0 -
1), Lead barium zirconate titanate (PbxBa1-x)
(TixZr1-x) O 3, x = 0-1), ((1-x) Pb (B ', B ")
O 3 (B 'is any of Mg + 2, Ni + 2, Fe + 2, Zn + 2, B ″ is any of Nb + 5, Ta + 5, W + 6) -xPb
Similar effects can be obtained by using TiO 3 (0 <x <1) and a bismuth-based layered ferroelectric.

【0060】また、本実施形態は、絶縁膜15上の強誘
電体膜18の除去をエッチバック法を例として説明した
が、CMP(hemical echnical olishing)法で行
ってもよい。この場合、より平坦なメモリセル構造が得
られる。
[0060] Further, this embodiment has been described removal of the ferroelectric film 18 on the insulating film 15 as an example an etch back method may be performed by CMP (C hemical M echnical P olishing ) method. In this case, a flatter memory cell structure can be obtained.

【0061】また、本実施形態は、反応防止膜17を窒
化チタン膜で形成した場合について説明したが、反応防
止膜17は酸化ジルコン膜で形成してもよい。この場合
においても、絶縁膜中の珪素と強誘電体膜18との反応
を防止できる。
In this embodiment, the case where the reaction preventing film 17 is formed of a titanium nitride film has been described. However, the reaction preventing film 17 may be formed of a zircon oxide film. Also in this case, the reaction between silicon in the insulating film and the ferroelectric film 18 can be prevented.

【0062】(実施形態2)図8は、本発明の実施形態
2である半導体装置のメモリアレイ部の要部平面図であ
り、図9及び図10は、前記半導体装置の製造方法を説
明するための要部断面図である。なお、図8乃至図10
においては、図面を見易くするため図示を簡略化してい
る。また、図9及び図10は図8に示すA−A線に沿っ
て切った要部断面図である。
(Embodiment 2) FIG. 8 is a plan view of a main part of a memory array portion of a semiconductor device according to Embodiment 2 of the present invention. FIGS. 9 and 10 illustrate a method of manufacturing the semiconductor device. FIG. 2 is a cross-sectional view of a main part for the embodiment. 8 to 10
, The illustration is simplified to make the drawing easier to see. 9 and 10 are cross-sectional views of main parts taken along line AA shown in FIG.

【0063】前述の実施形態1では、絶縁膜8の開口9
Aの内部に拡散防止用導電膜10及び下部電極11を埋
め込んだ構造で構成したが、図9及び図10に示すよう
に、絶縁膜15の開口16の底面部に拡散防止用導電膜
10及び下部電極11を設けた構造で構成してもよい。
この構造は以下のようにして形成される。
In the first embodiment, the opening 9 in the insulating film 8
Although the structure is such that the conductive film 10 for diffusion prevention and the lower electrode 11 are embedded in the inside of A, as shown in FIGS. A structure having the lower electrode 11 may be used.
This structure is formed as follows.

【0064】まず、前述の実施形態1と同様の製造プロ
セスを施し、図3に示す状態まで、即ち絶縁膜8まで形
成する。
First, the same manufacturing process as in the first embodiment is performed to form the structure up to the state shown in FIG.

【0065】次に、前記絶縁膜8に、MISFETQの
一方のn型不純物拡散領域4の表面を露出する開口9A
を形成すると共に、MISFETQの他方のn型不純物
拡散領域4の表面を露出する開口9Bを形成する。この
開口9A、9Bの夫々の形成は、フォトリソグラフィ技
術及びドライエッチング技術を用いて行う。
Next, an opening 9A exposing the surface of one n-type impurity diffusion region 4 of the MISFET Q is formed in the insulating film 8.
And an opening 9B exposing the surface of the other n-type impurity diffusion region 4 of the MISFETQ. Each of the openings 9A and 9B is formed using a photolithography technique and a dry etching technique.

【0066】次に、前記開口9A、開口9Bの夫々の内
部に不純物が導入された多結晶珪素膜からなる導電膜2
0を選択的に埋め込む。この開口9A及び開口9Bへの
導電膜20の埋め込みは、例えば600[nm]程度の
膜厚の多結晶珪素膜を形成し、その後、前記多結晶珪素
膜にその膜厚に相当する分だけ異方性エッチングを施し
て行う。
Next, the conductive film 2 made of a polycrystalline silicon film having impurities introduced into the openings 9A and 9B, respectively.
0 is selectively embedded. The conductive film 20 is buried in the openings 9A and 9B by forming a polycrystalline silicon film having a thickness of, for example, about 600 [nm], and then different from the polycrystalline silicon film by an amount corresponding to the film thickness. Performed by performing anisotropic etching.

【0067】次に、前記導電膜20上を含む基板上の全
面に酸化珪素膜からなる絶縁膜12をCVD法で形成
し、その後、前記開口9Bの内部に埋め込まれた導電膜
20上の絶縁膜11を、フォトリソグラフィ技術及びド
ライエッチング技術を用いて除去し、その後、前述の実
施形態1と同様の製造プロセスを施してサイドウォール
スペーサ14までを形成する。
Next, an insulating film 12 made of a silicon oxide film is formed on the entire surface of the substrate including the conductive film 20 by a CVD method, and thereafter, the insulating film 12 on the conductive film 20 embedded in the opening 9B is formed. The film 11 is removed by using a photolithography technique and a dry etching technique, and thereafter, the same manufacturing process as in the first embodiment is performed to form up to the sidewall spacers 14.

【0068】次に、前記開口9Aの内部に埋め込まれた
導電膜20上の絶縁膜12を選択的に除去し、その後、
前記導電膜20上を含む基板上の全面に、酸化珪素膜で
あるBPSG膜からなる絶縁膜15をCVD法で形成
し、その後、熱処理を施して絶縁膜15の表面を平坦化
する。この絶縁膜15は、その表面を平坦化するのに十
分な膜厚で形成する必要がある。本実施形態において
は、500[nm]程度の膜厚で絶縁膜15を形成し
た。なお、基板上の全面に酸化珪素(SiO2 )膜をCV
D法で形成し、その後、前記酸化珪素膜の全面にレジス
ト膜を形成し、その後、エッチバック処理を施して表面
が平坦化された絶縁膜15を形成してもよい。
Next, the insulating film 12 on the conductive film 20 embedded in the opening 9A is selectively removed.
An insulating film 15 made of a BPSG film, which is a silicon oxide film, is formed on the entire surface of the substrate including the conductive film 20 by a CVD method, and then a heat treatment is performed to flatten the surface of the insulating film 15. The insulating film 15 needs to be formed with a thickness sufficient to flatten the surface. In the present embodiment, the insulating film 15 is formed with a thickness of about 500 [nm]. A silicon oxide (SiO 2 ) film is formed on the entire surface of the substrate by CV.
The insulating film 15 may be formed by the method D, and thereafter, a resist film is formed on the entire surface of the silicon oxide film, and thereafter, an etch-back process is performed to form the insulating film 15 whose surface is flattened.

【0069】次に、前記絶縁膜15に導電膜20の表面
を露出する開口16を形成する。この開口16の形成は
フォトリソグラフィ技術とドライエッチング技術を用い
て行う。
Next, an opening 16 for exposing the surface of the conductive film 20 is formed in the insulating film 15. The opening 16 is formed using a photolithography technique and a dry etching technique.

【0070】次に、前記開口16の側壁面上、開口16
から露出された導電膜20の表面上及び絶縁膜15の表
面上に酸化チタン膜からなる反応防止膜17をスパッタ
法で形成する。その後、前記反応防止膜16に異方性エ
ッチングを施し、導電膜20上の反応防止膜17及び絶
縁膜15上の反応防止膜17を選択的に除去する。この
工程において開口16の側壁面は反応防止膜17で被覆
される。ここまでの工程を図9に示す。
Next, on the side wall surface of the opening 16, the opening 16
A reaction prevention film 17 made of a titanium oxide film is formed on the surface of the conductive film 20 and the surface of the insulating film 15 exposed by the sputtering method. Thereafter, the reaction preventing film 16 is subjected to anisotropic etching to selectively remove the reaction preventing film 17 on the conductive film 20 and the reaction preventing film 17 on the insulating film 15. In this step, the side wall surface of the opening 16 is covered with the reaction prevention film 17. The steps so far are shown in FIG.

【0071】次に、前記開口16の底面部に、50[n
m]程度の膜厚の窒化チタン膜からなる拡散防止用導電
膜10及び100[nm]程度の膜厚の白金膜からなる
下部電極11を選択的に形成する。拡散防止用導電膜1
0及び下部電極11は、方向性を有する蒸着法などで形
成して側壁部に殆ど付着しないようにし、成膜後側壁部
の付着物をエッチングして除去する。
Next, 50 [n] is applied to the bottom of the opening 16.
m] and a lower electrode 11 made of a platinum film having a thickness of about 100 [nm] are selectively formed. Diffusion prevention conductive film 1
The 0 and lower electrodes 11 are formed by a directional evaporation method or the like so that they hardly adhere to the side wall, and after the film is formed, the deposits on the side wall are removed by etching.

【0072】次に、前記絶縁膜15上及び開口16内
に、酸化物強誘電体であるチタン酸ジルコン酸鉛からな
る強誘電体膜18をゾルゲル法で形成する。
Next, a ferroelectric film 18 of lead zirconate titanate, which is an oxide ferroelectric, is formed on the insulating film 15 and in the opening 16 by a sol-gel method.

【0073】次に、酸素雰囲気中で650[℃]、2分
間のラピッド・サーマル・アニーリング処理を施し、前
記強誘電体膜18を結晶化させる。
Next, a rapid thermal annealing process is performed for 2 minutes at 650 ° C. in an oxygen atmosphere to crystallize the ferroelectric film 18.

【0074】次に、前記強誘電体膜18にエッチバック
処理を施し、絶縁膜15上の強誘電体膜18を選択的に
除去することにより、開口16内に埋め込まれた強誘電
体膜18が形成される。この後、エッチバック処理時の
ダメージを回復させるため、500[℃]、2分間のラ
ピッド・サーマル・アニーリング処理を施す。
Next, the ferroelectric film 18 is subjected to an etch-back process, and the ferroelectric film 18 on the insulating film 15 is selectively removed, whereby the ferroelectric film 18 embedded in the opening 16 is removed. Is formed. Thereafter, rapid thermal annealing is performed at 500 ° C. for 2 minutes to recover damage during the etch-back process.

【0075】次に、前述の実施形態と同様の製造プロセ
スで上部電極19を形成することにより、図10に示す
構造のメモリセルが形成される。このメモリセル構造で
は、図8に示すように、実施形態1と比較して容量素子
Cの面積を広くとることができる。
Next, a memory cell having the structure shown in FIG. 10 is formed by forming the upper electrode 19 in the same manufacturing process as in the above-described embodiment. In this memory cell structure, as shown in FIG. 8, the area of the capacitor C can be made larger than in the first embodiment.

【0076】(実施形態3)前述の実施形態2では、拡
散防止用導電膜10及び下部電極11を方向性のある成
膜方法で形成した例について説明したが、本実施形態3
のようにリフトオフ法で形成してもよい。
(Embodiment 3) In Embodiment 2 described above, an example was described in which the diffusion preventing conductive film 10 and the lower electrode 11 were formed by a directional film forming method.
Alternatively, it may be formed by a lift-off method.

【0077】まず、前述の実施形態2と同様に、酸化珪
素膜であるBPSG膜からなる絶縁膜15をCVD法で
形成し、その後、熱処理を施して絶縁膜15の表面を平
坦化する。
First, as in the second embodiment, an insulating film 15 made of a BPSG film, which is a silicon oxide film, is formed by a CVD method, and then a heat treatment is performed to flatten the surface of the insulating film 15.

【0078】次に、前記絶縁膜15上に所定のパターン
からなるフォトレジスト膜25を形成し、その後、前記
フォトレジスト膜25をエッチングマスクとして用いて
前記絶縁膜15にパターンニングを施して開口16を形
成する。
Next, a photoresist film 25 having a predetermined pattern is formed on the insulating film 15, and thereafter, the insulating film 15 is patterned using the photoresist film 25 as an etching mask to form an opening 16. To form

【0079】次に、前述の実施形態2と同様に、前記開
口16の側壁面に反応防止膜17を形成し、その後、図
11(要部断面図)に示すように、前記開口16の底面部
及びフォトレジスト膜25上に窒化チタン膜10A、白
金膜11Aの夫々を順次形成する。
Next, a reaction preventing film 17 is formed on the side wall surface of the opening 16 in the same manner as in the second embodiment, and thereafter, as shown in FIG. A titanium nitride film 10A and a platinum film 11A are sequentially formed on the portion and the photoresist film 25.

【0080】次に、前記フォトレジスト膜25を除去す
ると共に、このフォトレジスト膜25上の窒化チタン膜
10A、白金膜11Aの夫々を除去することにより、拡
散防止用導電膜及び下部電極が形成される。
Next, by removing the photoresist film 25 and removing the titanium nitride film 10A and the platinum film 11A on the photoresist film 25, a diffusion preventing conductive film and a lower electrode are formed. You.

【0081】(実施形態4)図12は、本発明の実施形
態4である半導体装置のメモリアレイ部の要部平面図で
あり、図13及び図14は、前記半導体装置の製造方法
を説明するための要部断面図である。なお、図12乃至
図14においては、図面を見易くするため図示を簡略化
している。また、図13及び図14は図8に示すA−A
線に沿って切った要部断面図である。
(Embodiment 4) FIG. 12 is a plan view of a main part of a memory array section of a semiconductor device according to Embodiment 4 of the present invention. FIGS. 13 and 14 illustrate a method of manufacturing the semiconductor device. FIG. 2 is a cross-sectional view of a main part for the embodiment. 12 to 14 are simplified to make the drawings easier to see. FIGS. 13 and 14 show AA shown in FIG.
It is principal part sectional drawing cut | disconnected along the line.

【0082】前述の実施形態1から3では、ビット線が
容量素子と同一平面内にある構造となっていたが、ビッ
ト線を容量素子の上層部に形成することにより、更にセ
ル当りの容量素子の面積を広くすることができる。
In the first to third embodiments, the bit line is formed in the same plane as the capacitance element. However, by forming the bit line in the upper layer of the capacitance element, the capacitance element per cell is further increased. Area can be increased.

【0083】図13に示すように、絶縁膜15を形成
し、その後、前記絶縁膜15に開口16を形成し、その
後、前記開口16の側壁面に反応防止膜17を形成し、
その後、前記開口16の底面部に拡散防止用導電膜1
0、下部電極11の夫々を形成し、その後、前記開口1
6の内部に強誘電体膜18を埋め込んで形成し、その
後、上部電極19を形成する。この工程により容量素子
Cが形成される。
As shown in FIG. 13, an insulating film 15 is formed, then an opening 16 is formed in the insulating film 15, and then a reaction preventing film 17 is formed on the side wall surface of the opening 16.
Thereafter, the diffusion preventing conductive film 1 is formed on the bottom of the opening 16.
0, each of the lower electrodes 11 is formed, and then the opening 1 is formed.
6, a ferroelectric film 18 is buried and formed, and then an upper electrode 19 is formed. Through this step, the capacitor C is formed.

【0084】次に、前記上部電極19上を含む基板上の
全面に酸化珪素膜からなる絶縁膜26を形成し、その
後、前記絶縁膜26及び絶縁膜15に、開口9Bに埋め
込まれた導電膜20の表面を露出する開口27を形成
し、その後、前記開口27に導電膜28を埋め込んで形
成し、その後、図14に示すように、前記絶縁膜26上
に導電膜28と電気的に接続されるビット線BLを形成
する。
Next, an insulating film 26 made of a silicon oxide film is formed on the entire surface of the substrate including the upper electrode 19, and thereafter, a conductive film embedded in the opening 9 B is formed in the insulating film 26 and the insulating film 15. An opening 27 that exposes the surface of the substrate 20 is formed, and then a conductive film 28 is formed by embedding the conductive film 28 in the opening 27. Thereafter, as shown in FIG. The bit line BL to be formed is formed.

【0085】本実施形態のメモリセル構造では更に容量
素子Cの面積を広くすることができ、強誘電体膜18の
埋め込みも容易である。
In the memory cell structure of the present embodiment, the area of the capacitance element C can be further increased, and the ferroelectric film 18 can be easily buried.

【0086】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
As described above, the invention made by the present inventor is:
Although specifically described based on the embodiment, the present invention
It is needless to say that the present invention is not limited to the above-described embodiment, but can be variously modified without departing from the scope of the invention.

【0087】[0087]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

【0088】本発明によれば、強誘電体膜の外周縁部に
おいて結晶欠陥を生じることなく、また、上部電極と下
部電極との間において短絡を生じることなく、強誘電体
膜を用いた容量素子Cの微細化を図ることができる。
According to the present invention, the capacitance using the ferroelectric film can be reduced without causing crystal defects at the outer peripheral portion of the ferroelectric film and without causing a short circuit between the upper electrode and the lower electrode. The element C can be miniaturized.

【0089】また、容量素子の微細化を図ることができ
るので、容量素子及びMISFETを有するメモリセル
を備えた半導体装置の集積度を高めることができる。
Further, since the size of the capacitor can be reduced, the degree of integration of a semiconductor device having a memory cell having the capacitor and the MISFET can be increased.

【0090】また、容量素子の形成後も平坦なメモリセ
ル構造が得られるので、容量素子の上層における配線の
形成が容易となる。
Further, since a flat memory cell structure can be obtained even after the formation of the capacitor, it is easy to form the wiring in the upper layer of the capacitor.

【0091】また、絶縁膜の開口内に強誘電体膜を埋め
込んだ容量素子Cの信頼性を高めることができる。
Further, the reliability of the capacitor C in which the ferroelectric film is embedded in the opening of the insulating film can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施形態1である半導体装置のメモリ
アレイ部の要部平面図である。
FIG. 1 is a plan view of a main part of a memory array section of a semiconductor device according to a first embodiment of the present invention;

【図2】図1に示すA−A線に沿って切った要部断面図
である。
FIG. 2 is a cross-sectional view of an essential part taken along line AA shown in FIG.

【図3】前記半導体装置の製造方法を説明するための要
部断面図である。
FIG. 3 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図4】前記半導体装置の製造方法を説明するための要
部断面図である。
FIG. 4 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図5】前記半導体装置の製造方法を説明するための要
部断面図である。
FIG. 5 is a fragmentary cross-sectional view for describing the method for manufacturing the semiconductor device.

【図6】前記半導体装置の製造方法を説明するための要
部断面図である。
FIG. 6 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図7】前記半導体装置の製造方法を説明するための要
部断面図である。
FIG. 7 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図8】本発明の実施形態2である半導体装置のメモリ
アレイ部の要部平面図である。
FIG. 8 is a plan view of a main part of a memory array section of a semiconductor device according to a second embodiment of the present invention;

【図9】前記半導体装置の製造方法を説明するための要
部断面図である。
FIG. 9 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図10】前記半導体装置の製造方法を説明するための
要部断面図である。
FIG. 10 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図11】本発明の実施形態3である半導体装置の製造
方法を説明するための要部断面図である。
FIG. 11 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device of the third embodiment of the present invention.

【図12】本発明の実施形態4である半導体装置のメモ
リアレイ部の要部平面図である。
FIG. 12 is a plan view of a main part of a memory array section of a semiconductor device according to a fourth embodiment of the present invention;

【図13】前記半導体装置の製造方法を説明するための
要部断面図である。
FIG. 13 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device.

【図14】前記半導体装置の製造方法を説明するための
要部断面図である。
FIG. 14 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device;

【符号の説明】[Explanation of symbols]

1…p型半導体基板、1A…素子形成領域、2…フィー
ルド絶縁膜、3…ゲート絶縁膜、4…n型不純物拡散領
域、5…ゲート電極、6,7,8…絶縁膜、9A,9B
…開口、10…拡散防止用導電膜、11…下部電極、1
2,13…絶縁膜、14…サイドウォールスペーサ、1
5…絶縁膜、16…開口、17…反応防止膜、18…強
誘電体膜、19…上部電極、20…導電膜、25…フォ
トレジスト膜、26…絶縁膜、27…開口、28…導電
膜、Q…MISFET、C…容量素子、WL…ワード
線、BL…ビット線。
DESCRIPTION OF SYMBOLS 1 ... p-type semiconductor substrate, 1A ... element formation area, 2 ... field insulating film, 3 ... gate insulating film, 4 ... n-type impurity diffusion region, 5 ... gate electrode, 6, 7, 8 ... insulating film, 9A, 9B
... opening, 10 ... a conductive film for diffusion prevention, 11 ... lower electrode, 1
2, 13: insulating film, 14: sidewall spacer, 1
Reference Signs List 5: insulating film, 16: opening, 17: reaction preventing film, 18: ferroelectric film, 19: upper electrode, 20: conductive film, 25: photoresist film, 26: insulating film, 27: opening, 28: conductive Film: Q: MISFET, C: Capacitance element, WL: Word line, BL: Bit line.

Claims (13)

【特許請求の範囲】[Claims] 【請求項1】 下部電極上に強誘電体膜、上部電極の夫
々が順次積層された容量素子を有する半導体装置であっ
て、前記容量素子が、絶縁膜に形成された開口内に前記
強誘電体膜を埋め込んだ構造で構成されていることを特
徴とする半導体装置。
1. A semiconductor device having a capacitor in which a ferroelectric film and an upper electrode are sequentially stacked on a lower electrode, wherein the capacitor is disposed in an opening formed in an insulating film. A semiconductor device having a structure in which a body film is embedded.
【請求項2】 半導体基板に形成された一対の不純物拡
散領域をソース領域及びドレイン領域とするMISFE
Tと、前記MISFETの一方の不純物拡散領域に下部
電極が電気的に接続され、かつ前記下部電極上に強誘電
体膜、上部電極の夫々が順次積層された容量素子を有す
るメモリセルを備えた半導体装置であって、前記容量素
子が、前記半導体基板上の絶縁膜に形成された開口内に
前記強誘電体膜を埋め込んだ構造で構成されていること
を特徴とする半導体装置。
2. A MISFE having a pair of impurity diffusion regions formed in a semiconductor substrate as a source region and a drain region.
And a memory cell having a capacitive element in which a lower electrode is electrically connected to one of the impurity diffusion regions of the MISFET and a ferroelectric film and an upper electrode are sequentially stacked on the lower electrode. A semiconductor device, wherein the capacitance element has a structure in which the ferroelectric film is embedded in an opening formed in an insulating film on the semiconductor substrate.
【請求項3】 前記開口の側壁面は、前記絶縁膜と強誘
電体膜との反応を防止する反応防止膜で被覆されている
ことを特徴とする請求項1又は請求項2に記載の半導体
装置。
3. The semiconductor according to claim 1, wherein a side wall surface of the opening is covered with a reaction prevention film for preventing a reaction between the insulating film and the ferroelectric film. apparatus.
【請求項4】 前記反応防止膜は、酸化チタン膜又は酸
化ジルコン膜からなることを特徴とする請求項3に記載
の半導体装置。
4. The semiconductor device according to claim 3, wherein said reaction prevention film is made of a titanium oxide film or a zircon oxide film.
【請求項5】 前記容量素子の下部電極と前記MISF
ETの一方の不純物拡散領域との間に少なくとも拡散防
止用導電膜が介在されていることを特徴とする請求項2
に記載の半導体装置。
5. The lower electrode of the capacitive element and the MISF
3. A diffusion preventing conductive film is interposed between at least one of the impurity diffusion regions of the ET.
3. The semiconductor device according to claim 1.
【請求項6】 前記拡散防止用導電膜は窒化チタン膜か
らなることを特徴とする請求項5に記載の半導体装置。
6. The semiconductor device according to claim 5, wherein the diffusion preventing conductive film is made of a titanium nitride film.
【請求項7】 前記下部電極は、白金若しくは白金を主
成分とする膜からなることを特徴とする請求項1乃至請
求項6のうちいずれか1項に記載の半導体装置。
7. The semiconductor device according to claim 1, wherein the lower electrode is made of platinum or a film containing platinum as a main component.
【請求項8】 前記強誘電体膜は、酸化物強誘電体から
なることを特徴とする請求項1乃至請求項7のうちいず
れか1項に記載の半導体装置。
8. The semiconductor device according to claim 1, wherein the ferroelectric film is made of an oxide ferroelectric.
【請求項9】 前記酸化物強誘電体は、チタン酸ジルコ
ン酸鉛、チタン酸バリウムストロンチウム、チタン酸ジ
ルコン酸バリウム鉛、((1-x)Pb(B′,B″)O
3(B′はMg+2,Ni+2,Fe+2,Zn+2のいずれかの元
素,B″はNb+5,Ta+5,W+6のいずれかの元素)-xPbT
iO3(0<x<1))、ビスマス系層状強誘電体のうちいず
れかであることを特徴とする請求項8に記載の半導体装
置。
9. The oxide ferroelectric includes lead zirconate titanate, barium strontium titanate, lead barium zirconate titanate, ((1-x) Pb (B ', B ") O
3 (B 'is any of Mg + 2, Ni + 2, Fe + 2, Zn + 2, B "is any of Nb + 5, Ta + 5, W + 6) -xPbT
9. The semiconductor device according to claim 8, wherein the semiconductor device is one of SiO 3 (0 <x <1)) and a bismuth-based layered ferroelectric.
【請求項10】 下部電極上に強誘電体膜、上部電極の
夫々が順次積層された容量素子を有する半導体装置の製
造方法であって、絶縁膜に開口を形成し、前記絶縁膜上
及び開口内に強誘電体膜を形成し、前記絶縁膜上の強誘
電体膜を選択的に除去する工程を備えたことを特徴とす
る半導体装置の製造方法。
10. A method of manufacturing a semiconductor device having a capacitor in which a ferroelectric film and an upper electrode are sequentially stacked on a lower electrode, wherein an opening is formed in the insulating film, and the opening is formed on the insulating film. Forming a ferroelectric film therein and selectively removing the ferroelectric film on the insulating film.
【請求項11】 半導体基板に形成された一対の不純物
拡散領域をソース領域及びドレイン領域とするMISF
ETと、前記MISFETの一方の不純物拡散領域に下
部電極が電気的に接続され、かつ前記下部電極上に強誘
電体膜、上部電極の夫々が順次積層された容量素子を有
するメモリセルを備えた半導体装置の製造方法であっ
て、半導体基板上の絶縁膜に開口を形成し、前記絶縁膜
上及び開口内に強誘電体膜を形成し、前記絶縁膜上の強
誘電体膜を選択的に除去する工程を備えたことを特徴と
する半導体装置の製造方法。
11. A MISF having a pair of impurity diffusion regions formed in a semiconductor substrate as a source region and a drain region
A memory cell having a ET and a capacitive element in which a lower electrode is electrically connected to one of the impurity diffusion regions of the MISFET, and a ferroelectric film and an upper electrode are sequentially stacked on the lower electrode. A method of manufacturing a semiconductor device, comprising: forming an opening in an insulating film on a semiconductor substrate; forming a ferroelectric film on the insulating film and in the opening; and selectively forming the ferroelectric film on the insulating film. A method for manufacturing a semiconductor device, comprising a step of removing.
【請求項12】 前記強誘電体膜はゾルゲル法若しくは
CVD法で形成されることを特徴とする請求項10又は
請求項11に記載の半導体装置の製造方法。
12. The method according to claim 10, wherein the ferroelectric film is formed by a sol-gel method or a CVD method.
【請求項13】 前記絶縁膜上の強誘電体膜の除去は、
CMP法若しくはエッチバック法で行われることを特徴
とする請求項10又は請求項11に記載の半導体装置の
製造方法。
13. The method of removing a ferroelectric film on an insulating film,
The method according to claim 10, wherein the method is performed by a CMP method or an etch-back method.
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* Cited by examiner, † Cited by third party
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JP2020043371A (en) * 2011-10-13 2020-03-19 株式会社半導体エネルギー研究所 Semiconductor device

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