JPH1022472A - Manufacture of semiconductor storage device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に係り、特に、高容量のスタックトキャパシタ
を用いるＤＲＡＭ半導体装置の製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly to a method for manufacturing a DRAM semiconductor device using a high-capacity stacked capacitor.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図５はかかる
従来のスタックト構造のキャパシタの製造工程断面図で
ある。 （１）まず、図５（ａ）に示すように、Ｐ+ 形シリコン
基板１に選択酸化法（以下、ＬＯＣＯＳ法という）によ
り、フィールド酸化膜２を形成した後、通常の熱酸化を
行い、露出している基板上に、７０〜２００Åの厚さの
酸化膜３を形成する。その後、低圧化学的気相成長法
（以下、ＬＰＣＶＤという）等により、１０００〜２０
００Åの厚さの多結晶シリコン膜４を堆積し、それにＰ
ＯＣｌ3 をドープし、次に、ＷＳｉｘ膜５を１０００〜
２５００Å堆積する。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there are the following. FIG. 5 is a sectional view showing a manufacturing process of such a conventional capacitor having a stacked structure. (1) First, as shown in FIG. 5A, after a field oxide film 2 is formed on a P + type silicon substrate 1 by a selective oxidation method (hereinafter, referred to as a LOCOS method), normal thermal oxidation is performed. An oxide film 3 having a thickness of 70 to 200 ° is formed on the exposed substrate. Then, 1000 to 20 by low pressure chemical vapor deposition (hereinafter referred to as LPCVD) or the like.
A polycrystalline silicon film 4 having a thickness of 00.
The OCl 3 doped, then, 1000 to the WSix film 5
2500Å is deposited.
【０００３】（２）次いで、図５（ｂ）に示すように、
ホトリソグラフィ法により、ゲートエッチングを行い、
ゲート電極６を形成する。続いて、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ−Ｄｉｆｆｕｓｅｄ−Ｄｒａｉｎ）構造を形成する
ために、ＮチャネルＬＤＤホトリソ後、リンイオン注入
７を行う。低拡散ドレイン部にリンイオン注入層８が形
成される。(2) Next, as shown in FIG.
Perform gate etching by photolithography,
The gate electrode 6 is formed. Subsequently, LDD (Light
In order to form a (ly-diffused-drain) structure, phosphorus ion implantation 7 is performed after the N-channel LDD photolithography. A phosphorus ion implanted layer 8 is formed in the low diffusion drain portion.
【０００４】（３）次に、ＬＰ−ＴＥＯＳ（Ｔｅｔｒａ
Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を用い
て、ＮＳＧ膜を１０００〜２５００Åの厚さに堆積した
後、反応性イオンエッチング法（以下、ＲＩＥ法とい
う）等の異方性エッチングにより、ＮＳＧ膜の全面エッ
チングを行うと、図５（ｃ）に示すように、ゲート電極
６の側部にサイドウォール９が形成される。(3) Next, LP-TEOS (Tetra
After an NSG film is deposited to a thickness of 1000 to 2500 ° using Ethyl Ortho Silicate, the entire surface of the NSG film is etched by anisotropic etching such as reactive ion etching (hereinafter referred to as RIE). As shown in FIG. 5C, a sidewall 9 is formed on the side of the gate electrode 6.
【０００５】（４）次に、図５（ｄ）に示すように、熱
酸化により、シリコン基板上ならびにゲート電極を酸化
膜１０で覆った後、Ｎチャネルソース／ドレインイオン
注入ホトリソ後、Ａｓ+ イオン注入１１を行い、窒素雰
囲気で熱処理して、ＬＤＤ構造のソース／ドレイン拡散
層１２を形成する。 （５）次に、図５（ｅ）に示すように、シリコン基板１
上の酸化膜１０を除去した後、電荷蓄積電極１３となる
導電層を形成し、その上にキャパシタ誘電層１４となる
誘電体を形成し、その上にプレート電極１５となる導電
層を形成した後、キャパシタ電極形成ホトリソエッチン
グにより、キャパシタ部が完成する。その上に層間絶縁
層１６を形成する。(4) Next, as shown in FIG. 5 (d), after the silicon substrate and the gate electrode are covered with the oxide film 10 by thermal oxidation, after N-channel source / drain ion implantation photolithography, As + Ion implantation 11 is performed and heat treatment is performed in a nitrogen atmosphere to form a source / drain diffusion layer 12 having an LDD structure. (5) Next, as shown in FIG.
After removing the upper oxide film 10, a conductive layer serving as the charge storage electrode 13 was formed, a dielectric serving as the capacitor dielectric layer 14 was formed thereon, and a conductive layer serving as the plate electrode 15 was formed thereon. Thereafter, the capacitor portion is completed by photolithographic etching for forming a capacitor electrode. An interlayer insulating layer 16 is formed thereon.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記し
た従来のメモリセルの製造方法においては、次のような
問題があり、それを解決することが困難であった。 （１）キャパシタの製造方法においては、１６Ｍビット
以上のＤＲＡＭセルキャパシタとして必要とされる電荷
容量を満たすことができない。However, the above-described conventional method for manufacturing a memory cell has the following problems, which have been difficult to solve. (1) In the method of manufacturing a capacitor, the charge capacity required for a DRAM cell capacitor of 16 Mbits or more cannot be satisfied.
【０００７】（２）キャパシタの製造方法以降の１６Ｍ
ビット以上のＤＲＡＭにおいて、セルキャパシタならび
にセルトランジスタを作成する工程数は増加の一途をた
どっており、プロセスの工程数の多さが今日も問題にさ
れている。本発明は、上記問題点を除去し、セルトラン
ジスタのＬＤＤ構造形成の際に用いるサイドウォールを
利用することにより、従来プロセス工程にわずかな工程
を追加するだけで６４Ｍビット以降の大容量の半導体記
憶装置の製造方法を提供することを目的とする。(2) 16M after the manufacturing method of the capacitor
In DRAMs of more than one bit, the number of steps for fabricating cell capacitors and cell transistors is steadily increasing, and the large number of process steps is still an issue today. The present invention eliminates the above-mentioned problems, and utilizes a sidewall used in forming an LDD structure of a cell transistor to provide a large-capacity semiconductor memory of 64 Mbits or more by adding only a few steps to a conventional process. An object of the present invention is to provide a method for manufacturing a device.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体記憶装置の製造方法において、少なくとも
トランジスタのゲート電極が予定される領域に厚い絶縁
膜を堆積し、前記ゲート電極及び厚い絶縁膜をパターニ
ングする工程と、前記ゲート電極及び厚い絶縁膜のＬＤ
Ｄ構造の作成が予定される部位にサイドウォールを縦方
向に長く延在させる工程と、前記厚い絶縁膜をエッチン
グし、電荷蓄積電極を形成する工程とを施すようにした
ものである。According to the present invention, there is provided a method for manufacturing a semiconductor memory device, comprising: depositing a thick insulating film at least in a region where a gate electrode of a transistor is to be formed; Patterning the gate electrode and the thick insulating film; and LD of the gate electrode and the thick insulating film.
The method includes a step of extending a sidewall in a longitudinal direction at a portion where a D structure is to be formed, and a step of forming a charge storage electrode by etching the thick insulating film.
【０００９】このように、セルトランジスタ部のＬＤＤ
構造を作成する際のサイドウォールを縦方向に長く延在
させることにより、突起部が形成され、この突起部上に
電荷キャパシタを形成する。したがって、十分大きな電
荷容量を獲得できるとともに、従来のＬＤＤプロセスを
利用することにより、工程数の低減を図ることができ
る。As described above, the LDD of the cell transistor portion is
By extending the side wall in the vertical direction when forming the structure, a protrusion is formed, and a charge capacitor is formed on the protrusion. Therefore, a sufficiently large charge capacity can be obtained, and the number of steps can be reduced by using the conventional LDD process.
【００１０】〔２〕半導体記憶装置の製造方法におい
て、少なくともトランジスタのゲート電極が予定される
領域に厚い絶縁膜を堆積し、前記ゲート電極及び厚い絶
縁膜をパターニングする工程と、前記ゲート電極及び厚
い絶縁膜のＬＤＤ構造の作成が予定される部位にサイド
ウォールを縦方向に長く延在させる工程と、前記厚い絶
縁膜をエッチングし、電荷蓄積電極を形成する工程と、
絶縁膜を堆積し、更に絶縁膜を塗布したウエハ表面を平
坦化する工程と、エッチングにより、前記サイドウォー
ルの頭部を十分に露出させる工程と、前記サイドウォー
ルをくりぬき、前記電荷蓄積電極が電気的に絶縁される
とともに、拡散層とは絶縁される深い溝を形成する工程
と、薄い導電層を形成し、前記電荷蓄積電極を互いに電
気的に接続し、電荷蓄積電極を形成する工程とを施すよ
うにしたものである。[2] In a method for manufacturing a semiconductor memory device, a step of depositing a thick insulating film at least in a region where a gate electrode of a transistor is to be formed, and patterning the gate electrode and the thick insulating film; A step of vertically extending a sidewall at a portion where an LDD structure of the insulating film is to be formed, and a step of etching the thick insulating film to form a charge storage electrode;
Depositing an insulating film, flattening the surface of the wafer further coated with the insulating film, exposing the head of the sidewall sufficiently by etching, hollowing out the sidewall, and electrically charging the charge storage electrode. Forming a deep groove that is electrically insulated and insulated from the diffusion layer; and forming a thin conductive layer, electrically connecting the charge storage electrodes to each other, and forming a charge storage electrode. It is intended to be applied.
【００１１】このように、化学的機械的研磨法により、
突起部のサイドウォールを露出させ、内部をくり抜くこ
とによって、電荷蓄積電極の表面積を更に拡大すること
ができる。したがって、更に、容量の大きいスタックト
キャパシタを得ることができる。Thus, by the chemical mechanical polishing method,
The surface area of the charge storage electrode can be further increased by exposing the side wall of the protrusion and hollowing out the inside. Therefore, a stacked capacitor having a larger capacity can be obtained.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す半導体記憶装置の製造工程断面図（その
１）、図２はその半導体記憶装置の製造工程断面図（そ
の２）である。 （１）まず、図１（ａ）に示すように、Ｐ+ 形シリコン
基板１０１上に、ＬＯＣＯＳ法によりフィールド酸化膜
１０２を形成した後、通常の熱酸化を行い、露出してい
る基板上に７０〜２００Åの厚さの酸化膜１０３を形成
する。その後、ＬＰＣＶＤ等により１０００〜２０００
Åの厚さの多結晶シリコン膜１０４を堆積し、それにＰ
ＯＣｌ3 をドープし、次に、ＷＳｉｘ膜１０５を１００
０〜２５００Å堆積し、次に、ＬＰＣＶＤ等によりシリ
コン窒化膜１０６を１００００〜１５０００Åの厚さに
堆積する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows the first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a manufacturing process of a semiconductor memory device according to an embodiment (No. 1), and FIG. 2 is a cross-sectional view of a manufacturing process of the semiconductor memory device (No. 2). (1) First, as shown in FIG. 1A, after a field oxide film 102 is formed on a P + type silicon substrate 101 by a LOCOS method, ordinary thermal oxidation is performed to An oxide film 103 having a thickness of 70 to 200 ° is formed. Thereafter, 1000 to 2000 by LPCVD or the like.
A polycrystalline silicon film 104 having a thickness of Å is deposited and
OCCl 3 is doped, and the WSix film 105 is
Next, a silicon nitride film 106 is deposited to a thickness of 10000-15000 ° by LPCVD or the like.
【００１３】（２）次に、図１（ｂ）に示すように、ホ
トリソグラフィ法によりゲートエッチングを行い、ゲー
ト電極上にシリコン窒化膜１０６が載っている状態とす
る。続いて、リンイオン注入１０７を、エネルギー３０
〜６０ｋｅＶ、ドーズ量１〜６×１０13ｍ-2で行い、低
拡散ソース・ドレイン部にリンイオン注入層１０８を形
成する。(2) Next, as shown in FIG. 1 (b), gate etching is performed by photolithography so that the silicon nitride film 106 is placed on the gate electrode. Subsequently, the phosphorus ion implantation 107 is performed with an energy of 30.
The process is performed at ６０60 keV and a dose of 1１〜6 × 10 13 m −2 to form the phosphorus ion implanted layer 108 in the low diffusion source / drain portion.
【００１４】（３）次に、図１（ｃ）に示すように、Ｎ
ＳＧ膜をＬＰ−ＴＥＯＳを用いて、３０００〜７５００
Åの厚さに堆積した後、ＲＩＥ法等の異方性エッチング
により、ＮＳＧ膜の全面エッチングを行うと、ゲート電
極とその上のシリコン窒化膜１０６の側部にサイドウォ
ール１０９が形成される。続いて、熱酸化によりＰ+ 形
シリコン基板１０１上を酸化膜１１０で覆った後、Ｎチ
ャネルソース／ドレインイオン注入ホトリソ後、Ａｓ+
イオン注入１１１を、エネルギー３０〜６０ｋｅＶ、ド
ーズ量１〜６×１０15ｍ-2で行い、窒素雰囲気で熱処理
して、ＬＤＤ構造のソース／ドレイン拡散層１１２を形
成する。(3) Next, as shown in FIG.
The SG film was formed using LP-TEOS by 3000 to 7500.
After the NSG film is deposited to a thickness of Å, the entire surface of the NSG film is etched by anisotropic etching such as RIE or the like, so that a sidewall 109 is formed on the side of the gate electrode and the silicon nitride film 106 thereon. Subsequently, after the P + -type silicon substrate 101 is covered with an oxide film 110 by thermal oxidation, N channel source / drain ion implantation photolithography is performed, and then As +
The ion implantation 111 is performed at an energy of 30 to 60 keV and a dose of 1 to 6 × 10 15 m −2 , and heat treatment is performed in a nitrogen atmosphere to form a source / drain diffusion layer 112 having an LDD structure.
【００１５】（４）次に、図１（ｄ）に示すように、ド
レイン部分との絶縁を保つために、酸化膜１１３を１０
００〜２０００Åを形成する。 （５）次に、図２（ａ）に示すように、後述する電荷蓄
積電極とのコンタクトをとるために酸化膜１１３にセル
コンタクトを形成する。 （６）次に、図２（ｂ）に示すように、次に、多結晶シ
リコン膜１１４をＬＰＣＶＤ等により堆積し、その後、
不純物イオンとして例えば、Ａｓイオンを全面にイオン
注入し、導電性を持たせる。(4) Next, as shown in FIG. 1D, an oxide film 113 is
00 to 2000 °. (5) Next, as shown in FIG. 2A, a cell contact is formed on the oxide film 113 to make contact with a charge storage electrode described later. (6) Next, as shown in FIG. 2B, a polycrystalline silicon film 114 is deposited by LPCVD or the like.
As the impurity ions, for example, As ions are ion-implanted over the entire surface to have conductivity.
【００１６】（７）次に、図２（ｃ）に示すように、図
２（ｂ）の工程で導電性を持たせた多結晶シリコン膜
（電荷蓄積電極）１１４の全表面に、酸化膜／窒化膜／
酸化膜の３層膜、あるいはＴａ2 Ｏ5 等の高誘電材膜等
で構成される誘電体膜１１５を形成し、更に、その上に
導電膜からなるプレート電極１１６を形成する。これに
より、電荷蓄積電極１１４、誘電体膜１１５及びプレー
ト電極１１６からなるスタックト構造のキャパシタ製造
が終了する。なお、１１７は層間絶縁層である。(7) Next, as shown in FIG. 2C, an oxide film is formed on the entire surface of the polycrystalline silicon film (charge storage electrode) 114 having conductivity in the step of FIG. / Nitride film /
A dielectric film 115 composed of a three-layer oxide film or a high dielectric material film such as Ta 2 O 5 is formed, and a plate electrode 116 made of a conductive film is further formed thereon. Thus, the manufacture of the capacitor having the stacked structure including the charge storage electrode 114, the dielectric film 115, and the plate electrode 116 is completed. In addition, 117 is an interlayer insulating layer.
【００１７】このように、第１実施例のスタックトキャ
パシタでは、セルトランジスタ部のＬＤＤ構造を作成す
る際のサイドウォールを縦方向に延在させることによ
り、突起部が形成され、この突起部上に電荷キャパシタ
を形成する。したがって、十分大きな電荷容量を獲得で
きるとともに、従来のＬＤＤプロセスを利用することで
工程数の低減を図ることができる。As described above, in the stacked capacitor of the first embodiment, the protrusion is formed by extending the side wall in the vertical direction when forming the LDD structure of the cell transistor portion. To form a charge capacitor. Therefore, a sufficiently large charge capacity can be obtained, and the number of steps can be reduced by using the conventional LDD process.
【００１８】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示す半導体記憶装置の
要部製造工程断面図（その１）、図４はその半導体記憶
装置の要部製造工程断面図（その２）である。 （１）まず、図３（ａ）は、第１実施例における図１
（ａ）〜図２（ｂ）までの工程を施す。つまり、多結晶
シリコン膜１１４を堆積した後、プラズマＣＶＤ等でシ
リコン窒化膜１２１を１００００〜１５０００Å堆積
し、続いてＳＯＧ膜１２２を３０００〜６０００Å塗布
して、ウエハ表面を平坦化する。Next, a second embodiment of the present invention will be described. FIG. 3 is a sectional view (part 1) of a main part manufacturing process of a semiconductor memory device according to a second embodiment of the present invention, and FIG. 4 is a sectional view (part two) of a main part manufacturing step of the semiconductor memory device. (1) First, FIG. 3A shows FIG. 1 in the first embodiment.
The steps from (a) to FIG. 2 (b) are performed. That is, after depositing the polycrystalline silicon film 114, the silicon nitride film 121 is deposited at 10000-15000 ° by plasma CVD or the like, and then the SOG film 122 is applied at 3000-6000 ° to planarize the wafer surface.
【００１９】（２）次に、図３（ｂ）に示すように、化
学的機械研磨（以下ＣＭＰという）により、ゲート電極
となるサイドウォール部分１０９Ａ，１０９Ｂが十分露
出するまで研磨する。 （３）次に、図３（ｃ）に示すように、シリコン窒化膜
１２１を熱リン酸で除去した後、露出したサイドウォー
ル部分１０９Ａ，１０９Ｂを、フィールド酸化膜１０２
上のサイドウォール１０９Ｂとゲート電極膜１０６Ｂが
電気的に絶縁されている深さまで、フッ酸によりエッチ
ングする。すると、ＣＭＰですでに多結晶シリコン膜１
１４は断切れになっており、サイドウォールをエッチン
グした深い溝１２４Ａ，１２４Ｂが形成される。(2) Next, as shown in FIG. 3B, polishing is performed by chemical mechanical polishing (hereinafter referred to as CMP) until the sidewall portions 109A and 109B serving as gate electrodes are sufficiently exposed. (3) Next, as shown in FIG. 3C, after removing the silicon nitride film 121 with hot phosphoric acid, the exposed sidewall portions 109A and 109B are removed from the field oxide film 102.
Etching is performed with hydrofluoric acid until the upper sidewall 109B and the gate electrode film 106B are electrically insulated. Then, the polycrystalline silicon film 1 has already been formed by CMP.
14 is cut off, and deep grooves 124A and 124B are formed by etching the sidewalls.
【００２０】（４）次に、図４（ａ）に示すように、多
結晶シリコン膜１２５を７００〜１２００Åの厚さ堆積
し、その後、不純物イオンとして例えばＡｓ+ イオン１
２６を全面にイオン注入し、導電性を持たせる。 （５）次に、図４（ｂ）に示すように、図４（ａ）で導
電性を持たせた多結晶シリコン膜１２５の全表面に酸化
膜／窒化膜／酸化膜の３層膜、あるいはＴａ2Ｏ5 等の
高誘電材料等で構成される誘電体膜１２７を形成し、更
に、その上に導電膜からなるプレート電極１２８を形成
する。これにより、電荷蓄積電極１１４と１２５、誘電
体膜１２７及びプレート電極１２８からなるスタックト
構造のキャパシタ製造が得られる。[0020] (4) Next, as shown in FIG. 4 (a), a polycrystalline silicon film 125 is deposited thickness of 700～1200A, then, for example As + ions 1 as impurity ions
26 is ion-implanted over the entire surface to make it conductive. (5) Next, as shown in FIG. 4B, a three-layer film of an oxide film / nitride film / oxide film is formed on the entire surface of the polycrystalline silicon film 125 having conductivity in FIG. Alternatively, a dielectric film 127 made of a high dielectric material such as Ta 2 O 5 is formed, and a plate electrode 128 made of a conductive film is formed thereon. Thus, a capacitor having a stacked structure including the charge storage electrodes 114 and 125, the dielectric film 127, and the plate electrode 128 can be obtained.
【００２１】このように第２実施例のスタックトキャパ
シタでは、ＣＭＰによって突起部のサイドウォールを露
出させ、内部をくり抜くことによって電荷蓄積電極の表
面積をさらに、拡大することができる。これによって、
更に、容量の大きいスタックトキャパシタを得ることが
できる。なお、本発明は上記実施例に限定されるもので
はなく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。As described above, in the stacked capacitor of the second embodiment, the surface area of the charge storage electrode can be further increased by exposing the side wall of the projection by CMP and hollowing out the inside. by this,
Further, a stacked capacitor having a large capacity can be obtained. It should be noted that the present invention is not limited to the above embodiment, and various modifications can be made based on the gist of the present invention, and these are not excluded from the scope of the present invention.
【００２２】[0022]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、セルトランジスタ
部のＬＤＤ構造を作成する際のサイドウォールを縦方向
に長く延在させることにより、突起部が形成され、この
突起部上に電荷キャパシタを形成する。As described above, according to the present invention, the following effects can be obtained. (1) According to the first aspect of the present invention, the projection is formed by extending the sidewall in the vertical direction when the LDD structure of the cell transistor portion is formed, and the charge capacitor is formed on the projection. To form
【００２３】したがって、十分大きな電荷容量を獲得で
きるとともに、従来のＬＤＤプロセスを利用することに
より工程数の低減を図ることができる。 （２）請求項２記載の発明によれば、エッチング、ここ
では化学的機械的研磨法により突起部のサイドウォール
を露出させ、内部をくり抜くことによって、電荷蓄積電
極の表面積を更に拡大することができる。Therefore, a sufficiently large charge capacity can be obtained, and the number of steps can be reduced by using the conventional LDD process. (2) According to the second aspect of the present invention, it is possible to further increase the surface area of the charge storage electrode by exposing the side wall of the projection by etching, in this case, a chemical mechanical polishing method, and hollowing out the inside. it can.
【００２４】したがって、更に、容量の大きいスタック
トキャパシタを得ることができる。Therefore, a stacked capacitor having a large capacity can be obtained.
【図１】本発明の第１実施例を示す半導体記憶装置の製
造工程断面図（その１）である。FIG. 1 is a sectional view (part 1) of a manufacturing process of a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１実施例を示す半導体記憶装置の製
造工程断面図（その２）である。FIG. 2 is a cross-sectional view of a semiconductor memory device according to a first embodiment of the present invention in a manufacturing process (part 2).
【図３】本発明の第２実施例を示す半導体記憶装置の要
部製造工程断面図（その１）である。FIG. 3 is a sectional view (part 1) of a main part manufacturing step of a semiconductor memory device according to a second embodiment of the present invention;
【図４】本発明の第２実施例を示す半導体記憶装置の要
部製造工程断面図（その２）である。FIG. 4 is a sectional view (part 2) of a main part manufacturing step of the semiconductor memory device according to the second embodiment of the present invention;
【図５】従来のスタックト構造のキャパシタの製造工程
断面図である。FIG. 5 is a cross-sectional view illustrating a manufacturing process of a conventional capacitor having a stacked structure.
１０１ Ｐ+ 形シリコン基板 １０２ フィールド酸化膜 １０３，１１０，１１３ 酸化膜 １０４，１２５ 多結晶シリコン膜 １０５ ＷＳｉｘ膜 １０６，１２１ シリコン窒化膜 １０６Ｂ ゲート電極膜 １０７ リンイオン注入 １０８ リンイオン注入層 １０９ サイドウォール １０９Ａ，１０９Ｂ サイドウォール部分 １１１，１２６ Ａｓ+ イオン注入 １１２ ソース／ドレイン拡散層 １１４ 電荷蓄積電極（多結晶シリコン膜） １１５，１２７ 誘電体膜 １１６，１２８ プレート電極 １１７ 層間絶縁層 １２２ ＳＯＧ膜 １２４Ａ，１２４Ｂ 深い溝101 P + type silicon substrate 102 Field oxide film 103, 110, 113 Oxide film 104, 125 Polycrystalline silicon film 105 WSix film 106, 121 Silicon nitride film 106B Gate electrode film 107 Phosphorus ion implantation 108 Phosphorus ion implantation layer 109 Side wall 109A, 109B Sidewall portion 111, 126 As + ion implantation 112 Source / drain diffusion layer 114 Charge storage electrode (polycrystalline silicon film) 115, 127 Dielectric film 116, 128 Plate electrode 117 Interlayer insulating layer 122 SOG film 124A, 124B Deep groove
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical display location H01L 21/336
Claims (2)
極が予定される領域に厚い絶縁膜を堆積し、前記ゲート
電極及び厚い絶縁膜をパターニングする工程と、（ｂ）
前記ゲート電極及び厚い絶縁膜のＬＤＤ構造の作成が予
定される部位にサイドウォールを縦方向に長く延在させ
る工程と、（ｃ）前記厚い絶縁膜をエッチングし、電荷
蓄積電極を形成する工程とを施すことを特徴とする半導
体記憶装置の製造方法。(A) depositing a thick insulating film at least in a region where a gate electrode of a transistor is to be formed, and patterning the gate electrode and the thick insulating film; (b)
A step of vertically extending a sidewall at a portion where an LDD structure of the gate electrode and the thick insulating film is to be formed; and (c) a step of etching the thick insulating film to form a charge storage electrode. A method for manufacturing a semiconductor memory device.
極が予定される領域に厚い絶縁膜を堆積し、前記ゲート
電極及び厚い絶縁膜をパターニングする工程と、（ｂ）
前記ゲート電極及び厚い絶縁膜のＬＤＤ構造の作成が予
定される部位にサイドウォールを縦方向に長く延在させ
る工程と、（ｃ）前記厚い絶縁膜をエッチングし、電荷
蓄積電極を形成する工程と、（ｄ）絶縁膜を堆積し、更
に絶縁膜を塗布したウエハ表面を平坦化する工程と、
（ｅ）エッチングにより、前記サイドウォールの頭部を
十分に露出させる工程と、（ｆ）前記サイドウォールを
くりぬき、前記電荷蓄積電極が電気的に絶縁されるとと
もに、拡散層とは絶縁される深い溝を形成する工程と、
（ｇ）薄い導電層を形成し、前記電荷蓄積電極を互いに
電気的に接続し、電荷蓄積電極を形成する工程とを施す
ことを特徴とする半導体記憶装置の製造方法。(A) depositing a thick insulating film at least in a region where a gate electrode of the transistor is to be formed, and patterning the gate electrode and the thick insulating film; and (b)
A step of vertically extending a sidewall at a portion where an LDD structure of the gate electrode and the thick insulating film is to be formed; and (c) a step of etching the thick insulating film to form a charge storage electrode. (D) depositing an insulating film and flattening the wafer surface coated with the insulating film;
(E) a step of sufficiently exposing the head of the side wall by etching; and (f) a step of hollowing out the side wall to electrically insulate the charge storage electrode and insulate the diffusion layer. Forming a groove;
(G) forming a thin conductive layer, electrically connecting the charge storage electrodes to each other, and forming a charge storage electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174758A JPH1022472A (en) | 1996-07-04 | 1996-07-04 | Manufacture of semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174758A JPH1022472A (en) | 1996-07-04 | 1996-07-04 | Manufacture of semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022472A true JPH1022472A (en) | 1998-01-23 |
Family
ID=15984172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174758A Withdrawn JPH1022472A (en) | 1996-07-04 | 1996-07-04 | Manufacture of semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022472A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351449B1 (en) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | Method For Forming The Gate Electrode Of Semiconductor Device |
-
1996
- 1996-07-04 JP JP8174758A patent/JPH1022472A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351449B1 (en) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | Method For Forming The Gate Electrode Of Semiconductor Device |
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