JPH10189656A - Circuit module, circuit board used thereto, and electronic equipment mounted therewith - Google Patents

Circuit module, circuit board used thereto, and electronic equipment mounted therewith

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JPH10189656A
JPH10189656A JP8345199A JP34519996A JPH10189656A JP H10189656 A JPH10189656 A JP H10189656A JP 8345199 A JP8345199 A JP 8345199A JP 34519996 A JP34519996 A JP 34519996A JP H10189656 A JPH10189656 A JP H10189656A
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JP
Japan
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circuit board
mounting surface
pad
signal wiring
pads
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JP8345199A
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Japanese (ja)
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Kentaro Tomioka
健太郎 富岡
Teruo Kinoshita
照夫 木下
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

PROBLEM TO BE SOLVED: To obtain a circuit module which is enhanced in wiring density without increasing signal wiring layers in number, simple in structure, and reduced in manufacturing cost. SOLUTION: A circuit module 30 is equipped with a circuit part 31 possessed of a large number of bumps 48 and a circuit board 32 where a large number of pads 42 are arranged in matrix on its surface 32a where the circuit part 31 is mounted. Insulating layers 34a to 34c and signal wiring layers 35a to 35c electrically connected to the pads 42 are alternately laminated to constitute the circuit board 32. The circuit board 32 is provided with an opened recess 38 on its surface, the recess 38 is made to confront the circuit part 31 and formed like a terrace having pad setting surfaces 39a, 39b, and 40 which are different from each other in depth from the surface. Inner signal wiring layers interposed between the insulating layers 34a to 34c are introduced onto the pad setting surfaces 39a, 39b and 40, and pads are arranged corresponding to the signal wiring layers.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、マトリックス状に
並べて配置された多数のバンプを有する回路部品と、こ
の回路部品が実装された回路基板とを有する回路モジュ
ールおよびこの回路モジュールに用いる多層構造の回路
基板、ならびに回路モジュールを搭載した電子機器に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit module having a circuit component having a large number of bumps arranged in a matrix, a circuit board having the circuit component mounted thereon, and a multilayer structure used for the circuit module. The present invention relates to an electronic device on which a circuit board and a circuit module are mounted.

【0002】[0002]

【従来の技術】最近、ポータブルコンピュータの性能は
飛躍的に進歩し、それに伴い、CPUを構成する半導体
パッケージにしても、入出力数の増大により益々多ピン
化する傾向にある。QFP(quad flat package) に代表
される半導体パッケージは、四つの周辺部に多数のピン
を一列に並べて配置しているため、多ピン化が進む程に
パッケージ・サイズが大きくなり、回路基板上に広い実
装スペースを必要とする。
2. Description of the Related Art In recent years, the performance of portable computers has been remarkably improved, and the number of pins has been increasing with the increase in the number of inputs / outputs, even in semiconductor packages constituting CPUs. A semiconductor package typified by a QFP (quad flat package) has a large number of pins arranged in a line at four peripheral portions. Requires a large mounting space.

【0003】この回路基板上でのパッケージの占有面積
を抑制しつつ、多ピン化に対応し得るものとして、ボー
ルグリッドアレイ(BGA)形の半導体パッケージが知
られている。この種の半導体パッケージは、上記QFP
のように周辺部にピンを配列したパッケージとは異な
り、回路基板と向かい合う面全体に亘って多数のバンプ
がマトリックス状に並べて配列されているため、パッケ
ージ・サイズを小さく抑えながら、多数のバンプを無理
なく配置することができ、高密度な実装に適している。
A semiconductor package of a ball grid array (BGA) type is known as one that can cope with an increase in the number of pins while suppressing the area occupied by the package on the circuit board. This type of semiconductor package is the same as the QFP
Unlike a package in which pins are arranged in the peripheral area as shown in the figure, a large number of bumps are arranged in a matrix over the entire surface facing the circuit board. It can be arranged easily and is suitable for high-density mounting.

【0004】図10ないし図14は、従来のボールグリ
ッドアレイ形の半導体パッケージ1と回路基板2との接
続部分の構成を開示している。この図10において、半
導体パッケージ1は、偏平な四角形箱状をなすパッケー
ジ本体3を有している。パッケージ本体3は、パッケー
ジ基材としてのプリント基板4と、このプリント基板4
の表面4aに実装された一つの半導体素子5と、この半
導体素子5をプリント基板4にモールドする合成樹脂あ
るいはセラミックス製のモールド材6とを備えている。
FIGS. 10 to 14 disclose the configuration of a connection portion between a conventional ball grid array type semiconductor package 1 and a circuit board 2. FIG. In FIG. 10, the semiconductor package 1 has a package body 3 having a flat rectangular box shape. The package body 3 includes a printed circuit board 4 as a package base material and the printed circuit board 4.
And a molding material 6 made of synthetic resin or ceramics for molding the semiconductor element 5 on the printed circuit board 4.

【0005】プリント基板4の表面4aには、配線パタ
ーン7が形成されており、この配線パターン7に上記半
導体素子5の電極がワイヤーボンディングされている。
プリント基板4の裏面4bには、ボール状をなす多数の
バンプ8がマトリックス状に並べて配置されている。こ
れらバンプ8は、プリント基板4の裏面4bの略全面に
亘っているとともに、上記配線パターン7を介して半導
体素子5に電気的に接続されている。
[0005] A wiring pattern 7 is formed on the surface 4 a of the printed board 4, and the electrodes of the semiconductor element 5 are wire-bonded to the wiring pattern 7.
A large number of ball-shaped bumps 8 are arranged on the back surface 4b of the printed board 4 in a matrix. These bumps 8 cover substantially the entire back surface 4 b of the printed circuit board 4 and are electrically connected to the semiconductor element 5 via the wiring pattern 7.

【0006】また、上記回路基板2は、半導体パッケー
ジ1が実装される表面2aと、この表面2aの反対側に
位置された裏面2bとを有している。回路基板2の表面
2aには、上記半導体パッケージ1のバンプ8に対応す
る多数のパッド10がマトリックス状に並べて配置され
ている。
The circuit board 2 has a front surface 2a on which the semiconductor package 1 is mounted, and a back surface 2b opposite to the front surface 2a. On the surface 2a of the circuit board 2, a number of pads 10 corresponding to the bumps 8 of the semiconductor package 1 are arranged in a matrix.

【0007】図11に示した例では、互いに間隔を存し
て配列された多数のパッド列A1 〜An を有し、夫々の
パッド列A1 〜An では、多数のパッド10が互いに間
隔を存して一列に並べて配置されている。したがって、
パッド10は、回路基板2の表面2aにおいて、縦横に
一列に並べられている。
In the example shown in FIG. 11, a large number of pad rows A1 to An are arranged at intervals from each other, and in each of the pad rows A1 to An, a large number of pads 10 are spaced from each other. Are arranged in a line. Therefore,
The pads 10 are arranged in a row on the surface 2a of the circuit board 2 vertically and horizontally.

【0008】図10に示すように、回路基板2は、第1
ないし第3の絶縁層12a〜12cと、第1ないし第4
の信号配線層13a〜13dとを交互に積層してなる多
層構造をなしている。第1の絶縁層12aは、回路基板
2の表面2aを構成し、第3の絶縁層12cは、回路基
板2の裏面2bを構成している。
As shown in FIG. 10, the circuit board 2 has a first
To third insulating layers 12a to 12c, and first to fourth insulating layers 12a to 12c.
And the signal wiring layers 13a to 13d are alternately stacked. The first insulating layer 12a forms the front surface 2a of the circuit board 2, and the third insulating layer 12c forms the back surface 2b of the circuit board 2.

【0009】回路基板2の表面2aに配置された第1の
信号配線層13aは、図11に示すように、上記マトリ
ックス状に並べられたパッド10のうち、外側の2列の
パッド10に接続された多数の第1および第2の配線パ
ターン14a,14bを有している。第1の配線パター
ン14aは、互いに間隔を存して平行に配置されてお
り、上記パッド10の配置エリアの外方に向けて延びて
いる。第2の配線パターン14bは、外側の列のパッド
10の間を通して第1の配線パターン14aの間に導か
れている。
As shown in FIG. 11, the first signal wiring layer 13a disposed on the front surface 2a of the circuit board 2 is connected to two outer rows of the pads 10 among the pads 10 arranged in a matrix. And a large number of first and second wiring patterns 14a and 14b. The first wiring patterns 14a are arranged in parallel at an interval from each other, and extend outward from the area where the pads 10 are arranged. The second wiring pattern 14b is guided between the first wiring patterns 14a through the space between the pads 10 on the outer row.

【0010】また、第1ないし第3の絶縁層12a〜1
2cの間に積層された第2および第3の信号配線層13
b,13cと、回路基板2の裏面2bに配置された第4
の信号配線層13dは、夫々多数のスルーホール15を
介して残りのパッド10に接続されている。
Further, the first to third insulating layers 12a to 12a-1
2nd and 3rd signal wiring layers 13 laminated between 2c
b, 13c and a fourth substrate disposed on the back surface 2b of the circuit board 2.
Are connected to the remaining pads 10 via a large number of through holes 15, respectively.

【0011】スルーホール15は、回路基板2を厚み方
向に貫通しており、夫々のスルーホール15の内面は、
導電層16によって覆われている。スルーホール15
は、図11に示すように、上記外側の2列のパッド10
よりも内側において、夫々四つのパッド10で囲まれる
部分に配置され、回路基板2の縦横に一列に並べられて
いる。
The through holes 15 penetrate the circuit board 2 in the thickness direction, and the inner surface of each through hole 15
It is covered by the conductive layer 16. Through hole 15
As shown in FIG. 11, the outer two rows of pads 10
On the inner side, they are arranged in portions surrounded by four pads 10, respectively, and are arranged in a line in the vertical and horizontal directions of the circuit board 2.

【0012】そのため、最も外側に位置する一列目のス
ルーホール15は、回路基板2の表面2aにおいて、外
側から3列目のパッド10に電気的に接続され、2列目
のスルーホール15は、回路基板2の表面2aにおい
て、外側から4列面のパッド10に電気的に接続されて
いる。同様に3列目のスルーホール15は、外側から5
列目のパッド10に、4列目のスルーホール15は、外
側から6列目のパッド10に夫々電気的に接続されてい
る。
Therefore, the outermost through-holes 15 in the first row are electrically connected to the pads 10 in the third row from the outside on the front surface 2 a of the circuit board 2, and the through-holes 15 in the second row are On the surface 2 a of the circuit board 2, the pads are electrically connected to the pads 10 in four rows from the outside. Similarly, the through holes 15 in the third row are 5
The through-holes 15 in the fourth row are electrically connected to the pads 10 in the sixth row from the outside.

【0013】図12に示すように、1列目と2列目のス
ルーホール15は、回路基板2の内部において、第2の
信号配線層13bに電気的に接続されている。第2の信
号配線層13bは、1列目と2列目のスルーホール15
に接続された多数の第1および第2の配線パターン17
a,17bを有している。第1の配線パターン17a
は、互いに間隔を存して平行に配置されており、上記ス
ルーホール15の配置エリアの外方に向けて延びてい
る。第2の配線パターン17bは、1列目のスルーホー
ル15の間を通して第1の配線パターン17aの間に導
かれている。
As shown in FIG. 12, the through holes 15 in the first and second columns are electrically connected to the second signal wiring layer 13b inside the circuit board 2. The second signal wiring layer 13b includes through holes 15 in the first and second columns.
Numerous first and second wiring patterns 17 connected to
a and 17b. First wiring pattern 17a
Are arranged in parallel with an interval therebetween, and extend outward from the area where the through holes 15 are arranged. The second wiring pattern 17b is led between the first wiring patterns 17a through the space between the through holes 15 in the first column.

【0014】図13に示すように、3列目のスルーホー
ル15は、回路基板2の内部において、第3の信号配線
層13cに電気的に接続されている。第3の信号配線層
13cは、3列目のスルーホール15に接続された多数
の配線パターン18を有している。配線パターン18
は、1列目および2列目のスルーホール15の間を通し
て、これらスルーホール15の配置エリアの外方に向け
て延びている。
As shown in FIG. 13, the through holes 15 in the third row are electrically connected to the third signal wiring layer 13c inside the circuit board 2. The third signal wiring layer 13c has a number of wiring patterns 18 connected to the through holes 15 in the third column. Wiring pattern 18
Extends through the space between the through holes 15 in the first and second rows to the outside of the area where the through holes 15 are arranged.

【0015】図14に示すように、4列目のスルーホー
ル15は、回路基板2の裏面2bにおいて、第4の信号
配線層13dに電気的に接続されている。第4の信号配
線層13dは、4列目のスルーホール15に接続された
多数の配線パターン19を有している。配線パターン1
9は、1列目ないし3列目のスルーホール15の間を通
して、これらスルーホール15の配置エリアの外方に向
けて延びている。
As shown in FIG. 14, the through holes 15 in the fourth row are electrically connected to the fourth signal wiring layer 13d on the back surface 2b of the circuit board 2. The fourth signal wiring layer 13d has a number of wiring patterns 19 connected to the through holes 15 in the fourth column. Wiring pattern 1
Reference numeral 9 extends to the outside of the area where the through holes 15 are arranged, between the through holes 15 in the first to third rows.

【0016】[0016]

【発明が解決しようとする課題】このような構成の従来
の回路基板2によると、第1の信号配線層13aは、そ
の配線経路にスルーホール15が存在しないために、夫
々外側2列のパッド10に対応した数の第1および第2
の配線パターン14a,14bを形成することができ
る。
According to the conventional circuit board 2 having such a structure, the first signal wiring layer 13a has two outer rows of pads because there is no through hole 15 in the wiring path. First and second numbers corresponding to 10
Wiring patterns 14a and 14b can be formed.

【0017】また、第2の信号配線層13bは、その2
列目のスルーホール17の直前に1列目のスルーホール
15が存在するものの、第1の信号配線層13aと同様
に、夫々2列のパッド10に対応した数の第1および第
2の配線パターン17a,17bを形成することができ
る。
The second signal wiring layer 13b has a
Although the through holes 15 of the first column exist immediately before the through holes 17 of the column, the number of the first and second wirings corresponding to the pads 10 of the two columns respectively, as in the first signal wiring layer 13a. Patterns 17a and 17b can be formed.

【0018】ところが、第3の信号配線層13cおよび
第4の信号配線層13dとなると、図13や図14から
明らかなように、これら信号配線層13c,13dが連
なるスルーホール15の直前に、前列のスルーホール1
5が位置されている。一般に、スルーホール15のラン
ド径は、回路基板2の製造上の制約から大幅に小さくす
ることができないために、隣り合うスルーホール15の
間には、1列のパッド10に連なる数の配線パターン1
8および19しか配置することができなくなる。
However, when the third signal wiring layer 13c and the fourth signal wiring layer 13d are formed, as is apparent from FIGS. 13 and 14, immediately before the through hole 15 where these signal wiring layers 13c and 13d are continuous, Through-hole 1 in front row
5 are located. In general, the land diameter of the through hole 15 cannot be significantly reduced due to the restriction on the manufacturing of the circuit board 2. Therefore, the number of wiring patterns connected to one row of pads 10 is between adjacent through holes 15. 1
Only 8 and 19 can be placed.

【0019】具体的には、バンプ8の配置間隔が1.2
7mmに規定された半導体パッケージ1を、パッド10
の径が0.75mm、隣り合うパッド10の間隔が0.
52mm、スルーホール15のランド径が0.8mmお
よび第1ないし第4の信号配線層13a〜13dの線幅
が夫々0.15mmと規定された回路基板2に実装する
場合、図11や図12に示すように、第1および第2の
信号配線層13a,13bは、スルーホール15が邪魔
とならないために、夫々2列のパッド10に対応した数
の配線パターン14a,14bおよび17a,17bを
配置することがができる。
Specifically, the arrangement interval of the bumps 8 is 1.2
The semiconductor package 1 defined to be 7 mm
Is 0.75 mm, and the distance between adjacent pads 10 is 0.
11 and 12 when mounted on the circuit board 2 in which the land diameter of the through-hole 15 is 0.8 mm and the line width of the first to fourth signal wiring layers 13a to 13d is 0.15 mm. As shown in FIG. 5, the first and second signal wiring layers 13a and 13b have wiring patterns 14a, 14b and 17a, 17b corresponding to the two rows of pads 10, respectively, so that the through holes 15 do not interfere. Can be arranged.

【0020】これに対し、第3および第4の信号配線層
13c,13dにあっては、図13や図14に示すよう
に、これら信号配線層13c,13dが接続されるスル
ーホール15に隣接した位置に、前列のスルーホール1
5が位置される。そのため、信号配線層13c,13d
の配線パターン18,19は、スルーホール15の間の
限られたスペースに配線しなくてはならず、これら信号
配線層13c,13dの線幅が0.15mmあることを
加味すると、スルーホール15の間には、1列分のパッ
ド10に対応した数の配線パターン18および19しか
通すことができなくなる。
On the other hand, in the third and fourth signal wiring layers 13c and 13d, as shown in FIGS. 13 and 14, adjacent to the through hole 15 to which these signal wiring layers 13c and 13d are connected. In the front row through hole 1
5 is located. Therefore, the signal wiring layers 13c and 13d
Wiring patterns 18 and 19 must be wired in a limited space between the through-holes 15. Considering that the line width of the signal wiring layers 13c and 13d is 0.15 mm, Between them, only the number of wiring patterns 18 and 19 corresponding to the pads 10 for one row can be passed.

【0021】この結果、回路基板2上のパッド10の列
数が1列増加する毎に、回路基板2の信号配線層数を一
つ増やさなくてはならず、回路基板2の構成が複雑とな
るといった不具合がある。
As a result, every time the number of rows of the pads 10 on the circuit board 2 increases by one, the number of signal wiring layers on the circuit board 2 must be increased by one, and the configuration of the circuit board 2 becomes complicated. There is a problem such as becoming.

【0022】さらに、バンプ8の配置間隔を1.00m
mとする次世代の半導体パッケージでは、パッド10の
径が0.5mm、隣り合うパッド10の間隔が0.5m
mとなるので、隣り合うパッド10の間に上記のような
スルーホール15を配置するスペースを確保することが
できなくなり、回路基板2側に何等かの対策が必要とな
ってくる。
Further, the arrangement interval of the bumps 8 is 1.00 m.
m, the diameter of the pad 10 is 0.5 mm, and the distance between adjacent pads 10 is 0.5 m.
m, a space for arranging the through hole 15 as described above between the adjacent pads 10 cannot be secured, and some countermeasures are required on the circuit board 2 side.

【0023】本発明は、このような事情にもとづいてな
されたもので、信号配線層の数を増やすことなく高密度
な配線が可能となり、構造簡単でコストを低減できる回
路モジュールおよびこの回路モジュールに用いる回路基
板、ならびに回路モジュールを搭載した電子機器の提供
を目的とする。
The present invention has been made in view of such circumstances, and a high-density wiring is possible without increasing the number of signal wiring layers. It is an object of the present invention to provide a circuit board to be used and an electronic device having a circuit module mounted thereon.

【0024】[0024]

【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載された発明は、マトリックス状に並
べて配置された多数のバンプを有する回路部品と;この
回路部品が実装される実装面を有し、この実装面に、多
数のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と;を備えており、この回路基板のパッドに上記回路
部品のバンプを電気的に接続してなる回路モジュールを
前提としている。そして、上記回路基板は、上記実装面
に凹部を有し、この凹部は、上記回路部品と向かい合
い、かつ、上記実装面からの深さが異なる複数のパッド
設置面を有する階段状をなしており、これら各パッド設
置面に、上記信号配線層に電気的に接続されるパッドを
配置したことを特徴としている。
Means for Solving the Problems In order to achieve the above object, the invention described in claim 1 is a circuit component having a large number of bumps arranged in a matrix and a mounting on which the circuit component is mounted A multi-layer circuit board on which a plurality of pads are arranged in a matrix on the mounting surface and a plurality of signal wiring layers are arranged in an inner layer. It is assumed that a circuit module is formed by electrically connecting the bumps of the circuit components described above. The circuit board has a recess on the mounting surface, and the recess faces the circuit component, and has a stepped shape having a plurality of pad mounting surfaces having different depths from the mounting surface. A pad electrically connected to the signal wiring layer is disposed on each of the pad mounting surfaces.

【0025】この構成によると、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
According to this configuration, since the circuit board has the concave portion including a plurality of step-like pad installation surfaces, the signal wiring layer and the pad in the inner layer can be electrically connected without using a through hole as in the related art. Can be connected. For this reason, there is no restriction in forming the wiring pattern of the inner signal wiring layer, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Further, if through holes are not required, other circuit components can be arranged on the surface of the circuit board opposite to the circuit components, and the mounting density of the circuit components can be increased.

【0026】請求項2によれば、上記請求項1に記載さ
れた回路部品は、半導体素子が実装されたパッケージ基
材を有し、このパッケージ基材の裏面に上記バンプがマ
トリックス状に並べて配置され、上記バンプは柱状をな
すとともに、これらバンプのうち、上記パッド設置面上
のパッドに対応するバンプの高さ寸法は、上記実装面上
のパッドに対応するバンプの高さ寸法よりも大きく定め
られている。
According to a second aspect, the circuit component according to the first aspect has a package base on which a semiconductor element is mounted, and the bumps are arranged in a matrix on the back surface of the package base. The bumps are columnar, and the height of the bumps corresponding to the pads on the pad mounting surface is larger than the height of the bumps on the mounting surface. Have been.

【0027】この構成によると、バンプの高さをパッド
設置面の深さ寸法に応じて異ならせることで、回路部品
と回路基板とを互いに電気的に接続することができる。
そのため、一部のパッドが凹部内に配置されているにも
拘らず、回路部品の基本的な構成を変更する必要はな
い。
According to this configuration, the circuit components and the circuit board can be electrically connected to each other by changing the height of the bumps according to the depth dimension of the pad installation surface.
Therefore, it is not necessary to change the basic configuration of the circuit component even though some pads are arranged in the recess.

【0028】請求項3によれば、上記請求項1に記載さ
れた回路部品は、半導体素子が実装されたパッケージ基
材を有する半導体パッケージであり、この半導体パッケ
ージのパッケージ基材は、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプが配置さ
れている。
According to a third aspect, the circuit component according to the first aspect is a semiconductor package having a package base on which a semiconductor element is mounted, and the package base of the semiconductor package is the circuit board. A convex portion corresponding to the concave portion is provided on a back surface facing the mounting surface of the semiconductor device, and the convex portion has a step-like shape having a plurality of bump mounting surfaces facing the pad mounting surface, and the bump mounting surface and the package. The bump is arranged on the back surface of the substrate.

【0029】この構成によると、バンプ設置面とパッド
設置面との間の寸法を、実装面とパッケージ基材との間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
According to this configuration, the dimension between the bump installation surface and the pad installation surface can be made equal to the dimension between the mounting surface and the package base material. Therefore, the shapes and dimensions of many bumps can be equalized, and the bumps and pads can be reliably brought into contact.

【0030】請求項4によれば、上記請求項1に記載さ
れた回路基板は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
According to a fourth aspect, the circuit board according to the first aspect has a plurality of through holes opened in the bottom surface of the concave portion, and the through holes are electrically connected to the signal wiring layer. It is connected to the.

【0031】この構成によると、一つのパッド設置面に
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、コストの低減が可能となる。
According to this configuration, more pads can be arranged on one pad installation surface, and the number of pad installation surfaces can be reduced. Therefore, the shape of the concave portion can be simplified, and the cost can be reduced.

【0032】上記目的を達成するため、請求項5に記載
された発明は、マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと;この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と;を備えており、この回路基板のパッドに上記半
導体パッケージの半田バンプを半田付けしてなる回路モ
ジュールを前提としている。そして、上記回路基板は、
複数の絶縁層と、上記パッドに電気的に接続された複数
の信号配線層とを交互に積層して構成され、この回路基
板の実装面に、一層目の信号配線層を配置するととも
に、上記回路基板は、上記実装面に開口された凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に対応するパッドを配置
したことを特徴としている。
According to a fifth aspect of the present invention, there is provided a semiconductor package having a large number of solder bumps arranged in a matrix and a mounting surface on which the semiconductor package is mounted. On this mounting surface,
A circuit board on which a large number of pads are arranged in a matrix; and a circuit module formed by soldering the solder bumps of the semiconductor package to the pads of the circuit board. And the circuit board is
A plurality of insulating layers and a plurality of signal wiring layers electrically connected to the pads are alternately laminated, and the first signal wiring layer is arranged on the mounting surface of the circuit board. The circuit board has a concave portion opened on the mounting surface, and the concave portion faces the semiconductor package,
And, it has a step-like shape having a plurality of pad mounting surfaces having different depths from the mounting surface, and guides an inner signal wiring layer interposed between the insulating layers to each of these pad mounting surfaces, It is characterized in that pads corresponding to these signal wiring layers are arranged.

【0033】この構成によると、回路基板は、階段状の
複数のパッド設置面を含む凹部を有し、これらパッド設
置面に内層の信号配線層が導かれているので、従来のよ
うなスルーホールを用いることなく内層の信号配線層と
パッドとを電気的に接続することができる。このため、
内層の信号配線層の配線パターンを形成する上での制約
がなくなるので、回路基板の実装面に位置する一層目の
信号配線層と同等の条件の下で配線パターンを形成する
ことができ、複数列のパッドに対応した数の配線パター
ンを得ることができる。また、スルーホールが不要とな
れば、回路基板の半導体パッケージとは反対側の面にも
他の回路部品を配置することができ、回路基板上の実装
密度を高めることができる。
According to this structure, the circuit board has a concave portion including a plurality of stair-like pad installation surfaces, and the inner signal wiring layer is led to these pad installation surfaces, so that the conventional through-hole is provided. Can be used to electrically connect the inner signal wiring layer and the pad. For this reason,
Since there is no restriction on forming the wiring pattern of the inner signal wiring layer, the wiring pattern can be formed under the same conditions as the first signal wiring layer located on the mounting surface of the circuit board. The number of wiring patterns corresponding to the pads in the row can be obtained. Further, if through holes are not required, other circuit components can be arranged on the surface of the circuit board opposite to the semiconductor package, and the mounting density on the circuit board can be increased.

【0034】上記目的を達成するため、請求項6に記載
された発明は、回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板を前提としている。そし
て、上記基板本体は、上記実装面に凹部を有し、この凹
部は、上記回路部品と向かい合い、かつ、上記実装面か
らの深さが異なる複数のパッド設置面を有する階段状を
なしており、これら各パッド設置面に、上記信号配線層
に電気的に接続されるパッドを配置したことを特徴とし
ている。
In order to achieve the above object, according to a sixth aspect of the present invention, a large number of pads are arranged in a matrix on a mounting surface on which circuit components are mounted.
It is assumed that a circuit board has a multi-layer board main body in which a plurality of signal wiring layers are arranged in an inner layer, and the bumps of the circuit components are electrically connected to pads of the board main body. The substrate body has a concave portion on the mounting surface, and the concave portion has a step shape having a plurality of pad mounting surfaces facing the circuit component and having different depths from the mounting surface. A pad electrically connected to the signal wiring layer is disposed on each of the pad mounting surfaces.

【0035】この構成によると、基板本体は、階段状の
パッド設置面を含む凹部を有しているので、従来のよう
なスルーホールを用いることなく内層の信号配線層とパ
ッドとを電気的に接続することができる。このため、内
層の信号配線層の配線パターンを形成する上での制約が
なくなり、複数列のパッドに対応した数の配線パターン
を得ることができる。また、スルーホールが不要となれ
ば、基板本体の回路部品とは反対側の面にも他の回路部
品を配置することができ、基板本体上の実装密度を高め
ることができる。
According to this structure, since the substrate main body has the concave portion including the stepped pad mounting surface, the inner signal wiring layer and the pad can be electrically connected without using a through hole as in the related art. Can be connected. For this reason, there is no restriction in forming the wiring pattern of the inner signal wiring layer, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Further, if through holes are not required, other circuit components can be arranged on the surface of the substrate body opposite to the circuit components, and the mounting density on the substrate body can be increased.

【0036】請求項7によれば、上記請求項6に記載さ
れた基板本体は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
According to a seventh aspect, the substrate body according to the sixth aspect has a plurality of through holes opened in the bottom surface of the concave portion, and these through holes are electrically connected to the signal wiring layer. It is connected to the.

【0037】この構成によると、一つのパッド設置面に
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、回路基板の製造コストを低減する
ことができる。
According to this configuration, more pads can be arranged on one pad installation surface, and the number of pad installation surfaces can be reduced. Therefore, the shape of the concave portion can be simplified, and the manufacturing cost of the circuit board can be reduced.

【0038】上記目的を達成するため、請求項8に記載
された発明は、マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと;この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と;を備えており、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる回路モジ
ュールを前提としている。
[0038] In order to achieve the above object, the invention described in claim 8 provides a semiconductor package having a large number of bumps arranged in a matrix and a mounting surface on which the semiconductor package is mounted. A multi-layer circuit board in which a number of pads are arranged in a matrix on a mounting surface and a plurality of signal wiring layers are arranged in an inner layer; and a bump of the semiconductor package is provided on a pad of the circuit board. It is assumed that a circuit module is formed by electrically connecting the circuit modules.

【0039】そして、上記回路基板は、上記実装面に凹
部を有し、この凹部は、上記半導体パッケージと向かい
合い、かつ、上記実装面からの深さが異なる複数のパッ
ド設置面を有する階段状をなしており、これら各パッド
設置面に、上記信号配線層に電気的に接続されるパッド
を配置するとともに、上記半導体パッケージは、上記回
路基板の実装面と向かい合う裏面に、上記凹部に対応す
る凸部を有し、この凸部は、上記パッド設置面と向かい
合う複数のバンプ設置面を有する階段状をなすととも
に、これらバンプ設置面および上記パッケージ基材の裏
面に上記バンプを配置したことを特徴としている。
The circuit board has a concave portion on the mounting surface, and the concave portion has a stepped shape having a plurality of pad mounting surfaces facing the semiconductor package and having different depths from the mounting surface. A pad electrically connected to the signal wiring layer is arranged on each of the pad mounting surfaces, and the semiconductor package is provided with a protrusion corresponding to the recess on a back surface facing the mounting surface of the circuit board. Having a step, having a step-like shape having a plurality of bump installation surfaces facing the pad installation surface, characterized in that the bumps are arranged on the back surface of the bump installation surface and the package base material. I have.

【0040】この構成によれば、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
According to this configuration, since the circuit board has the concave portion including a plurality of step-like pad mounting surfaces, the signal wiring layer and the pad in the inner layer can be formed without using a through hole as in the related art. Can be electrically connected. For this reason, there is no restriction in forming the wiring pattern of the inner signal wiring layer, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Further, if through holes are not required, other circuit components can be arranged on the surface of the circuit board opposite to the circuit components, and the mounting density of the circuit components can be increased. Further, the dimension between the bump installation surface and the pad installation surface can be made equal to the dimension between the mounting surface and the semiconductor package. Therefore, the shapes and dimensions of many bumps can be equalized, and the bumps and pads can be reliably brought into contact.

【0041】上記目的を達成するため、請求項9に記載
された発明は、マトリックス状に並べて配置された多数
のバンプを有する回路部品と;この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と;を備えてお
り、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる回路モジュールを前提としている。
そして、上記回路基板は、上記実装面に凹部を有し、こ
の凹部は、上記回路部品と向かい合う底部にパッド設置
面を有し、このパッド設置面に、上記信号配線層のうち
の一部の信号配線層に電気的に接続されるパッドと、残
りの信号配線層にスルーホールを介して接続されるパッ
ドとを配置したことを特徴としている。
In order to achieve the above object, according to the ninth aspect of the present invention, there is provided a circuit component having a large number of bumps arranged in a matrix and a mounting surface on which the circuit component is mounted. A multi-layer circuit board in which a number of pads are arranged in a matrix on a mounting surface and a plurality of signal wiring layers are arranged in an inner layer; and a bump of the circuit component is provided on a pad of the circuit board. It is assumed that a circuit module is formed by electrically connecting the circuit modules.
The circuit board has a concave portion on the mounting surface, the concave portion has a pad mounting surface on a bottom portion facing the circuit component, and the pad mounting surface has a part of the signal wiring layer. Pads electrically connected to the signal wiring layer and pads connected to the remaining signal wiring layers via through holes are arranged.

【0042】この構成によれば、回路基板は、パッド設
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
According to this structure, since the circuit board has the concave portion including the pad mounting surface, the number of through holes is reduced and the inner signal wiring layer and the pad are electrically connected. be able to. For this reason, restrictions on forming the wiring pattern of the inner signal wiring layer are reduced, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained.

【0043】しかも、パッド設置面上の一部のパッド
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
Moreover, since some of the pads on the pad mounting surface are connected to the inner signal wiring layer via the through holes, more pads can be arranged on one pad mounting surface. For this reason, the number of pad installation surfaces can be reduced, and the shape of the recess can be simplified.

【0044】上記目的を達成するため、請求項10に記
載された発明は、箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と;この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と;を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合い、かつ、上記実装面からの深さが異なる
複数のパッド設置面を有する階段状をなしており、これ
ら各パッド設置面に、上記信号配線層に電気的に接続さ
れるパッドを配置したことを特徴としている。
In order to achieve the above object, a tenth aspect of the present invention includes a box-shaped housing; and a circuit module housed in the housing. Circuit component having a large number of bumps arranged in a matrix; and a mounting surface on which the circuit component is mounted. On the mounting surface, a large number of pads are arranged in a matrix and a plurality of pads are formed in an inner layer. A multi-layer circuit board on which signal wiring layers are arranged; and an electronic device in which bumps of the circuit components are electrically connected to pads of the circuit board. The circuit board has a recess on the mounting surface, and the recess faces the circuit component, and has a stepped shape having a plurality of pad mounting surfaces having different depths from the mounting surface. A pad electrically connected to the signal wiring layer is disposed on each of the pad mounting surfaces.

【0045】この構成によれば、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
According to this configuration, since the circuit board has the concave portion including the plurality of step-like pad mounting surfaces, the signal wiring layer and the pad in the inner layer can be formed without using a through hole as in the related art. Can be electrically connected. For this reason, there is no restriction in forming the wiring pattern of the inner signal wiring layer, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Further, if through holes are not required, other circuit components can be arranged on the surface of the circuit board opposite to the circuit components, and the mounting density of the circuit components can be increased.

【0046】上記目的を達成するため、請求項11に記
載された発明は、箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する半導体パッケージと;この半導体パッケージ
が実装される実装面を有し、この実装面に、多数のパッ
ドがマトリックス状に並べて配置されるとともに、内層
に複数の信号配線層が配置された多層の回路基板と;を
含み、この回路基板のパッドに上記半導体パッケージの
バンプを電気的に接続してなる電子機器を前提としてい
る。そして、上記回路基板は、上記実装面に凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記信号配線層に電気的に接続されるパッドを配置
するとともに、上記半導体パッケージは、上記回路基板
の実装面と向かい合う裏面に、上記凹部に対応する凸部
を有し、この凸部は、上記パッド設置面と向かい合う複
数のバンプ設置面を有する階段状をなすとともに、これ
らバンプ設置面および上記パッケージ基材の裏面に上記
バンプを配置したことを特徴としている。
To achieve the above object, an invention according to claim 11 comprises a box-shaped housing; and a circuit module housed inside the housing, and the circuit module is a matrix. A semiconductor package having a large number of bumps arranged in a matrix; and a mounting surface on which the semiconductor package is mounted. On the mounting surface, a large number of pads are arranged in a matrix and a plurality of pads are arranged in an inner layer. A multi-layer circuit board on which a signal wiring layer is arranged; and an electronic device in which bumps of the semiconductor package are electrically connected to pads of the circuit board. The circuit board has a recess on the mounting surface, and the recess faces the semiconductor package,
In addition, it has a step-like shape having a plurality of pad mounting surfaces having different depths from the mounting surface, and on each of these pad mounting surfaces, a pad electrically connected to the signal wiring layer is arranged. The semiconductor package has a convex portion corresponding to the concave portion on a back surface facing the mounting surface of the circuit board, and the convex portion has a step shape having a plurality of bump mounting surfaces facing the pad mounting surface, The present invention is characterized in that the bumps are arranged on the bump installation surface and the back surface of the package base material.

【0047】この構成によれば、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
According to this structure, since the circuit board has the concave portion including the plurality of step-like pad installation surfaces, the signal wiring layer and the pad in the inner layer can be formed without using a through hole as in the related art. Can be electrically connected. For this reason, there is no restriction in forming the wiring pattern of the inner signal wiring layer, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Further, if through holes are not required, other circuit components can be arranged on the surface of the circuit board opposite to the circuit components, and the mounting density of the circuit components can be increased. Further, the dimension between the bump installation surface and the pad installation surface can be made equal to the dimension between the mounting surface and the semiconductor package. Therefore, the shapes and dimensions of many bumps can be equalized, and the bumps and pads can be reliably brought into contact.

【0048】上記目的を達成するため、請求項12に記
載された発明は、箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と;この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と;を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合う底部にパッド設置面を有し、このパッド
設置面に、上記信号配線層のうちの一部の信号配線層に
電気的に接続されるパッドと、残りの信号配線層にスル
ーホールを介して接続されるパッドとを配置したことを
特徴としている。
According to a twelfth aspect of the present invention, there is provided a housing having a box shape; and a circuit module housed in the housing. Circuit component having a large number of bumps arranged in a matrix; and a mounting surface on which the circuit component is mounted. On the mounting surface, a large number of pads are arranged in a matrix and a plurality of pads are formed in an inner layer. A multi-layer circuit board on which signal wiring layers are arranged; and an electronic device in which bumps of the circuit components are electrically connected to pads of the circuit board. The circuit board has a concave portion on the mounting surface, the concave portion has a pad mounting surface on a bottom portion facing the circuit component, and the pad mounting surface has a part of the signal wiring layer. Pads electrically connected to the signal wiring layer and pads connected to the remaining signal wiring layers via through holes are arranged.

【0049】この構成によれば、回路基板は、パッド設
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
According to this structure, since the circuit board has the concave portion including the pad mounting surface, the number of through holes is reduced and the inner signal wiring layer and the pad are electrically connected. be able to. For this reason, restrictions on forming the wiring pattern of the inner signal wiring layer are reduced, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained.

【0050】しかも、パッド設置面上の一部のパッド
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
Moreover, since some of the pads on the pad mounting surface are connected to the inner signal wiring layer through the through holes, more pads can be arranged on one pad mounting surface. For this reason, the number of pad installation surfaces can be reduced, and the shape of the recess can be simplified.

【0051】[0051]

【発明の実施の形態】以下本発明の第1の実施の形態
を、図1ないし図5にもとづいて説明する。図1は、ポ
ータブルコンピュータ21を示している。このコンピュ
ータ21は、偏平な箱状をなす筐体22と、この筐体2
2に支持されたフラットなディスプレイユニット23と
を備えている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows a portable computer 21. The computer 21 includes a flat box-shaped housing 22 and a housing 2
2 and a flat display unit 23 supported by the display unit 2.

【0052】筐体22は、ベース24と、このベース2
4に取り外し可能に連結されたアッパカバー25とで構
成されている。ベース24は、平坦な底壁24aを有し
ている。アッパカバー25は、底壁24aと向かい合う
上壁25aを有している。上壁25aの前部は、平坦な
アームレスト26となっており、このアームレスト26
の後方には、キーボード27が配置されている。
The housing 22 includes a base 24 and the base 2
4 and an upper cover 25 detachably connected to the upper cover 4. The base 24 has a flat bottom wall 24a. The upper cover 25 has an upper wall 25a facing the bottom wall 24a. The front part of the upper wall 25a is a flat armrest 26, and this armrest 26
A keyboard 27 is disposed behind the keyboard.

【0053】ディスプレイユニット23は、上記筐体2
2の後端部にヒンジ軸28を介して支持されている。そ
のため、ディスプレイユニット23は、アームレスト2
6やキーボード27を覆う閉じ位置と、これらアームレ
スト26やキーボード27を露出させる開き位置とに亘
って回動可能となっている。
The display unit 23 is provided in the housing 2
2 is supported at the rear end thereof via a hinge shaft 28. Therefore, the display unit 23 is
The armrest 26 and the keyboard 27 can be rotated between a closed position that covers the keyboard 6 and the keyboard 27 and an open position where the armrest 26 and the keyboard 27 are exposed.

【0054】ところで、筐体22の内部には、回路モジ
ュール30が収容されている。回路モジュール30は、
回路部品としての半導体パッケージ31と、この半導体
パッケージ31が実装された回路基板32とを備えてい
る。
Incidentally, the circuit module 30 is housed inside the housing 22. The circuit module 30
A semiconductor package 31 as a circuit component and a circuit board 32 on which the semiconductor package 31 is mounted are provided.

【0055】回路基板32は、実装面としての表面32
aと、この表面32aの反対側に位置された裏面32b
とを有している。回路基板32は、筐体4に取り外し可
能に支持されており、この回路基板32の裏面32bが
上記筐体22の底壁24aと向かい合っている。
The circuit board 32 has a surface 32 as a mounting surface.
a and a back surface 32b opposite to the front surface 32a
And The circuit board 32 is detachably supported by the housing 4, and the back surface 32 b of the circuit board 32 faces the bottom wall 24 a of the housing 22.

【0056】図2に示すように、回路基板32は、第1
ないし第3の絶縁層34a〜34cと、第1ないし第3
の信号配線層35a〜35cとを有する多層構造をなし
ている。第1ないし第3の絶縁層34a〜34cは、ガ
ラスエポキシあるいはポリイミド等により構成されてい
る。第1の絶縁層34aは、回路基板32の表面32a
を構成し、第3の絶縁層34cは、回路基板32の裏面
32bを構成している。
As shown in FIG. 2, the circuit board 32
To third insulating layers 34a to 34c, and first to third insulating layers 34a to 34c.
And a signal wiring layer 35a to 35c. The first to third insulating layers 34a to 34c are made of glass epoxy, polyimide, or the like. The first insulating layer 34a is formed on the surface 32a of the circuit board 32.
And the third insulating layer 34c forms the back surface 32b of the circuit board 32.

【0057】第1ないし第3の信号配線層35a〜35
cは、所定のパターンを有する銅箔にて構成されてい
る。一層目の第1の信号配線層35aは、回路基板32
の表面32aに配置されている。二層目の第2の信号配
線層35bは、第1の絶縁層34aと第2の絶縁層34
bとの間に積層されている。三層目の第3の信号配線層
35cは、第2の絶縁層34bと第3の絶縁層34cと
の間に積層されている。そのため、第2および第3の信
号配線層35b,35cは、回路基板32の内部に配置
されている。
First to third signal wiring layers 35a to 35a
c is made of a copper foil having a predetermined pattern. The first signal wiring layer 35a of the first layer is
Are arranged on the surface 32a. The second signal wiring layer 35b of the second layer includes a first insulating layer 34a and a second insulating layer 34b.
b. The third signal wiring layer 35c of the third layer is stacked between the second insulating layer 34b and the third insulating layer 34c. Therefore, the second and third signal wiring layers 35b and 35c are arranged inside the circuit board 32.

【0058】回路基板32は、半導体パッケージ31の
実装部分に対応した位置に、凹部38を有している。凹
部38は、回路基板32の表面32aに開口された正方
形状の開口端38aを有し、この凹部38の開口形状
は、半導体パッケージ31のパッケージ本体3の平面形
状よりも小さく定められている。そのため、凹部38
は、半導体パッケージ31の外側から2列目のバンプ8
によって囲まれた部分に位置されている。
The circuit board 32 has a concave portion 38 at a position corresponding to the mounting portion of the semiconductor package 31. The recess 38 has a square opening end 38 a opened on the surface 32 a of the circuit board 32, and the opening shape of the recess 38 is smaller than the planar shape of the package body 3 of the semiconductor package 31. Therefore, the recess 38
Are the bumps 8 in the second row from the outside of the semiconductor package 31
It is located in the part surrounded by.

【0059】凹部38は、一対の第1のパッド設置面3
9a,39bと、第2のパッド設置面40とを有する階
段状をなしている。第1のパッド設置面39a,39b
と第2のパッド設置面40とでは、回路基板32の表面
32aからの深さ寸法が互いに異なっている。
The recess 38 is provided with a pair of first pad mounting surfaces 3.
9a, 39b and a second pad installation surface 40 are formed in a stepped shape. First pad installation surfaces 39a, 39b
The depth dimension from the surface 32 a of the circuit board 32 is different between the second pad installation surface 40 and the second pad installation surface 40.

【0060】すなわち、第1のパッド設置面39a,3
9bは、第2の絶縁層34bの表面によって構成され、
回路基板32の表面32aから第1のパッド設置面39
a,39bまでの深さ寸法は、第1の絶縁層34aの厚
み寸法に略対応している。第2のパッド設置面40は、
第3の絶縁層34cの表面によって構成され、回路基板
32の表面32aから第2のパッド設置面40までの深
さ寸法は、第1および第2の絶縁層34a,34bの厚
み寸法に略対応している。この第2のパッド設置面40
は、第1のパッド設置面39a,39bの間に配置さ
れ、上記凹部38の底面を兼ねている。
That is, the first pad mounting surfaces 39a, 3
9b is constituted by the surface of the second insulating layer 34b,
From the surface 32a of the circuit board 32 to the first pad mounting surface 39
The depth dimension up to a, 39b substantially corresponds to the thickness dimension of the first insulating layer 34a. The second pad mounting surface 40 includes:
The depth dimension from the surface 32a of the circuit board 32 to the second pad mounting surface 40 substantially corresponds to the thickness dimension of the first and second insulating layers 34a and 34b. doing. This second pad mounting surface 40
Is disposed between the first pad mounting surfaces 39a and 39b, and also serves as the bottom surface of the recess 38.

【0061】第1および第2のパッド設置面39a,3
9b,40は、凹部38の開口端38aを通じて回路基
板32の外方に露出され、上記半導体パッケージ31と
向かい合っている。そして、第1のパッド設置面39
a,39bに上記第2の信号配線層35bが導かれてい
るとともに、第2のパッド設置面40に第3の信号配線
層35cが導かれている。
First and second pad mounting surfaces 39a, 3
9 b and 40 are exposed to the outside of the circuit board 32 through the opening end 38 a of the concave portion 38, and face the semiconductor package 31. Then, the first pad installation surface 39
The second signal wiring layer 35b is led to a and 39b, and the third signal wiring layer 35c is led to the second pad installation surface 40.

【0062】図2および図3に示すように、凹部38に
臨む回路基板32の表面32aと、上記第1および第2
のパッド設置面39a,39b,40には、夫々多数の
パッド42が配置されている。
As shown in FIGS. 2 and 3, the surface 32a of the circuit board 32 facing the recess 38 and the first and second
A large number of pads 42 are respectively arranged on the pad installation surfaces 39a, 39b, 40 of the above.

【0063】表面32aのパッド42は、凹部38の開
口端38aに沿って互いに間隔を存して配置され、これ
らパッド42は、凹部38の開口端38aを取り囲むよ
うに2列に並べられている。第1のパッド設置面39
a,39bのパッド42は、夫々互いに間隔を存して2
列に並べて配置されている。第2のパッド設置面40の
パッド42は、互いに間隔を存して4列に並べて配置さ
れている。そのため、回路基板32を平面的に見た場合
に、上記パッド42は、凹部38およびその開口端38
aの周囲に亘る範囲にマトリックス状に縦横に一列に並
べて配置されている。
The pads 42 on the surface 32a are arranged at intervals along the opening end 38a of the recess 38, and these pads 42 are arranged in two rows so as to surround the opening end 38a of the recess 38. . First pad mounting surface 39
The pads 42a and 39b are spaced apart from each other by two.
They are arranged in columns. The pads 42 on the second pad installation surface 40 are arranged in four rows at intervals. Therefore, when the circuit board 32 is viewed in a plan view, the pad 42 is
are arranged in a matrix in a matrix in a range extending over the periphery of a.

【0064】図3に示すように、回路基板32の表面3
2aのパッド42は、一層目の第1の信号配線層35a
に電気的に接続されている。この第1の信号配線層35
aは、外側の列のパッド42に連なる第1の配線パター
ン43aと、内側の列のパッド42に連なる第2の配線
パターン43bとを備えている。第1の配線パターン4
3aは、互いに間隔を存して平行に配置されており、パ
ッド42の配置エリアの外方に向けて延びている。第2
の配線パターン43bは、外側の列のパッド42の間を
通して第1の配線パターン43aの間に導かれ、この第
1の配線パターン43aと平行に配置されている。
As shown in FIG. 3, the surface 3 of the circuit board 32
The pad 42a of the first signal wiring layer 35a
Is electrically connected to This first signal wiring layer 35
a includes a first wiring pattern 43a connected to the pads 42 in the outer row, and a second wiring pattern 43b connected to the pads 42 in the inner row. First wiring pattern 4
3a are arranged in parallel with a space therebetween, and extend outward of the area where the pads 42 are arranged. Second
The wiring pattern 43b is guided between the first wiring patterns 43a through the pads 42 in the outer row, and is arranged in parallel with the first wiring pattern 43a.

【0065】図4に示すように、第1のパッド設置面3
9a,39bのパッド42は、二層目の第2の信号配線
層35bに電気的に接続されている。この第2の信号配
線層35bは、外側の列のパッド42に連なる第1の配
線パターン44aと、内側の列のパッド42に連なる第
2の配線パターン44bとを備えている。第1の配線パ
ターン44aは、互いに間隔を存して平行に配置されて
おり、上記パッド42の配置エリアの外方に向けて延び
ている。第2の配線パターン44bは、外側の列のパッ
ド42の間を通して第1の配線パターン44aの間に導
かれ、この第1の配線パターン44aと平行に配置され
ている。
As shown in FIG. 4, the first pad mounting surface 3
The pads 42 of 9a and 39b are electrically connected to the second signal wiring layer 35b of the second layer. The second signal wiring layer 35b includes a first wiring pattern 44a connected to the pads 42 in the outer row, and a second wiring pattern 44b connected to the pads 42 in the inner row. The first wiring patterns 44a are arranged in parallel with an interval therebetween, and extend outward from the area where the pads 42 are arranged. The second wiring pattern 44b is guided between the first wiring patterns 44a through between the pads 42 in the outer row, and is arranged in parallel with the first wiring pattern 44a.

【0066】図5に示すように、第2のパッド設置面4
0のパッド42は、三層目の第3の信号配線層35cに
電気的に接続されている。この第3の信号配線層35c
は、外側の列のパッド42に連なる第1の配線パターン
45aと、内側の列のパッド42に連なる第2の配線パ
ターン45bとを備えている。第1の配線パターン45
aは、互いに間隔を存して平行に配置されており、上記
パッド42の配置エリアの外方に向けてに延びている。
第2の配線パターン45bは、外側の列のパッド42の
間を通して第1の配線パターン45aの間に導かれ、こ
の第1の配線パターン45aと平行に配置されている。
As shown in FIG. 5, the second pad mounting surface 4
The zero pad 42 is electrically connected to the third signal wiring layer 35c of the third layer. This third signal wiring layer 35c
Has a first wiring pattern 45a connected to the pads 42 in the outer row and a second wiring pattern 45b connected to the pads 42 in the inner row. First wiring pattern 45
“a” are arranged in parallel with an interval therebetween, and extend outward from the area where the pads 42 are arranged.
The second wiring pattern 45b is guided between the first wiring patterns 45a through the pads 42 in the outer row, and is arranged in parallel with the first wiring pattern 45a.

【0067】この結果、第1ないし第3の信号配線層3
5a〜35cは、夫々2列のパッド42に連なる第1お
よび第2の配線パターン43a,43b,44,44
b,45a,45bを有している。
As a result, the first to third signal wiring layers 3
5a to 35c denote first and second wiring patterns 43a, 43b, 44, 44 connected to the two rows of pads 42, respectively.
b, 45a and 45b.

【0068】また、上記半導体パッケージ31は、その
接続端子となるバンプ48の点を除き、上記従来の技術
で述べた半導体パッケージ1と基本的に同一の構成を有
している。そのため、上記従来の半導体パッケージ1と
同一の構成部分については同一の参照符号を付してその
説明を省略する。
The semiconductor package 31 has basically the same configuration as that of the semiconductor package 1 described in the prior art, except for a bump 48 serving as a connection terminal. Therefore, the same components as those of the above-described conventional semiconductor package 1 are denoted by the same reference numerals, and description thereof is omitted.

【0069】図2に示すように、上記バンプ48は、パ
ッケージ本体3を構成するプリント基板4の裏面4bに
マトリックス状に並べて配置されている。これらバンプ
48は、上記回路基板32のパッド42に対応するもの
で、夫々円柱(ピン)状をなしている。そして、バンプ
48の高さ寸法は、半導体パッケージ31の最外周のパ
ッド42から内側に進むに従い次第に大きくなるように
三段階に亘って変化している。
As shown in FIG. 2, the bumps 48 are arranged in a matrix on the back surface 4 b of the printed circuit board 4 constituting the package body 3. These bumps 48 correspond to the pads 42 of the circuit board 32, and each have a columnar (pin) shape. The height of the bump 48 changes over three steps so that the height gradually increases from the outermost pad 42 of the semiconductor package 31 toward the inside.

【0070】すなわち、回路基板32の表面32aに半
導体パッケージ31を実装した状態では、そのパッケー
ジ本体3が階段状の第1および第2のパッド設置面39
a,39b,40を有する凹部38と向かい合う。この
ため、パッケージ本体3と回路基板32の表面32aと
の間の距離に比べて、パッケージ本体3と第1のパッド
設置面39a,39bとの間の距離の方が大きくなると
ともに、このパッケージ本体3と第1のパッド設置面3
9a,39bとの間の距離よりも、パッケージ本体3と
第2のパッド設置面40との間の距離の方が大きくな
る。
That is, when the semiconductor package 31 is mounted on the surface 32 a of the circuit board 32, the package body 3 has a step-like first and second pad mounting surface 39.
a, 39b, 40 facing the recess 38. Therefore, the distance between the package body 3 and the first pad mounting surfaces 39a and 39b is larger than the distance between the package body 3 and the surface 32a of the circuit board 32, and the package body 3 3 and first pad setting surface 3
The distance between the package body 3 and the second pad mounting surface 40 is larger than the distance between the package bodies 9a and 39b.

【0071】そのため、バンプ48のうち、第1および
第2のパッド設置面39a,39b,40のパッド42
に対応するバンプ48の高さ寸法は、回路基板32の表
面32aのパッド42に対応するバンプ48の高さ寸法
よりも大きく定められており、上記凹部38の深さ分を
吸収している。
Therefore, of the bumps 48, the pads 42 on the first and second pad mounting surfaces 39 a, 39 b, 40
Is set larger than the height of the bump 48 corresponding to the pad 42 on the surface 32 a of the circuit board 32, and absorbs the depth of the recess 38.

【0072】なお、半導体パッケージ31の各バンプ4
8は、回路基板32のパッド42に半田付けされ、この
ことにより、半導体パッケージ31と回路基板32とが
電気的に接続されている。
Each bump 4 of the semiconductor package 31
8 is soldered to the pad 42 of the circuit board 32, whereby the semiconductor package 31 and the circuit board 32 are electrically connected.

【0073】このような構成によると、半導体パッケー
ジ31が実装される回路基板32に、階段状に配置され
た第1および第2のパッド設置面39a,39b,40
を有する凹部38を形成し、これら第1および第2のパ
ッド設置面39a,39b,40に、回路基板32の内
部の第2および第3の信号配線層35b,35cを導い
たので、これら第1および第2のパッド設置面39a,
39b,40上で、複数列のパッド42と第2および第
3の信号配線層35b,35cとを電気的に接続するこ
とができる。
According to such a configuration, the first and second pad mounting surfaces 39a, 39b, 40, which are arranged stepwise, are mounted on the circuit board 32 on which the semiconductor package 31 is mounted.
Are formed, and the second and third signal wiring layers 35b and 35c inside the circuit board 32 are led to the first and second pad mounting surfaces 39a, 39b and 40, respectively. The first and second pad mounting surfaces 39a,
A plurality of rows of pads 42 and second and third signal wiring layers 35b and 35c can be electrically connected on 39b and 40.

【0074】このため、信号配線用の多数のスルーホー
ルが不要となるから、第2および第3の信号配線層35
b,35cをスルーホールの間に導くといった、配線パ
ターン44a,44b,45a,45bを形成する上で
の制約がなくなり、回路基板32の内部の第2および第
3の信号配線層35b,35cにおいても、回路基板3
2の表面32aの第1の信号配線層35aと同様の条件
の下で配線パターン44a,44b,45a,45bを
形成することができる。
For this reason, since a large number of through holes for signal wiring are not required, the second and third signal wiring layers 35 are not required.
There is no restriction in forming the wiring patterns 44a, 44b, 45a, 45b such as guiding the wires b and 35c between the through holes, and the second and third signal wiring layers 35b and 35c inside the circuit board 32 are eliminated. Also the circuit board 3
The wiring patterns 44a, 44b, 45a, 45b can be formed under the same conditions as the first signal wiring layer 35a on the surface 32a of the second.

【0075】したがって、2列のパッド42に対応した
数の配線パターン44a,44b,45a,45bを無
理なく形成することができ、信号配線層数を減らしつ
つ、高密度な信号配線が可能となる。
Therefore, the number of wiring patterns 44a, 44b, 45a, 45b corresponding to the two rows of pads 42 can be formed without difficulty, and high-density signal wiring can be achieved while reducing the number of signal wiring layers. .

【0076】しかも、回路基板32を貫通するスルーホ
ールが一切不要となるから、回路基板32の裏面32b
のうち、凹部38に対応した部分にもその他の半導体パ
ッケージやコネクタのような回路部品を配置することが
できる。このため、回路基板32上の実装密度を高める
ことができ、回路基板32の小型化が可能となる。
Further, since no through-hole penetrating through the circuit board 32 is required, the back surface 32b of the circuit board 32 is not required.
Among them, other circuit components such as a semiconductor package and a connector can be arranged in a portion corresponding to the concave portion 38. Therefore, the mounting density on the circuit board 32 can be increased, and the size of the circuit board 32 can be reduced.

【0077】また、上記構成によると、半導体パッケー
ジ31のバンプ48の高さを、第1および第2のパッド
設置面39a,39b,40の深さに応じて異ならせて
いるので、一部のパッド42が凹部38の内側に配置さ
れている構成でありながら、パッケージ本体3の基本的
な構成を変更する必要はなく、コストの低減が可能とな
る。
Further, according to the above configuration, the height of the bump 48 of the semiconductor package 31 is made different depending on the depth of the first and second pad mounting surfaces 39a, 39b, 40. Although the pad 42 is arranged inside the concave portion 38, it is not necessary to change the basic structure of the package body 3, and the cost can be reduced.

【0078】なお、上記第1の実施の形態では、半導体
パッケージの全てのバンプを円柱(ピン)状に形成した
が、本発明はこれに特定されるものではなく、例えば回
路基板の表面のパッドに接続される外側2列のバンプの
みをボール状に形成し、第1および第2のパッド設置面
のパッドに接続されるバンプを円柱又は角柱状に形成し
ても良い。
In the first embodiment, all the bumps of the semiconductor package are formed in the shape of a column (pin). However, the present invention is not limited to this. May be formed in a ball shape, and the bumps connected to the pads on the first and second pad installation surfaces may be formed in a columnar or prismatic shape.

【0079】また、本発明は、上記第1の実施の形態に
特定されるものではなく、図6に本発明の第2の実施の
形態を示す。この第2の実施の形態は、半導体パッケー
ジ31のプリント基板52の構成が上記第1の実施の形
態と相違しており、それ以外の構成は、第1の実施の形
態と同様である。そのため、第2の実施の形態におい
て、上記第1の実施の形態と同一の構成部分には、同一
の参照符号を付してその説明を省略する。
The present invention is not limited to the first embodiment, and FIG. 6 shows a second embodiment of the present invention. The second embodiment is different from the first embodiment in the configuration of the printed circuit board 52 of the semiconductor package 31, and the other configurations are the same as the first embodiment. Therefore, in the second embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.

【0080】図6に示すように、上記プリント基板52
は、上記回路基板32と向かい合う裏面52bに凸部5
3を有している。凸部53は、半導体パッケージ31を
回路基板32に実装した時に、この回路基板32の凹部
38と向かい合っている。
As shown in FIG.
Are formed on the back surface 52b facing the circuit board 32 by the protrusions 5.
Three. The convex portion 53 faces the concave portion 38 of the circuit board 32 when the semiconductor package 31 is mounted on the circuit board 32.

【0081】凸部53は、第1のパッド設置面39a,
39bと向かい合う一対の第1のバンプ設置面55a,
55bと、第2のパッド設置面40と向かい合う第2の
バンプ設置面56とを有する階段状をなしている。その
ため、プリント基板52の裏面52bから第1の第1の
バンプ設置面55a,55bまでの高さは、プリント基
板52の裏面52bから第2のバンプ設置面56までの
高さよりも小さくなっている。
The projection 53 has a first pad mounting surface 39a,
A pair of first bump installation surfaces 55a,
55b and a second bump installation surface 56 facing the second pad installation surface 40 has a stepped shape. Therefore, the height from the back surface 52b of the printed board 52 to the first first bump setting surfaces 55a and 55b is smaller than the height from the back surface 52b of the printed board 52 to the second bump setting surface 56. .

【0082】プリント基板52の裏面52bと、第1お
よび第2のバンプ設置面56a,56bとには、夫々ボ
ール状をなす多数の半田バンプ57が配置されている。
裏面52bの半田バンプ57は、凸部53を取り囲むよ
うに互いに間隔を存して2列に並べて配置されている。
第1のバンプ設置面56aの半田バンプ57は、互いに
間隔を存して2列に並べて配置されている。第2のバン
プ設置面56bの半田バンプ57は、互いに間隔を存し
て4列に並べて配置されている。
A large number of ball-shaped solder bumps 57 are arranged on the back surface 52b of the printed circuit board 52 and the first and second bump mounting surfaces 56a and 56b, respectively.
The solder bumps 57 on the back surface 52b are arranged in two rows with an interval therebetween so as to surround the projection 53.
The solder bumps 57 on the first bump installation surface 56a are arranged in two rows with an interval therebetween. The solder bumps 57 on the second bump setting surface 56b are arranged in four rows at intervals.

【0083】そのため、プリント基板52の裏面52b
を平面的に見た場合に、上記半田バンプ57は、凸部5
3およびその周囲に亘る範囲にマトリックス状に縦横に
一列に並べて配置されており、これら全ての半田バンプ
57の形状および寸法は、互いに同一のものとなってい
る。
Therefore, the back surface 52b of the printed circuit board 52
When viewed from above, the solder bumps 57
The solder bumps 57 are arranged in rows and columns in a matrix in the range of 3 and the periphery thereof, and all of these solder bumps 57 have the same shape and dimensions.

【0084】なお、半田バンプ57は、パッド42に半
田付けされており、これにより、半導体パッケージ31
と回路基板32とが電気的に接続されている。このよう
な構成によると、半導体パッケージ31のプリント基板
52は、階段状に配置された第1および第2のバンプ設
置面55a,55b,56を有する凸部53を備えてい
るので、1および第2のバンプ設置面55a,55b,
56と第1および第2のパッド設置面39a,39b,
40との間の寸法を、プリント基板52の裏面52bと
回路基板32の表面32aとの間の寸法と同等に定める
ことができる。
Incidentally, the solder bumps 57 are soldered to the pads 42, whereby the semiconductor package 31 is
And the circuit board 32 are electrically connected. According to such a configuration, the printed board 52 of the semiconductor package 31 includes the convex portions 53 having the first and second bump mounting surfaces 55a, 55b, and 56 arranged in a stepwise manner. 2, the bump installation surfaces 55a, 55b,
56 and the first and second pad mounting surfaces 39a, 39b,
40 can be determined to be equal to the dimension between the back surface 52b of the printed board 52 and the front surface 32a of the circuit board 32.

【0085】そのため、回路基板32に一部のパッド4
2を収容する凹部38を形成したにも拘らず、多数の半
田バンプ57の形状および寸法を均等化することがで
き、これら半田バンプ57とパッド42とを確実に接触
させることができる。よって、半導体パッケージ31と
回路基板32との接続の信頼性が向上する。
For this reason, some of the pads 4
Despite the formation of the recess 38 accommodating the solder bumps 2, the shapes and dimensions of the many solder bumps 57 can be equalized, and the solder bumps 57 and the pads 42 can be reliably brought into contact. Therefore, the reliability of the connection between the semiconductor package 31 and the circuit board 32 is improved.

【0086】また、図7ないし図9は、本発明の第3の
実施の形態を開示している。この第3の実施の形態は、
半導体パッケージ31が実装される回路基板61の部分
的な構成が上記第1の実施の形態と相違しており、それ
以外の構成は、上記第1の実施の形態と同様である。
FIG. 7 to FIG. 9 disclose a third embodiment of the present invention. In the third embodiment,
The partial configuration of the circuit board 61 on which the semiconductor package 31 is mounted is different from that of the first embodiment, and the other configuration is the same as that of the first embodiment.

【0087】図7に示すように、回路基板61は、半導
体パッケージ31の実装部分に対応した位置に、凹部6
2を有している。凹部62は、回路基板61の表面61
aに開口された正方形状の開口端62aを有し、この凹
部62の開口形状は、半導体パッケージ31のパッケー
ジ本体3の平面形状よりも小さく定められている。その
ため、凹部62は、半導体パッケージ31の外側から2
列目のバンプ48によって囲まれた部分に位置されてい
る。
As shown in FIG. 7, the circuit board 61 has the recess 6 at a position corresponding to the mounting portion of the semiconductor package 31.
Two. The recess 62 is provided on the surface 61 of the circuit board 61.
a has a square opening end 62 a opened at a, and the opening shape of the concave portion 62 is determined to be smaller than the planar shape of the package body 3 of the semiconductor package 31. For this reason, the concave portion 62 is located 2 mm from the outside of the semiconductor package 31.
It is located in a portion surrounded by the bumps 48 in the row.

【0088】凹部62は、平坦なパッド設置面63を有
している。パッド設置面63は、凹部62の底面を兼ね
ている。このパッド設置面63は、第2の絶縁層34b
の表面によって構成され、回路基板61の表面61aか
らパッド設置面63までの深さ寸法は、第1の絶縁層3
4aの厚み寸法に略対応している。そのため、凹部62
のパッド設置面63は、回路基板61の表面61aと協
働して階段状の段差を構成している。
The recess 62 has a flat pad installation surface 63. The pad installation surface 63 also serves as the bottom surface of the recess 62. The pad mounting surface 63 is formed on the second insulating layer 34b.
The depth dimension from the surface 61a of the circuit board 61 to the pad mounting surface 63 is the first insulating layer 3
4a substantially corresponds to the thickness dimension. Therefore, the concave portion 62
The pad installation surface 63 forms a step-like step in cooperation with the surface 61a of the circuit board 61.

【0089】パッド設置面63は、凹部62の開口端6
2aを通じて回路基板61の外方に露出され、上記半導
体パッケージ31と向かい合っている。このパッド設置
面63には、上記第2の信号配線層35bが導かれてい
る。
The pad installation surface 63 is provided at the opening end 6 of the recess 62.
It is exposed to the outside of the circuit board 61 through 2a and faces the semiconductor package 31. The second signal wiring layer 35b is led to the pad installation surface 63.

【0090】凹部62に臨む回路基板61の表面61a
および上記パッド設置面63には、夫々多数のパッド4
2が配置されている。表面32aのパッド42は、凹部
62の開口端62aに沿って互いに間隔を存して配置さ
れ、これらパッド42は、凹部62の開口端62aを取
り囲むように2列に並べられている。パッド設置面63
のパッド42は、夫々互いに間隔を存して8列に並べて
配置されている。そのため、回路基板61を平面的に見
た場合に、上記パッド42は、凹部62およびその開口
端62aの周囲に亘る範囲にマトリックス状に縦横に一
列に並べて配置されている。
Surface 61 a of circuit board 61 facing recess 62
Also, a large number of pads 4 are provided on the pad installation surface 63, respectively.
2 are arranged. The pads 42 on the surface 32a are arranged at an interval along the opening end 62a of the recess 62, and the pads 42 are arranged in two rows so as to surround the opening end 62a of the recess 62. Pad installation surface 63
The pads 42 are arranged in eight rows at intervals from one another. Therefore, when the circuit board 61 is viewed in a plan view, the pads 42 are arranged in a matrix in a vertical and horizontal line in a range extending around the concave portion 62 and the opening end 62a.

【0091】図8に示すように、回路基板61の表面6
1aのパッド42は、上記第1の実施の形態と同様に、
一層目の第1の信号配線層35aに電気的に接続されて
いる。また、パッド設置面63のパッド42のうち、外
側の2列のパッド42は、上記第1の実施の形態と同様
に、2層目の第2の信号配線層35bに電気的に接続さ
れている。
As shown in FIG. 8, the surface 6 of the circuit board 61 is
The pad 42 of 1a is similar to the first embodiment,
It is electrically connected to the first signal wiring layer 35a of the first layer. Out of the pads 42 on the pad mounting surface 63, the outer two rows of pads 42 are electrically connected to the second signal wiring layer 35b as in the first embodiment. I have.

【0092】パッド設置面63のパッド42うち、外側
2列のパッド42を除く残りの4列のパッド42は、多
数のスルーホール65を介して3層目の第3の信号配線
層35cに電気的に接続されている。スルーホール65
は、回路基板61を厚み方向に貫通しており、パッド設
置面63および回路基板61の裏面61bに夫々開口さ
れている。夫々のスルーホール65の内面は、導電層6
6によって覆われている。スルーホール65は、図8に
示すように、上記第2の信号配線層35bが接続された
2列のパッド42よりも内側において、夫々四つのパッ
ド42で囲まれる部分に配置され、回路基板61の縦横
に一列に並べられている。
Out of the pads 42 on the pad mounting surface 63, the remaining four rows of pads 42 except for the outer two rows of pads 42 are electrically connected to the third signal wiring layer 35 c of the third layer via many through holes 65. Connected. Through hole 65
Penetrates the circuit board 61 in the thickness direction, and is opened on the pad installation surface 63 and the back surface 61b of the circuit board 61, respectively. The inner surface of each through hole 65 is
6. As shown in FIG. 8, the through-holes 65 are arranged inside the two rows of pads 42 to which the second signal wiring layer 35b is connected, at portions surrounded by the four pads 42, respectively. Are arranged in a line vertically and horizontally.

【0093】図9に示すように、スルーホール65が接
続される第3の信号配線層35cは、残りの4列のパッ
ド42のうち、外側の列のパッド42に連なる第1の配
線パターン45aと、内側の列のパッド42に連なる第
2の配線パターン45bとを備えている。第1の配線パ
ターン45aは、互いに間隔を存して平行に配置されて
おり、上記パッド42の配置エリアの外方に向けて延び
ている。第2の配線パターン45bは、外側の列のスル
ーホール65の間を通して第1の配線パターン45aの
間に導かれ、この第1の配線パターン45aと平行に配
置されている。
As shown in FIG. 9, the third signal wiring layer 35c to which the through hole 65 is connected is the first wiring pattern 45a connected to the pad 42 in the outer row among the remaining four rows of pads 42. And a second wiring pattern 45b connected to the pads 42 in the inner row. The first wiring patterns 45a are arranged in parallel at an interval from each other, and extend outward from the area where the pads 42 are arranged. The second wiring pattern 45b is guided between the first wiring patterns 45a through the through holes 65 in the outer row, and is arranged in parallel with the first wiring pattern 45a.

【0094】このような構成によれば、パッド設置面6
3に配置されたパッド42のうち、外側2列のパッド4
2を除く内側4列のパッド42は、スルーホール65を
介して第3の信号配線層35cに電気的に接続されてい
るので、一つのパッド設置面63により多くのパッド4
2を配置することができる。このため、凹部62のパッ
ド設置面63は一つあれば良く、その分、凹部62の形
状を簡略化して回路基板61の製造コストを低減するこ
とができる。
According to such a configuration, the pad mounting surface 6
3 among the pads 42 arranged on the outer two rows of the pads 4
The pads 42 in the inner four rows except for the pad 2 are electrically connected to the third signal wiring layer 35 c through the through holes 65, so that one pad mounting surface 63 has more pads 4.
2 can be arranged. Therefore, only one pad installation surface 63 of the concave portion 62 is sufficient, and the shape of the concave portion 62 can be simplified by that amount, and the manufacturing cost of the circuit board 61 can be reduced.

【0095】また、スルーホール65は、第3の信号配
線層35cに接続されているのみであるから、第3の信
号配線層35cの配線パターン45a,45bを形成す
る上での制約がなくなり、この第3の信号配線層35c
においても、第1および第2の信号配線層35a,35
bと同様の条件の下で配線パターン45a,45bを形
成することができる。したがって、4列のパッド42に
対応した数の配線パターン45a,45bを無理なく形
成することができる。
Further, since the through hole 65 is only connected to the third signal wiring layer 35c, there is no restriction in forming the wiring patterns 45a and 45b of the third signal wiring layer 35c. This third signal wiring layer 35c
, The first and second signal wiring layers 35a, 35
The wiring patterns 45a and 45b can be formed under the same conditions as in the case b. Therefore, the number of wiring patterns 45a and 45b corresponding to the four rows of pads 42 can be formed without difficulty.

【0096】なお、本発明を実施するに当たり、回路基
板に実装される回路部品は、一つの半導体素子を搭載し
た半導体パッケージに特定されるものではなく、例えば
プリント基板上に複数の半導体素子を搭載した、いわゆ
るMCMと呼ばれるマルチチップ・モジュールであって
も良い。
In practicing the present invention, the circuit components mounted on the circuit board are not limited to a semiconductor package on which one semiconductor element is mounted, but, for example, a plurality of semiconductor elements mounted on a printed circuit board. Alternatively, a multi-chip module called an MCM may be used.

【0097】[0097]

【発明の効果】請求項1,5,6および10に記載され
た発明よれば、スルーホールを用いることなく回路基板
の内部に位置する内層の信号配線層とパッドとを電気的
に接続することができる。そのため、内層の信号配線層
の配線パターンを形成する上での制約がなくなり、回路
基板の実装面に位置する一層目の信号配線層と同等の条
件の下で配線パターンを形成することができ、複数列の
パッドに対応した数の配線パターンを得ることができ
る。したがって、信号配線層の積層数を減らしつつ高密
度な配線が可能となり、回路基板の製造コストを低減す
ることができる。しかも、スルーホールが不要となれ
ば、回路基板の回路部品とは反対側の面にも他の回路部
品を配置することができ、回路基板上の実装密度を高め
ることができる。また、請求項8および11に記載され
た発明によれば、上記主な効果に加えて、多数のバンプ
の形状および寸法を均等化することができ、これらバン
プをパッドに確実に接触させることができる。さらに、
請求項9および12に記載された発明によれば、スルー
ホールの数を数を減らしつつ、内層の信号配線層とパッ
ドとを電気的に接続できるために、内層の信号配線層の
配線パターンを形成する上での制約が少なくなり、複数
列のパッドに対応した数の配線パターンを得ることがで
きる。したがって、信号配線層の積層数を減らしつつ高
密度な配線が可能となり、回路基板の製造コストを低減
することができる。その上、パッド設置面上の一部のパ
ッドは、スルーホールを介して内層の信号配線層に接続
されているので、一つのパッド設置面により多くのパッ
ドを配置することができ、その分、パッド設置面の数を
減らして、凹部の形状を簡略化することができる。
According to the first, fifth, sixth and tenth aspects of the present invention, the electrical connection between the internal signal wiring layer and the pad located inside the circuit board without using a through hole is achieved. Can be. Therefore, there is no restriction on forming the wiring pattern of the inner signal wiring layer, and the wiring pattern can be formed under the same conditions as the first signal wiring layer located on the mounting surface of the circuit board. A number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Therefore, high-density wiring can be performed while reducing the number of stacked signal wiring layers, and the manufacturing cost of the circuit board can be reduced. Moreover, if through holes are not required, other circuit components can be arranged on the surface of the circuit board opposite to the circuit components, and the mounting density on the circuit board can be increased. According to the eighth and eleventh aspects of the present invention, in addition to the above main effects, the shapes and dimensions of a large number of bumps can be equalized, and these bumps can be reliably brought into contact with the pads. it can. further,
According to the ninth and twelfth aspects of the present invention, since the number of through holes can be reduced and the inner signal wiring layer and the pad can be electrically connected, the wiring pattern of the inner signal wiring layer is reduced. The restrictions on the formation are reduced, and a number of wiring patterns corresponding to a plurality of rows of pads can be obtained. Therefore, high-density wiring can be performed while reducing the number of stacked signal wiring layers, and the manufacturing cost of the circuit board can be reduced. In addition, since some of the pads on the pad mounting surface are connected to the inner signal wiring layer via through holes, more pads can be arranged on one pad mounting surface, and The number of pad installation surfaces can be reduced, and the shape of the recess can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態において、回路モジ
ュールを搭載したポータブルコンピュータの断面図。
FIG. 1 is a cross-sectional view of a portable computer on which a circuit module is mounted according to a first embodiment of the present invention.

【図2】半導体パッケージを回路基板に実装した状態を
示す回路モジュールの断面図。
FIG. 2 is a cross-sectional view of the circuit module showing a state where the semiconductor package is mounted on a circuit board.

【図3】回路基板上のパッドに連なる第1ないし第3の
信号配線層の配線経路を示す平面図。
FIG. 3 is a plan view showing wiring paths of first to third signal wiring layers connected to pads on a circuit board.

【図4】第2の信号配線層の配線経路を示す平面図。FIG. 4 is a plan view showing a wiring path of a second signal wiring layer.

【図5】第3の信号配線層の配線経路を示す平面図。FIG. 5 is a plan view showing a wiring path of a third signal wiring layer.

【図6】本発明の第2の実施の形態において、半導体パ
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
FIG. 6 is a sectional view of a circuit module showing a state in which a semiconductor package is mounted on a circuit board according to the second embodiment of the present invention.

【図7】本発明の第3の実施の形態において、半導体パ
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
FIG. 7 is a cross-sectional view of a circuit module showing a state where a semiconductor package is mounted on a circuit board in a third embodiment of the present invention.

【図8】回路基板上のパッドに連なる第1および第2の
信号配線層の配線経路を示す平面図。
FIG. 8 is a plan view showing wiring paths of first and second signal wiring layers connected to pads on a circuit board.

【図9】第3の信号配線層の配線経路を示す平面図。FIG. 9 is a plan view showing a wiring path of a third signal wiring layer.

【図10】従来の回路モジュールの断面図。FIG. 10 is a sectional view of a conventional circuit module.

【図11】従来の第1の信号配線層の配線経路を示す平
面図。
FIG. 11 is a plan view showing a wiring path of a conventional first signal wiring layer.

【図12】従来の第2の信号配線層の配線経路を示す平
面図。
FIG. 12 is a plan view showing a wiring path of a conventional second signal wiring layer.

【図13】従来の第3の信号配線層の配線経路を示す平
面図。
FIG. 13 is a plan view showing a wiring path of a conventional third signal wiring layer.

【図14】従来の第4の信号配線層の配線経路を示す平
面図。
FIG. 14 is a plan view showing a wiring path of a conventional fourth signal wiring layer.

【符号の説明】[Explanation of symbols]

22…筐体 30…回路モジュール 31,51…回路部品(半導体パッケージ) 32…回路基板 32a…実装面(表面) 35a〜35c…信号配線層(第1ないし第3の信号配
線層) 36,62…凹部 39a,39b,40,63…パッド設置面(第1およ
び第2のパッド設置面) 42…パッド 48…バンプ 53…凸部 55a,55b…バンプ設置面(第1および第2のバン
プ設置面) 65…スルーホール
Reference Signs List 22 housing 30 circuit module 31, 51 circuit component (semiconductor package) 32 circuit board 32a mounting surface (front surface) 35a to 35c signal wiring layer (first to third signal wiring layers) 36, 62 ... concave portions 39a, 39b, 40, 63 ... pad installation surfaces (first and second pad installation surfaces) 42 ... pads 48 ... bumps 53 ... projections 55a, 55b ... bump installation surfaces (first and second bump installation surfaces) Surface) 65 ... Through hole

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 マトリックス状に並べて配置された多数
のバンプを有する回路部品と;この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と;を備えてお
り、 この回路基板のパッドに上記回路部品のバンプを電気的
に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
回路モジュール。
1. A circuit component having a large number of bumps arranged in a matrix, and a mounting surface on which the circuit component is mounted, and a large number of pads arranged on the mounting surface in a matrix. A multi-layer circuit board having a plurality of signal wiring layers disposed in an inner layer thereof; and a circuit module comprising a circuit board having bumps of the circuit components electrically connected to pads of the circuit board. Has a concave portion on the mounting surface, and the concave portion has a step shape having a plurality of pad mounting surfaces facing the circuit component and having different depths from the mounting surface. A circuit module, wherein pads electrically connected to the signal wiring layer are arranged on a surface.
【請求項2】 請求項1の記載において、上記回路部品
は、半導体素子が実装されたパッケージ基材を有し、こ
のパッケージ基材の裏面に上記バンプがマトリックス状
に並べて配置され、上記バンプは柱状をなすとともに、
これらバンプのうち、上記パッド設置面上のパッドに対
応するバンプの高さ寸法は、上記実装面上のパッドに対
応するバンプの高さ寸法よりも大きく定められているこ
とを特徴とする回路モジュール。
2. The circuit component according to claim 1, wherein the circuit component has a package base on which a semiconductor element is mounted, and the bumps are arranged in a matrix on a back surface of the package base. While having a columnar shape,
The circuit module according to claim 1, wherein a height of the bump corresponding to the pad on the pad mounting surface is larger than a height of the bump corresponding to the pad on the mounting surface. .
【請求項3】 請求項1の記載において、上記回路部品
は、半導体素子が実装されたパッケージ基材を有する半
導体パッケージであり、この半導体パッケージのパッケ
ージ基材は、上記回路基板の実装面と向かい合う裏面
に、上記凹部に対応する凸部を有し、この凸部は、上記
パッド設置面と向かい合う複数のバンプ設置面を有する
階段状をなすとともに、これらバンプ設置面および上記
パッケージ基材の裏面に上記バンプが配置されているこ
とを特徴とする回路モジュール。
3. The semiconductor device according to claim 1, wherein the circuit component is a semiconductor package having a package base on which a semiconductor element is mounted, and the package base of the semiconductor package faces a mounting surface of the circuit board. On the back surface, there is a convex portion corresponding to the concave portion, and the convex portion has a step-like shape having a plurality of bump mounting surfaces facing the pad mounting surface, and is formed on the bump mounting surface and the back surface of the package base material. A circuit module, wherein the bump is arranged.
【請求項4】 請求項1の記載において、上記回路基板
は、上記凹部の底面に開口された複数のスルーホールを
有し、これらスルーホールは、上記信号配線層に電気的
に接続されていることを特徴とする回路モジュール。
4. The circuit board according to claim 1, wherein the circuit board has a plurality of through holes opened on a bottom surface of the recess, and the through holes are electrically connected to the signal wiring layer. A circuit module, characterized in that:
【請求項5】 マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと;この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と;を備えており、 この回路基板のパッドに上記半導体パッケージの半田バ
ンプを半田付けしてなる回路モジュールにおいて、 上記回路基板は、複数の絶縁層と、上記パッドに電気的
に接続された複数の信号配線層とを交互に積層して構成
され、この回路基板の実装面に、一層目の信号配線層を
配置するとともに、 上記回路基板は、上記実装面に開口された凹部を有し、
この凹部は、上記半導体パッケージと向かい合い、か
つ、上記実装面からの深さが異なる複数のパッド設置面
を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に接続されるパッドを配
置したことを特徴とする回路モジュール。
5. A semiconductor package having a large number of solder bumps arranged in a matrix; and a mounting surface on which the semiconductor package is mounted.
A circuit board in which a number of pads are arranged in a matrix; and a solder bump of the semiconductor package is soldered to the pad of the circuit board. Layers, and a plurality of signal wiring layers electrically connected to the pads are alternately laminated, and the first signal wiring layer is arranged on the mounting surface of the circuit board. Having a concave portion opened on the mounting surface,
The recess faces the semiconductor package, and has a stepped shape having a plurality of pad mounting surfaces having different depths from the mounting surface, and the pad mounting surfaces are interposed between the insulating layers. And a pad connected to the signal wiring layers.
【請求項6】 回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板において、 上記基板本体は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
回路基板。
6. A large number of pads are arranged in a matrix on a mounting surface on which circuit components are mounted.
A circuit board having a multilayer board body in which a plurality of signal wiring layers are arranged in an inner layer, and electrically connecting bumps of the circuit component to pads of the board body, wherein the board body has the mounting surface The recess has a step-like shape having a plurality of pad mounting surfaces facing the circuit component and having different depths from the mounting surface. A circuit board having a pad electrically connected to a wiring layer.
【請求項7】 請求項6の記載において、上記基板本体
は、上記凹部の底面に開口された複数のスルーホールを
有し、これらスルーホールは、上記信号配線層に電気的
に接続されていることを特徴とする回路基板。
7. The substrate body according to claim 6, wherein the substrate main body has a plurality of through holes opened on a bottom surface of the concave portion, and the through holes are electrically connected to the signal wiring layer. A circuit board, characterized in that:
【請求項8】 マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと;この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と;を備えており、 この回路基板のパッドに上記半導体パッケージのバンプ
を電気的に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記半導体パッケージと向かい合い、かつ、上記実
装面からの深さが異なる複数のパッド設置面を有する階
段状をなしており、これら各パッド設置面に、上記信号
配線層に電気的に接続されるパッドを配置するととも
に、 上記半導体パッケージは、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプを配置し
たことを特徴とする回路モジュール。
8. A semiconductor package having a large number of bumps arranged in a matrix, and a mounting surface on which the semiconductor package is mounted, and a large number of pads arranged in a matrix on the mounting surface. And a multi-layer circuit board having a plurality of signal wiring layers arranged in an inner layer; and a circuit module having a bump of the semiconductor package electrically connected to a pad of the circuit board. Has a concave portion on the mounting surface, and the concave portion has a step-like shape having a plurality of pad mounting surfaces facing the semiconductor package and having different depths from the mounting surface. A pad electrically connected to the signal wiring layer is disposed on a surface, and the semiconductor package faces a mounting surface of the circuit board. On the mating back surface, there is a convex portion corresponding to the concave portion, and the convex portion has a step shape having a plurality of bump mounting surfaces facing the pad mounting surface, and also has a bump mounting surface and a back surface of the package base material. A circuit module, wherein the bump is arranged on the circuit module.
【請求項9】 マトリックス状に並べて配置された多数
のバンプを有する回路部品と;この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と;を備えてお
り、 この回路基板のパッドに上記回路部品のバンプを電気的
に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合う底部にパッド設置面を有
し、このパッド設置面に、上記信号配線層のうちの一部
の信号配線層に電気的に接続されるパッドと、残りの信
号配線層にスルーホールを介して接続されるパッドとを
配置したことを特徴とする回路モジュール。
9. A circuit component having a large number of bumps arranged in a matrix; and a mounting surface on which the circuit component is mounted, and a large number of pads arranged on the mounting surface in a matrix. A multi-layer circuit board having a plurality of signal wiring layers disposed in an inner layer thereof; and a circuit module comprising a circuit board having bumps of the circuit components electrically connected to pads of the circuit board. Has a concave portion on the mounting surface, the concave portion has a pad mounting surface on the bottom portion facing the circuit component, and the pad mounting surface has an electrical connection to some of the signal wiring layers among the signal wiring layers. And a pad connected to the remaining signal wiring layer via a through hole in the circuit module.
【請求項10】 箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する回路部品と;この回路部品が
実装される実装面を有し、この実装面に、多数のパッド
がマトリックス状に並べて配置されるとともに、内層に
複数の信号配線層が配置された多層の回路基板と;を含
み、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる電子機器において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
電子機器。
10. A box-shaped housing; and a circuit module housed in the housing; a circuit component having a large number of bumps arranged in a matrix; A multi-layer circuit board having a mounting surface on which the circuit components are mounted, a large number of pads arranged in a matrix on the mounting surface, and a plurality of signal wiring layers arranged in an inner layer; In an electronic device in which bumps of the circuit component are electrically connected to pads of the circuit board, the circuit board has a recess on the mounting surface, and the recess faces the circuit component, and It has a stepped shape having a plurality of pad mounting surfaces having different depths from the mounting surface, and a pad electrically connected to the signal wiring layer is arranged on each of the pad mounting surfaces. Electronic devices that.
【請求項11】 箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する半導体パッケージと;この半
導体パッケージが実装される実装面を有し、この実装面
に、多数のパッドがマトリックス状に並べて配置される
とともに、内層に複数の信号配線層が配置された多層の
回路基板と;を含み、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる電子機器
において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記半導体パッケージと向かい合い、かつ、上記実
装面からの深さが異なる複数のパッド設置面を有する階
段状をなしており、これら各パッド設置面に、上記信号
配線層に電気的に接続されるパッドを配置するととも
に、 上記半導体パッケージは、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプを配置し
たことを特徴とする電子機器。
11. A housing having a box shape; a circuit module housed inside the housing; a semiconductor package having a large number of bumps arranged in a matrix; A multi-layer circuit board having a mounting surface on which the semiconductor package is mounted, a plurality of pads arranged in a matrix on the mounting surface, and a plurality of signal wiring layers arranged in an inner layer. In an electronic device in which bumps of the semiconductor package are electrically connected to pads of the circuit board, the circuit board has a recess on the mounting surface, and the recess faces the semiconductor package, and It has a stepped shape having a plurality of pad mounting surfaces having different depths from the mounting surface, and each of these pad mounting surfaces is electrically connected to the signal wiring layer. The semiconductor package has a convex portion corresponding to the concave portion on the back surface facing the mounting surface of the circuit board, and the convex portion has a plurality of bump mounting surfaces facing the pad mounting surface. An electronic device, wherein the bumps are arranged on the bump installation surface and on the back surface of the package base material.
【請求項12】 箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する回路部品と;この回路部品が
実装される実装面を有し、この実装面に、多数のパッド
がマトリックス状に並べて配置されるとともに、内層に
複数の信号配線層が配置された多層の回路基板と;を含
み、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる電子機器において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合う底部にパッド設置面を有
し、このパッド設置面に、上記信号配線層のうちの一部
の信号配線層に電気的に接続されるパッドと、残りの信
号配線層にスルーホールを介して接続されるパッドとを
配置したことを特徴とする電子機器。
12. A box-shaped housing; and a circuit module housed in the housing; a circuit component having a large number of bumps arranged in a matrix; A multi-layer circuit board having a mounting surface on which the circuit components are mounted, a large number of pads arranged in a matrix on the mounting surface, and a plurality of signal wiring layers arranged in an inner layer; An electronic device comprising a circuit board having electrically connected bumps of the circuit component to pads of the circuit board, wherein the circuit board has a concave portion on the mounting surface, and the concave portion has a pad on a bottom portion facing the circuit component. A pad electrically connected to a part of the signal wiring layers among the signal wiring layers, and a pad connected to the remaining signal wiring layers via through holes; Electronic apparatus, characterized in that a.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1049162A3 (en) * 1999-04-27 2001-06-27 Nec Corporation Interconnection structure of a multilayer circuit board for electrical connection to a semiconductor package and manufacturing method thereof
JPWO2016114358A1 (en) * 2015-01-16 2017-08-17 株式会社村田製作所 Substrate, substrate manufacturing method, and acoustic wave device

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