JPH10188586A - Semiconductor non-volatile memory - Google Patents

Semiconductor non-volatile memory

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JPH10188586A
JPH10188586A JP34006296A JP34006296A JPH10188586A JP H10188586 A JPH10188586 A JP H10188586A JP 34006296 A JP34006296 A JP 34006296A JP 34006296 A JP34006296 A JP 34006296A JP H10188586 A JPH10188586 A JP H10188586A
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JP
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voltage
word line
line voltage
bit line
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Application number
JP34006296A
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Japanese (ja)
Inventor
Takahiro Ishida
Kenji Takeuchi
高弘 石田
賢二 竹内
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To realize a DINOR type semiconductor non-volatile memory that achieves a simple circuitry and moreover, can carry out a fast and highly accurate data programming.
SOLUTION: In the DINOR type flash memory, which performs a program operation by repeating operation a plurality of times through a verifying read action, program word line voltages (Vw)1-(Vw)a to be outputted from a stage voltage generating section 5 and reference bit line voltages (Vb)1-(Vb)k to be outputted from a stage voltage generating section 7 are both set to variable voltage values depending on the frequency of program while a data program is carried out so as to gradually increase a difference between the program work line voltages and the reference bit line voltages according to the progress in the frequency of programming.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、電気的にプログラム可能な半導体不揮発性記憶装置に係り、特にDINO The present invention relates to the electrically relates to programmable semiconductor nonvolatile memory device, in particular DINO
R(DIvided bit line NOR)型フラッシュメモリ等のようにファウラーノルドハイム(以下FN)トンネル現象によりフローティングゲートに電子を注入等してデータプログラムを行う半導体不揮発性記憶装置におけるデータプログラム系回路に関するものである。 Relates Fowler-Nordheim (hereinafter FN) data programming system circuit in the semiconductor nonvolatile memory device which performs data program by implantation of electrons into the floating gate by a tunnel effect, as such R (DIvided bit line NOR) flash memory is there.

【0002】 [0002]

【従来の技術】従来、EPROM、フラッシュメモリ等の半導体不揮発性記憶装置においては、チャンネルホットエレクトロン(以下CHE)注入によりフローティングゲートに電子を注入してデータのプログラムを行うN Conventionally, EPROM, in the semiconductor nonvolatile memory device such as flash memory, electrons are injected into the floating gate performs data program by channel hot electrons (hereinafter CHE) injection N
OR型の半導体不揮発性記憶装置が主流であった。 OR-type semiconductor nonvolatile memory device has been mainly.

【0003】しかし、上述したNOR型半導体不揮発性記憶装置においては、CHEデータプログラム時に大電流を必要とし、この電流をチップ内昇圧回路から供給することは難しく、今後電源電圧が低電圧化していった場合、単一電源で動作させることは困難になると予想されている。 However, in the NOR type semiconductor nonvolatile memory device as described above requires a large current at CHE programming data, it is difficult to supply the current from chip booster circuit, it began to supply voltage the future lower voltage If, be operated with a single supply is expected to be difficult. しかも、NOR型半導体不揮発性記憶装置においては、上記の電流制限からバイト単位で、つまり一度に〜8個程度のメモリトランジスタにしか並列にデータプログラムが行えず、プログラム速度の点で非常な制約があった。 Moreover, in the NOR type semiconductor nonvolatile memory device, in bytes from the current limit, i.e. can not be carried out in parallel with the data program only 8 or so of the memory transistor at a time, very constraints in terms of programming speed is there were. 以上の観点から、FNトンネル現象によりフローティングゲートに電子を注入等してデータのプログラムを行う半導体不揮発性記憶装置、たとえばNAND In view of the above, the semiconductor nonvolatile memory device which performs data program by implantation of electrons into the floating gate by FN tunneling phenomenon, for example, NAND
型あるいはDINOR型フラッシュメモリが提案されている。 Type or DINOR type flash memory has been proposed.

【0004】図6(a),(b)は、それぞれNAND [0006] FIG. 6 (a), (b) it is, NAND, respectively
型、DINOR型フラッシュメモリにおけるメモリアレイ構造を示す図である。 Type is a diagram showing a memory array structure in DINOR type flash memory.

【0005】図6(a)のNAND型フラッシュメモリは、便宜上、1本のビット線に接続されたNAND列1 [0005] NAND-type flash memory of FIG. 6 (a), for convenience, NAND string 1 connected to one bit line
本に4個のメモリトランジスタが接続された場合の、メモリアレイを示す図である。 When four memory transistors in this is connected, it is a diagram showing a memory array.

【0006】図6(a)において、BLはビット線を示し、当該ビット線BLに2個の選択トランジスタST [0006] In FIG. 6 (a), BL denotes a bit line, two selection transistors ST to the bit lines BL
1,ST2、および4個のメモリトランジスタMT1〜 1, ST2, and four of the memory transistor MT1~
MT4が直列接続されたNAND列が接続される。 MT4 is connected to the series-connected NAND string. 選択トランジスタST1,ST2はそれぞれ選択ゲート線S Select transistors ST1, ST2 each selection gate line S
L1,SL2により制御され、またメモリトランジスタMT1〜MT4はそれぞれワード線WL1〜WL4により制御される。 L1, SL2 are controlled by, and the memory transistor MT1~MT4 are respectively controlled by the word line WL1 to WL4.

【0007】図6(b)のDINOR型フラッシュメモリは、便宜上、1本の主ビット線MBLに接続された副ビット線SBL1本に4個のメモリトランジスタが接続された場合のDINORメモリアレイを示す図である。 [0007] DINOR type flash memory of FIG. 6 (b), for convenience, shows the DINOR memory array when four memory transistors are connected to the sub-bit line SBL1 present which are connected to one main bit line MBL it is a diagram.
DINOR型においては、主ビット線MBLと副ビット線SBLは、選択ゲート線SLにより制御される選択トランジスタST1を介して接続される。 In DINOR type, the main bit line MBL and a sub-bit line SBL are connected via the selection transistor ST1 which is controlled by the selection gate line SL. 副ビット線SB Sub bit lines SB
Lは、4本のワード線WL1〜WL4と交差し、各交差位置に4個のメモリトランジスタMT1〜MT4が配置される。 L intersects with four word lines WL1 to WL4, 4 pieces of memory transistors MT1~MT4 at each intersection position is arranged.

【0008】かかるNAND型,DINOR型フラッシュメモリのプログラム動作においては、データプログラム時の動作電流が小さいため、この電流をチップ内昇圧回路から供給することとが比較的容易であり、単一電源で動作させ易いという利点がある。 [0008] Such a NAND type, in the program operation of the DINOR type flash memory, since the operating current of the programming data is small, and providing the current from chip booster circuit is relatively easy, from a single supply there is an advantage that it is easy to operate. さらに、NAND In addition, NAND
型,DINOR型フラッシュメモリにおいては、上記の動作電流の優位性からページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムを行うことが可能であり、当然の結果として、 Type, in the DINOR type flash memory, in units of pages from the dominance of the operating current, it is possible to perform the data program to the memory transistor bulk connected to the word line that is selected, as a corollary,
プログラム速度の点で優位である。 In terms of program speed is superior. さらに、上述したフラッシュメモリにおいては、プロセスバラツキ等に起因してメモリトランジスタ間でプログラウム特性がバラツいても、プログラム動作がベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行うことによりなされるため、プログラムしきい値電圧Vthのバラツキが抑えられるという利点がある。 Further, in the flash memory described above, since the Puroguraumu characteristics between memory transistors due to process variations or the like can have Baratsu, program operation is performed by repeating a plurality of times of program operation through the verify read operation, there is an advantage that variations in the program threshold voltage Vth can be suppressed.

【0009】つまり、選択するワード線に接続されたメモリトランジスタ一括にページプログラムする場合、ページプログラムデータをビット線毎のデータラッチ回路に転送し、プログラム終了セルのラッチデータを順次反転してプログラム禁止状態をすることにより、いわゆるビット毎ベリファイ動作が行われ、過剰プログラムを防止してプログラムしきい値電圧Vthのバラツキが抑えられる。 [0009] That is, when the page program to the memory transistor bulk connected to the word line to be selected, and transfers the page program data to the data latch circuits for every bit line, are sequentially inverted to program inhibit the latch data of the program end cell by the state, so-called bit-by-bit verify operation is performed, variation in the program threshold voltage Vth to prevent excessive program is suppressed.

【0010】 [0010]

【発明が解決しようとする課題】ところで、上述したN The object of the invention is to be Solved by the way, the above-mentioned N
AND型,DINOR型フラッシュメモリは以上説明したような種々の利点を有するが、以下の問題点を有する。 AND type, the DINOR type flash memory has various advantages as described above has the following problems. すなわち、かかるフラッシュメモリのデータプログラム動作において、プロセスバラツキ等に起因するプログラム特性のバラツキが大きい場合に、選択ワード線に接続されたメモリトランジスタ間でプログラム速度の差が大きくなり、プログラム/ベリファイ回数が増大し、 That is, in the data program operation of the flash memory, when variations in programming characteristics due to process variations or the like is large, the difference between the program rate among connected to the selected word line memory transistor is increased, a program / verify number increased,
プログラム速度が律速されるという問題がある。 There is a problem that the program speed is rate-limiting.

【0011】これは、プロセスバラツキ等に起因するプログラム速度のバラツキは、選択ワード線内のメモリトランジスタ間で、経験的におよそ〜2桁程度のプログラム時間差にもなることから、従来の同一パルス電圧値、 [0011] This variation in programming speed due to process variations or the like, between the memory transistors in the selected word line, empirically from also become approximately to 2 orders of magnitude of the program time difference, the same conventional pulse voltage value,
同一パルス時間幅の単純プログラムパルスの繰り返し印加方式では、プログラム/ベリファイ回数も〜100程度行う必要があるためである。 The repeated application method of the same pulse time width simple program pulse, and it is necessary to also program / verify times for about 100. このような場合、実質的なプログラム電圧印加時間よりも、むしろプログラム動作/ベリファイ読み出しの電圧切り替えに要する時間が支配的となり、実質的にプログラム速度が損なわれてしまう。 In this case, than the substantial program voltage application time, the time required for the voltage switching of the program operation / verify read rather dominant becomes, thereby substantially impaired program speed.

【0012】かかる問題を回避するためには、プログラム/ベリファイ回数を最大限でも〜10回程度に抑制してデータプログラムを行う必要がある。 [0012] In order to avoid such a problem, it is necessary to perform the data program to program / verify the number is suppressed to about 10 times at most. しかし、従来の同一パルス電圧値、同一パルス時間幅の単純プログラムパルスの繰り返し印加方式でこれを実行するには、パルス電圧値を強めたプログラムパルスを印加する必要がある。 However, the conventional same pulse voltage value, to do this in repetition application method of a simple program pulse having the same pulse duration, it is necessary to apply the program pulse strengthened pulsed voltage value. この場合、最もプログラム速度の早いメモリトランジスタが過剰プログラムされたプログラムしきい値電圧Vthのバラツキが増大するという副作用をもたらす。 In this case, it results in the side effect of fast memory transistor having the most programming speed variation in excess programmed programmed threshold voltage Vth increases.

【0013】上述した問題点を解決して、プログラムしきい値電圧Vthのバラツキを増大することなくプログラム/ベリファイ回数を抑制することのできるNAND [0013] to solve the problems described above, can suppress the program / verify times without increasing the variation in the program threshold voltage Vth NAND
型フラッシュメモリの新しいプログラム方式が、以下の文献に開示されている。 The new programming scheme type flash memory is disclosed in the following documents. 文献:『A 3.3V 32Mb NAND Flas Literature: "A 3.3V 32Mb NAND Flas
h Memory with Incremental h Memory with Incremental
Step Pulse Programming S Step Pulse Programming S
cheme』 '95 ISSCC p128〜。 cheme "'95 ISSCC p128~.

【0014】上述した文献に開示されたデータプログラム動作は、選択ワード線に高電圧のプログラムワード線電圧、ビット線に基準ビット線電圧を印加して、前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により、データプログラムを行うNAND型フラッシュメモリにおいて、プログラム動作がベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行うことによりなされ、前記プログラムワード線電圧がプログラム回数の増加にしたがって漸増する方向に可変の電圧値に設定することにより、また前記基準ビット線電圧がプログラム回数のかかわらず一定の電圧値に設定することにより、前記プログラム電圧差がプログラム回数の増加にしたがって漸増するように、データのプログラムを行う。 [0014] above disclosed data program operation in the literature, the program word line voltage of the high voltage to the selected word line, and applying a reference bit line voltage to the bit line, the program word line voltage and the reference bit line voltage and the program voltage difference increasing, in the NAND flash memory which performs data program, the program operation is performed by repeating a plurality of times of program operation through the verify read operation, the program word line voltage with the increase in number of times of programming by setting a variable voltage values ​​in the direction of, and by the reference bit line voltage is set to a constant voltage value irrespective of the program number, as the program voltage difference gradually increases with increasing number of times of programming , perform the data of the program. つまり、Incremental St In other words, Incremental St
ep Pulse Programming法(以下I ep Pulse Programming method (hereinafter I
SPP法)と呼ばれる由縁である。 Which is why it is referred to as the SPP method). このISPP法はD The ISPP method D
INOR型フラッシュメモリにも同様に適用可能である。 It is equally applicable to INOR type flash memory.

【0015】図7は、上述したISPP法によりNAN [0015] FIG. 7, NAN by the above-mentioned ISPP method
D型,DINOR型フラッシュメモリのデータプログラムを行う場合の、タイミングチャートを示す図である。 D, in the case of performing data program DINOR type flash memory is a diagram showing a timing chart.
以下、図7のタイミングチャートについて、順を追って説明する。 Hereinafter, the timing chart of FIG. 7 will be described in order.

【0016】まず時刻t1〜t2の間は、ページデータ転送クロック信号φCLと同期してページプログラムデータを各ビット線毎に設けられたデータラッチ回路1〜 [0016] First between times t1~t2, the page data transfer clock signal φCL synchronism with the data latch circuit 1 which is provided with page program data for every bit line
mに転送するステップである。 A step of transferring to m.

【0017】次に時刻t2から時刻t4の間は、第1回目のプログラム/ベリファイ動作を行うステップである。 [0017] Then from the time t2 of the time t4 is a step for performing a first programming / verify operation. すなわちプログラム/ベリファイ制御信号φP/R That program / verify control signal .phi.P / R
の制御により、第1番目のプログラムワード線電圧VP Under the control of, the first program word line voltage VP
P1(15V)とベリファイ読み出しワード線電圧VR P1 (15V) and verify the read word line voltage VR
(1.5V)が選択ワード線WSLに交互に印加される。 (1.5V) is applied alternately to the selected word line WSL. またプログラムメモリトランジスタが接続された選択ビット線には基準ビット線電圧GND(0V)、非プログラムメモリトランジスタが接続された非選択ビット線には中間禁止電1/2VPP(8V)が印加される。 Further to the selected bit line program memory transistors are connected a reference bit line voltage GND (0V), the unselected bit lines unprogrammed memory transistors are connected intermediate prohibited collector 1 / 2VPP (8V) is applied.
その結果、時刻t4までに第1回目のプログラムが終了し、プログラム終了セルのラッチデータは反転して次回からはプログラム禁止状態となる。 As a result, the first round of the program is completed by the time t4, the latch data of the end of the program cell is a program prohibited state from the next time inverted.

【0018】時刻t4〜t6の間は、第2回目のプログラム/ベリファイ動作を行うステップであるが、基本的には第1回目のプログラム/ベリファイ動作と同様である。 [0018] Between times t4~t6 is a step of performing a second programming / verify operation is basically the same as for a program / verify operation of the first round. 異なる点は、第2番目のプログラムワード線電圧V The difference, the second program word line voltage V
PP2(15.5V)が第1番目のプログラムワード線電圧VPP1(15V)より0.5Vインクリメントされることである。 PP2 (15.5V) is to be 0.5V increments than the first program word line voltage VPP1 (15V).

【0019】時刻t6〜t8の間は、第3回目のプログラム/ベリファイ動作を行うステップであり、同様に、 [0019] between the time t6~t8 is a step of performing a third round of program / verify operation, as well,
第3番目のプログラムワード線電圧VPP3(16V) Third program word line voltage VPP3 (16V)
が0.5Vインクリメントされる。 There is 0.5V increments.

【0020】最後に時刻t9〜t11の間は、最終のq [0020] During the last time t9~t11, the final of q
回目(たとえば10回目)のプログラム/ベリファイ動作を行うステップであり、第q番目のプログラムワード線電圧VPPq(19.5V)が印加され、すべてのプログラムが終了し、その後、すべてのデータラッチ回路のデータがハイレベルになったことを検出して、プログラム動作を終了する。 A step of performing a program / verify operation times th (e.g. 10 th), the q-th program word line voltage VPPq (19.5V) is applied, all programs is completed, then all of the data latch circuit It detects that the data has become the high level, and ends the program operation.

【0021】なお、プログラム回数の進行は、常に最終のq回目(たとえば10回目)まで行われるとは限られず、すべてのデータラッチ回路のデータがハイレベルになったことを検出すれば、自動的に終了する。 [0021] Incidentally, the progress of the program number is always not necessarily performed until the last q-th (e.g. 10 th), by detecting that the data in all of the data latch circuit becomes high level, automatically It ends.

【0022】かかるISPP法によるデータプログラム動作においては、プログラム回数の増加にしたがってメモリトランジスタのプログラムが進行してしきい値電圧Vthが上昇しても、これによるフローティングゲート電位の低下は漸増するプログラムワード電圧により補償されて、メモリトランジスタのトンネル酸化膜に印加される電界は一定に保たれる。 [0022] Such in data program operation according to ISPP method, even if the memory transistor program proceeds to rise the threshold voltage Vth in accordance with the increase in program number, which program word for increasing the reduction in the floating gate potential by is compensated by the voltage, the electric field applied to the tunnel oxide film of the memory transistor is kept constant. したがって、プログラム回数の増加にかかわらずフローティングゲートに注入されるFNトンネル電流値は常に一定値に保たれ、プログラム回数の増加とプログラムしきい値電圧Vthの上昇値が線形関係となる。 Therefore, FN tunnel current value to be injected into the floating gate regardless of the increase in program number is always maintained at a constant value, increase value of the increase and the program threshold voltage Vth of the program number becomes linear relationship. その結果、プログラム/ベリファイ回数を抑えながら、精度のよりプログラムしきい値電圧Vthの制御が可能となる。 As a result, while suppressing the program / verify times, thereby enabling more control of the program the threshold voltage Vth of accuracy.

【0023】これに対して、従来の同一パルス電圧値、 [0023] On the other hand, the same conventional pulse voltage value,
同一パルス時間幅の単純プログラムパルスの繰り返し印加方式によるデータプログラム動作においては、プログラム回数の増加にしたがってメモリトランジスタのプログラムが進行してしきい値電圧Vthが上昇した場合、 In the data program operation due to repeated application system of a simple program pulse having the same pulse duration, if the memory transistor program proceeds threshold voltage Vth is increased with an increase in number of times of programming,
これによりフローティングゲート電位が低下するため、 Since thereby the floating gate potential is lowered,
メモリトランジスタのトンネル酸化膜に印加される電界は減少する。 Electric field applied to the tunnel oxide film of the memory transistor is reduced. したがって、プログラム回数の増加にしたがってフローティングゲートに注入されるFNトンネル電流値は次第に減少し、プログラム回数の増加とともにプログラムしきい値電圧Vthの飽和現象が顕著となり、理論的にはプログラム回数の増加に対するプログラムしきい値電圧Vthの上昇値が対数関係となる。 Therefore, FN tunnel current value to be injected into the floating gate decreases gradually with increasing number of times of programming, saturation phenomenon of programmed threshold voltage Vth with increasing number of times of programming becomes remarkable, with respect to the increase of the program number is theoretically rising value of the program threshold voltage Vth is a logarithmic relationship. その結果、プログラム/ベリファイ回数を抑えながらの精度のよいプログラムしきい値電圧Vthの制御が困難であり、プログラム電圧値を高くすると過剰プログラム等の副作用をもたらす。 As a result, it is difficult to control the accurate program threshold voltage Vth while suppressing the program / verify times, resulting in side effects over programs Higher program voltage value.

【0024】上述したISPP法によるデータプログラム動作は、プログラム/ベリファイ回数の抑制と精度の高いプログラム制御が両立できる点で、非常にすぐれたプログラム方法である。 The data programming operation by the above-described ISPP method, in that it can achieve both high program control of suppressing the accuracy of the program / verify count is very good programming method. しかしながら、上記ISPP法によるデータプログラム動作においては、プログラム回数の増加にしたがって漸増する方向に電圧値が段階的に変化するプログラムワード線電圧を発生する必要がある。 However, in the data program operation according to the ISPP method, the voltage value in the direction of increasing with an increase in number of times of programming needs to generate a program word line voltage which changes stepwise.

【0025】かかるプログラムワード線電圧の発生回路の具体的例が、以下の文献に開示されている。 [0025] Specific examples of the generation circuit of the program word line voltage is disclosed in the following documents. 文献:IEEE JOURNAL OF SOLID− Literature: IEEE JOURNAL OF SOLID-
STATE CIRCUITS,VOL. STATE CIRCUITS, VOL. 30,NO. 30, NO.
11,NOVEMBER 1995 p1152におけるFig. 11, Fig in NOVEMBER 1995 p1152. 7の回路例。 7 of circuit examples.

【0026】しかし、上記文献に開示されたプログラムワード線電圧の発生回路は、プログラムワード線電圧自体が〜20V程度の高電圧を必要とするため、昇圧回路により発生した高電圧源により、電圧値が段階変化する上記プログラムワード線電圧を発生する必要がある。 [0026] However, generator program word line voltage disclosed in the above document, since the program word line voltage itself requires a high voltage of about to 20V, the high voltage source generated by the booster circuit, voltage value there needs to generate the program word line voltage to phase changes. したがって、上記プログラムワード線電圧の段階的な変化をより細かくかつ多ステップに漸増させる必要がある場合、昇圧回路および電圧値が段階的に変化するプログラムワード線電圧発生手段の構成が簡単ではない。 Therefore, if it is necessary to gradually increase the finer and multi step a gradual change in the program word line voltage, is not easy configuration of the program word line voltage generating means for boosting circuit and the voltage value changes stepwise.

【0027】たとえば上記問題に該当する例として、1 [0027] For example as an example corresponding to the above problems, 1
個のメモリトランジスタに2ビットのデジタルデータを記録する、いわゆる、多値型のNAND型フラッシュメモリにISPP法を適用した場合の例が、以下の文献に示されている。 Recording a 2-bit digital data to the number of memory transistors, so-called, an example of applying the ISPP method multivalued NAND flash memory is illustrated in the following documents. 文献:『A 3.3V 128Mb Multe−Le Literature: "A 3.3V 128Mb Multe-Le
bel NAND Flash Memory for bel NAND Flash Memory for
Mass Storage Application Mass Storage Application
s』'96 ISCC p32〜p33。 s "'96 ISCC p32~p33.

【0028】上記文献例においては、多値型のメモリに要求される各状態のVth分布を狭く抑えるために、プログラムワード線電圧を14.5Vから21Vまで0. [0028] In the literature examples, in order to suppress narrow Vth distribution of each state required for multivalued memory, a program word line voltage from 14.5V to 21V 0.
2Vステップで変化させるISPP法を採用している。 It adopts the ISPP method of changing at 2V step.
したがってこの場合、32段階ものステップで電圧値が段階変化するプログラムワード線電圧を発生させる必要がある。 In this case, therefore, there is a voltage value required to generate the program word line voltage changing stage 32 stage also step.

【0029】以上のプログラムワード線電圧の発生回路等もDINOR型フラッシュメモリにも適用可能であり、この場合も上述したと同様の不利益を有し、簡単な構成で精度の高いDINOR型フラッシュメモリを実現することは困難である。 The above generator program word line voltage or the like is also applicable to DINOR type flash memory, has the same disadvantages as the case described above, high-precision with a simple arrangement DINOR type flash memory to realize the it is difficult.

【0030】本発明は係る事情に鑑みてなされたものであり、その目的は、ISPP法と実質的に同様の効果を有し、しかも回路構成が簡単で高速にかつ精度の高いデータプログラムを行うことのできるDINOR型半導体不揮発性記憶装置を実現することにある。 [0030] The present invention has been made in view of the circumstances pertaining, its object has ISPP method substantially similar effects, yet perform accurate data program and the fast and simple circuit arrangement It is to realize a DINOR type semiconductor nonvolatile memory device capable of.

【0031】 [0031]

【課題を解決するための手段】上記目的を達成するため、本発明は、行列状に配置された複数のメモリトランジスタを有し、主ビット線が副ビット線に階層化され、 To achieve the above object, according to an aspect of the present invention has a plurality of memory transistors arranged in a matrix, the main bit lines are hierarchized into sub bit lines,
副ビット線にメモリセルトランジスタが接続されたDI DI of the memory cell transistors are connected to the sub-bit line
NOR構造をなし、同一行に配置されたメモリトランジスタが共通のワード線に接続され、前記メモリトランジスタが接続されたワード線に高電圧のプログラムワード線電圧、ビット線に基準ビット線電圧を印加して前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により、前記メモリトランジスタに電気的にデータプログラムを行うDINOR型半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記プログラムワード線電圧および基準ビット線電圧をともにプログラム回数に応じた可変の電圧値に設定し、かつ前記プログラム電圧差をプログラム回数の増加にしたがって漸増させる手段を有する。 Form a NOR structure, the memory transistors arranged in the same row are connected to a common word line, a program word line voltage of the high voltage, a reference bit line voltage to the bit line is applied to the memory transistors connected to the word line the program voltage difference between said program word line voltage and the reference bit line voltage Te, the in memory transistor a DINOR type semiconductor nonvolatile memory device which performs electrical data program, multiple programs via a verify read operation It repeats the operation to set the voltage value of the variable that are both corresponding to the program number of the program word line voltage and the reference bit line voltage, and having a means for increasing the program voltage difference with an increase in number of times of programming.

【0032】また、前記DINOR型半導体不揮発性記憶装置は、さらに各ビット線毎に設けられたデータラッチ回路と、選択ワード線に接続されたメモリトランジスタ一括に行うページプログラムデータを前記データラッチ回路に転送する手段と、プログラム動作時に、前記データラッチ回路に前記プログラムワード線電圧よりは低く前記基準ビット線電圧よりは高い電圧値に設定されたプログラム禁止ビット線電圧を供給する手段とを有する。 Further, the DINOR type semiconductor nonvolatile memory device further data latch circuit provided for each bit line, the page program data to be connected to the memory transistor together with the selected word line to said data latch circuit a means for transferring, during a program operation, and means for supplying said data latch circuit to said program wordline said reference bit line program inhibit bit line voltage set to a higher voltage value than the voltage lower than the voltage.

【0033】また、前記DINOR型半導体不揮発性記憶装置において、前記プログラムワード線電圧は所定のプログラム回数の進行を単位とした所定プログラム回数毎に電圧値が段階的に増加し、前記基準ビット線電圧は前記所定プログラム回数を構成する単一プログラム回数毎に電圧値が段階的に減少しかつ前記所定プログラム回数毎に同一電圧で当該電圧変化が繰り返される。 Further, in the above DINOR type semiconductor nonvolatile memory device, the program word line voltage, the voltage value increases stepwise for each predetermined number of times of programming in units of progression of a given program number, the reference bit line voltage wherein the voltage change at the same voltage decreased voltage value stepwise every single program number and every number predetermined program constituting a predetermined program number is repeated.

【0034】また、前記DINOR型半導体不揮発性記憶装置において、前記基準ビット線電圧は所定のプログラム回数の進行を単位とした所定プログラム回数毎に電圧値が段階的に減少し、前記プログラムワード線電圧は前記所定プログラム回数を構成する単一プログラム回数毎に電圧値が段階的に増加しかつ前記所定プログラム回数毎に同一電圧で該当変化が繰り返される。 Further, in the above DINOR type semiconductor nonvolatile memory device, the reference bit line voltage, the voltage value stepwise decreases every predetermined number of times of programming in units of progression of a given program number, the program word line voltage the corresponding change in the same voltage increases the voltage value stepwise every single program number and every number predetermined program constituting a predetermined program number is repeated.

【0035】また、前記DINOR型半導体不揮発性記憶装置において、前記プログラムワード線電圧は昇圧回路により昇圧された昇圧電圧であり、前記基準ビット線電圧は電源電圧の範囲内において分圧された分圧電圧である。 Further, in the DINOR type semiconductor nonvolatile memory device, the program word line voltage is a boosted voltage boosted by the booster circuit, wherein the reference bit line voltage partial pressure which is divided within the range of the power supply voltage it is a voltage.

【0036】本発明のDINOR型半導体不揮発性記憶装置によれば、たとえば前記プログラムワード線電圧は〜数回程度の所定プログラム回数毎に電圧値が段階的に大きく増加し、一方前記基準ビット線電圧は単一プログラム回数毎に電圧値が段階的に小さく減少しかつ前記所定プログラム回数毎に同一で当該電圧変化が繰り返されるように設定される。 According to the DINOR type semiconductor nonvolatile memory device of the present invention, the voltage value increases stepwise greater for example, every predetermined number of times of programming about the program word line voltage to several times, whereas the reference bit line voltage is set such that the voltage change at the same the decreasing the voltage value reduced stepwise and each count the predetermined program for each single program number is repeated. したがって、それぞれの両電圧の変化数は少なくても、実質的なプログラム電圧差の漸増変化数を大きくすることができ、前記プログラムワード線電圧および基準ビット線電圧の発生回路を簡単な回路で構成することができ好適である。 Therefore, even with a small the number of changes in each of the two voltages, it is possible to increase the number of incremental changes in the substantial program voltage difference, constituting a generating circuit of said program word line voltage and the reference bit line voltage with a simple circuit is suitable can be.

【0037】あるいは、本発明のDINOR型半導体不揮発性記憶装置において、前記基準ビット線電圧は〜数回程度の所定プログラム回数毎に電圧値が段階的に大きく減少し、一方前記プログラムワード線電圧は単一プログラム回数毎に電圧値が段階的に小さく増加しかつ前記所定プログラム回数毎に同一で当該電圧変化が繰り返されるように設定される。 [0037] Alternatively, in the DINOR type semiconductor nonvolatile memory device of the present invention, the reference bit line voltage, the voltage value decreases stepwise increased for every predetermined number of times of programming on the order to several times, whereas the program word line voltage the voltage change at the same voltage value increases stepwise reduced and for each of the predetermined number of programs for each single program number is set to be repeated. したがって、それぞれの両電圧の変化数は少なくても、実質的なプログラム電圧差の漸増変化数を大きくすることができ、前記プログラムワード線電圧および基準ビット線電圧の発生回路を簡単な回路で構成することができ好適である。 Therefore, even with a small the number of changes in each of the two voltages, it is possible to increase the number of incremental changes in the substantial program voltage difference, constituting a generating circuit of said program word line voltage and the reference bit line voltage with a simple circuit is suitable can be.

【0038】 [0038]

【発明の実施の形態】図1は、本発明に係る半導体不揮発性記憶装置、より具体的には、DINOR型フラッシュメモリのデータプログラム系回路の具体的な構成例を示す図である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Figure 1 is a semiconductor nonvolatile memory device according to the present invention, more specifically, a diagram illustrating a specific configuration example of the data program circuit of DINOR type flash memory.

【0039】図1において、1はメモリアレイを示し、 [0039] In FIG. 1, 1 denotes a memory array,
m本のビット線B1〜Bmが配線される。 m bit lines B1~Bm are wired. また、おのおのビット線B1〜Bmは、それぞれがn本のDINOR Further, each bit line B1~Bm, each of the n DINOR
列に接続され、各DINOR列は、それぞれ2個の選択トランジスタ(図中□)とj個のメモリトランジスタ(図中○)から構成される。 Is connected to the column, each DINOR column consists each of two selection transistors (figure □) and the j memory transistor (in FIG ○). つまり、メモリアレイ1はDINOR列S11〜Snmから構成される。 That is, the memory array 1 is constituted by DINOR column S11~Snm. SL11〜SL SL11~SL
n1、SL12〜SLn2は選択トランジスタを制御する選択ゲート線を示し、WL11〜WLnjはメモリトランジスタを制御するワード線を示している。 n1, SL12~SLn2 represents a select gate line for controlling the select transistor, WL11~WLnj indicates a word line for controlling the memory transistor.

【0040】また、SA1〜SAmは、おのおのビット線B1〜Bm毎に対応して設けられたデータラッチ回路を示している。 Further, Sa1-Sam shows a data latch circuit provided each corresponding to each bit line B1 to Bm. データラッチ回路SA1〜SAmの供給電源は、陰極側が(VB)L、陽極側が(VB)Hに接続され、データプログラム時には、(VB)Lはkの進行(k=1〜5)にしたがって電源電圧(VCC=3. Power supply of the data latch circuit SA1~SAm the cathode side (VB) L, the anode side is connected to the (VB) H, programming data, the power supply according to (VB) L progression of k (k = 1~5) voltage (VCC = 3.
3V)の範囲内で漸減する基準ビット線電圧(Vb)1 Reference bit line voltage gradually decreases within the range of 3V) (Vb) 1
〜(Vb)kのいずれかに、(VB)Hは中間禁止電圧1/2VPP(たとえば8V)に設定される。 In any of ~ (Vb) k, (VB) H is set to an intermediate inhibition voltage 1 / 2VPP (e.g. 8V).

【0041】2はメインローデコーダを示し、メインローデコーダ2は、X入力の上位X1〜Xaをデコードして、選択ゲート線SL11〜SLn1、SL12〜SLn2の出力電圧、およびDINOR列選択信号x1〜xnを発生する。 [0041] 2 represents a main row decoder, a main row decoder 2 decodes the upper X1~Xa the X input, select gate lines SL11~SLn1, the output voltage of SL12~SLn2, and DINOR column selection signal x1~ to generate xn.

【0042】3はサブデコードを示し、サブデコーダ3 [0042] 3 represents a sub decode, the sub-decoder 3
は、X入力の上位X1〜Xbをデコードして、選択DI Decodes the top X1~Xb of X input, select DI
NOR列におけるワード線電圧V1〜Vjを発生する。 Generating a word line voltage V1~Vj in NOR column.
データプログラム時のワード線電圧V1〜Vjは、選択ワード線電圧がsの進行(s=1〜5)にしたがって漸増する高電圧に昇圧されたプログラムワード線電圧(V The word line voltage at the time of data programming V1~Vj is advanced (s = 1 to 5) is boosted to a high voltage gradually increases to a program word line voltage of the selected word line voltage is s (V
w)1〜(Vw)sのいずれかに、非選択ワード線電圧が中間禁止電圧1/2VPP(たとえば8V)に設定される。 To any one of w) 1~ (Vw) s, the unselected word line voltage is set to an intermediate inhibition voltage 1 / 2VPP (e.g. 8V).

【0043】4はローカルデコーダを示し、ローカルデコーダ4は、各ワード線WL11〜WLnjに対応した伝達回路T11〜Tnjから構成され、DINOR列選択信号x [0043] 4 represents the local decoder, local decoder 4 is composed of a transmission circuit T11~Tnj corresponding to each word line WL11~WLnj, DINOR column selection signal x
1〜xnによりDINOR列単位で選択される。 It is selected in DINOR column units by 1~Xn. それぞれの伝達回路T11〜Tnjは、DINOR列選択信号により選択される場合には、ワード線電圧V1〜Vjを対応するワード線に出力し、また、DINOR列選択信号により選択されない場合には、動作に応じた適当な電圧値(たとえば接地電圧GND)を対応するワード線に出力する。 Each of the transmission circuits T11~Tnj, when if it is selected by DINOR column selection signal, and outputs the word line voltage V1~Vj to a corresponding word line, also not selected by DINOR column selection signal, operation and it outputs a corresponding word line appropriate voltage values ​​(e.g., ground voltage GND) in accordance with.

【0044】5はプログラムワード線電圧発生部を示し、プログラムワード線電圧発生部5は、sの進行(k [0044] 5 shows the program word line voltage generator, the program word line voltage generating unit 5, s progress of the (k
=1〜5)にしたがって、制御信号φ1〜φsにより次第に漸増する高電圧に昇圧されたプログラムワード線電圧(Vw)1〜(Vw)sを発生して出力する。 = According to 5), the control signal φ1~φs progressively high voltage boosted program word line voltage (Vw) 1~ (Vw) s the generated outputs to be increasing by.

【0045】6はプログラムワード線電圧制御部を示し、プログラムワード線電圧制御部6は、sの進行(k [0045] 6 shows the program word line voltage control unit, a program word line voltage control unit 6, s progression (k
=1〜5)にしたがって、前記制御信号φ1〜φsを出力する。 Accordance = 1-5), and outputs the control signal Fai1~faiesu.

【0046】7は基準ビット線電圧発生部を示し、基準ビット線電圧発生部7は、kの進行(k=1〜5)にしたがって、制御信号φ1〜φkにより電源電圧(VCC [0046] 7 represents a reference bit line voltage generating unit, a reference bit line voltage generating unit 7, in accordance with progression of k (k = 1~5), supply voltage (VCC by the control signal φ1~φk
=3.3V)の範囲内で次第に漸減する基準ビット電圧(Vb)1〜(Vb)kを発生して出力する。 = 3.3V) and outputs the generated reference bit voltage (Vb) 1~ (Vb) k to gradually decreasing in the range of.

【0047】8は基準ビット線電圧制御部を示し、基準ビット線電圧制御部8は、kの進行(k=1〜5)にしたがって、前記制御信号φ1〜φkを出力する。 [0047] 8 represents a reference bit line voltage control unit, the reference bit line voltage control unit 8, in accordance with progression of k (k = 1~5), and outputs the control signal Fai1~faik.

【0048】9はカラムデコーダを示し、カラムデコーダ9は、Y入力Y1〜Ycをデコードして、カラム選択部10でビット線B1〜Bmの任意の1本を選択する。 [0048] 9 represents a column decoder, a column decoder 9 decodes the Y input Y1~Yc, select any one bit line B1~Bm column selecting section 10.
ページプログラムデータ転送時のカラムアドレスは、ページデータ転送信号φCKと同期して順次インクリメントされ、データバスDBからデータラッチ回路SA1〜 Column address at the time the page program data transfer is sequentially incremented in synchronism with the page data transfer signal FaiCK, the data latch circuit from the data bus DB SA1 to
SAmに順次ページプログラムがシリアル転送される。 Sequential page program is serially transferred to SAm.

【0049】図1の本発明の第1のDINOR型フラッシュメモリにおいては、プログラムワード線電圧がsの進行(k=1〜5)にしたがって段階的に漸増し、一方基準ビット線電圧はkの進行(k=1〜5)にしたがって段階的に漸減するように設定する。 [0049] In the first DINOR type flash memory of the present invention in FIG. 1, a program word line voltage stepwise gradually increases with the progress of s (k = 1 to 5), whereas the reference bit line voltage of the k progression (k = 1 to 5) is set so as to stepwise gradually decreases. したがって、それぞれの両電圧の変化数はs=k=5と少なくても、実質的なプログラム電圧差の漸増変化数は、組み合わせによりs×k=25と大きくすることができる。 Therefore, the number of changes in each of the two voltages is also small as s = k = 5, increasing the change number of substantial programming voltage difference may be as large as s × k = 25 the combination.

【0050】図2は、図1の第1のDINOR型フラッシュメモリの具体的な構成例において、プログラムワード線電圧発生部5の具体的な回路構成の例を示す図である。 [0050] Figure 2 is a diagram showing the first specific example of the configuration of DINOR type flash memory of FIG. 1, an example of a specific circuit configuration of a program word line voltage generator 5.

【0051】図2において、5aは昇圧回路を示し、昇圧回路5aは、発振回路5bにより出力された相補のクロック信号により駆動されて昇圧電圧VPPを出力する。 [0051] In FIG. 2, 5a denotes a booster circuit, the boosting circuit 5a outputs the boosted voltage VPP is driven by complementary clock signal output by the oscillation circuit 5b.

【0052】5cは抵抗分割部を示し、抵抗分割部5c [0052] 5c shows the resistance division unit, resistance dividing unit 5c
は、抵抗素子R0を制御信号φ1〜φkに制御された転送ゲートT1〜Tkを介して抵抗素子R1〜Rkのいずれかに直列接続することにより、分圧電圧Vaを出力する。 , By serially connected to one of the resistive element R1~Rk through the controlled transfer gate T1~Tk to the resistance element R0 control signal Fai1~faik, and outputs the divided voltage Va.

【0053】5dは基準電圧発生回路を示し。 [0053] 5d shows the reference voltage generation circuit. 基準電圧発生回路5dは、基準電圧Vrefを発生する。 Reference voltage generating circuit 5d generates a reference voltage Vref. 5eは比較器を示し、比較器5eは、抵抗分割部5cによる分圧電圧Vaと基準電圧Vrefの比較出力C−outを出力して、分圧電圧Vaが基準電圧Vrefより大きくなると発振回路5bを停止し、小さくなると再活性化する。 5e represents a comparator, the comparator 5e outputs an comparison output C-out divided voltage Va and the reference voltage Vref by the resistance division unit 5c, and the divided voltage Va is greater than the reference voltage Vref oscillator 5b It was stopped and the smaller the reactivation. このようにして出力されるプログラムワード線電圧(Vw)1〜(Vw)sは、理論的に以下の電圧値となる。 In this way, the program word line voltage output (Vw) 1~ (Vw) s is theoretically following voltage values.

【0054】 [0054]

【数1】 (Vw)1〜s=Vref×{1+(R 0 /R 1-s )} …(1) [Number 1] (Vw) 1~s = Vref × { 1+ (R 0 / R 1-s)} ... (1)

【0055】したがって、抵抗素子R1〜Rsの抵抗値R 0 〜R sをsの進行(k=1〜5)にしたがって漸減する方向に設定することにより、プログラムワード線電圧(Vw)1〜(Vw)sを漸増させることができる。 [0055] Therefore, by setting the resistance value R 0 to R s of the resistance element R1~Rs in a direction gradually decreases with the progress of s (k = 1~5), a program word line voltage (Vw). 1 to ( it can be gradually increased to Vw) s.

【0056】図3は、図1のDINOR型フラッシュメモリの構成例において、基準ビット線電圧発生部7の具体的な回路構成の例を示す図である。 [0056] Figure 3, in the configuration example of DINOR type flash memory of FIG. 1 is a diagram showing an example of a specific circuit configuration of the reference bit line voltage generating unit 7.

【0057】図3において、電源電圧間(VCC〔3. [0057] In FIG. 3, between the power supply voltage (VCC [3.
3V〕〜GND〔0V〕間)は、直列に接続された抵抗素子R0〜Rkにより分圧されて、基準ビット線電圧(Vb)1〜(Vb)kを発生する。 3V] ~GND [0V] between) is divided by the resistance element R0~Rk connected in series, for generating a reference bit line voltage (Vb). 1 to the (Vb) k. また各基準ビット線電圧(Vb)1〜(Vb)kは、転送ゲートT1〜T And each reference bit line voltage (Vb) 1~ (Vb) k, the transfer gate T1~T
kを介して、制御信号φ1〜φkの制御によりkの進行(k=1〜5)にしたがって漸減する基準ビット線電圧(Vb)1〜(Vb)kを、ボルテージフォロワ構成をとるバッファBUFを介して出力する。 Through k, progression of k under the control of the control signal φ1~φk (k = 1~5) reference bit line voltage gradually decreases (Vb). 1 to the (Vb) k, a buffer BUF to take voltage follower configuration through to output.

【0058】図4は、図1の本発明に係るDINOR型フラッシュメモリの構成例において、第1のデータプログラム方法における、タイミングチャートを示す図である。 [0058] Figure 4, in the configuration example of DINOR type flash memory according to the present invention of FIG. 1, in the first data programming method is a diagram showing a timing chart.

【0059】この場合、プログラムワード線電圧(V [0059] In this case, the program word line voltage (V
w)1〜(Vw)sは、5回のプログラム回数の進行毎にsがインクリメントされ、その度にプログラムワード線電圧値が1Vづつ段階的に増加し、s=1〜5の進行に対して(Vw)1〜(Vw)s=15V〜19Vに電圧値が漸増する。 w) 1~ (Vw) s is incremented s within each progression of five program number, each time a program word line voltage is increased 1V increments stepwise, to the traveling of s = 1 to 5 Te (Vw) 1~ (Vw) s = 15V~19V voltage value gradually increases to.

【0060】一方、基準ビット線電圧(Vb)1〜(V [0060] On the other hand, the reference bit line voltage (Vb) 1~ (V
b)kは、単一プログラム回数毎にkがインクリメントされ、その度に基準ビット線電圧値が0.2Vづつ段階的に減少し、k=1〜5の進行に対して(Vb)1〜 b) k is, k is incremented every single program number, each time a reference bit line voltage value is decreased 0.2V increments stepwise in respect progression of k = 1~5 (Vb) 1~
(Vb)k=0.8V〜0Vに電圧値が漸減する。 The voltage value gradually decreases to (Vb) k = 0.8V~0V. また当該電圧変化はs=1〜5の進行に対して同一電圧で繰り返される。 Also this voltage variation is repeated at the same voltage with respect to the progression of s = 1 to 5.

【0061】したがって、第1のデータプログラム方法においては、sおよびkの組み合わせにより、単一プログラム回数の進行毎にプログラム電圧差が14.2Vから19Vまで0.2Vづつ段階的に漸増する。 [0061] Thus, in the first data programming method, the combination of s and k, the program voltage difference 0.2V increments stepwise gradually increases to 19V from 14.2V for each progression of the single program number.

【0062】以下、図4の第1のデータプログラム方法のタイミングチャートを、図1の構成例等を参照しながら、順を追って説明する。 [0062] Hereinafter, timing charts of the first data programming method of FIG. 4, with reference to the configuration example of FIG. 1 and the like will be described in order.

【0063】まず時刻t1〜t2の間は、ページデータ転送クロック信号φCLと同期してページプログラムデータを各ビット線毎に設けられたデータラッチ回路1〜 [0063] First between times t1~t2, the page data transfer clock signal φCL synchronism with the data latch circuit 1 which is provided with page program data for every bit line
mに転送するステップである。 A step of transferring to m.

【0064】次に時刻t2から時刻t3の間は、s=1 [0064] Next, from the time t2 of time t3, s = 1
であってk=1〜5の5回のプログラム/ベリファイ動作を行うステップである。 A is a step of performing five program / verify operation of k = 1 to 5. すなわちプログラム/ベリファイ制御信号φP/Rの制御によりプログラムワード線電圧(Vw)1=15Vとベリファイ読み出しワード線電圧VR=1.5Vが選択ワード線WSLに交互に5回印加される。 That program word line voltage (Vw) 1 = 15V and the verify read word line voltage VR = 1.5V is applied alternately 5 times the selected word line WSL under control of a program / verify control signal .phi.P / R. また、プログラムメモリトランジスタが接続された選択ビット線にはプログラム回数の進行(k= Also, the progress of the program number to the selected bit line program memory transistors are connected (k =
1〜5)とともに0.2Vづつ段階的に減少する基準ビット線電圧(Vb)1〜(Vb)k=0.8V〜0Vが印加され、非プログラムメモリトランジスタが接続された非選択ビット線には中間禁止電圧1/2VPP(8 1-5) with 0.2V increments stepwise decreasing reference bit line voltage (Vb) 1~ (Vb) k = 0.8V~0V is applied to the unselected bit lines unprogrammed memory transistor is connected intermediate inhibition voltage 1 / 2VPP (8
V)が印加される。 V) is applied. その結果、プログラム回数の進行(k=1〜5)とともに0.2Vづつ段階的に増加するプログラム電圧差(14.2V〜15V)がプログラムメモリトランジスタに印加されるとともに、プログラム終了セルのラッチデータは反転して次回からはプログラム禁止状態となる。 As a result, with the progress of the program number (k = 1 to 5) the program voltage difference increases 0.2V increments stepwise with (14.2V~15V) is applied to the program memory transistor, the latch data of the program end cell is a program prohibited state from the next time inverted.

【0065】時刻t3から時刻t4の間は、s=2であっってk=1〜5の5回のプログラム/ベリファイ動作を行うステップであるが、基本的には前述したs=1の場合と同様である。 [0065] Between time t3 time t4, s = is a step of performing five program / verify operation of k = 1 to 5 I was at 2, for s = 1 is basically described above is the same as that. 異なる点は、プログラムワード線電圧が(Vw)2=16Vへと、(Vw)1=15Vから1V増加することである。 The difference, the program word line voltage to the (Vw) 2 = 16V, and to 1V increases from (Vw) 1 = 15V. その結果、プログラム回数の進行(k=1〜5)とともに、プログラム電圧差(1 As a result, with the progress of the program number (k = 1 to 5), the program voltage difference (1
5.2V〜16V)が引き続き0.2Vつづ段階的に増加する。 5.2V~16V) increases continue to 0.2V tsuzuic in stages.

【0066】同様の動作を繰り返して、時刻t5から時刻t6の間は、最終のs=5であってk=1〜5の5回のプログラム/ベリファイ動作を行うステップである。 [0066] Repeat the same operation, between time t5 time t6, a step of a final s = 5 for 5 times a program / verify operation of k = 1 to 5.
プログラムワード線電圧(Vw)5=19Vが印加され、プログラム回数の進行(k=1〜5)とともに、プログラム電圧差(18.2V〜19V)が0.2Vつづ段階的に増加する。 Program word line voltage (Vw) 5 = 19V is applied, with the progress of the program number (k = 1 to 5), the program voltage difference (18.2V~19V) is increased 0.2V tsuzuic stepwise.

【0067】なお、上記プログラム回数の進行は、常に最終のs=k=5まで行われるとは限られず、すべてのデータラッチ回路のデータがハイレベルになったことを検出すれば、自動的に終了する。 [0067] Incidentally, the progress of the program number is always not necessarily performed until the final s = k = 5, when detecting that the data in all of the data latch circuit becomes high level, automatically finish.

【0068】以上説明したように、本発明のDINOR [0068] As described above, DINOR of the present invention
型フラッシュメモリにおける、第1のデータプログラム方法によれば、プログラムワード線電圧は〜数回程度の所定プログラム回数毎に電圧値が段階的に大きく増加し、一方基準ビット線電圧は単一プログラム回数毎に電圧値が段階的に小さく減少しかつ所定プログラム回数毎に同じ電圧値が繰り返されるように設定する。 In the mold flash memory, according to the first data programming method, a program word line voltage, the voltage value increases stepwise increased every predetermined program number in the order to several times, whereas the reference bit line voltage times a single program the voltage value set as the same voltage value for each count reduced stepwise reduced and predetermined program is repeated every. したがって、それぞれの両電圧の変化数は少なくても、実質的なプログラム電圧差が漸増変化数を大きくすることができ、かつ、プログラムワード線電圧および基準ビット線電圧の発生回数を単純な回路で構成することができ好適である。 Therefore, even with a small the number of changes in each of the two voltages can be substantial program voltage difference to increase the number of incremental changes, and the number of occurrences of a program word line voltage and the reference bit line voltage in a simple circuit be suitable can be configured.

【0069】図5は、図1の本発明に係わるDINOR [0069] Figure 5, DINOR according to the present invention of FIG. 1
型フラッシュメモリの構成例において、第2のデータプログラム方法における、タイミングチャートを示す図である。 In the configuration example of the type flash memory, in the second data programming method is a diagram showing a timing chart.

【0070】この場合、基準ビット線電圧(Vb)1〜 [0070] In this case, the reference bit line voltage (Vb). 1 to
(Vb)kは、5回のプログラム回数の進行毎にkがインクリメントされ、その度に基準ビット線電圧が0.5 (Vb) k is 5 times k is incremented for each progression of the program number, the reference bit line voltage each time 0.5
Vづつ段階的に減少し、k=1〜5の進行に対して(V V at a time gradually decreased, with respect to the progress of the k = 1~5 (V
b)1〜(Vb)k=2V〜0Vに電圧値が漸減する。 The voltage value gradually decreases in b) 1~ (Vb) k = 2V~0V.

【0071】一方、プログラムワード線電圧(Vw)1 [0071] On the other hand, the program word line voltage (Vw) 1
〜(Vw)sは、単一プログラム回数にsがインクリメントされ、その度にプログラムワード線電圧が0.1V ~ (Vw) s are, s is incremented in a single program number, 0.1 V program word line voltage each time
づつ段階的に増加し、s=1〜5の進行に対して(V Increments stepwise increased, the traveling of s = 1 to 5 (V
w)1〜(Vw)2=17V〜17.4Vに電圧値が漸増する。 w) 1~ (Vw) voltage value 2 = 17V~17.4V gradually increases. また当該電圧変化はk=1〜5の進行に対して同一電圧で繰り返される。 Also this voltage variation is repeated at the same voltage with respect to the progression of k = 1 to 5.

【0072】したがって、第2のデータプログラム方法においては、kおよびsの組み合わせにより、単一プログラム回数の進行毎にプログラム電圧値が15.0Vから17.4Vまで0.1Vつづ段階的に漸増する。 [0072] Thus, in the second data programming method, the combination of k and s, the program voltage value for each progression of the single program number 0.1V tsuzuic stepwise gradually increases to 17.4V from 15.0V .

【0073】以下、図5の第2のデータプログラム方法のタイミングチャートを、図1の構成例等を参照しながら、順を追って説明する。 [0073] Hereinafter, timing charts of the second data programming method of Figure 5, with reference to the configuration example of FIG. 1 and the like will be described in order.

【0074】まず時刻t1〜t2の間は、ページデータ転送クロック信号φCKと同期してページプログラムデータを各ビット線毎に設けられたデータラッチ回路1〜 [0074] First between times t1~t2, the page data transfer clock signal φCK synchronism with the data latch circuit 1 which is provided with page program data for every bit line
mに転送するステップである。 A step of transferring to m.

【0075】次に時刻t2から時刻t3の間は、k=1 [0075] Next, from the time t2 of time t3, k = 1
であってs=1〜5の5回のプログラム/ベリファイ動作を行うステップである。 A is a step of performing five program / verify operation of s = 1 to 5. すなわちプログラム/ベリファイ制御信号φP/Rの制御によりプログラムワード線電圧とベリファイ読み出しワード線電圧VR=1.5V That program / verify control signal .phi.P / program word line voltage under the control of the R and the verify read word line voltage VR = 1.5V
が選択ワード線WSLに交互に5回印加されるが、プログラム回数の進行(s=1〜5)とともにプログラムワード線電圧が(Vw)1〜(Vw)s=17V〜17. Although but applied alternately 5 times the selected word line WSL, the program run times (s = 1 to 5) with the program word line voltage (Vw) 1~ (Vw) s = 17V~17.
4Vと0.1Vづつ段階的に増加する。 4V and 0.1V at a time stepwise increase. またプログラムメモリトランジスタが接続された選択ビット線にプログラム回数の進行にかかわらず基準ビット線電圧(Vb) The program memory transistors connected reference bit line voltage irrespective of the progress of the program number to the selected bit line (Vb)
1=2Vが印加され、非プログラムメモリトランジスタが接続された非選択ビット線には中間禁止電圧1/2V 1 = 2V is applied, intermediate inhibition voltage 1 / 2V to the unselected bit lines unprogrammed memory transistor is connected
PP(8V)が印加される。 PP (8V) is applied. その結果、プログラム回数の進行(s=1〜5)とともに0.1Vづつ段階的に増加するプログラム電圧差(15V〜15.4V)がプログラムメモリトランジスタに印加されるとともに、プログラム終了セルのラッチデータは反転して次回からプログラム禁止状態となる。 As a result, with the progress of the program number (s = 1 to 5) the program voltage difference increases 0.1V increments stepwise with (15V~15.4V) is applied to the program memory transistor, the latch data of the program end cell the program prohibited state from the next time reversed.

【0076】時刻t3から時刻t4の間は、k=2であってs=1〜5の5回のプログラム/ベリファイ動作を行うステップであるは、基本的には前述したk=1の場合と同様であり、異なる点は、基準ビット線電圧が(V [0076] Between time t3 time t4, a k = 2 is the step of performing five program / verify operation of s = 1 to 5 is basically the case of k = 1 as described above the same, is different from the reference bit line voltage (V
b)2=1.5Vへと、(Vb)1=2Vから0.5V b) to 2 = 1.5V, 0.5V from (Vb) 1 = 2V
減少することである。 It is that the decrease. その結果、プログラム回数の進行(s=1〜5)とともに、プログラム電圧差(15.5 As a result, with the progress of the program number (s = 1 to 5), the program voltage difference (15.5
V〜15.9V)が引き続き0.1Vづつ段階的に増加する。 V~15.9V) increases continue to 0.1V at a time step by step.

【0077】同様の動作を繰り返して、時刻t5からt [0077] by repeating the same operation, t from the time t5
6の間は、最終のk=5であってs=1〜5の5回のプログラム/ベリファイ動作を行うステップである。 6 during is a last k = 5 is the step of performing five program / verify operation of s = 1 to 5. 基準ビット線電圧(Vb)5=0Vが印加され、プログラム回数の進行(s=1〜5)とともに、プログラム電圧差(17V〜17.4V)が0.1Vづつ段階的に増加する。 Reference bit line voltage (Vb) 5 = 0V is applied, with the progress of the program number (s = 1 to 5), the program voltage difference (17V~17.4V) is increased 0.1V increments stepwise.

【0078】なお、上記プログラム回数の進行は、常に最終のk=s=5まで行われるとは限られず、すべてのデータラッチ回路のデータがハイレベルになったことを検出すれば、自動的に終了する。 [0078] Incidentally, the progress of the program number is always not necessarily performed until the last k = s = 5, by detecting that the data in all of the data latch circuit becomes high level, automatically finish.

【0079】以上説明したように、本発明のDINOR [0079] As described above, DINOR of the present invention
型フラッシュメモリにおける、第2のデータプログラム方法によれば、基準ビット線電圧は〜数回程度の所定プログラム回数毎に電圧値が段階的に大きく減少し、一方プログラムワード線電圧は単一プログラム回数毎に電圧値が段階的に小さく増加しかつ所定プログラム回数毎に同じ電圧変化が繰り返されるように設定する。 In the mold flash memory, according to the second data programming method, the reference bit line voltage, the voltage value decreases stepwise increased for every predetermined number of times of programming on the order to several times, whereas the program word line voltage is a single program number the voltage value set to the same voltage change for each count stepwise smaller increase and a predetermined program is repeated every. したがって、それぞれの両電圧の変化数は少なくても、実質的なプログラム電圧差の漸増変化数を大きくすることができ、かつ、プログラムワード線電圧および基準ビット線電圧の発生回路を簡単な回路で構成することができ好適である。 Therefore, even with a small the number of changes in each of the two voltages, it is possible to increase the number of incremental changes in the substantial program voltage difference, and the generation circuit of the program word line voltage and the reference bit line voltage with a simple circuit be suitable can be configured.

【0080】以上説明したように、本発明のDINOR [0080] As described above, DINOR of the present invention
型フラッシュメモリによれば、プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差によりデータプログラムがなされ、前記プログラムワード線電圧および基準ビット線電圧がともにプログラム回数に応じた可変の電圧値に設定され、かつ前記プログラム電圧差がプログラム回数の増加にしたがって漸増する。 According to the type flash memory, the data programming is performed by the program voltage difference between the program word line voltage and the reference bit line voltage, set to a voltage value of the variable that the program word line voltage and the reference bit line voltage are both corresponding to the program number It is, and the program voltage difference gradually increases with increasing number of times of programming. したがって、ISPP法と実質的に同様の効果を得ることができ、高速にかつ精度の高いデータプログラムを行うことが可能である。 Therefore, it is possible to obtain substantially the same effect as ISPP method, it is possible to perform high precision and high speed data program. しかも、前記プログラムワード線電圧および基準ビット線電圧がともに可変であることにより、 Moreover, by the program word line voltage and the reference bit line voltage are both variable,
前記プログラム電圧差の漸増変化が多段階ステップの変化である場合においても、これを実現するための回路は、高電圧のプログラムワード線電圧のみを漸増するI I incremental change in the program voltage difference even when a change in multi-stage processes, circuit for realizing this is to recruit only the program word line voltage of the high voltage
SPP法により、はるかに簡単に構成することができる。 The SPP method, can be configured to much easier.

【0081】また、上述した説明においては、便宜上、 [0081] Further, in the above description, for convenience,
主としてDINOR型フラッシュメモリについて説明したが、本発明がFNトンネル現象によりフローティングゲートに電子を注入等してデータプログラムを行う他の半導体不揮発性記憶装置に適用できることは、言うまでもないことである。 Primarily has been described DINOR type flash memory, the present invention is applicable to other semiconductor nonvolatile memory device which performs data program by implantation of electrons into the floating gate by FN tunneling phenomenon is needless to say.

【0082】 [0082]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
ISPP法と実質的に同様の効率を有し、しかも回路構成が簡単で高速にかつ精度の高いデータプログラムを行うことのできるDINOR型半導体不揮発性記憶装置を実現することができる。 ISPP method substantially has the same efficiency, and can realize a DINOR type semiconductor nonvolatile memory device which can perform highly accurate data program and the fast simple circuit configuration.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る第1のDINOR型フラッシュメモリデータプログラム動作時の具体的な構成例を示す図である。 1 is a diagram showing a first specific configuration example of a DINOR type flash memory data program operation according to the present invention.

【図2】図1のDINOR型フラッシュメモリにおいて、プログラムワード線電圧発生部の具体的な回路構成の例を示す図である。 In DINOR type flash memory of FIG. 2 is a diagram 1 showing an example of a specific circuit configuration of a program word line voltage generator.

【図3】図1のDINOR型フラッシュメモリにおいて、基準ビット線電圧発生部の具体的な回路構成の例を示す図である。 In DINOR type flash memory of FIG. 3] FIG. 1 is a diagram showing an example of a specific circuit configuration of the reference bit line voltage generating unit.

【図4】図1のDINOR型フラッシュメモリにおいて、第1のデータプログラム方法の、タイミングチャートを示す図である。 In DINOR type flash memory of FIG. 4 FIG. 1, the first data programming method is a diagram showing a timing chart.

【図5】図1のDINOR型フラッシュメモリにおいて、第2のデータプログラム方法の、タイミングチャートを示す図である。 In DINOR type flash memory of FIG. 5 FIG. 1, the second data programming method is a diagram showing a timing chart.

【図6】DINOR型フラッシュメモリにおける、メモリアレイ構造を示す図である。 [6] in the DINOR type flash memory is a diagram showing a memory array structure.

【図7】従来のISPP法によりDINOR型フラッシュメモリのデータプログラムを行う場合の、タイミングチャートを示す図である。 [7] in the case of performing data program DINOR type flash memory by the conventional ISPP method, a diagram illustrating a timing chart.

【符号の説明】 DESCRIPTION OF SYMBOLS

SL11〜SLn2…選択ゲート線、W11〜Wnj…ワード線、B1〜Bm…ビット線、X1〜Xa,X1〜Xb… SL11~SLn2 ... selection gate line, W11~Wnj ... word line, B1~Bm ... bit line, X1~Xa, X1~Xb ...
X入力、Y1〜Yc…Y入力、V1〜Vj…選択DIN X input, Y1~Yc ... Y input, V1~Vj ... selection DIN
OR列ワード線電圧、x1〜xn…DINOR列選択信号、T11〜Tnj…ワード線電圧伝達回路、S11〜Snm… OR column word line voltage, x1 to xn ... DINOR column selection signal, T11~Tnj ... word line voltage transfer circuit, S11~Snm ...
DINOR列、SA1〜SAm…データラッチ回路、 DINOR column, SA1~SAm ... data latch circuit,
(VB)H…陽極電源(データラッチ回路)、(VB) (VB) H ... anode power (data latch circuit), (VB)
L…陰極電源(データラッチ回路)、VPP…昇圧電圧、1/2VPP…中間禁止電圧、VPP1〜VPPq L ... cathode power (data latch circuit), VPP ... boosted voltage, 1 / 2VPP ... intermediate prohibiting voltage, VPP1~VPPq
…第1〜第q番目のプログラムワード線電圧、(Vw) ... first to q-th program word line voltage, (Vw)
1〜(Vw)s…第1〜第s番目のプログラムワード線電圧、(Vb)1〜(Vb)k…第1〜第k番目の基準ビット線電圧、φ1〜φs…第1〜第s番目の制御信号、φ1〜φk…第1〜第k番目の制御信号、T1〜T 1 (Vw) s ... first to s-th program word line voltage, (Vb) 1~ (Vb) k ... first to k-th reference bit line voltage, φ1~φs ... first to s th control signals, φ1~φk ... first to k-th control signal, t1 to t
s…第1〜第s番目の転送ゲート、T1〜Tk…第1〜 s ... first to s-th transfer gate, T1~Tk ... the first to
第k番目の転送ゲート、R0〜Rs,R0〜Rk…分圧抵抗素子、Vref…基準電圧、Va…分圧電圧、φ、 The k-th transfer gate, R0~Rs, R0~Rk ... dividing resistors element, Vref ... reference voltage, Va ... divided voltage, phi,
φ ̄…相補クロック信号(昇圧回路)、φCL…ページデータ転送クロック信号、φP/R…プログラム/ベリファイ制御信号、ST1〜ST2…選択トランジスタ、 Fai ... complementary clock signal (booster circuit), .phi.CL ... page data transfer clock signal, .phi.P / R ... program / verify control signal, ST1~ST2 ... select transistors,
MT1〜MT4…メモリトランジスタ、1…メモリアレイ、2…メインローデコーダ、3…サブローデコーダ、 MT1 to MT4 ... memory transistor 1 ... memory array, 2 ... main row decoder, 3 ... Sabouraud decoder,
4…ローカルローデコーダ、5…プログラムワード線電圧発生部、5a…昇圧回路、5b…発振回路、5c…抵抗分割部、5d…基準電圧発生回路、5e…比較器、6 4 ... local row decoder, 5 ... program word line voltage generator, 5a ... boosting circuit, 5b ... oscillation circuit, 5c ... resistance division unit, 5d ... reference voltage generating circuit, 5e ... comparator, 6
…プログラムワード線電圧制御部、7…基準ビット線電圧発生部、8…基準ビット線電圧制御部、9…カラムデコーダ、10…カラム選択部。 ... program word line voltage control unit, 7 ... reference bit line voltage generating unit, 8 ... reference bit line voltage control unit, 9 ... column decoder, 10 ... column selecting section.

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 行列状に配置された複数のメモリトランジスタを有し、主ビット線が副ビット線に階層化され、 [Claim 1 further comprising a plurality of memory transistors arranged in a matrix, the main bit lines are hierarchized into sub bit lines,
    副ビット線にメモリセルトランジスタが接続されたDI DI of the memory cell transistors are connected to the sub-bit line
    NOR構造をなし、同一行に配置されたメモリトランジスタが共通のワード線に接続され、前記メモリトランジスタが接続されたワード線に高電圧のプログラムワード線電圧、ビット線に基準ビット線電圧を印加して前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により、前記メモリトランジスタに電気的にデータプログラムを行うDINOR型半導体不揮発性記憶装置であって、 ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記プログラムワード線電圧および基準ビット線電圧をともにプログラム回数に応じた可変の電圧値に設定し、かつ前記プログラム電圧差をプログラム回数の増加にしたがって漸増させる手段を有するD Form a NOR structure, the memory transistors arranged in the same row are connected to a common word line, a program word line voltage of the high voltage, a reference bit line voltage to the bit line is applied to the memory transistors connected to the word line the program voltage difference between said program word line voltage and the reference bit line voltage Te, the in memory transistor a DINOR type semiconductor nonvolatile memory device which performs electrical data program, multiple programs via a verify read operation repeated operations, D having means for increasing with an increase in the program word line voltage and the reference bit line voltage to both set to a voltage value of the variable in accordance with the program number and program number of the program voltage difference
    INOR型半導体不揮発性記憶装置。 INOR type semiconductor nonvolatile memory device.
  2. 【請求項2】 各ビット線毎に設けられたデータラッチ回路と、 選択ワード線に連なるメモリトランジスタ一括に行うページプログラムデータを前記データラッチ回路に転送する手段と、 プログラム動作時に、前記データラッチ回路に前記プログラムワード線電圧よりは低く前記基準ビット線電圧よりは高い電圧値に設定されたプログラム禁止ビット線電圧を供給する手段とをさらに有する請求項1記載のDI 2. A data latch circuit provided for every bit line, means for transferring a page program data to the data latch circuit which performs the memory transistors collectively leading to the selected word line, during a program operation, the data latch circuit DI of claim 1, further comprising a means for supplying a predetermined program inhibit bit line voltage to the high voltage value from the reference bit line voltage lower than the program word line voltage
    NOR型半導体不揮発性記憶装置。 NOR semiconductor nonvolatile memory device.
  3. 【請求項3】 前記プログラムワード線電圧はプログラム回数の進行を単位とした所定プログラム回数毎に電圧値が段階的に増加し、前記基準ビット線電圧は前記所定プログラム回数を構成する単一プログラム回数毎に電圧値が段階的に減少しかつ前記所定プログラム回数毎に同一電圧で当該電圧変化が繰り返される請求項1記載のD Wherein said program word line voltage, the voltage value increases stepwise for each predetermined number of times of programming in units of the program run times, a single program number the reference bit line voltage constituting said predetermined number of times of programming D according to claim 1, wherein the voltage value corresponding change in voltage is repeated stepwise reduced and the same voltage for each of said predetermined number of programs for each
    INOR型半導体不揮発性記憶装置。 INOR type semiconductor nonvolatile memory device.
  4. 【請求項4】 前記基準ビット線電圧は所定のプログラム回数の進行を単位とした所定プログラム回数毎に電圧値が段階的に減少し、前記プログラムワード線電圧は前記所定プログラム回数を構成する単一プログラム回数毎に電圧値が段階的に増加しかつ前記所定プログラム回数毎に同一電圧で該当変化が繰り返される請求項1記載のDINOR型半導体不揮発性記憶装置。 Wherein said reference bit line voltage, the voltage value stepwise decreases every predetermined number of times of programming in units of progression of a given program number, a single said program word line voltage constituting said predetermined number of times of programming DINOR type semiconductor nonvolatile memory device according to claim 1, wherein the voltage value for each program number corresponding changes in stepwise increasing and the same voltage for each of said predetermined number of times of programming is repeated.
  5. 【請求項5】 前記プログラムワード線電圧は昇圧回路により昇圧された昇圧電圧であり、前記基準ビット線電圧は電源電圧の範囲内において分圧された分圧電圧である請求項1記載のDINOR型半導体不揮発性記憶装置。 Wherein said program word line voltage is a boosted voltage boosted by the booster circuit, wherein the reference bit line voltage DINOR type according to claim 1, wherein a divided by divided voltage within the range of the supply voltage The semiconductor nonvolatile memory device.
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