JPH10133630A - Driving method for liquid crystal panel, segment driver for liquid crystal driving, display controller, and liquid crystal display module - Google Patents

Driving method for liquid crystal panel, segment driver for liquid crystal driving, display controller, and liquid crystal display module

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JPH10133630A
JPH10133630A JP28877296A JP28877296A JPH10133630A JP H10133630 A JPH10133630 A JP H10133630A JP 28877296 A JP28877296 A JP 28877296A JP 28877296 A JP28877296 A JP 28877296A JP H10133630 A JPH10133630 A JP H10133630A
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segment driver
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Abstract

PROBLEM TO BE SOLVED: To enable multi-line driving with a binary PWM waveform in a display state without an increase in the number of voltage levels by dividing the time of single-time signal electrode application by time and performing pulse width control according to data obtained by converting the arithmetic result into data represented as only a positive integer. SOLUTION: The time of single-time signal electrode application is divided by time according to the number of scanning electrodes selected at the same time and the number of gradations. A 1st means multiplies gradation data L and subtracts (N-1)×L/2 from the result, where N is the number of gradations and L is the number of scanning electrodes selected at the same time. A 2nd means performs matrix operation for the data obtained by the 1st means with an orthogonal coefficient represented as 1 and -1 of a scanning-side signal, and perform L×(N-1)×L/2 addition and division by L as to the data obtained through the operation, where N is the number of gradations and L is the number of scanning electrodes selected at the same time. Then the gradation data ate converted by this means and the data is only driven by a segment driver to enable multi-line driving.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、マルチライン駆動
方式の液晶表示装置に関する。さらに詳しくは、その階
調駆動方法と、その駆動方法を可能とするデジタルデー
タの変換方式ならびに、その駆動を行うセグメントドラ
イバ、表示コントローラ、液晶表示モジュールに関す
る。
The present invention relates to a multi-line driving type liquid crystal display device. More specifically, the present invention relates to a gradation driving method, a digital data conversion method enabling the driving method, and a segment driver, a display controller, and a liquid crystal display module for driving the method.

【0002】[0002]

【従来の技術】単純マトリクス型の液晶表示パネルは、
動画対応のために液晶材料の応答速度を速くすると、液
晶に印加されるパルス毎に液晶が応答し、印加電圧波形
の実効値が減少する、これにより輝度のちらつきがでた
り、コントラストの低下が現れる。この問題にたいし、
特開平5−100642号に開示される複数ライン同時
選択法がある。この方式で階調表示するには、パルス変
調方式(特開平5−100642号,特開平7−199
863等)やフレーム間引き方式、電圧変調方式(特願
平4−269560)等がある。ここで従来のパルス変
調方式の階調方法について説明する。例えば2ライン同
時選択駆動で、4階調の場合について説明する。4階調
は2ビットデータで表せる、その上位、下位をビット単
位で分割して演算を行う。このとき上位のパルス幅は、
下位のパルス幅の2倍の大きさを持っている。図13に
示す様に、131は走査側電極、132はデータ側電極
とし、交点の画素133,134に、データ(01)で
与えられる表示を行う場合、まず、走査側の直交係数F
(1,−1で表される行列)と、データの演算を上位と
下位に分けて行う。データ側の1は液晶のOFF、−1
は液晶のONを表すとすると、135の様にデータを分
割できる。これを136の直交係数と、上位、下位を計
算する。その計算の結果137はそれぞれ2つでるが、
これを第1フィールド(以下1fとする)、第2フィー
ルド(以下2fとする)に分けて出力する。計算の結果
は直交係数とデータの関係で2,0,−2のどれかの値
をとる、それぞれをVx,0,−Vxの電圧レベルに変
えてセグメント出力とする。これをセグメントの波形で
表すと図14の様になる。141はセグメント出力電
圧、横軸142は時間を表す。143,144はフィー
ルドを表す。通常1f,2fは離れているが、図を見や
すくするために1f,2fを連続して示している。14
5の区間aは、146の区間bの2倍の大きさである。
また同様にして4ライン同時駆動,4階調の場合を説明
する。図15にその演算結果過程を示す。4ラインの場
合直交係数Fとの演算結果は4,2,0,−2,−4の
どれかの値をとる。それぞれを2Vx,Vx,0,−V
x,−2Vxの電圧レベルに変えてセグメント出力とす
る(2VxはVxの2倍を意味する)。図16に図15
の演算結果をセグメントの波形にかえて表す。上記同様
図を見やすくするためにフィールドは連続して示してい
る。
2. Description of the Related Art A simple matrix type liquid crystal display panel is
When the response speed of the liquid crystal material is increased for moving images, the liquid crystal responds to each pulse applied to the liquid crystal, and the effective value of the applied voltage waveform decreases, which causes flickering of luminance and lowering of contrast. appear. For this problem,
There is a multiple line simultaneous selection method disclosed in Japanese Patent Application Laid-Open No. Hei 5-100642. In order to perform gradation display by this method, a pulse modulation method (Japanese Unexamined Patent Application Publication No. 5-100642, Japanese Unexamined Patent Application Publication No.
863), a frame thinning method, a voltage modulation method (Japanese Patent Application No. 4-269560), and the like. Here, a conventional pulse modulation type gradation method will be described. For example, a case in which two lines are simultaneously selected and four gradations are used will be described. The four gradations can be represented by 2-bit data, and the operation is performed by dividing the upper and lower bits in bit units. At this time, the upper pulse width is
It has twice the size of the lower pulse width. As shown in FIG. 13, 131 is a scanning side electrode and 132 is a data side electrode. When a display given by data (01) is performed on intersection pixels 133 and 134, first, the scanning side orthogonal coefficient F
(Matrix represented by 1, -1) and data operation are divided into upper and lower parts. 1 on the data side is liquid crystal OFF, -1
Indicates that the liquid crystal is ON, the data can be divided as in 135. This is used to calculate 136 orthogonal coefficients and the upper and lower order. The result of the calculation is 137 for each,
This is divided into a first field (hereinafter referred to as 1f) and a second field (hereinafter referred to as 2f) and outputted. The result of the calculation takes any one of 2, 0 and -2 depending on the relationship between the orthogonal coefficient and the data. Each value is changed to a voltage level of Vx, 0 and -Vx to be a segment output. This is represented by a segment waveform as shown in FIG. 141 represents a segment output voltage, and the horizontal axis 142 represents time. 143 and 144 represent fields. Normally, 1f and 2f are apart from each other, but 1f and 2f are shown continuously to make the figure easier to see. 14
The section a of 5 is twice as large as the section b of 146.
Similarly, a case of simultaneous driving of four lines and four gradations will be described. FIG. 15 shows the calculation result process. In the case of four lines, the calculation result with the orthogonal coefficient F takes one of the values of 4, 2, 0, -2, and -4. Each is 2Vx, Vx, 0, -V
x, -2Vx is changed to a segment output (2Vx means twice Vx). 16 to FIG.
Is expressed in the form of a segment waveform. As in the above, the fields are shown consecutively to make the figure easier to see.

【0003】[0003]

【発明が解決しようとする課題】しかしこの方法で階調
数及び、同時選択ライン数を増加させていくと以下のよ
うな問題が生ずる。図14及び図16をみて解る通り、
隣接する波形の電圧レベルは様々である。階調数が増え
ていけば変化数も増加する。波形の変動レベルが変化点
によって様々で、変動の向きもバラバラである。セグメ
ント波形の波形歪みや、セグメント波形の切り替わり時
に発生する走査側電極上のノイズの大きさや向きも様々
になる。このノイズは理想的な実効値電圧からのズレに
なり積算されると著しいクロストークが生じ、表示品位
を著しく低下させてしまう。特開昭62183434に
て説明されるように、PWMのパルス刻み位置を前後に
変えてノイズを相殺する様な方法も、波形の変化位置や
変化レベルが様々なので、あてはめる事が困難である。
However, when the number of gradations and the number of simultaneously selected lines are increased by this method, the following problems occur. As can be seen from FIGS. 14 and 16,
The voltage levels of adjacent waveforms vary. As the number of gradations increases, the number of changes also increases. The fluctuation level of the waveform varies depending on the change point, and the direction of the fluctuation also varies. The magnitude and direction of the waveform distortion of the segment waveform and the noise on the scanning electrode generated when the segment waveform is switched also vary. When this noise deviates from the ideal effective value voltage and is integrated, a remarkable crosstalk occurs and the display quality is remarkably deteriorated. As described in Japanese Patent Application Laid-Open No. 62183434, it is difficult to apply a method of canceling noise by changing the PWM pulse position back and forth, since the waveform change position and change level are various.

【0004】また同時選択ライン数が増加すると電圧レ
ベル数も増加する。電源が増加すればシステムの電源も
増加するし、セグメントドライバの出力トランジスタの
素子数の増加、各出力トランジスタの制御回路も必要に
なり、コストアップにつながる。本発明はこれら問題を
解決するために、電圧レベル数の増加がなく、表示状態
で2値のPWM波形で、マルチライン駆動を実現する事
を目的とする。
When the number of simultaneously selected lines increases, the number of voltage levels also increases. If the power supply increases, the power supply of the system also increases, the number of output transistors of the segment driver increases, and a control circuit for each output transistor is required, which leads to an increase in cost. In order to solve these problems, an object of the present invention is to realize multi-line driving with a binary PWM waveform in a display state without increasing the number of voltage levels.

【0005】[0005]

【課題を解決するための手段】この発明は、走査電極線
と信号電極線とを有するマトリクス型液晶表示装置で、
走査電極線を複数同時選択するマルチライン駆動法にお
いて、階調データを、正と負で表される0を中心に対称
となるデータに変換する第1の手段と、前記第1の手段
で得られたデータを1,−1で表されるi行j列(i,
jは正の整数)の直交係数と行列演算し、その演算結果
を正の整数のみで表されるデータに変換する第2の手段
を備え、1回の信号電極印可時間を、走査電極の同時選
択数と階調数に応じて時分割し、前記第2の手段で得ら
れたデータにしたがってパルス幅制御する液晶パネルの
駆動方法である。
SUMMARY OF THE INVENTION The present invention relates to a matrix type liquid crystal display device having scanning electrode lines and signal electrode lines,
In a multi-line driving method for simultaneously selecting a plurality of scanning electrode lines, first means for converting grayscale data into data symmetrical about 0 represented by positive and negative, and the first means The obtained data is represented by i rows and j columns (i,
j is a positive integer), and a second means for performing a matrix operation on the orthogonal coefficient and converting the calculation result into data represented by only a positive integer is provided. This is a driving method of a liquid crystal panel that performs time division according to the number of selections and the number of gradations, and performs pulse width control in accordance with data obtained by the second means.

【0006】上記液晶パネルの駆動方法において、パル
ス幅の振幅レベルは、2値のレベルとする。
In the above liquid crystal panel driving method, the amplitude level of the pulse width is a binary level.

【0007】上記液晶パネルの駆動方法において、1回
の信号電極印可時間を時分割する分割数は階調数をN、
走査電極の同時選択数をLとしたときに(N−1)×L
とする。
In the method of driving a liquid crystal panel, the number of divisions for time-dividing one signal electrode application time is N,
When the number of simultaneously selected scanning electrodes is L, (N-1) × L
And

【0008】上記第1の手段は、階調数をN、走査電極
の同時選択数をLとしたとき、階調データをL倍し、そ
の値から(N−1)×L/2減ずる。
In the first means, when the number of gray scales is N and the number of simultaneously selected scanning electrodes is L, the gray scale data is multiplied by L and subtracted from the value by (N-1) .times.L / 2.

【0009】上記第2の手段は、第1の手段から得られ
たデータを、走査側信号の1と−1で表されるi行j列
(i,jは正の整数)の直交係数と行列演算する事を手
段と、前記演算から得られたデータを、階調数をN、走
査電極の同時選択数をLとしたときL×(N−1)×L
/2加算し、Lで除する。
The second means converts the data obtained from the first means into orthogonal coefficients of i rows and j columns (i and j are positive integers) represented by 1 and -1 of the scanning side signal. Means for performing a matrix operation, and converting the data obtained from the operation into L × (N−1) × L, where N is the number of gradations and L is the number of simultaneous selections of scanning electrodes.
/ 2 is added and divided by L.

【0010】また、本発明の液晶表示装置にデータを供
給する表示コントローラは、階調データを、正と負で表
される0を中心に対称となるデータに変換する第1の手
段と、前記第1の手段で得られたデータを1,−1で表
されるi行j列(i,jは正の整数)の直交係数と行列
演算し、そのデータを正の整数のみで表されるデータに
変換する第2の手段により変換し、前記第2の手段によ
り変換したデジタルデータを表示装置に供給する。
A display controller for supplying data to the liquid crystal display device according to the present invention comprises: a first means for converting the gradation data into data symmetrical about 0 represented by positive and negative; The data obtained by the first means is subjected to a matrix operation with the i-th row and j-th column (i, j are positive integers) represented by 1 and −1, and the data is represented only by positive integers The data is converted by the second means for converting the data, and the digital data converted by the second means is supplied to the display device.

【0011】また、走査電極線を複数同時選択するマル
チライン駆動によるマトリクス型液晶表示装置の信号側
を駆動する液晶駆動用セグメントドライバにおいて、走
査電極の同時選択ライン数の2倍以上の階調データを保
持するラインメモリを備え、1,−1で表されるi行j
列(i,jは正の整数)の直交係数と前記ラインメモリ
に保持されたi行の階調データとを行列演算する手段を
備え、前記行列演算手段で得られた各行の計算結果に、
該当する行の直交係数の要素の総和に応じた定数を加算
する手段を備え、その演算結果のデータを2値レベルの
パルス幅に変換する。
Further, in a liquid crystal driving segment driver for driving the signal side of a matrix type liquid crystal display device by multi-line driving for simultaneously selecting a plurality of scanning electrode lines, it is preferable that the grayscale data is twice or more the number of simultaneously selected scanning electrodes. And a line memory that holds
Means for performing a matrix operation on orthogonal coefficients of columns (i and j are positive integers) and gradation data of the i-th row held in the line memory, wherein a calculation result of each row obtained by the matrix operation means is:
Means is provided for adding a constant corresponding to the sum of the orthogonal coefficient elements of the corresponding row, and the data of the operation result is converted into a binary level pulse width.

【0012】上記液晶駆動用セグメントドライバの、i
行j列(i,jは正の整数)の直交係数と前記ラインメ
モリに保持された階調データとを、行列演算する演算手
段において、各直交係数の行の要素と、列方向に並ぶ階
調データの列の要素との積和演算は、各直交係数の要素
と階調データの要素との積和を時分割で繰り返し、その
くり返しタイミングは、階調データをセグメントドライ
バに取り込む時にのみ有効となるクロックを分周して発
生させる。
In the segment driver for driving liquid crystal, i
An arithmetic unit for performing a matrix operation on the orthogonal coefficients in row j and column j (i and j are positive integers) and the gradation data held in the line memory is used to calculate the row elements of each orthogonal coefficient and the floor order arranged in the column direction. The sum-of-products operation with the elements of the row of tone data repeats the product-sum of the elements of each orthogonal coefficient and the elements of the tone data in a time-division manner, and the repetition timing is valid only when the tone data is taken into the segment driver Is generated by dividing the clock.

【0013】上記液晶駆動用セグメントドライバは、各
行の直交係数の要素の総和に応じた定数を、読み出し専
用のメモリとし、前記メモリのビットラインを、階調デ
ータを保持するラインメモリのビットラインと共通接続
する。
The liquid crystal driving segment driver uses a constant corresponding to the sum of the orthogonal coefficient elements of each row as a read-only memory, and sets a bit line of the memory to a bit line of a line memory holding gradation data. Make a common connection.

【0014】パルス幅変換を行うセグメントドライバを
備えた本発明の液晶表示モジュールは、階調データを、
正と負で表される0を中心に対称となるデータに変換す
る第1の手段と、前記第1の手段で得られたデータを
1,−1で表されるi行j列(i,jは正の整数)の直
交係数と行列演算し、そのデータを正の整数で表される
データに変換する第2の手段により変換する手段を備え
た表示コントローラを備え、前記表示コントローラで作
成されたデータを、前記パルス幅変換を行うセグメント
ドライバに入力する。
The liquid crystal display module of the present invention having the segment driver for performing the pulse width conversion converts the gradation data into
A first means for converting data symmetrical about 0 represented by positive and negative, and i-th row and j-th column (i, j is a positive integer) and a display controller provided with means for performing a matrix operation on the orthogonal coefficient and converting the data into data represented by a positive integer by a second means. The input data is input to a segment driver that performs the pulse width conversion.

【0015】走査電極線を複数同時選択するマルチライ
ン駆動方法にて駆動を行うマトリクス型液晶表示モジュ
ールにおいて、上記セグメントドライバを使用する。
The above-described segment driver is used in a matrix type liquid crystal display module driven by a multi-line driving method for simultaneously selecting a plurality of scanning electrode lines.

【0016】[0016]

【作用】本発明の上記の構成によれば、階調データを上
記手段によりデータ変換し、そのデータをセグメントド
ライバにて2値のPWM法で駆動するだけで、駆動電圧
レベルを増加させることなくマルチライン駆動が可能に
なる。
According to the above arrangement of the present invention, the grayscale data is converted by the above means, and the data is driven by the binary PWM method by the segment driver without increasing the drive voltage level. Multi-line driving becomes possible.

【0017】[0017]

【発明の実施の形態】以下、図面に従って本発明の実施
例を詳細に説明する。図1は本発明での計算方法を示す
図である。同時選択数をL、階調数をN、直交係数を
F、階調データをDとすると、図1に示すように階調デ
ータを2レベルのPWM駆動が可能なデータに変換する
事ができる。式の説明をすると、L×D−(N−1)×
L/2の項の意味は、階調データを、0を中心にして対
称に並ぶようしたものである。例えば2ライン同時選択
で4階調の場合を説明する。階調データは0,1,2,
3で表すとする。この項により階調データは−3,−
1,1,3となり0を中心に対称な値にできる。Σは直
交係数とデータを行列演算した各行の総和を表してい
る。L×(N−1)×L/2の項は最初にデータを中心
にずらした分元に戻す事をいみしており、Lが乗じてあ
るのは加算回数分のずれを補正するためである。また最
後に全体をLで除してあるのは、最初に階調データをL
倍した分を補正する為である。
Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a diagram showing a calculation method according to the present invention. Assuming that the number of simultaneous selections is L, the number of gradations is N, the orthogonal coefficient is F, and the gradation data is D, the gradation data can be converted into two-level PWM drive data as shown in FIG. . To explain the equation, L × D− (N−1) ×
The meaning of the term of L / 2 is that the gradation data is arranged symmetrically with respect to 0. For example, a case in which two lines are simultaneously selected and four gradations are used will be described. The gradation data is 0, 1, 2,
It is assumed to be represented by 3. With this term, the gradation data becomes -3,-
The values become 1, 1, 3 and can be set to values symmetric about 0. Σ represents the sum of each row obtained by performing a matrix operation on orthogonal coefficients and data. The term L × (N−1) × L / 2 means that the data is first shifted to the center and returned to the original value. The reason why L is multiplied is to correct the shift by the number of additions. . Finally, the whole is divided by L because the gradation data is first
This is to correct the multiplied amount.

【0018】次に図2に本発明での2ライン同時選択時
の演算過程の一例をしめす。23,24の黒丸及び2斜
線付丸、1斜線付丸、白丸は表示画素の状態を示し、2
斜線付丸は黒に近い灰色、1斜線付丸は白に近い灰色を
しめす。ここで図2のように画素が並んだ場合の計算過
程をしめす。21は走査側電極、22はデータ側電極を
示し、25は23,24の画素に与えられている画素デ
ータである。26はデータのL倍(2倍)を意味し、2
7はその計算結果を示す。次に28は図1の式で言う−
(N−1)×L/2でN=4、L=2を代入した−3を
示し、29はその計算結果を示す。さらに30は直交係
数であり、31は29の値、32は行列演算の結果を表
す。33はL×(N−1)×L/2の項で32の結果に
6を加算し、2で割った値を示す。34がその計算結果
であり、この各計算結果を次に説明する図3に示すパル
ス幅に対応させる。
Next, FIG. 2 shows an example of a calculation process when two lines are simultaneously selected in the present invention. 23, 24 black circles, 2 hatched circles, 1 hatched circle, and white circles indicate states of display pixels.
A hatched circle indicates a gray near black, and a hatched circle indicates a gray near white. Here, the calculation process when pixels are arranged as shown in FIG. 2 will be described. Reference numeral 21 denotes a scanning side electrode, 22 denotes a data side electrode, and 25 denotes pixel data given to 23 and 24 pixels. 26 means L times (double) of the data, 2
7 shows the calculation result. Next, 28 is expressed by the equation in FIG.
(N−1) × L / 2, −3 obtained by substituting N = 4 and L = 2 is shown, and 29 shows the calculation result. Further, 30 is an orthogonal coefficient, 31 is a value of 29, and 32 indicates a result of a matrix operation. Reference numeral 33 denotes a term of L × (N−1) × L / 2, which is a value obtained by adding 6 to the result of 32 and dividing by 2. Numeral 34 indicates the calculation results, and each calculation result is made to correspond to the pulse width shown in FIG. 3 described below.

【0019】図3は、1表示単位での分割数の実施例を
示す。図3において37は計算結果の値であり、38は
時間軸を示す。この時間は1フィールドを表す。0の時
の波形はHighレベル、6の時の波形はLowレベル
を示す。このとき0の左端部や、6の右端部で信号を変
化させても良いが、簡単のためにレベルで表している。
ここで1表示単位をL×(N−1)で計算される6分割
にしている。
FIG. 3 shows an embodiment of the number of divisions in one display unit. In FIG. 3, 37 is a value of the calculation result, and 38 is a time axis. This time represents one field. A waveform at 0 indicates a high level, and a waveform at 6 indicates a low level. At this time, the signal may be changed at the left end of 0 or the right end of 6, but it is represented by a level for simplicity.
Here, one display unit is divided into six parts calculated by L × (N−1).

【0020】次に図4に2ライン同時選択駆動波形の例
として、走査(以下コモン)側の駆動波形と、セグメン
ト側駆動波形を重ねたときの状態を示す。コモン波形と
セグメント波形の差が液晶に加わる実効値となる。コモ
ン側の電圧はVy,0,−Vyとし、セグメント側電圧
をVxと−Vxとする。一行目のコモン波形は−Vyの
値にならないので、−Vyを省いて有る。1表示単位を
6分割しているので1f,2fで合計12の分割数がで
きる。49が液晶をONさせる電圧(Vy+Vx)、5
0はOFFさせる電圧(Vy−Vx)と見なせる。そし
て分割された単位の中で(Vy+Vx)がいくつあるか
で階調を表すことができる。したがって図4の表示ON
と見なせる部分45,46を、上記6分割分を一単位と
して計算した総和の数Neとして表すことができ、計算
結果を図4の波形の右側に47、48として示して有
る。各画素に対応するNeをみてわかる通り、各画素の
階調データに応じてNeが変化していることがわかる。
また同一階調の画素においては表示の組み合わせ方に無
関係に、つねに同一のNeを得られている。
FIG. 4 shows, as an example of the two-line simultaneous selection drive waveform, a state in which the drive waveform on the scan (hereinafter common) side and the drive waveform on the segment side are overlapped. The difference between the common waveform and the segment waveform is the effective value applied to the liquid crystal. The voltages on the common side are Vy, 0, -Vy, and the voltages on the segment side are Vx and -Vx. Since the common waveform in the first row does not have a value of -Vy, -Vy is omitted. Since one display unit is divided into six, a total of 12 divisions can be made by 1f and 2f. 49 is a voltage for turning on the liquid crystal (Vy + Vx), 5
0 can be regarded as a voltage (Vy-Vx) to be turned off. The gradation can be represented by the number of (Vy + Vx) in the divided units. Therefore, the display ON of FIG.
4 can be expressed as the total number Ne calculated using the six divisions as one unit, and the calculation results are shown as 47 and 48 on the right side of the waveform in FIG. As can be seen from the Ne corresponding to each pixel, it can be seen that Ne changes according to the gradation data of each pixel.
In addition, the same Ne is always obtained in the pixels of the same gradation regardless of the display combination.

【0021】上記実施例では2ライン同時選択で4階調
の場合で説明したが、次に4ライン同時選択で4階調の
場合について説明する。図5に各画素に対応した演算過
程を示す。この場合L=4、N=4である。4ラインの
場合直交係数30は4行4列になる。図6に各画素に対
応した、コモン波形とセグメント波形とその結果でてく
るNeの数を図4と同様にしめす。56の表示状態の時
は上側、57の表示状態のときは下側を示している。こ
れを見て解るとおり、各画素の階調データに応じてNe
が変化していることがわかる。また同一階調の画素にお
いては表示の組み合わせ方に無関係に、つねに同一のN
eが得られている。したがって図1での式が幅広く使用
できる事が解る。
In the above embodiment, the description has been given of the case of selecting two lines and selecting four gradations. Next, the case of selecting four lines and selecting four gradations will be described. FIG. 5 shows a calculation process corresponding to each pixel. In this case, L = 4 and N = 4. In the case of four lines, the orthogonal coefficient 30 has four rows and four columns. FIG. 6 shows the common waveform and the segment waveform corresponding to each pixel and the number of Ne obtained as a result as in FIG. The display state of 56 indicates the upper side, and the display state of 57 indicates the lower side. As can be seen from this, Ne is determined according to the gradation data of each pixel.
Is changed. Also, in the pixels of the same gradation, the same N
e is obtained. Therefore, it can be understood that the equation in FIG. 1 can be used widely.

【0022】次に図7に図1で示される本発明での計算
方法を、同時選択数L、階調数Nを固定し簡略化する過
程を示す。以下具体的に4ライン同時選択(L=4)で
64階調(N=64)に固定した場合で説明する。ここ
でD1,D2,D3,D4はそれぞれ選択されたコモン
の1行目から4行目までの階調データを示す。F1〜F
4はそれぞれコモンの直交係数の行列の行の値を表す。
例えば図5の30の直交係数で1行目をみると、F1か
らF4はそれぞれ−1,1,1,1に対応する。これが
第1フィールドでの計算で使用され、第2フィールドで
はF1からF4は2行目の1,1,−1,1が使用、第
3フィールドでは3行目の1,−1,1,1が使用、第
4フィールドでは4行目の1,1,1,−1が使用され
る。D1×F1+D2×F2+D3×F3+D4×F5
の項は、直交係数が1か−1しか取らないので、階調デ
ータ同志を加算するか、あるいは減算する事となる。ま
た(F1+F2+F3+F4)で表される項は−2か0
か2の値にしかならない(ほとんどの場合0は無い)。
したがって32×(F1+F2+F3+F4)の項や
(F1+F2+F3+F4)/2の項はF1〜F4の加
算結果で決まってしまう。したがって最後の項の126
も含めて計算すると、第2項以後は(F1+F2+F3
+F4)が+2の時63,−2の時189になる。
Next, FIG. 7 shows a process of simplifying the calculation method according to the present invention shown in FIG. 1 by fixing the number L of simultaneous selections and the number N of gradations. Hereinafter, a case will be specifically described in which four lines are simultaneously selected (L = 4) and fixed to 64 gradations (N = 64). Here, D1, D2, D3, and D4 indicate the gradation data of the first to fourth rows of the selected common, respectively. F1-F
Reference numeral 4 denotes a row value of a matrix of common orthogonal coefficients.
For example, looking at the first row with 30 orthogonal coefficients in FIG. 5, F1 to F4 correspond to -1, 1, 1, 1 respectively. This is used in the calculation in the first field. In the second field, F1, F2 and F4 use 1,1, -1,1,1 in the second row, and in the third field, 1,1, -1,1,1 in the third row. Are used. In the fourth field, 1,1,1, -1 in the fourth row is used. D1 × F1 + D2 × F2 + D3 × F3 + D4 × F5
Since the orthogonal coefficient takes only 1 or −1, the gradation data are added or subtracted. The term represented by (F1 + F2 + F3 + F4) is -2 or 0.
It is only a value of or 2 (in most cases there is no 0).
Therefore, the term of 32 × (F1 + F2 + F3 + F4) and the term of (F1 + F2 + F3 + F4) / 2 are determined by the addition result of F1 to F4. Therefore the last term 126
Is calculated including (F1 + F2 + F3)
+ F4) is 63 when +2, and 189 when -2.

【0023】更に図8に図7で簡略化された演算を実現
する回路を8ライン分のメモリを内蔵した液晶駆動用セ
グメントドライバのブロック図を例に示す。簡略に示す
ため出力1ビット分を示す。71は階調データをライン
メモリに書き込むための、データ取り込み回路とライン
ラッチを示すブロックであり階調データ86のDATA
及び85のデータ取り込みクロックCK及び87のライ
ンラッチ信号LPを入力とする。72は8ライン分のラ
インメモリを示すブロック、73はラインメモリのデー
タライト及びリードするアドレスを制御するメモリアド
レス制御ブロックをしめす。74は定数63及び定数1
89が定義されたROMを示している。75は加算か減
算か制御する回路ブロックで、直交係数により1あるい
は0レベルを出力する。この例では係数−1の時1レベ
ルを、係数が1の時は0レベルを出力する。
FIG. 8 is a block diagram showing an example of a circuit for realizing the operation simplified in FIG. 7, which is a block diagram of a segment driver for driving a liquid crystal having a built-in memory for eight lines. For simplicity, one bit of output is shown. Reference numeral 71 denotes a block showing a data fetch circuit and a line latch for writing gradation data into the line memory.
, 85, and a line latch signal LP of 87. Reference numeral 72 denotes a block indicating a line memory for eight lines, and reference numeral 73 denotes a memory address control block for controlling data write and read addresses of the line memory. 74 is a constant 63 and a constant 1
Reference numeral 89 denotes a defined ROM. Reference numeral 75 denotes a circuit block for controlling addition or subtraction, and outputs 1 or 0 level according to the orthogonal coefficient. In this example, 1 level is output when the coefficient is −1, and 0 level is output when the coefficient is 1.

【0024】76は直交係数F1からF4の加算結果を
出力する制御回路である。加算結果が2の時1レベル
を、加算結果が−2の時0レベルを出力する。75およ
び76のブロックは、通常直交係数が固定であるので、
デコーダで構成する。77は入力信号を反転あるいは正
転で出力するブロックで、75から入る信号が1レベル
のときは反転を出力する。78は8ビットの加算回路を
表すブロックで、77の出力と79の8ビットのラッチ
回路(リセット付フリップフロップで構成)の出力を入
力とし、79のラッチへ出力する。79のラッチ回路は
81のタイミング発生回路から出力されるリセット信号
および、クロック信号が接続される。この81のタイミ
ング発生回路は85のCK,87のLP及び88の初期
化信号RESを入力としてタイミングを発生し、73,
76,75のブロックを制御する。80は演算結果を保
持するラッチ回路で、ラインラッチ信号LPで制御され
る。82はPWM変換回路であり、既存のPWMドライ
バの構成で実現できる。83はPWM制御の回路、89
はパルス幅刻み用のクロックGCPである。PWM制御
は既存のドライバの構成であるので説明は省略する。
Reference numeral 76 denotes a control circuit for outputting the result of adding the orthogonal coefficients F1 to F4. When the addition result is 2, 1 level is output, and when the addition result is -2, 0 level is output. The blocks 75 and 76 usually have fixed orthogonal coefficients, so
It is composed of a decoder. Reference numeral 77 denotes a block for outputting an input signal by inversion or normal rotation, and outputs an inversion when the signal input from 75 is at one level. Reference numeral 78 denotes a block representing an 8-bit adder circuit, which inputs the output of 77 and the output of a 79-bit latch circuit (constituted by a flip-flop with reset) and outputs it to the latch of 79. The reset signal and the clock signal output from the timing generation circuit 81 are connected to the latch circuit 79. The timing generation circuit 81 generates a timing by inputting the CK of 85, the LP of 87, and the initialization signal RES of 88,
The blocks 76 and 75 are controlled. Reference numeral 80 denotes a latch circuit for holding the operation result, which is controlled by a line latch signal LP. Reference numeral 82 denotes a PWM conversion circuit, which can be realized by a configuration of an existing PWM driver. 83 is a PWM control circuit, 89
Is a clock GCP for pulse width increment. The description of the PWM control is omitted because it is the configuration of the existing driver.

【0025】この回路の動作を示すタイミング波形を図
9に示す。88のRES信号は表示データの1行目(表
示画面上)が入力される前に与えられる。次の87のL
Pは1水平期間(1H)毎に1回出力される。LP信号
は図ではRESの次に示して有るが、1行目のデータが
揃ってから入力しても良い。クロック信号は階調データ
を取り込むクロックである。クロック波形は細かいので
簡単のため波形は省略して有る。通常クロックはIC内
の消費電流Iを押さえる為にイネーブルチェーンで動作
させるため、そのICがデータ入力している期間にのみ
動作する。図8のブロック図ではイネーブルチェーンを
実現する回路は既存の技術であるので省略して有る。
FIG. 9 shows a timing waveform showing the operation of this circuit. The RES signal of 88 is given before the first line (on the display screen) of the display data is input. Next 87 L
P is output once every one horizontal period (1H). The LP signal is shown next to RES in the figure, but may be input after the data of the first row is completed. The clock signal is a clock that captures grayscale data. Since the clock waveform is fine, the waveform is omitted for simplicity. The normal clock operates in an enable chain to suppress the current consumption I in the IC, and thus operates only during a period when data is being input to the IC. In the block diagram of FIG. 8, the circuit for realizing the enable chain is omitted because it is an existing technology.

【0026】図8の81のタイミング発生回路はこのク
ロック信号を分周してタイミングを作る。したがってド
ライバICがデータを取り込んでいる期間で演算をする
ことになる。これは液晶パネルに接続した全ドライバの
演算を時分割で行う事と同一になる。このことは仮に全
ドライバが同時に演算を行いその時のスイッチングで発
生する電源ライン上の過大なノイズを、ドライバICの
数だけ分散し弱めることと同じ効果になる。
The timing generation circuit 81 in FIG. 8 divides this clock signal to generate timing. Therefore, the calculation is performed during the period when the driver IC is taking in the data. This is the same as performing the calculations of all the drivers connected to the liquid crystal panel in a time sharing manner. This has the same effect as dispersing and weakening excessive noise on the power supply line generated by switching at that time by all the drivers at the same time by the number of driver ICs.

【0027】CKは残りの4ライン分のメモリに、次に
表示する4行のデータを取り込む為に入力される信号で
ある。91はCKを分周して作ったタイミング信号であ
る。91は図8の79のラッチ回路のクロックに入力さ
れる。92は79の出力結果を示す。92波形の説明を
行う。まずRES信号またはLP信号に同期して図8の
79のラッチのリセットに入力され、ラッチ内をクリア
する。したがって79は0を出力する。同時にタイミン
グ発生回路はメモリアドレスを制御し、メモリアドレス
回路は1行目を選択し72のメモリはデータD1出力す
る。同時に75のブロックにも制御信号を出力し、75
は1番目がの演算が加算か、減算かを制御する。ここで
減算の時には77のブロックはデータを反転し、78の
加算回路のキャリ−入力に1を立てる。すなわちデータ
を1の補数に変更する。78は79の出力0と77の出
力及びキャリー入力で加算を行う。したがって86の第
1番目の立ち下がりタイミングで79の出力はD1ある
いは−D1すなわちD1×F1を出力する。次にアドレ
ス制御回路は2行目を選択し72のメモリはデータD2
を出力する。
CK is a signal which is input to take in the next four lines of data to be displayed in the remaining four lines of memory. Reference numeral 91 denotes a timing signal generated by dividing CK. Reference numeral 91 is input to the clock of the latch circuit 79 in FIG. 92 indicates the output result of 79. The 92 waveforms will be described. First, it is input to the reset of the latch at 79 in FIG. 8 in synchronization with the RES signal or the LP signal to clear the inside of the latch. Therefore, 79 outputs 0. At the same time, the timing generation circuit controls the memory address, the memory address circuit selects the first row, and the memory 72 outputs data D1. At the same time, a control signal is output to 75 blocks,
Controls whether the first operation is addition or subtraction. At the time of subtraction, the block 77 inverts the data and sets 1 to the carry input of the adder circuit 78. That is, the data is changed to one's complement. Numeral 78 performs addition at the outputs 0 and 77 at 79 and the carry input. Therefore, at the first falling timing of 86, the output of 79 outputs D1 or -D1, that is, D1 × F1. Next, the address control circuit selects the second row, and the memory at 72 stores the data D2.
Is output.

【0028】上記同様の制御にしたがって、86の2番
目の立ち下がりタイミングで79の出力はD1×F1+
D2×F2の値を出す。同様にして3番目のクロックの
立ち下がりでD1×F1+D2×F2+D3×F3、4
番目のクロックでD1×F1+D2×F2+D3×F3
+D4×F4を出力する。4番目のクロックの次に73
のメモリアドレス回路は74のROMアドレスを選択す
る。74のROMアドレスは76の結果を73のアドレ
ス制御に入力することにより決定し、63を出すか18
9を出す。このROMデータは77の回路を正転で通り
78の加算回路に入力される。したがって5番目のクロ
ックで79の出力はD1×F1+D2×F2+D3×F
3+D4×F4+63あるいは189となる。次にLP
信号の入力によって80のラッチ回路にデータ保持さ
れ、82のPWM変換回路により80のデータにしたが
ったパルス幅を出力する。
According to the same control as described above, the output of 79 is D1 × F1 + at the second falling timing of 86.
Find the value of D2 × F2. Similarly, at the falling edge of the third clock, D1 × F1 + D2 × F2 + D3 × F3,4
D1 × F1 + D2 × F2 + D3 × F3 at the second clock
+ D4 × F4 is output. Next to the fourth clock, 73
Memory address circuit selects 74 ROM addresses. The ROM address of 74 is determined by inputting the result of 76 to the address control of 73 and issuing 63 or 18
Give 9 The ROM data passes through the circuit 77 and is input to the adder circuit 78 at normal rotation. Therefore, at the fifth clock, the output of 79 is D1 × F1 + D2 × F2 + D3 × F
3 + D4 × F4 + 63 or 189. Next, LP
The data is held in the latch circuit 80 by the input of the signal, and the pulse width according to the data of 80 is output by the PWM conversion circuit 82.

【0029】ここで図10に図8での72のRAMと7
4のROMのブロックの構成図を表す。111は書き込
み及び、読み出し双方が可能なメモリ1ビットを表し、
100は111と同じ物を示すブロック。112は読み
出し専用のROMを表し、104は112と同じ物を示
すブロックである。このメモリの特徴として、1つのメ
モリブロック内にRAMとROMを共存させ、各メモリ
の103の読み出し専用ライン(ワードライン)を共通
に使用することである。従来のRAM及びROMを内蔵
したICは、RAM,ROMは別々のブロックで構成
し、それぞれの出力を別々に使用したり、バスに直結し
たりしていた。しかし今回は、上記構成の回路を、ドラ
イバの各出力毎に内蔵しなければならない。RAM,R
OMを別々に構成していては、それぞれを配置する上
で、ブロックの大きさが異なる為に隙間ができたり、各
出力を接続する配線領域が増えたりしてしまう。また今
回の回路構成に限定すれば、メモリブロックの機能とし
ては、RAM及びROMの出力は、順序が一定であり、
各データを同一出力から、同一箇所に出す事ができれば
十分である。そこでメモリのブロック内にRAM及びR
OMを共存させ、ビットラインを共通にした。これによ
り配線領域の増加、ブロック間の隙間が無くなり、チッ
プサイズの縮小を行う事ができる。
FIG. 10 shows the RAM 72 and the RAM 7 shown in FIG.
4 shows a block diagram of a ROM block of FIG. 111 represents one bit of memory that can be written and read out,
100 is a block showing the same thing as 111. Reference numeral 112 denotes a read-only ROM, and reference numeral 104 denotes a block indicating the same thing as 112. A feature of this memory is that a RAM and a ROM coexist in one memory block, and a read-only line (word line) of 103 of each memory is commonly used. In a conventional IC having a built-in RAM and ROM, the RAM and ROM are constituted by separate blocks, and their outputs are separately used or directly connected to a bus. However, this time, the circuit having the above configuration must be incorporated for each output of the driver. RAM, R
If the OMs are separately configured, a gap is created due to the difference in the size of the blocks in arranging the OMs, and a wiring area for connecting each output increases. In addition, if the circuit configuration is limited to this time, as the function of the memory block, the output of the RAM and the ROM is in a fixed order,
It is sufficient if each data can be output from the same output to the same location. Therefore, the RAM and R
OM coexisted and the bit line was made common. This increases the wiring area and eliminates the gap between the blocks, thereby reducing the chip size.

【0030】図11に図1で示した本発明での計算方法
を実現する回路を内蔵したコントローラを使用した液晶
表示装置のブロック図を示す。コントローラには、図7
の式を回路にし内蔵していると考えれば良く、図8では
階調数、同時選択ライン数を一定にしているが、コント
ローラの方では、それをフレキシブルに対応させている
ものである。したがって、コントローラ内部の構成につ
いては省略する。表示コントローラは従来のコントロー
ラの信号を入力とする。メモリは、外部の112のDR
AMにて、1画面あるいは複数ライン分の階調データを
保持することになる。データの変換は各表示ドットに対
応したPWMデータを作成するために、4ラインに別れ
た4ドットの階調データをDRAMから随時読み出し、
演算し、ドライバへPWMデータを送出する。ドライバ
へのデータ転送はXGAクラス(1024×768ドッ
ト)の液晶パネルで、データ側は33MHz程度(18
ビット×2バス相当)のスピードとなる為、DRAMの
読み出しスピード、書き込みスピードも同等のサイクル
タイム(30ns以下)が必要になる。通常はパラレル
処理でサイクルタイムを長くするが、いづれにしても高
速なメモリが必要である。駆動する124のドライバは
通常のPWMドライバである。
FIG. 11 is a block diagram of a liquid crystal display device using a controller incorporating a circuit for realizing the calculation method according to the present invention shown in FIG. Figure 7 shows the controller.
It is sufficient to consider that the equation (1) is incorporated in the circuit. In FIG. 8, the number of gradations and the number of simultaneously selected lines are fixed, but the controller flexibly supports them. Therefore, the configuration inside the controller is omitted. The display controller receives the signal of the conventional controller as input. The memory is the external 112 DR
The AM holds one screen or a plurality of lines of gradation data. For data conversion, in order to create PWM data corresponding to each display dot, 4-dot gradation data divided into 4 lines is read from the DRAM at any time,
Calculate and send PWM data to the driver. The data transfer to the driver is performed by an XGA class (1024 x 768 dots) liquid crystal panel, and the data side is about 33 MHz (18
(Equivalent to 2 bits × 2 buses), so that the DRAM read speed and write speed require the same cycle time (30 ns or less). Usually, the cycle time is lengthened by parallel processing, but in any case, a high-speed memory is required. The driver 124 to be driven is a normal PWM driver.

【0031】図12に図8で示した本発明の液晶駆動用
セグメントドライバを使用した液晶表示装置の一実施例
をブロック図で示す。126のセグメントドライバは液
晶パネルの上下に配置されている。ドライバはTCP
(テープキャリアパッケージ)に実装され、パネルに張
り付けられる。本発明の方法によれば具体的にTFTパ
ネル用の、18ビット(RGB各6ビット)の階調デー
タを、従来のコントローラからの出力として、直接接続
できるセグメントドライバが実現可能である。したがっ
て、この場合は図11に示す様なコントローラや、DR
AMは不要である。不要になれば高速なコントローラ及
びDRAMインターフェースを液晶表示装置内に構成す
る必要が無くなる。
FIG. 12 is a block diagram showing one embodiment of a liquid crystal display device using the liquid crystal driving segment driver of the present invention shown in FIG. 126 segment drivers are arranged above and below the liquid crystal panel. Driver is TCP
(Tape carrier package) and attached to the panel. According to the method of the present invention, it is possible to realize a segment driver that can be directly connected to grayscale data of 18 bits (6 bits each for RGB) as an output from a conventional controller for a TFT panel. Therefore, in this case, a controller as shown in FIG.
AM is not required. If it becomes unnecessary, it becomes unnecessary to configure a high-speed controller and a DRAM interface in the liquid crystal display device.

【0032】尚本発明の実施例において、出力レベルを
2レベルとしたが、表示OFF時の中間レベルを加えた
としても、またメモリをライン数の2倍としたが、それ
以上増やしたとしても、減らしたとしても、またセグメ
ントドライバの演算タイミングを外部信号あるいはGC
P信号等で構成したとしても、本発明を脱する物ではな
い。
In the embodiment of the present invention, the output level is set to two levels. However, even if an intermediate level when the display is turned off is added, and the number of memories is set to twice the number of lines, even if the number of lines is increased more. , Even if it is reduced, the operation timing of the segment driver is changed to an external signal or GC.
The present invention does not depart from the present invention even if it is constituted by a P signal or the like.

【0033】また図1の本発明での計算方法はあくまで
も、説明をわかりやすく示したものであり、約分等を施
して式を変形させても本発明を脱しないことは明白であ
る。更に本発明の方法は、走査電極線と信号電極線とを
有するマトリクス型液晶表示装置で、走査電極線を複数
同時選択するマルチライン駆動法において、階調データ
を、正と負で表される0を中心に対称となるデータに変
換する第1の手段(あるいは過程)と、前記第1の手段
(あるいは過程)で得られたデータを1,−1で表され
るi行j列(i,jは正の整数)の直交係数と行列演算
し、その演算結果を正の整数のみで表されるデータに変
換する第2の手段(あるいは過程)を備え、1回の信号
電極印可時間を、走査電極の同時選択数と階調数に応じ
て時分割し、前記第2の手段(あるいは過程)で得られ
たデータにしたがってパルス幅制御する方法であれば、
実施例での具体例に限らず実現可能であり、また前記第
一、第二の手段(あるいは過程)をソフト処理過程によ
り実現することも可能である。また、前記の直交係数は
一般的には直交関数とも呼ばれている。この直交差係数
は、通常1,−1で表されるが、これにこだわらず、本
発明では、同時に積の演算を行うように直交係数を一定
の比例倍して演算処理することも可能である。
Further, the calculation method of the present invention shown in FIG. 1 merely shows the explanation in an easy-to-understand manner, and it is apparent that the present invention is not deviated even if the formula is deformed by performing a reduction or the like. Further, the method of the present invention is a matrix type liquid crystal display device having scanning electrode lines and signal electrode lines. In a multi-line driving method for simultaneously selecting a plurality of scanning electrode lines, gradation data is represented by positive and negative. A first means (or process) for converting the data into data symmetrical about 0, and the data obtained by the first means (or process) in i rows and j columns (i , J is a positive integer) and a second means (or process) for performing a matrix operation on the orthogonal coefficient of the signal and converting the calculation result into data represented by only a positive integer is provided. If the pulse width is controlled in accordance with the data obtained by the second means (or process) by time-sharing according to the number of simultaneous selection of the scanning electrodes and the number of gradations,
The present invention is not limited to the specific examples in the embodiments, and can be realized. Further, the first and second means (or steps) can be realized by software processing. In addition, the orthogonal coefficient is generally called an orthogonal function. The orthogonal difference coefficient is usually represented by 1 or −1. However, the present invention is not limited to this, and the arithmetic processing can be performed by multiplying the orthogonal coefficient by a certain ratio so as to simultaneously perform the product operation. is there.

【0034】[0034]

【発明の効果】以上説明した通り本発明の液晶駆動方法
及びセグメントドライバ及び液晶表示装置を使用すれば
以下の効果を有する。従来は同時選択数+1の電圧レベ
ルが必要であったマルチライン駆動法において、階調デ
ータを本発明の計算により変換することで、2値の電圧
レベルのみでPWM駆動が可能になる効果を有する。こ
うすることでマルチライン駆動方法において従来の階調
駆動を行う場合に比較して、波形の変化回数、変化方向
および、変化量をデータに依存することなく常に同一に
する事ができる。したがって波形歪みの回数を減らすこ
とができるし、波形の変化の向きも明らかになるので、
PWM波形の前刻み、後ろ刻みも実現可能になる。こう
することで著しいクロストークを抑制する事も可能にな
る。これにより表示品位の高い表示をする事ができる効
果を有する。また駆動レベル数が2値であるので、電源
回路の部品削減もできる、セグメントドライバIC内の
ドライバトランジスタの数も削減することができる、ま
た本発明メモリブロックの構成によりチップサイズを縮
小できる、等により従来の駆動方法に比べてコストダウ
ンができる効果を有する。本発明の階調データ取り込み
時のクロックを直交演算処理のタイミング信号の基準ク
ロックにすることで、演算回路の処理をチップ毎に分
け、急激な電源変動を避け、ノイズを抑制できる効果を
有する。
As described above, the following effects can be obtained by using the liquid crystal driving method, the segment driver and the liquid crystal display device of the present invention. Conventionally, in the multi-line driving method that required a voltage level of +1 the number of simultaneous selections, the grayscale data is converted by the calculation of the present invention, so that the PWM driving can be performed only with the binary voltage level. . By doing so, the number of changes, the direction of change of the waveform, and the amount of change can always be made the same without depending on the data, as compared with the case of performing the conventional gradation drive in the multi-line driving method. Therefore, the number of waveform distortions can be reduced, and the direction of the waveform change becomes clear,
It is also possible to realize before and after steps of the PWM waveform. This makes it possible to suppress remarkable crosstalk. This has an effect that a display with high display quality can be performed. Further, since the number of drive levels is binary, the number of components of the power supply circuit can be reduced, the number of driver transistors in the segment driver IC can be reduced, and the chip size can be reduced by the configuration of the memory block of the present invention. Accordingly, there is an effect that the cost can be reduced as compared with the conventional driving method. By using the clock at the time of capturing the grayscale data of the present invention as the reference clock for the timing signal of the orthogonal operation processing, the processing of the arithmetic circuit is divided for each chip, and there is an effect that a sudden power supply fluctuation can be avoided and noise can be suppressed.

【0035】別な言い方をすればSTN液晶パネルにお
いて、100msレベルの高速応答パネルでクロストー
クの低減とコントラストの確保をしながら、階調表示に
対し従来あったジッタ等のないPWM階調が実現でき
る。さらに回路的にシンプルになるがゆえに、半導体集
積化しやすく低コスト化につながる効果を有する。
In other words, in a STN liquid crystal panel, a 100-ms level high-speed response panel realizes PWM gradation without jitter and the like which has conventionally existed in gradation display while reducing crosstalk and ensuring contrast. it can. Further, since the circuit is simple, it is easy to integrate the semiconductor, which has the effect of reducing the cost.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の計算方法を表す図。FIG. 1 is a diagram showing a calculation method of the present invention.

【図2】本発明の2ライン同時選択時の演算過程の実施
例を表す図。
FIG. 2 is a diagram illustrating an embodiment of a calculation process when two lines are simultaneously selected according to the present invention.

【図3】本発明の1表示単位の分割数の実施例を表す
図。
FIG. 3 is a diagram showing an embodiment of the number of divisions of one display unit according to the present invention.

【図4】本発明の駆動方法の2ライン同時選択駆動波形
例を表す図。
FIG. 4 is a diagram showing an example of a two-line simultaneous selection drive waveform in the drive method of the present invention.

【図5】本発明の4ライン同時選択時の演算過程を表す
図。
FIG. 5 is a diagram showing a calculation process when four lines are simultaneously selected according to the present invention.

【図6】本発明の駆動方法の4ライン同時選択駆動波形
例を表す図。
FIG. 6 is a diagram showing an example of a four-line simultaneous selection drive waveform in the drive method of the present invention.

【図7】本発明の計算方法の簡略化を表す図。FIG. 7 is a diagram showing simplification of a calculation method according to the present invention.

【図8】本発明のセグメントドライバICのブロック図
の実施例を表す図。
FIG. 8 is a diagram showing an embodiment of a block diagram of a segment driver IC of the present invention.

【図9】本発明のセグメントドライバICのタイミング
の実施例を表す図。
FIG. 9 is a diagram showing an embodiment of the timing of the segment driver IC of the present invention.

【図10】本発明のセグメントドライバICのメモリブ
ロックの実施例を表す図。
FIG. 10 is a diagram showing an embodiment of a memory block of the segment driver IC of the present invention.

【図11】本発明の表示コントローラを使用した液晶駆
動装置の実施例を表す図。
FIG. 11 is a diagram illustrating an embodiment of a liquid crystal driving device using the display controller of the present invention.

【図12】本発明のセグメントドライバを使用した液晶
駆動装置の実施例を表す図。
FIG. 12 is a diagram illustrating an embodiment of a liquid crystal driving device using the segment driver of the present invention.

【図13】従来の2ライン同時選択時の演算過程の実施
例を表す図。
FIG. 13 is a diagram illustrating an example of a conventional calculation process when two lines are simultaneously selected.

【図14】従来の2ライン同時選択時の駆動波形例を表
す図。
FIG. 14 is a diagram illustrating an example of a driving waveform when a conventional two-line simultaneous selection is performed.

【図15】従来の4ライン同時選択時の演算過程の実施
例を表す図。
FIG. 15 is a diagram illustrating an example of a conventional calculation process when four lines are simultaneously selected.

【図16】従来の4ライン同時選択時の駆動波形例を表
す図。
FIG. 16 is a diagram illustrating an example of a driving waveform when a conventional four-line simultaneous selection is performed.

【符号の説明】[Explanation of symbols]

21 走査側電極 22 データ側電極 23 1行目の画素 24 2行目の画素 25 階調データ 26 2倍を表す 27 計算中間データ 28 −3を表す 29 計算中間データ 30 直交係数 31 29の計算中間データ 32 計算中間データ 33 6を加算して2で割る 34 1fの計算結果 35 2fの計算結果 37 各フィールドの計算結果 38 時間を表す軸 41 走査側及びデータ側の電圧を表す 42 1行目の走査電極の波形 43 2行目の走査電極の波形 44 データ側電極の波形 45,46 表示ONに寄与する数 47,4,54,55 表示ONに寄与する数の総計 49 表示ONにか関わる電圧 50 表示OFFに関わる電圧 51 1〜2行の走査側電極 52 3行目の走査電極の波形 53 4行目の走査電極の波形 71 データ取り込み及びラインラッチ部 72 RAMメモリブロック 73 メモリアドレス制御ブロック 74 ROMメモリブロック 75 加算、減算制御ブロック 76 直交係数の総和出力ブロック 77 反転、正転ブロック 78 8ビット加算機 79 8ビットリセット付ラッチ 80 8ビットラッチ 81 タイミング発生回路 82 PWM変換ブロック 83 PWM制御回路 84 ドライバ出力 85 クロック入力 86 階調データ 87 ラインラッチ信号 88 初期化信号 89 PWM階調刻み基準信号 91 演算タイミング波形波形 92 演算過程をしめす波形 100 RAM1ビット 101 インバータ 102 リード側ワードライン 103 リード側ビットライン 104 ROM1ビット 105 接地電位 106 電源電位 107 ライト側ワードライン 108 ライト側ビットライン 109 Pchトランジスタ 110 Nchトランジスタ 111 RAM1ビット 112 ROM1ビット 120 従来の表示コントローラ 121 本発明の表示コントローラ 122 メモリ 123 液晶パネル 124 セグメントドライバIC 125 走査側IC 126 本発明のセグメントドライバIC 127 電源回路 128 セグメントドライバ制御(データ,クロック,
ラッチ,極性信号等) 129 コモンドライバ制御(データ,クロック,極性
信号等) 131 走査側電極 132 データ側電極 133,134 表示ドット 135 データ 136 直交係数 137 計算結果 141 データ側電圧 142 時間 143,144,147,148 フィールド 145 上位側時間の区間a 146 下位側時間の区間b
DESCRIPTION OF SYMBOLS 21 Scanning electrode 22 Data side electrode 23 Pixel of the 1st row 24 Pixel of the 2nd row 25 Gradation data 26 Representing 2 times 27 Calculation intermediate data 28 Representing -3 29 Calculation intermediate data 30 Crossing coefficient 31 Calculation intermediate of 29 Data 32 Calculation intermediate data 336 Add 6 and divide by 2 34 Calculation result of 1f 35 Calculation result of 2f 37 Calculation result of each field 38 Axis representing time 41 Representing voltage on scanning side and data side 42 First row Scan electrode waveform 43 Second row scan electrode waveform 44 Data side electrode waveform 45,46 Number contributing to display ON 47,4,54,55 Total number contributing to display ON 49 Voltage related to display ON 50 Voltage Related to Display OFF 51 Scanning Electrodes in 1-2 Rows 52 Waveform of Scanning Electrode in Third Row 53 Waveform of Scanning Electrode in Fourth Row 71 Data Acquisition and Line latch unit 72 RAM memory block 73 Memory address control block 74 ROM memory block 75 Addition and subtraction control block 76 Summation output block of orthogonal coefficient 77 Inversion and normal rotation block 78 8-bit adder 79 8-bit reset latch 80 8-bit latch Reference Signs List 81 timing generation circuit 82 PWM conversion block 83 PWM control circuit 84 driver output 85 clock input 86 gradation data 87 line latch signal 88 initialization signal 89 PWM gradation step reference signal 91 operation timing waveform waveform 92 waveform indicating operation process 100 RAM1 Bit 101 Inverter 102 Read side word line 103 Read side bit line 104 ROM 1 bit 105 Ground potential 106 Power supply potential 107 Write side word line 108 Write Bit line 109 Pch transistor 110 Nch transistor 111 RAM 1 bit 112 ROM 1 bit 120 Conventional display controller 121 Display controller 122 of the present invention 122 Memory 123 Liquid crystal panel 124 Segment driver IC 125 Scanning IC 126 Segment driver IC 127 of the present invention Power supply circuit 128 segment Driver control (data, clock,
Latch, polarity signal, etc. 129 Common driver control (data, clock, polarity signal, etc.) 131 Scanning electrode 132 Data side electrode 133, 134 Display dot 135 Data 136 Orthogonal coefficient 137 Calculation result 141 Data side voltage 142 Time 143, 144, 144 147,148 Field 145 Upper time section a 146 Lower time section b

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】走査電極線と信号電極線とを有するマトリ
クス型液晶表示装置で、走査電極線を複数同時選択する
マルチライン駆動法において、階調データを、正と負で
表される0を中心に対称となるデータに変換する第1の
手段と、前記第1の手段で得られたデータを1,−1で
表されるi行j列(i,jは正の整数)の直交係数と行
列演算し、その演算結果を正の整数のみで表されるデー
タに変換する第2の手段を備え、1回の信号電極印可時
間を、走査電極の同時選択数と階調数に応じて時分割
し、前記第2の手段で得られたデータにしたがってパル
ス幅制御することを特徴とする液晶パネルの駆動方法。
In a multi-line driving method for simultaneously selecting a plurality of scanning electrode lines in a matrix type liquid crystal display device having scanning electrode lines and signal electrode lines, gray scale data is represented by positive and negative 0s. First means for converting data symmetrical about the center, and orthogonal coefficients of i rows and j columns (i, j are positive integers) represented by 1, -1 for the data obtained by the first means; And a second means for performing a matrix operation and converting the operation result into data represented by only a positive integer, and providing one signal electrode application time in accordance with the number of simultaneous selection of scanning electrodes and the number of gradations. A method for driving a liquid crystal panel, comprising time-sharing and pulse width control according to data obtained by the second means.
【請求項2】請求項1記載の液晶パネルの駆動方法にお
いて、パルス幅の振幅レベルは、2値のレベルであるこ
とを特徴とする液晶パネルの駆動方法。
2. The liquid crystal panel driving method according to claim 1, wherein the amplitude level of the pulse width is a binary level.
【請求項3】請求項1記載の液晶パネルの駆動方法にお
いて、1回の信号電極印可時間を時分割する分割数は階
調数をN、走査電極の同時選択数をLとしたときに(N
−1)×Lとしたことを特徴とする液晶パネルの駆動方
法。
3. The method of driving a liquid crystal panel according to claim 1, wherein the number of divisions for time-dividing one signal electrode application time is N for gradation and L for simultaneous selection of scanning electrodes. N
-1) A method for driving a liquid crystal panel, characterized by × L.
【請求項4】請求項1記載の第1の手段は、階調数を
N、走査電極の同時選択数をLとしたとき、階調データ
をL倍し、その値から(N−1)×L/2減ずる手段を
有する事を特徴とする液晶パネルの駆動方法。
4. The method according to claim 1, wherein when the number of gray scales is N and the number of simultaneously selected scanning electrodes is L, the gray scale data is multiplied by L, and (N-1) A method of driving a liquid crystal panel, comprising means for reducing × L / 2.
【請求項5】請求項1記載の第2の手段は請求項4記載
の第1の手段から得られたデータを、走査側信号の1と
−1で表されるi行j列(i,jは正の整数)の直交係
数と行列演算する手段と、前記演算から得られたデータ
を、階調数をN、走査電極の同時選択数をLとしたとき
L×(N−1)×L/2加算し、Lで除する手段を有す
る事を特徴とする液晶パネルの駆動方法。
5. The second means according to claim 1 converts the data obtained from the first means according to claim 4 into an i-th row and a j-th column (i, means for performing a matrix operation with the orthogonal coefficient of (j is a positive integer), and converting the data obtained from the above operation into L × (N−1) × where N is the number of gradations and L is the number of simultaneous selections of the scanning electrodes. A method for driving a liquid crystal panel, comprising means for adding L / 2 and dividing by L.
【請求項6】液晶表示装置にデータを供給する表示コン
トローラにおいて、階調データを、正と負で表される0
を中心に対称となるデータに変換する第1の手段と、前
記第1の手段で得られたデータを1,−1で表されるi
行J列(i,jは正の整数)の直交係数と行列演算し、
そのデータを正の整数のみで表されるデータに変換する
第2の手段により変換し、前記第2の手段により変換し
たデジタルデータを表示装置に供給する手段を備えたこ
とを特徴とする表示コントローラ。
6. A display controller for supplying data to a liquid crystal display device, wherein gradation data is represented by positive and negative 0s.
Means for converting the data into data symmetrical with respect to the center, and i represents the data obtained by the first means as 1, -1.
A matrix operation is performed on the orthogonal coefficient in row J column (i and j are positive integers),
A display controller for converting the data into data represented only by a positive integer by a second means, and supplying the digital data converted by the second means to a display device. .
【請求項7】走査電極線を複数同時選択するマルチライ
ン駆動によるマトリクス型液晶表示装置の信号側を駆動
する液晶駆動用セグメントドライバにおいて、走査電極
の同時選択ライン数の2倍以上の階調データを保持する
ラインメモリを備え、1,−1で表されるi行j列
(i,jは正の整数)の直交係数と前記ラインメモリに
保持されたi行の階調データとを行列演算する手段を備
え、前記行列演算手段で得られた各行の計算結果に、該
当する行の直交係数の要素の総和に応じた定数を加算す
る手段を備え、その演算結果のデータを2値レベルのパ
ルス幅に変換する手段を備えたことを特徴とする液晶駆
動用セグメントドライバ。
7. A liquid crystal driving segment driver for driving a signal side of a matrix type liquid crystal display device by multi-line driving for simultaneously selecting a plurality of scanning electrode lines, wherein gray scale data of twice or more the number of simultaneously selected scanning electrodes. , And a matrix operation is performed on the orthogonal coefficients of i rows and j columns (i and j are positive integers) represented by 1, -1 and the gradation data of i rows held in the line memory. Means for adding a constant corresponding to the sum of orthogonal coefficient elements of the corresponding row to the calculation result of each row obtained by the matrix calculation means, and converting the data of the calculation result into a binary level. A segment driver for driving a liquid crystal, comprising: means for converting to a pulse width.
【請求項8】請求項7記載の液晶駆動用セグメントドラ
イバの、i行j列(i,jは正の整数)の直交係数と前
記ラインメモリに保持された階調データとを、行列演算
する演算手段において、各直交係数の行の要素と、列方
向に並ぶ階調データの列の要素との積和演算は、各直交
係数の要素と階調データの要素との積和を時分割で繰り
返し、そのくり返しタイミングは、階調データをセグメ
ントドライバに取り込む時にのみ有効となるクロックを
分周して発生させることを特徴とする液晶駆動用セグメ
ントドライバ。
8. A matrix operation of the orthogonal coefficient of i row and j column (i and j are positive integers) and the gradation data held in the line memory in the liquid crystal driving segment driver according to claim 7. In the calculating means, the product-sum operation of the elements of the rows of each orthogonal coefficient and the elements of the columns of the gradation data arranged in the column direction is performed by time-sharing the product sum of the elements of each orthogonal coefficient and the elements of the gradation data. A segment driver for driving a liquid crystal, wherein the repetition timing is generated by dividing a clock which is effective only when grayscale data is taken into a segment driver.
【請求項9】請求項7記載の液晶駆動用セグメントドラ
イバにおいて、各行の直交係数の要素の総和に応じた定
数を、読み出し専用のメモリとし、前記メモリのビット
ラインを、階調データを保持するラインメモリのビット
ラインと共通接続したことを特徴とする液晶駆動用セグ
メントドライバ。
9. A segment driver for driving a liquid crystal according to claim 7, wherein a constant corresponding to a sum of orthogonal coefficient elements of each row is used as a read-only memory, and a bit line of said memory holds gradation data. A segment driver for driving a liquid crystal, which is commonly connected to a bit line of a line memory.
【請求項10】パルス幅変換を行うセグメントドライバ
を備えた液晶表示モジュールにおいて、階調データを、
正と負で表される0を中心に対称となるデータに変換す
る第1の手段と、前記第1の手段で得られたデータを
1,−1で表されるi行j列(i,jは正の整数)の直
交係数と行列演算し、そのデータを正の整数のみで表さ
れるデータに変換する第2の手段により変換する手段を
備えた表示コントローラを備え、前記表示コントローラ
で作成されたデータを、前記パルス幅変換を行うセグメ
ントドライバに入力することを特徴とする液晶表示モジ
ュール。
10. A liquid crystal display module having a segment driver for performing pulse width conversion, wherein grayscale data is
A first means for converting data symmetrical about 0 represented by positive and negative, and i-th row and j-th column (i, a display controller having means for performing a matrix operation with the orthogonal coefficient of (j is a positive integer) and converting the data into data represented by only a positive integer by a second means; A liquid crystal display module, wherein the data obtained is input to a segment driver that performs the pulse width conversion.
【請求項11】走査電極線を複数同時選択するマルチラ
イン駆動方法にて駆動を行うマトリクス型液晶表示モジ
ュールにおいて、請求項7記載のセグメントドライバを
使用したことを特徴とする液晶表示モジュール。
11. A matrix type liquid crystal display module driven by a multi-line driving method for simultaneously selecting a plurality of scanning electrode lines, wherein the segment driver according to claim 7 is used.
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