JPH0982453A - Chip-form electrostatic protection element and manufacture thereof - Google Patents
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- JPH0982453A JPH0982453A JP7235298A JP23529895A JPH0982453A JP H0982453 A JPH0982453 A JP H0982453A JP 7235298 A JP7235298 A JP 7235298A JP 23529895 A JP23529895 A JP 23529895A JP H0982453 A JPH0982453 A JP H0982453A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、放電ギャップを有
する有機樹脂製チップ型静電気保護素子とその製造法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic resin chip-type electrostatic protection element having a discharge gap and a method for manufacturing the same.
【0002】[0002]
【従来の技術】静電気保護素子は、電子機器の静電気保
護に使用されるものであり、通常は、静電気から保護す
るICやLSI素子と並列につなぎ、通常の状態(静電
気パルスのないとき)では、絶縁状態であり回路に影響
を及ぼさないが、静電気パルスが印加されたときにだけ
(図5のS1がonの状態)、保護素子が導通状態とな
り、ICやLSIなどの素子を静電気破壊から保護する
ものである。従来、静電気からICやLSIなどを保護
する素子には、バリスタ、ツェナダイオード、放電ギャ
ップ素子などがあり、用途によって使い分けられてい
る。バリスタやツェナダイオードの場合、もれ電流が大
きいこと、またツェナダイオードの場合、極性をもつた
め、単一では正電荷もしくは負電荷のいずれかにしか用
いることができず、正負の両方に適用するためには、2
個のツェナダイオードを対向させる必要があり、コスト
高になることなどの問題があった。これらに対し、放電
型素子は、もれ電流が小さく、原理的にも簡単であり、
故障もしにくいという長所がある。また、放電電圧は、
放電ギャップの調整や、さらに、放電ギャップを封止構
造とする場合、ガスの圧力、ガスの種類を変えることな
どによって決められる。2. Description of the Related Art An electrostatic protection element is used for electrostatic protection of electronic equipment, and is usually connected in parallel with an IC or LSI element to be protected from static electricity, and in a normal state (when there is no electrostatic pulse). , It is in an insulating state and does not affect the circuit, but only when an electrostatic pulse is applied (S1 in FIG. 5 is on), the protection element becomes conductive and elements such as IC and LSI are protected from electrostatic damage. To protect. 2. Description of the Related Art Conventionally, elements that protect ICs and LSIs from static electricity include varistor, Zener diode, and discharge gap element, which are properly used depending on the application. In the case of a varistor or a Zener diode, the leakage current is large, and in the case of a Zener diode, since it has a polarity, it can be used for either positive charge or negative charge, and it applies to both positive and negative. In order to
Since it is necessary to face each zener diode, there is a problem that the cost becomes high. On the other hand, the discharge type element has a small leakage current and is simple in principle,
It has the advantage that it is hard to break down. The discharge voltage is
It is determined by adjusting the discharge gap, and further, when the discharge gap has a sealing structure, by changing the gas pressure and the gas type.
【0003】実際に市販されている素子としては、円柱
状のセラミックス表面に導体被膜を形成し、レーザ等に
よってその被膜に放電ギャップを設け、これをガラス封
管したものがあり、例えば、ダイヤサージプロテクタ
(三菱マテリアル株式会社製、商品名)等が知られてい
る。また、配線板上に、直接、放電ギャップを配線形成
する方法としては、特開平2−223182号公報、特
開平3−89588号公報、特開平3−261086号
公報、特開平4−22086号公報、特開平5−678
51号公報等により知られている。As an element which is actually commercially available, there is one in which a conductor coating is formed on the surface of a cylindrical ceramic, a discharge gap is provided in the coating by a laser or the like, and this is sealed with glass. Protectors (trade name, manufactured by Mitsubishi Materials Corporation) and the like are known. Further, as a method for directly forming a discharge gap on a wiring board, Japanese Patent Laid-Open Nos. 2-223182, 3-895588, 3-261086, and 4-22086 are known. Japanese Patent Laid-Open No. 5-678
It is known from, for example, Japanese Patent Publication No. 51.
【0004】[0004]
【発明が解決しようとする課題】市販されているガラス
封管型の放電ギャップ型素子は、特性に極めて優れるも
のの、その形態が複雑なことから、小型の表面実装用素
子(以下、チップという。)サイズ、例えば、1〜2mm
幅、2〜4mm長、1〜2mm厚というサイズにすることは
困難であり、また、構成材料の種類も多く、コストを下
げることも困難であると予想される。A commercially available glass-sealed tube discharge gap type element has extremely excellent characteristics, but its shape is complicated, so that a small surface mounting element (hereinafter referred to as a chip). ) Size, eg 1-2 mm
It is difficult to reduce the width, the length of 2 to 4 mm, and the thickness of 1 to 2 mm, and it is expected that it is difficult to reduce the cost because there are many kinds of constituent materials.
【0005】一方、特開平2−223182号公報、特
開平3−89588号公報、特開平3−261086号
公報、特開平4−22086号公報、特開平5−678
51号公報等に示されているものは、基本的に基板上に
放電ギャップを形成する方法であるが、通常の方法で
は、形成できる放電ギャップのギャップ間距離は、15
0μm以上であり、また、その形成精度も、プラスマイ
ナス20から30μm程度である。実際に特開平2−2
23182号公報では数mm、特開平3−89588号公
報では4mm、特開平3−261086号公報では0.5
mm、特開平5−67851号公報では0.15mmが、放
電ギャップの距離として例示されている。これらの値の
ギャップでは、放電電圧が高く、保護効果に限界があ
り、静電気に敏感なICやLSIの保護には適さない。
すなわち、平行電極間の放電電圧とギャップの関係は、
静「静電気ハンドブック」221頁(電気学会編,昭和6
3年6月20日オーム社発行)の式から作図した図4に
示すように、前記従来の技術で作成できる最小のギャッ
プは、0.15mmであるが、平行電極間の放電電圧は、
1.5kV程度に達する。突起型電極とした場合には、1
〜2割程度放電電圧が低下するものの、電源電圧が低い
ICやLSI等の保護には用いることができず、また、
ギャップの形成精度が低い。On the other hand, JP-A-2-223182, JP-A-3-89588, JP-A-3-261086, JP-A-4-22086, and JP-A-5-678.
The method disclosed in Japanese Patent No. 51, etc. is basically a method of forming a discharge gap on a substrate. However, in the usual method, the gap distance of the discharge gap that can be formed is 15
It is 0 μm or more, and its forming accuracy is plus or minus 20 to 30 μm. Actually Japanese Patent Laid-Open No. 2-2
No. 23182, several mm, Japanese Patent Application Laid-Open No. 3-89588, 4 mm, Japanese Patent Application Laid-Open No. 3-261086, 0.5 mm.
mm, in Japanese Patent Laid-Open No. 5-67851, 0.15 mm is exemplified as the distance of the discharge gap. In the gap of these values, the discharge voltage is high, the protection effect is limited, and it is not suitable for protection of static sensitive IC or LSI.
That is, the relationship between the discharge voltage between the parallel electrodes and the gap is
Shizuka "Electrostatic Handbook", page 221 (edited by The Institute of Electrical Engineers of Japan, Showa 6)
As shown in FIG. 4, which is drawn from the formula of Ohmsha, Inc. on June 20, 2013, the minimum gap that can be created by the conventional technique is 0.15 mm, but the discharge voltage between parallel electrodes is
It reaches about 1.5kV. When using a protruding electrode, 1
Although the discharge voltage drops by about 20%, it cannot be used to protect ICs or LSIs with low power supply voltage.
The gap formation accuracy is low.
【0006】また、前記の公報には、いずれも、使用環
境からの放電ギャップ部分の保護等が示されていない
が、この保護がなければ、環境中の湿度やガスのため、
導体表面の汚染等により放電電圧の変化が起こることが
予想される。そこで、保護のために、直接、通常のレジ
スト類を被覆してしまうと、放電ギャップ部分に、レジ
スト類が充填されてしまい、放電電圧の大幅な上昇が起
こり実用的でない。また、仮に、レジスト類を充填した
状態で静電気保護が得られるような極めて微小なギャッ
プが形成できたとしても(レジスト類が充填された場
合、ギャップ間隙を1から2μm以下にしないと、保護
効果の得られる放電電圧とならず、実際的ではない
が)、この様な状態で放電が起こると、放電ギャップに
充填されたレジスト類に微小な劣化が起こり、絶縁抵抗
の低下、場合によっては導通が起こるという課題があ
る。Further, none of the above-mentioned publications discloses protection of the discharge gap portion from the use environment, but without this protection, because of humidity and gas in the environment,
It is expected that the discharge voltage will change due to contamination of the conductor surface. Therefore, if the normal resists are directly coated for protection, the resists are filled in the discharge gap portion, and the discharge voltage greatly increases, which is not practical. Further, even if a very small gap capable of obtaining electrostatic protection can be formed in a state where the resists are filled (when the resists are filled, unless the gap gap is set to 1 to 2 μm or less, a protective effect is obtained). However, if discharge occurs in such a state, the resists filled in the discharge gap will be slightly deteriorated, resulting in a decrease in insulation resistance and, in some cases, conduction. There is a problem that occurs.
【0007】本発明は、放電ギャップ型の静電気保護素
子において、精度に優れ、小型化、低コスト化の可能
な、チップ型静電気保護素子とその製造法を提供するこ
とを目的とする。It is an object of the present invention to provide a chip-type electrostatic protection element which is excellent in accuracy, can be miniaturized, and can be manufactured at low cost in a discharge gap type electrostatic protection element, and a manufacturing method thereof.
【0008】[0008]
【課題を解決するための手段】本発明のチップ型静電気
保護素子は、2つの端子部201と、1対の放電ギャップ
形成ランド202と、前記端子部201と放電ギャップ形成ラ
ンド202を接続する配線部203と、これらを支持する絶縁
層1からなり、この絶縁層1が2つの放電ギャップ形成
ランド202の間に介挿されたギャップ層101と、前記1対
の放電ギャップ形成ランド202と端子部201と配線部203
とを両面から保護する保護層102の少なくとも3層の絶
縁層からなり、その内壁に前記ギャップ形成ランド202
が露出した穴3を有し、そのギャップ形成ランド202が
その穴3の内壁から突出していることを特徴とする。A chip type electrostatic protection device according to the present invention comprises two terminal portions 201, a pair of discharge gap forming lands 202, and a wiring connecting the terminal portions 201 and the discharge gap forming lands 202. A gap layer 101 composed of a portion 203 and an insulating layer 1 supporting them, the insulating layer 1 being interposed between two discharge gap forming lands 202, the pair of discharge gap forming lands 202 and a terminal portion. 201 and wiring section 203
And at least three insulating layers of a protective layer 102 for protecting both sides of the gap forming land 202.
Has an exposed hole 3, and the gap forming land 202 projects from the inner wall of the hole 3.
【0009】このようなチップ型静電気保護素子を製造
する方法は、 a.両面銅張り積層板に穴3を開ける工程、 b.両面の導体層を選択的にエッチング除去することに
より、1対の放電ギャップ形成ランド202と配線部203と
を有する基板を製作する工程、 c.この基板の両面に、保護層102となる絶縁材料と、
その外側に金属箔401を積層接着する工程、 d.この積層接着物の、配線部203の箇所に配線部203を
切断するように、スルーホール4をあける工程、 e.金属箔401表面全面とスルーホール4の穴内壁を、
導体化する工程、 f.端子部201を、スルーホール4の周囲に、金属箔401
の選択的エッチング除去で形成する工程、 g.スルーホール4の中心から切断することによって、
個々のチップ型静電気保護素子に切り分ける工程、を含
み、かつ、工程aとbの間、または工程bとcの間に、
めっきによって穴(3)の内壁に露出した放電ギャップ形
成ランド202を、穴3内壁面から突出させる工程を有す
ることを特徴とする。A method of manufacturing such a chip-type electrostatic protection element is as follows. A step of making holes 3 in the double-sided copper-clad laminate, b. A step of manufacturing a substrate having a pair of discharge gap forming lands 202 and a wiring portion 203 by selectively removing the conductor layers on both sides by etching, c. On both surfaces of this substrate, an insulating material to be the protective layer 102,
A step of laminating and adhering the metal foil 401 to the outside thereof, d. A step of forming a through hole 4 so as to cut the wiring portion 203 at a place of the wiring portion 203 of this laminated adhesive, e. The entire surface of the metal foil 401 and the inner wall of the through hole 4,
Conducting step, f. The terminal portion 201 is provided around the through hole 4 with the metal foil 401.
Forming by selective etching removal of g. By cutting from the center of the through hole 4,
A step of cutting into individual chip type electrostatic protection elements, and between steps a and b, or between steps b and c,
The method is characterized by including the step of causing the discharge gap forming land 202 exposed on the inner wall of the hole (3) by plating to protrude from the inner wall surface of the hole 3.
【0010】[0010]
【発明の実施の形態】本発明の構造において、1対の放
電ギャップ形成ランド202の最短距離が、静電気パルス
等が印加されたときの放電ギャップとなり、この距離が
極めて重要である。その範囲は、通常の電子素子の保護
には、5〜60μmが好ましく、この距離を、5μm未
満にすると、距離の精度の管理が難しく、また、製造も
困難であり、60μmを越えると、必要とする保護電圧
が高くなり、電子部品が放電破壊することがある。ま
た、静電気に、より敏感なICやLSIの保護のために
は、5〜30μmとすることもでき、特に大きなパルス
電圧部分だけを除去すればいいような用途では、放電ギ
ャップ層の厚さを、150μm程度まで大きくすること
もできる。BEST MODE FOR CARRYING OUT THE INVENTION In the structure of the present invention, the shortest distance between the pair of discharge gap forming lands 202 becomes the discharge gap when an electrostatic pulse or the like is applied, and this distance is extremely important. The range is preferably 5 to 60 μm for protection of ordinary electronic elements. If the distance is less than 5 μm, it is difficult to control the accuracy of the distance and the manufacturing is difficult. Therefore, the protection voltage becomes high, and the electronic parts may be destroyed by the discharge. The thickness of the discharge gap layer can be set to 5 to 30 μm in order to protect ICs and LSIs that are more sensitive to static electricity, and especially in applications where only a large pulse voltage portion needs to be removed. , 150 μm or so.
【0011】本発明に用いる両面金属箔張り積層板また
は片面金属箔張り積層板の基材には、ポリテトラフルオ
ロエチレン等の熱軟化性樹脂のフィルムやプリプレグを
用いることもできるし、また、相対的に軟化温度の高い
樹脂材料や熱硬化性の絶縁材料表面に、軟化点の低い材
料を被覆した絶縁材料によって行うこともできる。この
ように被覆される絶縁材料には、ポリテトラフルオロエ
チレン、もしくは、ポリイミド系樹脂を用い、接着層に
は、これらに比べて軟化点の低い樹脂材料、例えば、テ
トラフルオロエチレン/エチレン共重合体等を用いるこ
とによって、積層接着温度を低くすることができ、基板
の熱歪みを小さくすることができる。The base material of the double-sided metal foil-clad laminate or the single-sided metal foil-clad laminate used in the present invention may be a film or a prepreg of a thermosoftening resin such as polytetrafluoroethylene, or a relative material. It is also possible to use an insulating material in which the surface of a resin material or a thermosetting insulating material having a high softening temperature is coated with a material having a low softening point. Polytetrafluoroethylene or a polyimide resin is used as the insulating material thus coated, and a resin material having a lower softening point than those of the adhesive layer is used, for example, tetrafluoroethylene / ethylene copolymer. By using such a material, the lamination adhesion temperature can be lowered and the thermal strain of the substrate can be reduced.
【0012】本発明に用いる両面金属箔張り積層板また
は片面金属箔張り積層板の導体層は、導電性、耐腐食
性、配線形成のしやすさなどから選択され、その形態と
しては、金属箔やめっき(気相、液相)、および、これ
らの組合せなどがある。上記の特性やその後の加工性等
の点から¥、銅、ニッケル、金、銀、アルミニウム等が
適しているが、限定するものではない。この導体層の厚
さは、瞬間的に流れる静電気を逃がすのに充分な厚さが
あればよく、主に、製造のしやすさおよびコストから、
厚さは決められる。気相めっきであれば、1μm前後、
液相めっきや金属箔を用いる場合であれば、5μm〜7
0μm程度のものが適している。The conductor layer of the double-sided metal foil-clad laminate or the single-sided metal foil-clad laminate used in the present invention is selected from conductivity, corrosion resistance, easiness of wiring formation, and the like. And plating (vapor phase, liquid phase), and combinations thereof. From the viewpoints of the above-mentioned characteristics and subsequent processability, etc., ¥, copper, nickel, gold, silver, aluminum and the like are suitable, but not limited thereto. The thickness of this conductor layer may be a thickness sufficient to release static electricity that flows instantaneously, and mainly from the ease of manufacture and cost,
Thickness is decided. For vapor phase plating, around 1 μm,
If liquid plating or metal foil is used, 5 μm to 7 μm
Those of about 0 μm are suitable.
【0013】本発明の構成材料のうち、少なくとも、放
電ギャップ層101を構成する材料は、フッ素系樹脂やポ
リイミド系樹脂が、放電によって、劣化しにくいことか
ら、特に望ましい。このフッ素系樹脂には、ポリテトラ
フルオロエチレンや、テトラフルオロエチレン/ヘキサ
フルオロプロピレン共重合体、テトラフルオロエチレン
/エチレン共重合体、テトラフルオロエチレン/パーフ
ルオロアルコキシエチレン共重合体のような共重合体、
フッ素系樹脂を他の有機樹脂で変性した変性樹脂等が使
用可能である。価格からは、ポリテトラフルオロエチレ
ンが安く好適である。また、成形温度が低いことから、
テトラフルオロエチレン/パーフルオロアルコキシエチ
レン共重合体や、さらに低いテトラフルオロエチレン/
エチレン共重合体が適している。また、ポリイミド系樹
脂の場合、変性等を行って接着性を付与したものを単独
で使用してもよく、また、接着層を設けて、その接着層
には劣化のしにくい樹脂材料、例えば、フッ素系やポリ
イミド系の樹脂等を用いてもよい。これらの組合せ等
は、種々の態様があり、制限はしない。後者の場合、接
着剤との接着力向上には、ポリイミド系樹脂表面のプラ
ズマ処理、コロナ処理や短波長紫外線照射が有効であ
る。Of the constituent materials of the present invention, at least the material forming the discharge gap layer 101 is particularly desirable because the fluorine-based resin and the polyimide-based resin are less likely to deteriorate due to discharge. This fluororesin includes copolymers such as polytetrafluoroethylene, tetrafluoroethylene / hexafluoropropylene copolymer, tetrafluoroethylene / ethylene copolymer, and tetrafluoroethylene / perfluoroalkoxyethylene copolymer. ,
A modified resin obtained by modifying a fluorine-based resin with another organic resin can be used. From the price, polytetrafluoroethylene is cheap and suitable. Also, since the molding temperature is low,
Tetrafluoroethylene / perfluoroalkoxyethylene copolymer and even lower tetrafluoroethylene /
Ethylene copolymers are suitable. Further, in the case of a polyimide-based resin, it may be used alone, which has been subjected to modification or the like to impart adhesiveness, or provided with an adhesive layer, the adhesive layer is a resin material that is difficult to deteriorate, for example, Fluorine-based or polyimide-based resin may be used. These combinations and the like have various modes and are not limited. In the latter case, plasma treatment, corona treatment, or short-wavelength ultraviolet irradiation on the surface of the polyimide resin is effective for improving the adhesive strength with the adhesive.
【0014】ギャップ層101の厚さ(z)、目的の放電
電圧から決まる放電ギャップ距離(x)、および、内壁
に露出した配線層に付着させるめっきの厚さ(y)との
関係は、めっきが等方的に付着する場合には、z=x+
2yとなり、製造コスト、製造しやすさ等から、基材の
厚さ(z)とめっきの厚さ(y)を決めることができ
る。なお、ここでは、めっきを等方的と仮定したが、等
方的でない場合にも、予め、その程度を知っておくこと
によって、同様に計算が可能である。The relationship between the thickness (z) of the gap layer 101, the discharge gap distance (x) determined by the target discharge voltage, and the thickness (y) of the plating applied to the wiring layer exposed on the inner wall is as follows. Is isotropically attached, z = x +
2y, and the thickness (z) of the base material and the thickness (y) of plating can be determined from the manufacturing cost, easiness of manufacturing, and the like. Note that, here, the plating is assumed to be isotropic, but even if it is not isotropic, the same calculation can be performed by knowing the extent thereof in advance.
【0015】本発明のギャップ形成ランド202の、穴3
の内壁面からの突出高さは、5〜100μmの範囲であ
ることが好ましく、この範囲は、前述の放電特性と、各
構成材料の厚さ、及び上記計算式から導かれるものであ
る。Hole 3 of the gap forming land 202 of the present invention
The height of protrusion from the inner wall surface of is preferably in the range of 5 to 100 μm, and this range is derived from the aforementioned discharge characteristics, the thickness of each constituent material, and the above calculation formula.
【0016】本発明のチップ型静電気保護素子の製造法
は、上記工程の他に、工程a及びbに代えて、 h.両面金属箔張り積層板の導体層を選択的にエッチン
グ除去することにより、1対の放電ギャップ形成ランド
202と配線部203とを有する基板を製作する工程、 i.この基板の両面に保護層102となる絶縁層を積層接
着し、穴3を開ける工程、を有する方法、あるいは、工
程a及びbに代えて、 j.二枚の片面金属箔張り積層板に、それぞれ、1対の
放電ギャップ形成ランド202と配線部203のうち1組の放
電ギャップ形成ランド202と配線部203を、導体層を選択
的にエッチング除去することにより形成する工程、 k.一対の放電ギャップ形成ランド202が向き合うよう
に対面させ、その間にギャップ層101となる絶縁接着層
用基材を介挿させて、積層接着し、基板を作製する工
程、 m.この基板に穴3をあける工程、 n.この基板の穴3の内壁に露出した放電ギャップ形成
ランド202にめっきを行い、内壁面から配線を突出させ
る工程、を有する方法等がある。In addition to the steps described above, the method of manufacturing the chip type electrostatic protection element of the present invention is the same as the steps a and b. By selectively removing the conductive layer of the double-sided metal foil-clad laminate by etching, a pair of discharge gap forming lands is formed.
A step of manufacturing a substrate having 202 and a wiring portion 203, i. A method including a step of laminating and adhering an insulating layer to be the protective layer 102 on both surfaces of this substrate and forming holes 3, or instead of steps a and b, j. The conductor layer is selectively etched and removed from one pair of the discharge gap forming lands 202 and the wiring portion 203 of the pair of discharge gap forming lands 202 and the wiring portion 203 on the two single-sided metal foil-clad laminates. A step of forming by k. A step of making a pair of discharge gap forming lands 202 face each other so as to face each other, interposing an insulating adhesive layer base material to be the gap layer 101 therebetween, and laminating and adhering the substrate, m. Making holes 3 in this substrate, n. There is a method including a step of plating the discharge gap forming land 202 exposed on the inner wall of the hole 3 of the substrate and projecting the wiring from the inner wall surface.
【0017】また、穴3をあける工程と、この穴3を保
護層102で塞ぐ工程との間に、穴3の内壁に露出したギ
ャップ層101を、場合によっては保護層102を、形成する
絶縁層を溶解し得る液に接触させるスミア処理を行なう
工程を追加することができ、この絶縁層を溶解し得る液
には、濃硫酸、過マンガン酸系溶液、クロム酸系溶液の
うちから選択されたものが使用できる。Insulation for forming the gap layer 101 exposed on the inner wall of the hole 3 and, in some cases, the protective layer 102 between the step of forming the hole 3 and the step of closing the hole 3 with the protective layer 102. A step of performing a smear treatment in which the layer is brought into contact with a solution capable of dissolving can be added, and the solution capable of dissolving the insulating layer is selected from concentrated sulfuric acid, permanganate-based solution, and chromic acid-based solution. Can be used.
【0018】穴3内に、その後に積層する保護層102の
絶縁材料が流入することを防ぐためには、保護層102の
絶縁材料に低フローの絶縁材料を用いることが好まし
い。このような低フロー絶縁材料は、フッ素系樹脂等の
熱軟化性樹脂材料や、高分子量エポキシ重合体を用いる
ことができる。In order to prevent the insulating material of the protective layer 102 to be subsequently laminated from flowing into the hole 3, it is preferable to use a low-flow insulating material as the insulating material of the protective layer 102. As such a low-flow insulating material, a thermosoftening resin material such as a fluororesin or a high molecular weight epoxy polymer can be used.
【0019】[0019]
【作用】本発明の、放電ギャップを、絶縁性のギャップ
層の上下面から露出したランドの端面にめっきを行なっ
て突出させることによって構成しており、その放電ギャ
ップ間隔を高精度に形成できるものである。放電特性の
上では、突出しためっき間での気中放電となり、放電に
よる基材面の劣化が実質上起こらなくなる。According to the present invention, the discharge gap is formed by plating the end faces of the lands exposed from the upper and lower surfaces of the insulating gap layer so as to project, and the discharge gap interval can be formed with high accuracy. Is. In terms of discharge characteristics, air discharge occurs between the protruding platings, and deterioration of the base material surface due to discharge does not substantially occur.
【0020】環境からの保護については、その放電ギャ
ップの部分の周囲に空隙を形成し、放電部分を外部から
隔離された構造とし、基板の断面などから透過してきた
環境物質、例えば、水蒸気、亜硫酸ガスなどが微量なが
ら入り込み、静電気保護素子配線部を腐食することがな
い。また、放電ギャップ部分に接する基材にフッ素系樹
脂やポリイミド系樹脂を用いることにより、放電による
劣化が起こりにく、放電ギャップ部分に一般的な樹脂を
用いた時に比べて、安全性が高い。Regarding protection from the environment, a space is formed around the discharge gap portion to form a structure in which the discharge portion is isolated from the outside, and environmental substances, such as water vapor and sulfurous acid, which have permeated from the cross section of the substrate. A small amount of gas, etc. will not enter and will not corrode the static electricity protection element wiring. Further, by using a fluorine-based resin or a polyimide-based resin for the base material in contact with the discharge gap portion, deterioration due to discharge is unlikely to occur, and the safety is higher than when a general resin is used for the discharge gap portion.
【0021】本発明の、軟化点の低い樹脂フィルムを基
材と外層金属箔との間に介挿すると、放電ギャップパタ
ーンと配線部を支持する基材に、機械的強度を保つため
の強化材入り樹脂を用いた場合、環境物質が強化材界面
から拡散する影響を抑制でき好ましい。When the resin film having a low softening point of the present invention is inserted between the base material and the outer metal foil, the reinforcing material for maintaining the mechanical strength of the base material supporting the discharge gap pattern and the wiring portion. The use of a resin containing a resin is preferable because it can suppress the influence of diffusion of environmental substances from the interface of the reinforcing material.
【0022】また、本発明によって、絶縁基板内に静電
気保護素子配線部が収容された構造とすることによっ
て、従来の封管型の素子に比べて構造が簡単であり、そ
の結果、本発明の目的とする素子を低コストで製造可能
とするものである。Further, according to the present invention, since the electrostatic protection element wiring portion is housed in the insulating substrate, the structure is simple as compared with the conventional sealed tube type element. The target device can be manufactured at low cost.
【0023】[0023]
【実施例】厚さが18μmの銅箔をテトラフルオロエチ
レン/エチレン共重合体であるアフレックスフィルム
(旭ガラス株式会社製、商品名)の100μmの厚さの
ものの両面に重ねあわせ、プレス条件を、温度280
℃、時間30分間、圧力20kg/cm2で、熱圧着し
た。このときの銅箔の樹脂フィルムとの接着面には、光
沢面を用いた(図2(a)に示す。)。この銅箔表面の
それぞれにエッチングレジストを形成し、不要な銅箔部
分を塩化第二銅溶液を主成分とする化学エッチング液を
噴霧することにより、選択的にエッチング除去して、1
対の静電気保護素子の放電ギャップ形成ランド202と放
電ギャップ形成ランド202に接続される配線部203のうち
それぞれの組の放電ギャップ形成ランド202と配線部203
を形成した(図2(b)〜(d)に示す。)。このとき
のパターンは、複数の静電気保護素子配線部が端面接続
用端子を挾んで縦方向には直列となるように配列し、横
方向には1列の連続した配列を並行に整列した形状とし
た。その両面に、高分子量エポキシ重合体付き銅箔MC
F3000E(日立化成工業株式会社製、商品名)を重
ねあわせ、プレス条件を、温度170℃、時間90分
間、圧力20kg/cm2で、熱圧着し、その後上記化学
エッチング液を噴霧して、表面の銅箔を除去した(図2
(e)に示す。)。なお、ここでは、高分子量エポキシ
重合体付きの銅箔MCF3000Eを用いたが、必ずし
も、銅箔付きの絶縁材料を用いる必要はない。次に、穴
径1.2mmの穴3を、ドリルで開け(図2(f)に示
す。)、穴3内壁に露出した放電ギャップ形成ランド20
2の端面に、無電解厚づけ銅めっきを行った(図2
(g)に示す。)。このときに、予め、銅めっき量と突
起部の最短距離の厚さを求め、突起部の最短距離が30
μmの厚さとなる基板と、50μmの厚さとなる基板を
作成した。この基板の両面に、接着時の加熱時に低流動
性である高分子量エポキシ重合体付き銅箔MCF300
0E(日立化成工業株式会社製、商品名)を重ねあわ
せ、前記と同じ条件で熱圧着した(図2(h)に示
す。)。この積層物に、スルーホールを設け(図2
(i)に示す。)、このスルーホール内壁と銅箔表面全
面に、さらに15μmの厚さに無電解めっきを行い(図
2(j)に示す。)、端子部を形成する接続ランドを、
このスルーホールの周囲以外の銅箔を選択的にエッチン
グ除去することによって形成した(図2(k)に示
す。)。Example A copper foil having a thickness of 18 μm was laminated on both sides of an Aflex film (trade name, manufactured by Asahi Glass Co., Ltd.), which is a tetrafluoroethylene / ethylene copolymer, having a thickness of 100 μm, and pressing conditions were set. , Temperature 280
Thermocompression bonding was carried out at a temperature of 30 ° C. for 30 minutes at a pressure of 20 kg / cm 2 . At this time, a glossy surface was used as an adhesive surface of the copper foil with the resin film (shown in FIG. 2A). An etching resist is formed on each of the copper foil surfaces, and unnecessary copper foil portions are selectively etched and removed by spraying a chemical etching solution containing a cupric chloride solution as a main component.
The discharge gap forming land 202 of the pair of electrostatic protection elements and the discharge gap forming land 202 and the wiring portion 203 of each set of the wiring portion 203 connected to the discharge gap forming land 202
Was formed (shown in FIGS. 2B to 2D). The pattern at this time has a shape in which a plurality of electrostatic protection element wiring parts are arranged in series in the vertical direction with the end-face connection terminals sandwiched between them, and one continuous array in the horizontal direction is arranged in parallel. did. Copper foil MC with high molecular weight epoxy polymer on both sides
F3000E (manufactured by Hitachi Chemical Co., Ltd., trade name) is overlaid, the press conditions are thermocompression bonding at a temperature of 170 ° C. for a time of 90 minutes at a pressure of 20 kg / cm 2 , and then the above chemical etching liquid is sprayed on the surface. The copper foil of was removed (Fig. 2
(E). ). Although the copper foil MCF3000E with a high molecular weight epoxy polymer was used here, it is not always necessary to use an insulating material with a copper foil. Next, the hole 3 having a hole diameter of 1.2 mm is drilled (shown in FIG. 2F), and the discharge gap forming land 20 exposed on the inner wall of the hole 3 is formed.
Electroless thick copper plating was applied to the end face of 2 (Fig. 2
(G). ). At this time, the amount of copper plating and the thickness of the shortest distance between the protrusions are obtained in advance, and the shortest distance between the protrusions is 30.
A substrate having a thickness of μm and a substrate having a thickness of 50 μm were prepared. Copper foil MCF300 with high molecular weight epoxy polymer, which has low fluidity when heated at the time of bonding, on both surfaces of this substrate
0E (trade name, manufactured by Hitachi Chemical Co., Ltd.) was overlaid and thermocompression bonded under the same conditions as described above (shown in FIG. 2 (h)). Through holes are provided in this laminate (see FIG. 2).
Shown in (i). ), The inner wall of the through hole and the entire surface of the copper foil are further electroless plated to a thickness of 15 μm (shown in FIG. 2 (j)) to form the connection lands forming the terminal portion.
It was formed by selectively etching away the copper foil other than the periphery of this through hole (shown in FIG. 2 (k)).
【0024】実施例で作製したチップ型静電気保護素子
を形成した基板を、静電気保護素子単位となるように切
断した個々の素子を用いて放電電圧の測定とICの保護
効果の確認を行った。放電電圧については、直流電圧で
測定を行った。ICの保護効果については、図6の回路
を用い、パルス発生器ESD8012(三基電子工業株
式会社製、商品名)で、電圧10kV、波形IEC80
1−2規定の静電気パルスを、TTLICであるSN7
5189AN(テキサスインスツルメンツ社製、商品
名)の入力端子に、パルス間隔1秒で10パルス連続し
て印加して、その後にICの動作確認を行った。その結
果、放電電圧は、突起部の最短距離が30μmのもの
で、480〜520V(n=5)、50μmのもので、
670〜750V(n=5)であった。また、最短距離
が30μm,50μmのいずれのものも、ICの保護効
果試験後にICは正常に動作した。The substrate on which the chip-type electrostatic protection element manufactured in the example was formed was cut into individual electrostatic protection element units, and the discharge voltage was measured and the IC protection effect was confirmed using the individual elements. The discharge voltage was measured with a DC voltage. Regarding the protection effect of the IC, using the circuit of FIG. 6, a pulse generator ESD8012 (manufactured by Sanki Denshi Kogyo Co., Ltd., trade name), voltage 10 kV, waveform IEC80
1-2 standardized electrostatic pulse, TTL7 SN7
10 pulses were continuously applied to the input terminal of 5189AN (trade name, manufactured by Texas Instruments Incorporated) at a pulse interval of 1 second, and then the operation of the IC was confirmed. As a result, the discharge voltage was 480-520 V (n = 5), 50 μm when the shortest distance between the protrusions was 30 μm.
It was 670-750V (n = 5). Further, in the case of the shortest distance of 30 μm or 50 μm, the IC operated normally after the IC protection effect test.
【0025】[0025]
【発明の効果】以上に説明したように、本発明によっ
て、放電ギャップの精度を高くでき、放電電圧を正確に
コントロールできるチップ型静電気保護素子と、そのよ
うな素子を簡便に、かつ、低コストで製造できる方法を
提供することができる。また、本発明の構造によって、
突起部分で放電が起こるため、特性の安定が得られる。As described above, according to the present invention, the accuracy of the discharge gap can be increased and the discharge voltage can be accurately controlled, and a chip type electrostatic protection element, and such an element can be simply and inexpensively manufactured. It is possible to provide a method that can be manufactured by. Further, according to the structure of the present invention,
Since discharge occurs at the protrusions, stable characteristics can be obtained.
【図面の簡単な説明】[Brief description of drawings]
【図1】(a)〜(l)は、それぞれ本発明の一実施例
を説明するための各工程を示す図であり、(a)〜
(d)及び(g)〜(k)は断面図、(e),(f)は
工程(d)の基板の表面と裏面の配線を示す平面図、
(l)は、各素子への切断の仕方を示す平面図である。1A to 1L are views showing respective steps for explaining an embodiment of the present invention, respectively.
(D) and (g) to (k) are cross-sectional views, (e) and (f) are plan views showing wiring on the front and back surfaces of the substrate in step (d),
(L) is a plan view showing how to cut each element.
【図2】(a)〜(k)は、それぞれ本発明の他の実施
例を説明するための各工程を示す断面図である。2 (a) to (k) are cross-sectional views showing respective steps for explaining another embodiment of the present invention.
【図3】(a)〜(g)は、それぞれ本発明のさらに他
の実施例を説明するための各工程における断面図であ
る。3 (a) to 3 (g) are cross-sectional views in each step for explaining yet another embodiment of the present invention.
【図4】本発明の一実施例を示す外観斜視図である。FIG. 4 is an external perspective view showing an embodiment of the present invention.
【図5】本発明の原理を説明するための、平行電極のギ
ャップ間距離と火花電圧の関係を示す線図である。FIG. 5 is a diagram showing a relationship between a gap distance between parallel electrodes and a spark voltage for explaining the principle of the present invention.
【図6】本発明の効果を説明するための測定方法を示す
ブロック図である。FIG. 6 is a block diagram showing a measuring method for explaining the effect of the present invention.
120.基材 130.銅箔 140.端面接続用パッド 150.静電気保護素子配線部 151.めっき 121.基材 122.基材 160.空隙形成用の穴 161.空隙 170.エッチング用レジスト 180.端面接続用の穴 181.端面接続用端子 182.切断線 190.めっき 120. Base material 130. Copper foil 140. End face connection pad 150. Electrostatic protection element wiring section 151. Plating 121. Base material 122. Base material 160. Holes for forming voids 161. Void 170. Etching resist 180. Holes for end face connection 181. End face connection terminal 182. Cutting line 190. Plating
【手続補正書】[Procedure amendment]
【提出日】平成7年9月19日[Submission date] September 19, 1995
【手続補正1】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図面の簡単な説明】[Brief description of drawings]
【図1】(a)〜(l)は、それぞれ本発明の一実施例
を説明するための各工程を示す図であり、(a)〜
(d)及び(g)〜(k)は断面図、(e)、(f)は
工程(d)の基板の表面と裏面の配線を示す平面図、
(l)は、各素子への切断の仕方を示す平面図である。1A to 1L are views showing respective steps for explaining an embodiment of the present invention, respectively.
(D) and (g) to (k) are sectional views, (e) and (f) are plan views showing wiring on the front and back surfaces of the substrate in step (d),
(L) is a plan view showing how to cut each element.
【図2】(a)〜(k)は、それぞれ本発明の他の実施
例を説明するための各工程を示す断面図である。2 (a) to (k) are cross-sectional views showing respective steps for explaining another embodiment of the present invention.
【図3】本発明の一実施例を示す外観斜視図である。FIG. 3 is an external perspective view showing an embodiment of the present invention.
【図4】本発明の原理を説明するための、平行電極のギ
ャップ間距離と火花電圧の関係を示す線図である。FIG. 4 is a diagram showing a relationship between a gap distance between parallel electrodes and a spark voltage for explaining the principle of the present invention.
【図5】本発明の効果を説明するための測定方法を示す
ブロック図である。FIG. 5 is a block diagram showing a measuring method for explaining the effect of the present invention.
【符号の説明】 120.基材 130.銅箔 140.端面接続用パッド 150.静電気保護素子配線部 151.めっき 121.基材 160.空隙形成用の穴 161.空隙 170.エッチング用レジスト 180.端面接続用の穴 181.端面接続用端子 182.切断線 190.めっき[Explanation of Codes] 120. Base material 130. Copper foil 140. End face connection pad 150. Electrostatic protection element wiring section 151. Plating 121. Base material 160. Holes for forming voids 161. Void 170. Etching resist 180. Holes for end face connection 181. End face connection terminal 182. Cutting line 190. Plating
Claims (18)
プ形成ランド(202)と、前記端子部(201)と放電ギャップ
形成ランド(202)を接続する配線部(203)と、これらを支
持する絶縁層(1)からなり、この絶縁層(1)が2つの放電
ギャップ形成ランド(202)の間に介挿されたギャップ層
(101)と、前記1対の放電ギャップ形成ランド(202)と端
子部(201)と配線部(203)とを両面から保護する保護層(1
02)の少なくとも3層の絶縁層からなり、その内壁に前
記ギャップ形成ランド(202)が露出した穴(3)を有し、そ
のギャップ形成ランド(202)がその穴(3)の内壁から突出
していることを特徴とするチップ型静電気保護素子。1. A two terminal part (201), a pair of discharge gap forming lands (202), a wiring part (203) connecting the terminal part (201) and the discharge gap forming land (202), A gap layer comprising an insulating layer (1) that supports these, and the insulating layer (1) is interposed between two discharge gap forming lands (202).
(101), the pair of discharge gap forming lands (202), the terminal portion (201) and the wiring portion (203) from both sides of the protective layer (1
02), which has at least three insulating layers, and has a hole (3) in which the gap forming land (202) is exposed, the gap forming land (202) protruding from the inner wall of the hole (3). A chip-type electrostatic protection element that is characterized by
mの範囲であることを特徴とする請求項1に記載のチッ
プ型静電気保護素子。2. The shortest distance of the discharge gap is 5 to 150 μm.
The chip type electrostatic protection element according to claim 1, wherein the chip type electrostatic protection element is in the range of m.
イミド系樹脂から選択された樹脂であることを特徴とす
る請求項1または2に記載のチップ型静電気保護素子。3. The chip type electrostatic protection device according to claim 1, wherein the gap layer (101) is a resin selected from a fluorine resin and a polyimide resin.
面からの突出高さが、5〜100μmの範囲であること
を特徴とする請求項1〜3のうちいずれかに記載のチッ
プ型静電気保護素子。4. The protrusion height of the gap forming land (202) from the inner wall surface of the hole (3) is in the range of 5 to 100 μm. Chip type static electricity protection element.
程、 b.両面の導体層を選択的にエッチング除去することに
より、1対の放電ギャップ形成ランド(202)と配線部(20
3)とを有する基板を製作する工程、 c.この基板の両面に、保護層(102)となる絶縁材料
と、その外側に金属箔(401)を積層接着する工程、 d.この積層接着物の、配線部(203)の箇所に配線部(20
3)を切断するように、スルーホール(4)をあける工程、 e.金属箔(401)表面全面とスルーホール(4)の穴内壁
を、導体化する工程、 f.端子部(201)を、スルーホール(4)の周囲に、金属箔
(401)の選択的エッチング除去で形成する工程、 g.スルーホール(4)の中心から切断することによっ
て、個々のチップ型静電気保護素子に切り分ける工程、
を含み、かつ、工程aとbの間、または工程bとcの間
に、めっきによって穴(3)の内壁に露出した放電ギャッ
プ形成ランド(202)を、穴(3)内壁面から突出させる工程
を有することを特徴とするチップ型静電気保護素子の製
造法。5. A method according to claim 1, Making holes (3) in the double-sided copper clad laminate, b. By selectively removing the conductor layers on both sides by etching, the pair of discharge gap forming lands (202) and the wiring portion (20
Manufacturing a substrate having 3) and c. A step of laminating and adhering an insulating material which will be the protective layer (102) and a metal foil (401) on the outer side of both sides of this substrate, d. In the laminated adhesive, the wiring part (20
Drilling through holes (4) so as to cut 3), e. A step of converting the entire surface of the metal foil (401) and the inner wall of the through hole (4) into a conductor, f. Place the terminal (201) around the through hole (4) with a metal foil.
Forming by selective etching removal of (401), g. By cutting from the center of the through hole (4), cutting into individual chip type electrostatic protection elements,
And the discharge gap forming land (202) exposed on the inner wall of the hole (3) by plating is protruded from the inner wall surface of the hole (3) between steps a and b or between steps b and c. A method of manufacturing a chip-type electrostatic protection element, which comprises steps.
去することにより、1対の放電ギャップ形成ランド(20
2)と配線部(203)とを有する基板を製作する工程、 i.この基板の両面に保護層(102)となる絶縁層を積層
接着し、穴(3)を開ける工程、を有することを特徴とす
る請求項5に記載のチップ型静電気保護素子の製造法。6. Instead of steps a and b, h. By selectively etching away the conductor layers of the double-sided copper-clad laminate, a pair of discharge gap forming lands (20
Manufacturing a substrate having 2) and a wiring part (203), i. The method for manufacturing a chip-type electrostatic protection element according to claim 5, further comprising a step of laminating and adhering an insulating layer to be a protective layer (102) on both surfaces of the substrate and forming a hole (3).
ギャップ形成ランド(202)と配線部(203)のうち1組の放
電ギャップ形成ランド(202)と配線部(203)を、導体層を
選択的にエッチング除去することにより形成する工程、 k.一対の放電ギャップ形成ランド(202)が向き合うよ
うに対面させ、その間にギャップ層(101)となる絶縁接
着層用基材を介挿させて、積層接着し、基板を作製する
工程、 m.この基板に穴(3)をあける工程、 n.この基板の穴(3)の内壁に露出した放電ギャップ形
成ランド(202)にめっきを行い、内壁面から配線を突出
させる工程、を有することを特徴とする請求項5に記載
のチップ型静電気保護素子の製造法。7. Instead of steps a and b, j. A pair of discharge gap forming lands (202) and a pair of discharge gap forming lands (202) and a pair of discharge gap forming lands (202) and wiring (203) are provided on two single-sided copper clad laminates, respectively. Forming by selectively removing by etching, k. A step of making a pair of discharge gap forming lands (202) face each other so as to face each other, interposing an insulating adhesive layer base material to be the gap layer (101) therebetween, and laminating and adhering the substrate, m. Making holes (3) in this substrate, n. The chip type electrostatic protection according to claim 5, further comprising a step of plating the discharge gap forming land (202) exposed on the inner wall of the hole (3) of the substrate to project the wiring from the inner wall surface. Device manufacturing method.
(102)で塞ぐ工程との間に、穴(3)の内壁に露出したギャ
ップ層(101)を、場合によっては保護層(102)を、形成す
る絶縁層を溶解し得る液に接触させるスミア処理を行な
う工程を追加することを特徴とする請求項5〜7のうち
いずれかに記載のチップ型静電気保護素子の製造法。8. A step of forming a hole (3) and a protective layer for forming the hole (3).
Smear for contacting the gap layer (101) exposed on the inner wall of the hole (3) and, in some cases, the protective layer (102) with a liquid capable of dissolving the insulating layer to be formed during the step of closing with the (102). The method for manufacturing a chip-type electrostatic protection element according to claim 5, further comprising a step of performing treatment.
ガン酸系溶液、クロム酸系溶液のうちから選択されたも
のであることを特徴とする請求項8に記載のチップ型静
電気保護素子の製造法。9. The chip-type static electricity according to claim 8, wherein the liquid capable of dissolving the insulating layer is selected from concentrated sulfuric acid, a permanganate-based solution, and a chromic acid-based solution. Manufacturing method of protective element.
層接着したものであることを特徴とする請求項5〜9の
うちいずれかに記載のチップ型静電気保護素子の製造
法。10. The method for manufacturing a chip-type electrostatic protection device according to claim 5, wherein the copper-clad laminate is an insulating substrate on which a metal foil is laminated and adhered.
は液相めっきによって金属層を形成したものであること
を特徴とする請求項5〜9のうちいずれかに記載のチッ
プ型静電気保護素子の製造法。11. The chip-type electrostatic protection according to claim 5, wherein the copper-clad laminate has an insulating substrate on which a metal layer is formed by vapor-phase or liquid-phase plating. Device manufacturing method.
ッ素系樹脂とポリイミド系樹脂から選択された樹脂であ
ることを特徴とする請求項5〜11のうちいずれかに記
載のチップ型静電気保護素子の製造法。12. The chip type static electricity according to claim 5, wherein the material forming the gap layer (101) is a resin selected from a fluorine resin and a polyimide resin. Manufacturing method of protective element.
ロエチレン樹脂、エチレン/テトラフルオロエチレン共
重合体、テトラフルオロエチレン/ヘキサフルオロプロ
ピレン共重合体、テトラフルオロエチレン/パーフルオ
ロアルコキシエチレン共重合体、フッ素系樹脂を他の有
機樹脂で変性した変性樹脂から選択されたものであるこ
とを特徴とする請求項12に記載のチップ型静電気保護
素子の製造法。13. The fluororesin material is polytetrafluoroethylene resin, ethylene / tetrafluoroethylene copolymer, tetrafluoroethylene / hexafluoropropylene copolymer, tetrafluoroethylene / perfluoroalkoxyethylene copolymer, fluorine. 13. The method for manufacturing a chip-type electrostatic protection element according to claim 12, wherein the resin is selected from a modified resin obtained by modifying a resin based on another organic resin.
2)のギャップ間隔の最短距離が、5〜150μmの範囲
であることを特徴とする請求項5〜12のうちいずれか
に記載のチップ型静電気保護素子の製造法。14. A gap forming land (20) protruding from an inner wall.
The method for manufacturing a chip-type electrostatic protection element according to any one of claims 5 to 12, wherein the shortest distance between the gaps in 2) is in the range of 5 to 150 µm.
において、このときに用いる絶縁材料が、穴(3)内への
流れ込みの少ない低フロー絶縁材料であることを特徴と
する請求項5〜14のうちいずれかに記載のチップ型静
電気保護素子の製造法。15. In the laminating and adhering insulating material after drilling the hole (3), the insulating material used at this time is a low-flow insulating material that hardly flows into the hole (3). The manufacturing method of the chip-type electrostatic protection element according to any one of 5 to 14.
であることを特徴とする請求項15に記載のチップ型静
電気保護素子の製造法。16. The method for manufacturing a chip-type electrostatic protection element according to claim 15, wherein the low-flow insulating material is a thermosoftening resin material.
であることを特徴とする請求項16に記載のチップ型静
電気保護素子の製造法。17. The method for manufacturing a chip-type electrostatic protection element according to claim 16, wherein the thermosoftening resin material is a fluorine resin material.
重合体であることを特徴とする請求項16に記載のチッ
プ型静電気保護素子の製造法。18. The method of manufacturing a chip type electrostatic protection device according to claim 16, wherein the low flow insulating material is a high molecular weight epoxy polymer.
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---|---|---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7235298A Pending JPH0982453A (en) | 1995-04-18 | 1995-09-13 | Chip-form electrostatic protection element and manufacture thereof |
Country Status (1)
Country | Link |
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JP (1) | JPH0982453A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010058715A1 (en) * | 2008-11-21 | 2010-05-27 | 昭和電工株式会社 | Resin composition for filling discharge gap, and electrostatic discharge protector |
KR20170137110A (en) * | 2015-03-17 | 2017-12-12 | 본스인코오포레이티드 | Flat gas discharge tube devices and methods |
-
1995
- 1995-09-13 JP JP7235298A patent/JPH0982453A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010058715A1 (en) * | 2008-11-21 | 2010-05-27 | 昭和電工株式会社 | Resin composition for filling discharge gap, and electrostatic discharge protector |
US8350660B2 (en) | 2008-11-21 | 2013-01-08 | Showa Denko K.K. | Resin composition for filling discharge gap and electrostatic discharge protector |
KR20170137110A (en) * | 2015-03-17 | 2017-12-12 | 본스인코오포레이티드 | Flat gas discharge tube devices and methods |
JP2018512709A (en) * | 2015-03-17 | 2018-05-17 | ボーンズ、インコーポレイテッド | Flat type gas discharge tube device and method |
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