JPH097372A - Semiconductor memory device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリセルが接続され
たビット線間の電圧差を増幅してセルデータをラッチす
るセンスアンプと、データバスとの間に、読出し及び書
込みの両方に使用できるトランスファゲートを接続して
なる半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used for both reading and writing between a sense amplifier which amplifies a voltage difference between bit lines connected to memory cells and latches cell data, and a data bus. The present invention relates to a semiconductor memory device formed by connecting transfer gates.
【０００２】この種の半導体記憶装置は、メモリセルか
ら出力されたセルデータをセンスアンプでラッチするこ
とによりノイズ耐性を高めると共に、センスアンプとデ
ータバスとの間に、読出し及び書込みの両方に使用でき
るトランスファゲートを設けることで、素子数の増加を
抑え、高集積化を実現するというものである。This type of semiconductor memory device enhances noise resistance by latching cell data output from a memory cell with a sense amplifier, and is used for both reading and writing between the sense amplifier and the data bus. By providing a transfer gate that can be used, it is possible to suppress an increase in the number of elements and realize high integration.
【０００３】[0003]
【従来の技術】従来、この種の半導体記憶装置として、
たとえば、図１０に、その要部の構成を概略的に示すダ
イナミック・ランダム・アクセス・メモリ（以下、ＤＲ
ＡＭという）が知られている。2. Description of the Related Art Conventionally, as a semiconductor memory device of this type,
For example, FIG. 10 shows a dynamic random access memory (hereinafter, referred to as DR
AM) is known.
【０００４】図１０中、１、２はメモリセルが配列され
たメモリセル列、ＢＬA、／ＢＬAはメモリセル列１のメ
モリセルが接続されているビット線、ＢＬB、／ＢＬBは
メモリセル列２のメモリセルが接続されているビット線
である。In FIG. 10, 1 and 2 are memory cell columns in which memory cells are arranged, BL A and / BL A are bit lines to which the memory cells in the memory cell column 1 are connected, and BL B and / BL B are It is a bit line to which the memory cells of the memory cell column 2 are connected.
【０００５】また、３はビット線ＢＬA、／ＢＬAのプリ
チャージを行うビット線リセット・ショート回路、４は
ビット線ＢＬB、／ＢＬBのプリチャージを行うビット線
リセット・ショート回路である。Reference numeral 3 is a bit line reset / short circuit for precharging the bit lines BL A and / BL A , and 4 is a bit line reset / short circuit for precharging the bit lines BL B and / BL B. .
【０００６】また、５はフリップフロップ回路からなる
センスアンプであり、６はｎＭＯＳトランジスタからな
るプルダウン回路を構成するｎＭＯＳ部、７はｐＭＯＳ
トランジスタからなるプルアップ回路を構成するｐＭＯ
Ｓ部である。Reference numeral 5 is a sense amplifier composed of a flip-flop circuit, 6 is an nMOS portion forming a pull-down circuit composed of nMOS transistors, and 7 is a pMOS.
PMO forming a pull-up circuit composed of transistors
It is part S.
【０００７】また、８はビット線ＢＬA、／ＢＬAをセン
スアンプ５に接続するビット線トランスファ回路、９は
ビット線ＢＬB、／ＢＬBをセンスアンプ５に接続するビ
ット線トランスファ回路、１０はセンスアンプ５と後述
するデータバスＤＢ、／ＤＢとを接続するトランスファ
ゲートである。Further, 8 is a bit line transfer circuit which connects the bit lines BL A and / BL A to the sense amplifier 5, 9 is a bit line transfer circuit which connects the bit lines BL B and / BL B to the sense amplifier 5, 10 Is a transfer gate that connects the sense amplifier 5 and data buses DB and / DB described later.
【０００８】また、図１１は、図１０に示す従来のＤＲ
ＡＭのセンスアンプ５などの部分の回路構成を示すと共
に、読出し時の動作を説明するための概略的レイアウト
図である。FIG. 11 shows a conventional DR shown in FIG.
FIG. 6 is a schematic layout diagram showing a circuit configuration of a portion such as an AM sense amplifier 5 and an operation at the time of reading.
【０００９】図１１中、メモリセル列１において、ＷＬ
１は代表的に示すワード線、１２は代表的に示すメモリ
セルであり、１３は電荷蓄積用のキャパシタ、いわゆ
る、セルキャパシタ、１４は電荷入出力制御用のｎＭＯ
Ｓトランジスタ、いわゆる、セルトランジスタである。In FIG. 11, in the memory cell column 1, WL
Reference numeral 1 is a representative word line, 12 is a representative memory cell, 13 is a charge storage capacitor, a so-called cell capacitor, and 14 is an nMO for charge input / output control.
The S transistor is a so-called cell transistor.
【００１０】また、ビット線トランスファ回路８におい
て、１５、１６はビット線トランスファ制御信号ＢＬＴ
Aにより導通（以下、主としてＯＮと記す）、非導通
（以下、主としてＯＦＦと記す）が制御されるｎＭＯＳ
トランジスタである。Further, in the bit line transfer circuit 8, 15 and 16 are bit line transfer control signals BLT.
Conducted by A (hereinafter, mainly referred to as ON), the non-conductive (hereinafter, mainly referred to as OFF) nMOS which is controlled
It is a transistor.
【００１１】また、ビット線トランスファ回路９におい
て、１７、１８はビット線トランスファ制御信号ＢＬＴ
BによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。Further, in the bit line transfer circuit 9, 17 and 18 are bit line transfer control signals BLT.
It is an nMOS transistor whose ON / OFF is controlled by B.
【００１２】また、センスアンプ５のｎＭＯＳ部６にお
いて、１９、２０はｎＭＯＳトランジスタであり、ｐＭ
ＯＳ部７において、２１、２２はｐＭＯＳトランジスタ
である。Further, in the nMOS portion 6 of the sense amplifier 5, 19 and 20 are nMOS transistors and have pM
In the OS section 7, 21 and 22 are pMOS transistors.
【００１３】また、２３はセンスアンプ５を駆動するセ
ンスアンプ駆動回路であり、２４は接地電圧ＶＳＳを供
給するＶＳＳ接地線、２５はラッチイネーブル信号ＬＥ
ＸにによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジ
スタ、２６は電源電圧ＶＣＣを供給するＶＣＣ電源線、
２７はラッチイネーブル信号ＬＥＺによりＯＮ、ＯＦＦ
が制御されるｐＭＯＳトランジスタである。Reference numeral 23 is a sense amplifier driving circuit for driving the sense amplifier 5, 24 is a VSS ground line for supplying the ground voltage VSS, and 25 is a latch enable signal LE.
An nMOS transistor whose ON / OFF is controlled by X, 26 is a VCC power supply line for supplying a power supply voltage VCC,
27 is turned on and off by the latch enable signal LEZ
Are pMOS transistors to be controlled.
【００１４】また、トランスファゲート１０において、
２８、２９はトランスファ制御信号ＣＬ１によりＯＮ、
ＯＦＦが制御されるｎＭＯＳトランジスタである。In the transfer gate 10,
28 and 29 are turned on by the transfer control signal CL1,
It is an nMOS transistor whose OFF is controlled.
【００１５】また、ＤＢ、／ＤＢはセンスアンプ５を含
む複数のセンスアンプに共用されるデータバス、３０は
ＶＣＣ電源線、３１、３２はデータバスＤＢ、／ＤＢの
負荷をなすｐＭＯＳトランジスタである。Further, DB and / DB are data buses shared by a plurality of sense amplifiers including the sense amplifier 5, 30 is a VCC power supply line, and 31 and 32 are pMOS transistors serving as loads on the data buses DB and / DB. .
【００１６】また、３３はトランスファゲート１０のｎ
ＭＯＳトランジスタ２８と、センスアンプ５のｎＭＯＳ
部６のｎＭＯＳトランジスタ１９との間の配線抵抗を示
している。Further, 33 is n of the transfer gate 10.
MOS transistor 28 and nMOS of sense amplifier 5
The wiring resistance between the nMOS transistor 19 of the part 6 is shown.
【００１７】ここに、図１２は、このＤＲＡＭの読出し
時の動作を説明するための波形図であり、メモリセル１
２に論理「０」が記憶され、メモリセル１２のセルノー
ドがＬレベルとされている場合において、このメモリセ
ル１２が選択される場合を例にしている。FIG. 12 is a waveform diagram for explaining the read operation of the DRAM.
The case where the logic "0" is stored in 2 and the cell node of the memory cell 12 is at the L level is selected as an example.
【００１８】即ち、このＤＲＡＭにおいては、スタンバ
イ時には、波形の図示は省略するが、ビット線トランス
ファ制御信号ＢＬＴA、ＢＬＴB＝Ｈレベルとされ、ビッ
ト線トランスファ回路８、９においては、ｎＭＯＳトラ
ンジスタ１５〜１８＝ＯＮとされている。That is, in the DRAM, the bit line transfer control signals BLT A and BLT B are set to the H level, although the waveforms are omitted in the standby state, and the nMOS transistor 15 in the bit line transfer circuits 8 and 9 is set. -18 = ON.
【００１９】また、ラッチイネーブル信号ＬＥＸ＝Ｌレ
ベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとされ、
センスアンプ駆動回路２３においては、ｎＭＯＳトラン
ジスタ２５＝ＯＦＦ、ｐＭＯＳトランジスタ２７＝ＯＦ
Ｆとされ、センスアンプ５は、非活性状態とされてい
る。Further, the latch enable signal LEX = L level and the latch enable signal LEZ = H level are set,
In the sense amplifier drive circuit 23, nMOS transistor 25 = OFF, pMOS transistor 27 = OF
F, and the sense amplifier 5 is inactive.
【００２０】また、ビット線リセット・ショート回路
３、４は、活性状態とされ、ビット線ＢＬA、／ＢＬA、
ＢＬB、／ＢＬBは、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２にプリチャージされている。Further, the bit line reset / short circuits 3 and 4 are activated, and the bit lines BL A , / BL A ,
BL B and / BL B are the precharge voltage VPR = VCC /
Precharged to 2.
【００２１】また、トランスファ制御信号ＣＬ１＝Ｌレ
ベルとされ、トランスファゲート１０においては、ｎＭ
ＯＳトランジスタ２８、２９＝ＯＦＦとされ、データバ
スＤＢ、／ＤＢ＝ＶＣＣとされている。Further, the transfer control signal CL1 is set to L level, and nM is set in the transfer gate 10.
The OS transistors 28, 29 are turned off, and the data buses DB, / DB = VCC.
【００２２】このスタンバイ状態から読出し状態とさ
れ、メモリセル１２の選択が行われる場合には、ビット
線トランスファ制御信号ＢＬＴB＝Ｌレベルとされ、ビ
ット線トランスファ回路９においては、ｎＭＯＳトラン
ジスタ１７、１８＝ＯＦＦとされ、ビット線ＢＬB、／
ＢＬBのセンスアンプ５に対する接続が遮断される。When the memory cell 12 is selected from the standby state and the memory cell 12 is selected, the bit line transfer control signal BLT B is set to the L level, and in the bit line transfer circuit 9, the nMOS transistors 17 and 18 are set. = OFF, bit line BL B , /
The connection of BL B to the sense amplifier 5 is cut off.
【００２３】なお、ビット線トランスファ回路８におい
ては、ビット線トランスファ制御信号ＢＬＴA＝Ｈレベ
ルが維持され、ｎＭＯＳトランジスタ１５、１６＝ＯＮ
の状態が維持される。In the bit line transfer circuit 8, the bit line transfer control signal BLT A = H level is maintained and the nMOS transistors 15 and 16 = ON.
Is maintained.
【００２４】また、ビット線リセット・ショート回路３
は非活性状態とされ、プリチャージ電圧ＶＰＲを供給す
るＶＰＲ電圧線（図示せず）と、ビット線ＢＬA、／Ｂ
ＬAとの接続が遮断される。The bit line reset / short circuit 3
Are inactivated, and the VPR voltage line (not shown) for supplying the precharge voltage VPR and the bit lines BL A , / B
The connection with L A is cut off.
【００２５】そして、ワード線ＷＬ１の電圧が立ち上げ
られ、メモリセル１２のセルトランジスタ１４＝ＯＮと
され、セルキャパシタ１３がビット線ＢＬAに接続され
る。Then, the voltage of the word line WL1 is raised, the cell transistor 14 of the memory cell 12 is turned ON, and the cell capacitor 13 is connected to the bit line BL A.
【００２６】この結果、プリチャージによってビット線
ＢＬAに蓄積されている電荷がセルトランジスタ１４を
介してセルキャパシタ１３に僅かに引き抜かれ、ビット
線ＢＬAの電圧は、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２から僅かに下降する。As a result, the charges accumulated in the bit line BL A due to the precharge are slightly extracted to the cell capacitor 13 via the cell transistor 14, and the voltage of the bit line BL A becomes the precharge voltage VPR = VCC /
A slight drop from 2.
【００２７】続いて、ラッチイネーブル信号ＬＥＸ＝Ｈ
レベル、ラッチイネーブル信号ＬＥＺ＝Ｌレベルとさ
れ、センスアンプ駆動回路２３においては、ｎＭＯＳト
ランジスタ２５＝ＯＮ、ｐＭＯＳトランジスタ２７＝Ｏ
Ｎとされる。Then, the latch enable signal LEX = H
Level, latch enable signal LEZ = L level, and in the sense amplifier drive circuit 23, nMOS transistor 25 = ON, pMOS transistor 27 = O
N.
【００２８】この結果、センスアンプ５においては、ｎ
ＭＯＳ部６のｎＭＯＳトランジスタ１９、２０のソース
に接地電圧ＶＳＳが供給されると共に、ｐＭＯＳ部７の
ｐＭＯＳトランジスタ２１、２２のソースに電源電圧Ｖ
ＣＣが供給され、センスアンプ５は、活性状態とされ
る。As a result, in the sense amplifier 5, n
The ground voltage VSS is supplied to the sources of the nMOS transistors 19 and 20 of the MOS section 6, and the power supply voltage V is supplied to the sources of the pMOS transistors 21 and 22 of the pMOS section 7.
CC is supplied, and the sense amplifier 5 is activated.
【００２９】ここに、ビット線ＢＬAの電圧は、ＶＣＣ
／２よりも僅かに低い電圧とされ、ビット線／ＢＬAの
電圧は、ＶＣＣ／２とされているので、センスアンプ５
においては、ｎＭＯＳトランジスタ１９がｎＭＯＳトラ
ンジスタ２０よりも相対的にＯＮに近い状態になると共
に、ｐＭＯＳトランジスタ２２がｐＭＯＳトランジスタ
２１よりも相対的にＯＮに近い状態となる。Here, the voltage of the bit line BL A is VCC
The voltage of the bit line / BL A is set to VCC / 2, which is slightly lower than / 2.
In the above, the nMOS transistor 19 is relatively closer to ON than the nMOS transistor 20, and the pMOS transistor 22 is relatively closer to ON than the pMOS transistor 21.
【００３０】この結果、ビット線ＢＬAの電荷は、ｎＭ
ＯＳトランジスタ１９、２５を介してＶＳＳ接地線２４
に引き抜かれ、ビット線ＢＬAの電圧は、接地電圧ＶＳ
Ｓに向かって下降する。As a result, the charge on the bit line BL A is nM.
VSS ground line 24 via OS transistors 19 and 25
And the voltage of the bit line BL A is pulled to the ground voltage VS.
It descends toward S.
【００３１】他方、ビット線／ＢＬAに対しては、ＶＣ
Ｃ電源線２６からｐＭＯＳトランジスタ２７、２２を介
して電荷が供給され、ビット線／ＢＬAの電圧は、電源
電圧ＶＣＣに向かって上昇する。On the other hand, for the bit line / BL A , VC
Electric charges are supplied from the C power supply line 26 via the pMOS transistors 27 and 22, and the voltage of the bit line / BL A rises toward the power supply voltage VCC.
【００３２】その後、ビット線／ＢＬAと、ビット線Ｂ
ＬAとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。After that, the bit line / BL A and the bit line B
The transfer control signal CL1 is raised toward the H level at the timing when the voltage difference between the L A and the L A expands to VCC / 2.
【００３３】この場合には、図１１に示すように、デー
タバスＤＢからｎＭＯＳトランジスタ２８、１９、２５
を介してＶＳＳ接地線２４に電流ｉが流れ、データバス
ＤＢの電圧は電源電圧ＶＣＣよりも低い電圧となるが、
データバス／ＤＢからｎＭＯＳトランジスタ２９を介し
て電流が流れることはなく、データバス／ＤＢの電圧は
電源電圧ＶＣＣに維持されるので、これらデータバスＤ
Ｂ、／ＤＢの電圧差がデータバッファを介して検出され
ることにより、データの読出しが行われることになる。In this case, as shown in FIG. 11, from the data bus DB to the nMOS transistors 28, 19, 25.
A current i flows through the VSS ground line 24 through the line and the voltage of the data bus DB becomes lower than the power supply voltage VCC.
No current flows from the data bus / DB through the nMOS transistor 29, and the voltage of the data bus / DB is maintained at the power supply voltage VCC.
When the voltage difference between B and / DB is detected via the data buffer, the data is read.
【００３４】ここに、図１１に示すように、データバス
ＤＢからｎＭＯＳトランジスタ２８、１９、２５を介し
てＶＳＳ接地線２４に電流ｉが流れる場合、ｎＭＯＳト
ランジスタ２８、１９間の配線抵抗３３によってビット
線ＢＬAの電圧が上昇してしまう。Here, as shown in FIG. 11, when a current i flows from the data bus DB to the VSS ground line 24 via the nMOS transistors 28, 19, 25, the bit is generated by the wiring resistance 33 between the nMOS transistors 28, 19. The voltage on line BL A will rise.
【００３５】また、この結果、ｎＭＯＳトランジスタ２
０のゲート電圧が上昇してしまうことから、ビット線／
ＢＬAからｎＭＯＳトランジスタ２０、２５を介してＶ
ＳＳ接地線２４に電流が流れ、ビット線／ＢＬAの電圧
が下降してしまう。As a result, the nMOS transistor 2
Since the gate voltage of 0 rises,
V from BL A via nMOS transistors 20 and 25
A current flows through the SS ground line 24 and the voltage of the bit line / BL A drops.
【００３６】その後、トランスファ制御信号ＣＬ１＝Ｌ
レベル、ｎＭＯＳトランジスタ２８、２９＝ＯＦＦとさ
れ、ビット線ＢＬAの電荷は、ｎＭＯＳトランジスタ１
９、２５を介してＶＳＳ接地線２４に引き抜かれ、ビッ
ト線ＢＬAの電圧は、接地電圧ＶＳＳに下降する。After that, the transfer control signal CL1 = L
The level, the nMOS transistors 28 and 29 are turned off, and the charge of the bit line BL A is
It is pulled out to the VSS ground line 24 via 9 and 25, and the voltage of the bit line BL A drops to the ground voltage VSS.
【００３７】他方、ビット線／ＢＬAに対しては、ＶＣ
Ｃ電源線２６からｐＭＯＳトランジスタ２７、２２を介
して電荷が供給され、ビット線／ＢＬAの電圧は、電源
電圧ＶＣＣに上昇する。On the other hand, for the bit line / BL A , VC
Electric charges are supplied from the C power supply line 26 via the pMOS transistors 27 and 22, and the voltage of the bit line / BL A rises to the power supply voltage VCC.
【００３８】その後、ワード線ＷＬ１の電圧が立ち下げ
られ、セルトランジスタ１４＝ＯＦＦとされ、メモリセ
ル１２においては、セルキャパシタ１３とビット線ＢＬ
Aとが非接続とされる。After that, the voltage of the word line WL1 is lowered, the cell transistor 14 is turned off, and in the memory cell 12, the cell capacitor 13 and the bit line BL.
A is disconnected.
【００３９】そして、スタンバイ状態とされる場合に
は、ラッチイネーブル信号ＬＥＸ＝Ｌレベル、ラッチイ
ネーブル信号ＬＥＺ＝Ｈレベルとされ、ｎＭＯＳトラン
ジスタ２５＝ＯＦＦ、ｐＭＯＳトランジスタ２７＝ＯＦ
Ｆとされ、センスアンプ５は、非活性状態とされる。In the standby state, the latch enable signal LEX = L level, the latch enable signal LEZ = H level, the nMOS transistor 25 = OFF, the pMOS transistor 27 = OF.
F, and the sense amplifier 5 is deactivated.
【００４０】また、ビット線リセット・ショート回路３
が活性状態とされ、ビット線ＢＬA、／ＢＬAがプリチャ
ージ電圧ＶＰＲ＝ＶＣＣ／２にプリチャージされると共
に、ビット線トランスファ制御信号ＢＬＴB＝Ｈレベル
とされ、ビット線トランスファ回路９においては、ｎＭ
ＯＳトランジスタ１７、１８＝ＯＮとされる。The bit line reset / short circuit 3
Is activated, the bit lines BL A and / BL A are precharged to the precharge voltage VPR = VCC / 2, and the bit line transfer control signal BLT B = H level is set. In the bit line transfer circuit 9, , NM
The OS transistors 17 and 18 are turned on.
【００４１】また、書込みは、データバスＤＢ、／ＤＢ
がｎＭＯＳトランジスタ２８、２９を介してセンスアン
プ５に接続され、書込みアンプ（図示せず）により、セ
ンスアンプ５にラッチされているデータを反転させるこ
とにより行われる。Further, for writing, the data buses DB, / DB
Is connected to the sense amplifier 5 through the nMOS transistors 28 and 29, and the write amplifier (not shown) inverts the data latched in the sense amplifier 5.
【００４２】このＤＲＡＭによれば、トランスファゲー
ト１０をｎＭＯＳ部６とｐＭＯＳ部７との間に配置させ
ているので、センスアンプ５にラッチされているデータ
を反転させる速度を速めることができ、書込みの高速化
を図ることができる。According to this DRAM, since the transfer gate 10 is arranged between the nMOS section 6 and the pMOS section 7, the speed of inverting the data latched in the sense amplifier 5 can be increased and the write operation can be performed. Can be speeded up.
【００４３】[0043]
【発明が解決しようとする課題】しかし、このＤＲＡＭ
においては、ｎＭＯＳトランジスタ２８、１９間の配線
が長く、ｎＭＯＳトランジスタ２８、１９間の配線抵抗
３３が大きくなり、読出し時、たとえば、図１１に示す
ように、データバスＤＢからｎＭＯＳトランジスタ２
８、１９、２５を介してＶＳＳ接地線２４に電流ｉが流
れる場合、センスアンプ５内のデータがディスターブを
受け、ビット線ＢＬAの電圧が大きく上昇すると共に、
ビット線／ＢＬAの電圧が大きく下降してしまう。However, this DRAM
, The wiring between the nMOS transistors 28 and 19 is long, and the wiring resistance 33 between the nMOS transistors 28 and 19 is large, and at the time of reading, for example, from the data bus DB to the nMOS transistor 2 as shown in FIG.
When the current i flows through the VSS ground line 24 via 8, 19, 25, the data in the sense amplifier 5 is disturbed, and the voltage of the bit line BL A rises greatly,
The voltage on the bit line / BL A drops significantly.
【００４４】このため、セルデータ読出し後、トランス
ファ制御信号ＣＬ１＝Ｌレベル、ｎＭＯＳトランジスタ
２８、２９＝ＯＦＦとし、センスアンプ５により、ビッ
ト線ＢＬAの電圧＝ＶＳＳ、ビット線／ＢＬAの電圧＝Ｖ
ＣＣとされるまでは、ワード線ＷＬ１の電圧をＬレベル
に下げることができず、セルデータの再書込みの高速化
を図ることができないという問題点があった。Therefore, after reading the cell data, the transfer control signal CL1 = L level, the nMOS transistors 28 and 29 = OFF, and the sense amplifier 5 causes the voltage of the bit line BL A = VSS and the voltage of the bit line / BL A = V
Until CC is set, there is a problem that the voltage of the word line WL1 cannot be lowered to the L level and the rewriting of cell data cannot be speeded up.
【００４５】また、このディスターブの影響は、動作電
圧の低電圧化が進むにつれて拡大化することになるの
で、このＤＲＡＭの構成では、動作電圧の低電圧化を図
ることができないという問題点もあった。Further, since the influence of this disturbance is magnified as the operating voltage is lowered, there is a problem that the operating voltage cannot be lowered in the structure of this DRAM. It was
【００４６】本発明は、かかる点に鑑み、書込みの高速
化を図ることができると共に、読出し時、センスアンプ
内のデータが受けるディスターブを小さくすることがで
きるようにし、選択したメモリセルを非選択とするまで
の時間を短くすることによるセルデータの再書込みの高
速化を図ると共に、動作電圧の低電圧化を図ることがで
きるようにした半導体記憶装置を提供することを目的と
する。In view of the above point, the present invention makes it possible to speed up writing, reduce the disturbance received by the data in the sense amplifier at the time of reading, and unselect the selected memory cell. It is an object of the present invention to provide a semiconductor memory device capable of speeding up the rewriting of cell data by shortening the time until the above, and lowering the operating voltage.
【００４７】[0047]
【課題を解決するための手段】本発明による半導体記憶
装置は、メモリセルが接続されてなるデータ転送路をな
す第１、第２の配線間の電圧差を増幅してセルデータを
ラッチするセンスアンプと、このセンスアンプとデータ
転送路をなす第３、第４の配線とを接続する第１、第２
のスイッチ素子からなるトランスファゲートとを有して
なる半導体記憶装置において、センスアンプは、第１、
第２の配線の延在方向に対して、第１のプルダウン回路
と、プルアップ回路と、第２のプルダウン回路とを順に
配置して構成し、第１のスイッチ素子は、第１のプルダ
ウン回路とプルアップ回路との間に配置し、第２のスイ
ッチ素子は、プルアップ回路と第２のプルダウン回路と
の間に配置するというものである。A semiconductor memory device according to the present invention is a sense for amplifying a voltage difference between first and second wirings forming a data transfer path to which memory cells are connected and latching cell data. First and second amplifiers connecting the sense amplifier and third and fourth wirings forming a data transfer path
In the semiconductor memory device having a transfer gate formed of the switch element of
A first pull-down circuit, a pull-up circuit, and a second pull-down circuit are arranged in this order in the extending direction of the second wiring, and the first switch element is the first pull-down circuit. And the pull-up circuit, and the second switch element is placed between the pull-up circuit and the second pull-down circuit.
【００４８】[0048]
【作用】本発明においては、トランスファゲートを構成
する第１のスイッチ素子は、第１のプルダウン回路とプ
ルアップ回路との間に配置し、第２のスイッチ素子は、
プルアップ回路と第２のプルダウン回路との間に配置す
るとしているので、書込み時、センスアンプにラッチさ
れているデータを反転させる速度を速めることができ
る。In the present invention, the first switch element forming the transfer gate is arranged between the first pull-down circuit and the pull-up circuit, and the second switch element is
Since it is arranged between the pull-up circuit and the second pull-down circuit, the speed of inverting the data latched in the sense amplifier at the time of writing can be increased.
【００４９】また、第１のスイッチ素子と第１のプルダ
ウン回路との間の電流路を短くし、その抵抗を小さくす
ることができると共に、第２のスイッチ素子と第２のプ
ルダウン回路との間の電流路を短くし、その抵抗を小さ
くすることができるので、読出し時にセンスアンプ内の
データが受けるディスターブを小さくすることができ
る。Further, the current path between the first switch element and the first pull-down circuit can be shortened to reduce the resistance thereof, and at the same time, between the second switch element and the second pull-down circuit. Since the current path can be shortened and the resistance thereof can be reduced, the disturbance received by the data in the sense amplifier at the time of reading can be reduced.
【００５０】[0050]
【実施例】以下、図１〜図９を参照して、本発明の第１
実施例及び第２実施例について、本発明をＤＲＡＭに適
用した場合を例にして説明する。なお、図１、図２、図
４、図６、図７、図９において、図１０、図１１に対応
する部分には、同一符号を付し、その重複説明は省略す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first embodiment of the present invention will be described below with reference to FIGS.
The embodiment and the second embodiment will be described by taking the case where the present invention is applied to a DRAM as an example. 1, FIG. 2, FIG. 4, FIG. 6, FIG. 7, and FIG. 9, the parts corresponding to FIG. 10 and FIG.
【００５１】第１実施例・・図１〜図５ 図１は本発明の第１実施例の要部の構成を概略的に示す
レイアウト図であり、この第１実施例においては、図１
０、図１１に示す従来のＤＲＡＭが設けるセンスアンプ
５及びセンスアンプ駆動回路２３と回路構成の異なるセ
ンスアンプ３５及び後述するセンスアンプ駆動回路が設
けられている。First Embodiment FIG. 1 to FIG. 5 FIG. 1 is a layout diagram schematically showing the structure of a main part of the first embodiment of the present invention. In the first embodiment, FIG.
0, the sense amplifier 5 and the sense amplifier drive circuit 23 provided in the conventional DRAM shown in FIG. 11 are different from the sense amplifier 35, and the sense amplifier drive circuit described later is provided.
【００５２】また、図１０に示す従来のＤＲＡＭが設け
るトランスファゲート１０と回路構成は同一であるが、
レイアウトの異なるトランスファゲート３６が設けられ
ており、その他については、図１０に示す従来のＤＲＡ
Ｍと同様に構成されている。The circuit structure is the same as that of the transfer gate 10 provided in the conventional DRAM shown in FIG.
Transfer gates 36 having different layouts are provided, and the others are the same as the conventional DRA shown in FIG.
It is constructed similarly to M.
【００５３】ここに、センスアンプ３５において、３
７、３８はｎＭＯＳトランジスタからなるプルダウン回
路を構成するｎＭＯＳ部、３９はｐＭＯＳトランジスタ
からなるプルアップ回路を構成するｐＭＯＳ部である。Here, in the sense amplifier 35, 3
Reference numerals 7 and 38 denote an nMOS portion forming a pull-down circuit formed of nMOS transistors, and 39 indicates a pMOS portion forming a pull-up circuit formed of pMOS transistors.
【００５４】また、トランスファゲート３６において、
４０、４１はスイッチ素子をなすｎＭＯＳトランジスタ
である。In the transfer gate 36,
Reference numerals 40 and 41 are nMOS transistors which form a switching element.
【００５５】即ち、この第１実施例では、センスアンプ
３５は、ビット線ＢＬA、／ＢＬA、ＢＬB、／ＢＬBの延
在方向に対して、ｎＭＯＳ部３７と、ｐＭＯＳ部３９
と、ｎＭＯＳ部３８とを順に配置して構成されている。That is, in the first embodiment, the sense amplifier 35 has the nMOS section 37 and the pMOS section 39 in the extending direction of the bit lines BL A , / BL A , BL B , / BL B.
And an nMOS section 38 are sequentially arranged.
【００５６】そして、トランスファゲート３６を構成す
る一方のｎＭＯＳトランジスタ４０は、ｎＭＯＳ部３７
とｐＭＯＳ部３９との間に配置され、トランスファゲー
ト３６を構成する他方のｎＭＯＳトランジスタ４１は、
ｐＭＯＳ部３９とｎＭＯＳ部３８との間に配置されてい
る。One of the nMOS transistors 40 forming the transfer gate 36 is connected to the nMOS section 37.
And the other nMOS transistor 41 which is arranged between the pMOS section 39 and the pMOS section 39 and constitutes the transfer gate 36,
It is arranged between the pMOS section 39 and the nMOS section 38.
【００５７】また、図２は、この第１実施例のセンスア
ンプ３５などの部分の回路構成を示すと共に、読出し時
の動作を説明するための概略的レイアウト図である。Further, FIG. 2 is a schematic layout diagram for showing a circuit configuration of a portion such as the sense amplifier 35 of the first embodiment and for explaining an operation at the time of reading.
【００５８】図２中、ｎＭＯＳ部３７において、４５は
ビット線ＢＬA、ＢＬBの電圧のプルダウンに使用される
ｎＭＯＳトランジスタ、４６はビット線／ＢＬA、／Ｂ
ＬBの電圧のプルダウンに使用されるｎＭＯＳトランジ
スタである。In FIG. 2, in the nMOS portion 37, 45 is an nMOS transistor used for pulling down the voltage of the bit lines BL A and BL B , and 46 is the bit lines / BL A and / B.
An nMOS transistor used for pulling down the voltage of L B.
【００５９】また、ｎＭＯＳ部３８において、４７はビ
ット線ＢＬA、ＢＬBの電圧のプルダウンに使用されるｎ
ＭＯＳトランジスタ、４８はビット線／ＢＬA、／ＢＬB
の電圧のプルダウンに使用されるｎＭＯＳトランジスタ
である。Further, in the nMOS section 38, 47 is used for pulling down the voltage of the bit lines BL A and BL B.
MOS transistors, 48 are bit lines / BL A , / BL B
It is an nMOS transistor used for pulling down the voltage of.
【００６０】また、ｐＭＯＳ部３９において、４９はビ
ット線ＢＬA、ＢＬBの電圧のプルアップに使用されるｐ
ＭＯＳトランジスタ、５０はビット線／ＢＬA、／ＢＬB
の電圧のプルアップに使用されるｐＭＯＳトランジスタ
である。In the pMOS section 39, 49 is a p-type transistor used for pulling up the voltages of the bit lines BL A and BL B.
MOS transistor, 50 is a bit line / BL A , / BL B
Is a pMOS transistor used for pulling up the voltage of.
【００６１】ここに、ｎＭＯＳ部３７においては、ビッ
ト線ＢＬA、ＢＬBの電圧のプルダウンに使用されるｎＭ
ＯＳトランジスタ４５がｐＭＯＳ部３９側に位置するよ
うに配置され、ｎＭＯＳ部３８においては、ビット線／
ＢＬA、／ＢＬBの電圧のプルダウンに使用されるｎＭＯ
Ｓトランジスタ４８がｐＭＯＳ部３９側に位置するよう
に配置されている。Here, in the nMOS section 37, the nM used for pulling down the voltage of the bit lines BL A and BL B.
The OS transistor 45 is arranged so as to be located on the pMOS section 39 side, and in the nMOS section 38, the bit line /
NMO used for pulling down the voltage of BL A , / BL B
The S transistor 48 is arranged so as to be located on the pMOS section 39 side.
【００６２】また、５１はセンスアンプ３５を駆動する
センスアンプ駆動回路であり、５２はＶＳＳ接地線、５
３はラッチイネーブル信号ＬＥＸによりＯＮ、ＯＦＦが
制御されるｎＭＯＳトランジスタ、５４はＶＳＳ接地
線、５５はラッチイネーブル信号ＬＥＸによりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタ、５６はＶＣＣ
電源線、５７はラッチイネーブル信号ＬＥＺによりＯ
Ｎ、ＯＦＦが制御されるｐＭＯＳトランジスタである。Reference numeral 51 is a sense amplifier drive circuit for driving the sense amplifier 35, and 52 is a VSS ground line, 5
Reference numeral 3 is an nMOS transistor whose ON / OFF is controlled by the latch enable signal LEX, 54 is a VSS ground line, and 55 is ON / O by the latch enable signal LEX.
NMOS transistor whose FF is controlled, 56 is VCC
The power supply line 57 is turned off by the latch enable signal LEZ.
This is a pMOS transistor whose N and OFF are controlled.
【００６３】また、トランスファゲート３６において、
ｎＭＯＳトランジスタ４０は、ドレインをデータバスＤ
Ｂに接続され、ソースをｎＭＯＳトランジスタ４５のド
レインとｐＭＯＳトランジスタ４９のドレインとの間に
接続されている。In the transfer gate 36,
The nMOS transistor 40 has a drain connected to the data bus D.
It is connected to B and its source is connected between the drain of the nMOS transistor 45 and the drain of the pMOS transistor 49.
【００６４】即ち、ｎＭＯＳトランジスタ４０、４５間
の配線が短くなり、ｎＭＯＳトランジスタ４０、４５間
の配線抵抗が小さくなると共に、ｎＭＯＳトランジスタ
４０、４７間の配線が長くなり、ｎＭＯＳトランジスタ
４０、４７間の配線抵抗が大きくなるようにレイアウト
されている。That is, the wiring between the nMOS transistors 40 and 45 becomes short, the wiring resistance between the nMOS transistors 40 and 45 becomes small, the wiring between the nMOS transistors 40 and 47 becomes long, and the wiring between the nMOS transistors 40 and 47 becomes long. The layout is such that the wiring resistance is high.
【００６５】また、ｎＭＯＳトランジスタ４１は、ドレ
インをデータバス／ＤＢに接続され、ソースをｐＭＯＳ
トランジスタ５０のドレインとｎＭＯＳトランジスタ４
８のドレインとの間に接続されている。The nMOS transistor 41 has a drain connected to the data bus / DB and a source connected to the pMOS.
The drain of the transistor 50 and the nMOS transistor 4
8 drain.
【００６６】即ち、ｎＭＯＳトランジスタ４１、４８間
の配線が短くなり、ｎＭＯＳトランジスタ４１、４８間
の配線抵抗が小さくなると共に、ｎＭＯＳトランジスタ
４１、４６間の配線が長くなり、ｎＭＯＳトランジスタ
４１、４６間の配線抵抗が大きくなるようにレイアウト
されている。That is, the wiring between the nMOS transistors 41 and 48 becomes short, the wiring resistance between the nMOS transistors 41 and 48 becomes small, the wiring between the nMOS transistors 41 and 46 becomes long, and the wiring between the nMOS transistors 41 and 46 becomes long. The layout is such that the wiring resistance is high.
【００６７】また、図３は、この第１実施例の読出し時
の動作を説明するための波形図であり、図２に示すよう
に、メモリセル１２に論理「０」が記憶され、メモリセ
ル１２のセルノードがＬレベルとされている場合におい
て、このメモリセル１２が選択された場合を示してい
る。FIG. 3 is a waveform diagram for explaining the read operation of the first embodiment. As shown in FIG. 2, the memory cell 12 stores the logic "0" and the memory cell 12 stores the logic "0". This shows a case where the memory cell 12 is selected when the 12 cell nodes are at the L level.
【００６８】即ち、この第１実施例においては、スタン
バイ時には、波形の図示は省略するが、ビット線トラン
スファ制御信号ＢＬＴA、ＢＬＴB＝Ｈレベルとされ、ビ
ット線トランスファ回路８、９においては、ｎＭＯＳト
ランジスタ１５〜１８＝ＯＮとされている。That is, in the first embodiment, the bit line transfer control signals BLT A and BLT B are set to the H level in the standby mode, though the waveforms are omitted, and the bit line transfer circuits 8 and 9 The nMOS transistors 15-18 = ON.
【００６９】また、ラッチイネーブル信号ＬＥＸ＝Ｌレ
ベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとされ、
センスアンプ駆動回路５１においては、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ３５は、非活性状態とさ
れている。Further, the latch enable signal LEX = L level and the latch enable signal LEZ = H level are set,
In the sense amplifier drive circuit 51, nMOS transistors 53 and 55 = OFF, pMOS transistor 57
= OFF, and the sense amplifier 35 is inactive.
【００７０】また、ビット線リセット・ショート回路
３、４は、活性状態とされ、ビット線ＢＬA、／ＢＬA、
ＢＬB、／ＢＬBは、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２にプリチャージされている。Further, the bit line reset / short circuits 3 and 4 are activated, and the bit lines BL A , / BL A ,
BL B and / BL B are the precharge voltage VPR = VCC /
Precharged to 2.
【００７１】また、トランスファ制御信号ＣＬ１＝Ｌレ
ベルとされ、トランスファゲート３６においては、ｎＭ
ＯＳトランジスタ４０、４１＝ＯＦＦとされ、データバ
スＤＢ、／ＤＢの電圧＝ＶＣＣとされている。Further, the transfer control signal CL1 is set to the L level, and the transfer gate 36 has nM.
The OS transistors 40 and 41 are turned off, and the voltage of the data buses DB and / DB is set to VCC.
【００７２】このスタンバイ状態から読出し状態とさ
れ、メモリセル１２の選択が行われる場合には、ビット
線トランスファ制御信号ＢＬＴB＝Ｌレベルとされ、ビ
ット線トランスファ回路９においては、ｎＭＯＳトラン
ジスタ１７、１８＝ＯＦＦとされ、ビット線ＢＬB、／
ＢＬBのセンスアンプ３５に対する接続が遮断される。When the memory cell 12 is selected from the standby state and the memory cell 12 is selected, the bit line transfer control signal BLT B is set to the L level, and in the bit line transfer circuit 9, the nMOS transistors 17 and 18 are set. = OFF, bit line BL B , /
The connection of BL B to the sense amplifier 35 is cut off.
【００７３】なお、ビット線トランスファ回路８におい
ては、ビット線トランスファ制御信号ＢＬＴA＝Ｈレベ
ルが維持され、ビット線トランスファ回路８において
は、ｎＭＯＳトランジスタ１５、１６＝ＯＮの状態が維
持される。In the bit line transfer circuit 8, the bit line transfer control signal BLT A = H level is maintained, and in the bit line transfer circuit 8, the nMOS transistors 15 and 16 = ON state are maintained.
【００７４】また、ビット線リセット・ショート回路３
は非活性状態とされ、プリチャージ電圧ＶＰＲを供給す
るＶＰＲ電圧線（図示せず）と、ビット線ＢＬA、／Ｂ
ＬAとの接続が遮断される。The bit line reset / short circuit 3
Are inactivated, and the VPR voltage line (not shown) for supplying the precharge voltage VPR and the bit lines BL A , / B
The connection with L A is cut off.
【００７５】そして、ワード線ＷＬ１の電圧が立ち上げ
られ、メモリセル１２においては、セルトランジスタ１
４＝ＯＮとされ、セルキャパシタ１３がビット線ＢＬA
に接続される。Then, the voltage of the word line WL1 is raised and, in the memory cell 12, the cell transistor 1
4 = ON, the cell capacitor 13 becomes the bit line BL A
Connected to.
【００７６】この結果、プリチャージによってビット線
ＢＬAに蓄積されている電荷がセルトランジスタ１４を
介してセルキャパシタ１３に僅かに引き抜かれ、ビット
線ＢＬAの電圧は、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２から僅かに下降する。As a result, the charges accumulated in the bit line BL A due to the precharge are slightly extracted to the cell capacitor 13 via the cell transistor 14, and the voltage of the bit line BL A becomes the precharge voltage VPR = VCC /
A slight drop from 2.
【００７７】続いて、ラッチイネーブル信号ＬＥＸ＝Ｈ
レベル、ラッチイネーブル信号ＬＥＺ＝Ｌレベルとさ
れ、センスアンプ駆動回路５１においては、ｎＭＯＳト
ランジスタ５３、５５＝ＯＮ、ｐＭＯＳトランジスタ５
７＝ＯＮとされる。Then, the latch enable signal LEX = H
Level, latch enable signal LEZ = L level, and in the sense amplifier drive circuit 51, nMOS transistors 53 and 55 = ON, pMOS transistor 5
7 = ON.
【００７８】この結果、センスアンプ３５においては、
ｎＭＯＳ部３７、３８のｎＭＯＳトランジスタ４５〜４
８のソースに接地電圧ＶＳＳが供給されると共に、ｐＭ
ＯＳ部３９のｐＭＯＳトランジスタ４９、５０のソース
に電源電圧ＶＣＣが供給され、センスアンプ３５は活性
状態とされる。As a result, in the sense amplifier 35,
nMOS transistors 45 to 4 of the nMOS units 37 and 38
8 is supplied with the ground voltage VSS and pM
The power supply voltage VCC is supplied to the sources of the pMOS transistors 49 and 50 of the OS section 39, and the sense amplifier 35 is activated.
【００７９】ここに、ビット線ＢＬAの電圧は、ＶＣＣ
／２よりも僅かに低い電圧とされ、ビット線／ＢＬAの
電圧は、ＶＣＣ／２とされているので、センスアンプ３
５においては、ｎＭＯＳトランジスタ４５、４７がｎＭ
ＯＳトランジスタ４６、４８よりも相対的にＯＮに近い
状態になると共に、ｐＭＯＳトランジスタ５０がｐＭＯ
Ｓトランジスタ４９よりも相対的にＯＮに近い状態とな
る。Here, the voltage of the bit line BL A is VCC
/ 2 and the voltage of the bit line / BL A is set to VCC / 2. Therefore, the sense amplifier 3
5, the nMOS transistors 45 and 47 are nM.
It is in a state of being closer to ON than the OS transistors 46 and 48, and the pMOS transistor 50 is pMO.
The state is closer to ON than the S transistor 49.
【００８０】この結果、ビット線ＢＬAの電荷はｎＭＯ
Ｓトランジスタ４５、４７を介してＶＳＳ接地線５２、
５４に引き抜かれ、ビット線ＢＬAの電圧は接地電圧Ｖ
ＳＳに向かって下降する。As a result, the charge on the bit line BL A is nMO.
VSS ground line 52 via S transistors 45 and 47,
54, and the voltage of the bit line BL A is the ground voltage V
It descends toward SS.
【００８１】他方、ビット線／ＢＬAに対しては、ＶＣ
Ｃ電源線５６からｐＭＯＳトランジスタ５７、５０を介
して電荷が供給され、ビット線／ＢＬAの電圧は、電源
電圧ＶＣＣに向かって上昇する。On the other hand, for the bit line / BL A , VC
Electric charges are supplied from the C power supply line 56 via the pMOS transistors 57 and 50, and the voltage of the bit line / BL A rises toward the power supply voltage VCC.
【００８２】その後、ビット線／ＢＬAと、ビット線Ｂ
ＬAとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。After that, the bit line / BL A and the bit line B
The transfer control signal CL1 is raised toward the H level at the timing when the voltage difference between the L A and the L A expands to VCC / 2.
【００８３】この結果、図２に示すように、データバス
ＤＢからｎＭＯＳトランジスタ４０、４５、５３を介し
てＶＳＳ接地線５２に電流ｉが流れると共に、データバ
スＤＢからｎＭＯＳトランジスタ４０、４７、５５を介
してＶＳＳ接地線５４に電流が流れ、データバスＤＢの
電圧が電源電圧ＶＣＣよりも低い電圧となる。As a result, as shown in FIG. 2, a current i flows from the data bus DB to the VSS ground line 52 via the nMOS transistors 40, 45 and 53, and at the same time the data bus DB causes the nMOS transistors 40, 47 and 55 to flow. A current flows through the VSS ground line 54 via the VSS ground line 54, and the voltage of the data bus DB becomes a voltage lower than the power supply voltage VCC.
【００８４】ここに、ｎＭＯＳトランジスタ４０、４５
間の配線抵抗が小さくなると共に、ｎＭＯＳトランジス
タ４０、４７間の配線抵抗が大きくなるようにレイアウ
トされているので、ｎＭＯＳトランジスタ４０を流れる
電流の殆どはｎＭＯＳトランジスタ４５、５３を介して
ＶＳＳ接地線５２に流れることになる。Here, nMOS transistors 40 and 45
Since the wiring resistance between the nMOS transistors 40 and 47 is increased while the wiring resistance between the nMOS transistors 40 and 47 is increased, most of the current flowing through the nMOS transistor 40 is transmitted via the nMOS transistors 45 and 53 to the VSS ground line 52. Will flow to.
【００８５】他方、データバス／ＤＢからｎＭＯＳトラ
ンジスタ４１を介して電流が流れることはなく、データ
バス／ＤＢの電圧は電源電圧ＶＣＣに維持されるので、
これらデータバスＤＢ、／ＤＢの電圧差がデータバッフ
ァを介して検出されることにより、データの読出しが行
われることになる。On the other hand, no current flows from the data bus / DB through the nMOS transistor 41, and the voltage of the data bus / DB is maintained at the power supply voltage VCC.
When the voltage difference between the data buses DB and / DB is detected via the data buffer, the data is read.
【００８６】ここに、図２に示すように、データバスＤ
ＢからｎＭＯＳトランジスタ４０、４５、５３を介して
ＶＳＳ接地線５２に電流ｉが流れる場合、ｎＭＯＳトラ
ンジスタ４０、４５間の配線抵抗により、ビット線ＢＬ
Aの電圧が上昇する。Here, as shown in FIG. 2, the data bus D
When the current i flows from B to the VSS ground line 52 through the nMOS transistors 40, 45, 53, the bit line BL is affected by the wiring resistance between the nMOS transistors 40, 45.
A voltage rises.
【００８７】また、この結果、ｎＭＯＳトランジスタ４
６においては、そのゲート電圧が上昇してしまうことか
ら、ビット線／ＢＬAからｎＭＯＳトランジスタ４６、
５３を介してＶＳＳ接地線５２に電流が流れ、ビット線
／ＢＬAの電圧が下降する。As a result, the nMOS transistor 4
6, the gate voltage of the nMOS transistor 46 increases from the bit line / BL A.
A current flows through the VSS ground line 52 via 53, and the voltage of the bit line / BL A drops.
【００８８】しかし、この第１実施例においては、ｎＭ
ＯＳトランジスタ４０、４５間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線ＢＬAの電
圧の上昇を小さく抑えることができ、この結果、ビット
線／ＢＬBの電圧の下降を小さく抑えることもできる。However, in this first embodiment, nM
Since the wiring resistance between the OS transistors 40 and 45 is laid out so as to be small, the rise in the voltage of the bit line BL A can be suppressed small, and as a result, the fall of the voltage of the bit line / BL B can be suppressed small. You can also
【００８９】その後、トランスファ制御信号ＣＬ１＝Ｌ
レベル、ｎＭＯＳトランジスタ４０、４１＝ＯＦＦとさ
れ、ビット線ＢＬAの電荷は、ｎＭＯＳトランジスタ４
５、５３を介して、ＶＳＳ接地線５２に引き抜かれると
共に、ｎＭＯＳトランジスタ４７、５５を介して、ＶＳ
Ｓ接地線５４に引き抜かれ、ビット線ＢＬAの電圧は、
接地電圧ＶＳＳに下降する。After that, the transfer control signal CL1 = L
The level, the nMOS transistors 40 and 41 = OFF, and the charge on the bit line BL A is
5 and 53, and is pulled out to the VSS ground line 52, and through the nMOS transistors 47 and 55, VS
The voltage of the bit line BL A drawn to the S ground line 54 is
It drops to the ground voltage VSS.
【００９０】他方、ビット線／ＢＬAに対しては、ＶＣ
Ｃ電源線５６からｐＭＯＳトランジスタ５７、５０を介
して電荷が供給され、ビット線／ＢＬAの電圧は、電源
電圧ＶＣＣに上昇する。On the other hand, for the bit line / BL A , VC
Electric charges are supplied from the C power supply line 56 via the pMOS transistors 57 and 50, and the voltage of the bit line / BL A rises to the power supply voltage VCC.
【００９１】このように、ビット線／ＢＬAの電圧下降
及びビット線ＢＬAの電圧上昇を小さく抑えることがで
きるので、ワード線ＷＬ１は、図１０、図１１に示す従
来のＤＲＡＭの場合よりも早い時期にＬレベルとされ、
メモリセル１２においては、セルトランジスタ１４＝Ｏ
ＦＦとされ、セルキャパシタ１３とビット線ＢＬAとが
非接続とされる。As described above, since the voltage drop of the bit line / BL A and the voltage increase of the bit line BL A can be suppressed to a small level, the word line WL1 can be provided in the word line WL1 more than in the conventional DRAM shown in FIGS. L level at an early stage,
In the memory cell 12, the cell transistor 14 = 0
It is set to FF, and the cell capacitor 13 and the bit line BL A are disconnected.
【００９２】そして、スタンバイ状態とされる場合に
は、ラッチイネーブル信号ＬＥＸ＝Ｌレベル、ラッチイ
ネーブル信号ＬＥＺ＝Ｈレベルとされ、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ３５は、非活性状態とさ
れる。In the standby state, the latch enable signal LEX = L level, the latch enable signal LEZ = H level, the nMOS transistors 53 and 55 = OFF, and the pMOS transistor 57.
= OFF and the sense amplifier 35 is deactivated.
【００９３】また、ビット線リセット・ショート回路３
が活性状態とされ、ビット線ＢＬA、／ＢＬAがプリチャ
ージ電圧ＶＰＲ＝ＶＣＣ／２にプリチャージされると共
に、ビット線トランスファ制御信号ＢＬＴB＝Ｈレベル
とされ、ビット線トランスファ回路９においては、ｎＭ
ＯＳトランジスタ１７、１８＝ＯＮとされる。The bit line reset / short circuit 3
Is activated, the bit lines BL A and / BL A are precharged to the precharge voltage VPR = VCC / 2, and the bit line transfer control signal BLT B = H level is set. In the bit line transfer circuit 9, , NM
The OS transistors 17 and 18 are turned on.
【００９４】また、図４は、メモリセル１２に論理
「１」が記憶され、メモリセル１２のセルノードがＨレ
ベルとされている場合において、読出し時、このメモリ
セル１２が選択された場合の動作を説明するための概略
的レイアウト図である。Further, in FIG. 4, when the logic "1" is stored in the memory cell 12 and the cell node of the memory cell 12 is at the H level, the operation when this memory cell 12 is selected at the time of reading. 3 is a schematic layout diagram for explaining FIG.
【００９５】即ち、この場合には、メモリセル１２が選
択されると、ビット線ＢＬAの電圧は電源電圧ＶＣＣに
向かって上昇すると共に、ビット線／ＢＬAの電圧は接
地電圧ＶＳＳに向かって下降し、ｎＭＯＳトランジスタ
４５、４７＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４８
＝ＯＮ、ｐＭＯＳトランジスタ４９＝ＯＮ、ｐＭＯＳト
ランジスタ５０＝ＯＦＦとなる。That is, in this case, when the memory cell 12 is selected, the voltage of the bit line BL A rises toward the power supply voltage VCC, and the voltage of the bit line / BL A moves toward the ground voltage VSS. Down, nMOS transistors 45, 47 = OFF, nMOS transistors 46, 48
= ON, pMOS transistor 49 = ON, pMOS transistor 50 = OFF.
【００９６】この場合、ビット線ＢＬAと、ビット線／
ＢＬAとの間の電圧差がＶＣＣ／２に拡大するタイミン
グで、トランスファ制御信号ＣＬ１は、Ｈレベルに向か
って立ち上げられる。In this case, the bit line BL A and the bit line /
The transfer control signal CL1 is raised toward the H level at the timing when the voltage difference between the voltage VBL and BL A expands to VCC / 2.
【００９７】この結果、データバス／ＤＢからｎＭＯＳ
トランジスタ４１、４８、５５を介してＶＳＳ接地線５
４に電流ｉが流れると共に、データバスＤＢからｎＭＯ
Ｓトランジスタ４１、４６、５３を介してＶＳＳ接地線
５２に電流が流れ、データバス／ＤＢの電圧は電源電圧
ＶＣＣよりも低い電圧となる。As a result, from the data bus / DB to the nMOS
VSS ground line 5 via transistors 41, 48, 55
The current i flows through the data bus 4 and nMO from the data bus DB.
A current flows through the VSS ground line 52 via the S transistors 41, 46, 53, and the voltage of the data bus / DB becomes lower than the power supply voltage VCC.
【００９８】ここに、ｎＭＯＳトランジスタ４１、４８
間の配線抵抗が小さくなると共に、ｎＭＯＳトランジス
タ４１、４６間の配線抵抗が大きくなるようにレイアウ
トされているので、ｎＭＯＳトランジスタ４１を流れる
電流の殆どはｎＭＯＳトランジスタ４８、５５を介して
ＶＳＳ接地線５４に流れることになる。Here, nMOS transistors 41 and 48
Since the wiring resistance between the nMOS transistors 41 and 46 is increased as well as the wiring resistance between the nMOS transistors 41 and 46 is increased, most of the current flowing through the nMOS transistor 41 is transmitted via the nMOS transistors 48 and 55 to the VSS ground line 54. Will flow to.
【００９９】他方、データバスＤＢからｎＭＯＳトラン
ジスタ４０を介して電流が流れることはなく、データバ
スＤＢの電圧は、電源電圧ＶＣＣに維持されるので、こ
れらデータバスＤＢ、／ＤＢの電圧差がデータバッファ
を介して検出されることにより、データの読出しが行わ
れることになる。On the other hand, no current flows from the data bus DB through the nMOS transistor 40 and the voltage of the data bus DB is maintained at the power supply voltage VCC. Therefore, the voltage difference between these data buses DB and / DB is the data. The data is read by being detected via the buffer.
【０１００】ここに、データバス／ＤＢからｎＭＯＳト
ランジスタ４１、４８、５５を介してＶＳＳ接地線５４
に電流ｉが流れる場合、ｎＭＯＳトランジスタ４１、４
８間の配線抵抗により、ビット線／ＢＬAの電圧が上昇
する。Here, the VSS ground line 54 is connected from the data bus / DB via the nMOS transistors 41, 48 and 55.
When a current i flows through the nMOS transistors 41, 4
The voltage of the bit line / BL A rises due to the wiring resistance between 8.
【０１０１】また、この結果、ｎＭＯＳトランジスタ４
７においては、そのゲート電圧が上昇してしまうことか
ら、ビット線ＢＬAからｎＭＯＳトランジスタ４７、５
５を介してＶＳＳ接地線５４に電流が流れ、ビット線Ｂ
ＬAの電圧は下降する。As a result, the nMOS transistor 4
In 7, since the gate voltage rises, nMOS transistors from the bit lines BL A 47,5
5, the current flows through the VSS ground line 54, and the bit line B
The voltage at L A drops.
【０１０２】しかし、この第１実施例においては、ｎＭ
ＯＳトランジスタ４１、４８間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線／ＢＬAの
電圧の上昇を小さく抑えることができ、この結果、ビッ
ト線ＢＬAの電圧の下降を小さく抑えることもできる。However, in this first embodiment, nM
Since the wiring resistance between the OS transistors 41 and 48 is laid out so as to be small, the rise in the voltage of the bit line / BL A can be suppressed small, and as a result, the fall of the voltage of the bit line BL A can be suppressed small. You can also
【０１０３】また、図５は、この第１実施例の書込み時
の動作を説明するための波形図であり、メモリセル１２
にＨレベルが書き込まれており、センスアンプ３５が活
性状態とされ、ビット線ＢＬA＝ＶＣＣ、ビット線／Ｂ
ＬA＝ＶＳＳとされている状態から、このメモリセル１
２に対して書込みを行う場合を示している。FIG. 5 is a waveform diagram for explaining the writing operation of the first embodiment.
H level has been written to, the sense amplifier 35 is activated, and the bit line BL A = VCC, the bit line / B
From the state where L A = VSS, this memory cell 1
2 shows the case of writing to 2.
【０１０４】即ち、この場合には、データバスＤＢ、／
ＤＢがｎＭＯＳトランジスタ４０、４１を介してセンス
アンプ３５に接続されると共に、書込みアンプにより、
センスアンプ３５のラッチしているデータが反転され、
ビット線ＢＬAの電圧＝ＶＳＳ、ビット線／ＢＬAの電圧
＝ＶＣＣとされる。That is, in this case, the data bus DB, /
DB is connected to the sense amplifier 35 via the nMOS transistors 40 and 41, and the write amplifier
The data latched by the sense amplifier 35 is inverted,
The voltage of the bit line BL A is VSS and the voltage of the bit line / BL A is VCC.
【０１０５】そして、このビット線ＢＬAの電圧＝ＶＳ
Ｓ、ビット線／ＢＬAの電圧＝ＶＣＣの状態が確定する
と、ワード線ＷＬ１＝Ｌレベルとされ、メモリセル１２
においては、セルトランジスタ１４＝ＯＦＦとされ、セ
ルキャパシタ１３とビット線ＢＬAとが非接続とされ
る。Then, the voltage of this bit line BL A = VS
When the state of the voltage of S and the bit line / BL A = VCC is determined, the word line WL1 is set to the L level and the memory cell 12
, The cell transistor 14 is turned off, and the cell capacitor 13 and the bit line BL A are disconnected.
【０１０６】続いて、ラッチイネーブル信号ＬＥＸ＝Ｌ
レベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ５３、５５＝ＯＦＦ、ｐＭＯ
Ｓトランジスタ５７＝ＯＦＦとされ、書込み動作が終了
する。Then, the latch enable signal LEX = L
Level, latch enable signal LEZ = H level, nMOS transistors 53, 55 = OFF, pMO
The S transistor 57 is turned off, and the write operation is completed.
【０１０７】ここに、この第１実施例においては、トラ
ンスファゲート３６のｎＭＯＳトランジスタ４０は、ｎ
ＭＯＳ部３７とｐＭＯＳ部３９との間に配置し、トラン
スファゲート３６のｎＭＯＳトランジスタ４１は、ｐＭ
ＯＳ部３９とｎＭＯＳ部３８との間に配置するとしてい
る。In the first embodiment, the nMOS transistor 40 of the transfer gate 36 is n
The nMOS transistor 41 of the transfer gate 36, which is arranged between the MOS unit 37 and the pMOS unit 39, has a pM
It is supposed to be arranged between the OS section 39 and the nMOS section 38.
【０１０８】したがって、この第１実施例によれば、書
込み時、センスアンプ３５にラッチされているデータを
反転させる速度を速めることができ、書込みの高速化を
図ることができる。Therefore, according to the first embodiment, at the time of writing, the speed of inverting the data latched in the sense amplifier 35 can be increased, and the writing speed can be increased.
【０１０９】また、ｎＭＯＳ部３７においては、ビット
線ＢＬA、ＢＬBの電圧のプルダウンに使用されるｎＭＯ
Ｓトランジスタ４５をｐＭＯＳ部３９側に位置するよう
に配置し、ｎＭＯＳ部３８においては、ビット線／ＢＬ
A、／ＢＬBの電圧のプルダウンに使用されるｎＭＯＳト
ランジスタ４８をｐＭＯＳ部３９側に位置するように配
置し、しかも、ｎＭＯＳトランジスタ４０のソースをｎ
ＭＯＳトランジスタ４５のドレインとｐＭＯＳトランジ
スタ４９のドレインとの間に接続し、ｎＭＯＳトランジ
スタ４１のソースをｐＭＯＳトランジスタ５０のドレイ
ンとｎＭＯＳトランジスタ４８のドレインとの間に接続
するとしている。In the nMOS section 37, the nMO used for pulling down the voltage of the bit lines BL A and BL B.
The S transistor 45 is arranged so as to be located on the pMOS section 39 side, and in the nMOS section 38, the bit line / BL
The nMOS transistor 48 used for pulling down the voltage of A , / BL B is arranged so as to be located on the pMOS section 39 side, and the source of the nMOS transistor 40 is n.
The connection is made between the drain of the MOS transistor 45 and the drain of the pMOS transistor 49, and the source of the nMOS transistor 41 is connected between the drain of the pMOS transistor 50 and the drain of the nMOS transistor 48.
【０１１０】したがって、この第１実施例によれば、ｎ
ＭＯＳトランジスタ４０、４５間の配線抵抗を小さくす
ると共に、ｎＭＯＳトランジスタ４１、４８間の配線抵
抗を小さくすることができ、この結果、読出し時、セン
スアンプ３５内のデータが受けるディスターブを小さく
することができるので、選択されたワード線をＨレベル
にしておく期間を短くし、セルデータの再書込みの高速
化を図ると共に、動作電圧の低電圧化を図ることができ
る。Therefore, according to this first embodiment, n
It is possible to reduce the wiring resistance between the MOS transistors 40 and 45 and the wiring resistance between the nMOS transistors 41 and 48. As a result, the disturbance received by the data in the sense amplifier 35 at the time of reading can be reduced. Therefore, it is possible to shorten the period for keeping the selected word line at the H level, speed up rewriting of cell data, and lower the operating voltage.
【０１１１】第２実施例・・図６〜図９ 図６は本発明の第２実施例の要部の構成を概略的に示す
レイアウト図であり、この第２実施例は、図１に示す第
１実施例が設けるセンスアンプ３５と回路構成の異なる
センスアンプ５９を設け、その他については、第１実施
例と同様に構成したものである。Second Embodiment ... FIGS. 6 to 9 FIG. 6 is a layout diagram schematically showing the structure of a main part of the second embodiment of the present invention. This second embodiment is shown in FIG. A sense amplifier 59 having a circuit configuration different from that of the sense amplifier 35 provided in the first embodiment is provided, and the other configurations are similar to those of the first embodiment.
【０１１２】このセンスアンプ５９は、第１実施例が設
けるｎＭＯＳ部３７、３８と回路構成の異なるｎＭＯＳ
部６０、６１を設け、その他については、第１実施例が
設けるセンスアンプ３５と同様に構成したものである。This sense amplifier 59 is an nMOS having a circuit configuration different from that of the nMOS sections 37 and 38 provided in the first embodiment.
The parts 60 and 61 are provided, and other parts are configured similarly to the sense amplifier 35 provided in the first embodiment.
【０１１３】即ち、この第２実施例では、センスアンプ
５９は、ビット線ＢＬA、／ＢＬA、ＢＬB、／ＢＬBの延
在方向に対して、ｎＭＯＳ部６０と、ｐＭＯＳ部３９
と、ｎＭＯＳ部６１とを順に配置して構成されている。That is, in the second embodiment, the sense amplifier 59 has the nMOS section 60 and the pMOS section 39 in the extending direction of the bit lines BL A , / BL A , BL B , / BL B.
And nMOS section 61 are arranged in this order.
【０１１４】そして、トランスファゲート３６を構成す
る一方のｎＭＯＳトランジスタ４０はｎＭＯＳ部６０と
ｐＭＯＳ部３９との間に配置され、トランスファゲート
３６を構成する他方のｎＭＯＳトランジスタ４１はｐＭ
ＯＳ部３９とｎＭＯＳ部６１との間に配置されている。One nMOS transistor 40 forming the transfer gate 36 is arranged between the nMOS section 60 and the pMOS section 39, and the other nMOS transistor 41 forming the transfer gate 36 is pM.
It is arranged between the OS section 39 and the nMOS section 61.
【０１１５】また、図７は、この第２実施例のセンスア
ンプ５９などの部分の回路構成を示すと共に、読出し時
の動作を説明するための概略的レイアウト図である。Further, FIG. 7 is a schematic layout diagram for showing the circuit configuration of a portion such as the sense amplifier 59 of the second embodiment and for explaining the operation at the time of reading.
【０１１６】図７中、ｎＭＯＳ部６０において、６３は
ビット線ＢＬAの電圧のプルダウンに使用されるｎＭＯ
Ｓトランジスタ、ｎＭＯＳ部６１において、６４はビッ
ト線／ＢＬAの電圧のプルダウンに使用されるｎＭＯＳ
トランジスタである。In FIG. 7, in the nMOS section 60, 63 is an nMO used for pulling down the voltage of the bit line BL A.
In the S transistor and nMOS section 61, 64 is an nMOS used for pulling down the voltage of the bit line / BL A.
It is a transistor.
【０１１７】また、トランスファゲート３６において、
ｎＭＯＳトランジスタ４０は、ドレインをデータバスＤ
Ｂに接続され、ソースをｎＭＯＳトランジスタ６３のド
レインとｐＭＯＳトランジスタ４９のドレインとの間に
接続されている。In the transfer gate 36,
The nMOS transistor 40 has a drain connected to the data bus D.
The source is connected between the drain of the nMOS transistor 63 and the drain of the pMOS transistor 49.
【０１１８】即ち、ｎＭＯＳトランジスタ４０、６３間
の配線が短くなり、ｎＭＯＳトランジスタ４０、６３間
の配線抵抗が小さくなるようにレイアウトされている。That is, the wiring between the nMOS transistors 40 and 63 is shortened, and the wiring resistance between the nMOS transistors 40 and 63 is reduced.
【０１１９】また、ｎＭＯＳトランジスタ４１は、ドレ
インをデータバス／ＤＢに接続され、ソースをｐＭＯＳ
トランジスタ５０のドレインとｎＭＯＳトランジスタ６
４のドレインとの間に接続されている。In the nMOS transistor 41, the drain is connected to the data bus / DB and the source is the pMOS.
The drain of the transistor 50 and the nMOS transistor 6
4 is connected to the drain.
【０１２０】即ち、ｎＭＯＳトランジスタ４１、６４間
の配線が短くなり、ｎＭＯＳトランジスタ４１、６４間
の配線抵抗が小さくなるようにレイアウトされている。That is, the wiring between the nMOS transistors 41 and 64 is shortened, and the wiring resistance between the nMOS transistors 41 and 64 is reduced.
【０１２１】また、図８は、この第２実施例の読出し時
の動作を説明するための波形図であり、図７に示すよう
にメモリセル１２に論理「０」が記憶され、メモリセル
１２のセルノードがＬレベルとされている場合におい
て、このメモリセル１２が選択された場合を示してい
る。FIG. 8 is a waveform diagram for explaining the read operation of the second embodiment. As shown in FIG. 7, the memory cell 12 stores the logic "0" and the memory cell 12 has the logic "0". This shows a case where the memory cell 12 is selected when the cell node of is at the L level.
【０１２２】即ち、この第２実施例においても、スタン
バイ時には、波形の図示は省略するが、ビット線トラン
スファ制御信号ＢＬＴA、ＢＬＴB＝Ｈレベルとされ、ビ
ット線トランスファ回路８、９においては、ｎＭＯＳト
ランジスタ１５〜１８＝ＯＮとされている。That is, also in the second embodiment, the bit line transfer control signals BLT A and BLT B are set to the H level in the standby state, though the waveforms are not shown, and in the bit line transfer circuits 8 and 9, The nMOS transistors 15-18 = ON.
【０１２３】また、ラッチイネーブル信号ＬＥＸ＝Ｌレ
ベル、ラッチイネーブル信号ＬＥＺ＝Ｈレベルとされ、
センスアンプ駆動回路５１においては、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ５９は、非活性状態とさ
れている。Further, the latch enable signal LEX = L level and the latch enable signal LEZ = H level are set,
In the sense amplifier drive circuit 51, nMOS transistors 53 and 55 = OFF, pMOS transistor 57
= OFF, the sense amplifier 59 is inactive.
【０１２４】また、ビット線リセット・ショート回路
３、４は、活性状態とされ、ビット線ＢＬA、／ＢＬA、
ＢＬB、／ＢＬBは、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２にプリチャージされている。Further, the bit line reset / short circuits 3 and 4 are activated and the bit lines BL A , / BL A ,
BL B and / BL B are the precharge voltage VPR = VCC /
Precharged to 2.
【０１２５】また、トランスファ制御信号ＣＬ１＝Ｌレ
ベルとされ、トランスファゲート３６においては、ｎＭ
ＯＳトランジスタ４０、４１＝ＯＦＦとされ、データバ
スＤＢ、／ＤＢ＝ＶＣＣとされている。Further, the transfer control signal CL1 is set to the L level, and the transfer gate 36 outputs nM.
The OS transistors 40 and 41 = OFF, and the data buses DB and / DB = VCC.
【０１２６】このスタンバイ状態から読出し状態とさ
れ、メモリセル１２の選択が行われる場合には、ビット
線トランスファ制御信号ＢＬＴB＝Ｌレベルとされ、ビ
ット線トランスファ回路９においては、ｎＭＯＳトラン
ジスタ１７、１８＝ＯＦＦとされ、ビット線ＢＬB、／
ＢＬBのセンスアンプ５９に対する接続が遮断される。When the memory cell 12 is selected from the standby state and the memory cell 12 is selected, the bit line transfer control signal BLT B is set to the L level, and in the bit line transfer circuit 9, the nMOS transistors 17 and 18 are set. = OFF, bit line BL B , /
The connection of BL B to the sense amplifier 59 is cut off.
【０１２７】なお、ビット線トランスファ回路８におい
ては、ビット線トランスファ制御信号ＢＬＴA＝Ｈレベ
ルが維持され、ｎＭＯＳトランジスタ１５、１６＝ＯＮ
の状態が維持される。In the bit line transfer circuit 8, the bit line transfer control signal BLT A = H level is maintained and the nMOS transistors 15 and 16 = ON.
Is maintained.
【０１２８】また、ビット線リセット・ショート回路３
は非活性状態とされ、プリチャージ電圧ＶＰＲを供給す
るＶＰＲ電圧線（図示せず）と、ビット線ＢＬA、／Ｂ
ＬAとの接続が遮断される。In addition, the bit line reset / short circuit 3
Are inactivated, and the VPR voltage line (not shown) for supplying the precharge voltage VPR and the bit lines BL A , / B
The connection with L A is cut off.
【０１２９】そして、ワード線ＷＬ１の電圧が立ち上げ
られ、メモリセル１２においては、セルトランジスタ１
４＝ＯＮとされ、セルキャパシタ１３とビット線ＢＬA
とが接続される。Then, the voltage of the word line WL1 is raised, and in the memory cell 12, the cell transistor 1
4 = ON, cell capacitor 13 and bit line BL A
Are connected.
【０１３０】この結果、プリチャージによってビット線
ＢＬAに蓄積されている電荷がセルトランジスタ１４を
介してセルキャパシタ１３に僅かに引き抜かれ、ビット
線ＢＬAの電圧は、プリチャージ電圧ＶＰＲ＝ＶＣＣ／
２から僅かに下降する。As a result, the charges accumulated in the bit line BL A due to the precharge are slightly extracted to the cell capacitor 13 via the cell transistor 14, and the voltage of the bit line BL A becomes the precharge voltage VPR = VCC /
A slight drop from 2.
【０１３１】続いて、ラッチイネーブル信号ＬＥＺ＝Ｌ
レベルとされ、センスアンプ駆動回路５１においては、
ｐＭＯＳトランジスタ５７＝ＯＮとされる。Then, the latch enable signal LEZ = L
Level, and in the sense amplifier drive circuit 51,
The pMOS transistor 57 is turned on.
【０１３２】ここに、ビット線ＢＬAの電圧は、ＶＣＣ
／２よりも僅かに低い電圧とされ、ビット線／ＢＬAの
電圧は、ＶＣＣ／２とされているので、ｐＭＯＳ部３９
においては、ｐＭＯＳトランジスタ５０がｐＭＯＳトラ
ンジスタ４９よりも相対的にＯＮに近い状態となる。Here, the voltage of the bit line BL A is VCC
The voltage of the bit line / BL A is set to VCC / 2, which is slightly lower than / 2.
In, the pMOS transistor 50 is in a state relatively closer to ON than the pMOS transistor 49.
【０１３３】この結果、ビット線／ＢＬAに対しては、
ＶＣＣ電源線５６からｐＭＯＳトランジスタ５７、５０
を介して電荷が供給され、ビット線／ＢＬAの電圧は、
電源電圧ＶＣＣに向かって上昇する。As a result, for the bit line / BL A ,
From the VCC power supply line 56 to the pMOS transistors 57 and 50
The charge is supplied via and the voltage of the bit line / BL A is
It rises toward the power supply voltage VCC.
【０１３４】続いて、ラッチイネーブル信号ＬＥＸ＝Ｈ
レベルとされ、センスアンプ駆動回路５１においては、
ｎＭＯＳトランジスタ５３、５５＝ＯＮとされる。Then, the latch enable signal LEX = H
Level, and in the sense amplifier drive circuit 51,
The nMOS transistors 53 and 55 are turned on.
【０１３５】ここに、ビット線ＢＬAの電圧は、ＶＣＣ
／２よりも僅かに低い電圧となっており、ビット線／Ｂ
ＬAの電圧は、ＶＣＣに近い電圧になっているので、ｎ
ＭＯＳ部６０、６１においては、ｎＭＯＳトランジスタ
６３がｎＭＯＳトランジスタ６４よりも相対的にＯＮに
近い状態となる。Here, the voltage of the bit line BL A is VCC
The voltage is slightly lower than / 2, and the bit line / B
Since the voltage of L A is close to VCC, n
In the MOS units 60 and 61, the nMOS transistor 63 is in a state relatively closer to ON than the nMOS transistor 64.
【０１３６】この結果、ビット線ＢＬAの電荷はｎＭＯ
Ｓトランジスタ６３、５３を介してＶＳＳ接地線５２に
引き抜かれ、ビット線ＢＬAの電圧は、接地電圧ＶＳＳ
に向かって下降する。As a result, the charge on the bit line BL A is nMO.
The voltage of the bit line BL A is pulled out to the VSS ground line 52 via the S transistors 63 and 53, and the voltage of the bit line BL A becomes the ground voltage VSS.
Descend toward.
【０１３７】その後、ビット線／ＢＬAと、ビット線Ｂ
ＬAとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。After that, the bit line / BL A and the bit line B
The transfer control signal CL1 is raised toward the H level at the timing when the voltage difference between the L A and the L A expands to VCC / 2.
【０１３８】この結果、図７に示すように、データバス
ＤＢからｎＭＯＳトランジスタ４０、６３、５３を介し
てＶＳＳ接地線５２に電流ｉが流れ、データバスＤＢの
電圧が電源電圧ＶＣＣよりも低い電圧となる。As a result, as shown in FIG. 7, a current i flows from the data bus DB to the VSS ground line 52 via the nMOS transistors 40, 63 and 53, and the voltage of the data bus DB is lower than the power supply voltage VCC. Becomes
【０１３９】他方、データバス／ＤＢからｎＭＯＳトラ
ンジスタ４１を介して電流が流れることはなく、データ
バス／ＤＢの電圧は、電源電圧ＶＣＣに維持されるの
で、これらデータバスＤＢ、／ＤＢの電圧差がデータバ
ッファを介して検出されることにより、データの読出し
が行われることになる。On the other hand, no current flows from the data bus / DB through the nMOS transistor 41, and the voltage of the data bus / DB is maintained at the power supply voltage VCC. Therefore, the voltage difference between these data buses DB, / DB. Is detected via the data buffer, the data is read.
【０１４０】ここに、データバスＤＢからｎＭＯＳトラ
ンジスタ４０、６３、５３を介してＶＳＳ接地線５２に
電流ｉが流れる場合、ｎＭＯＳトランジスタ４０、６３
間の配線抵抗により、ビット線ＢＬAの電圧が上昇す
る。Here, when the current i flows from the data bus DB to the VSS ground line 52 via the nMOS transistors 40, 63 and 53, the nMOS transistors 40 and 63.
The voltage of the bit line BL A rises due to the wiring resistance between them.
【０１４１】また、この結果、ｎＭＯＳトランジスタ６
４においては、そのゲート電圧が上昇することから、ビ
ット線／ＢＬAからｎＭＯＳトランジスタ６４、５５を
介してＶＳＳ接地線５４に電流が流れ、ビット線／ＢＬ
Aの電圧が下降する。As a result, the nMOS transistor 6
4, the gate voltage rises, so that a current flows from the bit line / BL A to the VSS ground line 54 via the nMOS transistors 64 and 55, and the bit line / BL
The voltage on A drops.
【０１４２】しかし、この第２実施例においては、ｎＭ
ＯＳトランジスタ４０、６３間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線ＢＬAの電
圧の上昇を小さく抑えることができ、この結果、ビット
線／ＢＬAの電圧の下降を小さく抑えることもできる。However, in this second embodiment, nM
Since the wiring resistance between the OS transistors 40 and 63 is laid out so as to be small, the rise in the voltage of the bit line BL A can be suppressed small, and as a result, the fall of the voltage of the bit line / BL A can be suppressed small. You can also
【０１４３】その後、トランスファ制御信号ＣＬ１＝Ｌ
レベル、ｎＭＯＳトランジスタ４０、４１＝ＯＦＦとさ
れ、ビット線ＢＬAの電荷は、ｎＭＯＳトランジスタ６
３、５３を介してＶＳＳ接地線５２に引き抜かれ、ビッ
ト線ＢＬAの電圧は、接地電圧ＶＳＳに下降する。After that, the transfer control signal CL1 = L
The level, the nMOS transistors 40 and 41 are turned off, and the charge of the bit line BL A is
It is pulled out to the VSS ground line 52 via 3, 53, and the voltage of the bit line BL A drops to the ground voltage VSS.
【０１４４】他方、ビット線／ＢＬAに対しては、ＶＣ
Ｃ電源線５６からｐＭＯＳトランジスタ５７、５０を介
して電荷が供給され、ビット線／ＢＬAの電圧は、電源
電圧ＶＣＣに上昇する。On the other hand, for the bit line / BL A , VC
Electric charges are supplied from the C power supply line 56 via the pMOS transistors 57 and 50, and the voltage of the bit line / BL A rises to the power supply voltage VCC.
【０１４５】このように、ビット線／ＢＬAの電圧下降
及びビット線ＢＬAの電圧上昇を小さく抑えることがで
きるので、ワード線ＷＬ１は、図１０に示す従来のＤＲ
ＡＭの場合よりも早い時期にＬレベルとされ、メモリセ
ル１２においては、セルトランジスタ１４＝ＯＦＦとさ
れ、セルキャパシタ１３とビット線ＢＬAとが非接続と
される。As described above, since the voltage drop of the bit line / BL A and the voltage increase of the bit line BL A can be suppressed to a small level, the word line WL1 is the same as the conventional DR shown in FIG.
It is set to L level earlier than in the case of AM, the cell transistor 14 in the memory cell 12 is turned off, and the cell capacitor 13 and the bit line BL A are disconnected.
【０１４６】そして、スタンバイ状態とされる場合に
は、ラッチイネーブル信号ＬＥＸ＝Ｌレベル、ラッチイ
ネーブル信号ＬＥＺ＝Ｈレベルとされ、ｎＭＯＳトラン
ジスタ５３、５５＝ＯＦＦ、ｐＭＯＳトランジスタ５７
＝ＯＦＦとされ、センスアンプ５９は、非活性状態とさ
れる。In the standby state, the latch enable signal LEX = L level, the latch enable signal LEZ = H level, the nMOS transistors 53 and 55 = OFF, and the pMOS transistor 57.
= OFF, the sense amplifier 59 is deactivated.
【０１４７】また、ビット線リセット・ショート回路３
が活性状態とされ、ビット線ＢＬA、／ＢＬAがプリチャ
ージ電圧ＶＰＲ＝ＶＣＣ／２にプリチャージされると共
に、ビット線トランスファ制御信号ＢＬＴB＝Ｈレベル
とされ、ビット線トランスファ回路９のｎＭＯＳトラン
ジスタ１７、１８＝ＯＮとされる。In addition, the bit line reset / short circuit 3
Is activated, the bit lines BL A and / BL A are precharged to the precharge voltage VPR = VCC / 2, and the bit line transfer control signal BLT B is set to the H level, so that the nMOS of the bit line transfer circuit 9 is turned on. The transistors 17 and 18 are turned on.
【０１４８】また、図９は、メモリセル１２に論理
「１」が記憶され、メモリセル１２のセルノードがＨレ
ベルとされている場合において、読出し時、このメモリ
セル１２が選択された場合の動作を説明するための概略
的レイアウト図である。Further, FIG. 9 shows the operation when the memory cell 12 stores the logic "1" and the cell node of the memory cell 12 is at the H level, and the memory cell 12 is selected at the time of reading. 3 is a schematic layout diagram for explaining FIG.
【０１４９】即ち、この場合には、メモリセル１２が選
択されると、ビット線ＢＬAの電圧は電源電圧ＶＣＣに
向かって上昇し、ビット線／ＢＬAの電圧は接地電圧Ｖ
ＳＳに向かって下降し、ｎＭＯＳトランジスタ６３＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ６４＝ＯＮ、ｐＭＯＳトラ
ンジスタ４９＝ＯＮ、ｐＭＯＳトランジスタ５０＝ＯＦ
Ｆとなる。That is, in this case, when the memory cell 12 is selected, the voltage of the bit line BL A rises toward the power supply voltage VCC, and the voltage of the bit line / BL A becomes the ground voltage V.
It descends toward SS and the nMOS transistor 63 = 0
FF, nMOS transistor 64 = ON, pMOS transistor 49 = ON, pMOS transistor 50 = OF
It becomes F.
【０１５０】その後、ビット線ＢＬAと、ビット線／Ｂ
ＬAとの間の電圧差がＶＣＣ／２に拡大するタイミング
で、トランスファ制御信号ＣＬ１は、Ｈレベルに向かっ
て立ち上げられる。After that, the bit line BL A and the bit line / B
The transfer control signal CL1 is raised toward the H level at the timing when the voltage difference between the L A and the L A expands to VCC / 2.
【０１５１】この結果、図９に示すように、データバス
／ＤＢからｎＭＯＳトランジスタ４１、６４、５５を介
してＶＳＳ接地線５４に電流ｉが流れ、データバス／Ｄ
Ｂの電圧が電源電圧ＶＣＣよりも低い電圧となる。As a result, as shown in FIG. 9, a current i flows from the data bus / DB to the VSS ground line 54 via the nMOS transistors 41, 64, 55, and the data bus / D
The voltage of B becomes a voltage lower than the power supply voltage VCC.
【０１５２】他方、データバスＤＢからｎＭＯＳトラン
ジスタ４０を介して電流が流れることはなく、データバ
スＤＢの電圧は、電源電圧ＶＣＣに維持されるので、こ
れらデータバスＤＢ、／ＤＢの電圧差がデータバッファ
を介して検出されることにより、データの読出しが行わ
れることになる。On the other hand, no current flows from the data bus DB through the nMOS transistor 40, and the voltage of the data bus DB is maintained at the power supply voltage VCC. Therefore, the voltage difference between these data buses DB and / DB is the data. The data is read by being detected via the buffer.
【０１５３】ここに、データバス／ＤＢからｎＭＯＳト
ランジスタ４１、６４、５５を介してＶＳＳ接地線５４
に電流ｉが流れる場合、ｎＭＯＳトランジスタ４１、６
４間の配線抵抗により、ビット線／ＢＬAの電圧が上昇
する。Here, the VSS ground line 54 from the data bus / DB via the nMOS transistors 41, 64 and 55.
When a current i flows through the nMOS transistors 41 and 6
The voltage of the bit line / BL A rises due to the wiring resistance between the four.
【０１５４】また、この結果、ｎＭＯＳトランジスタ６
３においては、そのゲート電圧が上昇することから、ビ
ット線ＢＬAからｎＭＯＳトランジスタ６３、５３を介
してＶＳＳ接地線５２に電流が流れビット線ＢＬAの電
圧が下降する。Also, as a result, the nMOS transistor 6
In 3, the gate voltage rises, so that a current flows from the bit line BL A to the VSS ground line 52 via the nMOS transistors 63 and 53, and the voltage of the bit line BL A drops.
【０１５５】しかし、この第２実施例においては、ｎＭ
ＯＳトランジスタ４１、６４間の配線抵抗は小さくなる
ようにレイアウトされているので、ビット線／ＢＬAの
電圧の上昇を小さく抑えることができ、この結果、ビッ
ト線／ＢＬAの電圧の下降を小さく抑えることもでき
る。However, in this second embodiment, nM
Since the wiring resistance between the OS transistors 41 and 64 is laid out so as to be small, the rise in the voltage of the bit line / BL A can be suppressed to be small, and as a result, the fall of the voltage of the bit line / BL A can be made small. It can be suppressed.
【０１５６】なお、書込みは、データバスＤＢ、／ＤＢ
がｎＭＯＳトランジスタ４０、４１を介してセンスアン
プ５９に接続され、書込みアンプにより、センスアンプ
５９にラッチされているデータを反転させることにより
行うことができる。It should be noted that writing is performed by using the data buses DB, / DB
Is connected to the sense amplifier 59 via the nMOS transistors 40 and 41, and the write amplifier inverts the data latched in the sense amplifier 59.
【０１５７】ここに、この第２実施例においては、トラ
ンスファゲート３６のｎＭＯＳトランジスタ４０は、ｎ
ＭＯＳ部６０とｐＭＯＳ部３９との間に配置し、トラン
スファゲート３６のｎＭＯＳトランジスタ４１は、ｐＭ
ＯＳ部３９とｎＭＯＳ部６１との間に配置するとしてい
る。In the second embodiment, the nMOS transistor 40 of the transfer gate 36 is n
The nMOS transistor 41 of the transfer gate 36, which is arranged between the MOS section 60 and the pMOS section 39, has a pM
It is supposed to be arranged between the OS section 39 and the nMOS section 61.
【０１５８】したがって、この第２実施例によれば、書
込み時、センスアンプ５９にラッチされているデータを
反転させる速度を速めることができ、書込みの高速化を
図ることができる。Therefore, according to the second embodiment, at the time of writing, the speed of inverting the data latched in the sense amplifier 59 can be increased, and the writing speed can be increased.
【０１５９】また、この第２実施例においては、ｎＭＯ
Ｓ部６０をｎＭＯＳトランジスタ６３でのみ構成すると
共に、ｎＭＯＳ部６１をｎＭＯＳトランジスタ６４での
み構成し、ｎＭＯＳトランジスタ４０のソースをｎＭＯ
Ｓトランジスタ６３のドレインとｐＭＯＳトランジスタ
４９のドレインとの間に接続し、ｎＭＯＳトランジスタ
４１のソースをｐＭＯＳトランジスタ５０のドレインと
ｎＭＯＳトランジスタ６４のドレインとの間に接続する
としている。In the second embodiment, the nMO
The S section 60 is composed only of the nMOS transistor 63, the nMOS section 61 is composed only of the nMOS transistor 64, and the source of the nMOS transistor 40 is an nMO transistor.
It is assumed that the drain of the S transistor 63 is connected to the drain of the pMOS transistor 49, and the source of the nMOS transistor 41 is connected to the drain of the pMOS transistor 50 and the drain of the nMOS transistor 64.
【０１６０】したがって、この第２実施例によれば、ｎ
ＭＯＳトランジスタ４０、６３間の配線抵抗を小さくす
ると共に、ｎＭＯＳトランジスタ４１、６４間の配線抵
抗を小さくすることができ、この結果、読出し時、セン
スアンプ５９内のデータが受けるディスターブを小さく
することができるので、選択されたワード線をＨレベル
にしておく期間を短くし、セルデータの再書込みの高速
化を図ると共に、動作電圧の低電圧化を図ることができ
る。Therefore, according to this second embodiment, n
It is possible to reduce the wiring resistance between the MOS transistors 40 and 63 and the wiring resistance between the nMOS transistors 41 and 64. As a result, the disturbance received by the data in the sense amplifier 59 at the time of reading can be reduced. Therefore, it is possible to shorten the period for keeping the selected word line at the H level, speed up rewriting of cell data, and lower the operating voltage.
【０１６１】なお、ｎＭＯＳ部６０においては、ビット
線／ＢＬA、／ＢＬBの電圧をプルダウンさせるためのｎ
ＭＯＳトランジスタが存在せず、ｎＭＯＳ部６１におい
ては、ビット線ＢＬA、ＢＬBの電圧をプルダウンするた
めのｎＭＯＳトランジスタが存在しないので、ｎＭＯＳ
部６０、６１はアンバランスな回路となる。In the nMOS section 60, n for pulling down the voltage of the bit lines / BL A and / BL B.
Since there is no MOS transistor and no nMOS transistor for pulling down the voltage of the bit lines BL A and BL B in the nMOS section 61, the
The parts 60 and 61 are unbalanced circuits.
【０１６２】しかし、この第２実施例においては、ラッ
チイネーブル信号ＬＥＺをラッチイネーブル信号ＬＥＸ
よりも先に活性レベル（Ｌレベル）とし、ビット線ＢＬ
A、／ＢＬA間の電圧差を或る程度広げてから、ラッチイ
ネーブル信号ＬＥＸを活性レベル（Ｈレベル）にしてい
るので、動作の安定性を確保することができる。However, in the second embodiment, the latch enable signal LEZ is changed to the latch enable signal LEX.
The activation level (L level) is set before the bit line BL
Since the latch enable signal LEX is set to the active level (H level) after the voltage difference between A and / BL A is widened to some extent, the operation stability can be ensured.
【０１６３】また、第１実施例及び第２実施例において
は、スタンバイ時、データバスＤＢ、／ＤＢが電源電圧
ＶＣＣとされる場合について説明したが、本発明は、ス
タンバイ時、データバスＤＢ、／ＤＢが接地電圧ＶＳＳ
とされる場合においても適用することができる。Further, in the first and second embodiments, the case where the data buses DB and / DB are set to the power supply voltage VCC in the standby mode has been described. / DB is the ground voltage VSS
It can be applied even in the case of.
【０１６４】[0164]
【発明の効果】以上のように、本発明によれば、センス
アンプは、第１のプルダウン回路と、プルアップ回路
と、第２のプルダウン回路とを順に配置して構成し、ト
ランスファゲートの第１のスイッチ素子は、第１のプル
ダウン回路とプルアップ回路との間に配置し、トランス
ファゲートの第２のスイッチ素子は、プルアップ回路と
第２のプルダウン回路との間に配置するとしたことによ
り、書込み時、センスアンプにラッチされているデータ
を反転させる速度を速めることができるので、書込みの
高速化を図ることができる。As described above, according to the present invention, the sense amplifier is configured by arranging the first pull-down circuit, the pull-up circuit, and the second pull-down circuit in order, and the sense amplifier has the first transfer gate. The first switch element is arranged between the first pull-down circuit and the pull-up circuit, and the second switch element of the transfer gate is arranged between the pull-up circuit and the second pull-down circuit. At the time of writing, the speed of inverting the data latched in the sense amplifier can be increased, so that the writing speed can be increased.
【０１６５】また、本発明によれば、トランスファゲー
トの第１のスイッチ素子と第１のプルダウン回路との間
の電流路を短くして、その抵抗を小さくすると共に、ト
ランスファゲートの第２のスイッチ素子と第２のプルダ
ウン回路との間の電流路を短くして、その抵抗を小さく
し、読出し時、センスアンプ内のデータが受けるディス
ターブを小さくすることができるので、選択したメモリ
セルを非選択するまでの時間を短くし、セルデータの再
書込みの高速化を図ると共に、動作電圧の低電圧化を図
ることができる。Further, according to the present invention, the current path between the first switch element of the transfer gate and the first pull-down circuit is shortened to reduce its resistance, and the second switch of the transfer gate is also reduced. Since the current path between the element and the second pull-down circuit can be shortened to reduce the resistance thereof and the disturbance received by the data in the sense amplifier at the time of reading can be reduced, the selected memory cell is not selected. It is possible to shorten the time until it is performed, speed up rewriting of cell data, and lower the operating voltage.
【図１】本発明の第１実施例の要部の構成を概略的に示
すレイアウト図である。FIG. 1 is a layout diagram schematically showing a configuration of a main part of a first embodiment of the present invention.
【図２】本発明の第１実施例のセンスアンプなどの部分
の回路構成を示すと共に、読出し時の動作を説明するた
めの概略的レイアウト図である。FIG. 2 is a schematic layout diagram showing a circuit configuration of a portion such as a sense amplifier according to the first embodiment of the present invention and explaining an operation at the time of reading.
【図３】本発明の第１実施例の読出し時の動作を説明す
るための波形図である。FIG. 3 is a waveform diagram for explaining a read operation of the first embodiment of the present invention.
【図４】本発明の第１実施例の読出し時の動作を説明す
るための概略的レイアウト図である。FIG. 4 is a schematic layout diagram for explaining a read operation according to the first embodiment of the present invention.
【図５】本発明の第１実施例の書込み時の動作を説明す
るための波形図である。FIG. 5 is a waveform diagram for explaining an operation at the time of writing according to the first embodiment of the present invention.
【図６】本発明の第２実施例の要部の構成を概略的に示
すレイアウト図である。FIG. 6 is a layout diagram schematically showing a configuration of a main part of a second embodiment of the present invention.
【図７】本発明の第２実施例のセンスアンプなどの部分
の回路構成を示すと共に、読出し時の動作を説明するた
めの概略的レイアウト図である。FIG. 7 is a schematic layout diagram showing a circuit configuration of a portion such as a sense amplifier according to a second embodiment of the present invention and explaining an operation at the time of reading.
【図８】本発明の第２実施例の読出し時の動作を説明す
るための波形図である。FIG. 8 is a waveform diagram for explaining an operation at the time of reading according to the second embodiment of the present invention.
【図９】本発明の第２実施例の読出し時の動作を説明す
るための概略的レイアウト図である。FIG. 9 is a schematic layout diagram for explaining an operation at the time of reading according to the second embodiment of the present invention.
【図１０】従来のＤＲＡＭの一例の要部の構成を概略的
に示すレイアウト図である。FIG. 10 is a layout diagram schematically showing a configuration of a main part of an example of a conventional DRAM.
【図１１】図１０に示す従来のＤＲＡＭのセンスアンプ
などの部分の回路構成を示すと共に、読出し時の動作を
説明するための概略的レイアウト図である。11 is a schematic layout diagram showing a circuit configuration of a portion such as a sense amplifier of the conventional DRAM shown in FIG. 10 and explaining an operation at the time of reading.
【図１２】図１０に示す従来のＤＲＡＭの読出し時の動
作を説明するための波形図である。12 is a waveform diagram for explaining an operation at the time of reading of the conventional DRAM shown in FIG.
ＢＬA、／ＢＬA、ＢＬB、／ＢＬB ビット線BL A , / BL A , BL B , / BL B Bit line
Claims (3)
をなす第１、第２の配線間の電圧差を増幅してセルデー
タをラッチするセンスアンプと、このセンスアンプとデ
ータ転送路をなす第３、第４の配線とを接続する第１、
第２のスイッチ素子からなるトランスファゲートとを有
してなる半導体記憶装置において、前記センスアンプ
は、前記第１、第２の配線の延在方向に対して、第１の
プルダウン回路と、プルアップ回路と、第２のプルダウ
ン回路とを順に配置して構成されており、前記第１のス
イッチ素子は、前記第１のプルダウン回路と前記プルア
ップ回路との間に配置され、前記第２のスイッチ素子
は、前記プルアップ回路と前記第２のプルダウン回路と
の間に配置されていることを特徴とする半導体記憶装
置。1. A sense amplifier which amplifies a voltage difference between first and second wirings forming a data transfer path to which memory cells are connected and latches cell data, and the sense amplifier and a data transfer path. The first connecting the third and the fourth wiring,
In a semiconductor memory device including a transfer gate including a second switch element, the sense amplifier includes a first pull-down circuit and a pull-up circuit in a direction in which the first and second wirings extend. A second circuit and a second pull-down circuit are arranged in this order, the first switch element is arranged between the first pull-down circuit and the pull-up circuit, and the second switch is provided. A semiconductor memory device, wherein an element is arranged between the pull-up circuit and the second pull-down circuit.
前記第１の配線に接続され、ゲートを前記第２の配線に
接続され、ソースに接地電圧が供給される第１の電界効
果トランジスタと、ドレインを前記第２の配線に接続さ
れ、ゲートを前記第１の配線に接続され、ソースに接地
電圧が供給される第２の電界効果トランジスタとを、前
記第１の電界効果トランジスタが前記プルアップ回路側
に位置するように配置して構成され、前記第２のプルダ
ウン回路は、ドレインを前記第２の配線に接続され、ゲ
ートを前記第１の配線に接続され、ソースに接地電圧が
供給される第３の電界効果トランジスタと、ドレインを
前記第１の配線に接続され、ゲートを前記第２の配線に
接続され、ソースに接地電圧が供給される第４の電界効
果トランジスタとを、前記第３の電界効果トランジスタ
が前記プルアップ回路側に位置するように配置して構成
され、前記第１のスイッチ素子は、一端を前記第１の配
線に接続され、他端を前記第３の配線に接続され、前記
第２のスイッチ素子は、一端を前記第２の配線に接続さ
れ、他端を前記第４の配線に接続されていることを特徴
とする半導体記憶装置。2. A first field effect transistor having a drain connected to the first wiring, a gate connected to the second wiring, and a source supplied with a ground voltage in the first pull-down circuit. A second field effect transistor having a drain connected to the second wiring, a gate connected to the first wiring, and a source supplied with a ground voltage, the first field effect transistor being pulled by the first field effect transistor. The second pulldown circuit is arranged so as to be located on the up circuit side, and the second pulldown circuit has a drain connected to the second wiring, a gate connected to the first wiring, and a source supplied with a ground voltage. And a fourth field effect transistor having a drain connected to the first wiring, a gate connected to the second wiring, and a source supplied with a ground voltage. The third field effect transistor is arranged so as to be located on the pull-up circuit side, and the first switch element has one end connected to the first wiring and the other end connected to the third line. And a second switch element, one end of which is connected to the second wiring and the other end of which is connected to the fourth wiring.
前記第１の配線に接続され、ゲートを前記第２の配線に
接続され、ソースに接地電圧を供給される第１の電界効
果トランジスタから構成され、前記第２のプルダウン回
路は、ドレインを前記第２の配線に接続され、ゲートを
前記第１の配線に接続され、ソースに接地電圧を供給さ
れる第２の電界効果トランジスタから構成され、前記第
１のスイッチ素子は、一端を前記第１の配線に接続さ
れ、他端を前記第３の配線に接続され、前記第２のスイ
ッチ素子は、一端を前記第２の配線に接続され、他端を
前記第４の配線に接続されていることを特徴とする半導
体記憶装置。3. A first field effect transistor having a drain connected to the first wiring, a gate connected to the second wiring, and a source supplied with a ground voltage in the first pull-down circuit. The second pull-down circuit is composed of a second field effect transistor having a drain connected to the second wiring, a gate connected to the first wiring, and a source supplied with a ground voltage. , The first switch element has one end connected to the first wiring, the other end connected to the third wiring, and the second switch element has one end connected to the second wiring. A semiconductor memory device, the other end of which is connected to the fourth wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14912395A JP3487019B2 (en) | 1995-06-15 | 1995-06-15 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14912395A JP3487019B2 (en) | 1995-06-15 | 1995-06-15 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097372A true JPH097372A (en) | 1997-01-10 |
| JP3487019B2 JP3487019B2 (en) | 2004-01-13 |
Family
ID=15468236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14912395A Expired - Lifetime JP3487019B2 (en) | 1995-06-15 | 1995-06-15 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487019B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305031B1 (en) * | 1998-05-30 | 2001-11-22 | 윤종용 | Lay-out of sense amplifier block in dram |
-
1995
- 1995-06-15 JP JP14912395A patent/JP3487019B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305031B1 (en) * | 1998-05-30 | 2001-11-22 | 윤종용 | Lay-out of sense amplifier block in dram |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3487019B2 (en) | 2004-01-13 |
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