JPH0964347A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

Info

Publication number
JPH0964347A
JPH0964347A JP21164095A JP21164095A JPH0964347A JP H0964347 A JPH0964347 A JP H0964347A JP 21164095 A JP21164095 A JP 21164095A JP 21164095 A JP21164095 A JP 21164095A JP H0964347 A JPH0964347 A JP H0964347A
Authority
JP
Japan
Prior art keywords
oxide film
silicon substrate
gate oxide
field
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21164095A
Other languages
Japanese (ja)
Inventor
Setsuo Wake
節雄 和気
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP21164095A priority Critical patent/JPH0964347A/en
Publication of JPH0964347A publication Critical patent/JPH0964347A/en
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To prevent the breakdown strength of a gate oxide film at a field edge part from decreasing by setting (100) face of silicon substrate to a main flat surface and forming gate oxide film on a surface which is inclined for the main flat surface of silicon substrate at the boundary part between the field oxide film and the gate oxide film. SOLUTION: An underlay oxide film 2 is formed on silicon substrate 1 with (100) face as a main surface and further nitrogen film 3 is subjected to patterning. Then, with the nitride film 3 as a mask, field oxide film 4 is formed on the main surface of the silicon substrate 1 with (100) face as a main surface and the nitride film 3 is eliminated. Then, the field oxide film 4 is partially etched and removed. A silicon crystal surface 1a which is slightly inclined from the (100) face is formed at a field edge part 6 of the silicon substrate 1. The inclination surface is set to an angle of 5-30 degrees for the main flat surface of the silicon substrate 1. Then, a gate oxide film 5 and a gate electrode 7 are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明はMOS型半導体装
置のゲート電極部の構造に関し、特にゲート酸化膜の構
造および製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a gate electrode portion of a MOS type semiconductor device, and more particularly to a structure of a gate oxide film and a manufacturing method thereof.

【0002】[0002]

【従来の技術】近年、半導体装置の高集積化に伴う素子
寸法の微細化が進んできた。MOS型半導体装置におい
ても素子寸法の微細化に伴い、ゲート酸化膜も薄膜化が
進んでいる。現在では10nm前後のゲート酸化膜厚が
実用化されているが、ゲート酸化膜に印加されるゲート
電圧はゲート酸化膜厚の薄膜化に対応して下がってはい
ず、むしろ高くなってきており、ゲート酸化膜耐圧の安
定化に対する要求は益々厳しいものとなってきている。
2. Description of the Related Art In recent years, miniaturization of element dimensions has been advanced along with high integration of semiconductor devices. Also in the MOS type semiconductor device, the gate oxide film is becoming thinner along with the miniaturization of the element size. At present, a gate oxide film thickness of about 10 nm has been put into practical use, but the gate voltage applied to the gate oxide film does not decrease in response to the reduction in the gate oxide film thickness, but rather increases. The demand for stabilizing the gate oxide film breakdown voltage is becoming more and more severe.

【0003】図6は従来のMOS型半導体装置のゲート
電極部の構造を示す断面図であり、図7(a)〜(d)
はその製造方法を示す工程断面図である。図にしたがっ
て順次説明を行う。まず、図7(a)に示すように、シ
リコン基板1上に下敷酸化膜2を形成した後、窒化膜3
をパターニングする。
FIG. 6 is a sectional view showing the structure of a gate electrode portion of a conventional MOS semiconductor device, and FIGS. 7 (a) to 7 (d).
FIG. 4A is a process sectional view showing the manufacturing method. The description will be made sequentially according to the drawing. First, as shown in FIG. 7A, after forming an underlying oxide film 2 on a silicon substrate 1, a nitride film 3 is formed.
Pattern.

【0004】次に、図7(b)に示すように、パターニ
ングされた窒化膜3をマスクとして公知のLOCOS
(LOCal Oxidation of Silic
on)法などを用いてシリコン基板1主面にフィールド
酸化膜4を形成し、窒化膜3を除去する。次に、図7
(c)に示すように、下敷酸化膜2を除去する。
Next, as shown in FIG. 7B, a known LOCOS film is formed by using the patterned nitride film 3 as a mask.
(LOCal Oxidation of Silic
on) method or the like to form a field oxide film 4 on the main surface of the silicon substrate 1 and remove the nitride film 3. Next, FIG.
As shown in (c), the underlying oxide film 2 is removed.

【0005】次に、図7(d)に示すように、ゲート酸
化膜5を形成する。その後、図6に示すように、CVD
(Chemical Vapor Depositio
n)法等を用いてポリシリコン膜を堆積する。このポリ
シリコン膜を公知の写真製版技術およびエッチング技術
を用いてパターニングしてゲート電極7を形成する。
Next, as shown in FIG. 7D, a gate oxide film 5 is formed. Then, as shown in FIG.
(Chemical Vapor Deposition
n) method, etc. is used to deposit a polysilicon film. The polysilicon film is patterned by using the known photolithography technique and etching technique to form the gate electrode 7.

【0006】図6に示すように、厚いフィールド酸化膜
4と薄いゲート酸化膜5との境界部であるフィールドエ
ッジ部6においてゲート酸化膜5厚が局部的に薄くなる
現象(以下Thinninigと記す)が起こる。この
ThinningによるMOSキャパシタへの影響を図
8を用いて説明する。
As shown in FIG. 6, the phenomenon in which the thickness of the gate oxide film 5 is locally thinned at a field edge portion 6 which is a boundary portion between the thick field oxide film 4 and the thin gate oxide film 5 (hereinafter referred to as Thinning). Happens. The effect of this thinning on the MOS capacitor will be described with reference to FIG.

【0007】図8は従来のMOSキャパシタにおけるゲ
ート電界Eg−ゲート電流密度Jg特性を示す図であ
る。ゲート電界Egはゲート酸化膜に印加される電圧V
gをゲート酸化膜厚Toxで除したものであり、ゲート
電流密度Jgはゲート電圧Vgの印加により流れるゲー
ト電流Igをゲート酸化膜の面積Sで除したものであ
る。図中、電界8MV/cm以上で観測されている電流
はFowler−Norrdoheime電流と呼ばれ
る強電界印加によるトンネル電流の成分である(以下、
F−N電流と称す)。このF−N電流はJ=AE2
-B/E(A,Bは定数、Eは電界)と表され、電界の影響
を強く受けるものである。
FIG. 8 is a diagram showing a gate electric field Eg-gate current density Jg characteristic in a conventional MOS capacitor. The gate electric field Eg is the voltage V applied to the gate oxide film.
g is divided by the gate oxide film thickness Tox, and the gate current density Jg is obtained by dividing the gate current Ig flowing by the application of the gate voltage Vg by the area S of the gate oxide film. In the figure, the current observed at an electric field of 8 MV / cm or more is a tunnel current component called a Fowler-Nordoheime current due to the application of a strong electric field (hereinafter,
Referred to as F-N current). This F-N current is J = AE 2 e
It is expressed as -B / E (A and B are constants and E is an electric field), and is strongly influenced by the electric field.

【0008】また、図8中のキャパシタAおよびキャパ
シタBは図9に示したものである。図9(a)はキャパ
シタAの平面図、図9(b)は図9(a)のA−A´部
の断面図であり、図9(c)はキャパシタBの平面図、
図9(d)は図9(c)のB−B´部の断面図である。
図9からわかるように、キャパシタAとキャパシタBと
はゲート酸化膜5の面積は同じであるがフィールドエッ
ジ長についてはキャパシタBはキャパシタAの1000
倍となっている。
Capacitor A and capacitor B in FIG. 8 are those shown in FIG. 9A is a plan view of the capacitor A, FIG. 9B is a cross-sectional view of the AA ′ portion of FIG. 9A, and FIG. 9C is a plan view of the capacitor B.
FIG. 9D is a cross-sectional view of the BB 'portion of FIG. 9C.
As can be seen from FIG. 9, the capacitor A and the capacitor B have the same area of the gate oxide film 5, but the field edge length of the capacitor B is 1000 times that of the capacitor A.
Has doubled.

【0009】図8を見ると、明らかにキャパシタAより
キャパシタBのほうが多くの電流が流れていることが分
かる。これはキャパシタBはフィールドエッジ長がキャ
パシタAより1000倍長くなっているため、Thin
ningによりゲート酸化膜5の薄くなった部分がキャ
パシタAより1000倍多く、F−N電流が多く流れる
ためである。
It can be seen from FIG. 8 that more current is flowing in the capacitor B than in the capacitor A. This is because the capacitor B has a field edge length that is 1000 times longer than that of the capacitor A.
This is because the gate oxide film 5 is thinned by 1000 times more than the capacitor A, and a large amount of F-N current flows.

【0010】従って、この様なThinningを有す
るゲート酸化膜5の場合、フィールドエッジ部6の狭い
領域に電界が集中するためゲート酸化膜5の品質が低下
していた。また、EEPROMやフラッシュメモリなど
に用いられトンネル酸化膜のように積極的にF−N型電
流を流す素子においては、電流がThinningによ
るフィールドエッジ部6の薄膜部に集中するためにトン
ネル酸化膜の寿命が短くなっていた。
Therefore, in the case of the gate oxide film 5 having such thinning, the quality of the gate oxide film 5 is deteriorated because the electric field is concentrated in the narrow region of the field edge portion 6. Further, in an element such as a tunnel oxide film used for an EEPROM or a flash memory in which an F-N type current is positively flowed, the current concentrates on the thin film portion of the field edge portion 6 due to thinning, so that the tunnel oxide film The life was shortened.

【0011】Thinningが発生する原因として
は、図7(b)の工程において、LOCOS酸化時に窒
化膜3の酸化によって発生したNまたはNH3がシリコ
ン基板1表面に拡散してシリコンと反応し、窒化シリコ
ン膜またはオキシナイトライド膜を形成するため、図7
(d)の工程において、ゲート酸化時にシリコンが酸化
されるのを妨げるため、また、フィールド酸化膜4とゲ
ート酸化膜5との境界部であるフィールドエッジ部6に
おいて、横方向からの酸化剤の供給が厚いフィールド酸
化膜4によって制約され、シリコン基板1横方向の酸化
速度が落ちるためなどが知られている。
The reason why the thinning occurs is that in the step of FIG. 7B, N or NH 3 generated by the oxidation of the nitride film 3 at the time of LOCOS oxidation diffuses on the surface of the silicon substrate 1 and reacts with silicon to generate nitriding. To form a silicon film or an oxynitride film, FIG.
In the step of (d), in order to prevent silicon from being oxidized at the time of gate oxidation, in the field edge portion 6 which is a boundary portion between the field oxide film 4 and the gate oxide film 5, the oxidizer from the lateral direction is removed. It is known that the supply is restricted by the thick field oxide film 4 and the oxidation rate in the lateral direction of the silicon substrate 1 is reduced.

【0012】これらを解決するものとして、Thinn
ingに対しては以前から様々な対策が成されてきてお
り、前者に対しては、図7(d)の工程においてゲート
酸化膜5を一度除去して再びゲート酸化膜5を形成する
という犠牲酸化による窒化シリコン膜やオキシナイトラ
イド膜の除去などが行われている。また、後者に対して
は、やはり図7(d)の工程において、ゲート酸化時に
おける酸化条件の最適化が図られてきた。しかし、ゲー
ト酸化膜5の薄膜化が進んでいる今日では充分な対策と
はなっていないのが現状である。
To solve these problems, Thinn
For the former, various measures have been taken, and for the former, the sacrifice of once removing the gate oxide film 5 and forming the gate oxide film 5 again in the step of FIG. 7D. The removal of the silicon nitride film and the oxynitride film by oxidation is performed. Further, with respect to the latter, also in the step of FIG. 7D, the oxidation conditions at the time of gate oxidation have been optimized. However, under the present circumstances where the gate oxide film 5 is becoming thinner, the present situation is that it is not a sufficient countermeasure.

【0013】[0013]

【発明が解決しようとする課題】従来のMOS型半導体
装置のゲート酸化膜の構造および製造方法は以上のよう
であり、図6に示すように、フィールド酸化膜4とゲー
ト酸化膜5との境界部であるフィールドエッジ部6にお
いてThinningが起こり、ゲート酸化膜耐圧が不
安定になりやすいという問題点があった。また、このT
hinningにより図8に示すように、限られた領域
に高電界が集中するためゲート酸化膜の信頼性が低下す
るという問題点もあった。これらの問題点はゲート酸化
膜の薄膜化に伴いより顕在化してきている。
The structure and manufacturing method of the gate oxide film of the conventional MOS semiconductor device are as described above. As shown in FIG. 6, the boundary between the field oxide film 4 and the gate oxide film 5 is as shown in FIG. There is a problem that thinning occurs in the field edge portion 6 which is a portion, and the breakdown voltage of the gate oxide film is likely to be unstable. Also, this T
As shown in FIG. 8, the high electric field is concentrated in a limited region due to the thinning, which causes a problem that the reliability of the gate oxide film is deteriorated. These problems have become more apparent as the gate oxide film becomes thinner.

【0014】この発明は上記のような問題点を解消する
ために成されたもので、ゲート酸化膜が薄膜化しても、
フィールド酸化膜とゲート酸化膜との境界部であるフィ
ールドエッジ部においてThinningを防止し、フ
ィールドエッジ部のゲート酸化膜の耐圧低下を防ぎ、ゲ
ート酸化膜の信頼性の向上が図れる半導体装置およびそ
の製造方法を提供することを目的としている。
The present invention has been made to solve the above problems, and even if the gate oxide film is thinned,
A semiconductor device capable of preventing thinning at a field edge portion, which is a boundary portion between a field oxide film and a gate oxide film, preventing a breakdown voltage of the gate oxide film at the field edge portion, and improving reliability of the gate oxide film, and a manufacturing method thereof. It is intended to provide a way.

【0015】[0015]

【課題を解決するための手段】この発明の請求項1に係
る半導体装置は、シリコン基板が(100)面を主平面
とし、フィールド酸化膜とゲート酸化膜との境界部では
上記ゲート酸化膜を上記シリコン基板の主平面に対して
傾斜した面上に形成するようにしたものである。
In a semiconductor device according to claim 1 of the present invention, a silicon substrate has a (100) plane as a main plane, and the gate oxide film is formed at a boundary portion between a field oxide film and a gate oxide film. It is formed on a surface inclined with respect to the main plane of the silicon substrate.

【0016】この発明の請求項2に係る半導体装置は、
傾斜面がシリコン基板の主平面に対して5度〜30度傾
斜しているものである。
According to a second aspect of the present invention, there is provided a semiconductor device comprising:
The inclined surface is inclined 5 degrees to 30 degrees with respect to the main plane of the silicon substrate.

【0017】この発明の請求項3に係る半導体装置の製
造方法は、(100)面を主平面とするシリコン基板上
にフィールド酸化膜を形成する工程と、上記フィールド
酸化膜表面を一部エッチングすることによりフィールド
エッジ部に上記主平面に対して傾斜したシリコン基板面
を露出させる工程と、熱酸化することにより上記シリコ
ン基板上にゲート酸化膜を形成する工程とを備えるよう
にしたものである。
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a field oxide film is formed on a silicon substrate having a (100) plane as a main plane, and the surface of the field oxide film is partially etched. Thus, a step of exposing the surface of the silicon substrate inclined with respect to the main plane to the field edge portion and a step of forming a gate oxide film on the silicon substrate by thermal oxidation are provided.

【0018】この発明の請求項4に係る半導体装置の製
造方法は、傾斜したシリコン基板面がシリコン基板の主
平面に対して5度〜30度傾斜しているように形成した
ものである。
According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a tilted silicon substrate surface is tilted by 5 to 30 degrees with respect to a main plane of the silicon substrate.

【0019】[0019]

【発明の実施の形態】以下、この発明の実施例を図を用
いて説明する。なお、従来の技術と同等のものには同番
号を付して詳細な説明は省略する。 実施の形態1.図1はこの発明の半導体装置のゲート電
極部の構造を示す断面図であり、図2(a)〜(e)は
その製造方法を示す工程断面図である。図にしたがって
順次説明を行う。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. The same parts as those of the conventional technique are designated by the same reference numerals, and detailed description thereof will be omitted. Embodiment 1. FIG. 1 is a cross-sectional view showing the structure of the gate electrode portion of the semiconductor device of the present invention, and FIGS. 2A to 2E are process cross-sectional views showing the manufacturing method thereof. The description will be made sequentially according to the drawing.

【0020】まず、図2(a)に示すように、(10
0)面を主面とするシリコン基板1上に下敷酸化膜2を
形成した後、窒化膜3をパターニングする。ここで、
(100)面を主面とするシリコン基板1は界面固定電
荷が最も小さく、しきい値電圧のバラツキを小さくする
ことができるためにMOSトランジスタの製造には一般
に広く用いられている半導体基板である。次に、図2
(b)に示すように、パターニングされた窒化膜3をマ
スクとして公知のLOCOS法などを用いて(100)
面を主面とするシリコン基板1主面にフィールド酸化膜
4を形成し、窒化膜3を除去する。このとき、フィール
ド酸化膜4の膜厚は次工程であるエッチングでの膜厚目
減り分を見込んで必要な膜厚よりもエッチング量だけ厚
く形成しておく。
First, as shown in FIG.
After forming the underlying oxide film 2 on the silicon substrate 1 whose main surface is the (0) plane, the nitride film 3 is patterned. here,
The silicon substrate 1 having the (100) plane as the main surface has the smallest fixed electric charge at the interface and can reduce the variation in the threshold voltage, and is therefore a semiconductor substrate that is generally widely used in the manufacture of MOS transistors. . Next, FIG.
As shown in (b), the well-known LOCOS method or the like is used with the patterned nitride film 3 as a mask (100).
A field oxide film 4 is formed on the main surface of the silicon substrate 1 whose main surface is the main surface, and the nitride film 3 is removed. At this time, the film thickness of the field oxide film 4 is made thicker than the required film thickness by taking into account the decrease in film thickness in the next step of etching.

【0021】次に、図2(c)に示すように、弗酸水溶
液を用いてフィールド酸化膜4を1000オングストロ
ーム程度エッチング除去する。この結果、フィールド酸
化膜4の酸化形状からフィールドエッジ部6のシリコン
基板1では(100)面から僅かに傾斜したシリコン結
晶面1aが露出する。
Next, as shown in FIG. 2C, the field oxide film 4 is etched away by about 1000 angstroms using an aqueous solution of hydrofluoric acid. As a result, the oxidized shape of the field oxide film 4 exposes the silicon crystal plane 1a slightly inclined from the (100) plane in the silicon substrate 1 at the field edge portion 6.

【0022】ここで、図3はシリコン基板1の(10
0)面の主面をその垂直方向から見たシリコン結晶の模
式図である。図4はシリコン基板1の(100)面の主
面をその法線に対し8度傾けてみたシリコン結晶の模式
図ある。図3と図4とを比較すると明らかなように、図
3ではシリコン原子が重なる構造になっているので、図
4の方が単位面積あたりに露出しているシリコン原子の
数が多い。
Here, FIG. 3 shows (10
It is a schematic diagram of the silicon crystal which looked at the main surface of (0) plane from the perpendicular direction. FIG. 4 is a schematic view of a silicon crystal in which the principal surface of the (100) plane of the silicon substrate 1 is tilted 8 degrees with respect to the normal line. As is clear from a comparison between FIG. 3 and FIG. 4, since the silicon atoms are overlapped in FIG. 3, the number of silicon atoms exposed per unit area is larger in FIG.

【0023】次に、図2(d)に示すように、熱酸化法
によりゲート酸化膜5を形成する。このとき、熱酸化は
シリコン原子と酸素の反応により進むので、酸化速度は
シリコン原子が酸化膜に取り込まれていく速度に依存
し、シリコン原子の表面密度に依存することになる。ま
た、シリコン原子の表面密度は面方位に依存しているの
で、単位表面積あたりのシリコン原子が多く露出してい
る面のほうが酸化速度が速くなり、酸化速度は面方位依
存性を持つことになる。従って、他の酸化速度決定因子
の影響を小さくして酸化速度の面方位依存性を強調する
ためには、4オングストローム/分程度の酸化速度でゆ
っくりと酸化を行えばよい。
Next, as shown in FIG. 2D, a gate oxide film 5 is formed by a thermal oxidation method. At this time, thermal oxidation proceeds by the reaction between silicon atoms and oxygen, and thus the oxidation rate depends on the rate at which silicon atoms are taken into the oxide film and depends on the surface density of silicon atoms. Further, since the surface density of silicon atoms depends on the plane orientation, the surface where a large amount of silicon atoms per unit surface area is exposed has a higher oxidation rate, and the oxidation rate has a plane orientation dependence. . Therefore, in order to reduce the influence of other oxidative rate determining factors and emphasize the plane orientation dependence of the oxidative rate, the oxidative rate may be slowly performed at an oxidative rate of about 4 Å / min.

【0024】このようにして酸化を行えば、図3および
図4に示すように、(100)面から傾斜した面の酸化
速度は(100)面の酸化速度よりも速くなる。その結
果、ゲート酸化膜5は(100)面から僅かに傾斜した
シリコン結晶面1aが露出したフィールドエッジ部6に
おいて厚く形成され、ゲート酸化膜5が薄膜化してもT
hinningが防止できる。二度のゲート酸化やゲー
ト酸化膜5への写真製版工程を必要とせず、一度の酸化
工程で形成することができ、工程が繁雑にならず、ゲー
ト酸化膜5の品質が劣化することもない。
When oxidation is carried out in this way, as shown in FIGS. 3 and 4, the oxidation rate of the plane inclined from the (100) plane becomes faster than that of the (100) plane. As a result, the gate oxide film 5 is formed thick at the field edge portion 6 where the silicon crystal plane 1a slightly tilted from the (100) plane is exposed, and even if the gate oxide film 5 is thinned, T
Hinning can be prevented. The gate oxide film 5 can be formed in a single oxidation step without the need for double gate oxidation or photolithography process for the gate oxide film 5, the process is not complicated, and the quality of the gate oxide film 5 is not deteriorated. .

【0025】その後、図1に示すように、CVD法等を
用いてポリシリコン膜を堆積する。このポリシリコン膜
を公知の写真製版技術およびエッチング技術を用いてパ
ターニングしてゲート電極7を形成する。
Thereafter, as shown in FIG. 1, a polysilicon film is deposited by using the CVD method or the like. The polysilicon film is patterned by using the known photolithography technique and etching technique to form the gate electrode 7.

【0026】この様にして製造されたMOS型キャパシ
タのEg−Jg特性を図5に示す。図において、キャパ
シタAとキャパシタBとは図9に示すものであり、従来
と同様のものである。図8に示した従来例のMOS型キ
ャパシタと比較すると、キャパシタAとキャパシタBと
の差が縮小していることが判る。これはゲート酸化膜5
のフィールドエッジ部6の薄膜部において電流が増大し
ていた現象が低減された事を示しており、Thinni
ngに対して充分な効果があることを示している。ここ
で、傾斜したシリコン結晶面1aの角度は、その下限を
シリコン原子数の増加効果が現れ出す5度程度、その上
限をLOCOS形成のためのプロセスによる制約や傾斜
がつきすぎることによるフィールドエッジ部6における
酸化膜の耐圧劣化を考慮して30度程度までとなる。
FIG. 5 shows the Eg-Jg characteristics of the MOS type capacitor manufactured as described above. In the figure, a capacitor A and a capacitor B are shown in FIG. 9 and are the same as the conventional one. As compared with the conventional MOS type capacitor shown in FIG. 8, it can be seen that the difference between the capacitors A and B is reduced. This is the gate oxide film 5
The phenomenon in which the current was increased in the thin film portion of the field edge portion 6 was reduced.
It shows that there is a sufficient effect on ng. Here, the lower limit of the angle of the inclined silicon crystal plane 1a is about 5 degrees at which the effect of increasing the number of silicon atoms appears, and the upper limit thereof is the field edge portion due to the restriction due to the process for forming LOCOS or the excessive inclination. In consideration of the breakdown voltage deterioration of the oxide film in No. 6, up to about 30 degrees.

【0027】[0027]

【発明の効果】以上のようにこの発明によれば、シリコ
ン基板が(100)面を主平面とし、フィールド酸化膜
とゲート酸化膜との境界部では上記ゲート酸化膜を上記
シリコン基板の主平面に対して傾斜した面上に形成する
ようにしたので、ゲート酸化膜の形成時における酸化速
度は(100)面より(100)面から傾斜した面のほ
うが速くなり、フィールド酸化膜とゲート酸化膜との境
界部でのゲート酸化膜が他の部分のゲート酸化膜よりも
厚く形成され、Thinningを防止でき、ゲート酸
化膜の耐圧低下および品質劣化を防ぎ、信頼性の高い半
導体装置を得ることのできる効果がある。
As described above, according to the present invention, the silicon substrate has the (100) plane as the main plane, and the gate oxide film is formed on the main plane of the silicon substrate at the boundary between the field oxide film and the gate oxide film. Since it is formed on a surface inclined with respect to the surface, the oxidation rate at the time of forming the gate oxide film is faster on the surface inclined from the (100) surface than on the (100) surface, and the field oxide film and the gate oxide film are formed. Since the gate oxide film at the boundary with the gate oxide film is formed thicker than the gate oxide film in other portions, it is possible to prevent thinning, prevent breakdown of the gate oxide film from deteriorating and quality deterioration, and obtain a highly reliable semiconductor device. There is an effect that can be done.

【0028】また、傾斜面がシリコン基板の主平面に対
して5度〜30度傾斜しているので、フィールド酸化膜
とゲート酸化膜との境界部でのゲート酸化膜が他の部分
のゲート酸化膜よりも確実に厚く形成することができる
効果がある。
Further, since the inclined surface is inclined by 5 to 30 degrees with respect to the main plane of the silicon substrate, the gate oxide film at the boundary portion between the field oxide film and the gate oxide film is gate oxidized at another portion. There is an effect that it can be surely formed thicker than the film.

【0029】また、(100)面を主面とするシリコン
基板上にフィールド酸化膜を形成する工程と、上記フィ
ールド酸化膜表面を一部エッチングすることによりフィ
ールドエッジ部に上記主平面に対して傾斜したシリコン
基板面を露出させる工程と、熱酸化することにより上記
シリコン基板上にゲート酸化膜を形成する工程とを備え
るようにしたので、ゲート酸化膜の形成時における酸化
速度は(100)面より(100)面から傾斜した面の
ほうが速くなり、一度の酸化工程でフィールドエッジ部
でのゲート酸化膜を他の部分のゲート酸化膜よりも厚く
形成し、工程が繁雑にならずにThinningを防止
でき、ゲート酸化膜の耐圧低下および品質劣化を防ぎ、
信頼性の高い半導体装置を製造できる効果がある。
Further, a step of forming a field oxide film on a silicon substrate having a (100) plane as a main surface, and a part of the surface of the field oxide film being etched, a field edge portion is inclined with respect to the main plane. Since the step of exposing the surface of the silicon substrate and the step of forming the gate oxide film on the silicon substrate by thermal oxidation are provided, the oxidation rate at the time of forming the gate oxide film is higher than that of the (100) surface. The surface inclined from the (100) surface becomes faster, and the gate oxide film at the field edge is formed thicker than the gate oxide film in other parts in one oxidation process, preventing thinning without making the process complicated. Can prevent the breakdown voltage of the gate oxide film from deteriorating and the quality from deteriorating.
There is an effect that a highly reliable semiconductor device can be manufactured.

【0030】また、傾斜したシリコン基板面がシリコン
基板の主平面に対して5度〜30度傾斜しているように
形成したので、一度の酸化工程でフィールドエッジ部で
のゲート酸化膜を他の部分のゲート酸化膜よりも確実に
厚く形成することができる効果がある。
Further, since the inclined silicon substrate surface is formed so as to be inclined at 5 to 30 degrees with respect to the main plane of the silicon substrate, the gate oxide film at the field edge portion can be changed to another by a single oxidation process. There is an effect that it can be formed surely thicker than the gate oxide film in a part.

【図面の簡単な説明】[Brief description of drawings]

【図1】 この発明の半導体装置のゲート電極部の構造
を示す断面図である。
FIG. 1 is a sectional view showing a structure of a gate electrode portion of a semiconductor device of the present invention.

【図2】 図1の半導体装置の製造方法を示す工程断面
図である。
2A to 2D are process cross-sectional views showing a method of manufacturing the semiconductor device of FIG.

【図3】 シリコン基板の主面をその垂直方向から見た
シリコン結晶の模式図である。
FIG. 3 is a schematic diagram of a silicon crystal when a main surface of a silicon substrate is viewed from a vertical direction thereof.

【図4】 シリコン基板1の主面をその法線に対し8度
傾けてみたシリコン結晶の模式図ある。
FIG. 4 is a schematic view of a silicon crystal in which the main surface of the silicon substrate 1 is tilted 8 degrees with respect to the normal line.

【図5】 この発明のMOS型キャパシタのEg−Jg
特性を示す図である。
FIG. 5: Eg-Jg of MOS type capacitor of this invention
It is a figure which shows a characteristic.

【図6】 従来の半導体装置のゲート電極部の構造を示
す断面図である。
FIG. 6 is a sectional view showing a structure of a gate electrode portion of a conventional semiconductor device.

【図7】 図6の半導体装置の製造方法を示す工程断面
図である。
7A to 7C are process cross-sectional views showing a method of manufacturing the semiconductor device of FIG.

【図8】 従来のMOS型キャパシタのEg−Jg特性
を示す図である。
FIG. 8 is a diagram showing Eg-Jg characteristics of a conventional MOS capacitor.

【図9】 図5および図8の特性評価に用いたMOS型
キャパシタの構造を示す平面図および断面図である。
9A and 9B are a plan view and a cross-sectional view showing the structure of a MOS type capacitor used for the characteristic evaluation of FIGS.

【符号の説明】[Explanation of symbols]

1 シリコン基板、1a 傾斜したシリコン結晶面、4
フィールド酸化膜、5 ゲート酸化膜、6 フィール
ドエッジ部。
1 silicon substrate, 1a inclined silicon crystal plane, 4
Field oxide film, 5 gate oxide film, 6 field edge part.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 シリコン基板上にフィールド酸化膜とゲ
ート酸化膜とを備えた半導体装置において、 上記シリコン基板は(100)面を主平面とし、上記フ
ィールド酸化膜とゲート酸化膜との境界部では上記ゲー
ト酸化膜を上記シリコン基板の主平面に対して傾斜した
面上に形成することを特徴とする半導体装置。
1. A semiconductor device comprising a field oxide film and a gate oxide film on a silicon substrate, wherein the silicon substrate has a (100) plane as a main plane, and a boundary portion between the field oxide film and the gate oxide film is formed. A semiconductor device, wherein the gate oxide film is formed on a surface inclined with respect to a main plane of the silicon substrate.
【請求項2】 傾斜面がシリコン基板の主平面に対して
5度〜30度傾斜していることを特徴とする請求項1記
載の半導体装置。
2. The semiconductor device according to claim 1, wherein the inclined surface is inclined 5 degrees to 30 degrees with respect to the main plane of the silicon substrate.
【請求項3】 (100)面を主平面とするシリコン基
板上にフィールド酸化膜を形成する工程と、上記フィー
ルド酸化膜表面を一部エッチングすることによりフィー
ルドエッジ部に上記主平面に対して傾斜したシリコン基
板面を露出させる工程と、熱酸化することにより上記シ
リコン基板上にゲート酸化膜を形成する工程とを備えた
半導体装置の製造方法。
3. A step of forming a field oxide film on a silicon substrate having a (100) plane as a main plane, and a portion of the surface of the field oxide film is etched so that a field edge portion is inclined with respect to the main plane. A method of manufacturing a semiconductor device, comprising: exposing the surface of the silicon substrate, and forming a gate oxide film on the silicon substrate by thermal oxidation.
【請求項4】 傾斜したシリコン基板面がシリコン基板
の主平面に対して5度〜30度傾斜して形成されている
ことを特徴とする請求項3記載の半導体装置の製造方
法。
4. The method of manufacturing a semiconductor device according to claim 3, wherein the inclined silicon substrate surface is formed with an inclination of 5 to 30 degrees with respect to the main plane of the silicon substrate.
JP21164095A 1995-08-21 1995-08-21 Semiconductor device and its manufacture Pending JPH0964347A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21164095A JPH0964347A (en) 1995-08-21 1995-08-21 Semiconductor device and its manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21164095A JPH0964347A (en) 1995-08-21 1995-08-21 Semiconductor device and its manufacture

Publications (1)

Publication Number Publication Date
JPH0964347A true JPH0964347A (en) 1997-03-07

Family

ID=16609132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21164095A Pending JPH0964347A (en) 1995-08-21 1995-08-21 Semiconductor device and its manufacture

Country Status (1)

Country Link
JP (1) JPH0964347A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060039A (en) * 2004-08-20 2006-03-02 Nec Electronics Corp Field effect transistor, manufacturing method thereof and complementary field effect transistor
US10418281B2 (en) 2016-06-30 2019-09-17 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060039A (en) * 2004-08-20 2006-03-02 Nec Electronics Corp Field effect transistor, manufacturing method thereof and complementary field effect transistor
US10418281B2 (en) 2016-06-30 2019-09-17 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
JP2955459B2 (en) Method for manufacturing semiconductor device
US6228717B1 (en) Method of manufacturing semiconductor devices with alleviated electric field concentration at gate edge portions
US20050127456A1 (en) Semiconductor device and method of fabricating the same
US5830771A (en) Manufacturing method for semiconductor device
US6472259B1 (en) Method of manufacturing semiconductor device
JPH0964347A (en) Semiconductor device and its manufacture
JPH07183513A (en) Manufacture of semiconductor device
US20060008962A1 (en) Manufacturing method of semiconductor integrated circuit device
JPH04271177A (en) Manufacture of nonvolatile semiconductor memory
US6770574B2 (en) Method of forming a dielectric layer
JP2000049160A (en) Wiring of semiconductor device and manufacture thereof
US4878996A (en) Method for reduction of filaments between electrodes
JP2671607B2 (en) Semiconductor device and manufacturing method thereof
JP3082288B2 (en) Thin film memory transistor and method of manufacturing the same
JPH04337672A (en) Semiconductor storage device and its manufacture
US6544852B1 (en) Method of fabricating semiconductor device
KR100279092B1 (en) Manufacturing Method of Semiconductor Device
US20060076605A1 (en) Improved flash forward tunneling voltage (ftv) flash memory device
JPS60103615A (en) Semiconductor device
JP2612098B2 (en) Manufacturing method of insulating film
JP3191309B2 (en) Method for manufacturing semiconductor device
JPH1174379A (en) Manufacture of nonvolatile semiconductor storage device
KR19990013335A (en) Semiconductor device and manufacturing method
JPH0296377A (en) Manufacture of semiconductor device
JPH11354626A (en) Element separating method for semiconductor element and semiconductor device