JPH0962863A - ３次元画像表示用ｚソート法及びこれを用いた図形データソート装置 - Google Patents
３次元画像表示用ｚソート法及びこれを用いた図形データソート装置Info
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- JPH0962863A JPH0962863A JP7213421A JP21342195A JPH0962863A JP H0962863 A JPH0962863 A JP H0962863A JP 7213421 A JP7213421 A JP 7213421A JP 21342195 A JP21342195 A JP 21342195A JP H0962863 A JPH0962863 A JP H0962863A
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Abstract
(57)【要約】
【課題】回路規模を縮小する。
【解決手段】データ抽出・格納回路２２は、順次供給さ
れる図形データから、代表点の、３２ビット浮動小数点
数の視線方向座標（Ｚ座標）を抽出し、かつ、該図形デ
ータを順にＲＡＭ２５へ格納し、該Ｚ座標を、上位側か
ら１６ビットの整数データに変換する。変換データソー
ト回路２４は、該変換毎に、昇順にソートされている変
換データの各々と新たに追加された変換データとを比較
し、比較結果に基づいて、ソートされている変換データ
に追加された変換データを挿入することによりソートを
行う。ソートされた変換データが所定値数になったと
き、ポリゴンを視点から遠ざかる順に表示するために、
プロセッサ２６により、ソートされた変換データに対応
して図形データをＲＡＭ２５から読み出す。
れる図形データから、代表点の、３２ビット浮動小数点
数の視線方向座標（Ｚ座標）を抽出し、かつ、該図形デ
ータを順にＲＡＭ２５へ格納し、該Ｚ座標を、上位側か
ら１６ビットの整数データに変換する。変換データソー
ト回路２４は、該変換毎に、昇順にソートされている変
換データの各々と新たに追加された変換データとを比較
し、比較結果に基づいて、ソートされている変換データ
に追加された変換データを挿入することによりソートを
行う。ソートされた変換データが所定値数になったと
き、ポリゴンを視点から遠ざかる順に表示するために、
プロセッサ２６により、ソートされた変換データに対応
して図形データをＲＡＭ２５から読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、３次元画像表示用
Ｚソート法及びこれを用いた図形データソート装置に関
する。
Ｚソート法及びこれを用いた図形データソート装置に関
する。
【０００２】
【従来の技術】３次元画像表示では、例えば図８におい
て、点Ｏを視点としＺ軸を視線方向として立体１０を
見、視点Ｏを通りＺ軸に垂直なＸ軸及びＹ軸をとり、Ｘ
−Ｙ−Ｚ座標系で立体１０を表す。そして、立体１０の
表面をポリゴン（多角形）、例えば三角形の多面体で表
し、この多面体を、Ｘ−Ｙ面に平行な面１１（ｘ−ｙ
面）上に中心投影又は直投影し、光源１２からの光が立
体１０で反射され視点Ｏに入射する光に基づいて面１１
上のポリゴンの色及び濃淡を決定する。例えば立体１０
上のポリゴンＰＱＲは、面１１上のｐｑｒに中心投影さ
れる。この投影像が表示画面に表示される。
て、点Ｏを視点としＺ軸を視線方向として立体１０を
見、視点Ｏを通りＺ軸に垂直なＸ軸及びＹ軸をとり、Ｘ
−Ｙ−Ｚ座標系で立体１０を表す。そして、立体１０の
表面をポリゴン（多角形）、例えば三角形の多面体で表
し、この多面体を、Ｘ−Ｙ面に平行な面１１（ｘ−ｙ
面）上に中心投影又は直投影し、光源１２からの光が立
体１０で反射され視点Ｏに入射する光に基づいて面１１
上のポリゴンの色及び濃淡を決定する。例えば立体１０
上のポリゴンＰＱＲは、面１１上のｐｑｒに中心投影さ
れる。この投影像が表示画面に表示される。
【０００３】３次元画像表示装置では、動画の場合、表
示のリアルタイム性と高画質とが要求されるが、両者は
相反する要求である。表示のリアルタイム性と高画質と
の重要度は、用途により異なり、一方が重視されれば他
方がある程度犠牲になる。リアルタイム性がより重要な
動画表示においては、できるだけ高画質化を図るため
に、Ｚソート法が用いられている。
示のリアルタイム性と高画質とが要求されるが、両者は
相反する要求である。表示のリアルタイム性と高画質と
の重要度は、用途により異なり、一方が重視されれば他
方がある程度犠牲になる。リアルタイム性がより重要な
動画表示においては、できるだけ高画質化を図るため
に、Ｚソート法が用いられている。
【０００４】Ｚソート法では、ポリゴンを視点Ｏ側から
順にソートしておき、この順にポリゴンを表示すること
により、一定時間内に１画像の全ポリゴンを表示できな
かった場合でも、表示できなかったポリゴンは奥側に存
在するので全体としては自然な画像を得ることができ
る。しかし、ポリゴンの頂点座標は、浮動小数点形式で
表され、最もビット幅の狭いデータ形式の単精度浮動小
数点数でも３２ビットであるので、頂点のＺ座標をハー
ドウェア構成によりソートする図形データソート装置の
回路規模が大きくなる。
順にソートしておき、この順にポリゴンを表示すること
により、一定時間内に１画像の全ポリゴンを表示できな
かった場合でも、表示できなかったポリゴンは奥側に存
在するので全体としては自然な画像を得ることができ
る。しかし、ポリゴンの頂点座標は、浮動小数点形式で
表され、最もビット幅の狭いデータ形式の単精度浮動小
数点数でも３２ビットであるので、頂点のＺ座標をハー
ドウェア構成によりソートする図形データソート装置の
回路規模が大きくなる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
問題点に鑑み、回路規模を縮小することが可能な３次元
画像表示用Ｚソート法及びこれを用いた図形データソー
ト装置を提供することにある。
問題点に鑑み、回路規模を縮小することが可能な３次元
画像表示用Ｚソート法及びこれを用いた図形データソー
ト装置を提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】第１発
明に係る３次元画像表示用Ｚソート法では、順次供給さ
れる、ポリゴンの各頂点の座標を含む３次元画像表示用
図形データから、該ポリゴンの代表点（例えば該ポリゴ
ンの所定頂点、平均点又は重心）のｐビットの視線方向
座標を抽出し、かつ、該表示用図形データを順にメモリ
へ格納する第１工程と、該視線方向座標を、該視線方向
座標と単調増加又は単調減少の関係にあるｑ＜ｐなるｑ
ビットの変換データに変換する第２工程と、該変換毎
に、昇順又は降順にソートされている変換データの各々
と新たに追加された変換データとを比較し、比較結果に
基づいて、ソートされている変換データに追加された変
換データを挿入することによりソートを行う第３工程
と、ソートされた該変換データが所定数になったとき、
複数のポリゴンを視点から遠ざかる順に表示するため
に、ソートされた該変換データに対応して該図形データ
を読み出す第４工程とを有する。
明に係る３次元画像表示用Ｚソート法では、順次供給さ
れる、ポリゴンの各頂点の座標を含む３次元画像表示用
図形データから、該ポリゴンの代表点（例えば該ポリゴ
ンの所定頂点、平均点又は重心）のｐビットの視線方向
座標を抽出し、かつ、該表示用図形データを順にメモリ
へ格納する第１工程と、該視線方向座標を、該視線方向
座標と単調増加又は単調減少の関係にあるｑ＜ｐなるｑ
ビットの変換データに変換する第２工程と、該変換毎
に、昇順又は降順にソートされている変換データの各々
と新たに追加された変換データとを比較し、比較結果に
基づいて、ソートされている変換データに追加された変
換データを挿入することによりソートを行う第３工程
と、ソートされた該変換データが所定数になったとき、
複数のポリゴンを視点から遠ざかる順に表示するため
に、ソートされた該変換データに対応して該図形データ
を読み出す第４工程とを有する。
【０００７】この第１発明によれば、ソート対象のデー
タのビット数が第２工程により従来よりも低減されるの
で、第３工程を実施するためのソート回路の規模を縮小
することができる。第２発明に係る図形データソート装
置では、メモリと、順次供給される、ポリゴンの各頂点
の座標を含む３次元画像表示用図形データから、該ポリ
ゴンの代表点のｐビットの視線方向座標を抽出し、か
つ、該表示用図形データを順に該メモリへ格納するデー
タ抽出・格納手段と、該視線方向座標を、該視線方向座
標と単調増加又は単調減少の関係にあるｑ＜ｐなるｑビ
ットの変換データに変換するデータ変換手段と、該デー
タ変換手段から新たに追加された変換データを保持する
第１レジスタと、昇順又は降順にソートされている変換
データの各々が保持される所定数の第２レジスタを有す
るレジスタ群と、該レジスタ群の各々と該第１レジスタ
との内容を比較する比較器群と、該データ変換手段から
該第１レジスタに該変換データが供給される毎にソート
するために、供給された該変換データを該第１レジスタ
に保持させ、該比較器群の比較結果に基づいて、該レジ
スタ群の一部を第２レジスタ間で一方向へ１ワードシフ
トさせ、該レジスタ群内のシフトの始端に相当する第２
レジスタに、該第１レジスタの内容を保持させる制御回
路とを備えた変換データソート回路と、該変換データソ
ート回路においてソートされた該変換データが所定数に
なったとき、複数のポリゴンを視点から遠ざかる順に表
示するために、ソートされた該変換データに対応して該
図形データを該メモリから読み出すデータ読み出し手段
とを有する。
タのビット数が第２工程により従来よりも低減されるの
で、第３工程を実施するためのソート回路の規模を縮小
することができる。第２発明に係る図形データソート装
置では、メモリと、順次供給される、ポリゴンの各頂点
の座標を含む３次元画像表示用図形データから、該ポリ
ゴンの代表点のｐビットの視線方向座標を抽出し、か
つ、該表示用図形データを順に該メモリへ格納するデー
タ抽出・格納手段と、該視線方向座標を、該視線方向座
標と単調増加又は単調減少の関係にあるｑ＜ｐなるｑビ
ットの変換データに変換するデータ変換手段と、該デー
タ変換手段から新たに追加された変換データを保持する
第１レジスタと、昇順又は降順にソートされている変換
データの各々が保持される所定数の第２レジスタを有す
るレジスタ群と、該レジスタ群の各々と該第１レジスタ
との内容を比較する比較器群と、該データ変換手段から
該第１レジスタに該変換データが供給される毎にソート
するために、供給された該変換データを該第１レジスタ
に保持させ、該比較器群の比較結果に基づいて、該レジ
スタ群の一部を第２レジスタ間で一方向へ１ワードシフ
トさせ、該レジスタ群内のシフトの始端に相当する第２
レジスタに、該第１レジスタの内容を保持させる制御回
路とを備えた変換データソート回路と、該変換データソ
ート回路においてソートされた該変換データが所定数に
なったとき、複数のポリゴンを視点から遠ざかる順に表
示するために、ソートされた該変換データに対応して該
図形データを該メモリから読み出すデータ読み出し手段
とを有する。
【０００８】この第２によれば、ソート対象のデータの
ビット数がデータ変換手段により従来よりも低減される
ので、変換データソート回路の第１レジスタ、レジスタ
群及び比較器群の回路規模を縮小することができる。第
２発明の第１態様では、上記頂点の座標は実質ｐビット
の浮動小数点数で表され、上記データ変換手段は、該浮
動小数点数の指数部の全部と該浮動小数点数の仮数部の
先頭からの一部との合計ｑビットを抽出することにより
上記変換データを得る。
ビット数がデータ変換手段により従来よりも低減される
ので、変換データソート回路の第１レジスタ、レジスタ
群及び比較器群の回路規模を縮小することができる。第
２発明の第１態様では、上記頂点の座標は実質ｐビット
の浮動小数点数で表され、上記データ変換手段は、該浮
動小数点数の指数部の全部と該浮動小数点数の仮数部の
先頭からの一部との合計ｑビットを抽出することにより
上記変換データを得る。
【０００９】実質ｐビットとは、例えば、３２ビット長
であっても最上位ビットが符号ビットで必ず正である場
合には実質３１ビットであるという意味である。この第
１態様によれば、データ変換手段は浮動小数点数の一部
を抽出するだけでよいので、その構成が簡単になる。第
２発明の第２態様では、上記ｑビットは、偶数である上
記ｐビットの先頭から［ｐ／２］ビットであり、ここに
［］は小数点以下を切り上げて整数化することを意味す
る。
であっても最上位ビットが符号ビットで必ず正である場
合には実質３１ビットであるという意味である。この第
１態様によれば、データ変換手段は浮動小数点数の一部
を抽出するだけでよいので、その構成が簡単になる。第
２発明の第２態様では、上記ｑビットは、偶数である上
記ｐビットの先頭から［ｐ／２］ビットであり、ここに
［］は小数点以下を切り上げて整数化することを意味す
る。
【００１０】この第２態様によれば、変換データソート
回路の第１レジスタ、レジスタ群及び比較器群の回路規
模を半減することができる。第２発明の第３態様では、
上記データ変換手段は、上記浮動小数点数の仮数部が保
持されるシフトレジスタと、該浮動小数点数の指数部の
値に応じて該シフトレジスタを下位側へ０ビット以上シ
フトさせることにより該仮数部を固定小数点数にするシ
フト制御回路とを有し、シフト後の該シフトレジスタの
上位ｑビットを上記変換データとする。
回路の第１レジスタ、レジスタ群及び比較器群の回路規
模を半減することができる。第２発明の第３態様では、
上記データ変換手段は、上記浮動小数点数の仮数部が保
持されるシフトレジスタと、該浮動小数点数の指数部の
値に応じて該シフトレジスタを下位側へ０ビット以上シ
フトさせることにより該仮数部を固定小数点数にするシ
フト制御回路とを有し、シフト後の該シフトレジスタの
上位ｑビットを上記変換データとする。
【００１１】第２発明の第４態様では、上記変換データ
ソート回路の上記比較器群の一部の比較結果が等値を示
している場合に、上記データ変換手段に対し未使用のｐ
−ｑビットを出力させて該変換データソート回路の上記
第１レジスタに保持させ、該等値に対応した図形データ
を上記メモリから読み出して上記データ抽出・格納手段
に供給させ、該供給後に該データ抽出・格納手段で抽出
されたデータについて、該データ変換手段に対し該ｐ−
ｑビットを出力させ、この出力を、該変換データソート
回路の上記レジスタ群のうち該等値に対応した上記第２
レジスタに保持させ、該変換データソート回路に対し、
該等値については該比較器群による再度の比較結果を用
いてソートを行わせる再比較制御手段を有する。
ソート回路の上記比較器群の一部の比較結果が等値を示
している場合に、上記データ変換手段に対し未使用のｐ
−ｑビットを出力させて該変換データソート回路の上記
第１レジスタに保持させ、該等値に対応した図形データ
を上記メモリから読み出して上記データ抽出・格納手段
に供給させ、該供給後に該データ抽出・格納手段で抽出
されたデータについて、該データ変換手段に対し該ｐ−
ｑビットを出力させ、この出力を、該変換データソート
回路の上記レジスタ群のうち該等値に対応した上記第２
レジスタに保持させ、該変換データソート回路に対し、
該等値については該比較器群による再度の比較結果を用
いてソートを行わせる再比較制御手段を有する。
【００１２】この第４態様によれば、回路規模の増大を
抑制し且つ再比較を行わない場合よりも正確にソートを
行うことができる。また、再比較は比較結果が等値を示
している場合のみ行われるので、ソートの正確さが要求
されるときのみ再比較が行われ、効率的である。第２発
明の第５態様では、上記変換データソート回路の上記比
較器群の一部の比較結果が等値を示している場合に、上
記データ変換手段に対し仮数部の上位ｑビットを除く下
位ビットを出力させて該変換データソート回路の上記第
１レジスタに保持させ、該等値に対応した図形データを
上記メモリから読み出して上記データ抽出・格納手段に
供給させ、該供給後に該データ抽出・格納手段で抽出さ
れたデータについて、該データ変換手段に対し該仮数部
の上位ｑビットを除く下位ビットを出力させ、この出力
を、該変換データソート回路の上記レジスタ群のうち該
等値に対応した上記第２レジスタに保持させ、該変換デ
ータソート回路に対し、該等値については該比較器群に
よる再度の比較結果を用いてソートを行わせる再比較制
御手段を有する。
抑制し且つ再比較を行わない場合よりも正確にソートを
行うことができる。また、再比較は比較結果が等値を示
している場合のみ行われるので、ソートの正確さが要求
されるときのみ再比較が行われ、効率的である。第２発
明の第５態様では、上記変換データソート回路の上記比
較器群の一部の比較結果が等値を示している場合に、上
記データ変換手段に対し仮数部の上位ｑビットを除く下
位ビットを出力させて該変換データソート回路の上記第
１レジスタに保持させ、該等値に対応した図形データを
上記メモリから読み出して上記データ抽出・格納手段に
供給させ、該供給後に該データ抽出・格納手段で抽出さ
れたデータについて、該データ変換手段に対し該仮数部
の上位ｑビットを除く下位ビットを出力させ、この出力
を、該変換データソート回路の上記レジスタ群のうち該
等値に対応した上記第２レジスタに保持させ、該変換デ
ータソート回路に対し、該等値については該比較器群に
よる再度の比較結果を用いてソートを行わせる再比較制
御手段を有する。
【００１３】この第５態様によれば、上記第４態様と同
じ効果が得られる。
じ効果が得られる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の図形
データソート装置を示す。この回路は、高速処理のため
に、互いに同一構成の図形データソート回路２０と図形
データソート回路３０とを有している。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の図形
データソート装置を示す。この回路は、高速処理のため
に、互いに同一構成の図形データソート回路２０と図形
データソート回路３０とを有している。
【００１５】図形データソート回路２０は、構成要素２
１〜２７を有し、データ抽出・格納回路２２と変換デー
タソート回路２４とＲＡＭ２５とプロセッサ２６との間
がバス２７で接続されている。図形データは、ポリゴン
単位でバッファレジスタ２１に順に保持される。図８に
おいて、立体１０の表面は多数のポリゴンに分解され、
１つのポリゴンＰＱＲの図形データは、各頂点Ｐ、Ｑ及
びＲの座標データ（Ｐ・Ｑ・Ｒ）と色データとからな
る。以下の説明では色データを省略するが、座標データ
（Ｐ・Ｑ・Ｒ）に色データが付加されているものとす
る。Ｚ座標でソートするので、座標データ（Ｐ・Ｑ・
Ｒ）は、図８の面１１上のｐｑｒに中心投影された座標
と、投影前のＺ座標とを含むものであってもよい。
１〜２７を有し、データ抽出・格納回路２２と変換デー
タソート回路２４とＲＡＭ２５とプロセッサ２６との間
がバス２７で接続されている。図形データは、ポリゴン
単位でバッファレジスタ２１に順に保持される。図８に
おいて、立体１０の表面は多数のポリゴンに分解され、
１つのポリゴンＰＱＲの図形データは、各頂点Ｐ、Ｑ及
びＲの座標データ（Ｐ・Ｑ・Ｒ）と色データとからな
る。以下の説明では色データを省略するが、座標データ
（Ｐ・Ｑ・Ｒ）に色データが付加されているものとす
る。Ｚ座標でソートするので、座標データ（Ｐ・Ｑ・
Ｒ）は、図８の面１１上のｐｑｒに中心投影された座標
と、投影前のＺ座標とを含むものであってもよい。
【００１６】図８において、視点ＯがＺ＝０となってお
り、Ｚ＜０の図形データは観察者から見えないので、図
１の図形データソート回路２０の前段階において表示対
象外にされ、図１の図形データソート回路２０には供給
されない。データ抽出・格納回路２２は、アドレスＡを
インクリメントしてＲＡＭ２５のアドレスＡに図形デー
タ（Ｐ・Ｑ・Ｒ）を格納し、かつ、この図形データのう
ち頂点ＰのＺ座標を抽出してデータ変換回路２３に供給
し、アドレスＡを変換データソート回路２４に供給す
る。各座標は、例えば３２ビットの、正規化された単精
度浮動小数点数で表され、図２（Ａ）に示す如く、符号
ビットＳと、８ビットの指数部と、下位２３ビットの仮
数部とからなる。符号ビットＳは上述のことから必ず０
であり、ソート対象としてのＺ座標は実質的には３１ビ
ットである。指数範囲は１０進数表示で−１２６〜＋１
２７である。仮数部は、符号なしで、最上位の隠しビッ
トは必ず‘１’であり、仮数範囲は２進数表示で１．０
〜１．１１１１１１１１１１１１１１１１１１１１１１
１である。
り、Ｚ＜０の図形データは観察者から見えないので、図
１の図形データソート回路２０の前段階において表示対
象外にされ、図１の図形データソート回路２０には供給
されない。データ抽出・格納回路２２は、アドレスＡを
インクリメントしてＲＡＭ２５のアドレスＡに図形デー
タ（Ｐ・Ｑ・Ｒ）を格納し、かつ、この図形データのう
ち頂点ＰのＺ座標を抽出してデータ変換回路２３に供給
し、アドレスＡを変換データソート回路２４に供給す
る。各座標は、例えば３２ビットの、正規化された単精
度浮動小数点数で表され、図２（Ａ）に示す如く、符号
ビットＳと、８ビットの指数部と、下位２３ビットの仮
数部とからなる。符号ビットＳは上述のことから必ず０
であり、ソート対象としてのＺ座標は実質的には３１ビ
ットである。指数範囲は１０進数表示で−１２６〜＋１
２７である。仮数部は、符号なしで、最上位の隠しビッ
トは必ず‘１’であり、仮数範囲は２進数表示で１．０
〜１．１１１１１１１１１１１１１１１１１１１１１１
１である。
【００１７】データ変換回路２３は、頂点ＰのＺ座標の
符号ビットを除く上位１６ビット、すなわち指数部８ビ
ットと仮数部の上位８ビットとを抽出し、これを整数の
変換データＤとして変換データソート回路２４に供給す
る。変換データソート回路２４は、データ変換回路２３
から１６ビットの変換データＤが追加される毎に、ハー
ドウェア構成によりリアルタイムでデータ（Ｄ，Ａ）を
変換データＤについてソートする。図３は、変換データ
ソート回路２４の構成例を示す。
符号ビットを除く上位１６ビット、すなわち指数部８ビ
ットと仮数部の上位８ビットとを抽出し、これを整数の
変換データＤとして変換データソート回路２４に供給す
る。変換データソート回路２４は、データ変換回路２３
から１６ビットの変換データＤが追加される毎に、ハー
ドウェア構成によりリアルタイムでデータ（Ｄ，Ａ）を
変換データＤについてソートする。図３は、変換データ
ソート回路２４の構成例を示す。
【００１８】変換データソート回路２４では、データ
（Ｄ，Ａ）がレジスタ４０に供給されて保持される毎
に、レジスタ４０の変換データＤと、ｎ個のレジスタ４
１〜４ｎの各変換データＤとがそれぞれ、ｎ個の比較器
５１〜５ｎにより比較される。制御回路６０は、この比
較結果に基づいて後述のようにレジスタ４１〜４ｎの一
部をワード単位で図示矢印方向へシフトさせる。レジス
タ４１〜４ｎは最初ゼロクリアされている。ｎ＝５の場
合の変換データソート回路２４の動作を図５に示す。図
５中の各レジスタに記載したデータは（Ｄ，Ａ）であ
り、例えば４３のデータはＤ＝２、Ａ＝Ａ１である。
（Ｄ，Ａ）がレジスタ４０に供給されて保持される毎
に、レジスタ４０の変換データＤと、ｎ個のレジスタ４
１〜４ｎの各変換データＤとがそれぞれ、ｎ個の比較器
５１〜５ｎにより比較される。制御回路６０は、この比
較結果に基づいて後述のようにレジスタ４１〜４ｎの一
部をワード単位で図示矢印方向へシフトさせる。レジス
タ４１〜４ｎは最初ゼロクリアされている。ｎ＝５の場
合の変換データソート回路２４の動作を図５に示す。図
５中の各レジスタに記載したデータは（Ｄ，Ａ）であ
り、例えば４３のデータはＤ＝２、Ａ＝Ａ１である。
【００１９】（Ａ）レジスタ４０の変換データＤが、レ
ジスタ４１〜４５の各々の変換データＤと比較される。
レジスタ４１及び４２の内容はゼロクリアされたままと
なっている。レジスタ４０の変換データＤを３、レジス
タ４１〜４５の変換データＤをそれぞれ０、０、２、
５、６とする。 （Ｂ）レジスタ４１〜４５の変換データＤのうち、レジ
スタ４０の変換データＤより小さいものが図示矢印方向
へワードシフトされる。なお、レジスタ４０の変換デー
タＤ以下のものをワードシフトさせてもよい。
ジスタ４１〜４５の各々の変換データＤと比較される。
レジスタ４１及び４２の内容はゼロクリアされたままと
なっている。レジスタ４０の変換データＤを３、レジス
タ４１〜４５の変換データＤをそれぞれ０、０、２、
５、６とする。 （Ｂ）レジスタ４１〜４５の変換データＤのうち、レジ
スタ４０の変換データＤより小さいものが図示矢印方向
へワードシフトされる。なお、レジスタ４０の変換デー
タＤ以下のものをワードシフトさせてもよい。
【００２０】（Ｃ）このシフトの始端であるレジスタ４
３に、レジスタ４０の内容が書き込まれる（データ挿
入）。 実際には、例えばｎ＝５０であり、ｎ個の変換データが
変換データソート回路２４のレジスタ４０に供給される
毎に、レジスタ４１〜４ｎに保持されたｎ個のソート結
果がＲＡＭ２５に格納され、レジスタ４１〜４ｎがゼロ
クリアされ、このような処理がｍ回繰り返される。ｍ
は、ｍ≦ｎであり、例えば５０である。ＲＡＭ２５に格
納されたデータの例を図４に示す。
３に、レジスタ４０の内容が書き込まれる（データ挿
入）。 実際には、例えばｎ＝５０であり、ｎ個の変換データが
変換データソート回路２４のレジスタ４０に供給される
毎に、レジスタ４１〜４ｎに保持されたｎ個のソート結
果がＲＡＭ２５に格納され、レジスタ４１〜４ｎがゼロ
クリアされ、このような処理がｍ回繰り返される。ｍ
は、ｍ≦ｎであり、例えば５０である。ＲＡＭ２５に格
納されたデータの例を図４に示す。
【００２１】ＲＡＭ２５の領域Ｍ１には、変換データソ
ート回路２４によるソート結果のデータ（Ｄ，Ａ）が順
に格納され、領域Ｍ２には、データ抽出・格納回路２２
から供給されたデータ（Ｐ・Ｑ・Ｒ）が格納されてい
る。データ（Ｐ１１・Ｑ１１・Ｒ１１）、（Ｐ１２・Ｑ
１２・Ｒ１２）、・・・はデータ（Ｐ・Ｑ・Ｒ）の格納
順であり、未ソートデータである。Ａ１１〜Ａ１ｎは領
域Ｍ２のアドレスであり、仮に領域Ｍ２のアドレスＡ１
１、Ａ１２、・・・、Ａ１ｎの順に図形データを読み出
せば、ｎ個の小ブロックＢ１については、Ｐ１１〜Ｐ１
ｎのＺ座標の小さい順に図形データが読み出される。小
ブロックＢ２〜Ｂｍについても小ブロックＢ１の場合と
同様である。
ート回路２４によるソート結果のデータ（Ｄ，Ａ）が順
に格納され、領域Ｍ２には、データ抽出・格納回路２２
から供給されたデータ（Ｐ・Ｑ・Ｒ）が格納されてい
る。データ（Ｐ１１・Ｑ１１・Ｒ１１）、（Ｐ１２・Ｑ
１２・Ｒ１２）、・・・はデータ（Ｐ・Ｑ・Ｒ）の格納
順であり、未ソートデータである。Ａ１１〜Ａ１ｎは領
域Ｍ２のアドレスであり、仮に領域Ｍ２のアドレスＡ１
１、Ａ１２、・・・、Ａ１ｎの順に図形データを読み出
せば、ｎ個の小ブロックＢ１については、Ｐ１１〜Ｐ１
ｎのＺ座標の小さい順に図形データが読み出される。小
ブロックＢ２〜Ｂｍについても小ブロックＢ１の場合と
同様である。
【００２２】上記のように、供給される図形データを小
ブロック単位でソートしてソート結果とｍｎ個の図形デ
ータとをＲＡＭ２５に書き込むまでの処理を、第１段階
のソート処理と称する。ＲＡＭ２５に格納されたｍｎ個
の図形データ（大ブロック）を頂点ＰのＺ座標の小さい
順にソートして読み出す第２段階のソート処理は、図１
において、プロセッサ２６により変換データソート回路
２４を用いて以下のように行われる。
ブロック単位でソートしてソート結果とｍｎ個の図形デ
ータとをＲＡＭ２５に書き込むまでの処理を、第１段階
のソート処理と称する。ＲＡＭ２５に格納されたｍｎ個
の図形データ（大ブロック）を頂点ＰのＺ座標の小さい
順にソートして読み出す第２段階のソート処理は、図１
において、プロセッサ２６により変換データソート回路
２４を用いて以下のように行われる。
【００２３】すなわち、図４の各小ブロックＢ１〜Ｂｍ
のソート結果の最小値を小ブロックＢ１〜Ｂｍの順に変
換データソート回路２４へ供給して、上記同様にｍ個の
データをソートする。ｍ＝５の場合のソート結果を図６
（Ａ）に示す。この場合、データＤ３１が最小値である
ので、領域Ｍ２のアドレスＡ３１の図形データがＲＡＭ
２５からプロセッサ２６を介して読み出され、これを補
うために、小ブロックＢ３内の次の最小値（Ｄ３２，Ａ
３２）が領域Ｍ１から読み出されて変換データソート回
路２４のレジスタ４０に供給され保持される。
のソート結果の最小値を小ブロックＢ１〜Ｂｍの順に変
換データソート回路２４へ供給して、上記同様にｍ個の
データをソートする。ｍ＝５の場合のソート結果を図６
（Ａ）に示す。この場合、データＤ３１が最小値である
ので、領域Ｍ２のアドレスＡ３１の図形データがＲＡＭ
２５からプロセッサ２６を介して読み出され、これを補
うために、小ブロックＢ３内の次の最小値（Ｄ３２，Ａ
３２）が領域Ｍ１から読み出されて変換データソート回
路２４のレジスタ４０に供給され保持される。
【００２４】次に、レジスタ４０の変換データＤがレジ
スタ４１〜４５の各々の変換データＤと比較される。 （Ｂ）レジスタ４１〜４５の変換データＤのうち、レジ
スタ４０の変換データＤより小さいものが図示矢印方向
へワードシフトされる。図６（Ｂ）では、Ｄ５１＜Ｄ１
１＜Ｄ３２＜Ｄ４１＜Ｄ２１となっている。なお、レジ
スタ４０の変換データＤ以下のものをワードシフトさせ
てもよい。
スタ４１〜４５の各々の変換データＤと比較される。 （Ｂ）レジスタ４１〜４５の変換データＤのうち、レジ
スタ４０の変換データＤより小さいものが図示矢印方向
へワードシフトされる。図６（Ｂ）では、Ｄ５１＜Ｄ１
１＜Ｄ３２＜Ｄ４１＜Ｄ２１となっている。なお、レジ
スタ４０の変換データＤ以下のものをワードシフトさせ
てもよい。
【００２５】（Ｃ）このシフトの始端である４３に、レ
ジスタ４０の内容が書き込まれる（データ挿入）。 （Ｄ）データＤ５１が最小値であるので、ＲＡＭ２５の
領域Ｍ２のＡ５１の図形データがＲＡＭ２５からプロセ
ッサ２６を介して読み出される。 （Ｅ）次に、上記データＤ５１が属するＢ５内の次の最
小値（Ｄ５２，Ａ５２）がＲＡＭ２５の領域Ｍ１から読
み出されて変換データソート回路２４のレジスタ４０に
供給され保持される。
ジスタ４０の内容が書き込まれる（データ挿入）。 （Ｄ）データＤ５１が最小値であるので、ＲＡＭ２５の
領域Ｍ２のＡ５１の図形データがＲＡＭ２５からプロセ
ッサ２６を介して読み出される。 （Ｅ）次に、上記データＤ５１が属するＢ５内の次の最
小値（Ｄ５２，Ａ５２）がＲＡＭ２５の領域Ｍ１から読
み出されて変換データソート回路２４のレジスタ４０に
供給され保持される。
【００２６】図１において、図形データは、ｍｎ個、例
えば５０×５０＝２５００個のポリゴンを大ブロック単
位として、図形データソート回路２０と図形データソー
ト回路３０とに交互に供給される。上記第１段階のソー
ト処理が図形データソート回路２０と図形データソート
回路３０との一方で行われている間、他方で上記第２段
階のソート処置が行われて、図形データが頂点ＰのＺ座
標の小さい順（ソート順）にプロセッサから読み出され
る。読み出された図形データは、この図形データが上述
のように投影後のデータである場合、不図示の装置によ
りソート順にビットマップ展開されて表示画面に表示さ
れる。
えば５０×５０＝２５００個のポリゴンを大ブロック単
位として、図形データソート回路２０と図形データソー
ト回路３０とに交互に供給される。上記第１段階のソー
ト処理が図形データソート回路２０と図形データソート
回路３０との一方で行われている間、他方で上記第２段
階のソート処置が行われて、図形データが頂点ＰのＺ座
標の小さい順（ソート順）にプロセッサから読み出され
る。読み出された図形データは、この図形データが上述
のように投影後のデータである場合、不図示の装置によ
りソート順にビットマップ展開されて表示画面に表示さ
れる。
【００２７】図３から明らかなように、レジスタ４０に
供給されるＺ座標のデータが従来の３２ビットから１６
ビットに半減されることにより、レジスタ４０、４１〜
４ｎ及び比較器５１〜５ｎの回路規模が半減されるの
で、変換データソート回路２４の回路規模が従来より大
幅に縮小される。データ変換回路２３の他の構成例を図
２（Ｂ）に示す。このデータ変換回路２３は、シフト制
御回路２３ａと、２４ビットのバレルシフトレジスタ２
３ｂとからなる。シフト制御回路２３ａにはＺ座標の指
数部８ビットが供給され、バレルシフトレジスタ２３ｂ
の最上位１ビットを除く２３ビットには、Ｚ座標の仮数
部２３ビットが供給される。バレルシフトレジスタ２３
ｂの最上位ビットには‘１’が設定され、このビットは
上記隠しビットに対応している。シフト制御回路２３ａ
は、定数１５０から指数部の値ｋを減じ、バレルシフト
レジスタ２３ｂを１クロックで下位側へ（１５０−ｋ）
ビットシフトさせることにより、固定小数点数に変換す
る。但し１５０−ｋ≧１６のときはバレルシフトレジス
タ２３ｂをゼロクリアし、１５０−ｋ＜０のときはバレ
ルシフトレジスタ２３ｂを全ビット‘１’にする。この
シフト後のバレルシフトレジスタ２３ｂの上位１６ビッ
トが符号無し整数の変換データとして取り出される。
供給されるＺ座標のデータが従来の３２ビットから１６
ビットに半減されることにより、レジスタ４０、４１〜
４ｎ及び比較器５１〜５ｎの回路規模が半減されるの
で、変換データソート回路２４の回路規模が従来より大
幅に縮小される。データ変換回路２３の他の構成例を図
２（Ｂ）に示す。このデータ変換回路２３は、シフト制
御回路２３ａと、２４ビットのバレルシフトレジスタ２
３ｂとからなる。シフト制御回路２３ａにはＺ座標の指
数部８ビットが供給され、バレルシフトレジスタ２３ｂ
の最上位１ビットを除く２３ビットには、Ｚ座標の仮数
部２３ビットが供給される。バレルシフトレジスタ２３
ｂの最上位ビットには‘１’が設定され、このビットは
上記隠しビットに対応している。シフト制御回路２３ａ
は、定数１５０から指数部の値ｋを減じ、バレルシフト
レジスタ２３ｂを１クロックで下位側へ（１５０−ｋ）
ビットシフトさせることにより、固定小数点数に変換す
る。但し１５０−ｋ≧１６のときはバレルシフトレジス
タ２３ｂをゼロクリアし、１５０−ｋ＜０のときはバレ
ルシフトレジスタ２３ｂを全ビット‘１’にする。この
シフト後のバレルシフトレジスタ２３ｂの上位１６ビッ
トが符号無し整数の変換データとして取り出される。
【００２８】［第２実施形態］図７は、本発明の第２実
施形態の図形データソート装置を示すブロック図であ
る。変換データソート回路２４Ａは、図３の変換データ
ソート回路２４とほぼ同一であり、変換データソート回
路２４Ａについては図３の変換データソート回路２４の
構成要素を用いて説明する。
施形態の図形データソート装置を示すブロック図であ
る。変換データソート回路２４Ａは、図３の変換データ
ソート回路２４とほぼ同一であり、変換データソート回
路２４Ａについては図３の変換データソート回路２４の
構成要素を用いて説明する。
【００２９】図形データソート回路２０Ａと図形データ
ソート回路３０Ａとは互いに同一構成であり、変換デー
タソート回路２４Ａは、図３のレジスタ間比較結果に等
しいものが存在する毎に、その事実をデータ抽出・格納
回路２２Ａ、データ変換回路２３Ａ及びプロセッサ２６
に通知する。これにより、次のような同一値ソート処理
が行われる。
ソート回路３０Ａとは互いに同一構成であり、変換デー
タソート回路２４Ａは、図３のレジスタ間比較結果に等
しいものが存在する毎に、その事実をデータ抽出・格納
回路２２Ａ、データ変換回路２３Ａ及びプロセッサ２６
に通知する。これにより、次のような同一値ソート処理
が行われる。
【００３０】比較器５１〜５ｎは比較結果を保持するフ
リップフロップを有し、制御回路６０は、比較器５１〜
５ｎに対しレジスタ間比較結果を保持させ、比較結果が
等しいもののレジスタ４ｉの内容をＲＡＭ２５に待避さ
せる。図２（Ａ）の未使用の下位１５ビットがデータ変
換回路２３Ａにより符号無し整数の変換データとして取
り出され、変換データソート回路２４Ａのレジスタ４０
に供給される。次に、ＲＡＭ２５の領域Ｍ２のアドレス
Ａｉのデータがプロセッサ２６により読み出されてデー
タ抽出・格納回路２２Ａに供給され、データ抽出・格納
回路２２Ａにより頂点ＰのＺ座標が抽出されてデータ変
換回路２３Ａに供給され、データ変換回路２３Ａにより
Ｚ座標の下位１５ビットが符号無し整数の変換データと
して取り出され、変換データソート回路２４Ａのレジス
タ４ｉに保持される。レジスタ４０の変換データＤとレ
ジスタ４ｉの変換データＤとが比較器５ｉにより比較さ
れ、比較器５ｉについてのみその比較結果が書き換えら
れて保持される。ＲＡＭ２５に待避されている変換デー
タＤが比較器５ｉに復帰される。
リップフロップを有し、制御回路６０は、比較器５１〜
５ｎに対しレジスタ間比較結果を保持させ、比較結果が
等しいもののレジスタ４ｉの内容をＲＡＭ２５に待避さ
せる。図２（Ａ）の未使用の下位１５ビットがデータ変
換回路２３Ａにより符号無し整数の変換データとして取
り出され、変換データソート回路２４Ａのレジスタ４０
に供給される。次に、ＲＡＭ２５の領域Ｍ２のアドレス
Ａｉのデータがプロセッサ２６により読み出されてデー
タ抽出・格納回路２２Ａに供給され、データ抽出・格納
回路２２Ａにより頂点ＰのＺ座標が抽出されてデータ変
換回路２３Ａに供給され、データ変換回路２３Ａにより
Ｚ座標の下位１５ビットが符号無し整数の変換データと
して取り出され、変換データソート回路２４Ａのレジス
タ４ｉに保持される。レジスタ４０の変換データＤとレ
ジスタ４ｉの変換データＤとが比較器５ｉにより比較さ
れ、比較器５ｉについてのみその比較結果が書き換えら
れて保持される。ＲＡＭ２５に待避されている変換デー
タＤが比較器５ｉに復帰される。
【００３１】この後の第１段階ソート処理は上記第１実
施形態の場合と同一である。第２段階ソート処理は、上
記第１実施形態の場合と同一であってもよく、この場
合、第１実施形態よりもソート精度が高くなる。また、
第２段階ソート処理は、比較結果が等しいものにつき第
１段階の同一値ソート処理と同様の処理を行って、ソー
ト精度をさらに高めてもよい。
施形態の場合と同一である。第２段階ソート処理は、上
記第１実施形態の場合と同一であってもよく、この場
合、第１実施形態よりもソート精度が高くなる。また、
第２段階ソート処理は、比較結果が等しいものにつき第
１段階の同一値ソート処理と同様の処理を行って、ソー
ト精度をさらに高めてもよい。
【００３２】この第２実施形態によれば、変換データソ
ート回路２４Ａの回路規模を従来の略半分にしても、従
来とほぼ同じ正確さでソートを行うことが可能となる。
また、再比較は比較結果が等値を示している場合のみ行
われるので、ソートの正確さが要求されるときのみ再比
較が行われ、効率的である。第２実施形態においても、
図２（Ｂ）に示すデータ変換回路２３を用いることがで
きる。この場合、シフト制御回路２３ａは、１５０−ｋ
≧２４のときバレルシフトレジスタ２３ｂをゼロクリア
し、１５０−ｋ＜０のときはバレルシフトレジスタ２３
ｂを全ビット‘１’にする。また、変換データソート回
路２４Ａは、図３のレジスタ間比較結果に等しいものが
存在したときに、その事実をデータ抽出・格納回路２２
Ａ、データ変換回路２３Ａ及びプロセッサ２６に通知す
る。これにより、次のような同一値ソート処理が行われ
る。
ート回路２４Ａの回路規模を従来の略半分にしても、従
来とほぼ同じ正確さでソートを行うことが可能となる。
また、再比較は比較結果が等値を示している場合のみ行
われるので、ソートの正確さが要求されるときのみ再比
較が行われ、効率的である。第２実施形態においても、
図２（Ｂ）に示すデータ変換回路２３を用いることがで
きる。この場合、シフト制御回路２３ａは、１５０−ｋ
≧２４のときバレルシフトレジスタ２３ｂをゼロクリア
し、１５０−ｋ＜０のときはバレルシフトレジスタ２３
ｂを全ビット‘１’にする。また、変換データソート回
路２４Ａは、図３のレジスタ間比較結果に等しいものが
存在したときに、その事実をデータ抽出・格納回路２２
Ａ、データ変換回路２３Ａ及びプロセッサ２６に通知す
る。これにより、次のような同一値ソート処理が行われ
る。
【００３３】制御回路６０は、比較器５１〜５ｎに対し
レジスタ間比較結果を保持させ、比較結果が等しいもの
のレジスタ４ｉの内容をＲＡＭ２５に待避させる。図２
（Ｂ）のバレルシフトレジスタ２３ｂの未使用の下位８
ビットが符号無し整数の変換データとして取り出され、
変換データソート回路２４Ａのレジスタ４０に供給され
る。次に、ＲＡＭ２５の領域Ｍ２のアドレスＡｉのデー
タがプロセッサ２６により読み出されてデータ抽出・格
納回路２２Ａに供給され、データ抽出・格納回路２２Ａ
により頂点ＰのＺ座標が抽出されてデータ変換回路２３
Ａに供給され、シフト制御回路２３ａにはＺ座標の指数
部８ビットが供給され、バレルシフトレジスタ２３ｂの
最上位１ビットを除く２３ビットにはＺ座標の仮数部２
３ビットが供給される。シフト制御回路２３ａは、定数
１５０から指数部の値ｋを減じ、バレルシフトレジスタ
２３ｂを下位側へ（１５０−ｋ）ビットシフトさせるこ
とにより、固定小数点数に変換する。このシフト後のバ
レルシフトレジスタ２３ｂの下位８ビットが符号無し整
数の変換データとして取り出され、変換データソート回
路２４Ａのレジスタ４ｉに保持される。レジスタ４０の
変換データＤとレジスタ４ｉの変換データＤとが比較器
５ｉにより比較され、比較器５ｉについてのみその比較
結果が書き換えられて保持される。ＲＡＭ２５に待避さ
れている変換データＤが比較器５ｉに復帰される。
レジスタ間比較結果を保持させ、比較結果が等しいもの
のレジスタ４ｉの内容をＲＡＭ２５に待避させる。図２
（Ｂ）のバレルシフトレジスタ２３ｂの未使用の下位８
ビットが符号無し整数の変換データとして取り出され、
変換データソート回路２４Ａのレジスタ４０に供給され
る。次に、ＲＡＭ２５の領域Ｍ２のアドレスＡｉのデー
タがプロセッサ２６により読み出されてデータ抽出・格
納回路２２Ａに供給され、データ抽出・格納回路２２Ａ
により頂点ＰのＺ座標が抽出されてデータ変換回路２３
Ａに供給され、シフト制御回路２３ａにはＺ座標の指数
部８ビットが供給され、バレルシフトレジスタ２３ｂの
最上位１ビットを除く２３ビットにはＺ座標の仮数部２
３ビットが供給される。シフト制御回路２３ａは、定数
１５０から指数部の値ｋを減じ、バレルシフトレジスタ
２３ｂを下位側へ（１５０−ｋ）ビットシフトさせるこ
とにより、固定小数点数に変換する。このシフト後のバ
レルシフトレジスタ２３ｂの下位８ビットが符号無し整
数の変換データとして取り出され、変換データソート回
路２４Ａのレジスタ４ｉに保持される。レジスタ４０の
変換データＤとレジスタ４ｉの変換データＤとが比較器
５ｉにより比較され、比較器５ｉについてのみその比較
結果が書き換えられて保持される。ＲＡＭ２５に待避さ
れている変換データＤが比較器５ｉに復帰される。
【００３４】この後の第１段階ソート処理は上記第１実
施形態の場合と同一である。第２段階ソート処理は、上
記第１実施形態の場合と同一であってもよく、この場
合、第１実施形態よりもソート精度が高くなる。また、
第２段階ソート処理は、比較結果が等しいものにつき第
１段階の同一値ソート処理と同様の処理を行って、ソー
ト精度をさらに高めてもよい。
施形態の場合と同一である。第２段階ソート処理は、上
記第１実施形態の場合と同一であってもよく、この場
合、第１実施形態よりもソート精度が高くなる。また、
第２段階ソート処理は、比較結果が等しいものにつき第
１段階の同一値ソート処理と同様の処理を行って、ソー
ト精度をさらに高めてもよい。
【００３５】この変形例によれば、第１実施形態の変形
例よりも正確にソートを行うことができる。また、再比
較は比較結果が等値を示している場合のみ行われるの
で、ソートの正確さが要求されるときのみ再比較が行わ
れ、効率的である。
例よりも正確にソートを行うことができる。また、再比
較は比較結果が等値を示している場合のみ行われるの
で、ソートの正確さが要求されるときのみ再比較が行わ
れ、効率的である。
【図１】本発明の第１実施形態の図形データソート装置
を示すブロック図である。
を示すブロック図である。
【図２】図１中のデータ変換回路の構成例を示す図であ
る。
る。
【図３】図１中の変換データソート回路の構成例を示す
図である。
図である。
【図４】図１中のＲＡＭ２５内のデータ説明図である。
【図５】図３の回路の動作説明図である。
【図６】図形データのソート説明図である。
【図７】本発明の第２実施形態の図形データソート装置
を示すブロック図である。
を示すブロック図である。
【図８】３次元画像表示の説明図である。
２０、２０Ａ、３０、３０Ａ 図形データソート回路 ２１ バッファレジスタ ２２、２２Ａ データ抽出・格納回路 ２３、２３Ａ データ変換回路 ２３ａ シフト制御回路 ２３ｂ バレルシフトレジスタ ２４、２４Ａ 変換データソート回路 ２５ ＲＡＭ ２６ プロセッサ ４０〜４ｎ レジスタ ５１〜５ｎ 比較器 ６０ 制御回路
Claims (7)
- 【請求項１】 順次供給される、ポリゴンの各頂点の座
標を含む３次元画像表示用図形データから、該ポリゴン
の代表点のｐビットの視線方向座標を抽出し、かつ、該
表示用図形データを順にメモリへ格納する第１工程と、 該視線方向座標を、該視線方向座標と単調増加又は単調
減少の関係にあるｑ＜ｐなるｑビットの変換データに変
換する第２工程と、 該変換毎に、昇順又は降順にソートされている変換デー
タの各々と新たに追加された変換データとを比較し、比
較結果に基づいて、ソートされている変換データに追加
された変換データを挿入することによりソートを行う第
３工程と、 ソートされた該変換データが所定数になったとき、複数
のポリゴンを視点から遠ざかる順に表示するために、ソ
ートされた該変換データに対応して該図形データを読み
出す第４工程とを有することを特徴とする３次元画像表
示用Ｚソート法。 - 【請求項２】 メモリと、 順次供給される、ポリゴンの各頂点の座標を含む３次元
画像表示用図形データから、該ポリゴンの代表点のｐビ
ットの視線方向座標を抽出し、かつ、該表示用図形デー
タを順に該メモリへ格納するデータ抽出・格納手段と、 該視線方向座標を、該視線方向座標と単調増加又は単調
減少の関係にあるｑ＜ｐなるｑビットの変換データに変
換するデータ変換手段と、 該データ変換手段から新たに追加された変換データを保
持する第１レジスタと、昇順又は降順にソートされてい
る変換データの各々が保持される所定数の第２レジスタ
を有するレジスタ群と、該レジスタ群の各々と該第１レ
ジスタとの内容を比較する比較器群と、該データ変換手
段から該第１レジスタに該変換データが供給される毎に
ソートするために、供給された該変換データを該第１レ
ジスタに保持させ、該比較器群の比較結果に基づいて、
該レジスタ群の一部を第２レジスタ間で一方向へ１ワー
ドシフトさせ、該レジスタ群内のシフトの始端に相当す
る第２レジスタに、該第１レジスタの内容を保持させる
制御回路とを備えた変換データソート回路と、 該変換データソート回路においてソートされた該変換デ
ータが所定数になったとき、複数のポリゴンを視点から
遠ざかる順に表示するために、ソートされた該変換デー
タに対応して該図形データを該メモリから読み出すデー
タ読み出し手段とを有することを特徴とする図形データ
ソート装置。 - 【請求項３】 前記視線方向座標は実質ｐビットの浮動
小数点数で表され、 前記データ変換手段は、該浮動小数点数の指数部の全部
と該浮動小数点数の仮数部の先頭からの一部との合計ｑ
ビットを抽出することにより前記変換データを得ること
を特徴とする請求項２記載の図形データソート装置。 - 【請求項４】 前記ｑビットは、前記ｐビットの先頭か
ら［ｐ／２］ビットであり、ここに［］は小数点以下を
切り上げて整数化することを意味することを特徴とする
請求項３記載の図形データソート装置。 - 【請求項５】 前記データ変換手段は、 前記浮動小数点数の仮数部が保持されるシフトレジスタ
と、 該浮動小数点数の指数部の値に応じて該シフトレジスタ
を下位側へ０ビット以上シフトさせることにより該仮数
部を固定小数点数にするシフト制御回路とを有し、シフ
ト後の該シフトレジスタの上位ｑビットを前記変換デー
タとすることを特徴とする請求項２記載の図形データソ
ート装置。 - 【請求項６】 前記変換データソート回路の前記比較器
群の一部の比較結果が等値を示している場合に、 前記データ変換手段に対し未使用のｐ−ｑビットを出力
させて該変換データソート回路の前記第１レジスタに保
持させ、 該等値に対応した図形データを前記メモリから読み出し
て前記データ抽出・格納手段に供給させ、 該供給後に該データ抽出・格納手段で抽出されたデータ
について、該データ変換手段に対し該ｐ−ｑビットを出
力させ、この出力を、該変換データソート回路の前記レ
ジスタ群のうち該等値に対応した前記第２レジスタに保
持させ、 該変換データソート回路に対し、該等値については該比
較器群による再度の比較結果を用いてソートを行わせる
再比較制御手段を有することを特徴とする請求項３記載
の図形データソート装置。 - 【請求項７】 前記変換データソート回路の前記比較器
群の一部の比較結果が等値を示している場合に、 前記データ変換手段に対し仮数部の上位ｑビットを除く
下位ビットを出力させて該変換データソート回路の前記
第１レジスタに保持させ、 該等値に対応した図形データを前記メモリから読み出し
て前記データ抽出・格納手段に供給させ、 該供給後に該データ抽出・格納手段で抽出されたデータ
について、該データ変換手段に対し該仮数部の上位ｑビ
ットを除く下位ビットを出力させ、この出力を、該変換
データソート回路の前記レジスタ群のうち該等値に対応
した前記第２レジスタに保持させ、 該変換データソート回路に対し、該等値については該比
較器群による再度の比較結果を用いてソートを行わせる
再比較制御手段を有することを特徴とする請求項５記載
の図形データソート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213421A JPH0962863A (ja) | 1995-08-22 | 1995-08-22 | ３次元画像表示用ｚソート法及びこれを用いた図形データソート装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213421A JPH0962863A (ja) | 1995-08-22 | 1995-08-22 | ３次元画像表示用ｚソート法及びこれを用いた図形データソート装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962863A true JPH0962863A (ja) | 1997-03-07 |
Family
ID=16638953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7213421A Withdrawn JPH0962863A (ja) | 1995-08-22 | 1995-08-22 | ３次元画像表示用ｚソート法及びこれを用いた図形データソート装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962863A (ja) |
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1995
- 1995-08-22 JP JP7213421A patent/JPH0962863A/ja not_active Withdrawn
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