JPH0954136A - Apparatus and method for evaluation of circuit operation - Google Patents
Apparatus and method for evaluation of circuit operationInfo
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- JPH0954136A JPH0954136A JP7233332A JP23333295A JPH0954136A JP H0954136 A JPH0954136 A JP H0954136A JP 7233332 A JP7233332 A JP 7233332A JP 23333295 A JP23333295 A JP 23333295A JP H0954136 A JPH0954136 A JP H0954136A
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Abstract
Description
【0001】[0001]
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術(図10〜図12) 発明が解決しようとする課題 課題を解決するための手段(図1〜図9) 発明の実施の形態 (1)回路動作評価装置の構成(図1) (2)実施例において用いる情報の形式(図2〜図5) (3)回路動作評価装置の動作(図6〜図9) (4)実施例の効果 (5)他の実施例 発明の効果[Table of Contents] The present invention will be described in the following order. TECHNICAL FIELD The invention belongs to the related art (FIGS. 10 to 12). Problems to be solved by the invention Means for solving the problems (FIGS. 1 to 9) Embodiments of the invention (1) Configuration of circuit operation evaluation apparatus (FIG. 1) (2) Format of information used in the embodiment (FIGS. 2 to 5) (3) Operation of the circuit operation evaluation device (FIGS. 6 to 9) (4) Effect of the embodiment (5) Other implementation Example Effect of invention
【0002】[0002]
【発明の属する技術分野】本発明は回路動作評価装置及
び回路動作評価方法に関し、特に半導体素子(集積回
路)の論理設計で用いられる回路動作評価装置及び回路
動作評価方法に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit operation evaluation device and a circuit operation evaluation method, and is particularly suitable for application to a circuit operation evaluation device and a circuit operation evaluation method used in logic design of semiconductor elements (integrated circuits). Is.
【0003】[0003]
【従来の技術】従来、デイジタル回路において、同期信
号(以下、これをクロツク信号と呼ぶ)の変化点で入力
を保持する記憶素子(以下、これをフリツプフロツプと
呼ぶ)は、その変化点の前後に入力信号が変化すると誤
動作する可能性があるため、図10に示すように、クロ
ツク信号が変化する直前に入力信号が変化してはいけな
い期間Tsetup (以下、これをセツトアツプ時間と呼
ぶ)と、クロツクが変化した直後に入力信号が変化して
はいけない期間Thold(以下、これをホールド時間と呼
ぶ)が規定されている。2. Description of the Related Art Conventionally, in a digital circuit, a storage element (hereinafter, referred to as a flip-flop) that holds an input at a change point of a sync signal (hereinafter, referred to as a clock signal) is provided before and after the change point. Since there is a possibility of malfunction when the input signal changes, as shown in FIG. 10, a period Tsetup (hereinafter referred to as a set-up time) during which the input signal should not change immediately before the clock signal changes and a clock A period Thold (hereinafter referred to as a hold time) during which the input signal must not change immediately after is changed is defined.
【0004】ここで2つのDフリツプフロツプR0及び
R1間におけるデータの受渡しを図11を用いて説明す
る。理想的にはクロツクは全て同じタイミングで変化す
るため、フリツプフロツプR1側で正しい値を保持する
ためには次式(1)Data transfer between the two D flip flops R0 and R1 will now be described with reference to FIG. Since all the clocks ideally change at the same timing, the following equation (1) is used to hold the correct value on the flip-flop R1 side.
【数1】 を満たす必要がある。(1)式において、Tpdは、フリ
ツプフロツプR0においてクロツク入力ピンCKが変化
してからデータ入力ピンDに入力したデータがフリツプ
フロツプR0内に保持されてデータ出力ピンQに出力さ
れるまでの時間を表し、Tdataは、フリツプフロツプR
0からの出力Qが処理された(operation)後、フリツプ
フロツプR1のデータ入力ピンDに到達するまでの時間
を表す。[Equation 1] Need to meet. In the equation (1), Tpd represents the time from the change of the clock input pin CK in the flip-flop R0 to the time when the data input to the data input pin D is held in the flip-flop R0 and is output to the data output pin Q. , Tdata is the flip-flop R
It represents the time to reach the data input pin D of the flip-flop R1 after the output Q from 0 has been processed.
【0005】しかしながら、実際にはクロツク網には配
線やバツフアリングの影響によつて遅延が生じ、各フリ
ツプフロツプR0、R1でその遅延量が異なるため、ク
ロツク到達時間に差(以下、これをクロツクスキユーと
呼ぶ)Tckが生ずる。従つてクロツクスキユーTckを考
慮した場合、(1)式は次式(2)However, in practice, a delay occurs in the clock network due to the influence of wiring and buffering, and the amount of delay differs between the flip-flops R0 and R1. Therefore, the clock arrival time is different (hereinafter referred to as clock skew). ) Tck occurs. Therefore, when the clock skew Tck is considered, the equation (1) is given by the following equation (2).
【数2】 のように書き換えることができる。すなわちクロツクス
キユーTckがある場合には、データのホールド時間Tho
ldをその分だけ長くする必要がある。[Equation 2] Can be rewritten as That is, when there is a clock skew Tck, the data hold time Tho
You need to lengthen ld accordingly.
【0006】ここでフリツプフロツプR0及びR1間に
おいてホールド時間違反の問題が発生せずに、フリツプ
フロツプR0からフリツプフロツプR1に正しくデータ
が受け渡されるか否かを判断する問題を考える。フリツ
プフロツプR0からの出力Qが処理されてフリツプフロ
ツプR1のデータ入力ピンDに到達するまでの時間Tda
taは、多くの演算を行う場合には長くなり、少ない演算
の場合には短くなるというように、フリツプフロツプR
0及びR1間の処理内容によつて異なる。少ない演算の
最も顕著な例はデータをそのまま受け渡すシフトレジス
タである。Now, let us consider the problem of determining whether or not data is correctly transferred from the flip-flop R0 to the flip-flop R1 without causing the problem of hold time violation between the flip-flops R0 and R1. The time Tda until the output Q from the flip-flop R0 is processed and reaches the data input pin D of the flip-flop R1.
ta is longer when many calculations are performed and shorter when fewer calculations are performed.
It depends on the processing contents between 0 and R1. The most prominent example of a small number of operations is a shift register that directly transfers data.
【0007】(2)式より分かるように、フリツプフロ
ツプR0からの出力Qが処理されてフリツプフロツプR
1のデータ入力ピンDに到達するまでの時間Tdataが長
いフリツプフロツプR0及びR1間においては、クロツ
クスキユーTckもある程度の大きさを許容できるが、問
題なのは、フリツプフロツプR0からの出力Qが処理さ
れてフリツプフロツプR1のデータ入力ピンDに到達す
るまでの時間Tdataが短いフリツプフロツプR0及びR
1間におけるクロツクスキユーTckである。またクロツ
クスキユーTckはクロツク網の構成によつて変わる。As can be seen from the equation (2), the output Q from the flip-flop R0 is processed to produce the flip-flop R.
While the clock skew Tck can tolerate a certain amount between the flip-flops R0 and R1 having a long time Tdata until reaching the data input pin D of 1, the problem is that the output Q from the flip-flop R0 is processed and the flip-flop R1 is processed. The flip-flops R0 and R having a short time Tdata to reach the data input pin D of
It is the black skew Tck in the interval 1. The clock skew Tck varies depending on the structure of the clock network.
【0008】すなわち同じクロツクバツフアで駆動され
ているフリツプフロツプR0及びR1間におけるクロツ
クスキユーTckは配線長の違いによるものだけだが、異
なるクロツクバツフアによつて駆動されているフリツプ
フロツプR0及びR1間におけるクロツクスキユーTck
はクロツクバツフアの遅延やばらつきも考慮しなければ
ならない。That is, the clock skew Tck between the flip-flops R0 and R1 driven by the same clock buffer is only due to the difference in the wiring length, but the clock skew Tck between the flip-flops R0 and R1 driven by different clock buffers.
Must also take into account delays and variations in clock buffer.
【0009】例えば図12に示すようなクロツク網の場
合、フリツプフロツプff0とff1のクロツクピンは同じ
クロツクバツフア buf0によつて駆動されているが、フ
リツプフロツプff2は別のクロツクバツフア buf1によ
つて駆動されている。このような場合、フリツプフロツ
プff0及びff1間におけるクロツクスキユーTS0はフリ
ツプフロツプff1及びff2間におけるクロツクスキユー
TS1よりも小さくなる可能性が高い。For example, in the case of the clock net shown in FIG. 12, the clock pins of the flip flops ff0 and ff1 are driven by the same clock buffer buf0, while the flip flop ff2 is driven by another clock buffer buf1. In such a case, the clock skew TS0 between the flipflops ff0 and ff1 is likely to be smaller than the clock skew TS1 between the flipflops ff1 and ff2.
【0010】以上述べたように、フリツプフロツプR0
及びR1間でホールド時間違反の問題が発生せずに、フ
リツプフロツプR0からフリツプフロツプR1に正しく
データが受け渡されるか否かは、フリツプフロツプR0
及びR1間におけるデータ遅延量とクロツクスキユーT
ckの量によつて決まり、正しくデータが受け渡されるか
否かの判断は、回路の詳細なタイミング解析結果を基に
行つていた。As mentioned above, the flip-flop R0
The flip-flop R0 determines whether or not the data is correctly transferred from the flip-flop R0 to the flip-flop R1 without causing a problem of hold time violation between R1 and R1.
Data delay between R1 and R1 and clock skew T
It was decided by the amount of ck, and the judgment as to whether or not the data was correctly delivered was made based on the detailed timing analysis result of the circuit.
【0011】ところでフリツプフロツプR0及びR1間
で正しくデータを受け渡すためには、(2)式を満たす
必要があり、この(2)式を満たすための方法(クロツ
クスキユー対策)として、第1に、ホールド時間Thold
を短くする方法、第2に、データ入力ピンDに入力した
データがフリツプフロツプR0内に保持されてデータ出
力ピンQに出力されるまでの時間Tpdを長くする方法、
第3に、クロツクスキユーTckを小さくする方法及び第
4に、フリツプフロツプR0からの出力Qが処理されて
フリツプフロツプR1のデータ入力ピンDに到達するま
での時間Tdataを長くする方法がある。By the way, in order to correctly transfer the data between the flip-flops R0 and R1, it is necessary to satisfy the equation (2). As a method for satisfying the equation (2) (countermeasure against clock skew), firstly, hold Time Thold
Secondly, a method of lengthening the time Tpd until the data inputted to the data input pin D is held in the flip-flop R0 and outputted to the data output pin Q,
Third, there is a method of reducing the clock skew Tck, and fourth, there is a method of lengthening the time Tdata until the output Q from the flip-flop R0 is processed and reaches the data input pin D of the flip-flop R1.
【0012】第1及び第2の方法は、フリツプフロツプ
固有の特性であり、回路設計者がそれ自体制御すること
は難しいが、例えば半導体設計者が特性の異なるフリツ
プフロツプを幾つか用意しておけば、回路設計者がこれ
らのフリツプフロツプを選択的に利用することにより、
フリツプフロツプの特性を疑似的に制御することは可能
である。The first and second methods have characteristics peculiar to flip-flops, and it is difficult for a circuit designer to control the characteristics themselves. For example, if a semiconductor designer prepares some flip-flops having different characteristics, By the circuit designers selectively utilizing these flip flops,
It is possible to artificially control the characteristics of the flip-flop.
【0013】第3の方法、すなわちクロツクスキユーT
ckを小さくする方法は、フリツプフロツプ素子数が多く
なるとクロツクを全て均等に分配することが非常に困難
になる。この第3の方法を実現する一つの方法として
は、多ビツト構成のフリツプフロツプを利用して自己ル
ープ的に接続する方法がある。この方法の場合、多ビツ
トフリツプフロツプのビツト構成は種類が限られている
ため、最適な組合せ(どのフリツプフロツプ群を一つの
多ビツトフリツプフロツプに割り当てるか)の選択は一
般に難しい。The third method, the Blacksky T
With the method of reducing ck, it becomes very difficult to evenly distribute all the clocks as the number of flip-flop elements increases. As one method for realizing the third method, there is a method of connecting in a self-loop using a flip-flop having a multi-bit configuration. In this method, it is generally difficult to select the optimum combination (which flip-flop group is assigned to one multi-bit flip-flop) because the types of bit configurations of the multi-bit flip-flops are limited.
【0014】第4の方法は、フリツプフロツプR0及び
R1間を論理を変えずに遅延量を大きくするものであ
り、最も簡単な方法としては非反転バツフアを挿入する
ことである。この方法は他の方法と比べて容易に行うこ
とができるので一般的に広く用いられている方法であ
る。The fourth method is to increase the delay amount without changing the logic between the flip-flops R0 and R1, and the simplest method is to insert a non-inverting buffer. This method is generally widely used because it can be performed more easily than other methods.
【0015】このように、従来では、フリツプフロツプ
間で正しくデータが受け渡されるか否かを、詳細なタイ
ミング解析によつて判断していた。この場合、判断結果
を基に、問題が発生しそうな場所のみに対して上述のク
ロツクスキユー対策を行うことが望ましいが、回路のタ
イミング解析に多大な処理時間を必要とする問題があつ
た。そこで、これまではこのような解析を行わずに、上
述のクロツクスキユー対策を全てのフリツプフロツプ間
に対して行うこともしばしば行われていた。As described above, conventionally, whether or not the data is correctly transferred between the flip flops is determined by the detailed timing analysis. In this case, it is desirable to take the above-mentioned clock skew countermeasure only on the place where the problem is likely to occur based on the judgment result, but there is a problem that a great deal of processing time is required for the circuit timing analysis. Therefore, until now, it has often been practiced to perform the above-mentioned clock skew countermeasure for all flip flops without performing such analysis.
【0016】[0016]
【発明が解決しようとする課題】ところがクロツクスキ
ユー対策を全てのフリツプフロツプ間に対して行う方法
では、バツフアを挿入することによつて、フリツプフロ
ツプR0からの出力Qが処理されてフリツプフロツプR
1のデータ入力ピンDに到達するまでの時間Tdataを長
くするため、回路規模が増大する問題があつた。However, in the method in which the countermeasure against the clock skew is applied to all the flip flops, the output Q from the flip flop R0 is processed by inserting the buffer so that the flip flop R can be processed.
Since the time Tdata required to reach the first data input pin D is lengthened, there is a problem that the circuit scale increases.
【0017】またフリツプフロツプ間で正しくデータを
受け渡すためには次式(3)Further, in order to correctly transfer data between flip-flops, the following equation (3)
【数3】 をも満たす必要があつた。ここでTcycle はクロツクの
サイクル時間を表しており、この(3)式は、データが
遅れ過ぎてもフリツプフロツプ間でデータを受け渡すこ
とができないことを示しているので、フリツプフロツプ
R0からの出力Qが処理されてフリツプフロツプR1の
データ入力ピンDに到達するまでの時間Tdataが十分長
い(多くの処理を行つている)フリツプフロツプ間に対
して、上述のクロツクスキユー対策を行うと、(3)式
を満すことができなくなる場合があつた。(Equation 3) Also needed to be met. Here, Tcycle represents the clock cycle time, and since this equation (3) indicates that the data cannot be transferred between the flip flops even if the data is too late, the output Q from the flip flop R0 is If the above-described clock skew countermeasure is performed between the flip flops that have been processed and have a sufficiently long time Tdata until they reach the data input pin D of the flip flop R1 (a lot of processing is performed), the expression (3) is satisfied. There were times when I couldn't.
【0018】すなわちクロツクスキユー対策はクリテイ
カルパス(回路の中で最も遅延の長い経路)の遅延時間
を増大させる可能性があるため、回路動作の速度が低下
するおそれがあつた。従つてホールド時間違反の問題が
生ずるか否か、すなわちクロツクスキユーTckによる誤
動作が発生するか否かを容易に判定することができる回
路動作評価方法が望まれていた。That is, since the countermeasure against clock skew may increase the delay time of the critical path (the path with the longest delay in the circuit), there is a possibility that the circuit operation speed may be reduced. Therefore, there is a demand for a circuit operation evaluation method capable of easily determining whether or not a problem of hold time violation occurs, that is, whether or not a malfunction due to the clock skew Tck occurs.
【0019】本発明は以上の点を考慮してなされたもの
で、デイジタル回路においてクロツクスキユーによる誤
動作の発生の有無を容易に判断し得る回路動作評価装置
及び回路動作評価方法を提案しようとするものである。The present invention has been made in consideration of the above points, and is intended to propose a circuit operation evaluation apparatus and a circuit operation evaluation method capable of easily determining whether or not a malfunction occurs due to clock skew in a digital circuit. is there.
【0020】[0020]
【課題を解決するための手段】かかる課題を解決するた
め本発明の回路動作評価装置においては、回路情報解析
手段は、デイジタル回路についての回路情報を解析する
ことにより、各記憶素子間における構成要素の数に応じ
た記憶素子間情報又は各記憶素子のクロツクピンに接続
されているクロツク網の相互関係に応じたクロツク網構
成情報を作成し、誤動作判断手段は、記憶素子間情報又
はクロツク網構成情報に基づいてデイジタル回路におけ
る誤動作の発生の有無を判断する。In order to solve such a problem, in the circuit operation evaluation apparatus of the present invention, the circuit information analysis means analyzes the circuit information about the digital circuit, thereby forming the constituent elements between the respective memory elements. The inter-storage element information according to the number of the storage elements or the clock network configuration information according to the mutual relationship of the clock networks connected to the clock pins of each storage element is created. It is determined whether or not a malfunction has occurred in the digital circuit based on.
【0021】また本発明の回路動作評価装置において
は、回路情報解析手段は、デイジタル回路についての回
路情報を解析することにより、各記憶素子間における構
成要素の数に応じた記憶素子間情報及び各記憶素子のク
ロツクピンに接続されているクロツク網の相互関係に応
じたクロツク網構成情報を作成し、誤動作判断手段は、
記憶素子間情報及びクロツク網構成情報に基づいてデイ
ジタル回路における誤動作の発生の有無を判断する。Further, in the circuit operation evaluation apparatus of the present invention, the circuit information analysis means analyzes the circuit information about the digital circuit, and thereby the inter-storage element information and each inter-storage element information corresponding to the number of constituent elements between each storage element are analyzed. The clock network configuration information is created according to the mutual relationship of the clock networks connected to the clock pins of the memory element, and the malfunction determining means is
Whether or not a malfunction has occurred in the digital circuit is determined based on the information between memory elements and the clock network configuration information.
【0022】また本発明の回路動作評価方法において
は、デイジタル回路についての回路情報を解析すること
により、各記憶素子間における構成要素の数に応じた記
憶素子間情報又は各記憶素子のクロツクピンに接続され
ているクロツク網の相互関係に応じたクロツク網構成情
報を作成し、記憶素子間情報又はクロツク網構成情報に
基づいてデイジタル回路における誤動作の発生の有無を
判断するようにした。Further, in the circuit operation evaluation method of the present invention, the circuit information about the digital circuit is analyzed to connect the information between memory elements according to the number of constituent elements between memory elements or to the clock pin of each memory element. The clock network configuration information is created in accordance with the mutual relationship of the clock networks that have been established, and whether or not a malfunction has occurred in the digital circuit is determined based on the information between storage elements or the clock network configuration information.
【0023】また本発明の回路動作評価方法において
は、デイジタル回路についての回路情報を解析すること
により、各記憶素子間における構成要素の数に応じた記
憶素子間情報及び各記憶素子のクロツクピンに接続され
ているクロツク網の相互関係に応じたクロツク網構成情
報を作成し、記憶素子間情報及びクロツク網構成情報に
基づいてデイジタル回路における誤動作の発生の有無を
判断するようにした。Further, in the circuit operation evaluation method of the present invention, by analyzing the circuit information of the digital circuit, the information between memory elements corresponding to the number of constituent elements between memory elements and the clock pin of each memory element are connected. The clock network configuration information is created in accordance with the mutual relationship of the clock networks that have been established, and whether or not a malfunction has occurred in the digital circuit is determined based on the inter-storage element information and the clock network configuration information.
【0024】デイジタル回路についての回路情報を解析
することにより、各記憶素子間における構成要素の数に
応じた記憶素子間情報又は各記憶素子のクロツクピンに
接続されているクロツク網の相互関係に応じたクロツク
網構成情報を作成し、記憶素子間情報又はクロツク網構
成情報に基づいてデイジタル回路において誤動作が発生
するか否かを判断するようにしたことにより、クロツク
スキユーによりホールド時間違反が発生するか否かを容
易に判断し得る。By analyzing the circuit information about the digital circuit, the inter-storage element information according to the number of constituent elements between the storage elements or the mutual relation of the clock network connected to the clock pin of each storage element is determined. By creating clock network configuration information and determining whether a malfunction occurs in the digital circuit based on the information between storage elements or the clock network configuration information, whether a hold time violation occurs due to clock skew Can be easily determined.
【0025】デイジタル回路についての回路情報を解析
することにより、各記憶素子間における構成要素の数に
応じた記憶素子間情報及び各記憶素子のクロツクピンに
接続されているクロツク網の相互関係に応じたクロツク
網構成情報を作成し、記憶素子間情報及びクロツク網構
成情報に基づいてデイジタル回路において誤動作が発生
するか否かを判断するようにしたことにより、クロツク
スキユーによりホールド時間違反が発生するか否かを容
易かつ正確に判断し得る。By analyzing the circuit information about the digital circuit, the inter-storage element information according to the number of constituent elements between each storage element and the mutual relation of the clock network connected to the clock pin of each storage element are determined. By creating clock network configuration information and determining whether a malfunction occurs in the digital circuit based on the information between storage elements and the clock network configuration information, whether a hold time violation occurs due to clock skew Can be easily and accurately determined.
【0026】[0026]
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings.
【0027】(1)回路動作評価装置の構成 図1において、1は全体として本発明を適用した回路動
作評価装置を示し、デイジタル回路の回路情報として、
例えば文字で表現された回路情報を基にホールド時間違
反を起こす可能性のあるフリツプフロツプ群のリストを
出力するようになされている。この実施例の場合、クロ
ツク信号は単相であり、記憶素子としてフリツプフロツ
プのみを仮定する。また回路における入力部のフリツプ
フロツプについてはホールド時間違反判定は行わないも
のとし、回路は全て論理素子の相互接続網として表現さ
れているものとする。(1) Configuration of Circuit Operation Evaluation Device In FIG. 1, reference numeral 1 indicates a circuit operation evaluation device to which the present invention is applied as a whole, and as circuit information of a digital circuit,
For example, a list of flip-flop groups that may cause a hold time violation is output based on the circuit information expressed in characters. In the case of this embodiment, the clock signal has a single phase, and only the flip-flop is assumed as the memory element. Further, it is assumed that the hold time violation determination is not performed for the flip-flop of the input section in the circuit, and the circuit is represented as an interconnection network of logic elements.
【0028】フリツプフロツプ間解析部2は、入力され
る回路記述情報S1を基にフリツプフロツプ間における
論理素子の数を計算しフリツプフロツプ間情報S2とし
てホールド時間違反判断部3に送出する。また回路記述
情報S1はクロツク網解析部4に入力され、クロツク網
解析部4は回路記述情報S1を基にフリツプフロツプの
クロツクピンに接続されているクロツク網の相互関係を
調べ、クロツク網情報S3としてホールド時間違反判断
部3に送出する。ホールド時間違反判断部3は、フリツ
プフロツプ間情報S2及びクロツク網情報S3に基づい
てホールド時間違反を起こす可能性のあるフリツプフロ
ツプを特定し、ホールド時間違反解析結果S4として出
力する。The inter-flip-flop analysis unit 2 calculates the number of logic elements between the flip-flops based on the input circuit description information S1 and sends it to the hold time violation determination unit 3 as inter-flip-flop information S2. Further, the circuit description information S1 is input to the clock network analysis unit 4, and the clock network analysis unit 4 checks the mutual relation of the clock networks connected to the clock pins of the flip-flop based on the circuit description information S1 and holds it as the clock network information S3. It is sent to the time violation judgment unit 3. The hold time violation determination unit 3 identifies a flip flop that may cause a hold time violation based on the inter-flip-flop information S2 and the clock network information S3, and outputs it as a hold time violation analysis result S4.
【0029】(2)実施例において用いる情報の形式 ここでフリツプフロツプ間情報S2、クロツク網情報S
3及びホールド時間違反解析結果S4の情報形式につい
て説明する。図2に示すように、本発明の実施例におい
て、「フイールド」とは、1つの情報を格納する領域、
レコードとは、フイールドを要素とする集合、リストと
は、レコードを要素とする集合を表すものとする。図2
に示した情報の形式は一例であり、記憶容量や処理時間
の効率化のために情報の形式として他の形式を用いるこ
ともできる。また集合の要素数をN集合名、集合のn番
目の要素を集合名n 、レコード中のフイールドをレコー
ド名.フイールド名で表す。(2) Format of information used in the embodiment Here, inter-flip-flop information S2 and clock network information S
3 and the information format of the hold time violation analysis result S4 will be described. As shown in FIG. 2, in the embodiment of the present invention, the “field” is an area for storing one piece of information,
A record is a set having a field as an element, and a list is a set having a record as an element. FIG.
The format of the information shown in is an example, and other formats can be used as the format of the information in order to improve the storage capacity and the processing time. The number of elements in the set is N set name, the nth element of the set is set name n , and the field in the record is the record name. Expressed as a field name.
【0030】(2−1)フリツプフロツプ間情報 フリツプフロツプ解析部2の解析結果であるフリツプフ
ロツプ間情報S1は、フリツプフロツプ間に存在する論
理素子数を示すリストであり、その情報形式を図3に示
す。「フリツプフロツプ間情報」レコードは、「送FF
(データを送信する側のフリツプフロツプ)」フイール
ド、「受FF(データを受信する側のフリツプフロツ
プ)」フイールド及び「素子数」フイールドの3つのフ
イールドから構成されている。(2-1) Inter-Flip-Flop Information The inter-flip-flop information S1 which is the analysis result of the flip-flop analysis unit 2 is a list showing the number of logical elements existing between the flip-flops, and its information format is shown in FIG. The “Flip-flop-to-flop information” record is “Transmission FF
It is composed of three fields: (a flip-flop on the data transmitting side) field, a "reception FF (flip-flop on the data receiving side)" field and a "number of elements" field.
【0031】(2−2)クロツク網情報 クロツク網解析部4の解析結果であるクロツク網情報S
3は、各フリツプフロツプのクロツク入力ピン又はクロ
ツク網内のバツフアの入力ピンがどのバツフアによつて
駆動されているかを示すリストであり、その情報形式を
図4に示す。「クロツク網情報」レコードは、「クロツ
クピン」フイールド(「受CK」フイールド)と「ドラ
イバ」フイールド(「送CK」フイールド)の2つのフ
イールドから構成されている。(2-2) Clock network information The clock network information S which is the analysis result of the clock network analysis unit 4
3 is a list showing by which buffer the clock input pin of each flip-flop or the input pin of the buffer in the clock network is driven, and its information format is shown in FIG. The "clock network information" record is composed of two fields, a "clock pin" field ("receive CK" field) and a "driver" field ("send CK" field).
【0032】(2−3)ホールド時間違反解析結果 ホールド時間違反判断部3の判断結果であるホールド時
間違反解析結果S4は、ホールド時間違反を起こす可能
性のあるフリツプフロツプ群のリストであり、その形式
を図5に示す。「ホールド時間違反解析結果」レコード
は「フリツプフロツプ名」フイールドから構成されてい
る。(2-3) Hold Time Violation Analysis Result The hold time violation analysis result S4, which is the determination result of the hold time violation determination unit 3, is a list of flip-flop groups that may cause a hold time violation, and its format is shown. Is shown in FIG. The “hold time violation analysis result” record is composed of a “flip flop name” field.
【0033】(3)回路動作評価装置の動作 以下、回路動作評価装置におけるフリツプフロツプ間解
析部2、クロツク網解析部4及びホールド時間違反判断
部3における処理手順について説明する。 (3−1)フリツプフロツプ間解析部の処理手順 フリツプフロツプ間解析部2の処理手順について図6に
示すフローチヤートを用いて説明する。(3) Operation of the circuit operation evaluation apparatus The processing procedure in the flip-flop inter-analysis section 2, the clock network analysis section 4 and the hold time violation determination section 3 in the circuit operation evaluation apparatus will be described below. (3-1) Process Procedure of Inter-Flip-Flop Analysis Unit The process procedure of the inter-flip-flop analysis unit 2 will be described with reference to the flow chart shown in FIG.
【0034】まずフリツプフロツプ間解析部2は、ステ
ツプSP1より動作を開始し、ステツプSP2におい
て、入力される回路記述情報S1を解析し、回路中のフ
リツプフロツプの名前の集合Rを得る。続いてフリツプ
フロツプ間解析部2は、ステツプSP3においてカウン
ト数iに「1」を代入した後、ステツプSP4において
i>NR であるか否かを判定する。フリツプフロツプ間
解析部2は、ステツプSP4において否定結果を得る
と、ステツプSP5に進み、フリツプフロツプRiのデ
ータ出力に直接接続しているフリツプフロツプの集合P
を獲得する。ここで「直接接続している」とは、フリツ
プフロツプ以外の論理素子だけを経由して接続している
ことを表す。First, the flip-flop inter-analyzing unit 2 starts its operation at step SP1, analyzes the circuit description information S1 input at step SP2, and obtains a set R of flip-flop names in the circuit. Then, the flip-flop inter-analysis unit 2 substitutes "1" for the count number i in step SP3, and then determines in step SP4 whether i> N R. Flip-flops between the analysis unit 2 obtains a negative result in step SP4, the flow advances to step SP5, the flip-flop R i a set of flip-flops P that are directly connected to the data output of the
To win. Here, "directly connected" means that only the logic elements other than the flip-flop are connected.
【0035】続いてフリツプフロツプ間解析部2は、ス
テツプSP6においてNp 個のフリツプフロツプ間情報
レコードを作成した後、ステツプSP7において、ステ
ツプSP6で作成したフリツプフロツプ間情報レコード
の「送FF」フイールドにRi を書き込む。次にフリツ
プフロツプ間解析部2は、ステツプSP8において、作
成したj番目のフリツプフロツプ間情報レコードの「受
FF」フイールドにPj 、「素子数」フイールドにRi
及びPj 間にある素子数をそれぞれ書き込む(j=1〜
Np )。ここでRi からPj に到達する経路が複数ある
場合には「素子数」フイールドにはその最小値を書き込
む。Subsequently, the inter-flop-flop analysis unit 2 creates N p inter-flop-flop information records in step SP6, and then in Step SP7, adds R i to the “sending FF” field of the inter-flop-flop information record created in step SP6. Write. Next, in step SP8, the flip-flop inter-analysis unit 2 sets P j to the “receive FF” field and R i to the “number of elements” field of the j-th inter-flip-flop information record created.
And the number of elements between P j are written (j = 1 to 1
N p ). If there are a plurality of paths from R i to P j , the minimum value is written in the “number of elements” field.
【0036】次にフリツプフロツプ間解析部2は、ステ
ツプSP9においてiをインクリメントした後、ステツ
プSP4に戻り、i>NR であるか否かを判定する。す
なわちフリツプフロツプ間解析部2は、集合Rの全ての
要素についてステツプSP5からステツプSP8までの
処理を実行し、ステツプSP4で肯定結果を得ると、ス
テツプSP10に進み、作成したフリツプフロツプ間情
報レコード全てを一括してホールド時間違反判断部3に
送出しステツプSP11において処理を終了する。Next, the flip-flop inter-analyzing unit 2 increments i in step SP9 and then returns to step SP4 to determine whether i> N R. That is, the inter-flip-flop analysis unit 2 executes the processing from step SP5 to step SP8 for all the elements of the set R, and if a positive result is obtained in step SP4, the process proceeds to step SP10 to collectively collect all the generated inter-flip-flop information records. Then, it is sent to the hold time violation judging section 3 and the processing is ended in step SP11.
【0037】(3−2)クロツク網解析部の処理手順 クロツク網解析部2の処理手順について図7に示すフロ
ーチヤートを用いて説明する。まずクロツク網解析部4
は、ステツプSP21より動作を開始し、ステツプSP
22において、入力される回路記述情報S1を解析し、
回路中のフリツプフロツプの名前の集合Qを得る。続い
てクロツク網解析部4は、ステツプSP23においてカ
ウント数iに「1」を代入した後、ステツプSP24に
おいてi>NQであるか否かを判定する。(3-2) Processing procedure of clock network analyzing section The processing procedure of the clock network analyzing section 2 will be described with reference to the flow chart shown in FIG. First, the clock net analysis unit 4
Starts operation from step SP21, and step SP21
At 22, the input circuit description information S1 is analyzed,
Get the set Q of flip-flop names in the circuit. Subsequently, the clock network analysis unit 4 substitutes "1" for the count number i in step SP23, and then determines in step SP24 whether i> N Q.
【0038】クロツク網解析部4は、ステツプSP24
において否定結果を得た場合ステツプSP25に進ん
で、1個のクロツク網情報レコードを作成した後、ステ
ツプSP26において、ステツプSP25で作成したク
ロツク網情報レコードの「受CK」フイールドにQi を
書き込む。次にクロツク網解析部4は、ステツプSP2
7において、フリツプフロツプQi のクロツク入力を駆
動しているバツフアを探索し、当該バツフアの名前を、
作成したクロツク網情報レコードの「送CK」フイール
ドに書き込む。The clock network analysis unit 4 uses the step SP24.
If a negative result is obtained at step SP25, the process proceeds to step SP25 to create one clock network information record, and then at step SP26, Q i is written in the "receive CK" field of the clock network information record created at step SP25. Next, the clock network analysis unit 4 proceeds to step SP2.
In step 7, the buffer driving the clock input of the flip-flop Q i is searched, and the name of the buffer is changed to
Write in the "Send CK" field of the created clock network information record.
【0039】続いてクロツク解析部4は、ステツプSP
28においてiをインクリメントした後、ステツプSP
24に戻り、i>NQ であるか否かを判定する。すなわ
ちクロツク解析部4は、集合Qの全ての要素についてス
テツプSP25からステツプSP27までの処理を実行
し、ステツプSP24で肯定結果を得ると、ステツプS
P29に進む。クロツク解析部4は、ステツプSP29
において、作成した全てのクロツク網情報レコードを探
索し、「送CK」フイールドには現れているが、「受C
K」フイールドには現れていないバツフア名の集合Sを
得る。次にクロツク網解析部4は、ステツプSP30に
おいて集合Sの構成要素が1つ(NS =1)であるか否
かを判定し、否定結果を得るとステツプSP31に進
む。Then, the clock analysis unit 4 proceeds to step SP.
After incrementing i at 28, step SP
Returning to 24, it is determined whether i> N Q. That is, the clock analysis unit 4 executes the processing from step SP25 to step SP27 for all the elements of the set Q, and when a positive result is obtained at step SP24, step S24 is performed.
Go to P29. The clock analysis unit 4 uses the step SP29.
In the above, all the created black net information records are searched and appear in the "Send CK" field.
We get a set S of buffer names that do not appear in the "K" field. Next, the clock network analysis unit 4 determines whether or not the number of constituent elements of the set S is one (N S = 1) in step SP30, and if a negative result is obtained, the process proceeds to step SP31.
【0040】続いてクロツク網解析部4は、ステツプS
P31においてカウント数iに「1」を代入した後、ス
テツプSP32においてi>NS か否かを判定し、否定
結果を得るとステツプSP33に進む。次にクロツク網
解析部4は、ステツプSP33において、1 個のクロツ
ク網情報レコードを作成した後、ステツプSP34にお
いて、ステツプSP33で作成したクロツク網情報レコ
ードの「受CK」フイールドにSi を書き込む。Subsequently, the clock network analysis unit 4 proceeds to step S.
After substituting "1" for the count number i in P31, it is determined in step SP32 whether i> N S. If a negative result is obtained, the process proceeds to step SP33. Next, the clock network analysis unit 4 creates one clock network information record in step SP33, and then writes S i in the "receive CK" field of the clock network information record created in step SP33 in step SP34.
【0041】次にクロツク網解析部4は、ステツプSP
35において、フリツプフロツプSi の入力を駆動して
いるバツフアを探索し、当該バツフア名を、作成したク
ロツク網情報レコードの「送CK」フイールドに書き込
んだ後、ステツプSP36においてiをインクリメント
しステツプSP32に戻つてi>NS であるか否かを判
定する。すなわち集合Sの全ての要素についてステツプ
SP33からステツプSP35までの処理を実行し、ス
テツプSP32において肯定結果を得ると、クロツク網
解析部4はステツプSP29に戻る。Next, the clock network analysis unit 4 proceeds to step SP.
In step 35, the buffer driving the input of the flip-flop S i is searched, and the buffer name is written in the “send CK” field of the created clock network information record. Then, i is incremented in step SP36 to step SP32. Then, it is determined whether i> N S. That is, the processing from step SP33 to step SP35 is executed for all the elements of the set S, and when a positive result is obtained in step SP32, the clock network analysis unit 4 returns to step SP29.
【0042】クロツク網解析部4は、ステツプSP29
においてバツフア名の集合Sを得た後、ステツプSP3
0においてNS =1であるか否かを判定する。すなわち
クロツク網解析部4は、NS =1になるまでステツプS
P31からステツプSP36までの処理ループを実行
し、ステツプSP30において肯定結果を得るとステツ
プSP37において、作成したクロツク網情報レコード
全てを一括してホールド時間違反判断部3に送出し、ス
テツプSP38において処理を終了する。The clock network analysis unit 4 determines step SP29.
After obtaining the set S of buffer names at step SP3
At 0, it is determined whether N S = 1. That is, the clock network analysis unit 4 proceeds to step S until N S = 1.
When the processing loop from P31 to step SP36 is executed and a positive result is obtained at step SP30, at step SP37, all the created clock network information records are collectively sent to the hold time violation judgment unit 3, and at step SP38, the processing is performed. finish.
【0043】(3−3)ホールド時間違反判断部の処理
手順 ホールド時間違反判断部3の処理手順について図8に示
すフローチヤートを用いて説明する。まずホールド時間
違反判断部3は、ステツプSP41より動作を開始し、
ステツプSP42において、フリツプフロツプ解析部2
から送出されたフリツプフロツプ間情報S2を読み込
む。ここでフリツプフロツプ間情報レコードの集合をT
とする。続いてホールド時間違反判断部3は、ステツプ
SP43においてカウント数iに「1」を代入した後、
ステツプSP44においてi>NT であるか否かを判定
する。(3-3) Processing Procedure of Hold Time Violation Judgment Section The processing procedure of the hold time violation judgment section 3 will be described with reference to the flow chart shown in FIG. First, the hold time violation judgment unit 3 starts operation from step SP41,
In step SP42, the flip-flop analysis unit 2
The inter-flip-flop information S2 sent from Here, the set of flip-flop inter-information records is T
And Subsequently, the hold time violation determination unit 3 substitutes “1” for the count number i in step SP43,
In step SP44, it is determined whether i> N T.
【0044】ホールド時間違反判断部3は、ステツプS
P44において否定結果を得ると、ステツプSP45に
進み、フリツプフロツプTi .送FF及びフリツプフロ
ツプTi .受FF間のクロツク距離を計算する。この値
をdi とする。ここでクロツク距離の計算手順について
図9に示すフローチヤートを用いて説明する。ここでは
簡単化のために回路のクロツク入力から各フリツプフロ
ツプに到達するまでに経由するバツフアの数は等しいも
のとする。The hold time violation judgment unit 3 determines the step S
If a negative result is obtained in P44, the flow advances to step SP45, and the flip-flop T i . Sending FF and flip-flop T i . Calculate the clock distance between the receiving FFs. Let this value be d i . Here, the procedure for calculating the clock distance will be described with reference to the flow chart shown in FIG. Here, for simplification, it is assumed that the number of buffers passing from the clock input of the circuit to each flip-flop is the same.
【0045】まずホールド時間違反判断部3は、ステツ
プSP61より動作を開始し、ステツプSP62におい
て、fb0にTi .送FF、fb1にTi .受FF、di に
「0」を代入し、ステツプSP63においてクロツク網
情報より「受CK」フイールドがfb0と等しいレコード
ck0を捜し出す。続いてホールド時間違反判断部3は、
ステツプSP64において、クロツク網情報より「受C
K」フイールドがfb1と等しいレコードck1を捜し出
す。First, the hold time violation judgment unit 3 starts its operation at step SP61, and at step SP62, fb0 is set to T i . Send FF, fb1 to T i . A record in which "0" is assigned to the receiving FF and d i, and the "receiving CK" field is equal to fb0 from the clock network information in step SP63.
Search for ck0. Then, the hold time violation determination unit 3
In step SP64, the "reception C" is input from the clock network information.
Find record ck1 whose K'field is equal to fb1.
【0046】次にホールド時間違反判断部3は、ステツ
プSP65において、ck0.送CK=ck1.受CKであ
るか否かを判定し、否定結果を得るとステツプSP66
に進み、di をインクリメントしてステツプSP65に
戻る。すなわちホールド時間違反判断部3はck0.送C
K=ck1.受CKになるまで、di をインクリメント
し、ステツプSP65において肯定結果を得ると、ck
0.送CK=ck1.受CKとなつたときのdi の値がT
i .送FFとTi .受FFのクロツク距離となり、ステ
ツプSP67において処理を終了する。Next, the hold time violation judgment unit 3 determines in step SP65 that ck0. Send CK = ck1. If it is determined whether or not the CK is received, and if a negative result is obtained, step SP66
, And increments d i and returns to step SP65. That is, the hold time violation determination unit 3 sets the ck0. Send C
K = ck1. Increment d i until receiving CK, and if a positive result is obtained in step SP65, ck
0. Send CK = ck1. The value of d i when receiving CK is T
i . Send FF and T i . The clock distance of the receiving FF is reached, and the processing ends in step SP67.
【0047】図8に戻り、ホールド時間違反判断部3
は、ステツプSP46において、ホールド時間違反発生
度pi を次式(4)Returning to FIG. 8, the hold time violation judgment unit 3
At step SP46, the hold time violation occurrence rate p i is calculated by the following equation (4).
【数4】 を用いて計算した後、ステツプSP47において、pi
<γであるか否かを判定する。(Equation 4) After calculation using p i , in step SP47, p i
It is determined whether or not <γ.
【0048】続いてホールド時間違反判断部3は、ステ
ツプSP47において肯定結果を得た場合にはステツプ
SP48に進み、ステツプSP48において1個のホー
ルド時間違反解析結果情報レコードを作成し、作成した
レコードの「フリツプフロツプ名」フイールドにTi .
受FFを書き込んでステツプSP49に進む。ここで
α、β、γは使用する半導体プロセスなどにより変動す
る定数である。Subsequently, if a positive result is obtained in step SP47, the hold time violation judgment unit 3 proceeds to step SP48, creates one hold time violation analysis result information record in step SP48, and saves the created record. "Flip Flop Name" field has T i .
The reception FF is written and the process proceeds to step SP49. Here, α, β, and γ are constants that vary depending on the semiconductor process used.
【0049】またホールド時間違反判断部3は、ステツ
プSP47において否定結果を得ると、ステツプSP4
9に進んでiをインクリメントし、ステツプSP44に
戻つてi>NT であるか否かを判定する。すなわちホー
ルド時間違反判断部3は、集合Tの全ての要素について
ステツプSP45からステツプSP48までの処理を実
行し、ステツプSP44において肯定結果を得ると、ス
テツプSP50に進んで、作成したホールド時間違反解
析結果情報レコード全てを一括して出力し、ステツプS
P51において処理を終了する。If the hold time violation judgment unit 3 obtains a negative result in step SP47, it proceeds to step SP4.
In step 9, i is incremented, i is returned to step SP44, and it is determined whether i> N T. That is, the hold time violation determination unit 3 executes the processing from step SP45 to step SP48 for all the elements of the set T, and when a positive result is obtained in step SP44, the process proceeds to step SP50 and the created hold time violation analysis result. All information records are output at once, and step S
The process ends at P51.
【0050】以上の構成において、入力される回路記述
情報S1に基づいて、各フリツプフロツプ間における論
理素子の数をフリツプフロツプ間情報S2として作成す
ると共に各フリツプフロツプのクロツクピンに接続され
ているクロツク網の相互関係をクロツク網情報S3とし
て作成した後、当該フリツプフロツプ間情報S2及びク
ロツク網情報S3に基づいてホールド時間違反を起こす
可能性のあるフリツプフロツプを特定する。In the above structure, the number of logic elements between flip-flops is created as inter-flip-flop information S2 based on the input circuit description information S1 and the mutual relation of the clock networks connected to the clock pins of each flip-flop. Is created as the clock network information S3, the flip flop that may cause a hold time violation is identified based on the inter-flip-flop information S2 and the clock network information S3.
【0051】従つてこの回路動作評価装置では、クロツ
クスキユーによりホールド時間違反が発生するか否かを
容易かつ正確に判断することができる。またクロツクス
キユーによりホールド時間違反を起こす可能性のあるフ
リツプフロツプを特定することができるので、クロツク
スキユー対策を選択的に適用することができ、従つて回
路規模の増大及びクリテイカルパスの遅延時間の増大を
未然に防止することができる。Therefore, in this circuit operation evaluation device, it is possible to easily and accurately determine whether or not the hold time violation occurs due to the clock skew. In addition, since the clock skew can identify the flip-flop that may cause the hold time violation, it is possible to selectively apply the clock skew countermeasure, thus increasing the circuit scale and the critical path delay time. Can be prevented.
【0052】(4)実施例の効果 以上の構成によれば、入力される回路記述情報S1に基
づいて、各フリツプフロツプ間における論理素子の数を
示すリストをフリツプフロツプ間情報S2として作成す
ると共に各フリツプフロツプのクロツクピンに接続され
ているクロツク網の相互関係を示すリストをクロツク網
情報S3として作成した後、当該フリツプフロツプ間情
報S2及びクロツク網情報S3に基づいて、ホールド時
間違反を起こす可能性のあるフリツプフロツプ群のリス
トを作成するようにしたことにより、クロツクスキユー
によりホールド時間違反の問題が発生するか否かを容易
かつ正確に判断することができ、かくしてデイジタル回
路におけるクロツクスキユーによる誤動作の発生の有無
を容易かつ正確に判断し得る回路動作評価装置及び回路
動作評価方法を実現し得る。(4) Effects of the Embodiments According to the above configuration, a list indicating the number of logic elements between flip-flops is created as flip-flop inter-information S2 based on the input circuit description information S1 and each flip-flop is also created. After creating a list showing the mutual relations of the clock networks connected to the clock pins as the clock network information S3, the flip-flop group that may cause the hold time violation based on the inter-flip-flop information S2 and the clock network information S3. By creating the list of, it is possible to easily and accurately determine whether the clock skew causes a hold time violation problem, and thus it is easy and accurate to determine whether a malfunction occurs due to the clock skew in the digital circuit. Evaluation of circuit operation that can be judged It is possible to realize the evaluation device and the circuit operation evaluation method.
【0053】(5)他の実施例 なお上述の実施例においては、記憶素子間情報としてフ
リツプフロツプ間における構成要素の数に応じた記憶素
子間情報を作成した場合について述べたが、本発明はこ
れに限らず、記憶素子間情報としてフリツプフロツプ間
における構成要素の有無に応じた記憶素子間情報を作成
するようにしてもよい。(5) Other Embodiments In the above-mentioned embodiments, the case where the inter-storage element information corresponding to the number of constituent elements between the flip-flops is created as the inter-storage element information has been described. Not limited to this, the inter-storage-element information may be created as the inter-storage-element information in accordance with the presence / absence of a component between flip-flops.
【0054】また上述の実施例においては、注目してい
る2つのフリツプフロツプ間のクロツク網がどれだけ近
いバツフアで駆動されているかについてのクロツク網構
成情報を作成するに際し、各フリツプフロツプのクロツ
ク入力ピン又はクロツク網内のバツフアの入力ピンがど
のバツフアによつて駆動されているかをバツフアへの近
さの基準として用いて、クロツク網構成情報を作成した
場合について述べたが、本発明はこれに限らず、バツフ
アとフリツプフロツプとの物理的な位置関係(距離)を
バツフアへの近さの基準として用いてクロツク網構成情
報を作成してもよい。Further, in the above-described embodiment, when the clock net configuration information on how close the buffer net between the two flip-flops of interest is driven is, the clock input pin of each flip-flop or The case where the clock network configuration information is created by using which buffer drives the input pin of the buffer in the clock network as a reference of the proximity to the buffer has been described, but the present invention is not limited to this. The clock network configuration information may be created by using the physical positional relationship (distance) between the buffer and the flip-flop as a reference for the proximity to the buffer.
【0055】さらに上述の実施例においては、ホールド
時間違反解析結果情報としてフリツプフロツプ名を用い
た場合について述べたが、本発明はこれに限らず、ホー
ルド時間違反を起こす可能性のあるフリツプフロツプ名
に加えて、データ送出側のフリツプフロツプ名、フリツ
プフロツプ間の素子数、クロツク距離及びホールド時間
違反発生度等を用いてもよい。Further, in the above-mentioned embodiment, the case where the flip-flop name is used as the hold time violation analysis result information has been described, but the present invention is not limited to this, and in addition to the flip-flop name which may cause the hold time violation. Then, the flip-flop name on the data transmitting side, the number of elements between the flip-flops, the clock distance, the hold time violation occurrence degree, etc. may be used.
【0056】さらに上述の実施例においては、回路にお
ける入力部のフリツプフロツプのホールド時間違反を判
定しない場合について述べたが、本発明はこれに限ら
ず、回路における入力部のフリツプフロツプのホールド
時間違反を判定するようにしてもよい。さらに上述の実
施例においては、記憶素子としてフリツプフロツプだけ
を有するデイジタル回路に本発明を適用した場合につい
て述べたが、本発明はこれに限らず、フリツプフロツプ
以外の記憶素子を含む回路にも適用し得る。Further, in the above-mentioned embodiments, the case where the violation of the flip-flop hold time of the input section in the circuit is not judged is described, but the present invention is not limited to this, and the judgment of the flip-flop hold time violation of the input section in the circuit is judged. You may do it. Further, in the above-mentioned embodiment, the case where the present invention is applied to the digital circuit having only the flip-flop as the memory element has been described, but the present invention is not limited to this, and may be applied to the circuit including the memory element other than the flip-flop. .
【0057】さらに上述の実施例においては、各記憶素
子の接続網として表現された回路情報として、文字で表
現された回路情報を用いた場合について述べたが、本発
明はこれに限らず、図で表現された回路情報を用いても
よく、またデイジタル回路の回路情報として、各記憶素
子の接続網として表現された回路情報に代えて、各記憶
素子が機能的に表現された情報を回路情報として用いて
もよい。さらに上述の実施例においては、クロツク信号
が単相の回路に本発明を適用した場合について述べた
が、本発明はこれに限らず、クロツク信号が多相の回路
にも適用し得る。Further, in the above-mentioned embodiment, the case where the circuit information represented by characters is used as the circuit information represented as the connection network of the respective memory elements has been described, but the present invention is not limited to this. The circuit information represented by can be used, and as the circuit information of the digital circuit, instead of the circuit information represented as a connection network of each memory element, the information functionally represented by each memory element can be used as the circuit information. You may use as. Further, in the above-described embodiments, the case where the present invention is applied to a circuit in which the clock signal is a single phase has been described, but the present invention is not limited to this and can be applied to a circuit in which the clock signal is a multiphase.
【0058】さらに上述の実施例においては、ホールド
時間違反解析結果情報に基づいてデイジタル回路におけ
る誤動作の発生の有無を判断した場合について述べた
が、本発明はこれに限らず、詳細なタイミング解析結果
による情報を回路動作評価装置にフイードバツクして判
断基準を変更するようにしてもよい。さらに上述の実施
例においては、クロツク入力から各フリツプフロツプに
到達するまでに経由するバツフアの数が等しい回路に本
発明を適用した場合について述べたが、本発明はこれに
限らず、クロツク入力から各フリツプフロツプに到達す
るまでに経由するバツフアの数が異なる回路にも適用し
得る。Further, in the above-described embodiment, the case where the presence or absence of the malfunction in the digital circuit is judged based on the hold time violation analysis result information has been described, but the present invention is not limited to this, and the detailed timing analysis result. The information may be fed back to the circuit operation evaluation device to change the criterion. Further, in the above-mentioned embodiment, the case where the present invention is applied to the circuit in which the number of buffers passing through from the clock input to the respective flip-flops is equal is described, but the present invention is not limited to this, and each clock input It can also be applied to a circuit in which the number of buffers passing through to reach the flip-flop is different.
【0059】さらに上述の実施例においては、フリツプ
フロツプ間情報S1及びクロツク網情報S2に基づいて
デイジタル回路における誤動作の発生の有無を判断した
場合について述べたが、本発明はこれに限らず、フリツ
プフロツプ間情報S1又はクロツク網情報S2に基づい
てデイジタル回路における誤動作の発生の有無を判断す
るようにしてもよい。Further, in the above-described embodiment, the case where the presence or absence of the malfunction in the digital circuit is judged based on the inter-flip-flop information S1 and the clock network information S2 has been described, but the present invention is not limited to this. It may be possible to determine whether or not a malfunction has occurred in the digital circuit based on the information S1 or the clock network information S2.
【0060】さらに上述の実施例においては、デイジタ
ル回路における誤動作の発生の有無を判断する場合に本
発明を適用した場合について述べたが、本発明はこれに
限らず、デイジタル回路におけるクロツク網の構築に本
発明を適用し得る。すなわちホールド時間違反判断部3
で得たホールド時間違反解析結果情報を用いてデイジタ
ル回路におけるクロツク網を構築すれば、誤動作のない
デイジタル回路を実現することができる。Further, in the above-mentioned embodiment, the case where the present invention is applied to the case of judging the occurrence of the malfunction in the digital circuit is described, but the present invention is not limited to this, and the construction of the clock network in the digital circuit is described. The present invention can be applied to. That is, the hold time violation determination unit 3
By constructing a clock network in the digital circuit using the hold time violation analysis result information obtained in step 1, a digital circuit without malfunction can be realized.
【0061】[0061]
【発明の効果】上述のように本発明によれば、デイジタ
ル回路についての回路情報を解析することにより、各記
憶素子間における構成要素の数に応じた記憶素子間情報
又は各記憶素子のクロツクピンに接続されているクロツ
ク網の相互関係に応じたクロツク網構成情報を作成し、
記憶素子間情報又はクロツク網構成情報に基づいてデイ
ジタル回路における誤動作の発生の有無を判断すること
により、クロツクスキユーによりホールド時間違反が発
生するか否かを容易に判断することができ、かくしてデ
イジタル回路におけるクロツクスキユーによる誤動作の
発生の有無を容易に判断し得る回路動作評価装置及び回
路動作評価方法を実現し得る。As described above, according to the present invention, by analyzing the circuit information about the digital circuit, the inter-storage element information or the clock pin of each storage element according to the number of constituent elements between the storage elements can be obtained. Create the clock network configuration information according to the mutual relationship of the connected clock networks,
By determining whether or not a malfunction occurs in the digital circuit based on the information between memory elements or the clock network configuration information, it is possible to easily determine whether or not the hold time violation occurs due to the clock skew, and thus in the digital circuit. It is possible to realize a circuit operation evaluation device and a circuit operation evaluation method that can easily determine whether or not a malfunction occurs due to clock skew.
【0062】また上述のように本発明によれば、デイジ
タル回路についての回路情報を解析することにより、各
記憶素子間における構成要素の数に応じた記憶素子間情
報及び各記憶素子のクロツクピンに接続されているクロ
ツク網の相互関係に応じたクロツク網構成情報を作成
し、記憶素子間情報及びクロツク網構成情報に基づいて
デイジタル回路における誤動作の発生の有無を判断する
ことにより、クロツクスキユーによりホールド時間違反
が発生するか否かを容易かつ正確に判断することがで
き、かくしてデイジタル回路におけるクロツクスキユー
による誤動作の発生の有無を容易かつ正確に判断し得る
回路動作評価装置及び回路動作評価方法を実現し得る。Further, according to the present invention as described above, by analyzing the circuit information about the digital circuit, the inter-storage element information corresponding to the number of constituent elements between each storage element and the connection to the clock pin of each storage element are connected. By creating clock network configuration information according to the mutual relationship of the clock networks that are stored, and determining whether or not a malfunction has occurred in the digital circuit based on the information between storage elements and the clock network configuration information, the clock skew causes a hold time violation. It is possible to realize a circuit operation evaluation apparatus and a circuit operation evaluation method capable of easily and accurately determining whether or not the error occurs, and thus easily and accurately determining whether or not a malfunction occurs due to clock skew in a digital circuit.
【図1】本発明を適用した回路動作評価装置の構成を示
すブロツク図である。FIG. 1 is a block diagram showing a configuration of a circuit operation evaluation device to which the present invention is applied.
【図2】実施例における情報の形式の説明に供する略線
図である。FIG. 2 is a schematic diagram used for explaining a format of information in an example.
【図3】実施例におけるフリツプフロツプ間情報の形式
の説明に供する略線図である。FIG. 3 is a schematic diagram for explaining a format of flip-flop inter-flop information in the embodiment.
【図4】実施例におけるクロツク網情報の形式の説明に
供する略線図である。FIG. 4 is a schematic diagram for explaining a format of clock network information in the embodiment.
【図5】実施例におけるホールド時間違反解析結果の形
式の説明に供する略線図である。FIG. 5 is a schematic diagram for explaining a format of a hold time violation analysis result in the example.
【図6】フリツプフロツプ間解析部の処理手順を示すフ
ローチヤートである。FIG. 6 is a flowchart showing a processing procedure of an inter-flip-flop analysis unit.
【図7】クロツク網解析部の処理手順を示すフローチヤ
ートである。FIG. 7 is a flow chart showing a processing procedure of a clock network analysis unit.
【図8】ホールド時間違反判断部の処理手順を示すフロ
ーチヤートである。FIG. 8 is a flow chart showing a processing procedure of a hold time violation determination unit.
【図9】クロツク距離の計算手順を示すフローチヤート
である。FIG. 9 is a flowchart showing a procedure for calculating a clock distance.
【図10】セツトアツプ時間及びホールド時間の説明に
供する略線図である。FIG. 10 is a schematic diagram for explaining a set-up time and a hold time.
【図11】2つの記憶素子間でのデータの受渡しの説明
に供するブロツク図である。FIG. 11 is a block diagram used for explaining data transfer between two storage elements.
【図12】クロツク網の一例を示すブロツク図である。FIG. 12 is a block diagram showing an example of a clock network.
1……回路動作評価装置、2……フリツプフロツプ間解
析部、3……ホールド時間違反判断部、4……クロツク
網解析部。1 ... Circuit operation evaluation device, 2 ... Flip-flop analysis unit, 3 ... Hold time violation determination unit, 4 ... Clock network analysis unit.
フロントページの続き (72)発明者 代田 典久 東京都品川区北品川6丁目7番35号ソニー 株式会社内Continued Front Page (72) Norihisa Shirota 6-735 Kitashinagawa, Shinagawa-ku, Tokyo Sony Corporation
Claims (38)
ロツク信号の到達時間のずれによる誤動作の発生の有無
を判断する回路動作評価装置において、 上記デイジタル回路についての回路情報を解析すること
により、各上記記憶素子間における構成要素の数に応じ
た記憶素子間情報又は各上記記憶素子のクロツクピンに
接続されているクロツク網の相互関係に応じたクロツク
網構成情報を作成する回路情報解析手段と、 上記記憶素子間情報又は上記クロツク網構成情報に基づ
いて上記デイジタル回路における上記誤動作の発生の有
無を判断する誤動作判断手段とを具えることを特徴とす
る回路動作評価装置。1. A circuit operation evaluation device for determining whether or not a malfunction occurs due to a shift in the arrival time of a clock signal to each memory element in a digital circuit, by analyzing circuit information about the digital circuit, Circuit information analyzing means for creating inter-storage element information according to the number of constituent elements among the storage elements or clock network configuration information according to the mutual relationship of the clock networks connected to the clock pins of each of the storage elements; A circuit operation evaluation device comprising: a malfunction operation determining unit that determines whether or not the malfunction occurs in the digital circuit based on the information between elements or the clock network configuration information.
素の有無に応じた上記記憶素子間情報を作成することを
特徴とする請求項1に記載の回路動作評価装置。2. The circuit information analyzing means creates the inter-storage element information according to the presence or absence of a component between the storage elements as the inter-storage element information. Circuit operation evaluation device.
記記憶素子間のクロツク網がどれだけ近いバツフアで駆
動されているかについての情報を作成することを特徴と
する請求項1に記載の回路動作評価装置。3. The circuit information analyzing means creates, as the clock network configuration information, information as to how close the clock network between the two memory elements in question is driven by a buffer. The circuit operation evaluation device according to claim 1, which is characterized in that.
層を用いることを特徴とする請求項3に記載の回路動作
評価装置。4. The circuit operation evaluation apparatus according to claim 3, wherein the circuit information analysis means uses the hierarchy of the clock network as a reference of the proximity to the buffer.
記憶素子との物理的な位置関係を用いることを特徴とす
る請求項3に記載の回路動作評価装置。5. The circuit operation evaluation according to claim 3, wherein the circuit information analysis means uses a physical positional relationship between the buffer and the storage element as a reference for the proximity to the buffer. apparatus.
報は、 各上記記憶素子の接続網として表現された情報であるこ
とを特徴とする請求項1に記載の回路動作評価装置。6. The circuit operation evaluation device according to claim 1, wherein the circuit information about the digital circuit is information expressed as a connection network of the storage elements.
報は、 上記記憶素子を機能的に表現した情報であることを特徴
とする請求項1に記載の回路動作評価装置。7. The circuit operation evaluation apparatus according to claim 1, wherein the circuit information about the digital circuit is information functionally expressing the storage element.
特徴とする請求項1に記載の回路動作評価装置。8. The circuit operation evaluation apparatus according to claim 1, wherein the digital circuit is a digital circuit in which the clock signal is a single phase.
特徴とする請求項1に記載の回路動作評価装置。9. The circuit operation evaluation device according to claim 1, wherein the digital circuit is a digital circuit in which the clock signals are polyphase.
クロツク信号の到達時間のずれによる誤動作の発生の有
無を判断する回路動作評価装置において、 上記デイジタル回路についての回路情報を解析すること
により、各上記記憶素子間における構成要素の数に応じ
た記憶素子間情報及び各上記記憶素子のクロツクピンに
接続されているクロツク網の相互関係に応じたクロツク
網構成情報を作成する回路情報解析手段と、 上記記憶素子間情報及び上記クロツク網構成情報に基づ
いて上記デイジタル回路における上記誤動作の発生の有
無を判断する誤動作判断手段とを具えることを特徴とす
る回路動作評価装置。10. A circuit operation evaluation apparatus for determining whether or not a malfunction occurs due to a shift in the arrival time of a clock signal to each storage element in a digital circuit, by analyzing circuit information about the digital circuit, Circuit information analyzing means for creating information between storage elements according to the number of constituent elements among the storage elements and clock network configuration information according to the mutual relation of the clock networks connected to the clock pins of each of the storage elements; A circuit operation evaluation device, comprising: a malfunction determination means for determining whether or not the malfunction occurs in the digital circuit based on the inter-element information and the clock network configuration information.
素の有無に応じた上記記憶素子間情報を作成することを
特徴とする請求項10に記載の回路動作評価装置。11. The circuit information analysis means creates the inter-storage element information according to the presence or absence of a component between the storage elements as the inter-storage element information. Circuit operation evaluation device.
記記憶素子間のクロツク網がどれだけ近いバツフアで駆
動されているかについての情報を作成することを特徴と
する請求項10に記載の回路動作評価装置。12. The circuit information analyzing means creates, as the clock network configuration information, information as to how close the clock network between the two memory elements of interest is driven by a buffer. The circuit operation evaluation device according to claim 10, which is characterized in that.
層を用いることを特徴とする請求項12に記載の回路動
作評価装置。13. The circuit operation evaluation apparatus according to claim 12, wherein the circuit information analysis means uses the hierarchy of the clock network as a reference of the proximity to the buffer.
記憶素子との物理的な位置関係を用いることを特徴とす
る請求項12に記載の回路動作評価装置。14. The circuit operation evaluation according to claim 12, wherein the circuit information analysis means uses a physical positional relationship between the buffer and the storage element as a reference for the proximity to the buffer. apparatus.
情報は、 上記記憶素子の接続網として表現された情報であること
を特徴とする請求項10に記載の回路動作評価装置。15. The circuit operation evaluation device according to claim 10, wherein the circuit information on the digital circuit is information expressed as a connection network of the storage elements.
情報は、 各上記記憶素子を機能的に表現した情報であることを特
徴とする請求項10に記載の回路動作評価装置。16. The circuit operation evaluation device according to claim 10, wherein the circuit information about the digital circuit is information functionally expressing each of the storage elements.
特徴とする請求項10に記載の回路動作評価装置。17. The circuit operation evaluation device according to claim 10, wherein the digital circuit is a digital circuit in which the clock signal is a single phase.
特徴とする請求項10に記載の回路動作評価装置。18. The circuit operation evaluation apparatus according to claim 10, wherein the digital circuit is a digital circuit in which the clock signals are polyphase.
クロツク信号の到達時間のずれによる誤動作の発生の有
無を判断する回路動作評価方法において、 上記デイジタル回路についての回路情報を解析すること
により、各上記記憶素子間における構成要素の数に応じ
た記憶素子間情報又は各上記記憶素子のクロツクピンに
接続されているクロツク網の相互関係に応じたクロツク
網構成情報を作成し、 上記記憶素子間情報又は上記クロツク網構成情報に基づ
いて上記デイジタル回路における上記誤動作の発生の有
無を判断することを特徴とする回路動作評価方法。19. A circuit operation evaluation method for determining whether or not a malfunction occurs due to a shift in the arrival time of a clock signal to each memory element in a digital circuit, by analyzing circuit information about the digital circuit, The inter-storage element information according to the number of constituent elements between the storage elements or the clock network configuration information according to the mutual relationship of the clock networks connected to the clock pins of each of the storage elements is created, and the inter-storage element information or the above A circuit operation evaluation method, characterized in that the presence or absence of the malfunction in the digital circuit is judged based on the clock network configuration information.
素子間の構成要素の有無に応じた上記記憶素子間情報を
作成することを特徴とする請求項19に記載の回路動作
評価方法。20. The circuit operation evaluation method according to claim 19, wherein the inter-storage element information is created as the inter-storage element information in accordance with the presence or absence of a component between the storage elements.
ている2つの上記記憶素子間のクロツク網がどれだけ近
いバツフアで駆動されているかについての情報を作成す
ることを特徴とする請求項19に記載の回路動作評価方
法。21. The information as to how close the clock network between the two storage elements in question is driven by the buffer is created as the clock network configuration information. Described circuit operation evaluation method.
クロツク網の階層を用いることを特徴とする請求項21
に記載の回路動作評価方法。22. The hierarchy of the clock network is used as a criterion for proximity to the buffer.
The circuit operation evaluation method described in.
バツフアと上記記憶素子との物理的な位置関係を用いる
ことを特徴とする請求項21に記載の回路動作評価方
法。23. The circuit operation evaluation method according to claim 21, wherein a physical positional relationship between the buffer and the storage element is used as a reference for the proximity to the buffer.
情報は、 上記記憶素子の接続網として表現された情報であること
を特徴とする請求項19に記載の回路動作評価方法。24. The circuit operation evaluation method according to claim 19, wherein the circuit information about the digital circuit is information expressed as a connection network of the storage elements.
情報は、 各上記記憶素子を機能的に表現した情報であることを特
徴とする請求項19に記載の回路動作評価方法。25. The circuit operation evaluation method according to claim 19, wherein the circuit information about the digital circuit is information functionally expressing each memory element.
特徴とする請求項19に記載の回路動作評価方法。26. The circuit operation evaluation method according to claim 19, wherein the digital circuit is a digital circuit in which the clock signal is a single phase.
特徴とする請求項19に記載の回路動作評価方法。27. The circuit operation evaluation method according to claim 19, wherein the digital circuit is a digital circuit in which the clock signals are polyphase.
構成情報を基に得た各上記記憶素子への上記クロツク信
号の到達時間のずれによる上記デイジタル回路における
誤動作の発生についての判断結果に基づいて、上記クロ
ツク網を構築することを特徴とする請求項19に記載の
回路動作評価方法。28. Based on a result of judgment as to whether a malfunction occurs in the digital circuit due to a difference in arrival time of the clock signal to each of the storage elements, which is obtained based on the information between the storage elements or the clock network configuration information. 20. The circuit operation evaluation method according to claim 19, wherein the clock network is constructed.
クロツク信号の到達時間のずれによる誤動作の発生を判
断する回路動作評価方法において、 上記デイジタル回路についての回路情報を解析すること
により、各上記記憶素子間における構成要素の数に応じ
た記憶素子間情報及び各上記記憶素子のクロツクピンに
接続されているクロツク網の相互関係に応じたクロツク
網構成情報を作成し、 上記記憶素子間情報及び上記クロツク網構成情報に基づ
いて上記デイジタル回路における上記誤動作の発生の有
無を判断することを特徴とする回路動作評価方法。29. A circuit operation evaluation method for determining the occurrence of a malfunction due to a shift in the arrival time of a clock signal to each storage element in a digital circuit, by analyzing the circuit information about the digital circuit to obtain each storage element. Information between memory elements according to the number of constituent elements between the memory elements and clock network configuration information according to the mutual relation of the clock networks connected to the clock pins of each of the memory elements are created. A circuit operation evaluation method, comprising: determining whether or not the malfunction occurs in the digital circuit based on configuration information.
素子間の構成要素の有無に応じた上記記憶素子間情報を
作成することを特徴とする請求項29に記載の回路動作
評価方法。30. The circuit operation evaluation method according to claim 29, wherein the inter-storage element information is created as the inter-storage element information in accordance with the presence or absence of a component between the storage elements.
ている2つの上記記憶素子間のクロツク網がどれだけ近
いバツフアで駆動されているかについての情報を作成す
ることを特徴とする請求項29に記載の回路動作評価方
法。31. The information as to how close the clock network between the two memory elements in question is driven by the buffer is created as the clock network configuration information. Described circuit operation evaluation method.
クロツク網の階層を用いることを特徴とする請求項31
に記載の回路動作評価方法。32. The hierarchy of the clock network is used as a criterion for the proximity to the buffer.
The circuit operation evaluation method described in.
バツフアと上記記憶素子との物理的な位置関係を用いる
ことを特徴とする請求項31に記載の回路動作評価方
法。33. The circuit operation evaluation method according to claim 31, wherein a physical positional relationship between the buffer and the storage element is used as a reference for the proximity to the buffer.
情報は、 上記記憶素子の接続網として表現された情報であること
を特徴とする請求項29に記載の回路動作評価方法。34. The circuit operation evaluation method according to claim 29, wherein the circuit information about the digital circuit is information expressed as a connection network of the storage elements.
情報は、 各上記記憶素子を機能的に表現した情報であることを特
徴とする請求項29に記載の回路動作評価方法。35. The circuit operation evaluation method according to claim 29, wherein the circuit information about the digital circuit is information functionally expressing each of the storage elements.
特徴とする請求項29に記載の回路動作評価方法。36. The circuit operation evaluation method according to claim 29, wherein the digital circuit is a digital circuit in which the clock signal is a single phase.
特徴とする請求項29に記載の回路動作評価方法。37. The circuit operation evaluation method according to claim 29, wherein the digital circuit is a digital circuit in which the clock signals are polyphase.
構成情報を基に得た各上記記憶素子への上記クロツク信
号の到達時間のずれによる上記デイジタル回路における
誤動作の発生についての判断結果に基づいて、上記クロ
ツク網を構築するようにしたことを特徴とする請求項2
9に記載の回路動作評価方法。38. Based on a result of judgment as to whether a malfunction occurs in the digital circuit due to a shift in the arrival time of the clock signal to each of the storage elements, which is obtained based on the information between the storage elements and the clock network configuration information. 3. The clock network is constructed as described above.
9. The circuit operation evaluation method according to item 9.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7233332A JPH0954136A (en) | 1995-08-17 | 1995-08-17 | Apparatus and method for evaluation of circuit operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7233332A JPH0954136A (en) | 1995-08-17 | 1995-08-17 | Apparatus and method for evaluation of circuit operation |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0954136A true JPH0954136A (en) | 1997-02-25 |
Family
ID=16953495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7233332A Pending JPH0954136A (en) | 1995-08-17 | 1995-08-17 | Apparatus and method for evaluation of circuit operation |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0954136A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6405336B1 (en) | 1998-04-16 | 2002-06-11 | Nec Corporation | Device and method for testing a semiconductor |
US7096384B2 (en) | 2002-08-29 | 2006-08-22 | Renesas Technology Corp. | Fault simulator for verifying reliability of test pattern |
-
1995
- 1995-08-17 JP JP7233332A patent/JPH0954136A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6405336B1 (en) | 1998-04-16 | 2002-06-11 | Nec Corporation | Device and method for testing a semiconductor |
US7096384B2 (en) | 2002-08-29 | 2006-08-22 | Renesas Technology Corp. | Fault simulator for verifying reliability of test pattern |
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