JPH0934797A - 機能用法制御付き集積回路デバイス - Google Patents
機能用法制御付き集積回路デバイスInfo
- Publication number
- JPH0934797A JPH0934797A JP8123330A JP12333096A JPH0934797A JP H0934797 A JPH0934797 A JP H0934797A JP 8123330 A JP8123330 A JP 8123330A JP 12333096 A JP12333096 A JP 12333096A JP H0934797 A JPH0934797 A JP H0934797A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- block
- key
- chip key
- intermediate value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
- G06F21/57—Certifying or maintaining trusted computer platforms, e.g. secure boots or power-downs, version controls, system software checks, secure updates or assessing vulnerabilities
- G06F21/572—Secure firmware programming, e.g. of basic input output system [BIOS]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/72—Indexing scheme relating to groups G06F7/72 - G06F7/729
- G06F2207/7219—Countermeasures against side channel or fault attacks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Computer Security & Cryptography (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】特別の改ざん防止の囲い（格納装置）が不必要
な機能用法制御を提供する。 【解決手段】本発明の一実施例によれば、集積回路デバ
イス（チップ）１０は、機能ブロック１２の動作の有効
化を制御するロック回路１１を有する。ロック回路を解
除するためには、“チップ・キー”を保全通信リンクを
通してチップに供給する。チップ・キーは暗号形式で通
信され、保全通信ブロック２０で暗号解読される。チッ
プ・キーを暴くチップの内部調査を防止するため、チッ
プ・キーはそのままの状態ではチップに記憶されず、そ
の識別特性のみが記憶される。識別特性はチップ・キー
に一方向機能をかけることによりチップ・キーから形成
される。ロック回路へのチップ・キー入力は、記憶され
たチップ・キーと比較器２７で比較される前に、ブロッ
ク２６で同一一方向機能にかけられる。一致すると、ゲ
ート回路１８は機能ブロック１２にクロック信号のよう
な必要な信号を通すことができる。
な機能用法制御を提供する。 【解決手段】本発明の一実施例によれば、集積回路デバ
イス（チップ）１０は、機能ブロック１２の動作の有効
化を制御するロック回路１１を有する。ロック回路を解
除するためには、“チップ・キー”を保全通信リンクを
通してチップに供給する。チップ・キーは暗号形式で通
信され、保全通信ブロック２０で暗号解読される。チッ
プ・キーを暴くチップの内部調査を防止するため、チッ
プ・キーはそのままの状態ではチップに記憶されず、そ
の識別特性のみが記憶される。識別特性はチップ・キー
に一方向機能をかけることによりチップ・キーから形成
される。ロック回路へのチップ・キー入力は、記憶され
たチップ・キーと比較器２７で比較される前に、ブロッ
ク２６で同一一方向機能にかけられる。一致すると、ゲ
ート回路１８は機能ブロック１２にクロック信号のよう
な必要な信号を通すことができる。
Description
【０００１】
【産業上の利用分野】本願発明は機能の用法制御付き集
積回路デバイスに関する。
積回路デバイスに関する。
【０００２】
【従来の技術】コンピュータの機密保護の分野では、2
つの要素、即ち、データアクセス制御と機能用法制御が
特徴となる。これらの要素は相互に重複し且つからみ合
っており−例えば、データアクセス制御はアクセス装置
の用法の限定（機能用法制御）にしばしば左右され、一
方、機能用法制御はしばしばパスワードの保全格納（デ
ータアクセス制御）に厳密に基づいている。
つの要素、即ち、データアクセス制御と機能用法制御が
特徴となる。これらの要素は相互に重複し且つからみ合
っており−例えば、データアクセス制御はアクセス装置
の用法の限定（機能用法制御）にしばしば左右され、一
方、機能用法制御はしばしばパスワードの保全格納（デ
ータアクセス制御）に厳密に基づいている。
【０００３】データアクセス制御に関しては、これは保
全すべきデータを維持する概して安全な環境を設定し且
つその上でデータアクセス装置の用法を制御するという
形をとることができる。しかし、多くの場合、環境の保
全を保証することは不可能であり且つそのような場合に
保全すべきデータは改ざん（不正変更）防止パッケージ
(tamper-proof package)で保持するかもしくは暗号形式
で格納しなければならない。後者のアプローチは必ずし
も可能でなくてもよく（マスタ暗号キーは明文で記憶の
必要あり）、従って、例えば、パッケージを開けようと
する何らかの試みがなされると内部に格納された重要な
データを破壊する改ざん防止パッケージの設計に多くの
努力を払った。改ざん防止パッケージは少なくとも小回
路基板を保持するよう設計されるが、改ざん防止の特徴
はある種の"スマート・カード"チップにも備えられてい
る。
全すべきデータを維持する概して安全な環境を設定し且
つその上でデータアクセス装置の用法を制御するという
形をとることができる。しかし、多くの場合、環境の保
全を保証することは不可能であり且つそのような場合に
保全すべきデータは改ざん（不正変更）防止パッケージ
(tamper-proof package)で保持するかもしくは暗号形式
で格納しなければならない。後者のアプローチは必ずし
も可能でなくてもよく（マスタ暗号キーは明文で記憶の
必要あり）、従って、例えば、パッケージを開けようと
する何らかの試みがなされると内部に格納された重要な
データを破壊する改ざん防止パッケージの設計に多くの
努力を払った。改ざん防止パッケージは少なくとも小回
路基板を保持するよう設計されるが、改ざん防止の特徴
はある種の"スマート・カード"チップにも備えられてい
る。
【０００４】さて、本願発明が関わる機能用法制御につ
いて考えれば、認可された人だけがコンピュータシステ
ム及び他の電子機器のようなアイテムに操作上アクセス
し得るということを保証するための様々な技法が知られ
ている。例えば、コンピュータは、そのコンピュータの
電源がオンされると又は（例えば、ユーザが一時的にそ
のコンピュータを離れる時の）パスワード保護の起動の
後では、コンピュータの動作機能を復帰させる前に予め
決めたパスワードを入力しなければならない。別の周知
の機能用法制御技術は、自動窓口機(ATM)に関連した個
人識別番号(PIN)の利用である。これらの両方の場合、
ユーザは（形式はどうであれ、ATMを含む）有効なパス
ワードを覚えていなければならず、結果として、そのよ
うなパスワードは、通常、短く従って極めて安全とは言
えず、しばしば推測可能である。
いて考えれば、認可された人だけがコンピュータシステ
ム及び他の電子機器のようなアイテムに操作上アクセス
し得るということを保証するための様々な技法が知られ
ている。例えば、コンピュータは、そのコンピュータの
電源がオンされると又は（例えば、ユーザが一時的にそ
のコンピュータを離れる時の）パスワード保護の起動の
後では、コンピュータの動作機能を復帰させる前に予め
決めたパスワードを入力しなければならない。別の周知
の機能用法制御技術は、自動窓口機(ATM)に関連した個
人識別番号(PIN)の利用である。これらの両方の場合、
ユーザは（形式はどうであれ、ATMを含む）有効なパス
ワードを覚えていなければならず、結果として、そのよ
うなパスワードは、通常、短く従って極めて安全とは言
えず、しばしば推測可能である。
【０００５】代替アプローチとしては、有効パスワード
を記憶する磁気層カード又は"スマート"カードのような
携帯素子を用いることであり、この携帯素子は認可され
たユーザが携えて当該機器を使用可能にするのに用い
る。この場合、パスワードはかなり長くてもよく、従っ
て比較的安全である。
を記憶する磁気層カード又は"スマート"カードのような
携帯素子を用いることであり、この携帯素子は認可され
たユーザが携えて当該機器を使用可能にするのに用い
る。この場合、パスワードはかなり長くてもよく、従っ
て比較的安全である。
【０００６】前述の構成における1つの潜在的弱点は、
用法制御に供される装置は、ユーザの入力パスワードの
比較のため有効パスワードのコピーを記憶している必要
がある（データアクセス制御問題に帰着）。パスワード
が明文で格納される場合、もしその装置が非認可のユー
ザ（ここでは"侵入者"と呼ぶ）によって内部的に物理的
にアクセスされるとそのパスワードは見破られる可能性
がある。この弱点を克服する1つの方法は、その装置の
パスワードの識別特性(signature)だけを格納すること
であり、該識別特性は、パスワードが合法的ユーザによ
って入力される時にその装置がそのパスワードから識別
特性を容易に作ることができるが、それからパスワード
を引き出せないような種類のものである。前述のアプロ
ーチでは、パスワードから識別特性を引き出すために一
方向ハッシュ機能のような機能が用いられる。
用法制御に供される装置は、ユーザの入力パスワードの
比較のため有効パスワードのコピーを記憶している必要
がある（データアクセス制御問題に帰着）。パスワード
が明文で格納される場合、もしその装置が非認可のユー
ザ（ここでは"侵入者"と呼ぶ）によって内部的に物理的
にアクセスされるとそのパスワードは見破られる可能性
がある。この弱点を克服する1つの方法は、その装置の
パスワードの識別特性(signature)だけを格納すること
であり、該識別特性は、パスワードが合法的ユーザによ
って入力される時にその装置がそのパスワードから識別
特性を容易に作ることができるが、それからパスワード
を引き出せないような種類のものである。前述のアプロ
ーチでは、パスワードから識別特性を引き出すために一
方向ハッシュ機能のような機能が用いられる。
【０００７】しかし、装置の物理的構造の故に侵入者が
ユーザによるその入力時にパスワードをキャッチできる
か（これは例えパスワードが暗号形式で装置に通された
としても可能であろう）、又は用法制御を巧みに免れて
装置の機能素子に直接アクセスできれば、前述の精巧な
技術でさえ無価値なものとなってしまう。
ユーザによるその入力時にパスワードをキャッチできる
か（これは例えパスワードが暗号形式で装置に通された
としても可能であろう）、又は用法制御を巧みに免れて
装置の機能素子に直接アクセスできれば、前述の精巧な
技術でさえ無価値なものとなってしまう。
【０００８】装置アイテムに対して侵入者が内部的物理
的アクセスに成功するという可能性を克服するのに、装
置ケースを物理的に施錠することが知られている。一般
的には高度に感知可能なデータを保護するという情況に
おいてであるが、それよりも精巧なアプローチ法も知ら
れている；例えば、暗号化／暗号解読キーを格納してい
る暗号化／暗号解読モジュールに対して改ざん防止の囲
いを設けることが知られている。内部的物理的な不正侵
入に対して防御壁を設けるというようなアプローチは、
効果があるとはいえ、一般に非常に費用がかかり且つ感
知可能データと密接に関連づけられない機能性の保護に
は適用されない。
的アクセスに成功するという可能性を克服するのに、装
置ケースを物理的に施錠することが知られている。一般
的には高度に感知可能なデータを保護するという情況に
おいてであるが、それよりも精巧なアプローチ法も知ら
れている；例えば、暗号化／暗号解読キーを格納してい
る暗号化／暗号解読モジュールに対して改ざん防止の囲
いを設けることが知られている。内部的物理的な不正侵
入に対して防御壁を設けるというようなアプローチは、
効果があるとはいえ、一般に非常に費用がかかり且つ感
知可能データと密接に関連づけられない機能性の保護に
は適用されない。
【０００９】
【発明の目的】本願発明の目的は、非認可のユーザにと
って物理的にアクセス可能であるかも知れない電子機器
に適していてしかも特別の改ざん防止格納装置を使わな
くてもよい機能用法制御への一般的アプローチ法を提供
することにある。
って物理的にアクセス可能であるかも知れない電子機器
に適していてしかも特別の改ざん防止格納装置を使わな
くてもよい機能用法制御への一般的アプローチ法を提供
することにある。
【００１０】
【発明の概要】一般的に、本発明は、電子組立体を作り
上げる集積回路デバイスのレベルで機能用法制御を設定
することを考察するものであり、それによって、少なく
とも1つの集積回路デバイスで設定される機能性を使用
するには、先ず、そのデバイスが暗号形式の適当なパス
ワード（"チップ・キー"）を備える必要がある。そのよ
うな機能用法制御は、各デバイスに組み込まれたもの
で、その機能性へのアクセスに制御を要するロック回路
セルによって実行される。そのような構成では、機器ア
イテムへの内部的物理的アクセスをする侵入者は、保護
されたデバイスの機能性のロックを開けることができ
ず、且つ当該デバイスを切り開けば必要とされている機
能性が破壊されることになるので、その機能性に直接ア
クセスできない。
上げる集積回路デバイスのレベルで機能用法制御を設定
することを考察するものであり、それによって、少なく
とも1つの集積回路デバイスで設定される機能性を使用
するには、先ず、そのデバイスが暗号形式の適当なパス
ワード（"チップ・キー"）を備える必要がある。そのよ
うな機能用法制御は、各デバイスに組み込まれたもの
で、その機能性へのアクセスに制御を要するロック回路
セルによって実行される。そのような構成では、機器ア
イテムへの内部的物理的アクセスをする侵入者は、保護
されたデバイスの機能性のロックを開けることができ
ず、且つ当該デバイスを切り開けば必要とされている機
能性が破壊されることになるので、その機能性に直接ア
クセスできない。
【００１１】より正式には、本願発明によって、デバイ
スに所望の機能性を与えるための機能ブロックと、デバ
イスの外部からの、少なくとも1つの予め決めた暗号形
式のチップ・キーの処理がロック回路機構になされるま
でこの機能ブロックの動作を抑止するロック回路機構と
を有して成る集積回路デバイスが提供され；該ロック回
路機構は、少なくとも1つの参照値を記憶するための記
憶手段と；デバイスの外部からの入力を受信し且つその
入力を暗号解読処理にかけて第一の中間値を生成する保
全通信手段であって、該暗号解読処理の特徴は、前記入
力が暗号形式のようなキーである時、前記第一中間値が
前記チップ・キーの明文形式に一致するようなものであ
る保全通信手段と；第一の中間値を受信し且つそれにつ
いて一方向機能を実行して第二の中間値を生成するため
の手段と；第二の中間値と記憶した参照値との一致状況
を検出し、且つ少なくとも1つの前述の一致が検出し終
わった時に有効信号を生成するための比較手段と；有効
信号が生成されるまで前記機能ブロックの動作を禁止す
る抑止手段とを備え；前記機能ブロックの本来の目的
は、外部アイテムの制御及び／又は外部供給データの処
理と出力である。
スに所望の機能性を与えるための機能ブロックと、デバ
イスの外部からの、少なくとも1つの予め決めた暗号形
式のチップ・キーの処理がロック回路機構になされるま
でこの機能ブロックの動作を抑止するロック回路機構と
を有して成る集積回路デバイスが提供され；該ロック回
路機構は、少なくとも1つの参照値を記憶するための記
憶手段と；デバイスの外部からの入力を受信し且つその
入力を暗号解読処理にかけて第一の中間値を生成する保
全通信手段であって、該暗号解読処理の特徴は、前記入
力が暗号形式のようなキーである時、前記第一中間値が
前記チップ・キーの明文形式に一致するようなものであ
る保全通信手段と；第一の中間値を受信し且つそれにつ
いて一方向機能を実行して第二の中間値を生成するため
の手段と；第二の中間値と記憶した参照値との一致状況
を検出し、且つ少なくとも1つの前述の一致が検出し終
わった時に有効信号を生成するための比較手段と；有効
信号が生成されるまで前記機能ブロックの動作を禁止す
る抑止手段とを備え；前記機能ブロックの本来の目的
は、外部アイテムの制御及び／又は外部供給データの処
理と出力である。
【００１２】例として、保全通信手段は、デバイスに前
記入力を渡すのに用いられる一回限りの暗号キーでDiff
ie-Hellman Key Exchangeアルゴリズムを実行してよ
い。一方向機能は、Secure Hash Algorithmによって実
行されるような一方向ハッシュ機能であってよい。
記入力を渡すのに用いられる一回限りの暗号キーでDiff
ie-Hellman Key Exchangeアルゴリズムを実行してよ
い。一方向機能は、Secure Hash Algorithmによって実
行されるような一方向ハッシュ機能であってよい。
【００１３】発明の好ましい実施例では、抑止手段は機
能ブロックへの所要クロック信号を遮断し、それによっ
て後者を操作上使えなくするというよりは内部的に稼働
しなくする。
能ブロックへの所要クロック信号を遮断し、それによっ
て後者を操作上使えなくするというよりは内部的に稼働
しなくする。
【００１４】本発明の一実施例では、記憶手段は、前記
機能ブロックに関して複数の参照値を記憶し、比較手段
は、各記憶参照値について一致状態を検出した後でのみ
前記有効信号を生成する。
機能ブロックに関して複数の参照値を記憶し、比較手段
は、各記憶参照値について一致状態を検出した後でのみ
前記有効信号を生成する。
【００１５】別の実施例では、デバイスは、ぞれぞれが
記憶手段に記憶された各参照値を有する複数の機能ブロ
ックと、各機能ブロックに対するそれぞれの抑止手段と
の両方を備える；この場合、比較手段が第二の中間値と
記憶参照値との間で一致を検出すると、それが一致した
参照値と関連した機能ブロックの抑止手段へ有効信号を
供給する。
記憶手段に記憶された各参照値を有する複数の機能ブロ
ックと、各機能ブロックに対するそれぞれの抑止手段と
の両方を備える；この場合、比較手段が第二の中間値と
記憶参照値との間で一致を検出すると、それが一致した
参照値と関連した機能ブロックの抑止手段へ有効信号を
供給する。
【００１６】前述の実施例のどちらにおいても、1つの
機能ブロックの動作上の有効化が、対応する抑止手段に
よる有効信号の受信と機能ブロックの別の1つの事前の
有効化との両方を条件にするよう構成することもでき
る。
機能ブロックの動作上の有効化が、対応する抑止手段に
よる有効信号の受信と機能ブロックの別の1つの事前の
有効化との両方を条件にするよう構成することもでき
る。
【００１７】本願発明は、その全てが上記形式のロック
回路機構を含む同一系列の集積回路デバイスを有すると
いう概念に及び、該ロック回路機構は、好ましくは、必
要に応じ新しい集積回路デバイスに組み込めるよう標準
セルとして利用できるものである。
回路機構を含む同一系列の集積回路デバイスを有すると
いう概念に及び、該ロック回路機構は、好ましくは、必
要に応じ新しい集積回路デバイスに組み込めるよう標準
セルとして利用できるものである。
【００１８】このように、本願発明の別の様相によっ
て、集積回路デバイスに組み込んでそのデバイスの機能
ブロックの動作上の有効化を制御できる標準セルが提供
され、該標準セルは、少なくとも1つの参照値を記憶す
るための記憶手段と；入力を受信し且つそれを暗号解読
処理にかけて第一の中間値を生成する保全通信手段と；
第一の中間値を受信し且つそれについて一方向機能を実
行して第二の中間値を生成するための一方向手段と；第
二の中間値と記憶した参照値との一致状態を検出し、且
つ少なくとも1つの一致が検出し終わった時に有効信号
を生成するための比較手段と；を備えて成るものであ
る。標準セルはさらに、前記有効信号が生成されるまで
機能ブロックへの、クロック信号のような、所要信号を
遮断するための抑止手段を有してよく、あるいは、その
抑止手段は機能ブロックそのものの回路中に作り込んで
もよい。
て、集積回路デバイスに組み込んでそのデバイスの機能
ブロックの動作上の有効化を制御できる標準セルが提供
され、該標準セルは、少なくとも1つの参照値を記憶す
るための記憶手段と；入力を受信し且つそれを暗号解読
処理にかけて第一の中間値を生成する保全通信手段と；
第一の中間値を受信し且つそれについて一方向機能を実
行して第二の中間値を生成するための一方向手段と；第
二の中間値と記憶した参照値との一致状態を検出し、且
つ少なくとも1つの一致が検出し終わった時に有効信号
を生成するための比較手段と；を備えて成るものであ
る。標準セルはさらに、前記有効信号が生成されるまで
機能ブロックへの、クロック信号のような、所要信号を
遮断するための抑止手段を有してよく、あるいは、その
抑止手段は機能ブロックそのものの回路中に作り込んで
もよい。
【００１９】それ故、本願発明は、複数の標準セルに関
する構成データのライブラリを設定する処理と、集積回
路デバイスの製造に際して少なくとも1つの前述のセル
に関する構成データを選択・利用する処理とを包含する
集積回路製造法を考察するものであり、該ライブラリは
前出のパラグラフで説明した方式の標準セルに関する構
成データを含む。
する構成データのライブラリを設定する処理と、集積回
路デバイスの製造に際して少なくとも1つの前述のセル
に関する構成データを選択・利用する処理とを包含する
集積回路製造法を考察するものであり、該ライブラリは
前出のパラグラフで説明した方式の標準セルに関する構
成データを含む。
【００２０】
【実施例】図1に図解方式で示した集積回路デバイス10
（以後、"チップ"）は、機能ブロック12の動作の有効化
を制御するロック回路機構11を有する（図1は、回路機
構11と機能ブロック12とによって占められる相対的チッ
プ面積を正確に表現しようとするものではない）。機能
ブロック12は、例えば、外部供給データを圧縮／伸長す
るためのデータ圧縮エンジン、又はディスク駆動コント
ローラの部分であってよい。
（以後、"チップ"）は、機能ブロック12の動作の有効化
を制御するロック回路機構11を有する（図1は、回路機
構11と機能ブロック12とによって占められる相対的チッ
プ面積を正確に表現しようとするものではない）。機能
ブロック12は、例えば、外部供給データを圧縮／伸長す
るためのデータ圧縮エンジン、又はディスク駆動コント
ローラの部分であってよい。
【００２１】機能ブロック12は、外部のチップ接点（明
確に示されていない）を通して外部データ、アドレス及
びコントロールライン13、14、15に接続する。同ブロッ
ク12は、その作動にロック回路機構11からのライン16で
信号が供給されなければならないことを除けば、標準の
方法で動作する。この実施例では、ライン16上の所要信
号は、コントロールライン17に乗せてロック回路機構11
のうちのゲート回路18へ送られる外部クロック信号であ
る。ゲート回路がライン19上の有効信号を供給される
と、外部クロック信号がブロック12へ渡されその動作を
実行可能にし；ライン19に有効信号が無い場合、ブロッ
ク12は内部的に非動作である。
確に示されていない）を通して外部データ、アドレス及
びコントロールライン13、14、15に接続する。同ブロッ
ク12は、その作動にロック回路機構11からのライン16で
信号が供給されなければならないことを除けば、標準の
方法で動作する。この実施例では、ライン16上の所要信
号は、コントロールライン17に乗せてロック回路機構11
のうちのゲート回路18へ送られる外部クロック信号であ
る。ゲート回路がライン19上の有効信号を供給される
と、外部クロック信号がブロック12へ渡されその動作を
実行可能にし；ライン19に有効信号が無い場合、ブロッ
ク12は内部的に非動作である。
【００２２】ロック回路機構11のロックを外してブロッ
ク12を実行可能にするには、前もって決めたパスワード
（チップ・キー）をチップ10の外部からロック回路機構
11へ供給しなければならない。このチップ・キーの機密
性を確保するために2つの特異な対策が講じられる。第
一は、チップ・キーを暗号形式でチップ10に渡し、その
暗号化チップ・キーがロック回路機構11で解読される。
この目的で、同ロック回路機構は、直列入力及び出力ラ
イン21、22にのせて外界と通信する保全通信ブロック20
を有する。ブロック20は、例えば、周知のDiffie-Hellm
an Key Exchangeアルゴリズムを実行し（例えば、"Netw
ork and Internetwork Security", p.342, William Sta
llings, Prentice Hall International,1995参照）；一
回限りの暗号キーでこの公開キー・アルゴリズムを作動
させることにより、繰返し攻撃に耐える機密の方法でチ
ップ・キーをチップ20へ渡すことができる。
ク12を実行可能にするには、前もって決めたパスワード
（チップ・キー）をチップ10の外部からロック回路機構
11へ供給しなければならない。このチップ・キーの機密
性を確保するために2つの特異な対策が講じられる。第
一は、チップ・キーを暗号形式でチップ10に渡し、その
暗号化チップ・キーがロック回路機構11で解読される。
この目的で、同ロック回路機構は、直列入力及び出力ラ
イン21、22にのせて外界と通信する保全通信ブロック20
を有する。ブロック20は、例えば、周知のDiffie-Hellm
an Key Exchangeアルゴリズムを実行し（例えば、"Netw
ork and Internetwork Security", p.342, William Sta
llings, Prentice Hall International,1995参照）；一
回限りの暗号キーでこの公開キー・アルゴリズムを作動
させることにより、繰返し攻撃に耐える機密の方法でチ
ップ・キーをチップ20へ渡すことができる。
【００２３】保全通信ブロック20が暗号化チップ・キー
を供給されると、そのチップ・キーを解読し且つ第一中
間値IV1としてそのチップ・キーを一時的に出力する。
を供給されると、そのチップ・キーを解読し且つ第一中
間値IV1としてそのチップ・キーを一時的に出力する。
【００２４】チップ・キーの機密性を確保するために講
じられる第二の対策は、チップ・キーのコピーが入力チ
ップ・キーに対する比較用としてそれだけではチップ10
に記憶されない、ということである。その代わりに、関
連チップの正しいチップ・キーの識別特性がロック回路
機構のレジスタ25に記憶され、この識別特性はチップ・
キーの明文形式を一方向機能にかけることによって作ら
れる値である。この一方向機能は、例えば、Secure Has
h Algorithm SHA（前述の参考文献"Network and Intern
etwork Security"の276頁参照）で実行されるような一
方向ハッシュ機能である。その内容が読み取られて侵入
者がレジスタ25へのアクセスに成功できたとしても、レ
ジスタ25に保持されたその識別特性からチップ・キーを
決定することが計算上実行できないであろう故、このこ
とでチップ・キーが危うくなるということはないであろ
う。
じられる第二の対策は、チップ・キーのコピーが入力チ
ップ・キーに対する比較用としてそれだけではチップ10
に記憶されない、ということである。その代わりに、関
連チップの正しいチップ・キーの識別特性がロック回路
機構のレジスタ25に記憶され、この識別特性はチップ・
キーの明文形式を一方向機能にかけることによって作ら
れる値である。この一方向機能は、例えば、Secure Has
h Algorithm SHA（前述の参考文献"Network and Intern
etwork Security"の276頁参照）で実行されるような一
方向ハッシュ機能である。その内容が読み取られて侵入
者がレジスタ25へのアクセスに成功できたとしても、レ
ジスタ25に保持されたその識別特性からチップ・キーを
決定することが計算上実行できないであろう故、このこ
とでチップ・キーが危うくなるということはないであろ
う。
【００２５】入力チップ・キーが当該特定チップ10のロ
ックを開けるのに適切なものであるかどうかを確認する
ために、ロック回路機構はさらに一方向機能ブロック26
を有し、これにより、チップ・キーの出力が、レジスタ
25に保持されるチップ・キーの識別特性を形成するため
に用いる一方向機能（この場合、SHA）にブロック20か
らのIV1として当てられる。
ックを開けるのに適切なものであるかどうかを確認する
ために、ロック回路機構はさらに一方向機能ブロック26
を有し、これにより、チップ・キーの出力が、レジスタ
25に保持されるチップ・キーの識別特性を形成するため
に用いる一方向機能（この場合、SHA）にブロック20か
らのIV1として当てられる。
【００２６】その後、ブロック26によって得られる中間
値IV2は、比較ブロック27でレジスタ25に格納された識
別特性と比較され；もし一致が見られれば、比較ブロッ
ク27は、機能ブロック12の動作有効化を生じさせるべく
ライン19上に有効信号を出力する。いったんこの信号が
発生されると、適当なIV2の値が除かれても、チップが
消勢される（又は他のある種の条件が達成される）ま
で、それが存在し続けるという意味において、比較ブロ
ック27は有効信号をラッチする。
値IV2は、比較ブロック27でレジスタ25に格納された識
別特性と比較され；もし一致が見られれば、比較ブロッ
ク27は、機能ブロック12の動作有効化を生じさせるべく
ライン19上に有効信号を出力する。いったんこの信号が
発生されると、適当なIV2の値が除かれても、チップが
消勢される（又は他のある種の条件が達成される）ま
で、それが存在し続けるという意味において、比較ブロ
ック27は有効信号をラッチする。
【００２７】レジスタ25に保持されるチップ・キーの識
別特性は、製造時に永久的に設定するか又は、本実施例
におけるように、連続して書込んでよい（この場合のレ
ジスタは、例えば、Flash（フラッシュ）又はEEPROMメ
モリである）。この後者の処理を制御するために、チッ
プ10は、データライン14とレジスタ25との間に挿入され
る書込み制御回路28を備える。レジスタ25に書込むため
に、必要となるチップ・キーの識別特性値がデータライ
ン14に置かれ且つ書込み許可（ライト・イネイブル）信
号がライン29にのせて書込み制御回路28へ渡される。加
えて、書込み制御回路28は、その内容が（チップ・キー
の識別特性が未だ何ら書込まれていないことを示す）全
てゼロであるかもしくはロック回路機構が（例えば、比
較ブロック27からのライン30上の信号の存在によって示
されるような）そのロックが開けられた状態にあるかの
何れかである場合のみ、レジスタ25への書込みを許可す
るよう構成される。
別特性は、製造時に永久的に設定するか又は、本実施例
におけるように、連続して書込んでよい（この場合のレ
ジスタは、例えば、Flash（フラッシュ）又はEEPROMメ
モリである）。この後者の処理を制御するために、チッ
プ10は、データライン14とレジスタ25との間に挿入され
る書込み制御回路28を備える。レジスタ25に書込むため
に、必要となるチップ・キーの識別特性値がデータライ
ン14に置かれ且つ書込み許可（ライト・イネイブル）信
号がライン29にのせて書込み制御回路28へ渡される。加
えて、書込み制御回路28は、その内容が（チップ・キー
の識別特性が未だ何ら書込まれていないことを示す）全
てゼロであるかもしくはロック回路機構が（例えば、比
較ブロック27からのライン30上の信号の存在によって示
されるような）そのロックが開けられた状態にあるかの
何れかである場合のみ、レジスタ25への書込みを許可す
るよう構成される。
【００２８】必要とされるチップ・キーの識別特性がい
ったんレジスタ25に書込まれてしまうと、それ以後のレ
ジスタへの書込みは、書込み制御回路28に可溶連結（ラ
イン31上に適当な外部信号が印加されると飛ばされる連
結）を設けることで妨げられる。
ったんレジスタ25に書込まれてしまうと、それ以後のレ
ジスタへの書込みは、書込み制御回路28に可溶連結（ラ
イン31上に適当な外部信号が印加されると飛ばされる連
結）を設けることで妨げられる。
【００２９】典型的には、明文形式のチップ・キーは1K
ビットの長さを有してよい。
ビットの長さを有してよい。
【００３０】図1ではチップ10はロック回路機構11で制
御されるただ1個の機能ブロックで示されているが、多
数の該ブロックは典型的には各々異なった機能性を有す
るものとして設けてよい。そのような構成を5個の機能
ブロック12A〜12Eについて図2に示す。この場合、それ
ぞれのゲート回路18は各機能ブロックと関連し、且つレ
ジスタ25は、機能ブロックのうちの特定なものと関連し
た複数の異なったチップ・キーに対する識別特性を格納
するレジスタブロック35と置き換えられる。図2では、
これらの識別特性は、チップ・キーK1〜K6のハッシュに
対応して、それぞれH(K1)〜H(K6)と呼ぶ。中間値IV2が
与えられると、比較ブロック27は、今度は、レジスタブ
ロック35に格納された識別特性H(K1)〜H(K6)の中から一
致するものを探索し、いったん一致状態を見つけると関
連機能ブロックに関して適当な作用をする。
御されるただ1個の機能ブロックで示されているが、多
数の該ブロックは典型的には各々異なった機能性を有す
るものとして設けてよい。そのような構成を5個の機能
ブロック12A〜12Eについて図2に示す。この場合、それ
ぞれのゲート回路18は各機能ブロックと関連し、且つレ
ジスタ25は、機能ブロックのうちの特定なものと関連し
た複数の異なったチップ・キーに対する識別特性を格納
するレジスタブロック35と置き換えられる。図2では、
これらの識別特性は、チップ・キーK1〜K6のハッシュに
対応して、それぞれH(K1)〜H(K6)と呼ぶ。中間値IV2が
与えられると、比較ブロック27は、今度は、レジスタブ
ロック35に格納された識別特性H(K1)〜H(K6)の中から一
致するものを探索し、いったん一致状態を見つけると関
連機能ブロックに関して適当な作用をする。
【００３１】図2の実施例では、機能ブロック12A、12
B、12Cに関して、単一の各識別特性H(K1)、H(K2)、H(K
3)がレジスタブロック35に格納され、そして信号IV2が
いったん対応する値をとると、比較ブロック27は適当な
機能ブロックへ有効信号を出力する。ブロック12A、12B
及び12Cの機能性は、それ故、入力チップ・キーに従っ
て選択的に許可され、このため個々のユーザにとって異
なった機能性が利用できることになる。
B、12Cに関して、単一の各識別特性H(K1)、H(K2)、H(K
3)がレジスタブロック35に格納され、そして信号IV2が
いったん対応する値をとると、比較ブロック27は適当な
機能ブロックへ有効信号を出力する。ブロック12A、12B
及び12Cの機能性は、それ故、入力チップ・キーに従っ
て選択的に許可され、このため個々のユーザにとって異
なった機能性が利用できることになる。
【００３２】ブロック12Dの有効化は、ブロック12A、
B、Cに対するより以上に必要とされる。この場合、信号
IV2は、ブロック12Dに関して格納した識別特性H(K4)に
対応する正確な値を持たなければならないばかりでな
く、ブロック12Cも最初に許可されていなければならな
い。これは、ブロック12Dだけに関連したゲート回路18
が比較ブロック27とブロック12Cとの両方からの有効信
号を受信して後者（ブロック12D）を実行可能にするこ
とによって達成され、後者はそれ自身許可された時にだ
けそのような信号を供給する。この一般的構成によっ
て、階層的アクセス方式が実施できるようになり、それ
によって各レベルが対応するチップ・キーを持ち、且つ
ユーザは、それに対して彼らが正確なチップ・キーを有
する階層のレベルまでの機能ブロックを実行可能にでき
るだけである。
B、Cに対するより以上に必要とされる。この場合、信号
IV2は、ブロック12Dに関して格納した識別特性H(K4)に
対応する正確な値を持たなければならないばかりでな
く、ブロック12Cも最初に許可されていなければならな
い。これは、ブロック12Dだけに関連したゲート回路18
が比較ブロック27とブロック12Cとの両方からの有効信
号を受信して後者（ブロック12D）を実行可能にするこ
とによって達成され、後者はそれ自身許可された時にだ
けそのような信号を供給する。この一般的構成によっ
て、階層的アクセス方式が実施できるようになり、それ
によって各レベルが対応するチップ・キーを持ち、且つ
ユーザは、それに対して彼らが正確なチップ・キーを有
する階層のレベルまでの機能ブロックを実行可能にでき
るだけである。
【００３３】機能ブロック12Eの有効化には、2つの暗号
化チップ・キーK5、K6を（多分、直接連続して）入力す
る必要があり、レジスタブロック35は両チップ・キーの
対応する識別特性H(K5)、H(K6)を記憶する。この場合、
比較ブロック27は、チップ・キーの最初の1つについて
の一致を確認するとき、この事実を覚えていて且つ二番
目のチップ・キーの一致を検出してから機能ブロック12
Eに関連したゲート回路18へ有効信号を出力しなければ
ならない。
化チップ・キーK5、K6を（多分、直接連続して）入力す
る必要があり、レジスタブロック35は両チップ・キーの
対応する識別特性H(K5)、H(K6)を記憶する。この場合、
比較ブロック27は、チップ・キーの最初の1つについて
の一致を確認するとき、この事実を覚えていて且つ二番
目のチップ・キーの一致を検出してから機能ブロック12
Eに関連したゲート回路18へ有効信号を出力しなければ
ならない。
【００３４】ブロック12A-C、ブロック12D、及びブロッ
ク12Eを実行可能にするための上述の別アプローチ法
は、必要に応じて任意の組合せで用いてよい、というこ
とは明らかになるであろう。また、チップ10は、無条件
で使用できるブロックのような、ロック回路機構11によ
って制御されない1つ以上の機能ブロックを備えてよい
ことも明らかになるであろう。
ク12Eを実行可能にするための上述の別アプローチ法
は、必要に応じて任意の組合せで用いてよい、というこ
とは明らかになるであろう。また、チップ10は、無条件
で使用できるブロックのような、ロック回路機構11によ
って制御されない1つ以上の機能ブロックを備えてよい
ことも明らかになるであろう。
【００３５】図3は、電子組立体の3個のチップ10につい
て2通りの配置を説明するものである。明確にするた
め、図3においては、各チップ10のロック回路機構11へ
の入力接続のみが示されており、この接続は1本のライ
ンで表されている（一般的には、保全通信処理には両方
向通信が必要故、図1に示すように2本になる）。再度、
明確にするため、各チップは、ロック回路機構11で制御
されるただ1個の主機能ブロック12を有するものとして
示されている。
て2通りの配置を説明するものである。明確にするた
め、図3においては、各チップ10のロック回路機構11へ
の入力接続のみが示されており、この接続は1本のライ
ンで表されている（一般的には、保全通信処理には両方
向通信が必要故、図1に示すように2本になる）。再度、
明確にするため、各チップは、ロック回路機構11で制御
されるただ1個の主機能ブロック12を有するものとして
示されている。
【００３６】図3(a)は、3個のチップ10全てがそれらの
機能性のロックを開けるのに暗号化チップ・キーを供給
される配列を示しており、各チップは同一のチップ・キ
ーの識別特性を記憶している。この配列は、チップがそ
れぞれ重要な機能性を含んでいるが、該機能性について
認可されたユーザがそのような機能性全てへのアクセス
を必要とし且つ電子組立体の機能性の選択的有効化に対
する実施上の要求がない場合に適している。
機能性のロックを開けるのに暗号化チップ・キーを供給
される配列を示しており、各チップは同一のチップ・キ
ーの識別特性を記憶している。この配列は、チップがそ
れぞれ重要な機能性を含んでいるが、該機能性について
認可されたユーザがそのような機能性全てへのアクセス
を必要とし且つ電子組立体の機能性の選択的有効化に対
する実施上の要求がない場合に適している。
【００３７】図3(b)は、3個のチップ10全てがそれらの
機能性のロックを開けるのに別々に制御される配列を示
しており、各チップは異なったチップ・キーの識別特性
を記憶している。そのような配列は、チップ群によって
設定される機能が独立して使われ且つ異なったユーザに
別々の使用許可を与える場合に適している。
機能性のロックを開けるのに別々に制御される配列を示
しており、各チップは異なったチップ・キーの識別特性
を記憶している。そのような配列は、チップ群によって
設定される機能が独立して使われ且つ異なったユーザに
別々の使用許可を与える場合に適している。
【００３８】別々のチップ・キーが別々のチップに渡さ
れることになる場合、これは、予定してないチップへチ
ップ・キーを渡してもそのチップのロックが開けられな
いことを単に意味する故、同一の通信ラインにわたって
行ってよい、ということが分かるであろう。
れることになる場合、これは、予定してないチップへチ
ップ・キーを渡してもそのチップのロックが開けられな
いことを単に意味する故、同一の通信ラインにわたって
行ってよい、ということが分かるであろう。
【００３９】本願発明について記述した実施例に対して
は種々修正を施してよい。さらに、前文より明らかにな
るように、ロック回路機構11は種々の異なった機能を有
するチップに設けることができる。従って、該ロック回
路機構は、安全な機能性を有するチップを設計するのに
有用なビルディング・ブロックと考えることができる。
この目的のため、該ロック回路機構に関する組立データ
は、標準セルのライブラリに保持してよく、更にまた、
必要に応じ、その全てが該ロック回路機構によって設定
された保全特性を示す同一系列のチップ群の設計と製造
に用いてよい。
は種々修正を施してよい。さらに、前文より明らかにな
るように、ロック回路機構11は種々の異なった機能を有
するチップに設けることができる。従って、該ロック回
路機構は、安全な機能性を有するチップを設計するのに
有用なビルディング・ブロックと考えることができる。
この目的のため、該ロック回路機構に関する組立データ
は、標準セルのライブラリに保持してよく、更にまた、
必要に応じ、その全てが該ロック回路機構によって設定
された保全特性を示す同一系列のチップ群の設計と製造
に用いてよい。
【００４０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００４１】[実施態様１]デバイスに所定の機能性を与
えるための機能ブロックと、デバイスの外部から少なく
とも1つの所定の暗号形式のチップ・キーがロック回路
機構に供給されるまで前記機能ブロックの動作を抑止す
る前記ロック回路機構とを有し、該ロック回路機構が、
少なくとも1つの参照値を記憶するための記憶手段と、
前記デバイスの外部からの入力を受信し且つ該入力を暗
号解読処理にかけて第一中間値を生成する保全通信手段
であって、該暗号解読処理の特徴は、前記入力が暗号形
式のようなキーである時、前記第一中間値が前記チップ
・キーの明文形式に一致するようなものである保全通信
手段と、前記第一中間値を受信し且つそれについて一方
向機能を実行して第二中間値を生成するための手段と、
第二中間値と前記少なくとも1つの参照値との一致状況
を検出し、且つ前記少なくとも1つの一致が検出された
時に有効信号を生成するための比較手段と、前記有効信
号が生成されるまで前記機能ブロックの動作を禁止する
抑止手段と、を備えて成り、前記機能ブロックの本来の
目的が、外部アイテムの制御及び／又は外部供給データ
の処理であることを特徴とする集積回路デバイス。
えるための機能ブロックと、デバイスの外部から少なく
とも1つの所定の暗号形式のチップ・キーがロック回路
機構に供給されるまで前記機能ブロックの動作を抑止す
る前記ロック回路機構とを有し、該ロック回路機構が、
少なくとも1つの参照値を記憶するための記憶手段と、
前記デバイスの外部からの入力を受信し且つ該入力を暗
号解読処理にかけて第一中間値を生成する保全通信手段
であって、該暗号解読処理の特徴は、前記入力が暗号形
式のようなキーである時、前記第一中間値が前記チップ
・キーの明文形式に一致するようなものである保全通信
手段と、前記第一中間値を受信し且つそれについて一方
向機能を実行して第二中間値を生成するための手段と、
第二中間値と前記少なくとも1つの参照値との一致状況
を検出し、且つ前記少なくとも1つの一致が検出された
時に有効信号を生成するための比較手段と、前記有効信
号が生成されるまで前記機能ブロックの動作を禁止する
抑止手段と、を備えて成り、前記機能ブロックの本来の
目的が、外部アイテムの制御及び／又は外部供給データ
の処理であることを特徴とする集積回路デバイス。
【００４２】[実施態様２]前記有効信号が生成されるま
で前記抑止手段によって前記機能ブロックが内部的に失
効にされることを特徴とする実施態様1記載の集積回路
デバイス。
で前記抑止手段によって前記機能ブロックが内部的に失
効にされることを特徴とする実施態様1記載の集積回路
デバイス。
【００４３】[実施態様３]前記有効信号が生成されるま
で前記抑止手段が作用して前記機能ブロックへの所要ク
ロック信号を遮断することを特徴とする実施態様2記載
の集積回路デバイス。
で前記抑止手段が作用して前記機能ブロックへの所要ク
ロック信号を遮断することを特徴とする実施態様2記載
の集積回路デバイス。
【００４４】[実施態様４]複数の集積回路デバイスがそ
の中に組み込まれ、且つ少なくとも１つの前記デバイス
が実施態様1に従う電子組立体。
の中に組み込まれ、且つ少なくとも１つの前記デバイス
が実施態様1に従う電子組立体。
【００４５】[実施態様５]前記記憶手段が前記機能ブロ
ックに関して複数の前記参照値を記憶し、且つ前記比較
手段が前記複数の参照値について前記一致を検出した後
にだけ前記有効信号を生成することを特徴とする実施態
様1記載のデバイス。
ックに関して複数の前記参照値を記憶し、且つ前記比較
手段が前記複数の参照値について前記一致を検出した後
にだけ前記有効信号を生成することを特徴とする実施態
様1記載のデバイス。
【００４６】[実施態様６]複数の前記機能ブロックが設
けられ、且つ前記記憶手段が該各機能ブロックに関して
それぞれ前記参照値を記憶し、前記ロック回路機構が前
記各機能ブロック用のそれぞれの前記抑止手段及び、前
記第二中間値と前記参照値との間で一致を検出すると、
その一致した参照値と関連した機能ブロックの抑止手段
へ前記有効信号をもたらす比較手段を有することを特徴
とする実施態様1記載のデバイス。
けられ、且つ前記記憶手段が該各機能ブロックに関して
それぞれ前記参照値を記憶し、前記ロック回路機構が前
記各機能ブロック用のそれぞれの前記抑止手段及び、前
記第二中間値と前記参照値との間で一致を検出すると、
その一致した参照値と関連した機能ブロックの抑止手段
へ前記有効信号をもたらす比較手段を有することを特徴
とする実施態様1記載のデバイス。
【００４７】[実施態様７]1つの前記機能ブロックの動
作上の有効化が、対応する抑止手段による有効信号の受
信と前記機能ブロックの別の1つの事前の有効化との両
方を条件にすることを特徴とする実施態様6記載のデバ
イス。
作上の有効化が、対応する抑止手段による有効信号の受
信と前記機能ブロックの別の1つの事前の有効化との両
方を条件にすることを特徴とする実施態様6記載のデバ
イス。
【００４８】[実施態様８]前記機能ブロックによって設
定される機能性が前記デバイス間で異なる実施態様1記
載の同一系列の集積回路デバイス。
定される機能性が前記デバイス間で異なる実施態様1記
載の同一系列の集積回路デバイス。
【００４９】[実施態様９]集積回路デバイスに組み込ま
れてそのデバイスの機能ブロックの動作の有効化を制御
する標準セルであって、少なくとも1つの参照値を記憶
するための記憶手段と、入力を受信し且つそれを暗号解
読処理にかけて第一中間値を生成する保全通信手段と、
前記第一中間値を受信し且つそれについて一方向機能を
実行して第二中間値を生成するための一方向手段と、前
記第二中間値と前記少なくとも1つの参照値との一致状
態を検出し、且つ少なくとも1つの前記一致が検出され
た時に有効信号を生成するための比較手段と、を備えて
成る標準セル。
れてそのデバイスの機能ブロックの動作の有効化を制御
する標準セルであって、少なくとも1つの参照値を記憶
するための記憶手段と、入力を受信し且つそれを暗号解
読処理にかけて第一中間値を生成する保全通信手段と、
前記第一中間値を受信し且つそれについて一方向機能を
実行して第二中間値を生成するための一方向手段と、前
記第二中間値と前記少なくとも1つの参照値との一致状
態を検出し、且つ少なくとも1つの前記一致が検出され
た時に有効信号を生成するための比較手段と、を備えて
成る標準セル。
【００５０】[実施態様１０]さらに、前記有効信号が生
成されるまで前記機能ブロックへの所要クロック信号を
遮断するための抑止手段を有する実施態様9記載の標準
セル。
成されるまで前記機能ブロックへの所要クロック信号を
遮断するための抑止手段を有する実施態様9記載の標準
セル。
【００５１】[実施態様１１]複数の標準セルについて組
立データのライブラリを設定するステップと、集積回路
デバイスの製造に際し少なくとも1つの該セルに関して
前記組立データを選択し且つ利用するステップとを備え
て成り、前記ライブラリが実施態様9又は実施態様10に
よる標準セルについての組立データを有することを特徴
とする集積回路の製造方法。
立データのライブラリを設定するステップと、集積回路
デバイスの製造に際し少なくとも1つの該セルに関して
前記組立データを選択し且つ利用するステップとを備え
て成り、前記ライブラリが実施態様9又は実施態様10に
よる標準セルについての組立データを有することを特徴
とする集積回路の製造方法。
【００５２】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、特別の改ざん防止格納装置を使わなくてもよ
い機能用法制御を提供することができる。
とにより、特別の改ざん防止格納装置を使わなくてもよ
い機能用法制御を提供することができる。
【図１】デバイスの機能ブロックの有効化を制御するた
めのロック回路機構を示す集積回路デバイスのブロック
図である。
めのロック回路機構を示す集積回路デバイスのブロック
図である。
【図２】同じ集積回路デバイスに設けられた種々の機能
ブロックを実行可能にするための様々の構成を図解する
線図である。
ブロックを実行可能にするための様々の構成を図解する
線図である。
【図３ａ】ロック回路機構を設けた3個の集積回路デバ
イスの第一の構成を示す図である。
イスの第一の構成を示す図である。
【図３ｂ】ロック回路機構を設けた3個の集積回路デバ
イスの第二の構成を示す図である。
イスの第二の構成を示す図である。
１０：集積回路チップ １１：ロック回路機構 １２：機能ブロック
Claims (1)
- 【請求項１】デバイスに所定の機能性を与えるための機
能ブロックと、デバイスの外部から少なくとも1つの所
定の暗号形式のチップ・キーがロック回路機構に供給さ
れるまで前記機能ブロックの動作を抑止する前記ロック
回路機構とを有し、 該ロック回路機構が、 少なくとも1つの参照値を記憶するための記憶手段と、 前記デバイスの外部からの入力を受信し且つ該入力を暗
号解読処理にかけて第一中間値を生成する保全通信手段
であって、該暗号解読処理の特徴は、前記入力が暗号形
式のようなキーである時、前記第一中間値が前記チップ
・キーの明文形式に一致するようなものである保全通信
手段と、 前記第一中間値を受信し且つそれについて一方向機能を
実行して第二中間値を生成するための手段と、 第二中間値と前記少なくとも1つの参照値との一致状況
を検出し、且つ前記少なくとも1つの一致が検出された
時に有効信号を生成するための比較手段と、 前記有効信号が生成されるまで前記機能ブロックの動作
を禁止する抑止手段と、 を備えて成り、 前記機能ブロックの本来の目的が、外部アイテムの制御
及び／又は外部供給データの処理であることを特徴とす
る集積回路デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95410047A EP0743602B1 (en) | 1995-05-18 | 1995-05-18 | Circuit device for function usage control in an integrated circuit |
| DE95410047.5 | 1995-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934797A true JPH0934797A (ja) | 1997-02-07 |
| JP3886560B2 JP3886560B2 (ja) | 2007-02-28 |
Family
ID=8221559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12333096A Expired - Fee Related JP3886560B2 (ja) | 1995-05-18 | 1996-05-17 | 機能用法制御付き集積回路デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5708715A (ja) |
| EP (1) | EP0743602B1 (ja) |
| JP (1) | JP3886560B2 (ja) |
| DE (1) | DE69527773T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7383445B2 (en) | 2000-07-03 | 2008-06-03 | Sharp Kabushiki Kaisha | Semiconductor storage device |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567915B1 (en) * | 1998-10-23 | 2003-05-20 | Microsoft Corporation | Integrated circuit card with identity authentication table and authorization tables defining access rights based on Boolean expressions of authenticated identities |
| US6901457B1 (en) | 1998-11-04 | 2005-05-31 | Sandisk Corporation | Multiple mode communications system |
| US6279114B1 (en) | 1998-11-04 | 2001-08-21 | Sandisk Corporation | Voltage negotiation in a single host multiple cards system |
| EP1089083A1 (en) | 1999-09-03 | 2001-04-04 | Sony Corporation | Semiconductor circuits having scan path circuits |
| EP1087233A1 (de) * | 1999-09-23 | 2001-03-28 | Infineon Technologies AG | Verfahren und Anordnung zum datenschützenden Selbsttest für Microcontroller |
| US7143294B1 (en) * | 1999-10-29 | 2006-11-28 | Broadcom Corporation | Apparatus and method for secure field upgradability with unpredictable ciphertext |
| US6668375B1 (en) | 1999-12-15 | 2003-12-23 | Pitney Bowes Inc. | Method and system for providing build-to-order software applications |
| US7005733B2 (en) * | 1999-12-30 | 2006-02-28 | Koemmerling Oliver | Anti tamper encapsulation for an integrated circuit |
| US9323955B2 (en) * | 2000-12-21 | 2016-04-26 | Gemalto Sa | Method for protecting a logic or mathematical operator installed in an electronic module with a microprocessor as well as the associated embedded electronic module and the system |
| EP1227385A3 (en) * | 2001-01-24 | 2005-11-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US20030053630A1 (en) * | 2001-09-20 | 2003-03-20 | International Business Machines Corporation | Method and system for key usage control in an embedded security system |
| US20030093381A1 (en) * | 2001-11-09 | 2003-05-15 | David Hohl | Systems and methods for authorization of data strings |
| EP1486026A1 (en) * | 2002-03-07 | 2004-12-15 | Axalto SA | Method for making safe an electronic cryptography assembly with a secret key |
| WO2004021178A2 (en) * | 2002-08-30 | 2004-03-11 | Koninklijke Philips Electronics N.V. | Version-programmable circuit module |
| US20050015611A1 (en) * | 2003-06-30 | 2005-01-20 | Poisner David I. | Trusted peripheral mechanism |
| US7334261B2 (en) * | 2003-07-30 | 2008-02-19 | Xerox Corporation | Machine post-launch configuration and option upgrade with master key |
| US20050086471A1 (en) * | 2003-10-20 | 2005-04-21 | Spencer Andrew M. | Removable information storage device that includes a master encryption key and encryption keys |
| FR2865827A1 (fr) * | 2004-01-29 | 2005-08-05 | St Microelectronics Sa | Securisation du mode de test d'un circuit integre |
| US7818574B2 (en) * | 2004-09-10 | 2010-10-19 | International Business Machines Corporation | System and method for providing dynamically authorized access to functionality present on an integrated circuit chip |
| US7457960B2 (en) * | 2004-11-30 | 2008-11-25 | Analog Devices, Inc. | Programmable processor supporting secure mode |
| US8607328B1 (en) | 2005-03-04 | 2013-12-10 | David Hodges | Methods and systems for automated system support |
| US8769295B2 (en) * | 2005-08-01 | 2014-07-01 | Intel Corporation | Computing system feature activation mechanism |
| FR2897439A1 (fr) * | 2006-02-15 | 2007-08-17 | St Microelectronics Sa | Circuit elelctronique comprenant un mode de test securise par l'utilisation d'un identifiant, et procede associe |
| US20080086771A1 (en) * | 2006-10-04 | 2008-04-10 | Kang Li | Apparatus, system, and method for authenticating users of digital communication devices |
| US20110010759A1 (en) * | 2009-07-09 | 2011-01-13 | Apple Inc. | Providing a customized interface for an application store |
| US8880736B2 (en) | 2009-07-09 | 2014-11-04 | Simon Cooper | Methods and systems for archiving and restoring securely installed applications on a computing device |
| WO2011072178A1 (en) | 2009-12-09 | 2011-06-16 | Bizanga Ltd. | Probabilistic offload engine for distributed hierarchical object storage devices |
| US9311135B2 (en) | 2011-01-18 | 2016-04-12 | Scality, S.A. | Method for generating universal objects identifiers in distributed multi-purpose storage systems |
| CN102317948A (zh) * | 2011-06-23 | 2012-01-11 | 华为技术有限公司 | 芯片的安全保护方法及芯片 |
| GB2508052A (en) | 2012-11-18 | 2014-05-21 | Nds Ltd | Glitch resistant device |
| US9747471B2 (en) | 2012-12-12 | 2017-08-29 | Cisco Technology, Inc. | Secure switch between modes |
| DE102013216692A1 (de) * | 2013-08-22 | 2015-02-26 | Siemens Ag Österreich | Verfahren zur Absicherung einer integrierten Schaltung gegen unberechtigte Zugriffe |
| US9996711B2 (en) * | 2015-10-30 | 2018-06-12 | Intel Corporation | Asset protection of integrated circuits during transport |
| US10534882B2 (en) * | 2016-03-29 | 2020-01-14 | Qualcomm Incorporated | Method and apparatus for configuring an integrated circuit with a requested feature set |
| US11176280B2 (en) | 2017-06-02 | 2021-11-16 | Apple Inc. | Secure circuit control to disable circuitry |
| US10747908B2 (en) | 2017-06-02 | 2020-08-18 | Apple Inc. | Secure circuit control to disable circuitry |
| US10944557B2 (en) * | 2018-04-25 | 2021-03-09 | Nxp B.V. | Secure activation of functionality in a data processing system |
| GB2609650A (en) * | 2021-08-12 | 2023-02-15 | Advanced Risc Mach Ltd | Integrated circuit device, system and method |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293610A (en) * | 1989-08-04 | 1994-03-08 | Motorola, Inc. | Memory system having two-level security system for enhanced protection against unauthorized access |
| JPH06501324A (ja) * | 1990-04-27 | 1994-02-10 | スキャンディック・インターナショナル・プロプライエタリー・リミテッド | スマートカード妥当性検証装置および方法 |
| US5251304A (en) * | 1990-09-28 | 1993-10-05 | Motorola, Inc. | Integrated circuit microcontroller with on-chip memory and external bus interface and programmable mechanism for securing the contents of on-chip memory |
| JPH04205043A (ja) * | 1990-11-29 | 1992-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5231668A (en) * | 1991-07-26 | 1993-07-27 | The United States Of America, As Represented By The Secretary Of Commerce | Digital signature algorithm |
| US5428685A (en) * | 1992-01-22 | 1995-06-27 | Fujitsu Limited | IC memory card and method of protecting data therein |
| FR2690258B1 (fr) * | 1992-04-17 | 1997-03-28 | France Telecom | Procede de controle d'acces du type autorisant l'acces a une fonction d'exploitation d'un module d'exploitation a l'aide d'un mot de controle. |
| JPH08502135A (ja) * | 1992-07-21 | 1996-03-05 | ベーコン、ブライアン | エレクトロニクスを含む装置 |
| US5444780A (en) * | 1993-07-22 | 1995-08-22 | International Business Machines Corporation | Client/server based secure timekeeping system |
| US5467396A (en) * | 1993-10-27 | 1995-11-14 | The Titan Corporation | Tamper-proof data storage |
| US5377264A (en) * | 1993-12-09 | 1994-12-27 | Pitney Bowes Inc. | Memory access protection circuit with encryption key |
| DE4411449C1 (de) * | 1994-04-01 | 1995-03-16 | Daimler Benz Ag | Fahrzeugsicherungseinrichtung mit elektronischer Nutzungsberechtigungscodierung |
| US5530753A (en) * | 1994-08-15 | 1996-06-25 | International Business Machines Corporation | Methods and apparatus for secure hardware configuration |
-
1995
- 1995-05-18 EP EP95410047A patent/EP0743602B1/en not_active Expired - Lifetime
- 1995-05-18 DE DE69527773T patent/DE69527773T2/de not_active Expired - Fee Related
-
1996
- 1996-04-30 US US08/643,066 patent/US5708715A/en not_active Expired - Lifetime
- 1996-05-17 JP JP12333096A patent/JP3886560B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7383445B2 (en) | 2000-07-03 | 2008-06-03 | Sharp Kabushiki Kaisha | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69527773D1 (de) | 2002-09-19 |
| EP0743602B1 (en) | 2002-08-14 |
| US5708715A (en) | 1998-01-13 |
| DE69527773T2 (de) | 2002-11-28 |
| EP0743602A1 (en) | 1996-11-20 |
| JP3886560B2 (ja) | 2007-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3886560B2 (ja) | 機能用法制御付き集積回路デバイス | |
| US5734819A (en) | Method and apparatus for validating system operation | |
| US4944008A (en) | Electronic keying scheme for locking data | |
| JP2759102B2 (ja) | Ｉｃカードのプログラミング領域を保護するための安全システム | |
| US5513261A (en) | Key management scheme for use with electronic cards | |
| US5982899A (en) | Method for verifying the configuration the computer system | |
| US7043636B2 (en) | Data integrity mechanisms for static and dynamic data | |
| US8572392B2 (en) | Access authentication method, information processing unit, and computer product | |
| US6996547B1 (en) | Method for purchasing items over a non-secure communication channel | |
| US20070297606A1 (en) | Multiple key security and method for electronic devices | |
| US7103782B1 (en) | Secure memory and processing system having laser-scribed encryption key | |
| JPH06501324A (ja) | スマートカード妥当性検証装置および方法 | |
| US20080072066A1 (en) | Method and apparatus for authenticating applications to secure services | |
| JPS6016670B2 (ja) | 端末ユ−ザの身元を認証するためのシステム | |
| JPS63229541A (ja) | データ交換システム | |
| CA2511117A1 (en) | Authorized anonymous authentication | |
| JPH09259045A (ja) | メモリカードのセキュリティシステム装置及びそのメモリカード | |
| US5764761A (en) | Eletronic assembly with integrated circuit devices including lock circuitry | |
| CN1263324A (zh) | 指纹辨识键盘装置及其辨识方法 | |
| JPS63127335A (ja) | 機密保護方式 | |
| US20100299750A1 (en) | Method and System for Using Shared Secrets to Protect Access to Testing Keys for Set-Top Box | |
| US6993654B2 (en) | Secure encryption processor with tamper protection | |
| US20060075254A1 (en) | Smart card functionality from a security co-processor and symmetric key in ROM | |
| KR960005111B1 (ko) | 메모리 카드와 같은 휴대용 물체에 의한 외부 허가 데이터 식별 방법 | |
| JPH04315249A (ja) | 個人認証装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060110 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060411 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060823 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |