JPH09320289A - Semiconductor nonvolatile memory - Google Patents

Semiconductor nonvolatile memory

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JPH09320289A
JPH09320289A JP13678296A JP13678296A JPH09320289A JP H09320289 A JPH09320289 A JP H09320289A JP 13678296 A JP13678296 A JP 13678296A JP 13678296 A JP13678296 A JP 13678296A JP H09320289 A JPH09320289 A JP H09320289A
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bit line
level
reference level
potential
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Application number
JP13678296A
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Japanese (ja)
Inventor
Noriko Shioyasu
保 典 子 塩
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To prevent the generation of defect of multibits by providing a reference level generating means and a discriminating means, discriminating the state of data before the threshold exceeds the discriminating limit and rewriting the data, if necessary. SOLUTION: The respective outputs of level comparators 21-23 are supplied to a discriminating part 24. The discriminating part 24 judges the data preserved in a memory cell i.e., the propriety of a threshold and the shift of the threshold from the result of comparison by means of an algorithm. When it is judged that the threshold has shifted, data held in the memory cell are read out by a data rewrite control part 25 and data held in a latch circuit B or an I/O buffer 11 are again rewritten in the memory cell. Thus, the threshold of a cell transistor is set again. In rewriting, when the data are corrected to '1', erasure is performed, and when they are corrected to '0', writing after the erasure is performed. Erasing/writing of data are performed by using an EEPROM, and processing such as this is performed with a page unit.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体不揮発性メモリの改良に関し、特に、EEPROMのメモリセルが保持するデータの信頼性を向上するようにしたものである。 BACKGROUND OF THE INVENTION The present invention relates to an improved semiconductor non-volatile memory, in particular, in which the memory cells of the EEPROM is to improve the reliability of data holding.

【0002】 [0002]

【従来の技術】従来のEEPROMの例を図6乃至図8 BACKGROUND ART An example of a conventional EEPROM 6-8
を参照して説明する。 With reference to the description. 図6は、EEPROPMの概略を示すブロック図であり、メモリセルがマトリクス状に配置されるセルアレイの行方向にワード線制御回路、列方向にビット線制御回路が配置されている。 Figure 6 is a block diagram showing an outline of EEPROPM, word line control circuit in the row direction of the cell array having memory cells arranged in a matrix, the bit line control circuit is arranged in the column direction. セルアレイは、複数のブロックによって構成され、ブロックは更に複数のページによって構成される。 Cell array is constituted by a plurality of blocks, the block is further composed of a plurality of pages. NAND構造を用いたフラッシュメモリでは消去は全ビットあるいはブロック単位で、書込みと読出しはページ単位で一括して行われる。 Erasing a flash memory using a NAND structure will in all bits or blocks, writing and reading are performed collectively in units of pages. 例えば、1ブロックは4Kバイト、1ページは5 For example, one block is 4K bytes, 1 page 5
12バイトで構成される。 It consists of 12 bytes.

【0003】図7は、NAND型フラッシュメモリのブロックの構成例を示している。 [0003] Figure 7 shows a configuration example of a block of NAND flash memory. 同図において、SG1, In the figure, SG1,
2はブロックを選択するブロック選択線、CG1〜CG 2 is a block selection line for selecting a block, CG1~CG
8はメモリのゲートを制御するワード線、BL0〜BL 8 word line for controlling the gate of the memory, BL0~BL
4095はビット線、Vsはソース電位である。 4095 bit lines, Vs is the source potential.

【0004】図8は、1ワード線についてのビット線制御回路の一部を示しており、Aはセンスアンプ回路、B [0004] Figure 8 shows a portion of a bit line control circuit for one word line, A is a sense amplifier circuit, B
はデータラッチ回路、Cはビット線電位制御回路、を示している。 The data latch circuit, C is shows the bit line potential control circuit. A〜Bは1つのビット線についてのビット線制御回路の一部10を構成する。 A~B constitutes part 10 of the bit line control circuit for one bit line. 11は入出力データを一時保持するI/Oバッファである。 11 is an I / O buffer for temporarily holding the output data.

【0005】かかる構成において、ブロックのデータの消去は、BL0〜BL4095をフローティング、SG [0005] In such a configuration, the erasing of data blocks, floating BL0~BL4095, SG
1、SG2を20ボルト、CG1〜CG8を0ボルト、 1, SG2 to 20 volts, the CG1~CG8 0 volts,
Vsを20ボルト、Pウェルを20ボルトに設定することによって行われる。 Vs of 20 V, it is carried out by setting the P-well to 20 volts.

【0006】メモリにページデータを書込む場合、例えば、CG4のページにデータを書込む場合は、BL1〜 [0006] In the case of writing the page data to the memory, for example, the case of writing the data to the page of CG4 is, BL1~
BL4095の各々に1ページのデータに対応した0ボルト(データ“0”)または8ボルト(データ“1”) BL4095 each 0 volts corresponding to one page of data (data "0") or 8 volts (data "1")
を設定する。 To set. SG1、SG2を10ボルト、CG1〜C SG1, SG2 to 10 volts, CG1~C
G3を10ボルト、CG4を18ボルト、CG5〜CG G3 10 volts, CG4 the 18 volts, CG5~CG
8を10ボルト、Vs を0ボルト、Pウェルを0ボルト、に設定する。 8 10 volts, the Vs 0 volts, sets the P-well 0 volts, the. 書込み時は、データラッチ回路B、ビット線電位制御回路Cが用いられる。 Time of writing, the data latch circuit B, the bit line potential control circuit C is used. I/Oバッファからのデータがラッチ回路Bに入力され、保持される。 Data from the I / O buffer is input to the latch circuit B, it is retained. 保持出力はビット線電位制御回路Cに入力される。 Holding output is inputted to the bit line potential control circuit C. 同回路へのOSCはリングオシレータの出力であり、データが“0”のときは“0ボルト”を、データが“1”のときはポンピング動作を行って“8ボルト”をビット線に印加する。 OSC to the circuit is the output of the ring oscillator, a "0 volt" when the data is "0", when the data is "1" is applied to perform the pumping operation "8 volts" to bit line .

【0007】メモリからページデータを読出す場合、例えば、CG4のページを読出す場合は、ビット線BL1 [0007] When reading the page data from the memory, for example, when reading a page of CG4, the bit line BL1
〜BL4095をプリチャージし、その後、ビット線はフローティング状態とされる。 The ~BL4095 precharged, then the bit line is floating. SG1、SG2をVccボルト、CG1〜CG3をVccボルト、選択されたCG4 SG1, SG2 to Vcc volts, Vcc volts CG1~CG3, CG4 selected
を0ボルト、CG5〜CG8をVccボルト、Vs を0ボルト、Pウェルを0ボルト、に設定する。 0 volts, Vcc volts CG5~CG8, the Vs 0 volts, sets the P-well 0 volts, the. 選択されたN The selected N
ANDセル内の非選択メモリセルは導通状態となり、選択メモリセルの閾値が正か負かでビット線の電位が決る。 The unselected memory cells in the AND cell becomes conductive, determined the potential of the bit line threshold in positive or negative selection memory cell. 選択メモリセルのデータが“0”なら、セル電流は流れず、選択ビットの電位はプリチャージ電圧のまま保持される。 If the selection data of the memory cell is "0", no cell current flows, the potential of the selected bit is kept at the precharge voltage. データが“1”なら、セル電流によって選択ビットの電位は基準値VR 以下に低下する。 If the data is "1", the potential of the selected bit by the cell current drops below the reference value VR. ビット線B Bit line B
Lの電位VBLはカレントミラー回路Aによって基準値V Potential VBL of L reference value V by a current mirror circuit A
R と比較される。 It is compared to the R. ビット線の電位がそれ以下であれば、 If the potential of the bit line is less,
“1”データと判断し、それ以上であれば、“0”データと判断する。 "1" is determined that the data, if more, the result is "0" data.

【0008】 [0008]

【発明が解決しようとする課題】上述したプリチャージ法によるデータの読出しは、図9に示すように、メモリセルトランジスタの閾値がデータ“0”に設定された時にはプリチャージされたビット線の電位低下が少ないV [0007] Data by the above-described precharge method reading, as shown in FIG. 9, the potential of the bit line is precharged when the threshold of the memory cell transistor is set to the data "0" decrease is less V
BL0 の特性となり、データ“1”に設定された時にはプリチャージされたビット線の電位低下が大きいVBL1 の特性となる点に着目したものである。 Becomes BL0 characteristics of, it is obtained by focusing on the fact that a characteristic of VBL1 reduction potential of the precharged bit line is large, when it is set to the data "1".

【0009】ところで、不揮発性メモリにおいては、読出し時のコントロールゲートCGの電圧で閾値が上がる「リードディスターブ」や、電荷が酸化膜を通してゆっくりと逃げる「データ抜け」等によって、使用中にデータが一方からもう一方へ変化してしまうことがある。 By the way, in the nonvolatile memory, the threshold rises at the control gate CG of the voltage at the time of reading or "read disturb", the charge is "missing data" escape slowly through the oxide film or the like, the data in use is one which may result in changes to the other from. これは、上述したVBL特性が使用中に変化することを意味し、誤ったデータを出力する。 This means that the above-mentioned VBL characteristics change during use, to output erroneous data.

【0010】リードディスターブによってビット性(1 [0010] bit of the read disturb (1
つのセル)でセルの閾値が上がりデータが変ってしまうような場合、エラー検出及び修正方法としてECC(Er If One cell) with such threshold value of the cell get changed rises data, ECC (Er Methods error detection and correction
rorCorrection Code )が従来用いられる。 rorCorrection Code) is conventionally used. しかし、E However, E
CCには以下に述べるような不具合点がある。 The CC there is a problem point as described below.

【0011】(a) ECCエラー検出には計算処理を行う必要がある。 [0011] (a) it is necessary to perform a calculation process to ECC error detection. これをチップ内で行おうとすると、EC If this is attempted in the chip, EC
C用付加ビットや演算処理回路等を組込む必要が生じ、 It becomes necessary to incorporate a C for additional bits or arithmetic processing circuit,
チップ面積がかなり大きくなる。 Chip area is quite large.

【0012】(b) 従来、1行につき、1ビット修正可能なECC用の余分のセルを設けているものの、リードディスターブによって閾値がどんどん上がっていき、不良セルが1行につき、複数ビット発生したときは救済できない。 [0012] (b) a conventional, per line, although provided an extra cell for possible 1 bit correction ECC, it will steadily raised the threshold by the read-disturb, per defective cell one row, and a plurality of bits generated case can not be repaired.

【0013】(c) セルのデータ自体を修正しないので、変動後に読出すときに必ず修正しなければならず、 [0013] Since the (c) does not modify the data itself of the cell, it must always be corrected when read after the change,
その分読出し応答性能が低下する。 Correspondingly read response performance decreases.

【0014】よって、本発明は、セルトランジスタの閾値のシフトによって保持データが反転する不具合を未然に防止して、ECC訂正に必要な外付あるいは複雑なチップ内周辺回路を不要とする半導体不揮発性メモリを提供することを目的とする。 [0014] Accordingly, the present invention is to prevent a problem of inverting the data held by the threshold shift of the cell transistors in advance, the semiconductor nonvolatile eliminating the need for external or complex chip peripheral circuits required for ECC correction an object of the present invention is to provide a memory.

【0015】 [0015]

【課題を解決するための手段】上記目的を達成するため、本発明の半導体不揮発性メモリは、データの書込み及び消去が電気的に可能になされた不揮発性記憶セルを行列状に配置し、ビット線群及びワード線群によって指定アドレスに対応する記憶セルを選択可能にしたセルアレイを有する半導体不揮発性メモリにおいて、データの第1及び第2の値(“1”、“0”)にそれぞれ対応する第1及び第2の基準レベル(“VL ”、“VH ”) To achieve the above object, according to an aspect of a semiconductor nonvolatile memory of the present invention places the write and erase data is electrically capable made nonvolatile memory cells in a matrix, bit in the semiconductor nonvolatile memory having a cell array that enables select the corresponding memory cells addressed by the group of lines and the word line group, the first and second value of the data ( "1", "0") corresponding to first and second reference levels ( "VL", "VH")
と、前記第1及び第2の基準レベルの中間値の中間レベル(“VM ”)と、を発生する基準レベル発生手段と、 When a reference level generating means for generating, an intermediate level ( "VM") of the first and intermediate value of the second reference level,
アドレス指定された記憶セルからのデータの読出しのためにプリチャージされたビット線の電位(VBL)が、前記第1の基準レベル(“VL ”)と前記中間レベル(“VM ”)との相互間、または、第2の基準レベル(“VH ”)と前記中間レベル(“VM ”)との相互間、にあるかどうかを判別する判別手段(24)と、ビット線の電位(VBL)が、第1の基準レベル(“VL Mutual potential of the precharged bit lines for reading data from the addressed memory cell (VBL) is said first reference level ( "VL") and the intermediate level ( "VM") during, or, a second reference level ( "VH") and the intermediate level ( "VM") inter, determination means for determining whether a and (24), the bit line potential (VBL) is a first reference level ( "VL
”)と中間レベル(“VM ”)との相互間にあるとき、データを読出した記憶セルに第1の値(“1”)を書込み、前記第2の基準レベル(“VH ”)と前記中間レベル(“VM ”)との相互間にあるとき、前記データを読出した記憶セルに第2の値(“0”)を書込む、データ書直し手段(25)と、を備えることを特徴とする。 ") And the intermediate level (" "when in mutual with), the first value data to the read memory cell (" VM "write), the second reference level (" 1 VH ") wherein when in between each other an intermediate level ( "VM"), characterized in that it comprises writing a second value ( "0") to read out the memory cell the data, the data writing re means (25), the to.

【0016】また、本発明の半導体不揮発性メモリは、 [0016] In addition, the semiconductor non-volatile memory of the present invention,
データの書込み及び消去が電気的に可能になされた不揮発性記憶セルを行列状に配置し、ビット線群及びワード線群によって指定アドレスに対応する記憶セルを選択可能にしたセルアレイを有する半導体不揮発性メモリにおいて、データの第1及び第2の値(“1”、“0”)にそれぞれ対応する第1及び第2の基準レベル(“VL Writing and erasing of data arranged electrically capable made nonvolatile memory cells in a matrix, a semiconductor nonvolatile having a cell array of memory cells and can be selected corresponding to the specified address by the bit line group and the word line group in the memory, the first and second values ​​of the data ( "1", "0") to the corresponding first and second reference levels ( "VL
”、“VH ”)を発生する基準レベル発生手段と、アドレス指定された記憶セルからのデータの読出しのためにプリチャージされたビット線(BL)に対し、第1の時刻(t1 )においてビット線の電位(VBL)と第1の基準レベル(“VL ”)とを比較し、第2の時刻(t2 "," VH ") and the reference level generating means for generating, with respect to the precharged bit line for reading data from the addressed memory cell (BL), the bit at the first time (t1) comparing the potential of the line (VBL) and the first reference level ( "VL"), the second time (t2
)において該ビット線電位(VBL)と第2の基準レベル(“VH ”)とを比較して、データの修正が必要かどうかを判別する判別手段(24)と、第2の時刻(t2 ) Are compared with the bit line potential (VBL) and a second reference level ( "VH") in, and discriminating means for discriminating whether the required data correction (24), a second time (t2
)において、ビット線電位(VBL)が第1の基準レベル(“VL ”)よりも低いときデータを読出した記憶セルに第1の値(“1”)を書込み、ビット線電位(VB In), the bit line potential (VBL) is the first value in the read memory cell data is lower than a first reference level ( "VL") ( "1") write, the bit line potential (VB
L)が第1及び2の基準レベル(“VL ”、“VH ”) L) the first and second reference levels ( "VL", "VH")
相互間にあるとき、データを読出した記憶セルに第2の値(“0”)を書込む、データ書直し手段(25)と、 When in the mutual data writes a second value ( "0") to read out the memory cell, the data write repair means (25),
を備えることを特徴とする。 Characterized in that it comprises a.

【0017】 [0017]

【発明の実施の形態】以下、本発明の実施の形態の一例を図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an example embodiment of the present invention with reference to the drawings.

【0018】図1は、本発明が適用されるEEPROM [0018] Figure 1 is, EEPROM to which the present invention is applied
の要部を概略的に示すブロック図である。 It is a block diagram schematically showing the principal part. 同図において、図8と対応する部分には同一符号を付し、かかる部分の説明は省略する。 In the figure, the same reference numerals are given to portions corresponding to FIG. 8, and description thereof will be omitted.

【0019】この実施の形態では、各ビット線BLi にテストモードに導通するトランジスタTs を介してレベル比較器21〜23が接続される。 [0019] In this embodiment, the level comparator 21 to 23 through the transistor Ts to conduct the test mode each bit line BLi is connected. レベル比較器21には基準電圧VL 、同22には基準電圧VM 、同23には比較基準電圧VH が印加される。 Reference voltage VL to the level comparator 21, the same 22 reference voltage VM, the comparison reference voltage VH in the 23 is applied.

【0020】各基準電圧は図4に示すように、基準電圧VL <基準電圧VM <比較基準電圧VH に設定される。 [0020] Each reference voltage as shown in FIG. 4, are set to the reference voltage VL <reference voltage VM <comparison reference voltage VH.
ビット線BLにプリチャージされた電荷は、メモリセルの保持データによって正常な場合にはVBL0 、VBL1 の特性となる。 Charges precharged in the bit line BL, a characteristic of VBL0, VBL1 the normal case by the data held in the memory cell. 閾値にシフトが生じた場合には、プリチャージ後の時刻tにおいて、検出電圧がVL <VH の範囲内にある。 If the shift in the threshold occurs at time t after the precharge, the detected voltage is in the range of VL <VH. そこで、検出電圧がVL <VM の場合はデータ“1”に修正する。 Therefore, the detection voltage in case of VL <VM is corrected to data "1". 検出電圧がVM <VH の場合はデータ“0”に修正する。 The detected voltage is in the case of VM <VH to modify the data "0". 各基準電圧は、例えば、基準電圧VL =1ボルト、VM =2ボルト、VH =3ボルト、 Each reference voltage, for example, the reference voltage VL = 1 V, VM = 2 volts, VH = 3 volts,
に設定する。 It is set to.

【0021】レベル比較器21〜23の各出力は判別部24に供給される。 [0021] Each output of the level comparator 21 to 23 is supplied to the determination unit 24. 判別部24は、後述するアルゴリズムで各比較結果から、メモリセルに保持しているデータ、すなわち、設定された閾値の適否、閾値のシフトを判断する。 Discriminating section 24, from the comparison results in the algorithm to be described later, the data stored in the memory cell, i.e., determines the threshold value set for suitability, the shift of the threshold. 閾値がシフトしたと判断されたときには、データ書直し制御部25により、メモリセルの保持データを読出し、これをラッチ回路BあるいはI/Oバッファ11に読出する。 When the threshold is determined to have shifted, the data writing re controller 25 to read the data held in the memory cell read, it to latch circuit B or I / O buffer 11. そして、ラッチ回路BあるいはI/O The latch circuit B or I / O
バッファ11に保持されたデータを再度メモリセルに書き直す。 Rewritten again memory cells the data held in the buffer 11. これによって、セルトランジスタの閾値が再度設定される。 Thus, the threshold of the cell transistor is set again. 書直し(修正)は、“1”に修正する場合は消去を行う。 Rewrite (modification) is, if you want to modify the "1" is erased. “0”に修正する場合は消去→書込みを行う。 If you want to modify the "0" to erase → write. データの消去、書込みはEEPROMにおける公知技術を使用可能である。 Erasing data, writing is possible using known techniques in EEPROM. このような、処理はページ単位で行うことが可能である。 Such processing can be performed in units of pages.

【0022】上記構成による動作について図2のフローチャートを参照して更に説明する。 [0022] further described with reference to the flowchart of FIG. 2, the operation of the above configuration.

【0023】図2において、まず、図示しないコンピータシステムへの電源投入の際やシステム終了の際、あるいはCPUがEEPROMをアクセスしない状態において、テストモードが実行されれる。 [0023] In FIG 2, first, when the con Peter and shut when the power is supplied to the system (not shown) or CPU, is in a state where no access to the EEPROM, the test mode is being performed. このモードにおいては、例えば、データの読出し単位であるページ単位でアドレス指定がなされる。 In this mode, for example, addressed in page units is a read unit of data is made. アドレス指定はCPUのプログラムにより、あるいはEEPROMの周辺回路の機能として組込むことが可能である。 Addressing may be incorporated by the CPU of the program, or as a function of the peripheral circuits of the EEPROM. アドレスが入力されると、これがデコードされ、該当する1ページのメモリセルの保持データが読出し可能となる(S12)。 When the address is entered, it is decoded, the data held in the memory cells of the corresponding one page is readable (S12). 次に、 next,
従来例で述べたのと同様にデータを読出す。 It reads the same data as described in the prior art. すなわち、 That is,
1ページ分のビット線がプリチャージされ、例えば、C One page of bit lines are precharged, for example, C
G4のページに相当するデータを読出すために、CG4 In order to read the data corresponding to the G4 of the page, CG4
に0ボルトが印加され、CG1〜CG3はVcc、CG5 0 volts is applied, CG1~CG3 is Vcc, CG5
〜CG8はVcc、SG1、SG2はVccに設定され、C ~CG8 is Vcc, SG1, SG2 is set to Vcc, C
G4のゲート電圧が印加される1ページの各メモリセルのデータが読出され、I/Oバッファに保持される(S Data of each memory cell of a page in which the gate voltage of G4 is applied is read, it is held in the I / O buffer (S
14)。 14).

【0024】この際に、図4に示すように、ビット線にチャージされた電荷の放電(減少)による電位が時刻t [0024] At this time, as shown in FIG. 4, the discharge of the electric charges charged in bit line (decreasing) potential by the time t
において検出される。 It is detected in. 図4において、曲線VBL0 はデータ“0”の確定領域、曲線VBLS はデータ“0”と“1”との判別限界、曲線VBL1はデータ“1”の確定領域を表している。 4, curve VBL0 the determination area data "0", determines the limit of the curve VBLS the data "0" "1", the curve VBL1 represents the determination area data "1". ビット線のチャージ電圧VBLが曲線VBL0 と曲線VBL1 とに挟まれる領域にあるとき、読出しセルの閾値がシフトしており、要修正であるとが判別される。 When in the area where the charge voltage VBL of the bit line is sandwiched between the curved VBL0 and curve VBL1, is shifted threshold of the read cell and is essential modification is determined.

【0025】前述した判別部24は、レベル比較器21 The determination unit 24 described above, the level comparator 21
〜23の各出力によって、読出したデータのメモリセルの状態を判別する。 The respective outputs of the ~ 23, to determine the state of the memory cell of the read data. 時刻tにおいて、ビット線の電圧V At time t, the bit line voltage V
BLが基準値VL よりも低いとき、保持データは“1”であり、セルトランジスタの閾値のシフトはないと判別され、当該ビットについてのテストは終了する(S1 When the BL is lower than the reference value VL, the held data is "1", the threshold shift of the cell transistor is determined not, the test for the bit ends (S1
6)。 6). ビット線電圧VBLが基準値VH よりも高いとき、 When the bit line voltage VBL is higher than the reference value VH,
保持データは“0”であり、セルトランジスタの閾値のシフトはないと判別され、当該ビットについてのテストは終了する(S18)。 Holding data is "0", the threshold shift of the cell transistor is determined not, the test for the bit ends (S18). ビット線電圧VBLが基準値VL Reference value VL is the bit line voltage VBL
よりも高く、基準値VH よりも低いとき、セルトランジスタの閾値はシフトしていると判断される(S18)。 Higher than when lower than the reference value VH, the threshold of the cell transistor is determined that the shift (S18).
そこで、ビット線電圧VBLが判別基準値のVM よりも高い場合は、保持データを“0”に修正する(S24)。 Therefore, the bit line voltage VBL is higher than VM identification reference value, the held data is corrected to "0" (S24).
ビット線電圧VBLが判別基準値のVMよりも低い場合は、保持データを“1”に修正する(S22)。 If the bit line voltage VBL is lower than the VM identification reference value is corrected to "1" to hold data (S22). 保持データの修正は、センスアンプAの比較基準値VR とVM Modification of data held, the comparative reference value VR of the sense amplifier A VM
とを同じに設定すれば、I/Oバッファに保持した読出しデータをそのまま再度書込むことによりなされる。 By setting the door in the same it is done by writing directly again writing the read data stored in the I / O buffers. 尤もCPUによって該当データを再度書込むことが可能である。 However it is possible to writing again writing the appropriate data by the CPU. この修正処理はページ単位で行うことが出来る。 This modification process can be carried out on a page-by-page basis.
データの修正ステップはデータ書直し制御部25の動作に対応する。 Correction step data corresponding to the operation of data writing re controller 25. 指定したアドレスのビット(あるいはページ)についてのテストは終了する。 Test for the specified address of the bit (or page) is completed. 更に、他のページのテストが指定されていれば、ステップS12〜S24が繰返される。 Furthermore, if the test of the other page is designated, the step S12~S24 are repeated.

【0026】このようなシーケンスにて不良の救済を行った場合、リードディスターブやデータ抜けによって徐々にデータが一方から他方に変化する過程にあるものをデータの再書込みによってセルトランジスタの閾値を元に戻してデータエラーの発生を未然に防止することが可能となる。 [0026] When performing the remedy of the defective by such a sequence, based on the threshold of the cell transistor by rewriting the data which are in the process of gradually changing data from one to the other by omission read disturb and data returning it becomes possible to prevent the occurrence of data errors.

【0027】図3は、本発明の他の実施の形態を示している。 [0027] Figure 3 shows another embodiment of the present invention. この例では、図5に示すように、時刻t1 及びt In this example, as shown in FIG. 5, the time t1 and t
2 の2回のビット線電圧検出を行って判別する。 It received two bit line voltage detection 2 determined by. これにより、レベル比較器の使用数を2つに減らすことが出来る利点がある。 This advantageously can reduce the number of used level comparator into two. このため、この実施の形態では、図1に示されるレベル比較器22は設けられていない。 Therefore, in this embodiment, the level comparator 22 shown in FIG. 1 are not provided.

【0028】まず、先の実施例と同様に、コンピータシステムへの電源投入の際、システム終了の際、あるいはCPUがEEPROMをアクセスしない状態において、 Firstly, as in the previous embodiment, when the power is supplied to the Con repeater system when the shut, or the CPU in a state where no access to the EEPROM,
テストモードが実行されれる。 The test mode is being executed. このモードにおいては、 In this mode,
例えば、データの読出し単位であるページ単位でアドレス指定がなされる。 For example, addressing a page unit is a read unit of data is made. テストのためのアドレス指定はCP Address specified for the test CP
Uのプログラムにより、あるいはEEPROMの周辺回路の機能として組込むことが可能である。 The U program, or can be incorporated as a function of the peripheral circuits of the EEPROM. アドレスが入力されると、これがデコードされ、該当する1ページのメモリセルの保持データが読出し可能となる(S4 When the address is entered, it is decoded, the data held in the memory cells of the corresponding one page is readable (S4
2)。 2).

【0029】次に、データの読出しを行う。 [0029] Next, the reading of data. すなわち、 That is,
1ページ分のビット線BL0〜BL4095がプリチャージされ、例えば、指定アドレスに対応するCG4のページに相当するデータを読出すために、CG4に0ボルトが印加され、CG1〜CG3はVcc、CG5〜CG8 One page of bit lines BL0~BL4095 are precharged, for example, in order to read the data corresponding to the page of CG4 corresponding to the specified address, CG4 to 0 volts is applied, CG1~CG3 is Vcc, CG5~ CG8
はVcc、SG1、SG2はVccに設定される、CG4のゲート電圧が印加される1ページ分の各メモリセルのデータが読出され、I/Oバッファに保持される(S4 Is Vcc, SG1, SG2 is set to Vcc, the data of each memory cell of one page the gate voltage of the CG4 is applied is read, it is held in the I / O buffer (S4
4)。 4).

【0030】この際、図5に示すように、時刻t1 及びt2 において、ビット線BLにプリチャージされた電荷の放電(減少)により低下した電位の検出を行う。 [0030] At this time, as shown in FIG. 5, performed at time t1 and t2, the detection of the reduced potential by discharge of the charge precharged in the bit line BL (decrease). 同図において、曲線VBL0 はデータ“0”の確定領域、曲線VBL1 はデータ“1”の確定領域を表している。 In the figure, curve VBL0 the determination area data "0", the curve VBL1 represents the determination area data "1". 例えば、比較基準値VL は時刻t1 における曲線VBL1 の値に、基準値VH は時刻t2 における曲線VBL0 の値に、 For example, the values ​​of the curve VBL1 in comparison reference value VL at time t1, the values ​​of the curve VBL0 the reference value VH at time t2,
それぞれ設定される。 They are respectively set.

【0031】判別部24は、レベル比較器21及び23 The decision section 24, level comparator 21 and 23
の各出力によって、読出したメモリセルの閾値状態を判別する。 The respective outputs of, determine the threshold state of the read memory cell. 時刻t1 における第1回目の検出において、ビット線の電圧VBLが基準値VL よりも低いとき、保持データは“1”と判別する。 In the first detection at time t1, when the voltage VBL of the bit line is lower than the reference value VL, the held data is determined as "1". この場合のVBLは、曲線VBL VBL in this case, curve VBL
の降下特性により、それ以後もデータ“1”の判別範囲内にある。 The drop characteristics, thereafter also within determining range of data "1". 当該ビットについてのテストは終了する(S The test for the bit ends (S
46)。 46). この時点で、電圧VBLが基準値VL よりも高い場合には、保持データが“0”であるか閾値がシフトしているかのいずれかである。 At this point, when the voltage VBL higher than the reference value VL, the held data is "0" is whether the threshold is either the shifted.

【0032】時刻t2 において、ビット線BLにプリチャージされた電荷の放電(減少)により低下したビット線電位VBLの第2回目の検出を行う(S48)。 [0032] At time t2, the second round of detection of the bit line potential VBL was lowered by discharging of the electric charges precharged in the bit line BL (decrease) performing (S48).

【0033】判別部24は、レベル比較器21及び23 The decision section 24, level comparator 21 and 23
の各出力によって、ビット線の電位VBLを判別する。 The respective outputs of, determine the potential VBL of the bit line. ビット線電位VBLが基準値VH よりも高いとき、保持データを“0”と判別する。 When the bit line potential VBL is higher than the reference value VH, the held data is determined to "0". 曲線VBL0 を下回らないので閾値のシフトはないと判別され、当該ビットについてのテストは終了する(S50)。 Does not fall below the curve VBL0 is determined that no threshold shift, the test for the bit ends (S50).

【0034】ビット線電圧VBLが基準値VH よりも低く(S50)、基準値VL よりも低いとき(S52)、セルトランジスタの閾値は“1”からシフトしていると判断される(S52)。 The bit line voltage VBL is lower than the reference value VH (S50), when lower than the reference value VL (S52), the threshold of the cell transistor is determined to have shifted from "1" (S52). データ書直し制御部25は、保持データを“1”に修正し(S54)、終了する。 Data writing re control unit 25, the held data "1" is corrected to (S54), and ends.

【0035】ビット線電圧VBLが基準値VH よりも低く(S50)、基準値VL よりも高いとき(S52)、データ“0”から閾値がシフトしたと判断される。 [0035] lower than the bit line voltage VBL is the reference value VH (S50), is higher than the reference value VL (S52), the threshold value from the data "0" is determined to have shifted. そこで、データ書直し制御部25は、保持データを“0”に修正し(S54)、終了する。 Therefore, data writing re controller 25 modifies to "0" holding data (S54), and ends. 保持データの修正は、例えば、I/Oバッファに保持した読出しデータをそのまま再度書込むことによりなされる。 Modification of data held, for example, be done by writing directly again writing the read data stored in the I / O buffers. 尤もCPUによって該当データを再度書込むことが可能である。 However it is possible to writing again writing the appropriate data by the CPU. この修正処理はページ単位で行うことが出来る。 This modification process can be carried out on a page-by-page basis. 指定したアドレスのビット(あるいはページ)についてのテストは終了する。 Test for the specified address of the bit (or page) is completed. 更に、他のページのテストが指定されていれば、ステップS42〜S56が繰返される。 Furthermore, if the test of the other page is designated, the step S42~S56 are repeated.

【0036】なお、上述した例では、1ページ単位で書込み、読出しを行うメモリについて説明したが、ビット単位、ブロック単位で書込み、読出しを行うメモリについても同様に本発明を適用でき、ビット単位、ブロック単位でデータを書直すことが可能である。 [0036] In the example described above, the writing in units of pages, has been described a memory to be read, can be applied similarly present invention the memory for performing write and read bit units, in blocks, bitwise, it is possible to rewrite the data in block units.

【0037】また、テストモードとして通常のデータ読出しと別途に行うのではなく、データ読出と並行してセルトランジスタの閾値のシフト判別を行うことが可能である。 Further, instead of performing separately from the normal data read as a test mode, it is possible to perform the shift determination threshold value of the cell transistor in parallel with the data reading.

【0038】 [0038]

【発明の効果】以上説明したように、本発明の半導体不揮発性メモリによれば、閾値が判別限界を越える前にデータ状態を判別し、必要により、データの再書込みを行うので、多ビットの不良発生を未然に防止することが可能となる。 As described in the foregoing, according to the semiconductor nonvolatile memory of the present invention, the threshold will determine the data state before exceeding the discrimination limit, if necessary, since the rewriting of data, multi-bit the failure can be prevented in advance. また、ECCチェックのように読出す度にエラーチェック処理を行う必要がないので、応答性能が低下しない。 Moreover, it is not necessary to perform the error checking process every time reading as ECC check, the response performance is not lowered. ECCチェックための追加ビットやECCチェック機構が不要となるので、メモリチップ面積の増加への影響は比較的少なくて済む。 Since additional bits and ECC check mechanism for ECC checking is not required, the influence of the increase in memory chip area requires relatively small.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態を説明するブロック回路図である。 1 is a block circuit diagram illustrating an embodiment of the present invention.

【図2】第1の実施の形態における動作態様を説明するフローチャートである。 2 is a flowchart illustrating an operation mode of the first embodiment.

【図3】第2の実施の形態における動作態様を説明するフローチャートである。 3 is a flowchart illustrating an operation mode in the second embodiment.

【図4】第1の実施の形態における閾値の判別を説明する説明図である。 4 is an explanatory diagram for explaining the determination of the threshold value in the first embodiment.

【図5】第2の実施の形態における閾値の判別を説明する説明図である。 5 is an explanatory diagram for explaining the determination of the threshold value in the second embodiment.

【図6】半導体不揮発性メモリの概略構成を説明する説明図である。 6 is an explanatory diagram for explaining a schematic configuration of a semiconductor nonvolatile memory.

【図7】NAND型フラッシュメモリのメモリセルの構成例を示す説明図である。 7 is an explanatory diagram showing a configuration example of a memory cell of a NAND type flash memory.

【図8】1本のビット線当りのビット線制御回路の一部を説明するブロック図である。 8 is a block diagram illustrating a portion of the bit line control circuit per one bit line.

【図9】従来装置におけるプリチャージ後のビット線電位の変動を説明する説明図である。 9 is an explanatory diagram for explaining a variation of the bit line potential after the pre-charge in the conventional device.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 ビット線制御回路 11 I/Oバッファ 21〜23 レベル比較器 24 判別部 25 データ書直し制御部 10 bit line control circuit 11 I / O buffers 21 to 23 level comparator 24 judging unit 25 data writing re controller

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】データの書込み及び消去が電気的に可能になされた不揮発性記憶セルを行列状に配置し、ビット線群及びワード線群によって指定アドレスに対応する記憶セルを選択可能にしたセルアレイを有する半導体不揮発性メモリであって、 前記データの第1及び第2の値にそれぞれ対応する第1 1. A cell array write and erase data arranged electrically capable made nonvolatile memory cells in a matrix, and a selectable storage cell corresponding to the specified address by the bit line group and the word line group a semiconductor nonvolatile memory having a first corresponding respectively to the first and second values ​​of the data
    及び第2の基準レベルと、前記第1及び第2の基準レベルの中間値の中間レベルと、を発生する基準レベル発生手段と、 アドレス指定された記憶セルからのデータの読出しのためにプリチャージされたビット線の電位が、前記第1の基準レベルと前記中間レベルとの相互間、または、第2 And a second reference level, the intermediate level of the intermediate values ​​of the first and second reference levels, the reference level generating means for generating a precharge for reading data from the addressed memory cells the potential of bit line, between each other and the first reference level and the intermediate level or second
    の基準レベルと前記中間レベルとの相互間、にあるかどうかを判別する判別手段と、 前記ビット線の電位が、前記第1の基準レベルと前記中間レベルとの相互間にあるとき、データを読出した記憶セルに第1の値を書込み、前記第2の基準レベルと前記中間レベルとの相互間にあるとき、前記データを読出した記憶セルに第2の値を書込む、データ書直し手段と、 を備えることを特徴とする半導体不揮発性メモリ。 Mutual reference level and the intermediate level, and determination means for determining whether a potential of said bit line, when in mutual between the first reference level and the intermediate level, data writing a first value to the read memory cell, wherein when a second reference level in mutual with the intermediate level, the data writing a second value to the read memory cell, data is written re means semiconductor nonvolatile memory, characterized in that it comprises a and.
  2. 【請求項2】前記判別手段は、 前記ビット線電位と前記第1の基準レベルとを比較する第1のレベル比較器と、 前記ビット線電位と前記中間レベルとを比較する第2のレベル比較器と、 前記ビット線電位と前記第2の基準レベルとを比較する第3のレベル比較器と、 とを含むことを特徴とする請求項1記載の半導体不揮発性メモリ。 Wherein said discriminating means comprises a first level comparator for comparing the bit line potential and said first reference level, the second level comparison for comparing the bit line potential and said intermediate level vessel and a third level comparator for comparing the bit line potential and said second reference level, the semiconductor nonvolatile memory according to claim 1, characterized in that it comprises a city.
  3. 【請求項3】データの書込み及び消去が電気的に可能になされた不揮発性記憶セルを行列状に配置し、ビット線群及びワード線群によって指定アドレスに対応する記憶セルを選択可能にしたセルアレイを有する半導体不揮発性メモリであって、 前記データの第1及び第2の値にそれぞれ対応する第1 3. A cell array write and erase data arranged electrically capable made nonvolatile memory cells in a matrix, and a selectable storage cell corresponding to the specified address by the bit line group and the word line group a semiconductor nonvolatile memory having a first corresponding respectively to the first and second values ​​of the data
    及び第2の基準レベルを発生する基準レベル発生手段と、 アドレス指定された記憶セルからのデータの読出しのためにプリチャージされたビット線に対し、第1の時刻において前記ビット線の電位と前記第1の基準レベルとを比較し、第2の時刻において該ビット線電位と前記第2 And a reference level generating means for generating a second reference level, to precharge bit lines for reading data from the addressed memory cell, the potential of the bit line at a first time the comparing the first reference level, wherein the said bit line potential at a second time second
    の基準レベルとを比較して、データの修正が必要かどうかを判別する判別手段と、 前記第2の時刻において、前記ビット線電位が前記第1 By comparing the reference level, discriminating means for discriminating whether necessary data for modifying, in the second time, the bit line potential is the first
    の基準レベルよりも低いときデータを読出した記憶セルに第1の値を書込み、前記ビット線電位が前記第1及び2の基準レベル相互間にあるとき、前記データを読出した記憶セルに第2の値を書込む、データ書直し手段と、 を備えることを特徴とする半導体不揮発性メモリ。 Writing a first value to the read memory cell data is lower than the reference level, when the bit line potential is between the reference level each other the first and 2, second to the data read memory cell semiconductor nonvolatile memory, characterized in that it comprises a value written, and data write re unit.
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