JPH09319585A - ローディング装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、電子機器に組み込まれたプロセッ
サの主記憶に外部からロードモジュールをローディング
するローディング装置に関し、そのプロセッサを介する
ことなく効率的にかつ確実にローディングすることを目
的とする。 【解決手段】 電子機器に実装されたプロセッサが実行
すべきプログラムである機械語の集合を含むロードモジ
ュールを予め記憶する記憶手段１１と、プロセッサにそ
のプロセッサの主記憶に対するアクセスの禁止を要求す
るアクセス規制手段１３と、記憶手段１１に記憶された
ロードモジュールを順次読み出し、そのロードモジュー
ルの形式に基づくアドレシングの下で主記憶に機械語の
集合を書き込む書き込み制御手段１５とを備えて構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器に組み込
まれたプロセッサの主記憶に外部からロードモジュール
をローディングするローディング装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサは、半導体技
術、高密度実装技術およびソフトウエア技術の進展に応
じて多種多様な電子機器に実装され、これらの電子機器
の付加価値や性能の向上に寄与している。

【０００３】図５は、マイクロプロセッサが実装された
電子機器の構成例を示す図である。図において、電子機
器の構成要素の内、マイクロプロセッサ（ＣＰＵ）７１
が行う演算の下で稼働すべき周辺回路７２は、そのマイ
クロプロセッサに併せて、ＰＲＯＭ７３、ＥＥＰＲＯＭ
７４およびＲＡＭ７５と共にバス７６の上に配置され、
そのバス７６には図示されないコネクタを介して直列に
接続されたデバッグポート７７およびパーソナルコンピ
ュータ７８が接続される。

【０００４】このような構成の電子機器では、マイクロ
プロセッサ７１は、ＥＥＰＲＯＭ７４に予め格納された
プログラムを実行し、その実行に応じて更新される変数
やスタックポインタの値を適宜ＲＡＭ７５に格納すると
共に、周辺回路７２を介して図示されない入出力装置を
制御する。また、ＰＲＯＭ７３には予めブートストラッ
プローダのロードモジュールが格納され、工場における
調整や出荷に際してデバッグポート７７を介してバス７
６にパーソナルコンピュータ７８が接続される。

【０００５】このような状態では、マイクロプロセッサ
７１は、上述したブートストラップローダを実行するこ
とにより、パーソナルコンピュータ７８によって予め生
成されたロードモジュール（オブジェクトモジュール）
をデバッグポート７７を介して読み込む。さらに、マイ
クロプロセッサ７１は、このようなロードモジュールの
形式に基づいてそのロードモジュールに含まれる機械語
の列をＥＥＰＲＯＭ７４の所定の記憶領域に順次格納す
ることにより、周辺回路７２の制御にかかわる手順を与
えるプログラムをロードする。

【０００６】また、デバッグポート７７は、上述したロ
ードモジュールの全てについてこのようなローディング
を完了すると、自律的に（あるいはパーソナルコンピュ
ータ７８から与えられる指令に基づいて）マイクロプロ
セッサ７１を再起動したり、そのマイクロプロセッサに
所定の割り込み要因を与える。マイクロプロセッサ７１
は、このような再起動や割り込み要因に応じて上述した
プログラムの実行を開始する。

【０００７】さらに、マイクロプロセッサ７１、ＰＲＯ
Ｍ７３、ＥＥＰＲＯＭ７４、ＲＡＭ７５およびバス７６
からなる情報処理ユニットが異なる電子機器に搭載され
る場合には、一般に、その電子機器の機能、性能および
仕様の相違に応じて、ＥＥＰＲＯＭ７４に格納されるべ
きロードモジュールの内容が異なり、そのロードモジュ
ールを生成するために用いられる言語処理系（アンセン
ブリングやコンパイルに供されるマシンを含む。）も異
なる可能性が高い。

【０００８】したがって、上述した機能、性能および仕
様に応じてマイクロプロセッサ７１として互換性を有す
る上位のマイクロプロセッサが実装された場合には、ロ
ードモジュールの形式も異なる可能性が高く、ＰＲＯＭ
７３については、そのロードモジュールに適応したブー
トストラップローダが格納されることが要求される。

【０００９】

【発明が解決しようとする課題】ところで、このような
従来例では、機能が同じである電子機器に搭載される情
報処理ユニットについては、周辺回路７２、ＰＲＯＭ７
３、ＥＥＰＲＯＭ７４、ＲＡＭ７５およびデバッグポー
ト７７のＩＯアドレスやメモリアドレスの割り付けを統
一することにより、上述した高い確度でソフトウエアの
互換性が保たれる。

【００１０】しかし、このような統一をはかることは、
設計の自由度のみならず電子機器の性能および仕様につ
いて無用の制約を課する要因となり、かつ価格の変動や
技術的な進歩が著しい電子部品を適宜採用して性能の向
上とコストダウンとをはかることが阻まれる可能性が高
かった。また、ハードウエアの構成に適応したＢＩＯＳ
（Basic IO System)が適用される場合には、そのＢＩＯ
Ｓは、上述したロードモジュールの形式の相違を吸収す
るために、一本化はされなかった。

【００１１】本発明は、電子機器に組み込まれたプロセ
ッサを介することなく、その電子機器の構成に適応した
ロードモジュールを効率的にかつ確実にローディングで
きるローディング装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は、請求項１〜６に
記載の発明の原理ブロック図である。

【００１３】請求項１に記載の発明は、電子機器に実装
されたプロセッサが実行すべきプログラムである機械語
の集合を含むロードモジュールを予め記憶する記憶手段
１１と、プロセッサにそのプロセッサの主記憶に対する
アクセスの禁止を要求するアクセス規制手段１３と、記
憶手段１１に記憶されたロードモジュールを順次読み出
し、そのロードモジュールの形式に基づくアドレシング
の下で主記憶に機械語の集合を書き込む書き込み制御手
段１５とを備えたことを特徴とする。

【００１４】請求項２に記載の発明は、電子機器に実装
されたプロセッサが実行すべきプログラムである機械語
の集合を含むロードモジュールを予め記憶する記憶手段
１１と、プロセッサとそのプロセッサの主記憶との接続
を絶つアクセス規制手段２１と、記憶手段１１に記憶さ
れたロードモジュールを順次読み出し、そのロードモジ
ュールの形式に基づくアドレシングの下で主記憶に機械
語の集合を書き込む書き込み制御手段１５とを備えたこ
とを特徴とする。

【００１５】請求項３に記載の発明は、請求項１または
請求項２に記載のローディング装置において、記憶手段
１１と書き込み制御手段１５との間に形成され、かつ調
歩同期通信方式、キャラクタ同期通信方式およびフレー
ム同期通信方式の何れかが適用された通信リンク３１を
備え、書き込み制御手段１５には、ロードモジュールの
先頭に含まれてアドレスおよび機械語以外を示す既知の
情報と、その先頭に調歩同期通信方式の下で付加される
スタートビットとからなるビット列と、キャラクタ同期
通信方式またはフレーム同期通信方式の下でそのロード
モジュールの先頭に付加される既知の符号のビット列と
の何れかについて、パルス幅を計測すると共に、語長に
対するそのパルス幅の商で与えられるビットレートを適
用して通信リンク３１とのインタフェースをとる手段を
含むことを特徴とする。

【００１６】請求項４に記載の発明は、請求項１ないし
請求項３の何れか１項に記載のローディング装置におい
て、書き込み制御手段１５には、ロードモジュールの形
式に基づいてそのロードモジュールの末尾を識別し、主
記憶に対する機械語の全ての書き込みが完了したことを
検出する手段を含み、書き込み制御手段１５によって検
出された書き込みの完了の時点にアクセス規制手段を無
効化する起動制御手段４１を備えたことを特徴とする。

【００１７】請求項５に記載の発明は、請求項１、２、
４の何れか１項に記載のローディング装置において、主
記憶に記憶された情報を順次読み出してロードモジュー
ルと同じ形式の情報列を生成する変換手段５１と、変換
手段５１によって生成された情報列を記憶手段１１に格
納するダウンロード手段５３とを備えたことを特徴とす
る。

【００１８】請求項６に記載の発明は、請求項５に記載
のローディング装置において、ダウンロード手段５３と
記憶手段１１との間に形成され、かつ調歩同期通信方
式、キャラクタ同期通信方式およびフレーム同期通信方
式の何れかが適用された通信リンク３１ａを備えたこと
を特徴とする。請求項１に記載の発明にかかわるローデ
ィング装置では、記憶手段１１には電子機器に実装され
たプロセッサが実行すべきプログラムである機械語の集
合を含むロードモジュールが予め記憶され、アクセス規
制手段１３はそのプロセッサに主記憶に対するアクセス
の禁止を要求する。書き込み制御手段１５は、上述した
ロードモジュールを記憶手段１１から順次読み出すと共
に、そのロードモジュールの形式に基づくアドレシング
を行いつつプロセッサの主記憶に上述した機械語の集合
を書き込む。

【００１９】すなわち、主記憶に対するローディングが
上述した電子機器においてその主記憶にアクセスすべき
プロセッサを介さずに外部から直接行われるので、この
ような主記憶に対して書き込み制御手段１５が確実にア
クセスできる限り、多様な電子機器について、主記憶と
プロセッサとが共に実装された状態で仕様やハードウエ
アの構成に適応したプログラムのインストレーションが
確実に行われる。

【００２０】請求項２に記載の発明にかかわるローディ
ング装置では、アクセス規制手段２１がプロセッサと主
記憶との間の接続を絶つことによりそのプロセッサによ
る主記憶へのアクセスを規制する点を除いて、各部の動
作は請求項１に記載の発明にかかわるローディング装置
と同じである。したがって、請求項１に記載の発明と同
様にして、主記憶に対して書き込み制御手段１５が確実
にアクセスできる限り、多様な電子機器について、主記
憶とプロセッサとが共に実装された状態で仕様やハード
ウエアの構成に適応したプログラムのインストレーショ
ンが確実に行われる。

【００２１】請求項３に記載の発明にかかわるローディ
ング装置では、請求項１または請求項２に記載のローデ
ィング装置において、調歩同期通信方式、キャラクタ同
期通信方式およびフレーム同期通信方式の何れかが適用
された通信リンク３１が記憶手段１１と書き込み制御手
段１５との間に形成される。また、書き込み制御手段１
５は、ロードモジュールの先頭に含まれてアドレスおよ
び機械語以外を示す既知の情報と、その先頭に前記調歩
同期通信方式の下で付加されるスタートビットとからな
るビット列と、前記キャラクタ同期通信方式または前記
フレーム同期通信方式の下でそのロードモジュールの先
頭に付加される既知の符号のビット列との何れかについ
て、パルス幅を計測し、かつ語長に対するそのパルス幅
の商で与えられるビットレートを適用して通信リンク３
１とのインタフェースをとる。

【００２２】したがって、記憶手段１１が通信リンク３
１を介して接続されたデータ端末装置に備えられた場合
には、その通信リンクの多様な伝送速度に適応しつつロ
ードモジュールが書き込み制御手段１５に確実に与えら
れる。

【００２３】請求項４に記載の発明にかかわるローディ
ング装置では、請求項１〜３に記載のローディング装置
において、書き込み制御手段１５はロードモジュールの
形式に基づいてそのロードモジュールの末尾を識別する
ことにより、主記憶に対する機械語の全ての書き込みが
完了したことを検出する。起動制御手段４１はこのよう
にして検出された書き込みの完了の時点にアクセス規制
手段を無効化するので、プロセッサは主記憶に先行して
ロードされたプログラムの実行を開始する。

【００２４】すなわち、ローディングの完了と共にその
ローディングによって与えられたプログラムの実行が自
動的に行われるので、プログラムのインストレーション
や更新に応じた動作の確認や評価を効率的に行うことが
可能となる。請求項５に記載の発明にかかわるローディ
ング装置では、請求項１、２、４に記載のローディング
装置において、変換手段５１は主記憶に記憶された情報
を順次読み出してロードモジュールと同じ形式の情報列
を生成し、ダウンロード手段５３はその情報列を記憶手
段１１に格納する。

【００２５】すなわち、主記憶に格納されているプログ
ラムの記憶手段１１に対するダウンロードが自動的に行
われるので、先行してインストールされていたプログラ
ムの正規性の判別を含むソフトウエアのメインテナンス
について、効率化がはかられる。請求項６に記載の発明
にかかわるローディング装置では、請求項５に記載のロ
ーディング装置において、調歩同期通信方式、キャラク
タ同期通信方式およびフレーム同期通信方式の何れかが
適用された通信リンク３１ａがダウンロード手段５３と
記憶手段１１との間に形成される。

【００２６】すなわち、記憶手段１１が通信リンク３１
ａを介して接続されたデータ端末装置に備えられた場合
に、主記憶に格納されているプログラムの記憶手段１１
に対するダウンロートが確実に行われる。

【００２７】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。

【００２８】図２は、請求項１〜６に記載の発明に対応
した実施形態を示す図である。図において、図５に示す
ものと機能および構成が同じものについては、同じ符号
を付与して示し、ここではその説明を省略する。本実施
形態と図５に示す従来例との構成の相違点は、デバッグ
ポート７７に代えてローディング制御回路６１が備えら
れ、かつＰＲＯＭ７３が備えられずに構成された点にあ
る。

【００２９】ローディング制御回路６１では、パーソナ
ルコンピュータ７８のシリアルポートの内、そのパーソ
ナルコンピュータから出力される直列情報の伝送に供さ
れる信号線（以下、「データ線」という。）がデータ受
信部６２のデータ入力に接続され、そのデータ受信部の
データ出力は書き込み制御部６３とアドレス設定部６４
のデータ入力に接続される。データ受信部６２の制御出
力はボーレート制御部６５の入力に接続され、そのボー
レート制御部の第一の出力はデータ受信部６２のクロッ
ク入力に接続される。ボーレート制御部６５の第二の出
力は書き込み制御部６３のクロック入力に接続され、そ
の書き込み制御部の出力はバス７６に接続される。ボー
レート制御部６５の第三の出力はアドレス設定部６４の
クロック入力に接続され、そのアドレス設定部の出力は
バス７６に接続される。ボーレート制御部６５の第四の
出力はプロセッサインターフェース部６６のクロック入
力に接続され、そのプロセッサインターフェース部６６
の第一および第二の出力はそれぞれマイクロプロセッサ
７１のＨＡＬＴ端子とＲＥＳＥＴ端子とに接続される。

【００３０】なお、本実施形態と図１に示すブロック図
との対応関係については、パーソナルコンピュータ７８
は記憶手段１１に対応し、ボーレート制御部６５および
プロセッサインターフェース部６６はアクセス規制手段
１３、２１および起動制御手段４１に対応し、データ受
信部６２、書き込み制御部６３、アドレス設定部６４お
よびボーレート制御部６５は書き込み制御手段１５に対
応し、パーソナルコンピュータ７８のシリアルポートと
データ受信部６２および後述するデータ送信部６８との
間を結ぶ信号線は通信リンク３１に対応し、アドレス設
定部６４および後述する読み出し制御部６７は変換手段
５１に対応し、データ送信部６８およびボーレート制御
部６５はダウンロード手段５３に対応する。

【００３１】図３は、本実施形態の動作タイミングチャ
ートである。以下、図２および図３を参照して請求項
１、２、４に記載の発明に対応した本実施形態の動作を
説明する。なお、以下では、簡単のため、ＥＥＰＲＯＭ
７４の記憶領域の全てが予め消去されていると仮定す
る。

【００３２】ローディング制御回路６１が図示されない
コネクタを介してマイクロプロセッサ７１およびバス７
６に接続され、かつ各部に駆動電力が供給されたときに
は、そのローディング制御回路６１では、プロセッサイ
ンターフェース部６６は、同様に図示されない初期設定
回路が行う制御の下でそのマイクロプロセッサにアクテ
ィブな停止信号とリセット信号とを与える（図３(1))。
マイクロプロセッサ７１は、これらの信号がそれぞれ上
述したＨＡＬＴ端子とＲＥＳＥＴ端子とに与えられるの
で、一切のプログラムの実行を保留すると共に、バス７
６に対しては、ＥＥＰＲＯＭ７４、ＲＡＭ７５および周
辺回路７２の何れにもアクセスを行わない状態を維持す
る。

【００３３】一方、パーソナルコンピュータ７８では、
ＥＥＰＲＯＭ７４にローディングすべきロードモジュー
ルが予め生成され、操作者が与える操作に応じてそのロ
ードモジュールの内容を上述したシリアルポートに順次
送出する。なお、以下では、このようなロードモジュー
ルの形式については、簡単のため、改行コードで区切ら
れたアルファニューメリックコードの列からなるレコー
ドの集合からなり、かつ個々のレコードは、１６進数を
示す文字列の集合からなるデータフィールドと、そのデ
ータフィールドに示される１６進数の桁の半分の値を１
６進数で表す文字列からなる一定語長の語長フィールド
と、このようなデータフィールドに含まれる情報の種別
を１６進数で表す文字列（例えば、「０１」はオフセッ
トアドレスを示し、「０２」はセグメントアドレスを示
し、「０３」は隣接する記憶領域に格納されるべき機械
語の列を示し、「０４」は最終レコードを示す。）から
なる一定語長の種別フィールドとを含み、かつ先頭から
種別フィールド、語長フィールドおよびデータフィール
ドの順に配置されてなると仮定する。

【００３４】また、以下では、これらのフィールドに含
まれる文字で示される１６進数の値を単に「値」とい
う。データ受信部６２には、図４に示すように、上述し
た文字列をバイト毎に示す情報と、その情報の先頭と末
尾とに付加された１ビットのスタートビットとストップ
ビットとからなる直列信号が与えられる。

【００３５】ローディング制御回路６１では、データ受
信部６２は、データ線の論理値がハイレベルからローレ
ベルに変化するタイミングを監視し、そのタイミングを
ボーレート制御部６５に通知する。ボーレート制御部６
５は、予め決められたボーレートＢの逆数Ｔ（＝１／
Ｂ）の１．５倍の値に等しい時間に渡ってそのタイミン
グから遅延した時点（図４(1))を起点として、その点か
ら周期がＴに等しいクロックを８周期に渡って生成する
（図４(2))。データ受信部６２は、そのクロックの前縁
のタイミングでデータ線を介して与えられる各ビットの
論理値をサンプリングし、かつ直−並列変換することに
よりバイト単位に内蔵されたＦＩＦＯ（図示されな
い。）に順次蓄積する。

【００３６】さらに、ボーレート制御部６５は、このよ
うなクロックを８分周することにより上述したバイト単
位に同期したクロック（以下、「バイトクロック」とい
う。）を生成する。データ受信部６２は、そのバイトク
ロックに同期し、かつ書き込み制御部６３、アドレス設
定部６４およびプロセッサインターフェース部６６との
タイミング関係に基づいて予め決められたタイミング
に、上述したようにＦＩＦＯに蓄積されているバイトを
読み出す。

【００３７】アドレス設定部６４は、このようにしてデ
ータ受信部６２から読み出された各バイトを取り込んで
既述のロードモジュールの形式の下で種別フィールドの
値を取得し、その値が「０１」または「０２」である場
合には、それぞれその種別フィールドに後続するデータ
フィールドの値をオフセットアドレスとセグメントアド
レスとして取得し、かつこれらのアドレスに基づいて内
蔵するアドレスカウンタを更新する。

【００３８】さらに、アドレス設定部６４は、種別フィ
ールドの値が「０３」または「０４」である場合には、
その種別フィールドに後続するデータフィールドに含ま
れるバイトの数を計数し、かつバス７６の幅に等しいバ
イト数が計数される度に上述したアドレスカウンタの値
をインクリメントする。一方、書き込み制御部６３は、
同様にしてデータ受信部６２から読み出された各バイト
を取り込んで上述した形式の下で種別フィールドの値を
取得し、その値が「０３」または「０４」である場合に
は、その種別フィールドに後続するデータフィールドの
内容を機械語として識別する。さらに、書き込み制御部
６３は、このようにして機械語として識別したデータフ
ィールドの内容をパックすることによりバス７６の幅に
等しいワードを順次生成し、これらのワードを上述した
バイトクロックに同期してワード単位に書き込みのタイ
ミングを与える書き込み制御信号ＷＥと共にバス７６に
出力する（図３(2))。

【００３９】また、アドレス設定部６４は、このような
書き込み制御部６３の動作と並行して上述したアドレス
カウンタに格納されたアドレスをバス７６に出力する
（図３(3))。さらに、書き込み制御部６３（または、ア
ドレス設定部６４）は、上述した種別フィールドの値が
「０４」である場合には、その種別フィールドに後続す
る語長フィールドの値をプロセッサインターフェース部
６６に与える。

【００４０】プロセッサインターフェース部６６は、そ
の値に等しい数に渡ってボーレート制御部６５から後続
するバイトクロックが与えられたときに、上述した停止
信号とリセット信号とのレベルを非アクティブなレベル
に設定する（図３(4))。したがって、マイクロプロセッ
サ７１は、ＥＥＰＲＯＭ７４に格納された機械語の内、
そのマイクロプロセッサに固有の特定のアドレスで示さ
れる記憶領域に格納された命令語から順に実行し（図３
(5))、その実行の過程において適宜ＲＡＭ７５に対して
アクセスしたり、周辺回路７２を制御することにより、
パーソナルコンピュータ７８によって生成されたロード
モジュールの内容で規定される所定の機能を実現する。

【００４１】このように本実施形態によれば、ＥＥＰＲ
ＯＭ７４には、ローディング制御回路６１はマイクロプ
ロセッサ７１が実行するソフトウエアを介することなく
ロードモジュールがローディングされる。したがって、
パーソナルコンピュータ７８によって生成されたロード
モジュールの形式が書き込み制御部６３およびアドレス
設定部６４によって識別可能であり、かつパーソナルコ
ンピュータ７８と対向してローディング制御回路６１と
の間に形成された通信リンクの形式（手順およびその手
順の有無を含む。）にデータ受信部６２が適応する限
り、マイクロプロセッサ７１、ＥＥＰＲＯＭ７４、ＲＡ
Ｍ７５および周辺回路７２のハードウエアの構成と、こ
れらのＩＯアドレス空間およびメモリアドレス空間にお
ける配置との如何にかかわらず、所望のロードモジュー
ルがＥＥＰＲＯＭ７４に確実にローディングされる。

【００４２】また、本実施形態では、このようなローデ
ィングが行われる期間にはマイクロプロセッサ６１は連
続してリセットされるので、そのマイクロプロセッサが
暴走状態に陥っているときにも確実にローディングが開
始され、開発や運用の過程における調整や保守の作業効
率が高められる。さらに、本実施形態では、ローディン
グの対象となる主記憶については、ＥＥＰＲＯＭ７４の
ようにアクセスタイムが大きい素子で構成されたものに
限定されず、例えば、高速のＤＲＡＭその他であっても
よい。したがって、マイクロプロセッサを搭載した電子
機器については、設計の自由度が高められると共に、ロ
ーディング速度が高められ、かつ低廉化される。

【００４３】以下、図２〜図４を参照して請求項３に記
載の発明に対応した本実施形態の動作を説明する。本実
施形態は、パーソナルコンピュータ７８からローディン
グ制御回路６１にロードモジュールを伝送するために、
非同期式に代えて同期式のシリアル伝送方式が適用され
る。

【００４４】ローディング制御回路６１では、データ受
信部６２は、上述したロードモジュールの伝送に先行し
てデータ線を介して受信される既知の同期キャラクタの
ビット列を一定の周期でサンプリングし、このような同
期キャラクタのパルス幅をその周期の倍数として計測す
る。さらに、データ受信部６２は、このような倍数と周
期の逆数との積に等しい周波数のクロックを生成すると
共に、上述した同期キャラクタとの同期をとることによ
り、周期が適用されたボーレートＢの逆数Ｔ（＝１／
Ｂ）に等しいクロックをフレーム毎に生成する。

【００４５】また、データ受信部６２は、そのクロック
に同期して上述した同期式のシリアル伝送方式に適応し
た受信処理を行うことにより、データ線を介して直列に
受信されたデータを直−並列変換し、かつ内蔵されたＦ
ＩＦＯ（図示されない。）にバイト単位に順次蓄積す
る。なお、このようなクロックに同期した書き込み制御
部６３、アドレス設定部６４、ボーレート制御部６５お
よびプロセッサインターフェース部６６の動作について
は、請求項１に記載の発明に対応した実施形態と同じで
あるから、ここではその説明を省略する。

【００４６】したがって、本実施形態によれば、パーソ
ナルコンピュータ７８からローディング制御回路６１に
ロードモジュールが伝送される伝送速度に柔軟に適応し
つつ、請求項１に記載の発明に対応した実施形態と同様
にして、マイクロプロセッサ７１が実行するソフトウエ
アを介することなくＥＥＰＲＯＭ７４にロードモジュー
ルが確実にローディングされる。

【００４７】なお、本実施形態では、同期式のシリアル
伝送方式が適用されているが、本発明はこのような構成
に限定されず、請求項１に記載の発明に対応した実施形
態と同様にして非同期式のシリアル伝送方式が適用され
た場合には、スタートビットの直後に伝送されるビット
の論理値がそのスタートビットの論理値と反対の論理値
をとることと、そのビットにかわるビット列が同様のに
反対の論理値をとるビットのビット番号（例えば、ロー
ドモジュールの各レコードの先頭に文字「：」が配置さ
れる場合には、その文字のアスキーコード（＝３Ａ）に
応じて「３」となる。）とが既知である場合には、この
ようなスタートビットを含むパルスのパルス幅を計測す
ることにより同様にしてクロックを生成することも可能
である。

【００４８】以下、図２〜図４を参照して請求項５、６
に記載の発明に対応した本実施形態について説明する。
本実施形態と請求項１に記載の発明に対応した実施形態
との構成の相違点は、ローディング制御回路６１の構成
にある。ローディング制御回路６１では、読み出し制御
部６７とデータ送信部６８とが備えられ、その読み出し
制御部６７の入力にはバス７６が接続される。読み出し
制御部６７の出力は、データ送信部６８と、伝送方向が
上述したデータ線の反対であるデータ線（以下、「下り
のデータ線」という。）とを介してパーソナルコンピュ
ータ７８のシリアルポートに接続される。アドレス設定
部６４のクロック出力は読み出し制御部６７のクロック
入力に接続され、ボーレート制御部６５の第五の出力は
データ送信部６８のクロック入力に接続される。アドレ
ス設定部６４のバスクロック入力には、バス７６からバ
スクロックが与えられる。

【００４９】このような構成の実施形態では、パーソナ
ルコンピュータ７８は、信号線を介して先頭アドレスお
よびバイト数を含むコマンドをローディング制御回路６
１に向けて送出する。なお、以下では、このようなコマ
ンドについては、簡単のため、形式が上述したロードモ
ジュールの形式に準じ、かつ「０５」の値をとる種別フ
ィールド、バイト数を含む語長フィールドおよび先頭ア
ドレスを含むデータフィールドからなると仮定する。

【００５０】アドレス設定部６４は、このように種別フ
ィールドの値が「０５」であるレコードがデータ受信部
６２を介して与えられると、データフィールドに含まれ
る先頭アドレスをアドレスカウンタに設定し、かつバス
７６から与えられるバスクロックに同期してそのアドレ
スを順次インクリメントする。また、アドレス設定部６
４はこのようなバスクロックを読み出し制御部６７にも
供給し、読み出し制御部６７は、そのバスクロックに同
期して上述したアドレスカウンタからバス７６に与えら
れるアドレスで示されるＥＥＰＲＯＭ７４の記憶領域に
ついて、その内容として格納された機械語を順次取り込
んで蓄積する。

【００５１】さらに、読み出し制御部６７は、このよう
にして蓄積された機械語を所定の語長単位に分割しつつ
上述したロードモジュールと同じ形式のアップロードモ
ジュールに変換する。データ送信部６８は、データ送信
部６８から与えられるクロックとの同期をとりつつ、非
同期式あるいは同期式のシリアル伝送方式に基づいてこ
のようなアップロードモジュールをパーソナルコンピュ
ータ７８に向けて送出する。

【００５２】パーソナルコンピュータ７８は、このよう
なアップロードモジュールを受信して外部記憶や主記憶
に蓄積し、所定の処理を施す。このように本実施形態に
よれば、マイクロプロセッサ７１が実行するソフトウエ
アを介することなく、ＥＥＰＲＯＭ７４に格納されてい
るロードモジュールの内容が確実にパーソナルコンピュ
ータ７８に転送されるので、そのロードモジュールにつ
いて、正否判断、解析その他の処理を効率的に行える環
境が確保される。

【００５３】なお、上述した実施形態では、ダウンロー
ドモジュールの形式がロードモジュールと同じ形式とな
っているが、本発明はこのような形式に限定されず、デ
ータ送信部６８とパーソナルコンピュータ７８との間に
形成される通信リンクと、その通信リンクに適用された
伝送方式の下で確実に伝送されるならば、如何なる形式
が適用されてもよく、その通信リンクがトランスパレン
トである場合にはバイナリの機械語を直接伝送すること
も可能である。

【００５４】また、上述した各実施形態では、単一の形
式のロードモジュールが適用されているが、本発明はこ
のような単一の形式には限定されず、複数の形式の内、
選択されるべき形式が予め指定される場合には、例え
ば、データ受信部６２、書き込み制御部６３およびアド
レス設定部６４を各形式に適応したものとの差し替えで
きる構成としたり、これらの動作モードを所望の形式に
適応して可変できる構成としてもよい。

【００５５】さらに、上述した各実施形態では、ローデ
ィングが行われる期間に停止信号とリセット信号とが与
えられてマイクロプロセッサ７１によるバス７６へのア
クセス規制されているが、本発明はこのような構成に限
定されず、例えば、ローディングの期間にそのマイクロ
プロセッサにホールド信号を与えたりバススイッチを介
して両者間の結合を遮断してもよい。

【００５６】また、上述した各実施形態では、マイクロ
プロセッサ７１はローディングに際してリセットされる
ために命令の実行を中断するが、本発明はこのような構
成に限定されず、ローディングの期間に主記憶（ＥＥＰ
ＲＯＭ７４またはＲＡＭ７５）に対してアクセスしない
ことが保証される場合には、マイクロプロセッサが行う
命令の実行を規制せず、バス調停を行うことにより書き
込み制御部６３がバス７６の獲得権を取得することもで
きる。

【００５７】さらに、マイクロプロセッサ７１がスタテ
ィックな素子のみから構成される場合には、そのマイク
ロプロセッサに対するクロックの供給を阻止することも
可能である。

【００５８】また、上述した各実施形態では、ローディ
ングの完了時にマイクロプロセッサ７１に命令の実行を
指令するためにそのマイクロプロセッサに対するリセッ
ト信号の供給が解除されているが、本発明はこのような
構成に限定されず、例えば、マイクロプロセッサ７１に
対して割り込み信号を与えたり、リセット信号に代えて
与えられていたホールド信号を非アクティブなレベルに
設定し、バス７６を介してマイクロプロセッサ７１に被
フェッチ命令として所望の命令（ソフトウエア割り込み
命令等）を与えることもできる。

【００５９】さらに、上述した各実施形態では、ＥＥＰ
ＲＯＭ７４の記憶領域がローディングやダウンローディ
ングの対象となっているが、本発明は、このような記憶
領域に限定されず、バス７６の上に配置されて所定のア
ドレス空間が割り付けられたものであれば、例えば、バ
ッテリーでバックアップされたメモリの記憶領域であっ
てもよく、駆動電力が絶えず供給されることが保証され
る機器については、ＤＲＡＭのように読み書き可能なメ
モリのように如何なるデバイスで構成されたメモリの記
憶領域にも適用可能である。

【００６０】また、上述した各実施形態では、ローディ
ング制御回路６１が全てがディスクリートなデバイスか
らなるハードウエアとして構成されているが、本発明は
このような構成に限定されず、バス７６に対するマイク
ロプロセッサ７１のアクセスが規制された状態でＥＥＰ
ＲＯＭ７４に直接書き込みが行われるならば、そのロー
ディング制御回路の構成要素の一部または全てがマイク
ロプロセッサ７１と別体のマイクロプロセッサで置き換
えられたり、ＬＳＩ化されてもよい。

【００６１】さらに、上述した各実施形態では、データ
受信部６２にＦＩＦＯが備えられているが、書き込み制
御部６３およびアドレス設定部６４とのタイミング関係
に支障がない場合にはこのようなＦＩＦＯを含まない構
成とすることも可能であり、反対にそのタイミング関係
を調整するためにこれらの構成要素に適宜ＦＩＦＯを内
蔵する構成とすることもできる。

【００６２】また、上述した各実施形態では、ローディ
ングの完了と共に、マイクロプロセッサ７１に与えられ
ていたリセット信号および停止信号が解除され、そのロ
ーディングに応じて更新されたプログラムの実行が開始
されているが、本発明はこのような構成に限定されず、
例えば、活線を介して本発明にかかわるローディング制
御回路６１が着脱可能であったり、そのローディング制
御回路とバス７６との結合が粗である場合には、両者間
の接続が絶たれるまでこのような解除を保留する構成と
することもできる。

【００６３】さらに、上述した各実施形態では、データ
受信部６２およびデータ送信部６８とパーソナルコンピ
ュータ７８との間がＥＩＡの規格ＲＳ−２３２Ｃに準拠
した通信リンクを介して接続されているが、本発明はこ
のような規格に代わるＲＳ−４２２、４２３、４８５そ
の他の規格に準拠した通信リンクを適用してよく、かつ
ロードモジュールが予め格納されるメモリが一体化され
る場合にはこのような通信リンクを含まずに構成するこ
とも可能である。

【００６４】また、上述した各実施形態では、ＥＥＰＲ
ＯＭ７４やＲＡＭ７５がバス７６を介してマイクロプロ
セッサ７１に接続されているが、本発明は、このような
構成の電子機器に限定されず、例えば、マイクロプロセ
ッサと共に一体化されて外部端子から直接アクセス可能
な主記憶を有するワンチップマイコンが搭載された電子
機器にも同様にして適用可能である。

【００６５】

【発明の効果】上述したように請求項１、２に記載の発
明では、主記憶にアクセスすべきプロセッサを介さずに
その主記憶に対するローディングが外部から直接行われ
るので、このような主記憶に対して書き込み制御手段が
確実にアクセスできる限り、多様な電子機器について、
主記憶とプロセッサとが共に実装された状態で仕様やハ
ードウエアの構成に適応したプログラムのインストレー
ションが確実に行われる。

【００６６】請求項３に記載の発明では、記憶手段が通
信リンクを介して接続されたデータ端末装置に備えられ
た場合に、その通信リンクの多様な伝送速度に適応しつ
つロードモジュールが書き込み制御手段に確実に与えら
れる。請求項４に記載の発明では、ローディングの完了
と共にそのローディングによって与えられたプログラム
の実行が自動的に行われるので、プログラムのインスト
レーションや更新に応じた動作の確認や評価を効率的に
行うことが可能となる。

【００６７】請求項５に記載の発明では、主記憶に格納
されているプログラムの記憶手段に対するダウンロード
が自動的に行われるので、先行してインストールされて
いたプログラムの正規性の判別を含むソフトウエアのメ
インテナンスについて、効率化がはかられる。請求項６
に記載の発明では、記憶手段が通信リンクを介して接続
されたデータ端末装置に備えられた場合においても、主
記憶に格納されているプログラムの記憶手段に対するダ
ウンロートが確実に行われる。

【００６８】したがって、これらの発明が適用された電
子機器については、他品種少量生産や受注生産に対して
柔軟に適応しつつ生産に要するコストが削減され、かつ
信頼性および品質の向上がはかられると共に、仕様や性
能を決定するソフトウエアの管理や更新を容易にかつ確
実に行うことが可能となる。

【図面の簡単な説明】

【図１】請求項１〜６に記載の発明の原理ブロック図で
ある。

【図２】請求項１〜６に記載の発明に対応した実施形態
を示す図である。

【図３】本実施形態の動作タイミングチャートである。

【図４】データ線を介して伝送される信号の波形を示す
図である。

【図５】マイクロプロセッサが実装された電子機器の構
成例を示す図である。

【符号の説明】

１１ 記憶手段 １３，２１ アクセス規制手段 １５ 書き込み制御手段 ３１ 通信リンク ４１ 起動制御手段 ５１ 変換手段 ５３ ダウンロード手段 ６１ ローディング制御回路 ６２ データ受信部 ６３ 書き込み制御部 ６４ アドレス設定部 ６５ ボーレート制御部 ６６ プロセッサインターフェース部 ６７ 読み出し制御部 ６８ データ送信部 ７１ マイクロプロセッサ（ＣＰＵ） ７２ 周辺回路 ７３ ＰＲＯＭ ７４ ＥＥＰＲＯＭ ７５ ＲＡＭ ７６ バス ７７ デバッグポート ７８ パーソナルコンピュータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電子機器に実装されたプロセッサが実行
   すべきプログラムである機械語の集合を含むロードモジ
   ュールを予め記憶する記憶手段と、 前記プロセッサにそのプロセッサの主記憶に対するアク
   セスの禁止を要求するアクセス規制手段と、 前記記憶手段に記憶されたロードモジュールを順次読み
   出し、そのロードモジュールの形式に基づくアドレシン
   グの下で前記主記憶に前記機械語の集合を書き込む書き
   込み制御手段とを備えたことを特徴とするローディング
   装置。
2. 【請求項２】 電子機器に実装されたプロセッサが実行
   すべきプログラムである機械語の集合を含むロードモジ
   ュールを予め記憶する記憶手段と、 前記プロセッサとそのプロセッサの主記憶との接続を絶
   つアクセス規制手段と、 前記記憶手段に記憶されたロードモジュールを順次読み
   出し、そのロードモジュールの形式に基づくアドレシン
   グの下で前記主記憶に前記機械語の集合を書き込む書き
   込み制御手段とを備えたことを特徴とするローディング
   装置。
3. 【請求項３】 請求項１または請求項２に記載のローデ
   ィング装置において、 記憶手段と書き込み制御手段との間に形成され、かつ調
   歩同期通信方式、キャラクタ同期通信方式およびフレー
   ム同期通信方式の何れかが適用された通信リンクを備
   え、 前記書き込み制御手段には、 ロードモジュールの先頭に含まれてアドレスおよび機械
   語以外を示す既知の情報と、その先頭に前記調歩同期通
   信方式の下で付加されるスタートビットとからなるビッ
   ト列と、前記キャラクタ同期通信方式または前記フレー
   ム同期通信方式の下でそのロードモジュールの先頭に付
   加される既知の符号のビット列との何れかについて、パ
   ルス幅を計測すると共に、語長に対するそのパルス幅の
   商で与えられるビットレートを適用して前記通信リンク
   とのインタフェースをとる手段を含むことを特徴とする
   ローディング装置。
4. 【請求項４】 請求項１ないし請求項３の何れか１項に
   記載のローディング装置において、 書き込み制御手段には、 ロードモジュールの形式に基づいてそのロードモジュー
   ルの末尾を識別し、主記憶に対する機械語の全ての書き
   込みが完了したことを検出する手段を含み、 前記書き込み制御手段によって検出された書き込みの完
   了の時点にアクセス規制手段を無効化する起動制御手段
   を備えたことを特徴とするローディング装置。
5. 【請求項５】 請求項１、２、４の何れか１項に記載の
   ローディング装置において、 主記憶に記憶された情報を順次読み出してロードモジュ
   ールと同じ形式の情報列を生成する変換手段と、 前記変換手段によって生成された情報列を記憶手段に格
   納するダウンロード手段とを備えたことを特徴とするロ
   ーディング装置。
6. 【請求項６】 請求項５に記載のローディング装置にお
   いて、 ダウンロード手段と記憶手段との間に形成され、かつ調
   歩同期通信方式、キャラクタ同期通信方式およびフレー
   ム同期通信方式の何れかが適用された通信リンクを備え
   たことを特徴とするローディング装置。