JPH09307790A - Display device - Google Patents
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- JPH09307790A JPH09307790A JP8117303A JP11730396A JPH09307790A JP H09307790 A JPH09307790 A JP H09307790A JP 8117303 A JP8117303 A JP 8117303A JP 11730396 A JP11730396 A JP 11730396A JP H09307790 A JPH09307790 A JP H09307790A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はディスプレイ装置に
関する。TECHNICAL FIELD The present invention relates to a display device.
【０００２】[0002]
【従来の技術】本発明の従来例のディスプレイ装置の構
成を図８に示す。2. Description of the Related Art FIG. 8 shows the configuration of a conventional display device of the present invention.
【０００３】同図で、１は映像信号入力端子、２は水平
及び、垂直同期信号の入力端子、４はビデオプリアン
プ、５はビデオ出力アンプ、６はコンデンサ、７はシン
クチップクランプ回路、８はブラウン管（以下、ＣＲＴ
と略す。）、９はタイミング信号発生回路、１０は偏向
回路、１２はドライブ電圧の入力端子、１６はブランキ
ングパルス挿入回路、１７はブライト電圧の入力端子で
ある。In the figure, 1 is a video signal input terminal, 2 is input terminals for horizontal and vertical synchronizing signals, 4 is a video preamplifier, 5 is a video output amplifier, 6 is a capacitor, 7 is a sync tip clamp circuit, and 8 is CRT (hereinafter, CRT)
Abbreviated. ), 9 is a timing signal generation circuit, 10 is a deflection circuit, 12 is a drive voltage input terminal, 16 is a blanking pulse insertion circuit, and 17 is a bright voltage input terminal.
【０００４】図９は図８に示した従来例の各部の出力波
形図であり、（ａ）はタイミング信号発生回路の出力信
号、（ｂ）は入力映像信号、（ｃ）はビデオプリアンプ
４の出力映像信号、（ｄ）はブランキングパルス挿入回
路１５の出力信号、（ｅ）はシンクチップクランプ回路
７の出力信号、即ち、カソード波形である。以下、図８
及び、図９を参照しながら動作を説明する。尚、カラー
画像表示を行うには入力端子１，１２，１７，ビデオプ
リアンプ４、ビデオ出力アンプ５、コンデンサ６、シン
クチップクランプ回路７、ブランキングパルス挿入回路
１６は緑、赤、青（以下、Ｇ，Ｒ，Ｂと略す）の３チャ
ンネル必要であるが、説明の簡略化のため、１チャンネ
ルのみ図示する。FIG. 9 is an output waveform diagram of each part of the conventional example shown in FIG. 8, where (a) is the output signal of the timing signal generating circuit, (b) is the input video signal, and (c) is the video preamplifier 4. The output video signal, (d) is the output signal of the blanking pulse insertion circuit 15, and (e) is the output signal of the sync tip clamp circuit 7, that is, the cathode waveform. Hereinafter, FIG.
The operation will be described with reference to FIG. In order to display a color image, the input terminals 1, 12, 17, the video preamplifier 4, the video output amplifier 5, the capacitor 6, the sync tip clamp circuit 7, and the blanking pulse insertion circuit 16 are green, red, blue (hereinafter, Although three channels (abbreviated as G, R, B) are required, only one channel is shown for simplification of description.
【０００５】映像信号入力端子１には原色映像信号が入
力される。ドライブ電圧の入力端子ビデオプリアンプ４
はドライブ電圧の入力端子１２に入力された電圧に基づ
いて、映像信号入力端子１に入力された映像信号を増幅
する。ビデオプリアンプ４のゲインをＡ1 とすれば出力
映像信号の振幅は図９（ｃ）に示すようにＡ1 ・ｖiと
なる。一方、タイミング信号発生回路９は入力端子２か
ら入力された水平同期信号を基に入力映像信号のブラン
キング期間を検出し、図９（ａ）に示すブランキングパ
ルスを発生し、ブランキングパルス挿入回路１５に供給
する。A primary color video signal is input to the video signal input terminal 1. Drive voltage input terminal Video preamplifier 4
Amplifies the video signal input to the video signal input terminal 1 based on the drive voltage input to the input terminal 12. If the gain of the video preamplifier 4 is A 1 , the amplitude of the output video signal is A 1 · v i as shown in FIG. 9C. On the other hand, the timing signal generation circuit 9 detects the blanking period of the input video signal based on the horizontal synchronizing signal input from the input terminal 2, generates the blanking pulse shown in FIG. 9A, and inserts the blanking pulse. Supply to the circuit 15.
【０００６】ブランキングパルス挿入回路１５は前記タ
イミング信号発生回路９の出力信号に従って、図９
（ｄ）に示すようにビデオプリアンプ４の出力映像信号
のブランキング期間にブランキングパルスを挿入する。
ビデオ出力アンプ５はブランキングパルス挿入回路１５
の出力信号をＣＲＴ８のカソードが駆動できるように増
幅し、出力する。ビデオ出力アンプ５のゲインをＡ2 と
すれば出力信号の振幅はＡ1・Ａ2・ｖi となる。コンデ
ンサ６はビデオ出力アンプ５の出力信号の直流分を除去
する。シンクチップクランプ回路７はブライト電圧の入
力端子１７に入力された電圧に基づいて、図９（ｅ）に
示すように映像信号に挿入されているブランキングパル
スの先端をある一定電圧に固定し、ＣＲＴ８のカソード
に供給する。但し、図９（ｅ）で、Ｅkco ：カソードカ
ットオフ電圧、Ｅd ：ドライブ電圧、ＶBRT:ブライト電
圧。The blanking pulse insertion circuit 15 operates in accordance with the output signal of the timing signal generation circuit 9 shown in FIG.
As shown in (d), a blanking pulse is inserted in the blanking period of the output video signal of the video preamplifier 4.
The video output amplifier 5 is a blanking pulse insertion circuit 15
The output signal of is amplified and output so that the cathode of the CRT 8 can be driven. The gain of video output amplifier 5 amplitude A 2 Tosureba output signal becomes A 1 · A 2 · v i . The capacitor 6 removes the DC component of the output signal of the video output amplifier 5. The sync tip clamp circuit 7 fixes the tip of the blanking pulse inserted in the video signal to a certain constant voltage based on the voltage input to the bright voltage input terminal 17, as shown in FIG. Supply to the cathode of CRT8. However, in FIG. 9E , E kco : cathode cutoff voltage, E d : drive voltage, V BRT : bright voltage.
【０００７】偏向回路１０は入力端子２から入力された
水平及び、垂直同期信号に従って、ＣＲＴ８を偏向する
ことにより、入力端子２から入力された映像信号をＣＲ
Ｔ８に表示する。The deflection circuit 10 deflects the CRT 8 in accordance with the horizontal and vertical synchronization signals input from the input terminal 2 to CR the video signal input from the input terminal 2.
Display at T8.
【０００８】以上説明したように各回路ブロックが動作
することにより、ＣＲＴ８はＧ，Ｒ，Ｂの各ドライブ電
圧に応じた輝度及び、ホワイトバランス、さらに、映像
信号周波数で画像表示を行う。By operating each circuit block as described above, the CRT 8 displays an image at the brightness and white balance according to each drive voltage of G, R, and B, and further at the video signal frequency.
【０００９】のようなディスプレイ装置の例は実公平７
−３７４０９号公報に明示されている。An example of a display device such as
-37409 publication.
【００１０】[0010]
【発明が解決しようとする課題】ディスプレイ装置のホ
ワイトバランスを一定に保つにはカソードでのＧ，Ｒ，
Ｂのドライブ電圧の比を常に一定に保たねばならない。
ドライブ電圧はカソードにおけるＥkco からの振幅であ
る。ここで、従来例のＧ，Ｒ，Ｂのドライブ電圧をそれ
ぞれＥdG，ＥdR，ＥdBとすると各色のドライブ電圧はＥ
dG＝Ａ1・Ａ2・ｖiG＋ＶBRT，ＥdR＝Ａ1・Ａ2・ｖiR＋
ＶBRT，ＥdB＝Ａ1・Ａ2・ｖiB＋ＶBRT但し、ｖiG，
ｖiR，ｖiBはそれぞれＧ，Ｒ，Ｂの入力映像信号振幅と
なる。即ち、映像信号成分はビデオプリアンプ４、ビデ
オ出力アンプ５で増幅されるのに対し、ブライト電圧は
カソードで加算される構成である。従って、ＶBRTが変
化するとＧ，Ｒ，Ｂのドライブ電圧の比が変化するた
め、ホワイトバランスが変化するといった問題があっ
た。To keep the white balance of the display device constant, G, R, and
The ratio of the B drive voltage must be kept constant at all times.
The drive voltage is the amplitude from E kco at the cathode. Here, assuming that the G, R, and B drive voltages of the conventional example are E dG , E dR , and E dB , the drive voltage of each color is E.
dG = A 1 · A 2 · vi g + V BRT , E dR = A 1 · A 2 · vi r +
V BRT , E dB = A 1 · A 2 · v iB + V BRT where v iG ,
v iR and v iB are the input video signal amplitudes of G, R and B, respectively. That is, the video signal component is amplified by the video preamplifier 4 and the video output amplifier 5, while the bright voltage is added at the cathode. Therefore, when V BRT changes, the ratio of the G, R, and B drive voltages changes, which causes a problem that the white balance changes.
【００１１】[0011]
【課題を解決するための手段】入力された同期信号から
映像信号のブランキング期間を検出し、タイミング信号
を発生するタイミング信号発生回路と、前記タイミング
信号発生回路に指示されるタイミングで入力された緑、
赤、青の原色映像信号のブランキング期間にパルスを挿
入するパルス挿入回路と、前記パルス挿入回路の出力信
号を増幅するアンプと、前記アンプの出力信号の直流分
を除去するコンデンサと、前記コンデンサを通過した映
像信号の中で、前記パルス挿入回路で挿入したパルスの
先端をある一定電圧に固定するクランプ回路と、前記ク
ランプ回路の出力信号がカソードに入力されるブラウン
管と、入力された水平同期信号と垂直同期信号に基づい
て前記ブラウン管の電子ビームを偏向する偏向回路を有
するディスプレイ装置で、前記パルス挿入回路で挿入す
るパルスの振幅を制御する手段を設ける。A timing signal generating circuit for detecting a blanking period of a video signal from an input synchronizing signal and generating a timing signal, and a timing signal generating circuit input at a timing instructed by the timing signal generating circuit. Green,
A pulse insertion circuit that inserts a pulse in the blanking period of the red and blue primary color video signals, an amplifier that amplifies the output signal of the pulse insertion circuit, a capacitor that removes the DC component of the output signal of the amplifier, and the capacitor. In the video signal that has passed through, the clamp circuit that fixes the tip of the pulse inserted by the pulse insertion circuit to a certain voltage, the cathode ray tube whose output signal from the clamp circuit is input to the cathode, and the horizontal synchronization input A display device having a deflection circuit for deflecting the electron beam of the cathode ray tube based on a signal and a vertical synchronizing signal is provided with means for controlling the amplitude of the pulse inserted by the pulse insertion circuit.
【００１２】[0012]
【発明の実施の形態】本発明の第１実施例のディスプレ
イ装置の構成を示すブロック図を図１に示す。FIG. 1 is a block diagram showing the configuration of a display device according to a first embodiment of the present invention.
【００１３】３はブライトパルス挿入回路、１１はブラ
ンキングパルス発生回路である。本実施例のディスプレ
イ装置はビデオプリアンプ４とビデオ出力アンプ５の前
段にブライトパルス挿入回路を設け、ブライト電圧をパ
ルスの振幅として映像信号のブランキング期間に挿入
し、映像信号と同様に増幅する構成である点が図８の従
来例と異なる。Reference numeral 3 is a bright pulse insertion circuit, and 11 is a blanking pulse generation circuit. The display device of the present embodiment is provided with a bright pulse insertion circuit in front of the video preamplifier 4 and the video output amplifier 5, and a bright voltage is inserted as a pulse amplitude in the blanking period of the video signal to be amplified in the same manner as the video signal. 8 is different from the conventional example in FIG.
【００１４】図１の各ブロックの出力波形図を図２に示
す。図２で、（ａ）は第１のクランプパルス、（ｂ）は
第２のクランプパルス（ｃ）は入力映像信号、（ｄ）は
ブライトパルス挿入回路３の出力信号、（ｅ）はビデオ
プリアンプ４の出力映像信号、（ｆ）はシンクチップク
ランプ回路７の出力信号、即ち、カソード波形である。
以下、図１及び、図２を参照しながら動作を説明する。An output waveform diagram of each block in FIG. 1 is shown in FIG. In FIG. 2, (a) is the first clamp pulse, (b) is the second clamp pulse (c) is the input video signal, (d) is the output signal of the bright pulse insertion circuit 3, and (e) is the video preamplifier. 4 (f) is an output signal of the sync tip clamp circuit 7, that is, a cathode waveform.
The operation will be described below with reference to FIGS. 1 and 2.
【００１５】ブライトパルス挿入回路３で図２（ｄ）に
示すように振幅がｖi の入力映像信号に対して、ＶBRT
のブライトパルスを加算する。ビデオプリアンプ４は図
２（ｅ）に示すようにブライトパルスが挿入された映像
信号を増幅するため、ブライトパルスも入力映像信号と
等しくＡ1 倍に増幅する。同様にビデオ出力アンプ５で
も入力映像信号と等しくＡ2 倍に増幅する。In the bright pulse insertion circuit 3, as shown in FIG. 2D, V BRT is applied to the input video signal whose amplitude is v i.
Bright pulse of is added. Since the video preamplifier 4 amplifies the video signal in which the bright pulse is inserted as shown in FIG. 2E, the bright pulse is also amplified A 1 times as much as the input video signal. Similarly, the video output amplifier 5 amplifies the input video signal by A 2 times in the same manner.
【００１６】シンクチップクランプ回路７は図２（ｆ）
に示すようにコンデンサ６によって直流分を除去したビ
デオ出力アンプ５の出力信号のブライト電圧成分の先端
部分がＥkco と一致するように設定する。The sync tip clamp circuit 7 is shown in FIG.
As shown in, the leading end of the bright voltage component of the output signal of the video output amplifier 5 from which the direct current component has been removed by the capacitor 6 is set to match E kco .
【００１７】以上説明したように本発明のディスプレイ
装置の各ブロックが動作することにより、ＣＲＴ８のカ
ソードでのドライブ電圧は、ＥdG＝Ａ1・Ａ2・（ｖiG＋
ＶBR T），ＥdR＝Ａ1・Ａ2・（ｖiR＋ＶBRT），ＥdB＝Ａ
1・Ａ2・（ｖiB＋ＶBRT）となる。従って、ブライト電
圧が変化してもＧ，Ｒ，Ｂのドライブ電圧の比を常に一
定に保つことができるため、ホワイトバランスが変化す
ることはない。As described above, by operating each block of the display device of the present invention, the drive voltage at the cathode of the CRT 8 is E dG = A 1 · A 2 · (v iG +
V BR T), E dR = A 1 · A 2 · (v iR + V BRT), E dB = A
1 · A 2 · (v iB + V BRT ). Therefore, even if the bright voltage changes, the ratio of the G, R, and B drive voltages can always be kept constant, so that the white balance does not change.
【００１８】また、ブランキングパルス発生回路１１は
入力端子２から入力された水平及び、垂直同期信号から
ブランキングパルスを発生してＣＲＴ８の第１グリッド
に供給する。これによって、ブランキング期間の映像信
号をマスクし、表示画像への悪影響を抑圧している。The blanking pulse generation circuit 11 also generates a blanking pulse from the horizontal and vertical synchronizing signals input from the input terminal 2 and supplies it to the first grid of the CRT 8. As a result, the video signal in the blanking period is masked and the adverse effect on the display image is suppressed.
【００１９】次に、ブライトパルス挿入回路３の構成例
を図３に示す。Next, a configuration example of the bright pulse insertion circuit 3 is shown in FIG.
【００２０】同図で、１００は電源電圧の入力端子、３
１８は第１のクランプパルスの入力端子、３１９は第２
のクランプパルスの入力端子、１は映像信号の入力端
子、３１１はコンデンサ、３１２，３１３は抵抗、３１
４，３１５はダイオード、３１６，３２０，３２１はト
ランジスタ、３２２，３２３は電圧源、３１７はブライ
トパルス挿入回路３の映像信号出力端子である。以下、
動作を説明する。In the figure, 100 is a power supply voltage input terminal, 3
18 is the input terminal of the first clamp pulse, 319 is the second
Clamp pulse input terminal, 1 is a video signal input terminal, 311 is a capacitor, 312, 313 are resistors, 31
4, 315 are diodes, 316, 320 and 321 are transistors, 322 and 323 are voltage sources, and 317 is a video signal output terminal of the bright pulse insertion circuit 3. Less than,
The operation will be described.
【００２１】入力端子１、コンデンサ３１１、抵抗３１
２、ダイオード３１４、入力端子３１８、トランジスタ
３２０、電圧源３２２は第１のクランプ回路を形成して
いる。コンデンサ３１１２がクランプコンデンサ、抵抗
３１２はその充電用の抵抗である。非クランプ期間には
トランジスタ３２０がカットオフ状態であるため、ダイ
オード３１４もカットオフ状態となり、コンデンサ３１
１に充電が行われる。Input terminal 1, capacitor 311, resistor 31
2, the diode 314, the input terminal 318, the transistor 320, and the voltage source 322 form a first clamp circuit. The capacitor 3112 is a clamp capacitor, and the resistor 312 is a resistor for charging the same. Since the transistor 320 is in the cutoff state during the non-clamping period, the diode 314 is also in the cutoff state, and the capacitor 31 is in the cutoff state.
1 is charged.
【００２２】次に、クランプ期間にはトランジスタ３２
０が飽和状態となるため、エミッタ電圧とコレクタ電圧
がほぼ等しくなる。このときダイオード３１４がオン
し、アノード側の電圧を一定電圧に固定することにより
クランプ動作が行われる。従って、タイミング信号発生
回路９から入力端子３１８に映像信号のペデスタルレベ
ルのタイミングに一致した図２（ａ）に示す第１のクラ
ンプパルスを入力することにより、ペデスタルクランプ
が可能となる。Next, in the clamp period, the transistor 32
Since 0 is saturated, the emitter voltage and the collector voltage are almost equal. At this time, the diode 314 is turned on, and the clamp operation is performed by fixing the voltage on the anode side to a constant voltage. Therefore, by inputting the first clamp pulse shown in FIG. 2A that coincides with the timing of the pedestal level of the video signal from the timing signal generation circuit 9 to the input terminal 318, the pedestal clamp can be performed.
【００２３】トランジスタ３１６、抵抗３１３はエミッ
タホロワのバッファを形成しており、ベース端子に入力
された映像信号をそのままエミッタ端子に出力する。ダ
イオード３１５、トランジスタ３２１、電圧源３２３は
第２のクランプ回路を形成している。入力端子３１９に
はタイミング信号発生回路９から第２のクランプパルス
が入力されており、第２のクランプパルスが”Ｈ”レベ
ルの期間の電圧を電圧源３２３によって設定する。以上
説明したように、回路を構成することにより、映像信号
のペデスタルレベルを固定し電圧源３２３の電圧値を変
化させることによって映像信号に挿入するブライトパル
スの振幅を変化させることができる。The transistor 316 and the resistor 313 form a buffer of an emitter follower, and the video signal input to the base terminal is output to the emitter terminal as it is. The diode 315, the transistor 321, and the voltage source 323 form a second clamp circuit. The second clamp pulse is input from the timing signal generation circuit 9 to the input terminal 319, and the voltage source 323 sets the voltage during the "H" level period of the second clamp pulse. As described above, by configuring the circuit, the amplitude of the bright pulse inserted in the video signal can be changed by fixing the pedestal level of the video signal and changing the voltage value of the voltage source 323.
【００２４】タイミング信号発生回路９の構成例は図示
しないが、入力された水平同期信号を基にマルチバイブ
レータ等を用いてタイミング調整を施すことにより、作
成できる。Although a configuration example of the timing signal generation circuit 9 is not shown, it can be created by performing timing adjustment using a multivibrator or the like based on the input horizontal synchronizing signal.
【００２５】本実施例では図３に示したブライトパルス
挿入回路の構成例として、映像信号のペデスタルレベル
を固定し電圧源３２３の電圧値を変化させることによっ
て映像信号に挿入するブライトパルスの振幅を変化させ
る例を挙げて説明したが、これに限られるものではな
く、逆に電圧源３２３の電圧値を固定し、映像信号のペ
デスタルレベルを変化させる。In this embodiment, as the configuration example of the bright pulse insertion circuit shown in FIG. 3, the amplitude of the bright pulse to be inserted into the video signal is fixed by fixing the pedestal level of the video signal and changing the voltage value of the voltage source 323. Although an example of changing is described, the present invention is not limited to this, and conversely, the voltage value of the voltage source 323 is fixed and the pedestal level of the video signal is changed.
【００２６】本発明の第２実施例のディスプレイ装置の
構成を示すブロック図を図４に示す。FIG. 4 is a block diagram showing the configuration of the display device according to the second embodiment of the present invention.
【００２７】本実施例は、例えば、Ｇの映像信号に同期
信号が挿入さているシンクオンＧ等、映像信号のブラン
キング期間にペデスタルレベル以下の成分が存在する場
合、その部分を切り取る同期信号切取り回路１３を設け
た点が第１の実施例と異なる。以下、同期信号切取り回
路の構成例を図５に示し、動作を説明する。In the present embodiment, for example, when there is a component lower than the pedestal level in the blanking period of the video signal, such as Sync-on G in which the sync signal is inserted in the G video signal, the sync signal clipping circuit for clipping that portion. 13 is different from the first embodiment. The operation of the synchronizing signal cutout circuit will be described below with reference to FIG.
【００２８】図５で、１３０１，１３０２はコンデン
サ、１３０３〜１３０７は抵抗、１３０８〜１３１１は
トランジスタ、１３１２はダイオード、１３１３は本回
路の映像出力端子である。In FIG. 5, 1301 and 1302 are capacitors, 1303 to 1307 are resistors, 1308 to 1311 are transistors, 1312 is a diode, and 1313 is a video output terminal of this circuit.
【００２９】抵抗１３０３、コンデンサ１３０１、トラ
ンジスタ１３１０は第１の実施例のブライトパルス挿入
回路３と同じく、ペデスタルクランプ回路を形成してお
り、クランプ電圧はトランジスタ１３１１と抵抗１３０
４から成るエミッタホロワで決定している。今、抵抗１
３０６と抵抗１３０７の接続点の電圧をＶA とするとト
ランジスタ１３１１のエミッタ端子の電圧はトランジス
タ１３１１のＶBEだけ下がった電圧となる。The resistor 1303, the capacitor 1301, and the transistor 1310 form a pedestal clamp circuit as in the bright pulse insertion circuit 3 of the first embodiment, and the clamp voltage is the transistor 1311 and the resistor 130.
It is decided by the emitter follower consisting of 4. Resistance 1
When the voltage at the connection point between 306 and the resistor 1307 is V A , the voltage at the emitter terminal of the transistor 1311 is lowered by V BE of the transistor 1311.
【００３０】クランプ期間ではトランジスタ１３１０の
コレクタ電圧はトランジスタ１３１０のエミッタ電圧と
ほぼ等しくなる。トランジスタ１３１０とトランジスタ
１３１１のエミッタ端子は共通接続されているため、ト
ランジスタ１３１０のコレクタ電圧はＶA −ＶBEとな
る。During the clamp period, the collector voltage of the transistor 1310 becomes substantially equal to the emitter voltage of the transistor 1310. Since the emitter terminals of the transistor 1310 and the transistor 1311 are commonly connected, the collector voltage of the transistor 1310 becomes V A −V BE .
【００３１】トランジスタ１３０８、トランジスタ１３
０９、抵抗１３０５、ダイオード１３１２はクリップ回
路を形成している。回路の基本動作はトランジスタ１３
０８のエミッタ電圧がある一定電圧以上の場合はトラン
ジスタ１３０９及び、ダイオード１３１２はカットオフ
状態となり、トランジスタ１３０８のエミッタ波形がそ
のまま出力される。次に、トランジスタ１３０８のエミ
ッタ電圧がある一定電圧以下になると逆にトランジスタ
１３０８がカットオフ状態となり、トランジスタ１３０
９がオンしてトランジスタ１３０９のベースの直流電圧
が出力される。従って、トランジスタ１３０８のベース
波形のある一定電圧以下をクリップすることができる。Transistors 1308 and 13
09, the resistor 1305, and the diode 1312 form a clip circuit. The basic operation of the circuit is transistor 13
When the emitter voltage of 08 is higher than a certain voltage, the transistor 1309 and the diode 1312 are cut off, and the emitter waveform of the transistor 1308 is output as it is. Next, when the emitter voltage of the transistor 1308 becomes lower than a certain voltage, the transistor 1308 is cut off, and the transistor 130
9 is turned on, and the DC voltage at the base of the transistor 1309 is output. Therefore, the base waveform of the transistor 1308 can be clipped below a certain voltage.
【００３２】本実施例ではトランジスタ１３０８のベー
スで、映像信号のペデスタルレベルはＶA −ＶBEにクラ
ンプされているため、トランジスタ１３０８のエミッタ
ではさらにＶBEだけ下がるため、ＶA −２ＶBEとなる。
一方、トランジスタ１３０９はベース電圧がＶA に固定
されているため、エミッタ電圧はＶA −ＶBEとなってお
り、さらにダイオード１３１２のアノード−カソード間
の電圧をＶD とすれば、ダイオード１３１２のカソード
電圧はＶA −ＶBE−ＶD となる。ここで、ＶDはＶBEと
ほぼ等しいため、ダイオード１１１２のカソード電圧は
ＶA −２ＶBEとなる。これはトランジスタ１３０８のベ
ースにおける映像信号のペデスタルレベルの電圧に一致
している。従って、本同期信号切取り回路１３を適用す
れば入力された映像信号にペデスタルレベル以下の成分
があっても全て切り取ることができるため、本実施例の
ディスプレイ装置はシンクオンＧのようなあらかじめ同
期信号が挿入されている映像信号にも対応することがで
きる。[0032] In the present embodiment the base of the transistor 1308, since the pedestal level of the video signal is clamped to V A -V BE, for lowered by more V BE is the emitter of the transistor 1308, the V A -2 V BE .
On the other hand, since the base voltage of the transistor 1309 is fixed to V A , the emitter voltage is V A −V BE, and further, if the voltage between the anode and the cathode of the diode 1312 is V D , the cathode voltage is V a -V bE -V D. Here, since V D is almost equal to V BE , the cathode voltage of the diode 1112 is V A -2V BE . This corresponds to the pedestal level voltage of the video signal at the base of the transistor 1308. Therefore, if the synchronizing signal clipping circuit 13 is applied, even if the input video signal has components below the pedestal level, all of the components can be trimmed. It is also possible to support an inserted video signal.
【００３３】本発明の第３実施例のディスプレイ装置の
構成を示すブロック図を図６に示す。FIG. 6 is a block diagram showing the structure of the display device according to the third embodiment of the present invention.
【００３４】本実施例はビデオプリアンプ４の増幅機能
に加え、振幅調整，オンスクリーンディスプレイ（以
下、ＯＳＤと略す。）制御等の機能を有する汎用のビデ
オプリＩＣ１４を用いる点が第１の実施例と異なる。In this embodiment, a general-purpose video pre-IC 14 having a function of amplitude adjustment, on-screen display (hereinafter abbreviated as OSD) control and the like in addition to the amplification function of the video pre-amplifier 4 is used. Different from
【００３５】本発明のディスプレイ装置は上述したよう
に汎用のビデオプリＩＣ１４を用いても構成することが
できる。ビデオプリＩＣ１４としてはＧ，Ｒ，Ｂ３チャ
ンネル内蔵品も多く市販されているため、電気回路部の
基板面積の低減並びに、部品点数の削減による信頼性の
向上が期待できる。The display device of the present invention can be constructed by using the general-purpose video pre-IC 14 as described above. As the video pre-IC 14 has many G, R, B 3 channel built-in products on the market, it is expected that the circuit area of the electric circuit section is reduced and the reliability is improved by reducing the number of parts.
【００３６】本発明の第４実施例のディスプレイ装置の
構成を示すブロック図を図７に示す。FIG. 7 is a block diagram showing the structure of the display device according to the fourth embodiment of the present invention.
【００３７】本実施例はＣＰＵ１５を有する構成である
点が第３の実施例と異なる。This embodiment is different from the third embodiment in that it has a CPU 15.
【００３８】ＣＰＵ１５を有することにより入力映像信
号水平、垂直走査周波数の判別が可能となり、複数の周
波数の映像信号を表示することができる。さらに、ビデ
オプリＩＣ１４のＧ，Ｒ，Ｂのゲイン（ドライブ）をそ
れぞれ独立して調整できるため、色温度切り換え等も可
能になり、ユーザインターフェースを格段に向上するこ
とができる。Since the CPU 15 is provided, the horizontal and vertical scanning frequencies of the input video signal can be discriminated and the video signals of a plurality of frequencies can be displayed. Furthermore, since the G, R, and B gains (drives) of the video pre-IC 14 can be adjusted independently, color temperature switching and the like can be performed, and the user interface can be remarkably improved.
【００３９】[0039]
【発明の効果】本発明によればディスプレイ装置のブラ
イト電圧を変化させても常にホワイトバランスを一定に
保つことができる。According to the present invention, the white balance can always be kept constant even if the bright voltage of the display device is changed.
【図１】本発明によるディスプレイ装置の第１実施例を
示すブロック図。FIG. 1 is a block diagram showing a first embodiment of a display device according to the present invention.
【図２】本発明によるディスプレイ装置の第１実施例の
各ブロックの出力波形を示す波形図。FIG. 2 is a waveform diagram showing an output waveform of each block of the first embodiment of the display device according to the present invention.
【図３】本発明によるディスプレイ装置の第１実施例の
ブライトパルス挿入回路の構成例を示すブロック図。FIG. 3 is a block diagram showing a configuration example of a bright pulse insertion circuit of the first embodiment of the display device according to the present invention.
【図４】本発明によるディスプレイ装置の第２実施例を
示すブロック図。FIG. 4 is a block diagram showing a second embodiment of a display device according to the present invention.
【図５】本発明によるディスプレイ装置の第２実施例の
同期信号切取り回路の構成例を示すブロック図。FIG. 5 is a block diagram showing a configuration example of a sync signal clipping circuit of a second embodiment of a display device according to the present invention.
【図６】本発明によるディスプレイ装置の第３実施例を
示すブロック図。FIG. 6 is a block diagram showing a third embodiment of the display device according to the present invention.
【図７】本発明によるディスプレイ装置の第４実施例を
示すブロック図。FIG. 7 is a block diagram showing a fourth embodiment of the display device according to the present invention.
【図８】本発明によるディスプレイ装置の従来例を示す
ブロック図。FIG. 8 is a block diagram showing a conventional example of a display device according to the present invention.
【図９】本発明によるディスプレイ装置の従来例の各ブ
ロックの出力波形を示す波形図。FIG. 9 is a waveform diagram showing an output waveform of each block of a conventional example of the display device according to the present invention.
１…映像信号入力端子、 ２…水平及び、垂直同期信号の入力端子、 ３…パルス挿入回路、 ４…ビデオプリアンプ、 ５…ビデオ出力アンプ、 ６…コンデンサ、 ７…シンクチップクランプ回路、 ８…ＣＲＴ、 ９…タイミング信号発生回路、 １０…偏向回路、 １１…ブランキングパルス発生回路。 DESCRIPTION OF SYMBOLS 1 ... Video signal input terminal, 2 ... Horizontal and vertical synchronizing signal input terminal, 3 ... Pulse insertion circuit, 4 ... Video preamplifier, 5 ... Video output amplifier, 6 ... Capacitor, 7 ... Sync tip clamp circuit, 8 ... CRT , 9 ... Timing signal generating circuit, 10 ... Deflection circuit, 11 ... Blanking pulse generating circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 康則 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像情報メディア事業部内 (72)発明者 佐野 剛 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像情報メディア事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasunori Watanabe 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Hitachi, Ltd. Video Information Media Division (72) Inventor Go Sano 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Hitachi, Ltd. Video Information Media Division
Claims (4)
キング期間を検出し、タイミング信号を発生するタイミ
ング信号発生回路と、前記タイミング信号発生回路に指
示されるタイミングで入力された緑、赤、青の原色映像
信号のブランキング期間にパルスを挿入するパルス挿入
回路と、前記パルス挿入回路の出力信号を増幅するアン
プと、前記アンプの出力信号の直流分を除去するコンデ
ンサと、前記コンデンサを通過した映像信号の中で、前
記パルス挿入回路で挿入したパルスの先端をある一定電
圧に固定するクランプ回路と、前記クランプ回路の出力
信号がカソードに入力されるブラウン管と、入力された
水平同期信号と垂直同期信号に基づいて前記ブラウン管
の電子ビームを偏向する偏向回路を有するディスプレイ
装置において、前記パルス挿入回路で挿入するパルスの
振幅を制御する手段を設けたことを特徴とするディスプ
レイ装置。1. A timing signal generating circuit for detecting a blanking period of a video signal from an input synchronizing signal and generating a timing signal, and green, red input at a timing instructed by the timing signal generating circuit. A pulse insertion circuit that inserts a pulse in the blanking period of the blue primary color video signal, an amplifier that amplifies the output signal of the pulse insertion circuit, a capacitor that removes the direct current component of the output signal of the amplifier, and a capacitor that passes through the capacitor. In the video signal, a clamp circuit for fixing the tip of the pulse inserted by the pulse insertion circuit to a certain constant voltage, a cathode ray tube into which the output signal of the clamp circuit is input to the cathode, and an input horizontal synchronizing signal. In a display device having a deflection circuit for deflecting the electron beam of the cathode ray tube based on a vertical synchronization signal, Display apparatus is characterized by providing means for controlling the amplitude of the pulse to be inserted by the pulse insertion circuit.
前段に入力された緑、赤、青の原色映像信号のペデスタ
ルレベル以下の成分を除去する手段を設けたディスプレ
イ装置。2. A display device according to claim 1, further comprising means for removing components below the pedestal level of the green, red, and blue primary color video signals input to the preceding stage of the pulse insertion circuit.
入力された映像信号のペデスタルレベルを第１の電圧に
固定する第１のクランプ回路と、前記第１のクランプ回
路の出力映像信号のブランキング期間内の電圧を第１の
電圧とは異なる第２の電圧に固定する第２のクランプ回
路を有するディスプレイ装置。3. The pulse inserting circuit according to claim 1, wherein the pulse inserting circuit fixes a pedestal level of an input video signal to a first voltage, and a block of an output video signal of the first clamp circuit. A display device having a second clamp circuit for fixing a voltage within a ranking period to a second voltage different from the first voltage.
インを制御する手段を設けたディスプレイ装置。4. The display device according to claim 3, further comprising means for controlling a gain of the second amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117303A JPH09307790A (en) | 1996-05-13 | 1996-05-13 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117303A JPH09307790A (en) | 1996-05-13 | 1996-05-13 | Display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307790A true JPH09307790A (en) | 1997-11-28 |
Family
ID=14708421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117303A Pending JPH09307790A (en) | 1996-05-13 | 1996-05-13 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307790A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110809104A (en) * | 2018-08-06 | 2020-02-18 | 三星电子株式会社 | Image signal processor and electronic device including the same |
-
1996
- 1996-05-13 JP JP8117303A patent/JPH09307790A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110809104A (en) * | 2018-08-06 | 2020-02-18 | 三星电子株式会社 | Image signal processor and electronic device including the same |
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