JPH09259587A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】半導体メモリのメモリセルアレイの複数のセル
に共通に接続される電源配線および接地配線として拡散
層を使用し、各セルの動作特性の違いとかセル内部の記
憶ノード対のデータ保持特性の対称性の崩れなどを抑制
する。 【解決手段】データ記憶保持回路部１０ａおよびデータ
転送回路部１０ｂを備えた複数のメモリセル１０のアレ
イ１と、セルアレイの複数のセルと電源ノード２とを共
通に接続するように形成された拡散層配線からなる電源
配線１１と、セルアレイの複数のセルと接地ノード３と
を共通に接続するように形成された拡散層配線からなる
接地配線１２とを具備し、電源配線のうちの各セルに対
応する共通電源配線部、共通接地のうちの各セルに対応
する共通接地配線部および各セルにおける少なくとも一
つの構成要素のうちのいずれか１つがセル毎に異なる抵
抗値を持つことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに係
り、特に半導体メモリのセルアレイの各セルに共通に接
続される電源配線および接地配線に関するもので、例え
ばＳＲＡＭ（スタティック型ランダムアクセスメモリ）
に使用されるものである。

【０００２】

【従来の技術】従来のＳＲＡＭにおいては、例えば図４
に示すように、セルアレイの複数のＳＲＡＭセル５０に
共通に接続される電源配線５１および接地配線５２とし
て例えばアルミニウム配線のような金属配線が使用され
ている。ここで、５０ａは各セル５０に共通に接続され
た電源配線５１のコンタクト部であり、５０ｂは各セル
５０に共通に接続された接地配線５２のコンタクト部で
あり、ｒｂはセル内配線部の抵抗成分である。

【０００３】前記ＳＲＡＭセル５０は、例えば図５に示
すような高抵抗負荷型の記憶回路部６０ａとデータ転送
回路部６０ｂとを有する。上記記憶回路部６０ａにおい
て、一対の駆動用のＮＭＯＳトランジスタ６１、６２の
各一端（一対の記憶ノードＮａ、Ｎｂ）は、一対のトラ
ンスファゲート用のＮＭＯＳトランジスタ６３、６４の
各一端に対応して接続されており、さらに、各対応して
ゲート配線６５、６６を介して一対の駆動用のＮＭＯＳ
トランジスタ６２、６１の各ゲートに接続されている。
そして、上記一対の記憶ノードＮａ、Ｎｂとセル内電源
配線部との間にはそれぞれ高抵抗負荷６７、６８が接続
されており、一対の駆動用のＮＭＯＳトランジスタ６
１、６２の各他端は、セル内接地配線部に接続されてい
る。

【０００４】前記データ転送回路部６０ｂにおいて、前
記一対のトランスファゲート用のＮＭＯＳトランジスタ
６３、６４の各他端は一対のビット線ＢＬ、／ＢＬに対
応して接続され、上記ＮＭＯＳトランジスタ６１、６２
の各ゲートはワード線ＷＬに共通に接続されている。

【０００５】ところで、メモリの高集積化、チップサイ
ズの縮小化に伴い、メモリセル領域をチップサイズと同
じ縮小率で縮小化できない場合には、各セル５０と前記
金属配線とのコンタクト部５０ａ、５０ｂをなくするこ
とによってセル領域の縮小化を図るために、図６に示す
ように電源配線７１および接地配線７２として金属配線
に代えて拡散層を使用することが考えられる。

【０００６】しかし、上記したよう拡散層を使用する場
合、拡散層配線は金属配線よりも高抵抗であるので、各
セル５０に共通に接続された拡散層配線の抵抗成分ｒの
影響を大きく受けるようになる。即ち、例えば拡散層配
線の抵抗成分ｒによる電圧降下の影響を大きく受け、各
セル５０相互間で電源電圧の違いが生じることにより各
セル５０の動作特性（例えば動作速度）の違いが生じた
り、セル内部のトランジスタ対相互間で電源電圧の違い
が生じることによりセル内部の一対の記憶ノードＮａ、
Ｎｂのデータ保持特性の対称性の崩れが生じたりする。

【０００７】

【発明が解決しようとする課題】上記したように従来の
半導体メモリは、メモリセルアレイの複数のセルに共通
に接続される電源配線および接地配線として拡散層を使
用する場合に、拡散層の抵抗成分の影響を大きく受け、
各セル相互間で電源電圧の違いが生じることにより各セ
ルの動作特性の違いが生じたり、セル内部のトランジス
タ対相互間で電源電圧の違いが生じることによりセル内
部の記憶ノード対のデータ保持特性の対称性の崩れが生
じたりするという問題があった。

【０００８】本発明は上記の問題点を解決すべくなされ
たもので、メモリセルアレイの複数のセルに共通に接続
される電源配線および接地配線として拡散層を使用する
場合に、拡散層の抵抗成分の影響を緩和でき、各セルの
動作特性の違いとかセル内部の記憶ノード対のデータ保
持特性の対称性の崩れなどを抑制し得る半導体メモリを
提供することを目的とする。

【０００９】

【課題を解決するための手段】第１の発明の半導体メモ
リは、それぞれデータの記憶保持を行う記憶保持回路部
およびデータの転送を行うデータ転送回路部を備えた複
数のメモリセルが行列状に配置されたメモリセルアレイ
と、上記メモリセルアレイの複数のセルに共通に電源電
位を与えるために電源ノードと上記複数のセルとを共通
に接続するように形成された拡散層配線からなる電源配
線と、前記メモリセルアレイの複数のセルに共通に接地
電位を与えるために接地ノードと上記複数のセルとを共
通に接続するように形成された拡散層配線からなる接地
配線とを具備し、各セルにおける前記記憶保持回路部の
少なくとも一つの構成要素はセル毎に異なる抵抗値を持
つことを特徴とする。

【００１０】第２の発明の半導体メモリは、前記第１の
発明の半導体メモリにおいて、前記各セルにおける記憶
保持回路部は一対の記憶ノードおよび複数対の構成要素
を有し、前記複数対の構成要素のうちの少なくとも一対
の構成要素は互いに異なる抵抗値を持つことを特徴とす
る。

【００１１】第３の発明の半導体メモリは、それぞれデ
ータの記憶保持を行う記憶保持回路部およびデータの転
送を行うデータ転送回路部を備えた複数のメモリセルが
行列状に配置されたメモリセルアレイと、上記メモリセ
ルアレイの複数のセルに共通に電源電位を与えるために
電源ノードと上記複数のセルとを共通に接続するように
形成された拡散層配線からなる電源配線と、前記メモリ
セルアレイの複数のセルに共通に接地電位を与えるため
に接地ノードと上記複数のセルとを共通に接続するよう
に形成された拡散層配線からなる接地配線と、読み出し
／書込みノードと上記メモリセルアレイにおける同一列
の複数のセルとを共通に接続するように形成され、各セ
ルとの間でデータの授受を行うための金属配線からなる
ビット線とを具備し、各セルにおける前記データ転送回
路部の少なくとも一つの構成要素はセル毎に異なる抵抗
値を持つことを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体メ
モリの第１の実施の形態に係るＳＲＡＭの一部を示して
いる。

【００１３】図１において、１は複数のＳＲＡＭセル１
０が行列状に配置されたメモリセルアレイの一部であ
る。１１は上記メモリセルアレイ１の複数のセル１０に
共通に電源電圧Ｖccを供給するために電源ノード２と上
記複数のセル１０とを共通に接続するように形成された
拡散層配線からなる電源配線である。１１ａは上記電源
配線１１の端部と電源ノード２とを接続するための金属
配線層のコンタクト部である。

【００１４】１２は前記メモリセルアレイ１の複数のセ
ル１０に共通に接地電位Ｖssを与えるために接地ノード
３と上記複数のセル１０とを共通に接続するように形成
された拡散層配線からなる接地配線である。１２ａは上
記接地配線１２の端部と接地ノード３とを接続するため
の金属配線層のコンタクト部である。

【００１５】前記ＳＲＡＭセル１０は、例えば図２に示
すような高抵抗負荷型の記憶回路部１０ａとデータ転送
回路部１０ｂとを有する。上記記憶回路部１０ａにおい
て、一対の駆動用のＮＭＯＳトランジスタ２１、２２の
各一端（一対の記憶ノードＮａ、Ｎｂ）は、一対のトラ
ンスファゲート用のＮＭＯＳトランジスタ２３、２４の
各一端に対応して接続されており、さらに、各対応して
ゲート配線２５、２６を介して一対の駆動用のＮＭＯＳ
トランジスタ２２、２１の各ゲートに接続されている。
そして、上記一対の記憶ノードＮａ、Ｎｂとセル内電源
配線部との間にはそれぞれ高抵抗負荷２７、２８が接続
されており、一対の駆動用のＮＭＯＳトランジスタ２
１、２２の各他端は、セル内接地配線部に接続されてい
る。

【００１６】前記データ転送回路部１０ｂにおいて、前
記一対のトランスファゲート用のＮＭＯＳトランジスタ
２３、２４の各他端（拡散層）側はそれぞれ対応してコ
ンタクト部Ｃ７、Ｃ８により一対のビット線（金属配線
からなる）ＢＬ、／ＢＬに接続され、上記ＮＭＯＳトラ
ンジスタ２１、２２の各ゲートはそれぞれ対応してゲー
ト制御信号線２９、３０を介してワード線ＷＬに共通に
接続されている。

【００１７】なお、ｒa1〜ｒanは前記電源配線１１の共
通電源配線部におけるセル間の抵抗成分であり、ｒb1、
ｒb2は前記電源配線１１の一対のセル内電源配線部（第
１の高抵抗負荷２７の一端に接続されている第１のセル
内電源配線部と第２の高抵抗負荷２８の一端に接続され
ている第２のセル内電源配線部）の抵抗成分の抵抗値で
あり、ｒe は前記電源配線１１の共通電源配線部におけ
る各セル毎の一対のセル内電源配線部相互間の抵抗成分
の抵抗値である。

【００１８】ｒc1〜ｒcnは前記接地配線１２の共通接地
配線部におけるセル間の抵抗成分であり、ｒd1、ｒd2は
前記接地配線１２の一対のセル内接地配線部（駆動用の
第１のＮＭＯＳトランジスタ２１の他端に接続されてい
る第３のセル内接地配線部と駆動用の第２のＮＭＯＳト
ランジスタ２２の他端に接続されている第２のセル内接
地配線部）の抵抗成分の抵抗値であり、ｒf は前記接地
配線１２の共通接地配線部における各セル毎の一対のセ
ル内接地配線部相互間の抵抗成分である。

【００１９】Ｃ１、Ｃ２は前記一対の駆動用のＮＭＯＳ
トランジスタ２１、２２の各一端（拡散層）とゲート配
線（第１層目のポリシリコンからなる。）２５、２６と
がコンタクトするダイレクトコンタクト部である。

【００２０】Ｃ３、Ｃ４は上記ゲート配線（第１層目の
ポリシリコン）２５、２６と高抵抗負荷（第２層目のポ
リシリコンからなる。）２７、２８とがコンタクトする
ビアコンタクト部である。

【００２１】Ｃ５、Ｃ６はセル内電源配線部と一対の高
抵抗負荷（第２層ポリシリコン）２７、２８とがコンタ
クトするコンタクト部である。Ｃ７、Ｃ８は前記一対の
トランスファゲート用のＮＭＯＳトランジスタ２３、２
４の各他端（拡散層）と一対のビット線ＢＬ、／ＢＬと
がコンタクトするコンタクト部である。

【００２２】上記構成のままでは、従来例で説明したよ
うに、前記電源配線１１における共通電源配線部の抵抗
成分ｒa1〜ｒan、セル内電源配線部の抵抗成分ｒb1、ｒ
b2、共通接地配線部の抵抗成分ｒc1〜ｒcnやセル内接地
配線部の抵抗成分ｒd1、ｒd2に起因して、各セルの動作
特性の違いとか、セル内部の記憶ノード対Ｎａ、Ｎｂの
データ保持特性の対称性の崩れとか、セル内部の記憶ノ
ード対Ｎａ、Ｎｂに対するデータ転送特性の対称性の崩
れなどが発生するおそれがある。

【００２３】例えば前記電源ノード２の電圧が５Ｖであ
る場合に、電源ノード２からの配線距離が短い位置のセ
ル内部の記憶ノード対Ｎａ、Ｎｂの電圧が例えば４Ｖ、
電源ノード２からの配線距離が長い位置のセル内部の記
憶ノード対Ｎａ、Ｎｂの電圧が例えば３Ｖに降下するお
それがあり、また、セル内部の記憶ノード対Ｎａ、Ｎｂ
の各電圧が対応して例えば４Ｖ、３Ｖに降下するおそれ
がある。

【００２４】そこで、上記したような各セルの動作特性
の違いを抑制するように、各セルにおける記憶保持回路
部１０ａの少なくとも一つの構成要素は、セル毎に異な
る抵抗値を持つように設定されている。

【００２５】また、本例のＳＲＡＭのように、各セルに
おける記憶保持回路部１０ａが複数対の構成要素を有す
る場合には、セル内部の記憶ノード対のデータ保持特性
の対称性の崩れを抑制するために、複数対の構成要素の
うちの少なくとも一対の構成要素は互いに異なる抵抗値
を持つように設定されている。

【００２６】また、本例のＳＲＡＭのように、各セルに
おけるデータ転送回路部１０ｂが一対のＭＯＳトランジ
スタ２３、２４および一対のゲート制御信号線２９、３
０を有し、前記一対のＭＯＳトランジスタの各一端側に
それぞれ対応して配線コンタクト部Ｃ７、Ｃ８により一
対のビット線ＢＬ、／ＢＬに接続されている場合には、
セル内部の記憶ノード対Ｎａ、Ｎｂのデータ保持特性の
対称性の崩れを抑制するために、一対のＭＯＳトランジ
スタ２３、２４、一対のゲート制御信号線２９、３０お
よび一対の配線コンタクト部Ｃ７、Ｃ８のうちの少なく
とも一対の構成要素は互いに異なる抵抗値を持つように
設定されている。

【００２７】即ち、本例のＳＲＡＭでは、従来例のＳＲ
ＡＭと比べて以下の（１）〜（１３）に述べる対策のう
ちの少なくとも１つが採用されている点が異なる。 （１）電源配線１１における共通電源配線部（拡散層）
の１セル当りの抵抗成分（本例では、セル間抵抗成分ｒ
a1〜ｒanのうちの１つｒaiと一対のセル内電源配線部相
互間の抵抗成分ｒe との合計抵抗値）がセル毎に異なる
ように、上記拡散層の形成に際してその幅、厚さなどが
制御されている。

【００２８】これにより、電源ノード２から各セル内の
各電源ノードまでの抵抗値をほぼ等しくなるように設定
し、各セルに共通に接続される電源配線１１として使用
されている拡散層配線の抵抗成分の影響を緩和でき、各
セルの動作特性の違いを抑制することが可能になる。

【００２９】（２）接地配線１２における共通接地配線
部（拡散層）の１セル当りの抵抗成分（本例では、セル
間抵抗成分ｒc1〜ｒcnのうちの１つｒciと一対のセル内
接地配線部相互間の抵抗成分ｒf との合計抵抗値）がセ
ル毎に異なるように、上記拡散層の形成に際してその
幅、厚さなどが制御されている。

【００３０】これにより、接地ノード３から各セル内の
各接地ノードまでの抵抗値をほぼ等しくなるように設定
し、各セルに共通に接続される接地配線１２として使用
されている拡散層配線の抵抗成分の影響を緩和でき、各
セルの動作特性の違いを抑制することが可能になる。

【００３１】（３）セル内電源配線部（拡散層）の抵抗
成分ｒb1、ｒb2の抵抗値が互いに異なる抵抗値を持つよ
うに設定されている。具体例としては、上記第１のセル
内電源配線部の拡散層の幅が所定値の５／４、第２のセ
ル内電源配線部の拡散層の幅が所定値の５／３に設定さ
れている。これにより、セル内部の一対の記憶ノードの
印加電圧を調整して記憶ノード対のデータ保持特性の対
称性の崩れを抑制することが可能になる。

【００３２】（４）セル内接地配線部（拡散層）の抵抗
成分ｒd1、ｒd2の抵抗値が互いに異なる抵抗値を持つよ
うに設定されている。具体例としては、上記第１のセル
内接地配線部の拡散層の幅が所定値の５／４、第２のセ
ル内接地配線部の拡散層の幅が所定値の５／３に設定さ
れている。これにより、セル内部の記憶ノード対の印加
電圧を調整して一対の記憶ノードのデータ保持特性の対
称性の崩れを抑制することが可能になる。

【００３３】（５）第１の高抵抗負荷２７と第２の高抵
抗負荷２８とが互いに異なる抵抗値を持つように、上記
高抵抗負荷（第２層ポリシリコン）の形成に際してその
幅、厚さなどが制御されている。具体例としては、上記
第１の高抵抗負荷２７の幅が所定値の５／４、第２の高
抵抗負荷２８の幅が所定値の５／３に設定されている。
これにより、セル内部の一対の記憶ノードの印加電圧を
調整して記憶ノード対のデータ保持特性の対称性の崩れ
を抑制することが可能になる。

【００３４】（６）駆動用の第１のＮＭＯＳトランジス
タ２１のゲートに連なる第１のゲート配線２５と駆動用
の第２のＮＭＯＳトランジスタ２２のゲートに連なる第
２のゲート配線２６とが互いに異なる抵抗値を持つよう
に、上記ゲート配線（第１層ポリシリコン）の幅、厚さ
などが制御されている。これにより、セル内部の一対の
記憶ノードの印加電圧を調整して記憶ノード対のデータ
保持特性の対称性が崩れないような電圧を供給すること
が可能になる。

【００３５】（７）第１の高抵抗負荷（第２層ポリシリ
コン）２７の一端側と第１のセル内電源配線部（拡散
層）とのコンタクト部Ｃ５の抵抗値および第２の高抵抗
負荷２８の一端側と第２のセル内電源配線部（拡散層）
とのコンタクト部Ｃ６が互いに異なる抵抗値を持つよう
に、上記コンタクト部の面積が制御されている。具体例
としては、上記コンタクト部Ｃ５のの面積が所定値の５
／４、ビアコンタクト部Ｃ６の面積が所定値の５／３に
設定されている。これにより、セル内部の一対の記憶ノ
ードの印加電圧を調整して記憶ノード対のデータ保持特
性の対称性が崩れないような電圧を供給することが可能
になる。

【００３６】（８）第１の高抵抗負荷（第２層ポリシリ
コン）２７の他端側と第１のゲート配線（第１層ポリシ
リコン）とのビアコンタクト部Ｃ３および第２の高抵抗
負荷２８の他端側と第２のゲート配線のビアコンタクト
部Ｃ４が互いに異なる抵抗値を持つように、上記コンタ
クト部の面積が制御されている。具体例としては、上記
ビアコンタクト部Ｃ３の面積が所定値の５／４、ビアコ
ンタクト部Ｃ４の面積が所定値の５／３に設定されてい
る。これにより、セル内部の一対の記憶ノードの印加電
圧を調整して記憶ノード対のデータ保持特性の対称性が
崩れないような電圧を供給することが可能になる。

【００３７】（９）駆動用の第１のＮＭＯＳトランジス
タ２１の一端（拡散層）側と第１のゲート配線（第１層
ポリシリコン）とのダイレクトコンタクト部Ｃ１および
駆動用の第２のＮＭＯＳトランジスタ２２の一端（拡散
層）側と第２のゲート配線とのダイレクトコンタクト部
Ｃ２が互いに異なる抵抗値を持つように、上記コンタク
ト部の面積が制御されている。具体例としては、上記ビ
アコンタクト部Ｃ３の面積が所定値の５／４、ビアコン
タクト部Ｃ４の面積が所定値の５／３に設定されてい
る。これにより、前記駆動用のＮＭＯＳトランジスタ対
の一端（拡散層）の電圧を調整してセル内部の一対の記
憶ノードのデータ保持特性の対称性が崩れないような電
圧を供給することが可能になる。

【００３８】（１０）駆動用の第１のＮＭＯＳトランジ
スタ２１の駆動能力と駆動用の第２のＮＭＯＳトランジ
スタ２２の駆動能力とが異なるように、上記ＮＭＯＳト
ランジスタのゲート幅、ゲート長、オン抵抗が制御され
ている。一具体例としては、上記第１のＮＭＯＳトラン
ジスタのゲート幅が所定値の５／４、第２のＮＭＯＳト
ランジスタのゲート幅が所定値の５／３に設定されてい
る。他の具体例としては、上記第１のＮＭＯＳトランジ
スタにイオン注入を行ってその抵抗値を所定値の５／
４、第２のＮＭＯＳトランジスタにイオン注入を行って
その抵抗値を所定値の５／３に変更している。これによ
り、前記一対の記憶ノードのデータ保持特性の対称性が
崩れないような電圧を供給することが可能になる。

【００３９】（１１）トランスファゲート用の第１のＮ
ＭＯＳトランジスタ２３のオン抵抗とトランスファゲー
ト用の第２のＮＭＯＳトランジスタ２４のオン抵抗とが
異なるように設定されている。具体例としては、イオン
注入により、上記第１のＮＭＯＳトランジスタ２３の抵
抗値が所定値の５／４、第２のＮＭＯＳトランジスタ２
４の抵抗値が所定値の５／３に設定されている。これに
より、前記一対の記憶ノードに対するデータ書込み／読
み出し特性の対称性が崩れないようにすることが可能に
なる。

【００４０】（１２）トランスファゲート用の第１のＮ
ＭＯＳトランジスタ２３の他端（拡散層）側とビット線
（金属配線層）とのコンタクト部Ｃ７およびトランスフ
ァゲート用の第２のＮＭＯＳトランジスタ２４の他端側
とビット線とのコンタクト部Ｃ８が互いに異なるよう
に、上記コンタクト部の面積が制御されている。具体例
としては、上記コンタクト部Ｃ７の面積が所定値の５／
４、コンタクト部Ｃ８の面積が所定値の５／３に設定さ
れている。これにより、前記一対の記憶ノードに対する
データ書込み／読み出し特性の対称性が崩れないように
することが可能になる。

【００４１】（１３）トランスファゲート用の第１のＮ
ＭＯＳトランジスタ２３に連なる第１のゲート制御信号
線の抵抗値とトランスファゲート用の第２のＮＭＯＳト
ランジスタ２４に連なる第２のゲート制御信号線の抵抗
値とが互いに異なるように、上記ゲート制御信号線の
幅、厚さなどが制御されている。これにより、前記一対
の記憶ノードに対するデータ書込み／読み出し特性の対
称性が崩れないようにすることが可能になる。

【００４２】なお、ここで、前記した（１）共通電源配
線部の１セル当りの抵抗成分がセル毎に異なるように設
定するための具体例について説明する。図３は、図１に
おける電源配線１１に注目して等価回路を示したもので
ある。図３において、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 …は共通
電源配線部の１セル当りの抵抗成分の抵抗値（図１にお
けるセル間抵抗成分ｒa1〜ｒanのうちの１つｒaiと一対
のセル内電源配線部相互間の抵抗成分ｒe との合計抵抗
値）であり、Ｒａ、Ｒｂ、Ｒｃ…はセル内電源配線部の
抵抗成分である。

【００４３】電源ノード２の電圧をＶccとすると、共通
電源配線部の各セル内電源配線部の分岐ノードの電圧Ｖ
1 、Ｖ2 、Ｖ3 …は Ｖ1 ＝Ｖcc・Ｒａ／（Ｒ1 ＋Ｒａ） Ｖ2 ＝Ｖ1 ・Ｒｂ／（Ｒ2 ＋Ｒｂ） ＝Ｖcc｛Ｒａ／（Ｒ1 ＋Ｒａ）｝｛Ｒｂ／（Ｒ2 ＋Ｒｂ）｝ Ｖ3 ＝Ｖ2 ・Ｒｃ／（Ｒ3 ＋Ｒｃ） ＝Ｖcc｛Ｒａ／（Ｒ1 ＋Ｒａ）｝× ｛Ｒｂ／（Ｒ2 ＋Ｒｂ）｝｛Ｒｃ／（Ｒ3 ＋Ｒｃ）｝ となる。

【００４４】前記抵抗値Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 …を有
する抵抗成分に対応する共通電源配線部分の配線の太さ
をそれぞれ対応してＷ1 、Ｗ2 、Ｗ3 、Ｗ4 …とする
と、Ｖ1 ＝Ｖ2 ＝Ｖ3 ＝Ｖ4 とするためには、Ｗ1 を基
準として、 Ｗ2 ＝Ｗ1 （Ｒ2 ＋Ｒｂ）／Ｒｂ Ｗ3 ＝Ｗ2 （Ｒ3 ＋Ｒｃ）／Ｒｃ ＝Ｗ1 ｛（Ｒ2 ＋Ｒｂ）／Ｒｂ｝｛（Ｒ3 ＋Ｒｃ）／Ｒｃ｝ Ｗ4 ＝Ｗ3 （Ｒ4 ＋Ｒｄ）／Ｒｄ ＝Ｗ1 ｛（Ｒ2 ＋Ｒｂ）／Ｒｂ｝× ｛（Ｒ3 ＋Ｒｃ）／Ｒｃ｝｛（Ｒ4 ＋Ｒｄ）／Ｒｄ｝ とすればよい。

【００４５】上記実施の形態におけるＳＲＡＭによれ
ば、電源ノード２および／または接地ノード３および／
またはデータ転送回路部１０ｂからそれに接続されてい
るセルアレイ１の各セル１０内の記憶ノードまでの抵抗
値が各セル間でほぼ等しくなるように、各セルにおける
記憶保持回路部１０ａおよび／またはデータ転送回路部
１０ｂの少なくとも一つの構成要素がセル毎に異なる抵
抗値を持つように設定されている。そして、一対の読み
出し／書込みノードからそれに接続されている各セル１
０内の一対の記憶ノードＮａ、Ｎｂまでの抵抗値が各セ
ル間・各セル内でほぼ等しくなるように設定されてい
る。

【００４６】これにより、セルアレイ１の複数のセル１
０に共通に接続される電源配線１１および接地配線１２
として使用されている拡散層配線のセル間配線部の抵抗
成分ｒa1〜ｒan、ｒc1〜ｒcnおよびセル内配線部の抵抗
成分ｒb1、ｒb2、ｒd1、ｒd2の影響を緩和でき、各セル
１０の動作特性の違いとかセル内部の記憶ノード対Ｎ
ａ、Ｎｂのデータ保持特性の対称性の崩れとかセル内部
の記憶ノード対Ｎａ、Ｎｂに対するデータ転送特性の対
称性の崩れを抑制することが可能になる。

【００４７】なお、本発明は上記実施の形態のＳＲＡＭ
に限らず、セル内部の記憶保持回路部１０ａに一対の記
憶ノードＮａ、Ｎｂを有し、それに対応して接続された
一対のデータ転送回路部１０ｂを有するメモリセルのア
レイを備えた他のメモリ、さらには、セル内部の記憶保
持回路部１０ａを１個有し、それに接続された一個のデ
ータ転送回路部１０ｂを有するメモリセルのアレイを備
えた他のメモリ（ＤＲＡＭなど）にも適用可能である。

【００４８】

【発明の効果】上述したように本発明の半導体メモリに
よれば、メモリセルアレイの複数のセルに共通に接続さ
れる電源配線および接地配線として拡散層を使用する場
合に、拡散層の抵抗成分の影響を緩和でき、各セルの動
作特性の違いとかセル内部の記憶ノード対のデータ保持
特性の対称性の崩れとかセル内部の記憶ノード対に対す
るデータ書込み／読み出し特性の対称性の崩れを抑制す
ることができる。

【図面の簡単な説明】

【図１】本発明の半導体メモリの第１の実施の形態に係
るＳＲＡＭのメモリセルアレイの一部を示す回路図。

【図２】図１中のＳＲＡＭセルの一例を示す回路図。

【図３】図１の電源配線に注目して等価回路を示す回路
図。

【図４】従来のＳＲＡＭにおいてセルアレイの複数のセ
ルに共通に接続される電源配線および接地配線として金
属配線が使用されている一例を示す回路図。

【図５】図４中のＳＲＡＭセルの一例を示す回路図。

【図６】ＳＲＡＭにおいてセルアレイの複数のセルに共
通に接続される電源配線および接地配線として拡散層配
線を使用する場合を示す回路図。

【符号の説明】

１…メモリセルアレイ、 ２…電源ノード、 ３…接地ノード、 １０…ＳＲＡＭセル、 １０ａ…高抵抗負荷型の記憶回路部、 １０ｂ…データ転送回路部、 １１…電源配線、 １１ａ…電源配線と電源ノードとを接続するための金属
配線層のコンタクト部、 １２…接地配線、 １２ａ…接地配線と接地ノードとを接続するための金属
配線層のコンタクト部、 ２１、２２…駆動用のＮＭＯＳトランジスタ、 ２３、２４…トランスファゲート用のＮＭＯＳトランジ
スタ、 ２５、２６…ゲート配線、 ２７、２８…高抵抗負荷、 ２９、３０…ゲート制御信号線、 ＢＬ、／ＢＬ…ビット線、 ＷＬ…ワード線、 Ｎａ、Ｎｂ…記憶ノード、 ｒa1〜ｒan…共通電源配線部のセル間抵抗成分、 ｒb1、ｒb2…セル内電源配線部の抵抗成分、 ｒc1〜ｒcn…共通接地配線部のセル間抵抗成分、 ｒd1、ｒd2…セル内接地配線部の抵抗成分、 Ｃ１、Ｃ２…駆動用のＮＭＯＳトランジスタの各一端
（拡散層）とゲート配線（第１層ポリシリコン）とのコ
ンタクト部（ダイレクトコンタクト部）、 Ｃ３、Ｃ４…ゲート配線（第１層のポリシリコン）と高
抵抗負荷（第２層ポリシリコン）とのコンタクト部（ビ
アコンタクト部）、 Ｃ５、Ｃ６…高抵抗負荷（第２層ポリシリコン）とセル
内電源配線部（拡散層）とのコンタクト部、 Ｃ７、Ｃ８…トランスファゲート用のＮＭＯＳトランジ
スタの各他端（拡散層）とビット線（金属配線）とのコ
ンタクト部。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 それぞれデータの記憶保持を行う記憶保
   持回路部およびデータの転送を行うデータ転送回路部を
   備えた複数のメモリセルが行列状に配置されたメモリセ
   ルアレイと、上記メモリセルアレイの複数のセルに共通
   に電源電位を与えるために電源ノードと上記複数のセル
   とを共通に接続するように形成された拡散層配線からな
   る電源配線と、前記メモリセルアレイの複数のセルに共
   通に接地電位を与えるために接地ノードと上記複数のセ
   ルとを共通に接続するように形成された拡散層配線から
   なる接地配線とを具備し、前記電源配線のうちの各セル
   に対応する共通電源配線部、前記共通接地のうちの各セ
   ルに対応する共通接地配線部および各セルにおける少な
   くとも一つの構成要素のうちのいずれか１つが、セル毎
   に異なる抵抗値を持つことを特徴とする半導体メモリ。
2. 【請求項２】 請求項１記載の半導体メモリにおいて、
   前記各セルにおける記憶保持回路部は複数対の構成要素
   を有し、前記複数対の構成要素のうちの少なくとも一対
   の構成要素は互いに異なる抵抗値を持つことを特徴とす
   る半導体メモリ。
3. 【請求項３】 請求項１または２記載の半導体メモリに
   おいて、前記セル毎に異なる抵抗値を持つ構成要素は、
   前記記憶保持回路部内の電源配線部であることを特徴と
   する半導体メモリ。
4. 【請求項４】 請求項１または２記載の半導体メモリに
   おいて、前記セル毎に異なる抵抗値を持つ構成要素は、
   前記記憶保持回路部内の接地配線部であることを特徴と
   する半導体メモリ。
5. 【請求項５】 請求項１または２記載の半導体メモリに
   おいて、前記セル毎に異なる抵抗値を持つ構成要素は、
   前記記憶保持回路部内の信号配線部であることを特徴と
   する半導体メモリ。
6. 【請求項６】 請求項１または２記載の半導体メモリに
   おいて、前記セル毎に異なる抵抗値を持つ構成要素は、
   前記記憶保持回路部内の配線コンタクト部であることを
   特徴とする半導体メモリ。
7. 【請求項７】 請求項１または２記載の半導体メモリに
   おいて、前記セル毎に異なる抵抗値を持つ構成要素は、
   前記記憶保持回路部内の抵抗素子であることを特徴とす
   る半導体メモリ。
8. 【請求項８】 請求項１または２記載の半導体メモリに
   おいて、前記セル毎に異なる抵抗値を持つ構成要素は、
   前記記憶保持回路部内のＭＯＳトランジスタであること
   を特徴とする半導体メモリ。
9. 【請求項９】 それぞれデータの記憶保持を行う記憶保
   持回路部およびデータの転送を行うデータ転送回路部を
   備えた複数のメモリセルが行列状に配置されたメモリセ
   ルアレイと、上記メモリセルアレイの複数のセルに共通
   に電源電位を与えるために電源ノードと上記複数のセル
   とを共通に接続するように形成された拡散層配線からな
   る電源配線と、前記メモリセルアレイの複数のセルに共
   通に接地電位を与えるために接地ノードと上記複数のセ
   ルとを共通に接続するように形成された拡散層配線から
   なる接地配線と、読み出し／書込みノードと上記メモリ
   セルアレイにおける同一列の複数のセルとを共通に接続
   するように形成され、各セルとの間でデータの授受を行
   うための金属配線からなるビット線とを具備し、各セル
   における前記データ転送回路部の少なくとも一つの構成
   要素はセル毎に異なる抵抗値を持つことを特徴とする半
   導体メモリ。
10. 【請求項１０】 請求項９記載の半導体メモリにおい
    て、前記各セルにおける記憶保持回路部は一対の記憶ノ
    ードを有し、前記各セルにおけるデータ転送回路部は前
    記一対の記憶ノードに対応して接続された一対のＭＯＳ
    トランジスタおよび前記一対のＭＯＳトランジスタの各
    ゲートに対応して接続された一対のゲート制御信号線を
    有し、前記ビット線は、前記一対のＭＯＳトランジスタ
    の各一端側にそれぞれ対応して配線コンタクト部により
    電気的に接続された一対のビット線からなることを特徴
    とする半導体メモリ。
11. 【請求項１１】 請求項１０記載の半導体メモリにおい
    て、前記一対のＭＯＳトランジスタは、互いに異なるオ
    ン抵抗値を持つことを特徴とする半導体メモリ。
12. 【請求項１２】 請求項１０記載の半導体メモリにおい
    て、前記一対のゲート制御信号線は、互いに異なる抵抗
    値を持つことを特徴とする半導体メモリ。
13. 【請求項１３】 請求項１０記載の半導体メモリにおい
    て、前記一対の配線コンタクト部は、互いに異なる抵抗
    値を持つことを特徴とする半導体メモリ。