JPH09258842A - Electronic circuit device - Google Patents
Electronic circuit deviceInfo
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- JPH09258842A JPH09258842A JP8069584A JP6958496A JPH09258842A JP H09258842 A JPH09258842 A JP H09258842A JP 8069584 A JP8069584 A JP 8069584A JP 6958496 A JP6958496 A JP 6958496A JP H09258842 A JPH09258842 A JP H09258842A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子回路装置、特
にＬＳＩ，ＩＣ等の半導体集積回路装置に係わり、これ
ら集積回路装置内あるいは装置間に安定したクロックを
供給する電子回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic circuit device, and more particularly to a semiconductor integrated circuit device such as an LSI or IC, and more particularly to an electronic circuit device for supplying a stable clock within or between these integrated circuit devices.
【０００２】[0002]
【従来の技術】近年、電子回路装置のなかで特にＬＳＩ
は、その高速化が進んでおり、現在既に５００ＭＨｚ以
上で動作するＬＳＩも発表されている（Ｋ．Ｓｕｚｕｋ
ｉ ｅｔ ａｌ， ＩＳＳＣＣ９４ｐ．２１４〜ｐ．２
１５）。こうしたＬＳＩ内及びＬＳＩ間での位相のずれ
即ち、クロックスキューを最小とする事が高速化のため
の重要な鍵である。図１６を用いて問題となるクロック
スキューを説明する。クロックバッファ６０から出力端
子６１を介して出力されたクロック信号により第１及び
第２の論理回路６４及び６５が同期し動作するが、第１
の論理回路６４がクロックバッファの近くに位置し、一
方、第２の論理回路６５までの配線６２が例えばチップ
の端から端のように長い場合、第１の論理回路６４が受
ける信号６１−１と比較し、第２の論理回路６５が受け
る信号６３−１は図に示すように配線遅延により遅くな
ってしまう。この信号の位相ずれΔｔをクロックスキュ
ーという。2. Description of the Related Art Recently, among electronic circuit devices, especially LSI
Is increasing its speed, and an LSI that operates at 500 MHz or higher has already been announced (K. Suzuk).
i et al, ISSCC94p. 214-p. Two
15). Minimizing the phase shift within the LSI and between the LSIs, that is, the clock skew is an important key for speeding up. The problematic clock skew will be described with reference to FIG. The clock signal output from the clock buffer 60 via the output terminal 61 causes the first and second logic circuits 64 and 65 to operate in synchronization with each other.
Signal circuit 61-1 received by the first logic circuit 64 when the wiring 62 up to the second logic circuit 65 is long, such as from end to end of the chip, while the logic circuit 64 is located near the clock buffer. In comparison with the above, the signal 63-1 received by the second logic circuit 65 is delayed by the wiring delay as shown in the figure. The phase shift Δt of this signal is called clock skew.
【０００３】このクロックスキュー低減方法の一つとし
て従来知られているものにクロックソースから各クロッ
ク供給先のレシーバーまでの配線遅延をこの配線遅延と
同程度の遅延を発生する遅延回路により補償する方法が
ある。しかるに半導体製造工程等工程でのばらつきによ
り配線遅延と遅延補償回路の遅延は異なってしまう。A method known in the art as one of the methods for reducing the clock skew is a method for compensating a wiring delay from a clock source to a receiver of each clock supply destination by a delay circuit which generates a delay similar to this wiring delay. There is. However, the wiring delay and the delay of the delay compensation circuit are different due to variations in the semiconductor manufacturing process.
【０００４】即ち、例えば半導体装置の製造工程におい
ては上記配線の幅及び膜厚のばらつきに起因する抵抗の
ばらつき、配線上下の絶縁膜厚のばらつきに起因する配
線の寄生容量のばらつきにより抵抗Ｒと容量Ｃで決まる
配線遅延がばらついてしまう。一方、例えば遅延回路を
直列したＣＭＯＳインバーター列で構成するとこの遅延
はＭＯＳトランジスタのゲート長、不純物プロファイ
ル、ゲート酸化膜厚等のばらつきに起因するしきい値ば
らつき、電流駆動能力ばらつき等によりばらついてしま
う。上記の配線遅延のばらつきと遅延補償回路の遅延ば
らつきは原因が異なる為、連動して変動せずある半導体
装置で遅延時間をあわせても製造した半導体装置では遅
延時間が異なりクロックスキューが発生してしまい、回
路が正常動作しなくなる場合があった。That is, for example, in a semiconductor device manufacturing process, a resistance R is caused by a variation in resistance due to the variation in width and thickness of the wiring and a variation in parasitic capacitance of the wiring due to variation in insulating film thickness above and below the wiring. The wiring delay determined by the capacitance C varies. On the other hand, for example, when the delay circuit is composed of a series of CMOS inverters, this delay varies due to variations in threshold value, variations in current driving capability, etc. due to variations in gate length, impurity profile, gate oxide film thickness, etc. of MOS transistors. . Since the cause of the wiring delay variation and the delay compensation circuit delay variation is different, the delay time differs in the manufactured semiconductor device and the clock skew occurs even if the delay time is adjusted in a certain semiconductor device. In some cases, the circuit does not operate normally.
【０００５】[0005]
【発明が解決しようとする課題】このように従来のＬＳ
Ｉ，ＩＣ等の半導体装置において、プロセスバラツキ等
に対して強くクロックの供給を安定に行なえ、回路の正
常動作を保証できるものは無かった。本発明はこのよう
な従来の問題点を解決したＬＳＩ内あるいはＬＳＩ間の
クロック供給を行なえる電子回路装置を提供するもので
ある。As described above, the conventional LS is used.
Among the semiconductor devices such as I and IC, there has been no one that can supply the clock stably against the process variation and the like and can guarantee the normal operation of the circuit. The present invention provides an electronic circuit device capable of supplying a clock within an LSI or between LSIs, which solves the above conventional problems.
【０００６】[0006]
【課題を解決するための手段】本願第１の発明の骨子
は、クロックソースから往復のクロック配線を配設しこ
れを復路、往路に２分するとともに往路あるいは復路と
同じ波形変化を起こす波形整形器を用いてシャープな波
形を得、復路と往路のクロック信号の位相差あるいは遅
延差を検出し、この２つの信号のほぼ中間のクロックを
発生させることにある。The gist of the first invention of the present application is to perform waveform shaping in which a reciprocating clock wiring is provided from a clock source, and the wiring is divided into a return path and a return path and the same waveform change as that in the return path or the return path. A sharp waveform is obtained using a detector, the phase difference or the delay difference between the backward and forward clock signals is detected, and a clock approximately in the middle of these two signals is generated.
【０００７】本願第１の発明によれば、往路と復路の２
本の配線を用い配線遅延を検出し、両者の平均化された
クロックを出力するため、クロックの安定的供給を行な
うことができる。また、往路及び復路に対して複数のレ
シーバーを設ければ複数のレシーバーの位相を合わせる
ことが可能となる。また配線遅延を配線そのもので検知
する為プロセスバラツキ等に対して耐性が強い。According to the first invention of the present application, the forward path and the return path are divided into two.
Since the wiring delay is detected using the book wiring and the averaged clock of both is output, stable supply of the clock can be performed. Further, if a plurality of receivers are provided for the forward path and the return path, the phases of the plurality of receivers can be matched. In addition, since the wiring delay is detected by the wiring itself, it is highly resistant to process variations and the like.
【０００８】本願第２の発明の骨子は、時計回り反時計
回りの２方向に配設された第１及び第２のクロック配線
を配設し、両配線のクロックの位相差を検知し、前記配
線から配線の位置によらないクロックを得ることにあ
る。本願第２の発明によってもクロックの安定的供給を
行うことができる。The gist of the second invention of the present application is to arrange first and second clock wirings arranged in two clockwise and counterclockwise directions, detect the phase difference between the clocks of both wirings, and To obtain a clock that does not depend on the position of the wiring. According to the second invention of the present application, the stable supply of the clock can be performed.
【０００９】[0009]
【発明の実施の形態】本願第１の発明の実施例を説明す
る前にまず、この発明の前提となる往復クロック配線の
概略構成について、図１乃至図７を用いて説明する。図
１は本発明の第１の実施例に係る概略構成図である。１
はクロック信号の入力端子であり２、３がクロック信号
伝達を行う配線である。特に２は往路配線、３は復路配
線である。４は終端であり、５は配線の中点に当たる折
り返し点である。６−１は第１のレシーバー８の第１の
入力端子であり往路配線２と接続している事が特徴であ
る、６−２は第１のレシーバーの第２の入力端子であり
第１の入力端子６−１の物理的近傍で復路配線と接続し
ている事が特徴である。レシーバー８及び１４は位相検
知器１１、１７とそれぞれ二つ一組で直列接続された可
変制御遅延回路９と１０及び１５と１６より構成され
る。BEST MODE FOR CARRYING OUT THE INVENTION Before describing an embodiment of the first invention of the present application, first, a schematic configuration of a reciprocating clock wiring which is a premise of the present invention will be described with reference to FIGS. 1 to 7. FIG. 1 is a schematic configuration diagram according to the first embodiment of the present invention. 1
Is a clock signal input terminal, and 2 and 3 are wirings for transmitting a clock signal. In particular, 2 is a forward wiring and 3 is a return wiring. Reference numeral 4 is a terminal end, and 5 is a turning point corresponding to the midpoint of the wiring. 6-1 is a first input terminal of the first receiver 8 and is characterized in that it is connected to the forward wiring 2. 6-2 is a second input terminal of the first receiver and is It is characterized in that it is connected to the return wiring in the physical vicinity of the input terminal 6-1. The receivers 8 and 14 are composed of the phase detectors 11 and 17 and variable control delay circuits 9 and 10 and 15 and 16 respectively connected in series in pairs.
【００１０】次に、図２を用いて信号入力端子６−１及
び６−２での信号の状態について説明する。ここでＴａ
をクロックの入力端子１から折り返し点５までの遅延時
間、Ｔｂを入力端子１からレシーバーの第１の入力端子
６−１までの遅延時間とする。従って６−１での信号は
クロックの入力からＴｂ遅延している。また第２の入力
端子６−２点については折り返し点５から終端４までの
遅延時間が入力端１から折り返し点５までの時間Ｔａに
等しく、第２の入力端子６−２点から終端４までの遅延
時間は第２の入力端子６−２が６−１第１の入力端子の
物理的近傍である事からＴｂと等しくなる。従って、６
−２点での遅延は２ＸＴａ−Ｔｂとなる。 ６−１点 Ｔｂ ６−２点 ２Ｔａ−Ｔｂ 従って６−１点と６−２点の遅延時間の平均をとれば平
均値は（２Ｔａ−Ｔｂ＋Ｔｂ）／２＝Ｔａとなり、Ｔｂ
の位置に依存しない即ち入力端子の位置に依存しない一
定値となる。つまり、往路及び復路のそれぞれに互いに
物理的近傍に位置された２つの入力端子が設けられれ
ば、前記クロック配線２，３上のいずれの場所からもほ
ぼ一定化された位相信号を取り出すことが出来、この事
はチップ上どこでも同じ位相の信号を合成出来る事を示
している。Next, the states of signals at the signal input terminals 6-1 and 6-2 will be described with reference to FIG. Where Ta
Is the delay time from the clock input terminal 1 to the turning point 5, and Tb is the delay time from the input terminal 1 to the first input terminal 6-1 of the receiver. Therefore, the signal at 6-1 is delayed by Tb from the clock input. For the second input terminal 6-2, the delay time from the turning point 5 to the terminal 4 is equal to the time Ta from the input terminal 1 to the turning point 5, and from the second input terminal 6-2 to the terminal 4. The delay time of is equal to Tb because the second input terminal 6-2 is physically close to the 6-1 first input terminal. Therefore, 6
The delay at -2 points is 2XTa-Tb. 6-1 point Tb 6-2 point 2Ta-Tb Therefore, if the delay times of 6-1 point and 6-2 point are averaged, the average value becomes (2Ta-Tb + Tb) / 2 = Ta, and Tb
Is a constant value that does not depend on the position of, that is, does not depend on the position of the input terminal. In other words, if two input terminals located physically close to each other are provided on the forward path and the return path, respectively, a substantially constant phase signal can be taken out from any place on the clock wirings 2 and 3. , This shows that signals with the same phase can be combined anywhere on the chip.
【００１１】ここで、本発明における物理的近傍に位置
する入力端子の設け方の他の実施例について図３を用い
て説明する。実際にＬＳＩ等の半導体装置や電子回路装
置に適用する場合、図３（ａ）〜（ｄ）に示す様にクロ
ック配線２，３に対してレシーバー８1 ，８2 ，８3 を
介して複数の論理回路（図では省略）を接続することが
考えられる。この場合、クロック配線２，３に対するレ
シーバー８1 ，８2 ，８3 への入力端子６−１，６−２
の位置としては、図３（ａ）に示す様にクロック配線
２，３と直交する直線上に配置してもよいし、図３
（ｂ），（ｃ）に示す様にΔｌ1 ，Δｌ2 だけ全体的に
左右どちらかにずらして配置してもよい。図３（ｂ），
（ｃ）の様にするとクロック配線２，３からレシーバー
８1 ，８2 ，８3 への配線レイアウトが容易となる。Now, another embodiment of the method of providing the input terminals located in the physical vicinity of the present invention will be described with reference to FIG. When actually applied to a semiconductor device such as an LSI or an electronic circuit device, as shown in FIGS. 3A to 3D, a plurality of clock wirings 2 and 3 are provided via receivers 8 1 , 8 2 and 8 3 to each other. It is conceivable to connect a logic circuit (not shown in the figure). In this case, input terminals 6-1 and 6-2 to the receivers 8 1 , 8 2 and 8 3 for the clock wirings 2 and 3
3 may be arranged on a straight line orthogonal to the clock wirings 2 and 3 as shown in FIG.
As shown in (b) and (c), the positions may be shifted by Δl 1 and Δl 2 to the left or right as a whole. FIG. 3 (b),
Wiring layout If you like (c) from the clock wirings 2 and 3 to the receiver 81, 82, 8 3 becomes easy.
【００１２】また、図３（ｄ）に示す様に折り返し点５
は必ずしも点でなくて良く往路２と復路３の間が所定距
離Ｌあっても良い。要は、第１の入力端子６−１と第２
の入力端子６−２におけるクロック位相またはクロック
遅延の平均がクロック配線のどの位置でもほぼ一定とな
ることが重要であり、物理的近傍とはここでは、その様
な位置関係を満たすものをいう。Further, as shown in FIG. 3D, the turning point 5
Is not necessarily a point, and the predetermined distance L may be provided between the outward path 2 and the return path 3. In short, the first input terminal 6-1 and the second input terminal 6-1
It is important that the average of the clock phase or the clock delay at the input terminal 6-2 is substantially constant at any position of the clock wiring, and the physical neighborhood here means one satisfying such a positional relationship.
【００１３】図３（ｄ）において、Ｌを意図的に大きく
し、クロック配線２，３に囲まれる領域にレシーバー、
論理回路を配置することも出来る。また、変形例として
複数の論理回路のうち、特定の論理回路に対しては、他
とは位相をずらしたクロック信号を与えたい場合には、
その特定の論理回路の入力端子の位置は他の入力端子と
は変えて設ける様にすることも出来る。次に上記遅延時
間の平均をとる回路について説明する。In FIG. 3D, L is intentionally increased so that the receiver is placed in the area surrounded by the clock wirings 2 and 3.
Logic circuits can also be arranged. Further, as a modified example, if it is desired to give a clock signal having a phase shifted from the others to a specific logic circuit among a plurality of logic circuits,
The position of the input terminal of the specific logic circuit can be provided differently from the other input terminals. Next, a circuit for averaging the delay times will be described.
【００１４】図１に示す様に第１の入力端子６−１は、
可変遅延回路９に入力し、さらにそれに直列に可変遅延
回路１２が接続されている。可変遅延回路９と１２の遅
延の合計と第２の入力端子６−２の配線遅延を受けた後
の信号の位相を位相比較器１１で比較し、位相が合うよ
うに可変遅延回路９及び１２の遅延を調整する。ここで
可変遅延回路９と１２の遅延時間を等しく設定すると可
変遅延回路９の出力１３では第１及び第２の入力端子６
−１と６−２の遅延時間の平均の遅延時間を持った出力
が得られる。次に位相比較器及び可変遅延回路の例を示
す。As shown in FIG. 1, the first input terminal 6-1 is
The variable delay circuit 9 inputs the variable delay circuit 9, and the variable delay circuit 12 is connected in series to the variable delay circuit 9. The phase comparator 11 compares the total delays of the variable delay circuits 9 and 12 and the phase of the signal after receiving the wiring delay of the second input terminal 6-2, and the variable delay circuits 9 and 12 match the phases. Adjust the delay of. If the delay times of the variable delay circuits 9 and 12 are set equal to each other, the output 13 of the variable delay circuit 9 has the first and second input terminals 6 at the output 13.
An output having an average delay time of the delay times of -1 and 6-2 is obtained. Next, examples of the phase comparator and the variable delay circuit are shown.
【００１５】図４に位相比較器を示す。入力３１と入力
３２が共にＨレベルの状態から一方がＬレベルに遷移し
た事を検知すると位相比較を開始する。信号３２が先に
下がると信号３４がアクティブになり信号３１が先に下
がると信号３３がアクティブとなる。さらにもう一方の
信号が立ち下がるまでの期間を位相差として検知する。FIG. 4 shows a phase comparator. When it is detected that one of the inputs 31 and 32 has changed from the H level to the L level, phase comparison is started. When the signal 32 drops first, the signal 34 becomes active, and when the signal 31 drops first, the signal 33 becomes active. Furthermore, the period until the other signal falls is detected as a phase difference.
【００１６】図５に可変遅延回路の例を示す。位相検知
器からの出力に従い遅れている場合は位相比較器出力信
号３３により図５（ａ）の可変遅延回路用電位発生回路
スイッチ３７が導通し、出力ノード（電流変調用入力）
４０の電位が上がり、図５（ｂ）の可変遅延回路ディレ
イ部のトランジスタ４４1 ，４４2 ，４４3 の電流駆動
能力が上がる為遅延時間が減少する。逆に早い場合は位
相比較器の出力信号３４により、図５（ａ）の可変遅延
回路用電位発生回路のスイッチ３８が導通し、出力ノー
ド４０の電位が下がり図５（ｂ）の可変遅延回路ディレ
イ部のトランジスタ４４1 ，４４2 ，４４3 の電流駆動
能力が減少し遅延が大きくなる。FIG. 5 shows an example of the variable delay circuit. In the case where there is a delay according to the output from the phase detector, the phase comparator output signal 33 causes the potential delay circuit switch 37 for the variable delay circuit of FIG. 5 (a) to conduct, and the output node (input for current modulation).
Since the potential of 40 rises and the current driving capability of the transistors 44 1 , 44 2 , and 44 3 of the variable delay circuit delay section of FIG. 5B rises, the delay time decreases. On the contrary, in the case of being early, the output signal 34 of the phase comparator causes the switch 38 of the potential generation circuit for the variable delay circuit of FIG. 5A to be conductive, and the potential of the output node 40 is lowered, so that the variable delay circuit of FIG. The current drive capability of the transistors 44 1 , 44 2 and 44 3 in the delay section is reduced and the delay is increased.
【００１７】以上により位相を比較し、位相をそろえる
事ができる。図５（ａ）において、３５及び３６は第１
及び第２の電流源、３９はローパスフィルターであり、
図５（ｂ）において４０は電流変調用入力、４１1 ，４
１2，４１3 は各インバータのＰＭＯＳロード、４２
1 ，４２2 ，４２3 は各インバータのｎＭＯＳドライバ
ー、４４1 ，４４2 ，４４3 は各インバータの可変電流
源、４５は第１のインバータの入力、４６は第１のイン
バータの出力、４７は第２のインバータの出力、４８は
第３のインバータの出力である。As described above, the phases can be compared and aligned. In FIG. 5A, 35 and 36 are the first
And a second current source 39 is a low-pass filter,
In FIG. 5 (b), 40 is an input for current modulation, 41 1 , 4
1 2 and 41 3 are PMOS loads of each inverter, 42
1 , 42 2 and 42 3 are nMOS drivers of each inverter, 44 1 , 44 2 and 44 3 are variable current sources of each inverter, 45 is an input of the first inverter, 46 is an output of the first inverter, and 47 is an output of the first inverter. The output of the second inverter, 48 is the output of the third inverter.
【００１８】又、図４，図５ではＮＭＯＳ側のみを制御
したが、相補的に構成する事は容易であり図６に例を示
す。以上述べてきた本願第１の発明の実施例の前提とな
る往復クロック配線の概略構成によればクロックソース
から各クロック供給先のレシーバーまでの配線遅延を補
償することができる。しかしながら、この手法において
は往路と復路の配線遅延、位相のずれがそれぞれ等しい
ことが肝要であるが、厳密に言えば往路の信号を復路に
伝達するため往路の入力信号の波形に比較して、復路の
入力信号の波形がくずれ結果として位相の調整が困難と
なる場合がある。Further, although only the NMOS side is controlled in FIGS. 4 and 5, it is easy to form a complementary structure, and an example is shown in FIG. According to the schematic configuration of the reciprocal clock wiring which is the premise of the first embodiment of the present invention described above, the wiring delay from the clock source to the receiver of each clock supply destination can be compensated. However, in this method, it is important that the wiring delay and the phase shift of the forward path are equal to each other, but strictly speaking, in order to transmit the signal of the forward path to the return path, compared with the waveform of the input signal of the forward path, As a result of the waveform of the input signal on the return path being distorted, phase adjustment may become difficult.
【００１９】すなわち、図７に示すように図１において
同一の駆動バッファ２１，２２と同一のクロック配線
２，３を使用してもバッファ２０の入力波形は通常のク
ロック同様シャープな波形であるが、一方、復路のバッ
ファ２１の入力波形は往路２でなまった波形となってい
る。即ち、同じ構成のものに対して入力の波形が異なる
のであるから出力は異なる。図のように入力１と折り返
し点５までの遅延と折り返し点５から終端４での遅延が
異なることが起こり得る。この遅延が大きく異なると往
路と復路の位相を検知して動作するレシーバーは正常な
出力を出せず最悪の場合、論理回路の動作位相がずれ誤
動作してしまうという問題も生じる。That is, as shown in FIG. 7, even when the same drive buffers 21 and 22 and the same clock wirings 2 and 3 are used in FIG. 1, the input waveform of the buffer 20 is a sharp waveform like a normal clock. On the other hand, the input waveform of the buffer 21 on the return path is a waveform blunted on the outward path 2. That is, since the input waveforms are different for the same configuration, the output is different. As shown in the figure, the delay from the input 1 to the turnaround point 5 and the delay from the turnaround point 5 to the terminal 4 may be different. If the delay is significantly different, the receiver that operates by detecting the phases of the forward path and the backward path does not output a normal output, and in the worst case, the operation phase of the logic circuit shifts and malfunctions.
【００２０】このような問題を解決するために次に述べ
る本願第１の発明の実施例の構成を採用することができ
る。図８は本願第１の発明の第１の実施例を示す概略構
成図である。In order to solve such a problem, the configuration of the first embodiment of the present invention described below can be adopted. FIG. 8 is a schematic configuration diagram showing a first embodiment of the first invention of the present application.
【００２１】１はクロック信号の入力端子であり２６，
２，３がクロック信号伝達を行うクロック配線である。
特に２６は第１の往路配線、２は復路配線、３は第２の
往路配線である。４は終端であり、２７は第１の折り返
し点、５は第２の折り返し点である。６−１は第１のレ
シーバー８の第１の入力端子であり復路２と接続してい
る事が特徴である、６−２は第１のレシーバー８の第２
の入力端子であり、６−１の物理的近傍で第２の往路３
と接続している事が特徴である。Reference numeral 1 is an input terminal for a clock signal 26,
Clock wirings 2 and 3 perform clock signal transmission.
In particular, 26 is a first forward wiring, 2 is a return wiring, and 3 is a second forward wiring. 4 is a terminal, 27 is a first turning point, and 5 is a second turning point. 6-1 is a first input terminal of the first receiver 8 and is characterized in that it is connected to the return path 2. 6-2 is a second input terminal of the first receiver 8.
Input terminal of the second forward path 3 in the physical vicinity of 6-1.
It is characterized by being connected with.
【００２２】レシーバー８は位相検知１１と一組の可変
制御遅延回路９，１０よりなる。位相検知（比較）器１
１，１７と可変遅延回路９，１０，１５，１６について
は、図４乃至図６で説明したものと同様の構成のもので
良いため、ここでは詳細な説明を省略する。また、同様
の構成で入力端子７−１，７−２に接続される別のレシ
ーバー１４も設けられている。The receiver 8 comprises a phase detector 11 and a pair of variable control delay circuits 9 and 10. Phase detector (comparator) 1
Since the components 1 and 17 and the variable delay circuits 9, 10, 15 and 16 may have the same configurations as those described in FIGS. 4 to 6, detailed description thereof will be omitted here. Further, another receiver 14 connected to the input terminals 7-1 and 7-2 with the same configuration is also provided.
【００２３】次に図９を用いて信号入力端子６−１及び
６−２での信号の状態を説明する。ここでＴａを入力か
ら折り返し点までの遅延時間、Ｔｂを第２の折り返し点
からレシーバーの第１の入力端子までの遅延時間とす
る。従って６−１での信号は２Ｔａ−Ｔｂ遅延してお
り、６−２での信号は２Ｔａ＋Ｔｂ遅延している。 ６−１点 ２Ｔａ−Ｔｂ ６−２点 ２Ｔａ＋Ｔｂ 従って６−１点と６−２点の遅延時間の平均をとれば平
均値は（２Ｔａ−Ｔｂ＋２Ｔａ＋Ｔｂ）／２＝２Ｔａと
なりＴｂ即ち位置に依存しない一定値となる。この事は
チップ上どこでも同じ位相の信号を合成出来る事を示し
ている。Next, the states of signals at the signal input terminals 6-1 and 6-2 will be described with reference to FIG. Here, Ta is the delay time from the input to the turnaround point, and Tb is the delay time from the second turnaround point to the first input terminal of the receiver. Therefore, the signal at 6-1 is delayed by 2Ta-Tb, and the signal at 6-2 is delayed by 2Ta + Tb. 6-1 points 2Ta-Tb 6-2 points 2Ta + Tb Therefore, if the delay times of 6-1 points and 6-2 points are averaged, the average value is (2Ta-Tb + 2Ta + Tb) / 2 = 2Ta, which is a constant that does not depend on Tb, that is, position. It becomes a value. This shows that signals with the same phase can be combined anywhere on the chip.
【００２４】第１の実施例での眼目は往路２６により波
形整形された結果の波形が復路２に入力しており往路２
６と同じ復路２で波形整形された出力が第２の往路３に
入力している点にある。即ち２と３の遅延は同じく配線
２６を介するので入力が同じあるいは同じに近い波形で
ある為、出力遅延も等しくできる。In the eye in the first embodiment, the waveform obtained as a result of waveform shaping by the outward path 26 is input to the inward path 2 and the outward path 2
The output of which the waveform is shaped in the same return path 2 as 6 is input to the second outward path 3. That is, since the delays of 2 and 3 also pass through the wiring 26, the inputs have the same or nearly the same waveform, so that the output delays can be made equal.
【００２５】ここで、第１の実施例の往路２６は基本的
には位置の情報を持たず波形整形のみであるから、例え
ば変形例として配線を蛇行させて同じ長さにすることで
実現できる。ただし局所的な層間絶縁膜変動等よりプロ
セスバラツキに強いのは実施例１である。Here, since the outward path 26 of the first embodiment basically has no position information and only waveform shaping, it can be realized, for example, as a modification by making the wiring meander to have the same length. . However, it is the first embodiment that is more resistant to process variations due to local variations in the interlayer insulating film.
【００２６】次に図１０に本願第１の発明による第２の
実施例を示す。第１の実施例と異なる点は往路を駆動す
るバッファ２８と復路を駆動するバッファ２９第２の往
路を駆動するバッファ３０を設けている点である。ここ
でバッファ回路とは通常のＣＭＯＳインバータを複数段
直列接続したものやカレントミラー型作動増幅器等であ
る。第１の実施例と同じく往路の遅延（正確にはバッフ
ァでの遅延足す配線遅延）と復路（正確にはバッファで
の遅延足す配線遅延）が等しくなるように設計する。第
１の実施例と比較し特に長大な配線で伝搬波形の劣化が
問題になる場合この構成の方が好ましい。Next, FIG. 10 shows a second embodiment according to the first invention of the present application. The difference from the first embodiment is that a buffer 28 for driving the forward path and a buffer 29 for driving the backward path are provided with a buffer 30 for driving the second forward path. Here, the buffer circuit is a normal CMOS inverter in which a plurality of stages are connected in series, a current mirror type operational amplifier, or the like. Similar to the first embodiment, it is designed so that the forward delay (to be precise, the delay plus wiring delay in the buffer) and the return route (to be precise, the delay plus wiring delay in the buffer) are equal. Compared with the first embodiment, this configuration is preferable when the deterioration of the propagation waveform becomes a problem especially in a long wiring.
【００２７】この実施例においても往路２６は基本的に
は位置の情報を持たず波形整形のみであるから、例えば
蛇行させて同じ長さにする事で実現できる。ただし局所
的な層間絶縁膜変動等よりプロセスバラツキに強いのは
実施例２である。Also in this embodiment, the outward path 26 basically has no position information and only waveform shaping, so that it can be realized by, for example, meandering and making it the same length. However, it is the second embodiment that is more resistant to process variations due to local fluctuations in the interlayer insulating film.
【００２８】次に図１１に本願第１の発明の好ましい使
用例を示す。半導体チップ６１のほぼ中央に１往復半配
線（ないしは１往復半のバッファと配線）を設け、位相
を合わせたい論理回路６０ａ，６０ｂ，６０ｃとレシー
バー８ａ，８ｂ，８ｃを一組としチップ６１内に複数配
設する。チップ中央に配線する事によりチップ全体にほ
ぼ均等なクロックを供給し易い配置とする事ができる。
又、図１１の実施例ではクロック入力をチップ端に設け
ているがチップ中央を起点としそこからチップ左右にそ
れぞれ配線しても良い。さらに又、本願第１の発明は半
導体チップのみならず後述する図１４に示す様な複数の
ＬＳＩチップが搭載されたボードに対しても適用するこ
とが可能である。Next, FIG. 11 shows a preferred use example of the first invention of the present application. The semiconductor chip 61 is provided with one reciprocating half wiring (or one reciprocating half buffer and wiring) substantially at the center thereof, and the logic circuits 60a, 60b, 60c and receivers 8a, 8b, 8c, which are to be in phase with each other, form a set in the chip 61. Arrange a plurality. By arranging the wires in the center of the chip, it is possible to provide an arrangement in which it is easy to supply a substantially uniform clock to the entire chip.
Further, in the embodiment of FIG. 11, the clock input is provided at the chip end, but wiring may be provided from the center of the chip as the starting point to the left and right of the chip. Furthermore, the first invention of the present application can be applied not only to a semiconductor chip but also to a board on which a plurality of LSI chips as shown in FIG. 14 to be described later are mounted.
【００２９】図１２に本願第２の発明の一実施例を示
す。本実施例はこれまでのものと大きく異なっている。
これまでのものは基本的に往復配線に対し波形整形用の
入力部を設けたものであるが、この実施例ではチップ等
の基体上の１カ所のクロックソース７０からほぼ同じ配
線幅の２本の配線７３，７４を時計回り反時計まわりと
２方向に設けている。これによりシャープな波形をいず
れの配線７３，７４をドライブするバッファ７１，７２
にも供給する事ができこれまでの実施例のような波形整
形の必要は無い。また配線１周分の遅延をＴｃ，時計回
り配線７３のバッファ部７１からレシーバー入力部７５
−２までの遅延をＴｄとするとバッファ７２からレシー
バー入力部７５−１までの遅延はＴｃ−Ｔｄと見積もら
れる為、 ７５−１点 Ｔｄ ７５−２点 Ｔｃ−Ｔｄ の遅延であり、これらの平均をとる事により場所に依存
しないクロックを得られる。レシーバー７７，７８は前
述した図１のレシーバーの構成と同様でよい。FIG. 12 shows an embodiment of the second invention of the present application. This embodiment is very different from the previous ones.
Although the conventional ones are basically provided with an input section for waveform shaping for the reciprocating wiring, in this embodiment, two clock wirings 70 having substantially the same wiring width are provided from one clock source 70 on a substrate such as a chip. Wirings 73 and 74 are provided in two directions, clockwise and counterclockwise. As a result, the buffers 71 and 72 that drive the wirings 73 and 74 with sharp waveforms
It is also possible to supply waveforms to the above, and there is no need for waveform shaping as in the previous embodiments. In addition, the delay of one round of the wiring is Tc, and the buffer section 71 of the clockwise wiring 73 is connected to the receiver input section 75.
It is estimated that the delay from the buffer 72 to the receiver input section 75-1 is Tc-Td, where Td is the delay up to -2, and therefore the delay is 75-1 point Td 75-2 point Tc-Td, and the average of these. By taking, you can get a clock independent of the place. The receivers 77 and 78 may have the same configuration as the receiver of FIG. 1 described above.
【００３０】図１３に本願第２の発明の他の実施例を示
す。ＬＳＩチップ８０上の外周に前記実施例のように配
線する。これによりチップ上の場所によらず位相を合わ
せる事が出来、複数の論理回路等の回路７９に対して位
相差のないクロックを供給する事ができる。FIG. 13 shows another embodiment of the second invention of the present application. Wiring is performed on the outer periphery of the LSI chip 80 as in the above embodiment. As a result, the phases can be matched regardless of the location on the chip, and a clock having no phase difference can be supplied to the circuits 79 such as a plurality of logic circuits.
【００３１】次に図１４に本願第２の発明の第２の実施
例を示す。この実施例は、メインシステム部９０と、こ
のメインシステム部９０に結合部９１を介して接続され
たサブシステム部９２とからなる電子回路装置である。
この実施例ではサブシステム部９２には、メインメモリ
９３，キャッシュメモリ９４，及び論理回路９５が搭載
されており、これらそれぞれは前記第１３図に示した実
施例のように１ケ所のクロックソースから時計回りと反
時計回りの２方向に配設された２本のロック配線９６
ａ，９６ｂにレシーバー９７ａ，９７ｂ，９７ｃを介し
て接続されている。Next, FIG. 14 shows a second embodiment of the second invention of the present application. This embodiment is an electronic circuit device including a main system section 90 and a subsystem section 92 connected to the main system section 90 via a coupling section 91.
In this embodiment, the subsystem section 92 is equipped with a main memory 93, a cache memory 94, and a logic circuit 95, each of which is derived from one clock source as in the embodiment shown in FIG. Two lock wirings 96 arranged in two directions, clockwise and counterclockwise
It is connected to a and 96b via receivers 97a, 97b and 97c.
【００３２】このような構成によれば機能の異なる集積
回路装置間でそれぞれの集積回路装置に安定したクロッ
クを供給することができる。この実施例では、サブシス
テム部に本願第２の発明を適用した例を示したが、図１
４においてメインシステム部９０に適用してもよい。ま
た、メイン及びサブの両システム部９０，９２に適用し
てもよい。According to such a configuration, a stable clock can be supplied to the integrated circuit devices having different functions. In this embodiment, an example in which the second invention of the present application is applied to the subsystem part is shown.
4 may be applied to the main system unit 90. Further, it may be applied to both the main and sub system units 90 and 92.
【００３３】尚、前記メインシステム部９０には例え
ば、通信機器、画像機器、メモリ機器等、所定の機能を
達成するための電子回路群９８が含まれている。又、図
１４では全ての論理回路及びメモリーにクロックが入力
しているが選択的に１部の論理回路及びメモリーでも良
い。さらにまた、サブシステム部９２側の回路をメイン
システム部９０側の回路よりも高速に動作させたい場合
には、メインシステム部９０側のクロックを発振器等を
介してｎ倍（ｎ＞１）としてサブシステム部９２のクロ
ックソースとして供給することにより実現することがで
きる。両方のシステム部９０，９２に同様のクロックを
供給するのであれば前記発振器等は設けなくてもよい。The main system section 90 includes an electronic circuit group 98 for achieving a predetermined function, such as a communication device, an image device, a memory device, or the like. Further, in FIG. 14, clocks are inputted to all the logic circuits and memories, but one part of the logic circuits and memories may be selectively used. Furthermore, when it is desired to operate the circuit on the subsystem section 92 side at a higher speed than the circuit on the main system section 90 side, the clock on the main system section 90 side is set to n times (n> 1) via an oscillator or the like. It can be realized by supplying it as the clock source of the subsystem section 92. If the same clock is supplied to both system units 90 and 92, the oscillator and the like may not be provided.
【００３４】次に、本願第２の発明の他の適用例を図１
５（ａ），（ｂ）に示す。図１５（ａ）は基体１００上
に時計回り、反時計回りの２本のクロック配線の対が複
数、この場合は２対１０１ａ，１０１ｂ設けられた例で
あり、図１５（ｂ）は基体１００上の中央部に時計回
り、反時計回りの２本のクロック配線１０２ａ，１０２
ｂが図１４か図１５（ａ）よりも微小な領域内に配設さ
れ、論理回路メモリ等の各種回路１０３はその周辺に配
置された例である。ここで前記基体１００はＬＳＩチッ
プ或いは、複数のＬＳＩチップを搭載したボードと考え
てもよい。例えば、図１４に示したようにメインメモ
リ、キャッシュメモリ、論理回路（ＣＰＵ等）を搭載し
たボードと考えてもよい。この様に本願発明のクロック
配線の配置は、基体１００上の論理回路やメモリ等の各
種回路のレイアウトに応じて適宜変更して実施すること
が可能である。又、実施例を示す図１２、１３、１４、
１５においては入力クロックのバッファを時計回り、反
時計回りクロック配線のそれぞれにもうけているが、こ
れらを共通化して１個のバッファとしその出力を分岐し
て配線し、時計回り、反時計回りとしても良い。Next, another application example of the second invention of the present application is shown in FIG.
5 (a) and 5 (b). FIG. 15A shows an example in which a plurality of pairs of two clock wirings, clockwise and counterclockwise, are provided on the base 100, in this case, two pairs 101a and 101b. FIG. 15B shows the base 100. Two clock wirings 102a and 102, clockwise and counterclockwise, are provided in the upper center part.
In this example, b is arranged in a region smaller than that in FIG. 14 or FIG. 15A, and various circuits 103 such as a logic circuit memory are arranged in the periphery thereof. Here, the base 100 may be considered as an LSI chip or a board on which a plurality of LSI chips are mounted. For example, as shown in FIG. 14, it may be considered as a board having a main memory, a cache memory, and a logic circuit (CPU etc.). As described above, the arrangement of the clock wiring according to the present invention can be appropriately changed and implemented according to the layout of various circuits such as the logic circuit and the memory on the base 100. In addition, FIGS.
In Fig. 15, the input clock buffer is provided in each of the clockwise and counterclockwise clock wirings, but these are made common to form one buffer, and its output is branched and wired to be clockwise and counterclockwise. Is also good.
【００３５】以上の本願第１及び第２の発明の実施例で
は１本の配線クロックを供給しているが、相補的な信号
を持つ２本の配線によりクロックを供給する場合でも２
本を一組としその一組を配線する事により同様の位相合
わせ効果を得る事ができる。In the above-described first and second embodiments of the present invention, one wiring clock is supplied. However, even when the clock is supplied by two wirings having complementary signals, the clock is supplied by two wirings.
The same phase matching effect can be obtained by wiring a set of books.
【００３６】さらにまた、前記クロック配線の左右また
は上下にそれぞれＶｃｃ線またはＶｓｓ線を配設し、隣
接配線からの雑音の影響を受けないようにシールドして
もよい。Furthermore, a Vcc line or a Vss line may be provided on the left and right or above and below the clock wiring to shield the clock wiring from the influence of noise from the adjacent wiring.
【００３７】[0037]
【発明の効果】以上述べたように本発明によれば、分散
した回路に回路の位置によらず同期したクロックを供給
する事ができる。また本発明において配線遅延を配線遅
延により検知するためプロセスばらつきにより効果が劣
化する事はない。As described above, according to the present invention, synchronized clocks can be supplied to distributed circuits regardless of the positions of the circuits. Further, in the present invention, since the wiring delay is detected by the wiring delay, the effect does not deteriorate due to the process variation.
【図１】 本願発明の概要を説明するための概略構成
図。FIG. 1 is a schematic configuration diagram for explaining an outline of the present invention.
【図２】 本願発明の概要を説明するための説明図。FIG. 2 is an explanatory diagram for explaining the outline of the present invention.
【図３】 本願発明の概要を説明するための説明図。FIG. 3 is an explanatory diagram for explaining an outline of the present invention.
【図４】 本願発明の実施例に用いられる位相比較器の
回路図。FIG. 4 is a circuit diagram of a phase comparator used in an embodiment of the present invention.
【図５】 本願発明の実施例に用いられる可変遅延回路
の回路図。FIG. 5 is a circuit diagram of a variable delay circuit used in an embodiment of the present invention.
【図６】 本願発明の実施例に用いられる他の可変遅延
回路の回路図。FIG. 6 is a circuit diagram of another variable delay circuit used in the embodiment of the present invention.
【図７】 本願第１の発明の実施例を説明するための説
明図。FIG. 7 is an explanatory diagram for explaining an embodiment of the first invention of the present application.
【図８】 本願第１の発明の実施例を示す概略構成図。FIG. 8 is a schematic configuration diagram showing an embodiment of the first invention of the present application.
【図９】 本願第１の発明の第１の実施例を説明するた
めの説明図。FIG. 9 is an explanatory diagram for explaining a first embodiment of the first invention of the present application.
【図１０】 本願第１の発明の第２の実施例を示す概略
構成図。FIG. 10 is a schematic configuration diagram showing a second embodiment of the first invention of the present application.
【図１１】 本願第１の発明の使用例を説明するための
概略構成図。FIG. 11 is a schematic configuration diagram for explaining an example of use of the first invention of the present application.
【図１２】 本願第２の発明の一実施例を示す概略構成
図。FIG. 12 is a schematic configuration diagram showing an embodiment of the second invention of the present application.
【図１３】 本願第２の発明の実施例を示す概略構成
図。FIG. 13 is a schematic configuration diagram showing an embodiment of the second invention of the present application.
【図１４】 本願第２の発明の使用例を示す概略構成
図。FIG. 14 is a schematic configuration diagram showing a usage example of the second invention of the present application.
【図１５】 本願第２の発明の他の適用例を示す概略構
成図。FIG. 15 is a schematic configuration diagram showing another application example of the second invention of the present application.
【図１６】 従来の問題点を説明するための説明図。FIG. 16 is an explanatory diagram for explaining a conventional problem.
１…信号入力端子、２…復路、３…第２の往路、４…終
端、５…折り返し点、６−１…第１のレシーバーの第１
の入力端子、６−２…第１のレシーバーの第２の入力端
子、７−１…第２のレシーバーの第１の入力端子、７−
２…第２のレシーバーの第２の入力端子、８…第１のレ
シーバー、９…第１のレシーバーの第１の可変ディレイ
回路、１０…第１のレシーバーの第２の可変ディレイ回
路、１１…第１のレシーバーの位相検知回路、１２…第
１のレシーバーの位相検知の出力、１３…第１のレシー
バーの出力、１４…第２のレシーバー、１５…第２のレ
シーバーの第１の可変ディレイ回路、１６…第２のレシ
ーバーの第２の可変ディレイ回路、１７…第２のレシー
バーの位相検知回路、１８…第２のレシーバーの位相検
知の出力、１９…第１のレシーバーの出力、２６…波形
整形器（第１の往路）、２７…折り返し点DESCRIPTION OF SYMBOLS 1 ... Signal input terminal, 2 ... Return path, 3 ... 2nd outward path, 4 ... Termination, 5 ... Turning point, 6-1 ... 1st of 1st receiver
Input terminal, 6-2 ... second input terminal of first receiver, 7-1 ... first input terminal of second receiver, 7-
2 ... 2nd input terminal of 2nd receiver, 8 ... 1st receiver, 9 ... 1st variable delay circuit of 1st receiver, 10 ... 2nd variable delay circuit of 1st receiver, 11 ... Phase detection circuit of first receiver, 12 ... Output of phase detection of first receiver, 13 ... Output of first receiver, 14 ... Second receiver, 15 ... First variable delay circuit of second receiver , 16 ... Second variable delay circuit of second receiver, 17 ... Second receiver phase detection circuit, 18 ... Second receiver phase detection output, 19 ... First receiver output, 26 ... Waveform Shaper (first outward route), 27 ... Turn-around point
Claims (30)
往路及び復路を有するクロック配線と、前記往路及び復
路のクロックの位相差を検知し、前記往復配線の位置に
よらないクロックを発生せしめる手段と、前記クロック
ソースと前記往復クロック配線の間に往路あるいは復路
と同じ波形変化を起こす波形整形器とを備えたことを特
徴とする電子回路装置。1. A means for detecting a phase difference between a clock source, a clock wiring having a forward path and a backward path provided on a base, and a clock of the forward path and a backward path, and generating a clock independent of the position of the reciprocating wiring. And a waveform shaper that causes the same waveform change as the forward path or the return path between the clock source and the reciprocating clock wiring.
配線を駆動するバッファが往路、復路それぞれの配線に
設けられたことを特徴とする請求項１記載の電子回路装
置。2. The electronic circuit device according to claim 1, wherein a buffer for driving the forward wiring and a buffer for driving the backward wiring are provided in the forward wiring and the backward wiring, respectively.
度のクロックの遅延時間を有する様に設定されているこ
とを特徴とする請求項２記載の電子回路装置。3. The electronic circuit device according to claim 2, wherein each of the two buffers is set to have a clock delay time of approximately the same level.
徴とする請求項１記載の電子回路装置。4. The electronic circuit device according to claim 1, wherein the substrate is a semiconductor chip.
ぼ中央に延在せしめられていることを特徴とする請求項
４記載の電子回路装置。5. The electronic circuit device according to claim 4, wherein the reciprocating wiring extends in substantially the center of the semiconductor chip.
等しくされたことを特徴とする請求項１記載の電子回路
装置。6. The electronic circuit device according to claim 1, wherein the wiring widths of the forward wiring and the backward wiring are substantially equal to each other.
第１往路、第１復路及び第２経路と３分された１往復半
のクロック配線と、第１復路と第２往路のクロック信号
が供給される複数のレシーバーと、前記第１復路と第２
往路の２つの信号のほぼ中間のクロックを発生させる回
路とを設けたことを特徴とする電子回路装置。7. A clock source, provided on the base,
One round trip half clock wiring divided into the first forward path, the first return path and the second path, a plurality of receivers to which the clock signals of the first return path and the second forward path are supplied, and the first return path and the second return path.
An electronic circuit device comprising: a circuit for generating a clock substantially in the middle of two signals on the outward path.
配線を駆動するバッファが往路、復路それぞれの配線に
設けられたことを特徴とする請求項７記載の半導体装
置。8. The semiconductor device according to claim 7, wherein a buffer for driving the forward wiring and a buffer for driving the backward wiring are provided in the forward wiring and the backward wiring, respectively.
度のクロックの遅延時間を有する様に設定されているこ
とを特徴とする請求項８記載の電子回路装置。9. The electronic circuit device according to claim 8, wherein the two buffers are set so as to have substantially the same clock delay time.
特徴とする請求項７記載の電子回路装置。10. The electronic circuit device according to claim 7, wherein the substrate is a semiconductor chip.
ほぼ中央に延在せしめられていることを特徴とする請求
項１０記載の電子回路装置。11. The electronic circuit device according to claim 10, wherein the reciprocal wiring extends in substantially the center of the semiconductor chip.
ぼ等しくされたことを特徴とする請求項７記載の電子回
路装置。12. The electronic circuit device according to claim 7, wherein the wiring widths of the forward wiring and the backward wiring are substantially equal to each other.
バーが複数設けられ、各レシーバーからの一定化された
クロック出力が前記基体上の半導体回路内あるいは半導
体回路間に供給される様にしたことを特徴とする請求項
７記載の電子回路装置。13. A plurality of receivers connected to the forward path and the return path are provided, and a constant clock output from each receiver is supplied within a semiconductor circuit on the substrate or between semiconductor circuits. The electronic circuit device according to claim 7, which is characterized in that.
力端子に直列に接続された第１及び第２の可変遅延回路
と、この可変遅延回路の遅延の合計と第２往路の第２の
入力端子に接続され、この端子の信号の位相を比較し、
位相が合うように遅延の調整を行う位相検知回路とから
構成されることを特徴とする請求項１２及び１３記載の
電子回路装置。14. The receiver includes first and second variable delay circuits connected in series to a first input terminal of a first return path, a total delay of the variable delay circuits and a second forward path. Connected to the input terminal, compare the phase of the signal at this terminal,
14. The electronic circuit device according to claim 12, further comprising a phase detection circuit that adjusts a delay so that the phases match each other.
される一対の配線からなり、それぞれの配線に対して前
記往路及び復路のクロック遅延を検知し、その平均を出
力するレシーバー回路を設けられたことを特徴とする請
求項７記載の電子回路装置。15. The clock wiring is composed of a pair of wirings to which complementary signals are supplied, and a receiver circuit is provided for detecting the clock delays of the forward path and the backward path for each wiring and outputting the average thereof. The electronic circuit device according to claim 7, wherein:
される一対の配線からなり、それぞれの配線に対して前
記往路及び復路のクロックの位相差を検知し、前記往復
配線の位置によらないクロックを発生せしめる手段が設
けられたことを特徴とする請求項１記載の電子回路装
置。16. The clock wiring comprises a pair of wirings to which complementary signals are supplied, detects the phase difference between the forward and backward clocks for each wiring, and does not depend on the position of the reciprocating wiring. 2. The electronic circuit device according to claim 1, further comprising means for generating.
それぞれ設けられたＶｃｃ線及びＶｓｓ線とを備え、前
記Ｖｃｃ線及びＶｓｓ線によりクロック配線のシールド
を行うようにしたことを特徴とする請求項１及び７記載
の電子回路装置。17. The clock wiring is provided with a Vcc line and a Vss line respectively provided on the left and right or above and below the clock wiring, and the clock wiring is shielded by the Vcc line and the Vss line. And the electronic circuit device according to 7.
は物理的近傍に位置せしめられていることを特徴とする
請求項１４に記載の電子回路装置。18. The electronic circuit device according to claim 14, wherein the first input terminal and the second input terminal are physically located near each other.
れ、時計回り反時計回りの２方向に配設された前記クロ
ックソースからの信号が供給される第１及び第２のクロ
ック配線と、前記第１及び第２のクロック配線のクロッ
クの位相差を検知し、前記第１及び第２のクロック配線
の位置によらないクロックを発生せしめる手段とを備え
たことを特徴とする電子回路装置。19. A clock source, first and second clock wirings provided on a base body, to which signals are supplied from the clock source arranged in two clockwise and counterclockwise directions, and the first and second clock wirings. An electronic circuit device comprising: means for detecting a phase difference between clocks of the first and second clock wirings and generating a clock independent of the positions of the first and second clock wirings.
ッファと第２のクロック配線を駆動するバッファがそれ
ぞれの配線に設けられたことを特徴とする請求項１９記
載の電子回路装置。20. The electronic circuit device according to claim 19, wherein a buffer for driving the first clock wiring and a buffer for driving the second clock wiring are provided in respective wirings.
程度のクロックの遅延時間を有する様に設定されている
ことを特徴とする請求項２０記載の電子回路装置。21. The electronic circuit device according to claim 20, wherein the two buffers are set to have substantially the same clock delay time.
特徴とする請求項１９記載の電子回路装置。22. The electronic circuit device according to claim 19, wherein the substrate is a semiconductor chip.
記半導体チップ上のほぼ中央に延在せしめられているこ
とを特徴とする請求項２２記載の電子回路装置。23. The electronic circuit device according to claim 22, wherein the first and second clock wirings extend substantially in the center of the semiconductor chip.
線幅はほぼ等しくされたことを特徴とする請求項１９記
載の電子回路装置。24. The electronic circuit device according to claim 19, wherein the wiring widths of the first and second clock wirings are substantially equal to each other.
供給され、これら相補的信号が与えられる１組の配線が
用いられていることを特徴とする請求項１９記載の電子
回路装置。25. The electronic circuit device according to claim 19, wherein the clock is supplied by wiring with complementary signals, and a set of wirings to which these complementary signals are applied is used.
右または上下にそれぞれ設けられたＶｃｃ線及びＶｓｓ
線とを備え、前記Ｖｃｃ線及びＶｓｓ線によりクロック
配線のシールドを行うようにしたことを特徴とする請求
項１９記載の電子回路装置。26. A Vcc line and a Vss line which are provided on the left and right or above and below the first or second clock wiring, respectively.
20. The electronic circuit device according to claim 19, further comprising: a line, wherein the Vcc line and the Vss line shield the clock wiring.
たボードであることを特徴とする請求項１９記載の電子
回路装置。27. The electronic circuit device according to claim 19, wherein the base is a board on which a plurality of electronic circuits are mounted.
る第１のボードと、サブシステムを構成する第２のボー
ドとからなり、前記ボードの少なくとも１つに複数の電
子回路が搭載され、これら複数の電子回路のそれぞれが
前記第１及び第２のクロック配線に接続されていること
を特徴とする請求項１９記載の電子回路装置。28. The base body comprises a first board forming a main system section and a second board forming a subsystem, and a plurality of electronic circuits are mounted on at least one of the boards. 20. The electronic circuit device according to claim 19, wherein each of the electronic circuits is connected to the first and second clock wirings.
キャッシュメモリ、論理回路の少なくともいずれかから
構成されたものであることを特徴とする請求項２８記載
の電子回路装置。29. The plurality of electronic circuits is a main memory,
29. The electronic circuit device according to claim 28, comprising at least one of a cache memory and a logic circuit.
ちらか一方のボードのマクロックを高速化する手段を備
えたことを特徴とする請求項２８記載の電子回路装置。30. The electronic circuit device according to claim 28, further comprising means for accelerating the McClock of one of the first board and the second board.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06958496A JP3335839B2 (en) | 1996-03-26 | 1996-03-26 | Electronic circuit device |
| US08/824,743 US6124744A (en) | 1996-03-26 | 1997-03-26 | Electronic circuit apparatus having circuits for effectively compensating for clock skew |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06958496A JP3335839B2 (en) | 1996-03-26 | 1996-03-26 | Electronic circuit device |
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| Publication Number | Publication Date |
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ID=13407029
Family Applications (1)
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|---|---|---|---|
| JP06958496A Expired - Fee Related JP3335839B2 (en) | 1996-03-26 | 1996-03-26 | Electronic circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335839B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026667B2 (en) | 2001-09-28 | 2006-04-11 | Renesas Technology Corp. | Semiconductor integrated circuit device having clock signal transmission line and wiring method thereof |
| EP1150427A3 (en) * | 2000-04-27 | 2007-03-21 | NEC Electronics Corporation | Clock control circuit and method |
| JP2012004697A (en) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | Clock distribution circuit and semiconductor circuit device including the same |
| JPWO2015025682A1 (en) * | 2013-08-19 | 2017-03-02 | 国立研究開発法人科学技術振興機構 | Reconfigurable delay circuit, delay monitor circuit using the delay circuit, variation correction circuit, variation measurement method, and variation correction method |
-
1996
- 1996-03-26 JP JP06958496A patent/JP3335839B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150427A3 (en) * | 2000-04-27 | 2007-03-21 | NEC Electronics Corporation | Clock control circuit and method |
| US7026667B2 (en) | 2001-09-28 | 2006-04-11 | Renesas Technology Corp. | Semiconductor integrated circuit device having clock signal transmission line and wiring method thereof |
| US7394115B2 (en) | 2001-09-28 | 2008-07-01 | Renesas Technology Corp. | Semiconductor integrated circuit device having clock signal transmission line and wiring method thereof |
| JP2012004697A (en) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | Clock distribution circuit and semiconductor circuit device including the same |
| JPWO2015025682A1 (en) * | 2013-08-19 | 2017-03-02 | 国立研究開発法人科学技術振興機構 | Reconfigurable delay circuit, delay monitor circuit using the delay circuit, variation correction circuit, variation measurement method, and variation correction method |
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| Publication number | Publication date |
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