JPH09244952A

JPH09244952A - 主メモリへの帯域幅を保持するシステム

Info

Publication number: JPH09244952A
Application number: JP9023353A
Authority: JP
Inventors: Gregg Lesartre; グレッグ・レサルター
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-03-01
Filing date: 1997-02-06
Publication date: 1997-09-19
Anticipated expiration: 2017-02-06
Also published as: GB2310743B; DE19650519A1; JP3876034B2; US5758178A; GB2310743A; GB9702564D0

Abstract

(57)【要約】【課題】順不同に命令を処理するシステムでキャッ
シュ・ミスが起こる場合、主メモリへのメモリ要求を最
小限にし、主メモリへの帯域幅を最適化する。【解決手段】システムは、プロセッサと、プロセッサと
連絡する主メモリと、プロセッサに関連するデータ・キ
ャッシュ(DCACHE)とを含む。プロセッサは、メモリ待ち
行列(MQUEUE)をもち、DCACHEまたは主メモリへのメモリ
アクセスへ向けられる命令を受け取り、実行する。MQUE
UEは、順不同にそれぞれのメモリ命令を受け取り、実行
するための複数の命令処理機構を含む。各々の命令処理
機構は、命令を格納する命令レジスタおよび命令の実行
の結果のデータアドレスを格納するアドレス並べ替えバ
ッファ・スロット(ARBSLOT)を含む。各々のARBSLOTのミ
ス従属(ＤＭ)インジケータ論理は、別のARBSLOTがDCACH
Eに不在で、すでに主メモリから要求しているミス・デ
ータについてそれぞれのARBSLOTから主メモリへの要求
を妨げる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タ・プロセッサ・アーキテクチャに関し、特に、順不同
に命令を実行するプロセッサにおいて、冗長なメモリ要
求が排除され、メモリ帯域幅が最適化されるように、キ
ャッシュ・ミスに起因するメモリ要求をトラッキングす
るミス追跡システムおよび方法に関する。

【０００２】

【従来の技術】一般に、コンピュータ・プロセッサ(処
理ユニット)は、システムの演算を指示する制御ユニッ
ト、および計算演算を実施する算術論理ユニット(ALU)
からなる。プロセッサの設計は、１つまたは複数のレジ
スタ組の選択、これらレジスタ間の通信経路、およびこ
れらがどのように動作するか指示し、制御する手段を伴
う。普通、プロセッサは、主メモリに保有される一連の
命令からなるプログラムによって指示される。各々の命
令は、通常長さが１または複数ワードの１グループのビ
ットであり、プロセッサによって実行される演算を明示
する。一般に、プロセッサの基本サイクルは、(a)命令
を主メモリから命令レジスタへフェッチするステップ
と、(b) その命令を解読する(すなわちそれが示すなさ
れるべきことを判断する。各々の命令は、実施される演
算および演算が適用されるデータを示す)ステップと、
(c)その命令によって明示される演算を実行するステッ
プと、(d)次の命令が位置するところを判断するステッ
プとを含む。普通、次の命令とは、現在の命令のすぐ後
に続くものである。

【０００３】しかし、２以上のスカラ演算が並行に実施
されるスーパースカラ・プロセッサのような高性能なプ
ロセッサにおいて、プロセッサは、順不同である、また
はプロセッサを駆動するソフトウェアによって規定され
る順序と一貫しない順序である命令を実施するように設
計されることができる。これらのシステムで、命令は、
それらがプログラムによって規定されるシーケンスに現
れるときに対し、それらが実行されることができるとき
に実行される。さらに、順不同の命令の実行の後、その
結果は、命令の順序と一致するように最終的に並べ替え
られる。

【０００４】性能を最適化するために、キャッシュ・メ
モリがしばしばコンピュータのプロセッサに関連して用
いられる。キャッシュ・メモリは、コンピュータのプロ
セッサと主メモリの間に位置する高速なバッファであ
る。プロセッサで現在使用中のデータおよび命令は、キ
ャッシュ・メモリへ移動させられ、それによって２つの
利益をもたらす。第１に、プロセッサのメモリ要求に関
する平均アクセス時間が低減され、プロセッサのスルー
プットを増加させる。第２に、それによって利用可能な
メモリ帯域幅のプロセッサの利用が低減されるので、シ
ステム・バス上のその他のデバイスは、プロセッサのじ
ゃまをすることなくメモリを使用することができる。こ
のようにキャッシュ・メモリは、主メモリからプロセッ
サへの命令およびデータのフローの速度を上げるために
使用される。主メモリのサイクル時間は、典型的にプロ
セッサのクロッキング速度よりも遅いので、このキャッ
シュ・ファンクションが重要である。

【０００５】プロセッサがあるデータラインについてデ
ータ・キャッシュにアクセスするとき、プロセッサはそ
のキャッシュにアドレスを送る。キャッシュは、アドレ
スからキャッシュ索引を解析し、所望のデータラインを
含みうる１つまたは複数の記憶位置を選択するためにそ
れを使用する。キャッシュは、いくつかの設計で、１ま
たは複数の位置に対応する実ページ番号(RPN)であるタ
グ、およびそのタグに対応するデータラインが有効であ
るか無効であるかを示すステータス・インジケータ(ind
icator)を出力する。

【０００６】典型的にキャッシュに関連する支援回路
は、ステータス・インジケータおよびタグを受け取る。
ステータス・インジケータが無効データを示すとき、支
援回路は「ミス(miss)」表示をプロセッサに送り、その
場合、プロセッサはそのデータラインについて主メモリ
をアクセスしなければならない。ステータス・インジケ
ータが有効データを示すとき、支援回路は、キャッシュ
が所望のデータラインを現在格納しているか判断するた
めに、タグをアドレスの残りのものと比較する。キャッ
シュが、タグの比較によって判断されるように要求され
るデータラインを持たないとき、支援回路は、「ミス」
表示をプロセッサに送り、その場合、プロセッサはその
データラインについて主メモリをアクセスしなければな
らない。キャッシュが、タグの比較によって判断される
ように要求されているデータラインを持つとき、支援回
路は、「ヒット(hit)」表示をプロセッサに送り、要求
されるデータラインを読み取るようにプロセッサを促進
する。

【０００７】命令の順不同の実行、または命令のスーパ
ースカラの実行を実施するプロセッサでは、２つ以上の
命令が同一のデータラインをシークすることがありえ
る。さらに、データラインがキャッシュで利用可能でな
い場合、主メモリへの複数のメモリ要求が、システム・
インターフェースすなわち１または複数のバス上に生成
され、連絡されうる。この状態は、トラフィックを増や
すことによりシステム・インターフェースの帯域幅を減
少させるので望ましくない。

【０００８】

【発明が解決しようとする課題】本発明の目的は、上述
のような従来技術の不適当な点および不足する点を克服
することである。

【０００９】本発明の別の目的は、順不同に命令を実行
するプロセッサの性能を改善することである。

【００１０】本発明の別の目的は、順不同に処理するシ
ステムでキャッシュ・ミスが起きた場合に、主メモリへ
のメモリ要求を最小限にするミス追跡システムおよび方
法を提供することである。

【００１１】本発明の別の目的は、順不同に処理するシ
ステムで、データラインが主メモリから返されると、冗
長なメモリ要求を排除し、メモリ要求に従属する命令を
更新するミス追跡システムおよび方法を提供することで
ある。

【００１２】本発明の別の目的は、設計が簡単であり、
操作上効率的で信頼でき、安価に大量生産できるミス追
跡システムおよび方法を提供することである。

【００１３】

【課題を解決するための手段】手短に述べると、本発明
は、データ・キャッシュを利用し、順不同に命令を実行
する処理システムに関連する主メモリへの帯域幅を最適
化するミス追跡システムおよび方法を提供する。ミス追
跡システムは、プロセッサ、システム・インターフェー
スを経由してプロセッサに連絡する主メモリ、およびプ
ロセッサに関連するデータ・キャッシュ(DCACHE)を含
む。

【００１４】プロセッサは、メモリ・アクセスすなわち
主メモリまたはDCACHEへのロードまたは格納へ向けられ
る命令を受け取り、実行する命令並べ替え機構をもつ。
命令並べ替え機構は、メモリ待ち行列(MQUEUE)であるこ
とが好ましいが、これに限定されない。MQUEUEは、それ
ぞれのメモリ命令を受け取る複数の命令処理機構を含
む。各々の命令処理機構は、対応する命令を格納する命
令レジスタ、および命令の実行に関して結果のデータ・
アドレスを受け取るアドレス並べ替えスロット(ARBSLO
T)を含む。命令処理機構は、順不同に(実行を開始する
ための)命令を送り出し、その命令によって、DCACHEへ
のアクセスが行われる。

【００１５】発明の重要な特徴に従うと、各々の命令処
理機構、具体的にはARBSLOTに関連するミス従属(depend
ent-on-miss、ＤＭ)インジケータ論理は、別のARBSLOT
がDCACHEに不在のミス・データをすでに主メモリから要
求しているとき、そのミス・データについてそれぞれの
ARBSLOTから主メモリへの要求を妨げる。ＤＭインジケ
ータ論理は、現在それぞれのARBSLOTに関連する命令が
それぞれ、まだ受け取られていないミス・データに従属
するか否か示す信号ＤＭをアサートする、およびアサー
トから外す(deasserted)ように構成される、例えばラッ
チその他の適当な機構のようなＤＭインジケータを含
む。キャッシュ・ミスが起こると、ＤＭインジケータ論
理は信号ＤＭをアサートするが、別のARBSLOTがすでに
要求を行っているときは、そのミス・データについてそ
のそれぞれのARBSLOTから主メモリへの要求を妨げる。
ＤＭインジケータは、DCACHEによってミス・データが主
メモリから受け取られると、信号ＤＭをアサートからは
ずし、アサートからはずすことによって、特定のARBSLO
Tはそのデータについてもう一度DCACHEにアクセスす
る。

【００１６】さらに、好ましい実施例では１または複数
のビットであるステータス・インジケータは、各々のキ
ャッシュ・データラインに関連する。ステータス・イン
ジケータは、対応するキャッシュ・データラインが、無
効であり、かつすでに主メモリから要求されていること
を示す「ミス・ペンディング(miss pending)」のステー
タスを、適切なときに示すことができる。論理は、キャ
ッシュ・アクセスの間、ステータス・インジケータを調
べる。ステータス・インジケータがミス・ペンディング
のステータスを示すとき、論理は、ＤＭインジケータを
用いて信号ＤＭをアサートし、主メモリへアクセスを起
動することを控える。

【００１７】より高い性能を実現するために、データラ
インの半分だけが有効であるとき、ステータス・インジ
ケータは、「キャッシュ・ラインが半分有効」のステー
タスを示すことができる。好ましい実施例で、キャッシ
ュ・ラインは、主メモリから２つの半分で返される。こ
の付加のステータス情報によって、論理は、キャッシュ
・ラインの半分が利用可能であるときを、および所与の
ARBSLOTのデータ・アドレスが先に進んで、DCACHEにあ
る半分のラインからそのデータをアクセスすることがで
きるかどうかを認識することができる。

【００１８】またこの発明は、データ・キャッシュを利
用し、順不同に命令を実行する処理システムに関連する
主メモリへの帯域幅を保持する新しい方法を提供するこ
とを目的とする。これに関して、方法は、データアクセ
スに向けられる命令を順不同に実行し、その命令に従っ
て処理システムを用いてデータ・キャッシュにアクセス
し、処理システムを用いてデータ・キャッシュに不在の
ミス・データを認識し、そのミス・データについて主メ
モリへの複数の要求を妨げるように、広く概念化される
ことができる。

【００１９】

【発明の実施の形態】図１に示されるように、本発明の
ミス追跡システム100(より詳しくは図３および図４を参
照)および関連する方法は、コンピュータ11内で実現さ
れ、特に、プロセッサ14の命令フェッチ/実行システム1
2内のメモリ待ち行列(MQUEUE)、およびコンピュータ11
のプロセッサ14に接続されるデータ・キャッシュ(DCACH
E)24に関連する。一般に、コンピュータ11は、プロセッ
サ14、プロセッサ14を駆動するソフトウェア(S/W)18を
もつ主メモリ16、参照矢印23で示されるようにプロセッ
サ14と相互接続するDCACHE24、およびプロセッサ14およ
び主メモリ16と相互接続する１または複数のバスのよう
なシステム・インターフェース22からなる。演算におい
て、プロセッサ14の命令フェッチ/実行システム12がソ
フトウェア18を実行するとき、プロセッサ14で現在使用
中のデータはDCACHE24へ転送され、それによってプロセ
ッサのメモリ要求に関する平均アクセス時間を減少さ
せ、システム・インターフェース22上のトラフィックを
最小限にする。最後に、新しいミス追跡システム100を
除いては、前述のコンピュータ構成要素およびそれらの
相互作用はすべて従来技術でよく知られており、理解さ
れていることを述べなければならない。

【００２０】DCACHE24の典型的なキャッシュ・ライン
は、タグ、ステータス・インジケータおよびデータを含
む。所望のデータラインを含みうる１つまたは複数の記
憶位置を選ぶために、キャッシュ索引が、DCACHE24に送
られ、DCACHE24で使用される。キャッシュ索引の受領に
応答して、DCACHE24は、１つまたは複数の位置に対応す
る、好ましい実施例では実ページ番号(RPN)であるタ
グ、そのタグに対応するデータラインが有効であるか無
効であるか示すステータス・インジケータ、および有効
または無効でありうるデータを出力する。典型的に、ス
テータス・インジケータは以下の状態を示す。「無効」
は、存在するデータがないことを意味する。「有効、共
有(valid shared)」は、データは存在するが、どこかほ
かに位置することがありえることを意味する。「有効、
専有、クリーン(valid private clean)」は、ラインが
唯一のコピーをもち、DCACHE24がまだラインに書き込み
をしていないことを意味する。「有効、専有、ダーティ
(valid private dirty)」は、ラインが唯一のコピーを
もち、DCACHE24がすでにラインに書き込みをしている
(従って主メモリへのラインをコピーする必要がある)こ
とを意味する。

【００２１】DCACHE24に関連するタグ比較機構108(図
３)は、ステータス・インジケータおよびタグを受け取
る。ステータス・インジケータが無効データを示すと
き、タグ比較機構は、「ミス」表示をプロセッサ14へ送
り、その場合プロセッサ14は、そのデータラインについ
て主メモリ16にアクセスする。ステータス・インジケー
タが有効なデータを示すとき、タグ比較機構は、DCACHE
24が所望のデータラインを現在格納しているかどうか判
断するために、タグをアドレスの残りのものと比較す
る。DCACHE24が、タグの比較によって判断されるよう
に、要求されているデータラインを持たないとき、タグ
比較機構は、「ミス」表示をプロセッサ14へ送り、その
場合プロセッサ14は、そのデータラインについて主メモ
リ16にアクセスする。DCACHE24が、タグの比較によって
判断されるように、要求されているデータラインをもつ
場合、タグ比較機構は、「ヒット」表示をプロセッサ14
へ送り、要求されるデータラインを読み取るようにプロ
セッサ14を促進する。

【００２２】命令フェッチ/実行システム12の可能な実
施例が、図２のブロック図によって示される。図２で示
すように、命令フェッチ/実行システム12は、命令をソ
フトウェア18(図１)から格納するための命令キャッシュ
(ICACHE)26をもつ。命令フェッチ機構(IFETCH)28はICAC
HE26と連絡し、最終の実行のためにICACHE26から命令を
取り出す。好ましい実施例では、IFETCH28は、一度に４
命令(各々３２ビット)をフェッチし、その命令をソート
機構32へ転送する。

【００２３】ソート機構32は、各々の命令が、算術論理
ユニット(ALU)またはメモリのどちらに向けられている
か判断し、それに応じて、対応する参照矢印36a、36bで
示されるように命令を算術論理ユニット待ち行列(AQUEU
E)38aおよびMQUEUE38bへそれぞれ分配する。

【００２４】算術論理ユニット待ち行列38aは、複数のA
LU命令処理機構39a(好ましい実施例で数は28)を含み、
それらは、参照矢印43で示されるように算術論理ユニッ
ト42へ向けられるそれぞれの命令を格納するレジスタ41
aを持つ。算術論理ユニット待ち行列38aの中の命令は、
任意の可能な順序で(好ましくはデータフロー形態で)実
行され、それらが完了するとき、その結果が捕らえら
れ、完了とマークされる。

【００２５】待ち行列38aによって制御されるALU42は、
インターフェース45で示されるようにリネーム(rename)
・レジスタ44a、44bおよび汎用レジスタ46からオペラン
ドを取り出すことができる。ALU42がオペランド上に演
算したあと、演算の結果は、参照矢印49で示されるよう
に、AQUEUEリネーム・レジスタ44aに格納される。

【００２６】メモリ待ち行列38bは、複数の命令処理機
構39bを含む。それぞれの命令処理機構39bは、それぞれ
のメモリ命令を格納するレジスタ41bを含み、また参照
数字48によって示される、それぞれのアドレスを格納す
るアドレス並べ替えバッファ・スロット(ARBSLOT、好ま
しい実施例で数は28である)を含む。メモリ待ち行列38b
の中のメモリ命令は、メモリへの「ロード」および「格
納」と分類されることができる。「ロード」は、データ
をメモリ(キャッシュまたは主メモリ)からレジスタへ転
送する要求であり、「格納」は、データをレジスタから
メモリへ転送する要求である。

【００２７】命令の実行の間に、第１のフェーズは、ア
ドレスを計算するために、規定される数学的演算をオペ
ランドに実行することを伴い、第２のフェーズは、計算
されたアドレスに基づいて、データについてメモリ/キ
ャッシュをアクセスすることを伴う。MQUEUE38bは、任
意の可能な順序で(好ましくはデータフロー形態で)各々
の命令および実行の２つのフェーズ(アドレス計算およ
びメモリ/キャッシュ・アクセス)を実行する。命令が完
了すると、その結果は、MQUEUEリネーム・レジスタ44b
によって捕らえられ、命令は、MQUEUE38bで完了とマー
クされる。好ましい実施例において、MQUEUE38bは、ソ
ート機構32から１サイクルあたり４命令(各々３２ビッ
ト)までを受け取り、参照矢印51bで示されるように、退
去機構52へ１サイクルあたり２命令(３２ビット)までを
転送する。

【００２８】より詳しくは、命令の実行の第１フェーズ
の間に、アドレスはアドレス計算器58によって生成され
る。アドレス計算器58は、リネーム・レジスタ44bから
取り出されるオペランドに基づいてアドレスを計算し、
参照矢印62で示されるように、メモリ待ち行列38bの中
の命令に対応するARBSLOT48へ(実または仮想)アドレス
を渡す。命令による計算の制御は、図２の参照矢印64で
示される。メモリの命令の実行の第２フェーズが遂行さ
れるとき、計算されたアドレス(キャッシュ索引を含む)
が、参照矢印54で示されるようにDCACHE24へ転送され、
DCACHE24でロードまたは格納を達成する。好ましい実施
例では、可能であれば２つのアドレスが、各々のサイク
ルに、メモリ待ち行列38bからDCACHE24へ転送される。
この多重アドレス特徴を適応させるために、DCACHE24
は、例として２重ポートを用いて実現されることができ
る。代わりに別の例として、また好ましい実施例で実現
されるように、奇数および偶数アドレスが、単一ポート
のランダム・アクセス・メモリ(RAM)のそれぞれの奇数
および偶数キャッシュ・バンクへ同時に送られる。後者
の設計の詳細は、同じ発明者によって同日に出願されて
いる「Address Aggregation System And Method For In
creasing Throughput Of Addresses To A DataCache Fr
om A Processor」というタイトルの同時継続出願特許の
明細書に説明されている。DCACHE24がアドレスを処理す
ると、データ結果は、参照矢印56で示されるようにリネ
ーム・レジスタ44bへ転送される。

【００２９】退去機構52は、対応する参照矢印51a、51b
で示されるように、待ち行列38a、38bの各々から実行さ
れた命令を受け取る(好ましくは１サイクルあたり２つ
の32ビット)。退去機構52は、命令の結果をアーキテク
チャの状態に付する。ソフトウェア18(図１)は、退去機
構52によってアーキテクチャの状態に変換されない結果
には気付かない。退去機構52は、それぞれ参照矢印73、
74で示されるように、命令の属性に依存して命令の結果
を汎用レジスタ46および/または制御レジスタ72へ移動
させることにより、ソフトウェア18によって規定される
プログラムの順序で待ち行列38a、38bの命令を退去さ
せ、結果として参照矢印76a、76bで示されるように、命
令の結果がリネーム・レジスタ44a、44bから汎用レジス
タ46へ渡される。

【００３０】退去機構52がDCACHE24のデータラインへの
格納をもたらす命令を退去させるとき、退去機構52は、
ラインに対応するステータス・インジケータに「ダーテ
ィ」とマークし、ラインは変わり、主メモリ16でライン
を更新するために最終的に主メモリ16に送られなければ
ならないことを示す。

【００３１】また退去機構52は、命令に関連する例外が
あるかどうか判断するための論理をもつ。例外とは、現
在退去させている命令の１つに対応する特別な状況を示
すフラグである。例外が起きた場合、退去機構52は、例
外を示した命令の後に続く待ち行列38a、38b内のすべて
の命令を捨て、IFETCH28に、再実行のために未解決の命
令をもう一度取り出させる、または特別な状況を扱うた
めの特別なソフトウェアを取り出させる。

【００３２】ミス追跡システムおよび方法本発明のミス追跡システムおよび方法の特徴に従って、
付加のキャッシュ状態が、上述された典型的な状態に加
えられる。具体的に言うと、「ミス・ペンディング」状
態および「キャッシュ・ラインが半分有効」状態が加え
られる。上述の状態は、命令の順不同の処理およびDCAC
HE24への複数の同時のアクセスを可能にするために加え
られている。好ましい実施例で、ステータス・インジケ
ータ82は３ビットを使って実現され、符号は以下の表１
で示される通りである。

【００３３】

【表１】

【００３４】この明細書でさらに詳しく後述されるが、
「ミス・ペンディング」状態は、対応するデータライン
が、現在はDCACHE24内になく、現在主メモリ16(図１)か
らシークされていることを示す。さらに、「キャッシュ
・ラインが半分有効」状態は、データラインの半分のみ
が主メモリ16からDCACHE24へ転送されているときを示
す。DCACHE24へのデータ読み取りアクセスすなわちロー
ドがあり、ステータス・インジケータ82が「キャッシュ
・ラインが半分有効」を示すとき、要求している命令
は、要求されるデータがラインの第１の半分にあるか第
２の半分にあるか判断する。それが第１の半分であれ
ば、要求している命令は実行し、それ自身に完了とマー
クする。対照的に、それが第２の半分であれば、要求し
ている命令は再び試みる。前述の特徴はシステムの性能
を向上させる。

【００３５】ここで本発明のミス追跡システム100が、
図３および図４を参照して記述される。図３を参照する
と、ミス追跡システム100は、システム・インターフェ
ース制御102、複数のメモリ命令処理機構39b(それらの
各々はARBSLOT48を含む)、DCACHE24、ミス・アービトレ
ータ107、タグ比較機構108、およびアドレス計算器58を
伴う。

【００３６】システム・インターフェース制御102は、
システム・インターフェース22へ/からのアクセスを制
御し、具体的には、データについて主メモリ16へデータ
ラインを要求し、データラインが主メモリ16から送られ
てくるとき、データライン105および制御信号106をDCAC
HE24へ転送する。システム・インターフェース制御102
は、主メモリ16(図１)からのデータを要求するために、
ミス制御信号MISS_CAV101およびMISS/COPY_IN_ADDR104
の両方をARBSLOT48から受け取る。次にシステム・イン
ターフェース制御102は、適当なデータ要求信号を生成
し、主メモリ16に連絡する。システム・インターフェー
ス制御102が主メモリ16からデータラインを受け取ると
き、システム・インターフェース制御102は、データラ
イン105をDCACHE24へ連絡し、参照矢印106で示されるよ
うに、DCACHE24へ制御信号COPY_IN103およびステータス
・インジケータ「1xx」の両方を発行する。さらに、シ
ステム・インターフェース制御102は、そのラインに対
応するアドレスMISS/COPY_IN_ADDR104および制御信号CO
PY_IN103をARBSLOT48へ送り、ARBSLOT48は、そのデータ
ラインについてDCACHE24へアクセスするように促され
る。

【００３７】各々のメモリ命令処理機構39bは、簡潔に
する目的でそれらのうち１つだけが図３に示されてお
り、DCACHE24、システム・インターフェース制御102お
よびタグ比較機構108と相互接続するARBSLOT48を含む。
さらに詳しく後述されるように、ARBSLOT48は、それぞ
れのARBSLOT48に関連する命令が、すでに要求されてお
り、かつDCACHE24に不在のミス・データラインに依存す
るか否かを示す内部のミス従属(ＤＭ)インジケータ135
(図４)を維持する。さらにARBSLOT48は、別のARBSLOT48
がすでに主メモリ16からミス・データラインを要求して
いるとき、そのミス・データラインについてARBSLOT48
から主メモリ16へ要求が行われないようにする論理を含
む。

【００３８】図３を参照すると、ARBSLOT48はミス制御
信号MISS_CAV101を発行することができ、また別のARBSL
OT48からその信号を受け取ることができる。またARBSLO
T48は、システム・インターフェース制御102または別の
ARBSLOT48から、アドレスMISS/COPY_IN_ADDRを受け取る
ことができる。最後に、ARBSLOT48は、システム・イン
ターフェース制御102によって送られてくるアドレスを
コピーするようにARBSLOT48に通知する、システム・イ
ンターフェース制御102からの制御信号COPY_IN103を受
け取ることができる。

【００３９】ミス・アービトレータ107は、図３に示さ
れるように、各々のARBSLOT48と相互接続される。ミス
・アービトレータ107は、キャッシュ・ミスが起きた場
合に、複数のARBSLOT48の間でシステム・インターフェ
ース22へのアクセスを裁定する。あるARBSLOT48でキャ
ッシュ・ミスがあると判断されると、そのARBSLOT48
は、参照数字111で示されるように、ミス要求信号MISS_
REQを生成し、ミス・アービトレータ107にそのミス要求
信号MISS_REQ111を転送する。ミス・アービトレータ107
は、多くのARBSLOT48からのミス要求に優先順位を付
け、選択する。ミス・アービトレータ107は、ミス要求
を許可すると、選択されたARBSLOT48に許可信号MISS_GR
ANT112を発行し、それによってARBSLOT48はミス制御信
号MISS_CAV101およびアドレスMISS/COPY_IN_ADDR104を
システム・インターフェース制御102へ発行する。

【００４０】ARBSLOT48は、DCACHE24からデータ56を取
り出すために、アドレスACCESS_ADDR114およびアクセス
要求信号ACCESS_REQ115をDCACHE24に連絡する。DCACHE2
4は、アドレスACCESS_ADDR114(キャッシュ索引を含む)
および信号ACCESS_REQ115を受け取ると、DCACHEタグ81
およびステータス・インジケータ82を生成し、それらは
両方ともタグ比較機構108へ送られる。

【００４１】タグ比較機構108は、タグ81およびステー
タス・インジケータ82を受け取ることに加えて、ARBSLO
T48からアドレスACCESS_ADDR114に対応するアクセス・
タグACCESS_TAG116を受け取る。タグ比較機構108は、ス
テータス・インジケータ82を調べ、上述される表１に従
って同じものを解読する。ステータス・インジケータ82
が、DCACHEタグ81は有効であると示すとき、すなわちス
テータス・インジケータ82が「1xx」であるとき、また
タグ比較機構108は、ヒットがあるかミスがあるか決定
するためにDCACHEタグ81をタグACCESS_TAG116と比較す
る。タグ比較機構108は、それぞれミスがあるかヒット
があるかを示す信号〜HIT118をアサートし、またはアサ
ートから外し、この信号をARBSLOT48へ送る。

【００４２】ステータス・インジケータ82が「ミス・ペ
ンディング」があると示すとき、すなわちステータス・
インジケータ82が、シークされるキャッシュ・ラインと
関係する「010」を示すとき、タグ比較機構108は、信号
HIT_DMをアサートする。信号HIT_DM121がアサートされ
るとき、ARBSLOT48は、ARBSLOT48内のＤＭ変数をアサー
トするようにＤＭラッチを設定する。ＤＭ変数がARBSLO
T48でアサートされる場合、ARBSLOT48は、ミス・データ
ラインについて主メモリ16(図１)へのデータ要求を起動
することを控える。

【００４３】アドレス計算器58は、(図２に示されるよ
うに)リネーム・レジスタ44a、44bおよび/または汎用レ
ジスタ46からオペランド126を受け取り、演算する加算
器124を含む。加算器124は、ARBSLOT48および変換脇見
(lookaside)バッファ(ＴＬＢ)132へ渡される仮想アドレ
スを生成する。ＴＬＢ132は、仮想アドレス128に基づい
て実アドレス・タグ134を生成し、実アドレス・タグ134
をARBSLOT48へ渡す。タグ134は、最終的にACCESS_TAG11
6としてタグ比較機構108へ渡される。

【００４４】各々のARBSLOT48内に位置するミス従属(Ｄ
Ｍ)インジケータ論理133は、図４に詳細に示される。一
般にＤＭインジケータ論理133は、ARBSLOT48がそれぞれ
ミス・データラインに従属するか否かを示す信号ＤＭ14
1をアサートする、またはアサートから外す、例えばラ
ッチまたはその他適当な装置のようなミス従属(ＤＭ)イ
ンジケータ135を維持するように構成される。ARBSLOT48
がミス・データラインに従属する場合、ARBSLOT48は、
主メモリ16からデータラインを要求することを控える。
さらにミス・データラインが、主メモリ16からそれを要
求したARBSLOT48へ転送される場合、ミス・データライ
ンを要求した各ARBSLOT48の信号ＤＭ141は、ＤＭインジ
ケータ135によってアサートから外され、未解決のARBSL
OT48は、DCACHE24から所望のミス・データラインを取り
出すことを許される。

【００４５】図４を参照すると、ＤＭインジケータ論理
133は、(a)タグ比較機構108からの信号〜HIT118によっ
て設定される否定ヒット(〜HIT)インジケータ136a、(b)
アドレス計算器58(図３)からのアドレスADDR128から解
析されるキャッシュ索引136b、および(c)アドレス計算
機58のＴＬＢ132(図３)から実アドレス・タグ136c、を
格納するレジスタ136を含む。

【００４６】〜HITインジケータ136aは、参照矢印139で
示されるようにＡＮＤ論理ゲート137へ渡される。また
ＡＮＤ論理ゲート137は、ＤＭインジケータ135からの信
号ＤＭ141を反転器143を用いて反転させることによって
生成される信号〜ＤＭ142、DCACHE24がARBSLOT48の命令
によってすでにアクセスされているか否か示す信号〜Ｃ
Ｐ131、および有効アドレス104があるか否かを示す信号
CA_VALID138を受け取る。上述の信号に基づいて、ＡＮ
Ｄ論理ゲート137は、ミス・アービトレータ107(図３)へ
のミス要求信号MISS_REQUEST111を生成する。信号〜Ｈ
ＩＴ139がミスを示し、信号〜ＤＭがARBSLOT48はミスに
従属しないことを示し、信号〜ＣＰ131が否定のキャッ
シュ・ペンディングを示し、信号CA_VALID138が有効ア
ドレス104を示すとき、信号MISS_REQUEST111が、ＡＮＤ
論理ゲート137によってアサートされる。信号MISS_REQU
EST111のアサートによって、ミスされたキャッシュ・ラ
インについて主メモリ16(図１)への要求が置かれる。な
お〜HITインジケータ136aがヒットを示すとき、および/
または信号〜ＤＭ142が、ARBSLOT48がミスに従属するこ
とを示すとき、ＡＮＤ論理ゲート137は、ミス要求信号M
ISS_REQUEST111をアサートすることを控える。

【００４７】比較機構145は、参照矢印146で示されるよ
うにアドレスMISS/COPY_IN_ADDRからキャッシュ索引を
受け取り、参照矢印147で示されるようにそれをレジス
タ136からのキャッシュ索引と比較する。比較機構145の
結果は、参照矢印149で示されるようにＡＮＤゲート148
へ渡される。ミス制御信号MISS_CAVがアサートされるな
らば、比較信号149は、ＤＭインジケータ135に、比較に
基づく信号ＤＭ141をアサートさせる。

【００４８】これに関して、ＡＮＤ論理ゲート148は、
比較信号149、およびミス要求が主メモリ16に対して行
われているか否か示すミス制御信号MISS_CAVを受け取
る。ＡＮＤ論理ゲート148は、比較信号149およびミス制
御信号MISS_CAV101の状態に基づいてトランジスタ152を
作動させる。作動信号153がアサートされるとき、トラ
ンジスタ152は、ＤＭインジケータ135に信号ＤＭ141の
アサートをもたらす。

【００４９】信号ＤＭ141はまた、トランジスタ154の制
御のもとで、ＤＭインジケータ135によってアサートさ
れることができる。ミスが起きたとき、トランジスタ15
4は、タグ比較機構108から信号HIT_DM121を受け取る。
さらにシステムは、DCACHE24へのアクセスが許可された
後、すなわち信号ACCESS_REQ115が発行された２クロッ
ク後に信号HIT_DM121が受け取られるように、時間を定
められている。これに関して、トランジスタ154は、参
照数字158で示されるように、信号ACCESS_REQ115(図３)
の２サイクル後に信号ACCESS_+_2によってイネーブルに
される。信号HIT_DM121がこの信号の２サイクル後に受
け取られるならば、トランジスタ154は、線156で示され
るように、信号ＤＭ141をアサートするようにＤＭイン
ジケータ135を設定する。

【００５０】ＡＮＤ論理ゲート162は、システム・イン
ターフェース制御102(図３)から制御信号COPY_IN103、
および比較機構145から比較信号149を受け取る。これら
の信号に基づいて、ＡＮＤ論理ゲート162は、トランジ
スタ166を作動させる作動信号164を生成する。トランジ
スタ166が作動させられるとき、接続168で示されるよう
に、ＤＭインジケータ135によって信号ＤＭ141がアサー
トから外される。一般に、信号ＤＭ141は、アサートさ
れている信号ＤＭを引き起こすデータラインが主メモリ
から送られてくるときにアサートから外される。

【００５１】ミス・アービトレータ107(図３)からの許
可信号MISS_GRANTEDは、ミス制御信号MISS_CAVを駆動す
るドライバ172に渡される。ミス制御信号MISS_CAVが発
行されるとき、すべてのARBSLOT48は、それらのそれぞ
れの信号ＤＭ141がそれらの対応するＤＭインジケータ1
35によってアサートされるべきか判断するために、それ
らのそれぞれのキャッシュ索引136bをアドレスMISS/COP
Y_IN_ADDR104に帰するキャッシュ索引と比較することが
できる。

【００５２】操作ここでミス追跡システム100の操作が、図３および図４
を参照して記述される。

【００５３】最初に図３を参照すると、ARBSLOT48は、D
CACHE24からキャッシュ・ラインを要求するとき、アド
レスACCESS_ADDR114(キャッシュ索引含む)と共に信号AC
CESS_REQ115をアサートする。DCACHE24に可能性のある
ヒットがある場合には、ステータス・インジケータ82
は、符号「1xx」(表１)により有効なキャッシュ・ライ
ンを表す。さらにタグ比較機構108は、タグDCACHE_TAG8
1を読み取り、それをアクセス・アドレスACCESS_ADDR11
4に関連するタグACCESS_TAG116と比較する。適合すると
き、タグ比較機構108は、ヒットがあると結論を下し、
ヒット118を示すために信号〜HITをアサートから外し、
その結果ARBSLOT48は、それ自身に完了とマークする。
操作の結果は、命令が退去するまでリネーム・レジスタ
に保有され、そのとき結果はアーキテクチャのレジスタ
46へ移される。

【００５４】キャッシュ・アクセスが、「0xx」の符号
をもつステータス・インジケータ82に基づいてミスする
とき、あるいは代わりにタグDCACHE_TAG81がタグACCESS
_TAG116と適合しないとき、タグ比較機構108は、ARBSLO
T48にミスを示すために〜HIT信号118をアサートする。
これが、このミス・データラインにアクセスしようする
第１のARBSLOT48であると仮定すると、信号〜ＤＭ142が
アサートされ、その場合ＡＮＤ論理ゲート137は、ミス
要求信号MISS_REQUEST111をミス・アービトレータ107へ
発行する。ミス・アービトレータ107は、いろいろなARB
SLOTS48によって生成されうるいろいろなミス要求に優
先順位をつけることによって裁定する。結局ミス・アー
ビトレータ107は、ミス要求を許可する信号MISS_GRANTE
D112を発行する。この信号は、ARBSLOT48のドライバ172
へ送られ、それはミス制御信号MISS_CAV信号101をシス
テム・インターフェース制御102へアサートする。シス
テム・インターフェース制御102は、ARBSLOT48からシス
テム・インターフェース制御102へ送られてくるアドレ
スMISS/COPY_IN_ADDR104に基づいて、そのデータライン
について主メモリ16(図１)へメモリ要求を行う。

【００５５】データラインがいったん主メモリ16からシ
ステム・インターフェース制御102へ転送されると、シ
ステム・インターフェース制御102は、参照矢印105で示
されるようにデータラインをDCACHE24へ渡し、制御信号
COPY_INをDCACHE24へアサートし、ステータス・ビット
「1xx」をDCACHE24へ発行する。同時にシステム・イン
ターフェース制御102は、制御信号COPY_IN103をARBSLOT
48へアサートし、MISS/COPY_IN_ADDR104上の関連するア
ドレスをARBSLOT48へ置く。データラインを必要とする
各々のARBSLOT48は、対応するアサートされた信号ＤＭ1
41をもつが、それは論理162、166に基づいてアサートか
ら外される。これに関して、ＡＮＤ論理ゲート162は、
比較機構145からアサートされる信号149と、アサートさ
れる信号COPY_INを受け取る。これらの信号に基づい
て、ＡＮＤ論理ゲート162はトランジスタ166を作動さ
せ、ＤＭインジケータ135によって維持される信号ＤＭ1
41をアサートから外す。

【００５６】別のARBSLOT148が、現在主メモリ16から要
求されているミス・データラインについてDCACHE24にア
クセスしようとする場合、特定のARBSLOT48は、ステー
タス・インジケータ82が、「010」の符号を用いてミス
・ペンディングのステータスすなわちキャッシュ・ライ
ンが別のARBSLOT48によって要求されていることを示す
ように、ステータス・インジケータ82によって通知され
る。この場合、特定のARBSLOT48は、そのタグ比較機構1
08から信号HIT_DM121をアサートすることにより、その
ＤＭインジケータ135を用いてそれ自身の信号ＤＭ141を
アサートする。図４に示されるように、信号HIT_DM121
のアサートによって、ＤＭインジケータ135は信号ＤＭ1
41をアサートし、ＡＮＤ論理ゲート137はアサートから
外される信号〜ＤＭ142を受けるので、ARBSLOT48が主メ
モリ16への要求を行えないようにする。

【００５７】多くの変形および修正が、上述のような発
明の好ましい実施例に作成されうる。例えば待ち行列38
a、38bは、当業者に良く知られている予約ステーション
を含む任意の命令並べ替え機構と取り替えられることが
できる。

【００５８】本発明は例として次の実施態様を含む。（１）データ・キャッシュを利用し、順不同に命令を実
行する処理システム(14)に関連する主メモリ(16)への帯
域幅を保持するシステム(11)であって、プロセッサ(14)
と、主メモリ(16)と、上記プロセッサ(14)と連絡し、上
記主メモリ(16)からデータラインを受け取り、格納する
データ・キャッシュ(24)と、上記プロセッサ(14)および
上記主メモリ(16)と相互接続するシステム・インターフ
ェース(22)と、それぞれの命令を順不同に受け取り、実
行し、上記命令に従って上記データ・キャッシュ(24)に
アクセスするように構成される、上記プロセッサ(14)に
関連する複数の命令処理機構(39b)と、別の命令処理機
構(39b)が、上記データ・キャッシュ(24)に不在のキャ
ッシュ・ミス・データをすでに上記主メモリ(16)から要
求しているとき、上記ミス・データについてそれぞれの
命令処理機構(39b)から上記主メモリ(16)への要求を妨
げるように構成される、上記命令処理機構(39b)の各々
に関連する論理(100)と、を備える上記システム(11)。

【００５９】（２）上記論理(100)がさらに、各々の上
記命令処理機構(39b)に関連し、上記論理(100)に接続さ
れるミス従属インジケータ(135)を含み、上記ミス従属
インジケータ(135)は、そのそれぞれの命令処理機構(39
b)に関連する命令が上記ミス・データに依存するときを
示すミス従属信号(141)を生成するように構成される、
上記(1)のシステム(11)。（３）さらに、上記キャッシュによって維持される各々
のキャッシュ・データラインに関連するステータス・イ
ンジケータ(82)を含み、上記ステータス・インジケータ
(82)は、対応するキャッシュ・データラインが無効であ
り、かつ上記主メモリ(16)からすでに要求されていると
きを示すように構成される、上記(1)のシステム(11)。

【００６０】（４）さらに、上記複数の命令処理機構(3
9b)に接続されるミス・アービトレータ(107)を含み、上
記ミス・アービトレータ(107)は、上記主メモリ(16)か
らのそれぞれのデータラインについて上記命令処理機構
(39b)からの命令に優先順位を付ける、上記(1)のシステ
ム(11)。（５）上記論理(100)がさらに、上記データ・キャッシ
ュ(24)によって上記ミス・データラインが上記主メモリ
(16)から受け取られるとき、上記ミス従属インジケータ
(135)をアサートから外す手段(162、166)を含む、上記
(2)のシステム(11)。

【００６１】（６）さらに、上記データ・キャッシュ(2
4)によって維持される各々のキャッシュ・データライン
に関連し、対応するキャッシュ・データラインが無効で
あり、かつ上記主メモリ(16)からすでに要求されている
ときにミス・ペンディング状態を示すように構成される
ステータス・インジケータ(82)と、上記命令処理機構(3
9b)の各々に関連し、キャッシュ・アクセスの間に上記
ステータス・インジケータ(82)を調べ、上記ステータス
・インジケータ(82)が上記ミス・ペンディング状態を示
すときに上記ミス従属インジケータ(135)をアサートす
るように構成される他の論理(108)と、を備える、上記
(2)のシステム(11)。（７）上記論理(100)がさらに、キャッシュ索引がそれ
ぞれの命令処理機構(39b)から上記データ・キャッシュ
(24)に送られるとき、上記データ・キャッシュ(24)から
データ・キャッシュ・タグおよび上記ステータス・イン
ジケータ(82)を受け取るように構成され、また上記ステ
ータス・インジケータ(82)が上記キャッシュは上記キャ
ッシュ索引に対応する有効データを持つと示すとき、ヒ
ット/ミス信号をアサートするまたはアサートから外す
ために、上記データ・キャッシュ・タグを上記キャッシ
ュ索引に対応する別のタグと比較するように構成され
る、上記データ・キャッシュ(24)と相互接続されるタグ
比較機構(108)と、裁定要求(111)を引き出すために、上
記ヒット/ミス信号および上記ミス従属インジケータ(13
5)を結び付ける手段(137)と、を含み、さらに、上記命
令処理機構(39b)に接続され、上記命令処理機構(39b)か
らの上記裁定要求(111)に優先順位を付け、上記主メモ
リ(16)からデータラインについて要求をもたらすミス制
御信号(112)を発行するミス・アービトレータ(107)を含
む、上記(3)のシステム(11)。

【００６２】（８）データ・キャッシュ(24)を利用し、
順不同に命令を実行する処理システム(14)に関連する主
メモリ(16)への帯域幅を保持する方法(100)であって、
データアクセスへ向けられる命令を順不同に実行するス
テップと、上記命令に従って、上記処理システム(14)を
用いて上記データ・キャッシュ(24)にアクセスするステ
ップと、上記処理システム(14)を用いて上記データ・キ
ャッシュ(24)に不在のミス・データを認識するステップ
と、上記ミス・データについて上記主メモリ(16)への複
数の要求を妨げるステップと、を含む上記方法(100)。

【００６３】（９）さらに、それぞれの命令を受け取る
上記処理システム(14)に関連する複数のアドレス並べ替
えバッファ命令処理機構(39b)を維持するステップと、
各々の上記命令処理機構(39b)で、そのそれぞれの命令
処理機構(39b)に関連する命令が上記ミス・データに従
属するかどうか示すミス従属インジケータ(135)を維持
するステップと、上記命令処理機構(39b)の各々が、そ
の対応するミス従属インジケータ(135)がアサートされ
るとき、上記主メモリ(16)から上記ミス・データを要求
することをできなくするステップと、を含む、上記(8)
の方法(100)。

【００６４】（１０）対応するキャッシュ・データライ
ンが無効であり、かつすでに上記主メモリ(16)から要求
されているときにミス・ペンディングのステータスを示
すために、ステータス・インジケータ(82)を上記キャッ
シュの各々のキャッシュ・データラインと関連させるス
テップと、上記命令処理機構(39b)のうち１つのそれぞ
れの命令に従って上記キャッシュにアクセスし、上記ス
テータス・インジケータ(82)を調べることによって上記
ミス・ペンディング状態を認識するステップと、上記１
つの命令処理機構(39)の上記ミス従属インジケータ(13
5)をアサートするステップと、を含む、上記(8)の方法
(100)

【００６５】

【発明の効果】本発明によると、順不同に命令を処理す
るシステムでキャッシュ・ミスが起きる場合に、主メモ
リへのメモリ要求を最小限にし、主メモリへの帯域幅を
最適化することができる。

【図面の簡単な説明】

【図１】本発明のミス追跡システムおよび方法を実現す
るコンピュータを示すブロック図。

【図２】図１のプロセッサにおける命令フェッチ/実行
システムの可能な実現を示すブロック図。

【図３】図１の新しいミス追跡システムの可能な実現を
示すブロック図。

【図４】各々のアドレス並べ替えバッファ・スロット(A
RBSLOT)のキャッシュ・ミスを追跡するミス従属(ＤＭ)
インジケータ論理の可能な実現を示すブロック図。

【符号の説明】

１４処理システム１６主メモリ２２システム・インターフェース２４データ・キャッシュ(DCASH) ３８ｂメモリ待ち行列(MQUEUE) ３９ｂ命令処理機構４８アドレス並べ替えバッファ・スロット(ARB
SLOT) ５８アドレス計算器８２ステータス・インジケータ１００ミス追跡システム１０２システム・インターフェース制御１０７ミス・アービトレータ１０８タグ比較機構１３５ＤＭ従属インジケータ論理

Claims

【特許請求の範囲】

【請求項１】データ・キャッシュを利用し、順不同に命
令を実行する処理システムに関連する主メモリへの帯域
幅を保持するシステムであって、プロセッサと、主メモリと、上記プロセッサと連絡し、上記主メモリからデータライ
ンを受け取り、格納するデータ・キャッシュと、上記プロセッサおよび上記主メモリと相互接続するシス
テム・インターフェースと、それぞれの命令を順不同に受け取り、実行し、上記命令
に従って上記データ・キャッシュにアクセスするように
構成される、上記プロセッサに関連する複数の命令処理
機構と、別の命令処理機構が、上記データ・キャッシュに不在の
キャッシュ・ミス・データをすでに上記主メモリから要
求しているとき、上記ミス・データについてそれぞれの
命令処理機構から上記主メモリへの要求を妨げるように
構成される、各々の上記命令処理機構に関連する論理
と、を備える、上記システム。