JPH09219459A - Non-volatile semiconductor memory device and manufacture thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000010410 layer Substances 0.000 claims abstract description 203
- 239000011229 interlayer Substances 0.000 claims abstract description 140
- 150000004767 nitrides Chemical class 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 49
- 239000007772 electrode material Substances 0.000 claims description 40
- 238000005229 chemical vapour deposition Methods 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 238000009751 slip forming Methods 0.000 claims description 6
- 238000005121 nitriding Methods 0.000 claims description 4
- 241000293849 Cordylanthus Species 0.000 abstract description 59
- 239000010408 film Substances 0.000 description 484
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 238000007254 oxidation reaction Methods 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 9
- MFHHXXRRFHXQJZ-UHFFFAOYSA-N NONON Chemical group NONON MFHHXXRRFHXQJZ-UHFFFAOYSA-N 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 239000000428 dust Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000007800 oxidant agent Substances 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000001603 reducing effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、2層ゲート構造を
有する不揮発性半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device having a two-layer gate structure.
【0002】[0002]
【従来の技術】従来、フラッシュメモリー等の不揮発性
半導体記憶装置は、浮遊ゲート電極と制御ゲート電極と
により構成される2層ゲート構造を有する。これらの電
極は例えば多結晶シリコン膜により形成され、また、こ
れらの電極の間の層間絶縁膜として、酸化膜、窒化膜、
酸化膜の3層構造(以下ONO構造という)の絶縁膜が
使用されている。2. Description of the Related Art Conventionally, a nonvolatile semiconductor memory device such as a flash memory has a two-layer gate structure composed of a floating gate electrode and a control gate electrode. These electrodes are formed of, for example, a polycrystalline silicon film, and as an interlayer insulating film between these electrodes, an oxide film, a nitride film,
An insulating film having a three-layer structure of an oxide film (hereinafter referred to as ONO structure) is used.
【0003】図7および図8に、従来の不揮発性半導体
記憶装置の製造方法を示す。素子分離領域2が形成され
た、例えばp型Si基板等の半導体基板1上に、例えば
酸化膜等の絶縁膜3を介して、例えば多結晶シリコン膜
4を形成する。この後、例えばヒ素またはリン等の不純
物を例えばイオン注入により多結晶シリコン膜4に添加
する。次に、例えば熱酸化法により、多結晶シリコン膜
4に酸化膜(SiO2)11を形成し、さらに例えばC
VD(化学気相成長)法により、この酸化膜11上に窒
化膜(SiN)12を堆積し、さらに、例えば高温CV
D法により、HTO(High Temprature Oxide )膜13
を堆積して、ONO構造の層間絶縁膜10を形成する。
この後、層間絶縁膜10上に、例えば多結晶シリコン膜
5を堆積する(図7の(a))。7 and 8 show a conventional method of manufacturing a nonvolatile semiconductor memory device. For example, a polycrystalline silicon film 4 is formed on a semiconductor substrate 1 such as a p-type Si substrate in which the element isolation region 2 is formed, with an insulating film 3 such as an oxide film interposed therebetween. After that, impurities such as arsenic or phosphorus are added to the polycrystalline silicon film 4 by ion implantation, for example. Next, an oxide film (SiO 2 ) 11 is formed on the polycrystalline silicon film 4 by, for example, a thermal oxidation method, and further, for example, C
A nitride film (SiN) 12 is deposited on the oxide film 11 by the VD (chemical vapor deposition) method, and further, for example, high temperature CV
The HTO (High Temprature Oxide) film 13 is formed by the D method.
Is deposited to form an interlayer insulating film 10 having an ONO structure.
Then, for example, a polycrystalline silicon film 5 is deposited on the interlayer insulating film 10 ((a) of FIG. 7).
【0004】次に、例えば通常のリソグラフィー法とR
IE(反応性イオンエッチング)法等の異方性エッチン
グ技術を用いて、多結晶シリコン膜5と層間絶縁膜10
と多結晶シリコン膜4とをエッチングして、浮遊ゲート
電極4とONO構造の層間絶縁膜10と制御ゲート電極
5とにより図7の(b)のような2層ゲート構造を構成
する。Next, for example, an ordinary lithography method and R
By using an anisotropic etching technique such as an IE (Reactive Ion Etching) method, the polycrystalline silicon film 5 and the interlayer insulating film 10 are
And the polycrystalline silicon film 4 are etched, and the floating gate electrode 4, the interlayer insulating film 10 having the ONO structure, and the control gate electrode 5 form a two-layer gate structure as shown in FIG. 7B.
【0005】この後、例えば酸化雰囲気中で熱処理を行
い、制御ゲート電極5および浮遊ゲート電極4を覆うよ
うに、酸化膜(SiO2 )6を形成する。この酸化膜6
は、特にゲート電極4および5の側壁を保護するための
ものである。この後、例えばイオン注入法を用いて、半
導体基板1に例えばヒ素またはリン等のn型不純物を添
加し、適宜熱処理を行い、n型拡散層7を形成する(図
8の(a))。ここで、n型拡散層7の形成と、熱酸化
膜6の形成は、逆の順序で行うことも可能である。Thereafter, for example, heat treatment is performed in an oxidizing atmosphere to form an oxide film (SiO 2 ) 6 so as to cover the control gate electrode 5 and the floating gate electrode 4. This oxide film 6
Is for protecting the side walls of the gate electrodes 4 and 5 in particular. After that, an n-type impurity such as arsenic or phosphorus is added to the semiconductor substrate 1 using, for example, an ion implantation method, and an appropriate heat treatment is performed to form the n-type diffusion layer 7 ((a) in FIG. 8). Here, the formation of the n-type diffusion layer 7 and the formation of the thermal oxide film 6 can be performed in the reverse order.
【0006】この後は、通常の方法により、層間絶縁膜
を形成し、アニール等により平坦化を行った後に、接続
孔および配線等を形成して、不揮発性半導体記憶装置が
完成する。After that, an interlayer insulating film is formed by a usual method, and after flattening by annealing or the like, a connection hole, a wiring and the like are formed to complete the nonvolatile semiconductor memory device.
【0007】このように、従来の不揮発性半導体記憶装
置の製造方法では、制御ゲート電極5および浮遊ゲート
電極4を保護するために、これらのエッチングを行った
後に、熱酸化により、酸化膜6を形成する。この時、こ
の熱酸化により、制御ゲート電極5および浮遊ゲート電
極4が、酸化される。特に、図8の(a)の破線で囲ま
れた部分の拡大図である図8の(b)に示すように、浮
遊ゲート電極4と酸化膜11との界面および制御ゲート
電極5と酸化膜13との界面では、端から酸化が進むた
め、浮遊ゲート電極4の端部において酸化膜11および
酸化膜13の膜厚が増大し、層間絶縁膜10はいわゆる
バーズビークと呼ばれる形状になる。As described above, in the conventional method for manufacturing a nonvolatile semiconductor memory device, in order to protect the control gate electrode 5 and the floating gate electrode 4, after etching these, the oxide film 6 is removed by thermal oxidation. Form. At this time, the thermal oxidation oxidizes the control gate electrode 5 and the floating gate electrode 4. In particular, as shown in FIG. 8B, which is an enlarged view of the portion surrounded by the broken line in FIG. 8A, the interface between the floating gate electrode 4 and the oxide film 11 and the control gate electrode 5 and the oxide film are shown. At the interface with 13, the oxidation progresses from the end, so that the film thicknesses of the oxide film 11 and the oxide film 13 increase at the end of the floating gate electrode 4, and the interlayer insulating film 10 has a so-called bird's beak shape.
【0008】また、このようなバーズビークは、酸化膜
6の形成する時のみでなく、例えばその後のn型拡散層
7を形成する工程、または層間絶縁膜の平坦化工程等に
おいて酸化性雰囲気による熱処理を行った場合にも生じ
る可能性がある。Such bird's beak is heat-treated in an oxidizing atmosphere not only when the oxide film 6 is formed, but also in the subsequent step of forming the n-type diffusion layer 7 or the step of flattening the interlayer insulating film. May also occur if you do.
【0009】一般に、2層ゲート構造を有する不揮発性
半導体記憶装置では、制御ゲート電極5に電位を印加
し、層間絶縁膜10を介したカップリングにより、浮遊
ゲート電極4の電位を制御する。ここで、バーズビーク
が層間絶縁膜10に発生すると、バーズビーク領域では
層間絶縁膜10の膜厚が厚くなるため、カップリングが
弱まり、制御ゲート電極5による浮遊ゲート電極の電位
の制御が十分にできなくなる。特に、素子の微細化に伴
い、ゲート長が短縮されると、このバーズビーク領域は
ゲート長に対して無視できなくなる。このように、従来
の不揮発性半導体記憶装置では、バーズビークの発生に
より、素子の微細化が妨げられ、不揮発性半導体記憶装
置の高集積化ができないという問題があった。Generally, in a nonvolatile semiconductor memory device having a two-layer gate structure, a potential is applied to the control gate electrode 5 and the potential of the floating gate electrode 4 is controlled by coupling through the interlayer insulating film 10. Here, if bird's beaks occur in the interlayer insulating film 10, the thickness of the interlayer insulating film 10 becomes thicker in the bird's beak region, so that the coupling weakens and the control gate electrode 5 cannot sufficiently control the potential of the floating gate electrode. . In particular, if the gate length is shortened with the miniaturization of the device, this bird's beak region cannot be ignored with respect to the gate length. As described above, the conventional non-volatile semiconductor memory device has a problem that the miniaturization of elements is hindered by the occurrence of bird's beaks, and the non-volatile semiconductor memory device cannot be highly integrated.
【0010】また、バーズビークの発生により、層間絶
縁膜10に膜厚の厚い領域と薄い領域が混在することに
なり、制御ゲート電極5と浮遊ゲート電極4の間に印加
される電圧により層間絶縁膜10中に発生した電界が、
膜厚の薄い領域に集中し絶縁性を劣化させるという問題
があった。Also, due to the occurrence of bird's beak, a region having a large film thickness and a region having a small film thickness are mixed in the interlayer insulating film 10, and the interlayer insulating film is caused by the voltage applied between the control gate electrode 5 and the floating gate electrode 4. The electric field generated in 10
There is a problem that the insulating property is deteriorated by concentrating on a thin film region.
【0011】[0011]
【発明が解決しようとする課題】このように、従来の不
揮発性半導体記憶装置では、バーズビークの発生によ
り、ゲート電極の微細化が困難となり、高集積化ができ
ないという問題があった。また、バーズビークの発生に
より、層間絶縁膜の絶縁性が劣化するという問題があっ
た。As described above, the conventional nonvolatile semiconductor memory device has a problem that it is difficult to miniaturize the gate electrode due to the occurrence of bird's beaks, and high integration cannot be achieved. In addition, there is a problem that the insulating property of the interlayer insulating film is deteriorated due to the occurrence of bird's beak.
【0012】本発明の目的は、2層ゲート構造のゲート
電極間の層間絶縁膜にバーズビークが発生することを抑
制し、微細化が可能で、層間絶縁膜の絶縁性を向上する
ことができる不揮発性半導体記憶装置およびその簡単な
製造方法を提供することである。The object of the present invention is to suppress the occurrence of bird's beaks in the interlayer insulating film between the gate electrodes of the two-layer gate structure, enable miniaturization, and improve the insulating property of the interlayer insulating film. Semiconductor memory device and a simple manufacturing method thereof.
【0013】[0013]
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による不揮発性半導体記憶装置
は、半導体基板上の絶縁膜上に形成された第1のゲート
電極と、この第1のゲート電極上の層間絶縁膜と、この
層間絶縁膜上に形成された第2のゲート電極とを具備す
る不揮発性半導体記憶装置において、前記層間絶縁膜が
酸化膜層と窒化膜層とが交互に積層された複数の絶縁膜
層により構成され、この絶縁膜層のうち前記第1および
第2のゲート電極に接触する絶縁膜層がそれぞれ窒化膜
層により構成されていることを特徴とする。In order to solve the above problems and achieve the object, a nonvolatile semiconductor memory device according to the present invention includes a first gate electrode formed on an insulating film on a semiconductor substrate, and In a nonvolatile semiconductor memory device comprising an interlayer insulating film on a first gate electrode and a second gate electrode formed on this interlayer insulating film, the interlayer insulating film includes an oxide film layer and a nitride film layer. Of a plurality of insulating film layers that are alternately laminated, and an insulating film layer in contact with the first and second gate electrodes of the insulating film layers is a nitride film layer. To do.
【0014】また、本発明による不揮発性半導体記憶装
置は、半導体基板上の絶縁膜上に形成された第1のゲー
ト電極と、この第1のゲート電極上の層間絶縁膜と、こ
の層間絶縁膜上に形成された第2のゲート電極とを具備
する不揮発性半導体記憶装置において、前記層間絶縁膜
が酸化膜層と窒化膜層とが交互に積層された複数の絶縁
膜層により構成され、この絶縁膜層のうち前記第1また
は第2のゲート電極に接触する絶縁膜層が酸化膜層によ
り構成され、この酸化膜層は、その膜厚が増大している
縁部領域の幅が許容限界値となる膜厚以下の膜厚を有す
ることを特徴とする。Further, in the nonvolatile semiconductor memory device according to the present invention, the first gate electrode formed on the insulating film on the semiconductor substrate, the interlayer insulating film on the first gate electrode, and the interlayer insulating film. In a nonvolatile semiconductor memory device having a second gate electrode formed above, the interlayer insulating film is composed of a plurality of insulating film layers in which oxide film layers and nitride film layers are alternately laminated. Of the insulating film layers, the insulating film layer that is in contact with the first or second gate electrode is formed of an oxide film layer, and the oxide film layer has an allowable limit in the width of the edge region where the film thickness increases. It is characterized in that it has a film thickness equal to or less than the value.
【0015】さらに、前述の不揮発性半導体記憶装置に
おいて、前記酸化膜層が、その膜厚が増大している領域
の縁部に沿った幅が前記第1のゲート電極の長さに対し
て1/10以下となるように選択された膜厚を有するよ
うに構成することも可能である。Further, in the above-mentioned nonvolatile semiconductor memory device, the width of the oxide film layer along the edge of the region where the film thickness is increased is 1 with respect to the length of the first gate electrode. It is also possible to have a film thickness selected so as to be / 10 or less.
【0016】また、本発明による不揮発性半導体記憶装
置は、半導体基板上の絶縁膜上に形成された第1のゲー
ト電極と、この第1のゲート電極上の層間絶縁膜と、こ
の層間絶縁膜上に形成された第2のゲート電極とを具備
する不揮発性半導体記憶装置において、前記層間絶縁膜
が酸化膜層と窒化膜層とが交互に積層された複数の絶縁
膜層により構成され、この絶縁膜層のうち前記第1また
は第2のゲート電極に接触する絶縁膜層が酸化膜層によ
り構成され、この酸化膜層は、前記層間絶縁膜の中央部
と周辺部との間の膜厚の差が許容限界値となる膜厚以下
の膜厚を有することを特徴とする。Further, in the nonvolatile semiconductor memory device according to the present invention, the first gate electrode formed on the insulating film on the semiconductor substrate, the interlayer insulating film on the first gate electrode, and the interlayer insulating film. In a nonvolatile semiconductor memory device having a second gate electrode formed above, the interlayer insulating film is composed of a plurality of insulating film layers in which oxide film layers and nitride film layers are alternately laminated. An insulating film layer of the insulating film layer, which is in contact with the first or second gate electrode, is formed of an oxide film layer, and the oxide film layer has a film thickness between a central portion and a peripheral portion of the interlayer insulating film. Is characterized by having a film thickness equal to or smaller than the film thickness at which the difference between the two becomes an allowable limit value.
【0017】さらに、前述の不揮発性半導体記憶装置に
おいて、前記酸化膜層の膜厚が、2.5nm以下である
ように構成することも可能である。また、前述の不揮発
性半導体記憶装置において、前記層間絶縁膜は5層以上
積層された絶縁膜層により構成されることも可能であ
る。Further, in the above-mentioned non-volatile semiconductor memory device, the oxide film layer may have a thickness of 2.5 nm or less. Further, in the above-mentioned nonvolatile semiconductor memory device, the interlayer insulating film may be composed of insulating film layers having five or more layers stacked.
【0018】また、前述の不揮発性半導体記憶装置にお
いて、前記酸化膜層は750度乃至800度の温度のC
VD法により形成されたHTO膜で構成することも可能
である。In the nonvolatile semiconductor memory device described above, the oxide film layer is C at a temperature of 750 to 800 degrees.
It is also possible to use an HTO film formed by the VD method.
【0019】また、本発明による不揮発性半導体記憶装
置の製造方法は、半導体基板上に絶縁膜を介して第1の
ゲート電極材料膜を形成する工程と、前記第1のゲート
電極材料膜上に第1の窒化膜層を形成する工程と、この
第1の窒化膜層上に酸化膜層と窒化膜層とを交互に積層
して層間絶縁膜を形成する工程と、前記層間絶縁膜上に
第2のゲート電極材料膜を形成する工程とを具備し、前
記第2のゲート電極材料膜は前記層間絶縁膜の窒化膜層
が形成されるのに続いてこれと接触するように前記層間
絶縁膜上に形成されることを特徴とする。The method for manufacturing a non-volatile semiconductor memory device according to the present invention comprises the steps of forming a first gate electrode material film on a semiconductor substrate via an insulating film, and forming the first gate electrode material film on the first gate electrode material film. A step of forming a first nitride film layer, a step of alternately laminating an oxide film layer and a nitride film layer on the first nitride film layer to form an interlayer insulating film, and a step of forming an interlayer insulating film on the interlayer insulating film. A step of forming a second gate electrode material film, wherein the second gate electrode material film is formed so as to contact the nitride film layer of the interlayer insulating film after the formation of the nitride film layer. It is characterized in that it is formed on a film.
【0020】また、本発明による不揮発性半導体記憶装
置の製造方法は、半導体基板上に絶縁膜を介して第1の
ゲート電極材料膜を形成する工程と、前記第1のゲート
電極材料膜上に酸化膜層と窒化膜層とを交互に積層して
層間絶縁膜を形成する工程と、前記層間絶縁膜上に第2
のゲート電極材料膜を形成する工程とを具備し、前記第
1または第2のゲート電極材料膜に酸化膜層が接触する
ように前記層間絶縁膜を形成し、この酸化膜層の膜厚が
増大している縁部領域の幅が許容限界値となる膜厚以下
の膜厚を有するように前記酸化膜層を形成することを特
徴とする。The method for manufacturing a non-volatile semiconductor memory device according to the present invention comprises the steps of forming a first gate electrode material film on a semiconductor substrate via an insulating film, and forming the first gate electrode material film on the first gate electrode material film. A step of alternately laminating an oxide film layer and a nitride film layer to form an interlayer insulating film; and a second step on the interlayer insulating film.
Forming a gate electrode material film, and forming the interlayer insulating film so that the oxide film layer is in contact with the first or second gate electrode material film. It is characterized in that the oxide film layer is formed so that the width of the edge region which is increasing has a film thickness equal to or less than a film thickness which is an allowable limit value.
【0021】さらに、前述の不揮発性半導体記憶装置の
製造方法において、前記酸化膜層の膜厚が増大している
領域の縁部に沿った幅が前記第1のゲート電極の長さに
対して1/10以下となるように選択された膜厚を有す
るように前記酸化膜層を形成することも可能である。Further, in the above-described method for manufacturing a nonvolatile semiconductor memory device, the width along the edge of the region where the film thickness of the oxide film layer is increased is relative to the length of the first gate electrode. It is also possible to form the oxide film layer so as to have a film thickness selected to be 1/10 or less.
【0022】また、本発明による不揮発性半導体記憶装
置の製造方法は、半導体基板上に絶縁膜を介して第1の
ゲート電極材料膜を形成する工程と、前記第1のゲート
電極材料膜上に酸化膜層と窒化膜層とを交互に積層して
層間絶縁膜を形成する工程と、前記層間絶縁膜上に第2
のゲート電極材料膜を形成する工程とを具備し、前記第
1または第2のゲート電極材料膜に酸化膜層が接触する
ように前記層間絶縁膜を形成し、前記層間絶縁膜の中央
部と周辺部との間の膜厚の差が許容限界値となる膜厚以
下の膜厚を有するように前記酸化膜層を形成することを
特徴とする。Further, the method for manufacturing a nonvolatile semiconductor memory device according to the present invention comprises a step of forming a first gate electrode material film on a semiconductor substrate via an insulating film, and a step of forming the first gate electrode material film on the first gate electrode material film. A step of alternately laminating an oxide film layer and a nitride film layer to form an interlayer insulating film; and a second step on the interlayer insulating film.
Forming a gate electrode material film, and forming the interlayer insulating film so that an oxide film layer is in contact with the first or second gate electrode material film, and forming a central portion of the interlayer insulating film. It is characterized in that the oxide film layer is formed so that a difference in film thickness between the peripheral portion and the peripheral portion is equal to or smaller than an allowable limit value.
【0023】また、前述の不揮発性半導体記憶装置の製
造方法において、前記酸化膜層の膜厚が2.5nm以下
となるように前記酸化膜層を形成することも可能であ
る。また、前述の不揮発性半導体記憶装置の製造方法に
おいて、前記第1のゲート電極材料膜上に5層以上の絶
縁膜層を積層することにより層間絶縁膜を形成すること
も可能である。Further, in the above-mentioned method for manufacturing a nonvolatile semiconductor memory device, it is possible to form the oxide film layer so that the film thickness of the oxide film layer is 2.5 nm or less. Further, in the above-described method for manufacturing a nonvolatile semiconductor memory device, it is possible to form an interlayer insulating film by stacking five or more insulating film layers on the first gate electrode material film.
【0024】さらに、前述の不揮発性半導体記憶装置の
製造方法において、前記絶縁膜層を同一の炉を用いたC
VD法により連続して形成することも可能である。ま
た、前述の不揮発性半導体記憶装置の製造方法におい
て、NH3 を用いて前記第1のゲート電極を窒化するこ
とにより前記第1のゲート電極材料膜上に窒化膜層を形
成することも可能である。Further, in the above-mentioned method for manufacturing a non-volatile semiconductor memory device, the insulating film layer is formed by C using the same furnace.
It is also possible to continuously form by the VD method. Further, in the above-described method for manufacturing a nonvolatile semiconductor memory device, it is possible to form a nitride film layer on the first gate electrode material film by nitriding the first gate electrode with NH 3. is there.
【0025】さらに、前述の不揮発性半導体記憶装置の
製造方法において、750度乃至800度の温度のCV
D法により前記酸化膜層を形成することも可能である。
このように、本発明による不揮発性半導体記憶装置で
は、第1のゲート電極と第2のゲート電極との間の層間
絶縁膜を窒化膜と酸化膜とが交互に積層された複数の絶
縁膜層により構成されているため、層間絶縁膜の絶縁性
および信頼性を向上させることができる。Further, in the above-mentioned method for manufacturing a nonvolatile semiconductor memory device, a CV at a temperature of 750 to 800 degrees is used.
It is also possible to form the oxide film layer by the D method.
As described above, in the nonvolatile semiconductor memory device according to the present invention, the interlayer insulating film between the first gate electrode and the second gate electrode is formed of a plurality of insulating film layers in which a nitride film and an oxide film are alternately stacked. Since it is composed of, it is possible to improve the insulating property and reliability of the interlayer insulating film.
【0026】ここで、絶縁膜層のうち前記第1および第
2のゲート電極に接触する絶縁膜層が窒化膜層により構
成される場合には、これらのゲート電極が形成された後
の酸化工程において第1または第2のゲート電極が酸化
されることを防止することができる。このため、ゲート
電極の縁部から酸化が進みこの部分において層間絶縁膜
の膜厚が増大する現象、すなわちバーズビークの発生を
抑制することができる。Here, in the case where the insulating film layer of the insulating film layer that is in contact with the first and second gate electrodes is composed of a nitride film layer, an oxidation step after these gate electrodes are formed. In, it is possible to prevent the first or second gate electrode from being oxidized. Therefore, it is possible to suppress the phenomenon that oxidation progresses from the edge of the gate electrode and the film thickness of the interlayer insulating film increases in this portion, that is, bird's beak is generated.
【0027】また、絶縁膜層のうち前記第1または第2
のゲート電極に接触する絶縁膜層が酸化膜層により構成
される場合には、この酸化膜層の膜厚を薄くすることに
より、この酸化膜層中の酸素の拡散を抑制することがで
きる。このため、ゲート電極の中央部では酸化剤が供給
されず、酸化膜の膜厚は増大しない。このようにして、
ゲート電極の酸化により酸化膜の膜厚が増大している領
域の縁部に沿った幅、すなわちバーズビークの幅を低減
することができる。In addition, among the insulating film layers, the first or second
When the insulating film layer in contact with the gate electrode is made of an oxide film layer, the film thickness of the oxide film layer can be reduced to suppress the diffusion of oxygen in the oxide film layer. Therefore, the oxidizing agent is not supplied to the central portion of the gate electrode, and the thickness of the oxide film does not increase. In this way,
The width along the edge of the region where the film thickness of the oxide film is increased by the oxidation of the gate electrode, that is, the width of the bird's beak can be reduced.
【0028】このように、前記第1または第2のゲート
電極に接触する酸化膜層の膜厚とバーズビークの幅と
は、酸化膜層の膜厚が厚い程バーズビークの幅が大きく
なるという関係がある。このため、バーズビークの幅が
許容範囲内となるように選択された膜厚で酸化膜層を構
成することにより、バーズビークの幅を許容範囲内とす
ることができる。As described above, the thickness of the oxide film layer in contact with the first or second gate electrode and the width of the bird's beak have a relationship that the width of the bird's beak increases as the thickness of the oxide film layer increases. is there. Therefore, by configuring the oxide film layer with a film thickness selected so that the width of the bird's beak falls within the allowable range, the width of the bird's beak can fall within the allowable range.
【0029】特に、バーズビークの幅がゲート電極の長
さの1/10以下となるように選択された膜厚で酸化膜
層を構成することにより、バーズビークの幅をゲート電
極の長さの1/10とすることができる。In particular, the width of the bird's beak is set to 1/10 of the length of the gate electrode by forming the oxide film layer with a film thickness selected so that the width of the bird's beak is 1/10 or less of the length of the gate electrode. It can be 10.
【0030】また、バーズビークの発生によりゲート電
極の周辺部分では酸化膜厚が増大するため、層間絶縁膜
の中央部と周辺部との間に膜厚の差が生じるが、この膜
厚の差とバーズビークの幅とはほぼ比例する。また、前
述と同様に、この膜厚の差と前述の酸化膜厚との間に
は、酸化膜層の膜厚が厚い程膜厚の差が大きくなるとい
う関係がある。このため、この中央部と周辺部の膜厚の
差が許容範囲内となるような膜厚で酸化膜層を構成する
ことにより、バーズビークの幅を許容範囲内に抑えるこ
とができる。Further, since the oxide film thickness increases in the peripheral portion of the gate electrode due to the occurrence of bird's beak, a difference in film thickness occurs between the central portion and the peripheral portion of the interlayer insulating film. It is almost proportional to the width of the bird's beak. Further, similarly to the above, there is a relationship between the difference in the film thickness and the above-mentioned oxide film thickness that the difference in the film thickness increases as the film thickness of the oxide film layer increases. Therefore, the width of the bird's beak can be suppressed within the allowable range by forming the oxide film layer with a film thickness such that the difference in film thickness between the central portion and the peripheral portion is within the allowable range.
【0031】特に、酸化膜層の膜厚を2.5nm以下と
する場合には、前述のように、酸化剤の供給が抑制され
るため、バーズビークの幅を小さくすることができる。
このようにして、本発明による不揮発性半導体記憶装置
では、バーズビークの発生またはその幅を抑制すること
により、層間絶縁膜中において電界が膜厚の薄い部分に
集中することを防止して、絶縁性を向上することが可能
となる。また、ゲート電極の長さに対するバーズビーク
の幅を小さくすることにより、層間絶縁膜が所望の膜厚
を有している範囲を拡大することができる。このため、
第2のゲート電極と第1のゲート電極のカップリングを
増大し、第2のゲート電極による第1のゲート電極の制
御性を向上することが可能となる。このようにして、ゲ
ート電極の寸法を微細化して不揮発性半導体記憶装置の
集積度を向上することが可能となる。In particular, when the thickness of the oxide film layer is 2.5 nm or less, as described above, the supply of the oxidizing agent is suppressed, so that the width of the bird's beak can be reduced.
In this manner, in the nonvolatile semiconductor memory device according to the present invention, by suppressing the occurrence of bird's beak or the width thereof, it is possible to prevent the electric field from concentrating on the thin film portion in the interlayer insulating film, and to improve the insulating property. It becomes possible to improve. Further, by reducing the width of the bird's beak relative to the length of the gate electrode, the range in which the interlayer insulating film has a desired film thickness can be expanded. For this reason,
It is possible to increase the coupling between the second gate electrode and the first gate electrode and improve the controllability of the first gate electrode by the second gate electrode. In this way, it is possible to reduce the size of the gate electrode and improve the degree of integration of the nonvolatile semiconductor memory device.
【0032】さらに、層間絶縁膜を5層以上積層された
絶縁膜層により構成する場合には、この層間絶縁膜の絶
縁性をさらに向上することができる。また、層間絶縁膜
の実効膜厚を増加させないように、層間絶縁膜を構成す
る絶縁膜層の積層数を増加させるためには、それぞれの
絶縁膜層の膜厚を薄膜化する必要がある。このため、第
1または第2のゲート電極に接する絶縁膜層の膜厚を低
減することができ、前述のように、バーズビークの発生
を抑制することができる。Further, when the interlayer insulating film is composed of the insulating film layers in which five or more layers are laminated, the insulating property of the interlayer insulating film can be further improved. Further, in order to increase the number of laminated insulating film layers forming the interlayer insulating film without increasing the effective film thickness of the interlayer insulating film, it is necessary to reduce the film thickness of each insulating film layer. Therefore, the thickness of the insulating film layer in contact with the first or second gate electrode can be reduced, and as described above, the occurrence of bird's beaks can be suppressed.
【0033】また、酸化膜層を750度乃至800度の
温度のCVD法により形成されたHTO膜で構成する場
合には、HTO膜の膜質が優れているため、この酸化膜
層と窒化膜層とが交互に積層されて構成されている層間
絶縁膜の絶縁性を、さらに向上させることができる。When the oxide film layer is composed of the HTO film formed by the CVD method at the temperature of 750 to 800 ° C., the quality of the HTO film is excellent, so that the oxide film layer and the nitride film layer are excellent. It is possible to further improve the insulating property of the interlayer insulating film configured by alternately stacking and.
【0034】また、本発明による不揮発性半導体記憶装
置の製造方法では、第1のゲート電極材料膜上に第1の
窒化膜層を形成する工程を具備するため、後の酸化工程
においてこの第1の窒化膜層が保護膜となり、第1のゲ
ート電極が酸化されることを防止することができる。Since the method for manufacturing a nonvolatile semiconductor memory device according to the present invention includes the step of forming the first nitride film layer on the first gate electrode material film, the first oxide film is formed in the subsequent oxidation step. The nitride film layer serves as a protective film and can prevent the first gate electrode from being oxidized.
【0035】また、この第1の窒化膜層上に酸化膜層と
窒化膜層とを交互に積層して層間絶縁膜を形成するた
め、層間絶縁膜の絶縁性を向上することができる。さら
に、層間絶縁膜上に第2のゲート電極材料膜を形成する
が、前記層間絶縁膜の窒化膜層が形成されるのに続いて
これと接触するように前記層間絶縁膜上に前記第2のゲ
ート電極材料膜を形成するため、後の酸化工程において
この窒化膜層が保護膜となり、第2のゲート電極が酸化
されることを防止することができる。Since the interlayer insulating film is formed by alternately stacking the oxide film layer and the nitride film layer on the first nitride film layer, the insulating property of the interlayer insulating film can be improved. Further, a second gate electrode material film is formed on the interlayer insulating film, and the second gate electrode material film is formed on the interlayer insulating film so as to come into contact with the nitride film layer of the interlayer insulating film. Since this gate electrode material film is formed, the nitride film layer serves as a protective film in the subsequent oxidation step, and it is possible to prevent the second gate electrode from being oxidized.
【0036】このように、本発明による不揮発性半導体
記憶装置の製造方法では、酸化膜層と窒化膜層とを交互
に積層して層間絶縁膜を形成することにより、層間絶縁
膜の絶縁性を向上し、また、第1および第2のゲート電
極に窒化膜層が接触するように層間絶縁膜を形成するこ
とにより、第1および第2のゲート電極の酸化を防止
し、バーズビークの発生を抑制することができる。As described above, in the method for manufacturing a nonvolatile semiconductor memory device according to the present invention, the insulating property of the interlayer insulating film is improved by alternately stacking the oxide film layer and the nitride film layer to form the interlayer insulating film. Further, by forming an interlayer insulating film so that the nitride film layer is in contact with the first and second gate electrodes, oxidation of the first and second gate electrodes is prevented and generation of bird's beaks is suppressed. can do.
【0037】また、本発明による不揮発性半導体記憶装
置の製造方法では、酸化膜層と窒化膜層とを交互に積層
して層間絶縁膜を形成し、第1または第2のゲート電極
材料膜に酸化膜層が接触するように層間絶縁膜を形成す
るが、この第1または第2のゲート電極材料膜に接触す
る酸化膜層の膜厚が薄い程、酸化剤の供給が低減される
ため、バーズビークの発生が抑制される。これを利用し
て、バーズビークの幅が許容範囲内となるように選択さ
れた膜厚で酸化膜層を形成することにより、バーズビー
クの幅を許容範囲内に抑えることができる。In the method for manufacturing a non-volatile semiconductor memory device according to the present invention, an oxide film layer and a nitride film layer are alternately laminated to form an interlayer insulating film, and the first or second gate electrode material film is formed. The interlayer insulating film is formed so that the oxide film layers are in contact with each other. The thinner the oxide film layer in contact with the first or second gate electrode material film is, the more the supply of the oxidizing agent is reduced. The occurrence of bird's beaks is suppressed. By utilizing this, the width of the bird's beak can be suppressed within the allowable range by forming the oxide film layer with a film thickness selected so that the width of the bird's beak falls within the allowable range.
【0038】特に、この酸化膜層の厚さをバーズビーク
の幅が第1のゲート電極の長さに対して1/10となる
ような厚さ以下とすることにより、バーズビークの幅を
第1のゲート電極の長さに対して1/10とすることが
できる。In particular, the width of the bird's beak is set to be equal to or less than the thickness of the bird's beak so that the width of the bird's beak becomes 1/10 of the length of the first gate electrode. It can be set to 1/10 of the length of the gate electrode.
【0039】また、バーズビークにより層間絶縁膜の中
央部と周辺部との間に膜厚の差が生じるが、前述のよう
に、酸化膜層の膜厚が薄い程、バーズビークの発生が抑
制される。このため、この中央部と周辺部の膜厚の差が
許容される範囲内となるような厚さの酸化膜層を形成す
ることにより、バーズビークの幅を許容範囲内に抑える
ことができる。Although the bird's beak causes a difference in film thickness between the central portion and the peripheral portion of the interlayer insulating film, as described above, the thinner the oxide film layer, the more suppressed the occurrence of bird's beak. . Therefore, the width of the bird's beak can be suppressed within the allowable range by forming an oxide film layer having a thickness such that the difference in film thickness between the central portion and the peripheral portion is within the allowable range.
【0040】特に、酸化膜層の膜厚を2.5nm以下と
する場合には、前述のように、酸化剤の供給が抑制され
るため、バーズビークの幅を小さくすることができる。
このようにして、本発明による不揮発性半導体記憶装置
の製造方法では、バーズビークの発生またはその幅を抑
制することができるため、前述のように、層間絶縁膜の
絶縁性を向上し、ゲート電極の寸法を微細化することに
より、不揮発性半導体記憶装置の集積度を向上すること
が可能となる。In particular, when the thickness of the oxide film layer is 2.5 nm or less, as described above, the supply of the oxidizing agent is suppressed, so that the width of the bird's beak can be reduced.
In this manner, in the method for manufacturing a nonvolatile semiconductor memory device according to the present invention, it is possible to suppress the occurrence of bird's beaks or the width thereof. Therefore, as described above, the insulating property of the interlayer insulating film is improved and the gate electrode By miniaturizing the dimensions, it is possible to improve the integration degree of the nonvolatile semiconductor memory device.
【0041】また、第1のゲート電極材料膜上に5層以
上の絶縁膜層を積層することにより層間絶縁膜を形成す
る場合には、層間絶縁膜の絶縁性をさらに向上すること
ができる。When the interlayer insulating film is formed by stacking five or more insulating film layers on the first gate electrode material film, the insulating property of the interlayer insulating film can be further improved.
【0042】さらに、層間絶縁膜の実効膜厚を増加させ
ないように、層間絶縁膜を構成する絶縁膜層の積層数を
増加させるためには、それぞれの絶縁膜層の膜厚を薄膜
化する必要がある。このため、第1または第2のゲート
電極に接する絶縁膜層の膜厚を低減することができ、前
述のように、バーズビークの発生を抑制することができ
る。Further, in order to increase the number of laminated insulating film layers forming the interlayer insulating film so as not to increase the effective film thickness of the interlayer insulating film, it is necessary to reduce the film thickness of each insulating film layer. There is. Therefore, the thickness of the insulating film layer in contact with the first or second gate electrode can be reduced, and as described above, the occurrence of bird's beaks can be suppressed.
【0043】また、層間絶縁膜を構成する積層される絶
縁膜層を同一の炉を用いたCVD法により連続して形成
する本発明による不揮発性半導体記憶装置の製造方法で
は、個々の層間絶縁膜をそれぞれ別個の炉を用いて別個
に形成する場合に比べて、炉から出し入れする時および
真空を吸引または解放する時に汚染物質またはダスト等
が付着することを防止することができるため、層間絶縁
膜の膜質を向上することが可能となる。また、複数の積
層される絶縁膜層をそれぞれ別個の炉を用いて別個に形
成する場合に比べて、同一の炉を用いて形成することに
より、作業効率を大幅に向上することができる。Further, in the method for manufacturing a nonvolatile semiconductor memory device according to the present invention, in which the stacked insulating film layers forming the interlayer insulating film are continuously formed by the CVD method using the same furnace, the individual interlayer insulating films are formed. Since it is possible to prevent contaminants, dust, etc. from adhering to the interlayer insulating film at the time of taking in and out of the furnace and at the time of sucking or releasing the vacuum, as compared with the case of separately forming each by using a different furnace. It is possible to improve the film quality. Further, as compared with the case where a plurality of laminated insulating film layers are separately formed by using different furnaces, work efficiency can be significantly improved by forming them by using the same furnace.
【0044】また、前述の不揮発性半導体記憶装置の製
造方法において、NH3 を用いて前記第1のゲート電極
を窒化することにより前記第1のゲート電極上に窒化膜
層を形成する場合には、NH3 に還元作用があるため、
第1のゲート電極材料膜上の自然酸化膜の膜厚を低減す
ることができる。これにより、第1のゲート電極上に形
成されている自然酸化膜中を通って酸化剤が供給されて
第1のゲート電極が酸化されることを防止し、バーズビ
ークが発生することを抑制することができる。In the method of manufacturing a nonvolatile semiconductor memory device described above, when a nitride film layer is formed on the first gate electrode by nitriding the first gate electrode with NH 3 , , NH 3 has a reducing action,
The film thickness of the natural oxide film on the first gate electrode material film can be reduced. This prevents the oxidizing agent from being supplied through the natural oxide film formed on the first gate electrode to oxidize the first gate electrode and suppresses the occurrence of bird's beak. You can
【0045】また、前記層間絶縁膜を酸化膜層と窒化膜
層とを積層することにより形成し、750度乃至800
度の温度のCVD法によりこの酸化膜層を形成する本発
明による不揮発性半導体記憶装置の製造方法では、CV
D法を用いて膜質の優れた酸化膜層を形成することが可
能となるため、層間絶縁膜の絶縁性を向上することがで
きる。Further, the interlayer insulating film is formed by stacking an oxide film layer and a nitride film layer, and is formed at 750 ° to 800 °.
In the method for manufacturing a non-volatile semiconductor memory device according to the present invention, in which the oxide film layer is formed by a CVD method at a temperature of 100 ° C.,
Since it becomes possible to form an oxide film layer having an excellent film quality by using the D method, it is possible to improve the insulating property of the interlayer insulating film.
【0046】さらに、膜質の優れた窒化膜層と酸化膜層
とを共にCVD法を用いて形成することができるため、
これらの積層膜を同一の炉を用いて形成することが可能
となる。このため、前述のように、ダスト等が付着する
ことを防止することができ、層間絶縁膜の膜質を向上す
ることができる。また、作業効率を大幅に向上すること
ができる。Furthermore, since both the nitride film layer and the oxide film layer having excellent film quality can be formed by the CVD method,
It is possible to form these laminated films using the same furnace. Therefore, as described above, it is possible to prevent dust and the like from adhering, and improve the quality of the interlayer insulating film. In addition, work efficiency can be significantly improved.
【0047】[0047]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、本発明の第1の実
施の形態による不揮発性半導体記憶装置の構造を示す断
面図である。従来と同様に、例えば選択酸化法等により
素子分離領域2が形成されている例えばp型Si等の半
導体基板1上に、例えば酸化膜等の絶縁膜3を介して、
浮遊ゲート電極4と層間絶縁膜10と制御ゲート電極5
とが形成されている。浮遊ゲート電極4と制御ゲート電
極5とは、例えば多結晶シリコン膜により形成され、こ
れらの浮遊ゲート電極4と制御ゲート電極5とを覆うよ
うに、例えば酸化膜等の絶縁膜6が形成されている。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing the structure of a nonvolatile semiconductor memory device according to the first embodiment of the present invention. Similarly to the conventional method, on the semiconductor substrate 1 of, for example, p-type Si or the like in which the element isolation region 2 is formed by, for example, the selective oxidation method or the like, via the insulating film 3 of the oxide film or the like,
Floating gate electrode 4, interlayer insulating film 10 and control gate electrode 5
Are formed. The floating gate electrode 4 and the control gate electrode 5 are formed of, for example, a polycrystalline silicon film, and an insulating film 6 such as an oxide film is formed so as to cover the floating gate electrode 4 and the control gate electrode 5. There is.
【0048】ここで、層間絶縁膜10がONO構造であ
った従来と異なり、本実施の形態では、層間絶縁膜10
は、窒化膜12、HTO膜13、窒化膜14、HTO膜
15、窒化膜16が積層されたNONON構造により構
成されている。各膜厚はそれぞれ、例えば窒化膜12を
1nm、HTO膜13を4〜8nm、窒化膜14を5〜
12nm、HTO膜15を4〜8nm、窒化膜16を1
nmとすることができる。Here, unlike the conventional case where the interlayer insulating film 10 has the ONO structure, in the present embodiment, the interlayer insulating film 10 is formed.
Has a NONON structure in which a nitride film 12, an HTO film 13, a nitride film 14, an HTO film 15, and a nitride film 16 are stacked. For example, the nitride film 12 has a thickness of 1 nm, the HTO film 13 has a thickness of 4 to 8 nm, and the nitride film 14 has a thickness of 5 nm.
12 nm, HTO film 15 is 4 to 8 nm, nitride film 16 is 1
nm.
【0049】このように、本実施の形態では、層間絶縁
膜10を構成する絶縁膜層のうち浮遊ゲート電極4と接
する層が窒化膜12により形成され、制御ゲート電極5
と接する層が窒化膜16により形成されていることが特
徴である。窒化膜は一般に酸化されにくいため、浮遊ゲ
ート電極4が層間絶縁膜10との界面から酸化されるこ
とを窒化膜12により防止することができる。同様に、
制御ゲート電極5が層間絶縁膜10との界面から酸化さ
れることを窒化膜16により防止することができる。こ
のようにして、本実施の形態の不揮発性半導体記憶装置
では、バーズビークの発生を防止することが可能とな
る。As described above, in the present embodiment, among the insulating film layers forming the interlayer insulating film 10, the layer in contact with the floating gate electrode 4 is formed by the nitride film 12, and the control gate electrode 5 is formed.
The feature is that the layer in contact with is formed by the nitride film 16. Since the nitride film is generally hard to be oxidized, the nitride film 12 can prevent the floating gate electrode 4 from being oxidized from the interface with the interlayer insulating film 10. Similarly,
The nitride film 16 can prevent the control gate electrode 5 from being oxidized from the interface with the interlayer insulating film 10. In this way, it is possible to prevent the bird's beak from occurring in the nonvolatile semiconductor memory device of this embodiment.
【0050】次に、図2を用いて、このような不揮発性
半導体記憶装置の製造方法を説明する。図2は、本発明
の第1の実施の形態による不揮発性半導体記憶装置の製
造方法を示す工程断面図である。Next, a method of manufacturing such a nonvolatile semiconductor memory device will be described with reference to FIG. 2A to 2D are process cross-sectional views showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【0051】従来と同様にして、例えばp型Si等の半
導体基板1に、例えば選択酸化法等により素子分離領域
2を形成し、さらに例えば熱酸化膜等の絶縁膜3を形成
する。次に、浮遊ゲート電極となる、例えば多結晶シリ
コン膜4を堆積し、必要に応じて、例えばイオン注入法
または燐拡散法等を用いて、例えばヒ素またはリン等の
n型の不純物をこの多結晶シリコン膜4に添加する(図
2の(a))。In the same manner as in the prior art, the element isolation region 2 is formed on the semiconductor substrate 1 made of, for example, p-type Si by, for example, the selective oxidation method, and the insulating film 3 such as a thermal oxide film is further formed. Next, for example, a polycrystalline silicon film 4 to be a floating gate electrode is deposited, and if necessary, an n-type impurity such as arsenic or phosphorus is added by an ion implantation method or a phosphorus diffusion method. It is added to the crystalline silicon film 4 ((a) of FIG. 2).
【0052】次に、例えば温度が650〜700℃程度
のCVD(化学気相成長)法により、例えば膜厚が1n
mの窒化膜(SiN)12を堆積する。続けて、同一の
炉内において、温度を例えば750〜800℃程度に昇
温し、例えば膜厚が4〜8nmのHTO(High Temprat
ure Oxide )膜13を堆積する。さらに続けて同一の炉
内において、膜厚が例えば5〜12nmの窒化膜(Si
N)14を堆積し、さらに同一の炉内において、膜厚が
例えば4〜8nmのHTO膜15を堆積する。続けて同
一の炉内において、膜厚が例えば1nmの窒化膜(Si
N)16を堆積する。このようにして、同一の炉内にお
いてNONON構造を有する層間絶縁膜10を形成する
(図2の(b))。Next, for example, by a CVD (chemical vapor deposition) method at a temperature of about 650 to 700 ° C., for example, the film thickness is 1 n.
m nitride film (SiN) 12 is deposited. Subsequently, in the same furnace, the temperature is raised to, for example, about 750 to 800 ° C., and the film thickness is, for example, 4 to 8 nm HTO (High Temprat).
ure Oxide) film 13 is deposited. Furthermore, successively, in the same furnace, a nitride film (Si
N) 14 is deposited, and further, an HTO film 15 having a film thickness of, for example, 4 to 8 nm is deposited in the same furnace. Then, in the same furnace, for example, a nitride film (Si
N) 16 is deposited. In this way, the interlayer insulating film 10 having the NONON structure is formed in the same furnace ((b) of FIG. 2).
【0053】この時、半導体基板を炉内に設置した後
に、真空吸引を行い、この後は炉の温度とソースガスを
変化させることにより、連続してCVD法による堆積を
行うことができる。At this time, after the semiconductor substrate is placed in the furnace, vacuum suction is performed, and thereafter, the temperature of the furnace and the source gas are changed, whereby the deposition by the CVD method can be continuously performed.
【0054】この後は、従来と同様に、制御ゲート電極
となる、例えば多結晶シリコン膜5を堆積し、必要であ
れば、例えばイオン注入法または燐拡散法等を用いて、
例えばヒ素またはリン等のn型の不純物をこの多結晶シ
リコン膜5に添加する(図2の(c))。Thereafter, as in the conventional case, for example, a polycrystalline silicon film 5 to be a control gate electrode is deposited, and if necessary, for example, an ion implantation method or a phosphorus diffusion method is used,
For example, an n-type impurity such as arsenic or phosphorus is added to the polycrystalline silicon film 5 ((c) of FIG. 2).
【0055】さらに、従来と同様に、例えば通常のリソ
グラフィー法とRIE(反応性イオンエッチング)法等
の異方性エッチング技術を用いて、多結晶シリコン膜5
と層間絶縁膜10と多結晶シリコン膜4とをエッチング
して、浮遊ゲート電極4とNONON構造の層間絶縁膜
10と制御ゲート電極5とにより2層ゲート構造を構成
する(図2の(d))。Further, as in the conventional case, the polycrystalline silicon film 5 is formed by using an ordinary etching method and an anisotropic etching technique such as RIE (reactive ion etching).
The interlayer insulating film 10 and the polycrystalline silicon film 4 are etched to form a two-layer gate structure with the floating gate electrode 4, the interlayer insulating film 10 having the NONON structure and the control gate electrode 5 ((d) of FIG. 2). ).
【0056】この後、例えば酸化雰囲気中で熱処理を行
い、制御ゲート電極5および浮遊ゲート電極4を覆うよ
うに、酸化膜(SiO2 )6を形成し、さらに、例えば
イオン注入法を用いて、半導体基板1に例えばヒ素また
はリン等のn型不純物を添加し、適宜熱処理を行い、n
型拡散層7を形成する(図1)。ここで、従来と同様
に、n型拡散層7の形成と、熱酸化膜6の形成は、逆の
順序で行うことも可能である。After that, heat treatment is performed in, for example, an oxidizing atmosphere to form an oxide film (SiO 2 ) 6 so as to cover the control gate electrode 5 and the floating gate electrode 4, and further, for example, using an ion implantation method, For example, an n-type impurity such as arsenic or phosphorus is added to the semiconductor substrate 1 and an appropriate heat treatment is performed.
The mold diffusion layer 7 is formed (FIG. 1). Here, similarly to the conventional case, the formation of the n-type diffusion layer 7 and the formation of the thermal oxide film 6 can be performed in the reverse order.
【0057】この後は、通常の方法により、層間絶縁膜
を形成し、アニール等により平坦化を行った後に、接続
孔および配線等を形成して、不揮発性半導体記憶装置が
完成する。After that, an interlayer insulating film is formed by a usual method, flattening is performed by annealing or the like, and then connection holes and wirings are formed to complete the nonvolatile semiconductor memory device.
【0058】このようにして、本発明の第1の実施の形
態による不揮発性半導体記憶装置の製造方法によれば、
層間絶縁膜10を構成する絶縁膜層のうち、例えば多結
晶シリコン膜により形成される浮遊ゲート電極4および
制御ゲート電極5に接する絶縁膜層を、窒化膜12およ
び16とすることにより、バーズビークの発生を抑制す
ることができる。例えば、従来はゲート長が0.3μm
以下になると、ゲート長に対するバーズビークの幅が大
きいため、装置を動作させることが困難であったが、上
述のような方法で、ゲート長が0.2μmの2層ゲート
構造を有する不揮発性半導体記憶装置を製造することが
可能となる。In this way, according to the method of manufacturing the nonvolatile semiconductor memory device in the first embodiment of the present invention,
Among the insulating film layers forming the interlayer insulating film 10, the insulating film layers in contact with the floating gate electrode 4 and the control gate electrode 5, which are formed of, for example, a polycrystalline silicon film, are nitride films 12 and 16. Occurrence can be suppressed. For example, in the past, the gate length was 0.3 μm
In the following cases, it was difficult to operate the device because the width of the bird's beak with respect to the gate length was large. However, the nonvolatile semiconductor memory having the two-layer gate structure with the gate length of 0.2 μm was formed by the above method. It becomes possible to manufacture the device.
【0059】また、本発明の第1の実施の形態による不
揮発性半導体記憶装置の製造方法では、NONON構造
の層間絶縁膜10を、CVD法によるSiN膜の堆積と
HTO膜の堆積を同一の炉内で連続して行うことが特徴
である。Further, in the method of manufacturing the non-volatile semiconductor memory device according to the first embodiment of the present invention, the interlayer insulating film 10 having the NONON structure is formed by the CVD method using the same furnace for depositing the SiN film and the HTO film. The feature is that it is continuously performed in the inside.
【0060】従来は、たとえばONO構造等の積層構造
を有する層間絶縁膜10を形成する時に、これらの絶縁
膜層を同一炉内で連続して形成せず、それぞれ独立して
形成することが一般的であった。これは、従来のCVD
法では、主に500℃程度の温度で酸化膜を形成してい
たため、その膜質が熱酸化膜に比べて劣化しやすいかっ
たことに起因する。このため、従来の製造方法では酸化
膜を主に熱酸化により形成していた。Conventionally, when the interlayer insulating film 10 having a laminated structure such as the ONO structure is formed, it is general that these insulating film layers are not formed continuously in the same furnace but are formed independently of each other. It was target. This is a conventional CVD
According to the method, the oxide film was formed mainly at a temperature of about 500 ° C., and the quality of the film was more likely to deteriorate than the thermal oxide film. Therefore, in the conventional manufacturing method, the oxide film is formed mainly by thermal oxidation.
【0061】しかし、本実施の形態では、750〜80
0℃の温度のCVD法を用いて酸化膜を形成することに
より、CVD炉内において熱酸化膜と同等の初期耐圧を
有するHTO膜を形成することができる。このようにし
て、酸化膜と窒化膜ともにCVD法を用いて形成するこ
とができるため、同一の炉内で品質の良い積層絶縁膜を
連続的に形成することが可能となる。However, in this embodiment, 750 to 80
By forming an oxide film using the CVD method at a temperature of 0 ° C., an HTO film having an initial breakdown voltage equivalent to that of a thermal oxide film can be formed in a CVD furnace. In this way, since both the oxide film and the nitride film can be formed by using the CVD method, it becomes possible to continuously form a high-quality laminated insulating film in the same furnace.
【0062】また、一般に窒化膜は酸化しにくいため、
窒化膜上に熱酸化により酸化膜を形成する場合には、例
えば950℃の酸素雰囲気中において1時間程度等の非
常に高温で長時間の熱処理を行う必要がある。このた
め、例えばこの熱工程より前に形成された拡散層がさら
に拡散してしまったり、素子分離等の絶縁膜と半導体基
板の間の熱応力により結晶欠陥が発生する可能性が生じ
る等の問題を招く。これに対して、HTO膜は800℃
以下のCVD法により形成することができるため、これ
らの問題は発生しない。また、作業時間を大幅に短縮す
ることができる。Further, since the nitride film is generally difficult to oxidize,
When an oxide film is formed on the nitride film by thermal oxidation, it is necessary to perform heat treatment at a very high temperature for a long time such as about 1 hour in an oxygen atmosphere at 950 ° C. Therefore, for example, a diffusion layer formed before this thermal process may be further diffused, or a crystal defect may occur due to thermal stress between an insulating film and a semiconductor substrate such as element isolation. Invite. On the other hand, HTO film is 800 ℃
These problems do not occur because they can be formed by the following CVD method. Moreover, the working time can be significantly reduced.
【0063】さらに、HTO膜は、一般に、熱酸化膜に
比べて、経時的に絶縁性が劣化しやすいという性質を有
するが、窒化膜との積層構造にすることにより、この欠
点を補うことができる。Further, the HTO film generally has a property that the insulating property is easily deteriorated with time as compared with the thermal oxide film, but by forming a laminated structure with the nitride film, this defect can be compensated. it can.
【0064】このように、本実施の形態による不揮発性
半導体記憶装置の製造方法では、層間絶縁膜10を窒化
膜とHTO膜の積層膜により構成することにより、この
積層膜を、同一の炉内で連続して形成することが可能と
なる。As described above, in the method of manufacturing the non-volatile semiconductor memory device according to the present embodiment, the interlayer insulating film 10 is formed of the laminated film of the nitride film and the HTO film, so that the laminated film is formed in the same furnace. It becomes possible to form continuously.
【0065】従来のように、SiN膜または酸化膜等の
層間絶縁膜10を構成する絶縁膜層を、同一炉内で連続
して形成せずに、それぞれ独立して別の炉を用いて形成
する場合には、各絶縁膜層を形成する度に、炉の真空を
解放し、半導体基板を炉から引き出し、この半導体基板
を再び例えば別の炉に挿入し、あらたにこの炉を真空に
する必要がある。このため、作業効率が非常に悪い。特
に、本実施の形態のように、層間絶縁膜10を構成する
絶縁膜層が多層になるにしたがって、これらの作業に要
する時間が膨大になってしまう。The insulating film layers forming the interlayer insulating film 10 such as the SiN film or the oxide film are not continuously formed in the same furnace as in the prior art, but are independently formed in different furnaces. In this case, each time each insulating film layer is formed, the vacuum in the furnace is released, the semiconductor substrate is pulled out from the furnace, the semiconductor substrate is again inserted into another furnace, and the furnace is evacuated again. There is a need. Therefore, the work efficiency is very poor. In particular, as the number of insulating film layers forming the interlayer insulating film 10 increases as in the present embodiment, the time required for these operations becomes enormous.
【0066】また、層間絶縁膜10を形成する途中で、
半導体基板を炉から取り出すことにより、半導体基板が
空気中にさらされるため、たとえば炭素(C)等の有機
物に代表される汚染物質が層間絶縁膜を構成する絶縁膜
層の表面上に付着しやすい。さらに、その上に絶縁膜層
を形成するため、汚染物質が層間絶縁膜10の内部に取
り込まれるようになる。このため、層間絶縁膜10の絶
縁性の劣化を招くという問題がある。During the formation of the interlayer insulating film 10,
When the semiconductor substrate is taken out of the furnace, the semiconductor substrate is exposed to the air, so that contaminants typified by organic substances such as carbon (C) tend to adhere to the surface of the insulating film layer forming the interlayer insulating film. . Further, since the insulating film layer is formed thereon, contaminants are taken into the inside of the interlayer insulating film 10. Therefore, there is a problem that the insulation property of the interlayer insulating film 10 is deteriorated.
【0067】さらに、一般に炉の内部では、真空にする
時および真空を解放する時に、ダストが発生しやすい。
このため、個々の絶縁膜層を形成する度に真空の吸引と
解放を行う場合には、半導体基板の表面にダストが付着
する可能性がより高い。Furthermore, in general, dust is easily generated inside the furnace when a vacuum is applied and when the vacuum is released.
Therefore, when vacuum suction and release are performed every time when each insulating film layer is formed, dust is more likely to adhere to the surface of the semiconductor substrate.
【0068】これに対して、本実施の形態では、層間絶
縁膜10を構成する絶縁膜層を同一の炉内で連続して形
成するため、作業時間を大幅に短縮することができる。
また、層間絶縁膜10を形成する途中で、半導体基板を
炉の外に取り出さないため、有機物等による汚染を防止
することができる。さらに、各絶縁膜層を形成する度に
真空吸引および真空解放を行う必要がなくなるため、ダ
ストによる汚染の可能性を非常に低減することができ
る。On the other hand, in the present embodiment, since the insulating film layers forming the interlayer insulating film 10 are continuously formed in the same furnace, the working time can be greatly shortened.
Further, since the semiconductor substrate is not taken out of the furnace during the formation of the interlayer insulating film 10, it is possible to prevent contamination by organic substances and the like. Further, since it is not necessary to perform vacuum suction and vacuum release each time each insulating film layer is formed, the possibility of dust contamination can be greatly reduced.
【0069】なお、上記実施の形態では、浮遊ゲート電
極4上の窒化膜12をCVD法により形成したが、例え
ばNH3 を用いて、多結晶シリコン膜4を窒化すること
により窒化膜12を形成することも可能である。Although the nitride film 12 on the floating gate electrode 4 is formed by the CVD method in the above embodiment, the nitride film 12 is formed by nitriding the polycrystalline silicon film 4 using NH 3 , for example. It is also possible to do so.
【0070】一般に、浮遊ゲート電極4を構成する多結
晶シリコン膜上には、自然酸化膜が例えば2nm程度形
成され、窒化膜12をCVD法により形成する場合に
は、この自然酸化膜がそのまま残存してしまうが、例え
ばNH3 を用いて、多結晶シリコン膜4を窒化した場合
には、NH3 に還元作用があるため、この自然酸化膜を
例えば1nm程度に低減することができる。これによ
り、バーズビークの発生をより抑制することが可能とな
る。また、絶縁膜の酸化膜換算膜厚を低減することがで
きるため、制御ゲート電極5と浮遊ゲート電極4とのカ
ップリングを増大させて、制御ゲート電極5による浮遊
ゲート電極4の制御性を向上させることができる。Generally, a natural oxide film is formed on the polycrystalline silicon film forming the floating gate electrode 4 to have a thickness of, for example, about 2 nm, and when the nitride film 12 is formed by the CVD method, the natural oxide film remains as it is. However, when the polycrystalline silicon film 4 is nitrided by using, for example, NH 3 , NH 3 has a reducing action, so that the natural oxide film can be reduced to, for example, about 1 nm. This makes it possible to further suppress the occurrence of bird's beaks. Moreover, since the oxide film equivalent thickness of the insulating film can be reduced, the controllability of the floating gate electrode 4 by the control gate electrode 5 is improved by increasing the coupling between the control gate electrode 5 and the floating gate electrode 4. Can be made.
【0071】本実施の形態による製造方法を用いて形成
されたNONON膜を使用したキャパシタと、従来のO
NO膜を使用したキャパシタの、初期耐圧特性を比較し
た結果を図3に、TDDB(経時絶縁破壊)特性を比較
した結果を図4に、示す。それぞれ、(a)は本発明に
よるキャパシタの特性を示し、(b)は従来のキャパシ
タの特性を示している。実効酸化膜厚は、共に15nm
である。A capacitor using the NONON film formed by the manufacturing method according to the present embodiment and a conventional O 2 film are used.
FIG. 3 shows the result of comparing the initial breakdown voltage characteristics of the capacitor using the NO film, and FIG. 4 shows the result of comparing the TDDB (dielectric breakdown with time) characteristics. (A) shows the characteristics of the capacitor according to the present invention, and (b) shows the characteristics of the conventional capacitor. Both effective oxide film thickness is 15 nm
It is.
【0072】図3より、本実施の形態によるNONON
膜の初期耐圧は、従来のONO膜に比べて、向上してお
り、また、ばらつきも低減されていることがわかる。ま
た、図4より、本実施の形態によるNONON膜は、従
来のONO膜に比べて、TDDB(経時絶縁破壊)特性
が約1桁向上していることがわかる。From FIG. 3, the NONON according to the present embodiment is shown.
It can be seen that the initial breakdown voltage of the film is improved and the variation is reduced as compared with the conventional ONO film. Further, it can be seen from FIG. 4 that the NODB film according to the present embodiment has a TDDB (dielectric breakdown over time) characteristic improved by about one digit as compared with the conventional ONO film.
【0073】また、上記の実施の形態では、層間絶縁膜
10を構成する絶縁膜層のうち、浮遊ゲート電極4およ
び制御ゲート電極5と接する層を窒化膜により形成した
が、絶縁膜層の積層数を増加させた場合には、必ずしも
窒化膜である必要はなく、窒化膜の代わりに酸化膜によ
り構成することも可能である。第2の実施の形態とし
て、層間絶縁膜10を例えばONONON構造とした不
揮発性半導体記憶装置の断面図を図5に示す。Further, in the above-mentioned embodiment, among the insulating film layers forming the interlayer insulating film 10, the layer in contact with the floating gate electrode 4 and the control gate electrode 5 is formed by the nitride film, but the insulating film layers are laminated. When the number is increased, it is not necessarily a nitride film, and an oxide film may be used instead of the nitride film. As a second embodiment, FIG. 5 shows a cross-sectional view of a nonvolatile semiconductor memory device in which the interlayer insulating film 10 has, for example, an ONONON structure.
【0074】本実施の形態では、第1の実施の形態にお
いてNONON構造であった層間絶縁膜10が、HTO
膜13、SiN膜14、HTO膜15、SiN膜16、
HTO膜17、SiN膜18により構成されており、そ
れ以外は第1の実施の形態と同様に構成される。In the present embodiment, the interlayer insulating film 10 having the NONON structure in the first embodiment is the HTO.
Film 13, SiN film 14, HTO film 15, SiN film 16,
It is composed of the HTO film 17 and the SiN film 18, and other than that, the structure is similar to that of the first embodiment.
【0075】層間絶縁膜10を構成する各絶縁膜層の厚
さは、層間絶縁膜10の実効膜厚が、例えば酸化膜に換
算した時に例えば15nm等の所望の膜厚となるよう
に、適宜調整する。The thickness of each insulating film layer constituting the interlayer insulating film 10 is appropriately selected so that the effective film thickness of the interlayer insulating film 10 becomes a desired film thickness of, for example, 15 nm when converted into an oxide film. adjust.
【0076】本実施の形態において、層間絶縁膜10を
構成する絶縁膜層は、第1の実施の形態と同様に、CV
D法を用いて同一の炉内で連続して形成されることが望
ましい。ここで、一般にCVD法によるHTO膜の成長
速度は例えば0.07nm/分であり、また、SiN膜
の成長速度は例えば0.3nm/分であるため、数nm
の膜厚を十分に制御することができる。In the present embodiment, the insulating film layers forming the interlayer insulating film 10 are CV as in the first embodiment.
It is desirable that the layers are continuously formed in the same furnace by using the D method. Here, generally, the growth rate of the HTO film by the CVD method is, for example, 0.07 nm / min, and the growth rate of the SiN film is, for example, 0.3 nm / min, so that it is several nm.
The film thickness of can be sufficiently controlled.
【0077】このように、本実施の形態では、層間絶縁
膜10を構成する絶縁膜層を、層間絶縁膜10の実効膜
厚を増加させないように多層化することが特徴である。
一般に、例えば多結晶シリコン膜により形成された上下
電極の間の層間絶縁膜に発生するバーズビークの幅は、
この多結晶シリコン膜と接している酸化膜の厚さにほぼ
比例する。図6に、浮遊ゲート電極4上に形成された酸
化膜厚yとバーズビークの幅xとの関係を示す。図中に
示すように、バーズビークの幅xは、層間絶縁膜の膜厚
が増大している縁部領域の幅として定義する。ここで
は、後酸化により、浮遊ゲート電極4の側面に30nm
程度の酸化膜を形成されるような条件で酸化を行った。
この図より、例えば浮遊ゲート電極4上に形成される1
層目の酸化膜13が薄い程、バーズビークは発生しにく
くなることがわかる。As described above, the present embodiment is characterized in that the insulating film layers forming the interlayer insulating film 10 are multilayered so as not to increase the effective film thickness of the interlayer insulating film 10.
Generally, for example, the width of the bird's beak generated in the interlayer insulating film between the upper and lower electrodes formed of a polycrystalline silicon film is
It is almost proportional to the thickness of the oxide film in contact with this polycrystalline silicon film. FIG. 6 shows the relationship between the oxide film thickness y formed on the floating gate electrode 4 and the width x of the bird's beak. As shown in the figure, the width x of the bird's beak is defined as the width of the edge region where the film thickness of the interlayer insulating film is increased. Here, the side surface of the floating gate electrode 4 has a thickness of 30 nm due to post-oxidation.
Oxidation was performed under the condition that an oxide film of a certain degree was formed.
From this figure, for example, 1 formed on the floating gate electrode 4
It can be seen that the thinner the oxide film 13 of the layer is, the less likely bird's beak is to occur.
【0078】このため、本実施の形態のように、層間絶
縁膜10の実効膜厚を増加させないように絶縁膜層を多
層化することにより、各絶縁膜層の膜厚を薄くすること
ができるため、酸化膜13の膜厚を薄くしてバーズビー
クの発生を低減することが可能となる。Therefore, as in the present embodiment, the thickness of each insulating film layer can be reduced by making the insulating film layers multilayer so as not to increase the effective film thickness of the interlayer insulating film 10. Therefore, it is possible to reduce the thickness of the oxide film 13 and reduce the occurrence of bird's beaks.
【0079】一般に、バーズビークの幅がゲート長の1
/10程度までは、バーズビークの存在が、制御ゲート
電極5による浮遊ゲート電極4の制御性または層間絶縁
膜10の絶縁性等に大きく影響を与えない。例えば0.
3μmのゲート長の不揮発性半導体記憶装置を製造する
場合、その1/10程度として30nmの幅のバーズビ
ークの発生を許容するとすれば、図6より、浮遊ゲート
電極4上の酸化膜厚は2.5nmに抑える必要がある。Generally, the width of the bird's beak is 1 of the gate length.
The presence of the bird's beak does not significantly affect the controllability of the floating gate electrode 4 by the control gate electrode 5 or the insulation property of the interlayer insulating film 10 up to about / 10. For example, 0.
In the case of manufacturing a nonvolatile semiconductor memory device having a gate length of 3 μm, if generation of a bird's beak with a width of 30 nm is allowed to be about 1/10 of that, the oxide film thickness on the floating gate electrode 4 is 2. It is necessary to keep it to 5 nm.
【0080】また、図6では、酸化膜厚yとバーズビー
クの幅xとの関係を示したが、一般にバーズビークが大
きくなると、その幅xが増加するとともに、バーズビー
クにより生じる層間絶縁膜10の中央部と周辺部との膜
厚の差zも増大する。このため、図6の代わりに、酸化
膜厚yとバーズビークに起因する層間絶縁膜の膜厚の差
zとの関係を図示することも可能である。これを用い
て、バーズビークの大きさが許容範囲内となるように、
酸化膜厚yを選択することができる。Further, FIG. 6 shows the relationship between the oxide film thickness y and the width x of the bird's beak. Generally, as the bird's beak becomes larger, the width x increases and the central portion of the interlayer insulating film 10 caused by the bird's beak becomes larger. The difference z in the film thickness between the peripheral part and the peripheral part also increases. Therefore, instead of FIG. 6, it is possible to show the relationship between the oxide film thickness y and the film thickness difference z of the interlayer insulating film due to the bird's beak. Use this to keep the bird's beak size within the acceptable range.
The oxide film thickness y can be selected.
【0081】このように、酸化膜の膜厚を低減した場
合、単層の層間絶縁膜10では、絶縁性を確保すること
が困難となってしまうが、本実施の形態では、絶縁膜層
を多層化することにより、各絶縁膜層の欠陥を相互に補
完し、層間絶縁膜10の絶縁性を向上させることが可能
となる。As described above, when the film thickness of the oxide film is reduced, it becomes difficult to secure the insulating property with the single-layer interlayer insulating film 10. However, in the present embodiment, the insulating film layer is formed. By forming the multi-layered structure, it becomes possible to complement the defects of the respective insulating film layers with each other and improve the insulating property of the interlayer insulating film 10.
【0082】また、第1の実施の形態と同様に、多層化
された絶縁膜層を同一の炉内で形成することにより、多
層化による工程数の増加を抑制し、汚染物質またはダス
ト等の付着により絶縁性が劣化することを防止できる。Further, similarly to the first embodiment, by forming the multi-layered insulating film layers in the same furnace, it is possible to suppress an increase in the number of steps due to the multi-layering, and to prevent contaminants, dust, etc. It is possible to prevent the insulating property from deteriorating due to the adhesion.
【0083】本実施の形態によれば、多層化する程、バ
ーズビークの発生をより抑制することができる。しか
し、このように多層化された絶縁膜層を同一の炉で連続
して形成しない場合には、工程数の増加、汚染による絶
縁性劣化等の問題を招いてしまう。このため、本実施の
形態においては、第1の実施の形態に比べて、積層され
る絶縁膜層を同一の炉内で形成することにより、より大
きい効果を生じる。According to the present embodiment, the bird's beak can be more suppressed as the number of layers increases. However, if such a multi-layered insulating film layer is not continuously formed in the same furnace, problems such as an increase in the number of steps and deterioration of insulation due to contamination will occur. Therefore, in the present embodiment, a greater effect is produced by forming the insulating film layers to be laminated in the same furnace, as compared with the first embodiment.
【0084】このように、層間絶縁膜10を多層の絶縁
膜層により構成する場合には、例えば多結晶シリコン膜
により形成される浮遊ゲート電極4および制御ゲート電
極5に接する絶縁膜層は、必ずしも窒化膜である必要は
なく、酸化膜等の他の絶縁膜を使用することができる。
したがって、絶縁膜層の数は、前述の実施の形態におい
て示した5層または6層に限らず、無制限に増加させる
ことも可能である。As described above, when the interlayer insulating film 10 is composed of a plurality of insulating film layers, the insulating film layers contacting the floating gate electrode 4 and the control gate electrode 5 formed of, for example, a polycrystalline silicon film are not necessarily formed. It does not have to be a nitride film, and another insulating film such as an oxide film can be used.
Therefore, the number of insulating film layers is not limited to the five or six layers shown in the above-described embodiment, and can be increased without limitation.
【0085】[0085]
【発明の効果】以上のように、本発明による不揮発性半
導体記憶装置では、2層ゲート構造のゲート電極間の層
間絶縁膜にバーズビークが発生することを抑制し、微細
化が可能となり、さらに、層間絶縁膜の絶縁性を向上す
ることができる。As described above, in the non-volatile semiconductor memory device according to the present invention, it is possible to suppress bird's beaks from occurring in the interlayer insulating film between the gate electrodes of the two-layer gate structure, and to miniaturize. The insulating property of the interlayer insulating film can be improved.
【図1】本発明の第1の実施の形態による不揮発性半導
体記憶装置の構造を示す断面図。FIG. 1 is a sectional view showing a structure of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
【図2】本発明の第1の実施の形態による不揮発性半導
体記憶装置の製造方法を示す断面図。FIG. 2 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the invention.
【図3】本発明の第1の実施の形態により製造されたキ
ャパシタ絶縁膜の初期耐圧特性を示す図。FIG. 3 is a diagram showing initial withstand voltage characteristics of a capacitor insulating film manufactured according to the first embodiment of the present invention.
【図4】本発明の第1の実施の形態により製造されたキ
ャパシタ絶縁膜の経時破壊特性を示す図。FIG. 4 is a diagram showing the breakdown characteristics over time of the capacitor insulating film manufactured according to the first embodiment of the present invention.
【図5】本発明の第2の実施の形態による不揮発性半導
体記憶装置の構造を示す断面図。FIG. 5 is a sectional view showing a structure of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図6】多結晶シリコン膜上の酸化膜厚とバーズビーク
の幅との関係を示す図。FIG. 6 is a diagram showing a relationship between an oxide film thickness on a polycrystalline silicon film and a width of a bird's beak.
【図7】従来の不揮発性半導体記憶装置の製造方法を示
す断面図。FIG. 7 is a cross-sectional view showing a method for manufacturing a conventional nonvolatile semiconductor memory device.
【図8】従来の不揮発性半導体記憶装置の構造を示す断
面図。FIG. 8 is a sectional view showing the structure of a conventional nonvolatile semiconductor memory device.
1…半導体基板、 2…素子分離、 3…絶縁膜、 4…浮遊ゲート電極、 5…制御ゲート電極、 10…層間絶縁膜、 11…熱酸化膜、 12、14、16、18…窒化膜、 13、15、17…HTO膜 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Element isolation, 3 ... Insulating film, 4 ... Floating gate electrode, 5 ... Control gate electrode, 10 ... Interlayer insulating film, 11 ... Thermal oxide film, 12, 14, 16, 18 ... Nitride film, 13, 15, 17 ... HTO film
Claims (16)
1のゲート電極と、この第1のゲート電極上の層間絶縁
膜と、この層間絶縁膜上に形成された第2のゲート電極
とを具備する不揮発性半導体記憶装置において、前記層
間絶縁膜が酸化膜層と窒化膜層とが交互に積層された複
数の絶縁膜層により構成され、この絶縁膜層のうち前記
第1および第2のゲート電極に接触する絶縁膜層がそれ
ぞれ窒化膜層により構成されていることを特徴とする不
揮発性半導体記憶装置。1. A first gate electrode formed on an insulating film on a semiconductor substrate, an interlayer insulating film on the first gate electrode, and a second gate electrode formed on the interlayer insulating film. In the non-volatile semiconductor memory device including: a plurality of insulating film layers in which an oxide film layer and a nitride film layer are alternately laminated, and the interlayer insulating film includes: 2. A non-volatile semiconductor memory device, wherein each of the insulating film layers contacting the second gate electrode is composed of a nitride film layer.
1のゲート電極と、この第1のゲート電極上の層間絶縁
膜と、この層間絶縁膜上に形成された第2のゲート電極
とを具備する不揮発性半導体記憶装置において、前記層
間絶縁膜が酸化膜層と窒化膜層とが交互に積層された複
数の絶縁膜層により構成され、この絶縁膜層のうち前記
第1または第2のゲート電極に接触する絶縁膜層が酸化
膜層により構成され、この酸化膜層は、その膜厚が増大
している縁部領域の幅が許容限界値となる膜厚以下の膜
厚を有することを特徴とする不揮発性半導体記憶装置。2. A first gate electrode formed on an insulating film on a semiconductor substrate, an interlayer insulating film on the first gate electrode, and a second gate electrode formed on the interlayer insulating film. A non-volatile semiconductor memory device comprising: a plurality of insulating film layers in which an oxide film layer and a nitride film layer are alternately laminated, The insulating film layer that is in contact with the second gate electrode is composed of an oxide film layer, and the oxide film layer has a film thickness equal to or less than the film thickness at which the width of the edge region where the film thickness is increased becomes an allowable limit value. A non-volatile semiconductor memory device having.
る領域の縁部に沿った幅が前記第1のゲート電極の長さ
に対して1/10以下となるように選択された膜厚を有
する請求項2記載の不揮発性半導体記憶装置。3. The oxide film layer is selected such that the width along the edge of the region where the film thickness is increased is 1/10 or less of the length of the first gate electrode. The nonvolatile semiconductor memory device according to claim 2, having a different film thickness.
1のゲート電極と、この第1のゲート電極上の層間絶縁
膜と、この層間絶縁膜上に形成された第2のゲート電極
とを具備する不揮発性半導体記憶装置において、前記層
間絶縁膜が酸化膜層と窒化膜層とが交互に積層された複
数の絶縁膜層により構成され、この絶縁膜層のうち前記
第1または第2のゲート電極に接触する絶縁膜層が酸化
膜層により構成され、この酸化膜層は、前記層間絶縁膜
の中央部と周辺部との間の膜厚の差が許容限界値となる
膜厚以下の膜厚を有することを特徴とする不揮発性半導
体記憶装置。4. A first gate electrode formed on an insulating film on a semiconductor substrate, an interlayer insulating film on the first gate electrode, and a second gate electrode formed on the interlayer insulating film. A non-volatile semiconductor memory device comprising: a plurality of insulating film layers in which an oxide film layer and a nitride film layer are alternately laminated, The insulating film layer in contact with the second gate electrode is formed of an oxide film layer, and the oxide film layer has a film thickness such that the difference in film thickness between the central portion and the peripheral portion of the interlayer insulating film is an allowable limit value. A non-volatile semiconductor memory device having the following film thickness.
である請求項2乃至4のいずれか一項記載の不揮発性半
導体記憶装置。5. The nonvolatile semiconductor memory device according to claim 2, wherein the oxide film layer has a thickness of 2.5 nm or less.
縁膜層により構成される請求項1乃至5のいずれか一項
記載の不揮発性半導体記憶装置。6. The non-volatile semiconductor memory device according to claim 1, wherein the interlayer insulating film is composed of insulating film layers in which five or more layers are stacked.
温度のCVD法により形成されたHTO膜である請求項
1乃至6のいずれか一項記載の不揮発性半導体記憶装
置。7. The nonvolatile semiconductor memory device according to claim 1, wherein the oxide film layer is an HTO film formed by a CVD method at a temperature of 750 to 800 degrees.
ート電極材料膜を形成する工程と、前記第1のゲート電
極材料膜上に第1の窒化膜層を形成する工程と、この第
1の窒化膜層上に酸化膜層と窒化膜層とを交互に積層し
て層間絶縁膜を形成する工程と、前記層間絶縁膜上に第
2のゲート電極材料膜を形成する工程とを具備し、前記
第2のゲート電極材料膜は前記層間絶縁膜の窒化膜層が
形成されるのに続いてこれと接触するように前記層間絶
縁膜上に形成されることを特徴とする不揮発性半導体記
憶装置の製造方法。8. A step of forming a first gate electrode material film on a semiconductor substrate via an insulating film, a step of forming a first nitride film layer on the first gate electrode material film, and A step of alternately stacking an oxide film layer and a nitride film layer on the first nitride film layer to form an interlayer insulating film; and a step of forming a second gate electrode material film on the interlayer insulating film. The second gate electrode material film is formed on the interlayer insulating film so as to be in contact with the nitride film layer of the interlayer insulating film after the nitride film layer is formed. Manufacturing method of semiconductor memory device.
ート電極材料膜を形成する工程と、前記第1のゲート電
極材料膜上に酸化膜層と窒化膜層とを交互に積層して層
間絶縁膜を形成する工程と、前記層間絶縁膜上に第2の
ゲート電極材料膜を形成する工程とを具備し、前記第1
または第2のゲート電極材料膜に酸化膜層が接触するよ
うに前記層間絶縁膜を形成し、この酸化膜層の膜厚が増
大している縁部領域の幅が許容限界値となる膜厚以下の
膜厚を有するように前記酸化膜層を形成することを特徴
とする不揮発性半導体記憶装置の製造方法。9. A step of forming a first gate electrode material film on a semiconductor substrate with an insulating film interposed therebetween, and an oxide film layer and a nitride film layer are alternately laminated on the first gate electrode material film. Forming a second gate electrode material film on the interlayer insulating film, and forming a second gate electrode material film on the interlayer insulating film.
Alternatively, the interlayer insulating film is formed such that the oxide film layer is in contact with the second gate electrode material film, and the width of the edge region where the film thickness of the oxide film layer is increased becomes an allowable limit value. A method for manufacturing a nonvolatile semiconductor memory device, comprising forming the oxide film layer so as to have the following film thickness.
域の縁部に沿った幅が前記第1のゲート電極の長さに対
して1/10以下となるように選択された膜厚を有する
ように前記酸化膜層を形成する請求項9記載の不揮発性
半導体記憶装置の製造方法。10. A film selected such that the width along the edge of the region where the film thickness of the oxide film layer is increased is 1/10 or less of the length of the first gate electrode. The method for manufacturing a nonvolatile semiconductor memory device according to claim 9, wherein the oxide film layer is formed to have a thickness.
ゲート電極材料膜を形成する工程と、前記第1のゲート
電極材料膜上に酸化膜層と窒化膜層とを交互に積層して
層間絶縁膜を形成する工程と、前記層間絶縁膜上に第2
のゲート電極材料膜を形成する工程とを具備し、前記第
1または第2のゲート電極材料膜に酸化膜層が接触する
ように前記層間絶縁膜を形成し、前記層間絶縁膜の中央
部と周辺部との間の膜厚の差が許容限界値となる膜厚以
下の膜厚を有するように前記酸化膜層を形成することを
特徴とする不揮発性半導体記憶装置の製造方法。11. A step of forming a first gate electrode material film on a semiconductor substrate with an insulating film interposed therebetween, and an oxide film layer and a nitride film layer are alternately laminated on the first gate electrode material film. A step of forming an interlayer insulating film by means of a second step on the interlayer insulating film.
Forming a gate electrode material film, and forming the interlayer insulating film so that an oxide film layer is in contact with the first or second gate electrode material film, and forming a central portion of the interlayer insulating film. A method of manufacturing a nonvolatile semiconductor memory device, comprising forming the oxide film layer so that a difference in film thickness between the peripheral portion and the peripheral portion is equal to or smaller than an allowable limit value.
なるように前記酸化膜層を形成する請求項8乃至11の
いずれか一項記載の不揮発性半導体記憶装置の製造方
法。12. The method for manufacturing a nonvolatile semiconductor memory device according to claim 8, wherein the oxide film layer is formed such that the film thickness of the oxide film layer is 2.5 nm or less.
上の絶縁膜層を積層することにより層間絶縁膜を形成す
る請求項8乃至12のいずれか一項記載の不揮発性半導
体記憶装置の製造方法。13. The non-volatile semiconductor memory device according to claim 8, wherein an interlayer insulating film is formed by stacking five or more insulating film layers on the first gate electrode material film. Manufacturing method.
法により連続して形成する請求項8乃至13のいずれか
一項記載の不揮発性半導体記憶装置の製造方法。14. The CVD method using the same furnace for the insulating film layer.
14. The method for manufacturing a nonvolatile semiconductor memory device according to claim 8, wherein the nonvolatile semiconductor memory device is continuously formed by a method.
料膜を窒化することにより前記第1のゲート電極上に窒
化膜層を形成する請求項8または10または13記載の
不揮発性半導体記憶装置の製造方法。15. The nonvolatile semiconductor memory according to claim 8, 10 or 13, wherein a nitride film layer is formed on the first gate electrode by nitriding the first gate electrode material film with NH 3. Device manufacturing method.
により前記酸化膜層を形成する請求項8乃至15のいず
れか一項記載の不揮発性半導体記憶装置の製造方法。16. The method for manufacturing a nonvolatile semiconductor memory device according to claim 8, wherein the oxide film layer is formed by a CVD method at a temperature of 750 to 800 degrees.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8025312A JPH09219459A (en) | 1996-02-13 | 1996-02-13 | Non-volatile semiconductor memory device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP8025312A JPH09219459A (en) | 1996-02-13 | 1996-02-13 | Non-volatile semiconductor memory device and manufacture thereof |
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Publication Number | Publication Date |
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JP8025312A Pending JPH09219459A (en) | 1996-02-13 | 1996-02-13 | Non-volatile semiconductor memory device and manufacture thereof |
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- 1996-02-13 JP JP8025312A patent/JPH09219459A/en active Pending
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