JPH09212090A

JPH09212090A - 解読化方法および電子機器

Info

Publication number: JPH09212090A
Application number: JP8039099A
Authority: JP
Inventors: Masahiko Enari; 正彦江成
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-02
Filing date: 1996-02-02
Publication date: 1997-08-15
Anticipated expiration: 2016-02-02
Also published as: CN1108040C; JP3769804B2; KR970063005A; KR100458339B1; TW336305B; CN1167304A; SG87756A1; ID15875A; US6014442A

Abstract

(57)【要約】【課題】受信側においてリアルタイムで全ての解読処理
を完了することができるようにする。【解決手段】端子１に入力された受信データのヘッダ中
からＰＩＤ情報とＴＳＣ情報を抽出してＩＤＴ１６に供
給する。ＩＤＴ１６はこれらの情報を受けて間接検索方
法によりＤＰＭＥＭ１７からデータ鍵をサーチして読み
出す。ＤＰＭＥＭ１７には所定期間毎の更新される複数
のデータ鍵が非同期で書き込まれており、ＤＰＭＥＭ１
７の書き込みと読み出しが同じタイミングでかつ同一ア
ドレスについて行われる時に、その書き込みを禁止す
る。これにより、ＤＰＭＥＭ１７のメモリ制御を容易に
行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、暗号化されること
によりスクランブルされた送信データを受けて、解読す
るようにした解読化方法および電子機器に関する。

【０００２】

【従来の技術】通信における情報を秘匿するために、送
信情報を暗号化し、暗号化された送信情報を受信して解
読することにより、元の情報を得るようにした暗号化・
解読化方式が従来から知られている。このような暗号化
・解読化方式としては、米国における標準方式であるＤ
ＥＳ（Data Encryption Standard）等の暗号アルゴリズ
ムが知られている。

【０００３】ところで、暗号アルゴリズムには多種・多
様なものがあり、より安全性・高速性に優れた方式が開
発されている。この一例として、米国特許第４，９８
２，４２９号明細書、米国特許第５，１０３，４７９号
明細書、および特開平１−２７６１８９号公報等に記載
されている暗号方式（MULTI2方式）が知られている。ま
た、国際標準化機構（ＩＳＯ）においてもＩＳＯ９９７
９／０００９として登録された暗号化方式や、ＩＳＯ／
ＩＥＣ１０１１６として登録された暗号化利用モードが
ある。

【０００４】上記MULTI2方式の暗号化方式においては、
入力データサイズが６４ビット、出力データサイズが６
４ビットとされており、２５６ビットサイズのシステム
鍵と６４ビットのデータ鍵から、暗号化を行うために必
要な２５６ビットサイズのワーク鍵が生成されている。
さらに、暗号化段数は正の整数段とされている。このMU
LTI2方式における暗号化アルゴリズムの概略構成を図１
７に示す。MULTI2方式は、図１７に示すように６４ビッ
トのデータ鍵Ｋｓに２５６ビットのシステム鍵Ｊを用い
て暗号アルゴリズムの演算を施すことにより２５６ビッ
トのワーク鍵Ｋｗを生成する。この暗号アルゴリズムの
演算は暗号アルゴリズム実行手段Ｃにより実行される。
生成されたワーク鍵Ｋｗは、暗号アルゴリズム実行手段
Ｆに供給されて入力された６４ビットの平文が暗号化さ
れる。なお、暗号アルゴリズム実行手段Ｃと暗号アルゴ
リズム実行手段Ｆとで実行される暗号アルゴリズムは、
同一の暗号アルゴリズムである。

【０００５】このような暗号化がMULTI2方式の基本的な
暗号化アルゴリズムであるが、これでは予め文字、ある
いは単語が出現する頻度の分布を統計処理しておき、入
手した暗号化文の文字列パターンの頻度分布とのマッチ
ングを取ることにより、平文が推定されてしまうおそれ
がある。そこで、暗号化された６４ビットの暗号ブロッ
クと、次に入力される６４ビットの入力データとの排他
的論理和を演算して暗号文を作成する手法がある。この
手法を行って暗号化するモードをＣＢＣ（Cipher Block
Chaining)モードとよんでいる。前記した暗号アルゴリ
ズム実行手段Ｆにおいては、このようなＣＢＣモードの
暗号アルゴリズムが実行されている。

【０００６】また、例えばパケット通信のように通信を
行うデータの単位が予め決められている通信方式がある
が、６４ビットを１ブロックとするようなブロック暗号
化方式では、１ブロックのビット数で割り切れないデー
タ単位が入力された場合に、データが余ってしまうよう
になる。そこで、その端数処理をＯＦＢ（Output Feedb
ack ）モードで処理するようにしている。このＯＦＢモ
ードでは、データの端数部分が暗号アルゴリズム実行手
段Ｇに供給され、乱数を使用して暗号化される。この乱
数は、ワーク鍵Ｋｗを用いて暗号アルゴリズム実行手段
Ｇにより生成されている。これにより、６４ビットを１
ブロックとする暗号文を得ることができるようになる。
なお、ＣＢＣモードおよびＯＦＢモードは暗号化利用モ
ードと呼ばれる。

【０００７】また、MULTI2方式における解読化アルゴリ
ズムの概略構成を図１８に示す。図１８に示すように、
６４ビットのデータ鍵Ｋｓに２５６ビットのシステム鍵
Ｊを用いて暗号アルゴリズムの演算を施すことにより２
５６ビットのワーク鍵Ｋｗを生成する。この暗号アルゴ
リズムの演算は暗号アルゴリズム実行手段ｃにより実行
される。生成されたワーク鍵Ｋｗは、解読アルゴリズム
実行手段ｆに供給されて入力された６４ビットの暗号文
が解読化される。なお、ＯＦＢモードで暗号化されてい
る暗号文は、暗号アルゴリズム実行手段ｇに供給され、
ワーク鍵Ｋｗを用いて暗号アルゴリズム実行手段ｇによ
り生成した乱数を使用することにより解読化される。こ
れにより、１ブロック６４ビットの暗号文を解読化して
６４ビットの平文を得ることができる。また、ＣＢＣモ
ードとされている場合は、解読アルゴリズム実行手段ｆ
がＣＢＣモードの解読アルゴリズムを実行するようにさ
れる。

【０００８】ここで、暗号化利用モードの説明を図１９
を参照しながら行うが、図１９（ａ）にＣＢＣモードの
暗号化・解読化の概略構成を示し、図１９（ｂ）にＯＦ
Ｂモードの暗号化・解読化の概略構成を示している。Ｃ
ＢＣモードでは、図１９（ａ）に示すようにｉ番目の平
文ブロックＭ(i) は、排他的論理和回路１０１に入力さ
れ、レジスタ（ＲＥＧ）１０３により遅延された１ブロ
ック前の暗号文ブロックＣ(i-1) との排他的論理和が演
算される。演算されたデータは暗号アルゴリズム実行手
段１０２において、データ鍵Ｋｓに基づいて生成された
ワーク鍵により暗号化される。この暗号化されたｉ番目
の暗号文ブロックＣ(i) は、Ｃ(i) ＝ＥＫｓ（Ｍ(i) ．ＥＯＲ．Ｃ(i-1) ）と表せる。ただし、ＥＫｓ（ｍ）はｍをＫｓで暗号化す
ることを意味しており、ＥＯＲは排他的論理和の演算を
行うことを示している。

【０００９】そして、この暗号文ブロックＣ(i) は送信
され、受信側において受信されることになる。受信され
た暗号文ブロックＣ(i) は、解読アルゴリズム実行手段
１１１においてデータ鍵Ｋｓに基づいて生成されたワー
ク鍵を用いて解読され、排他的論和回路１１３に供給さ
れる。この排他的論理和回路１１３にはレジスタ（ＲＥ
Ｇ）１１２において遅延された、１ブロック前の暗号文
ブロックＣ(i-1) が入力されて、両者の排他的論和が演
算される。この時、送信側と受信側のデータ鍵Ｋｓは等
しく、これにより、排他的論理和回路１１３からｉ番目
の平文ブロックＭ(i) が解読される。ｉ番目の平文ブロ
ックＭ(i) は次のように表せる。Ｍ(i) ＝ＤＫｓ（Ｃ(i) ．ＥＯＲ．Ｃ(i-1) ）ただし、ＤＫｓ（ｃ）はＫｓでｃを解読化することを示
している。

【００１０】また、ＯＦＢモード時では、ｉ番目の平文
ブロックＭ(i) は排他的論理和回路１０５に供給され
る。この排他的論理和回路１０５には、データ鍵Ｋｓに
基づいて生成されたワーク鍵により乱数化された暗号ア
ルゴリズム実行手段１０４の出力が供給されている。な
お、暗号アルゴリズム実行手段１０４の出力は、レジス
タ１０３により１ブロック遅延されて暗号アルゴリズム
実行手段１０４に戻されている。これにより、排他的論
理和回路１０５からは乱数により暗号化された暗号文ブ
ロックＣ(i) が出力される。

【００１１】そして、この暗号文ブロックＣ(i) は送信
され、受信側において受信されることになる。受信され
た暗号文ブロックＣ(i) は、排他的論和回路１１４に供
給される。この排他的論和回路１１４には、暗号アルゴ
リズム実行手段１１５においてデータ鍵Ｋｓに基づいて
生成されたワーク鍵を用いて乱数化された出力が供給さ
れている。この暗号アルゴリズム実行手段１１５の出力
は、レジスタ（ＲＥＧ）１１２において１ブロック遅延
されて暗号アルゴリズム実行手段１１５に戻されてい
る。この場合、排他的論理和回路１１４に供給される乱
数は、排他的論理和回路１０５に供給される乱数と等し
く、これにより、排他的論理和回路１１４からｉ番目の
平文ブロックＭ(i) が得られる。

【００１２】以上説明した暗号化利用モードを有する暗
号化・解読化方式の概略構成を図２０に示す。この図に
おいて、送信側にはスクランブラ１００が備えられてお
り、スクランブラ１００により入力データがスクランブ
ルされて送信されている。このスクランブルされた送信
データは、空間等の伝送路を伝播されて受信側で受信さ
れる。受信側には、デスクランブラ１１０が備えられて
おり、このデスクランブラ１１０によりスクランブルさ
れた送信データがデスクランブルされて、元のデータに
戻され出力されるようになる。

【００１３】スクランブラ１００は、入力された入力デ
ータ（平文）を暗号化する暗号アルゴリズム実行手段で
あるEncryptor １０２と、レジスタ１０３と、排他的論
理和回路（ＥＸ−ＯＲ）１０１からなるＣＢＣモード暗
号化部と、暗号アルゴリズム実行手段であるEncryptor
１０４と、排他的論理和回路（ＥＸ−ＯＲ）１０５から
なるＯＦＢモード暗号化部から構成されている。なお、
データ鍵とシステム鍵からワーク鍵を生成するEncrypto
r １０６もスクランブラ１００内に備えられている。生
成されたワーク鍵はEncryptor １０２，１０４に供給さ
れる。ところで、Encryptor １０２、Encryptor １０
４、Encryptor １０６は同一構成とされているので、１
つのEncryptor により３つのEncryptor を兼用すること
ができる。ＣＢＣモード暗号化部およびＯＦＢモード暗
号化部の動作は前述したとおりであるので、ここでは省
略する。

【００１４】また、デスクランブラ１１０は、入力され
た受信データ（暗号文）を解読化する解読アルゴリズム
実行手段であるDecryptor １１１と、レジスタ１１２
と、排他的論理和回路（ＥＸ−ＯＲ）１１３からなるＣ
ＢＣモード解読化部と、暗号アルゴリズム実行手段であ
るEncryptor １１５と、排他的論理和回路（ＥＸ−Ｏ
Ｒ）１１４からなるＯＦＢモード解読化部から構成され
ている。なお、データ鍵とシステム鍵からワーク鍵を生
成するEncryptor １１６もデスクランブラ１１０内に備
えられている。生成されたワーク鍵はDecryptor １１１
と、Encryptor １１５に供給される。なお、Encryptor
１１５、Encryptor １１６は同一構成とされているの
で、１つのEncryptor により２つのEncryptor を兼用す
ることができる。また、ＣＢＣモード解読化部およびＯ
ＦＢモード解読化部の動作は前述したとおりであるの
で、ここでは省略する。

【００１５】

【発明が解決しようとする課題】ところで、上述したMU
LTI2方式のような高度な暗号化・解読化方式を、ソフト
ウェアで実現して使用する場合には、現在の演算手段の
演算速度ではリアルタイム処理を行うことができない。
すなわち、例えば衛星ディジタルテレビジョン放送等に
適用した場合は、画像や音声を途切らせないでリアルタ
イム再生する必要があることから、受信側における解読
化処理は高速な処理の可能なハードウェアで行わなけれ
ばならないことになる。しかしながら、受信側において
リアルタイムで全ての解読処理を完了することができる
ハードウェアは、複雑な処理を行うことから大型なもの
になるという問題点があった。

【００１６】そこで、本発明は高度な暗号化方式でスク
ランブルされたデータを、受信側においてリアルタイム
で全ての解読処理を小型かつ安価なハードウェアを用い
て完了することができる解読化方法を提供することを第
１の目的としている。また、本発明は高度な暗号化方式
でスクランブルされたデータを、受信側においてリアル
タイムで全ての解読処理を完了することができる解読化
手段を備える小型かつ安価な電子機器を提供することを
第２の目的としている。

【００１７】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の解読化方法は、メモリ手段に複数の
鍵情報を書き込む書き込みステップと、入力データ中の
情報により指示されたいずれかの鍵情報を、前記メモリ
手段から読み出す読み出しステップと、該読み出しステ
ップで読み出された鍵情報に基づいて前記入力データを
解読する解読ステップとからなり、前記書き込みステッ
プの実行期間と、前記読み出しステップの実行期間とが
重なった場合であって、書き込みアドレスと読み出しア
ドレスとが一致している場合は、前記書き込みステップ
の実行を禁止するようにしている。

【００１８】また、上記第１の目的を達成するために、
本発明の他の解読化方法は、複数の鍵情報を記憶してい
るメモリ手段から、入力データ中の指示データに基づい
ていずれかの鍵情報を読み出す読み出しステップと、該
読み出しステップで読み出された鍵情報に基づいて前記
入力データを解読する解読ステップとからなり、前記読
み出しステップでは、前記指示データにより鍵テーブル
を参照することにより、前記メモリ手段から読み出す鍵
情報をサーチしており、前記指示データに該当する前記
鍵情報を読み出すための鍵アドレスが、前記鍵テーブル
に２つ以上存在する場合は、最も少ない鍵アドレスを選
択するようにしている。

【００１９】さらにまた、上記第１の目的を達成するた
めに、本発明のさらに他の解読化方法は、複数の鍵情報
を記憶しているメモリ手段から、入力データ中の指示デ
ータに基づいていずれかの鍵情報を読み出す読み出しス
テップと、該読み出しステップで読み出された鍵情報に
基づいて前記入力データを解読する解読ステップとから
なり、前記読み出しステップでは、前記指示データによ
りテーブルを参照することにより、前記メモリ手段から
読み出す鍵情報の鍵アドレスをサーチしており、前記指
示データにより参照される鍵アドレスが前記鍵テーブル
に存在していない場合は、鍵アドレスのサーチを行わな
いようにしている。

【００２０】さらにまた、上記第１の目的を達成するた
めに、本発明のさらに他の解読化方法は、初期設定を行
う初期ステップと、メモリ手段に複数の鍵情報を書き込
む書き込みステップと、前記メモリ手段から、入力デー
タ中の指示データに基づいていずれかの鍵情報を読み出
す読み出しステップと、該読み出しステップで読み出さ
れた鍵情報に基づいて前記入力データを解読する解読ス
テップとからなり、前記読み出しステップでは、前記指
示データにより鍵テーブルを参照することにより、前記
メモリ手段から読み出す鍵情報の鍵アドレスをサーチし
ており、初期化期間内においては、サーチした結果、該
当する鍵アドレスがないように、前記初期ステップにお
いて初期処理されるようにしている。

【００２１】さらにまた、上記第２の目的を達成する本
発明の電子機器は、上記したいずれかの解読化方法を実
行する解読手段を少なくとも備えるようにしている。

【００２２】このような本発明の解読化方法によれば、
解読処理を行うために必要な鍵情報が格納されているメ
モリ手段の読み出しおよび書き込み制御を適切に行うこ
とができるため、メモリ制御を容易に行うことのできる
解読化方法とすることができる。したがって、受信側に
おいてリアルタイムで全ての解読処理を行うことのでき
る解読化方法とすることができる。また、このような解
読化方法を実行する解読手段を備える電子機器において
は、メモリ制御手段の構成を簡単化することができるの
で、電子機器を小型かつ安価に提供することができるよ
うになる。

【００２３】

【発明の実施の形態】本発明の解読化方法の実施の形態
である解読装置の構成例を示すブロック図を図１に示
す。この図において、解読装置ＡはＣＢＣモードの解読
化部Ｂと、ＯＦＢモードの解読化部Ｃと、パケットＩＤ
（ＰＩＤ）テーブルを備えるデータ鍵間接検索器（ＩＤ
Ｔ）１６と、入力データの暗号化に使用されたデータ鍵
を解読化部Ｂ，Ｃに渡すデュアルポートメモリ（ＤＰＭ
ＥＭ）１７と、ＤＰＭＥＭ１７の書き込みアドレスと読
み出しアドレスとを比較する比較器（ＣＯＭＰ）１１か
ら構成されている。

【００２４】解読装置Ａの端子１には受信データである
暗号文データが入力され、この暗号文データは切換手段
３に入力される。この時、ＣＢＣモードとされた場合
は、切換手段３、および切換手段４が共に端子ａ側に切
り換えられ、入力された暗号文データはＣＢＣモード解
読化部Ｂに供給されて解読化されて出力される。また、
ＯＦＢモードとされた時は、切換手段３、および切換手
段４は共に端子ｂ側に切り換えられて、暗号文データは
ＯＦＢモード解読化部Ｃ側に入力される。そして、入力
された暗号文データは、ＯＦＢモード解読化部Ｃにおい
て解読化されて平文データが出力される。ＣＢＣモード
解読化部Ｂ、およびＯＦＢモード解読化部Ｃにおいて、
入力された暗号文データは解読処理されて平文データと
されるが、その解読化アルゴリズムは、前記図１８に示
す解読化アルゴリズムと同様である。なお、この場合解
読処理に必要なデータ鍵はＤＰＭＥＭ１７から供給され
る。

【００２５】また、端子１に入力される受信データのフ
ォ−マットは、例えばＩＳＯ／ＩＥＣ１３８１８として
規定されているトランスポートストリーム（以下、ＴＳ
と記す。）とされる。ＴＳは１８８バイトのパケット構
造とされており、通常４バイトのヘッダのあとに１８４
バイトのペイロードが続くようにされている。さらに、
伝送エラーに対するエラー訂正のためにパリティーを付
加することから、１６バイトのパリティ用のダミー期間
が付加されて、これらの繰返しのストリームとされる。

【００２６】このＴＳのヘッダにはパケットが映像デー
タで構成されているのか、音声データで構成されている
のか、あるいは他のデータで構成されているのかを示す
ＰＩＤ情報や、暗号化されているＴＳなのか否かを示す
ＴＳＣ（Transport Scrambling Control）フラグ等が含
まれており、図示しない解析部においてヘッダを解析す
ることにより、これらのパケットの属性が解釈されてい
る。この時、ＴＳＣにより暗号化されていないパケット
と解釈された場合は、解読化処理を施すことなくＴＳを
遅延部を通してそのまま出力するようにする。この遅延
部の遅延時間は、解読装置Ａが解読処理に要する時間と
等しくされる。

【００２７】また、１つのＰＩＤに対しては、データ鍵
Ｋｓｅ（Ks_even ）とデータ鍵Ｋｓｏ（Ks_odd）との２
つが割り当てられている。これは、データ鍵が数秒ない
し数十秒毎に更新されるため、更新に間に合うようにデ
ータ鍵の書き替えを行う必要があること、および、解読
処理時にはデータ鍵Ｋｓｅとデータ鍵Ｋｓｏはその一方
しか使用されず、使用されていないデータ鍵を更新可能
として、そのデータ鍵を更新することができるからであ
る。すなわち、データ鍵を更新する更新制御を容易に行
うためである。なお、前記解析部は図示しないが、例え
ばＣＢＣモード解読化部Ｂに備えられており、ＣＢＣモ
ード解読化部Ｂから１５ビットのデータサイズのＰＩＤ
／ＴＳＣ情報がＩＤＴ１６に送られている。

【００２８】ＩＤＴ１６においては、受けた１３ビット
サイズのＰＩＤ情報を用いてＰＩＤテーブルを参照し、
ＰＩＤから読出されたアドレス情報と、２ビットサイズ
のＴＳＣ情報とを組み合わせてＤＰＭＥＭ１７の読出ア
ドレスＲＡ（データサイズは９ビット）を生成してい
る。生成された読出アドレスＲＡはＡＯ端子からＤＰＭ
ＥＭ１７のＲＡ端子に供給され、この時にリードイネー
ブル（ＲＥ）信号がアクティブ状態になるよう制御し
て、読出アドレスＲＡに該当するデータ鍵をＤＰＭＥＭ
１７から読み出している。読み出されたデータ鍵は、入
力されたＴＳの暗号化時に使用されたデータ鍵と等し
く、端子ＲＤから出力されてDecryptor ５に供給され
る。Decryptor ５は、供給されたデータ鍵と、システム
毎に異なるシステム鍵からワーク鍵を生成して、生成さ
れたワーク鍵に基づいて入力された暗号文データの解読
処理を行う。なお、システム鍵は予めＣＰＵ１０から解
読装置Ａに渡されている。

【００２９】また、ＣＰＵ１０は解読化部Ｂ，Ｃで必要
とされる更新されるデータ鍵を、解読処理において必要
になる前にＤＰＭＥＭ１７に書き込むようにされてお
り、書き込む場合には、ライトイネーブル（ＷＥ）をア
クティブ状態とすると共に、９ビットのデータサイズの
書込アドレス（ＷＡ）と、８ビットのデータサイズのデ
ータ鍵の書込データ（ＷＤ）をＤＰＭＥＭ１７に供給し
ている。この場合、ＣＰＵ１０にはＲＯＭやＲＡＭが備
えられており、これらのメモリに解読装置Ａに与えるデ
ータが書き込まれている。なお、ＤＰＭＥＭ１７にデー
タ鍵情報を書き込む時に、書込アドレスと同一の読出ア
ドレスでＩＤＴ１６がデータ鍵を読み出すようになった
場合は、読み出されたデータが不定となることから、こ
の時はＤＰＭＥＭ１７への書き込みを禁止している。

【００３０】このために、比較器１１とアンドゲート１
２、オアゲート１３，１４、インバータ１５が設けられ
ている。この動作を説明すると、ＩＤＴ１６から出力さ
れる読出アドレスＲＡと、ＣＰＵ１０から出力される書
込アドレスＷＡとが比較器１１のＰ端子およびＱ端子に
それぞれ入力される。そして、Ｐ端子の入力データとＱ
端子の入力データとが一致（Ｐ＝Ｑ）した時に、比較器
１１からハイレベル信号が出力される。この時、反転Ｒ
Ｅがローレベルでアクティブ状態になっていると、イン
バータ１５からハイレベルが出力されるので、結局のと
ころアンドゲート１２からハイレベルが出力されること
になる。このアンドゲート１２の出力はオアゲート１３
に入力されて、オアゲート１３の出力がハイレベルとさ
れるので、反転ＷＥは非アクティブ状態となり、ＤＰＭ
ＥＭ１７への書き込みが禁止されることになる。

【００３１】次に、ＣＰＵ１０から見た解読装置Ａのレ
ジスタのメモリ空間を図３に示すが、９ビットのデータ
サイズのアドレス（ＨＡＤＤ）の上位６ビットが”００
０１００”とされた６４bit ×１のエリアが、ＣＢＣモ
ードの初期値テーブル（CBCInitial value table ）に
割り当てられている。この初期値テーブルに記憶される
初期値は、電源投入時等に実行される初期処理時に、Ｃ
ＢＣモード解読化部Ｂに供給されてレジスタ６にセット
される。また、アドレス（ＨＡＤＤ）の上位４ビット
が”００１０”とされた２５６bit ×１のエリアが、シ
ステム鍵テーブル（SYSTEM_Key table）に割り当てられ
ている。このシステム鍵はシステム毎に異なるものとさ
れるが、１つのシステムでは固定された鍵である。

【００３２】さらに、アドレス（ＨＡＤＤ）の上位４ビ
ットが”０１００”とされた１３bit ×１２のエリア
が、ＰＩＤテーブル（PID value table ）に割り当てら
れている。このＰＩＤテーブルはパケット化されたデー
タ種類を示す情報であり、１チャンネルでは最大１２種
類とされデータ種類毎に異なるＰＩＤとされる。なお、
システム鍵テーブルは所定のレジスタに、ＰＩＤテーブ
ルの情報はＩＤＴ１６に、初期処理時にＣＰＵ１０から
書き込まれる。

【００３３】さらにまた、アドレス（ＨＡＤＤ）の上位
２ビットが”１０”とされた６４bit ×１２のエリア
が、データ鍵Ｋｓｅテーブル（Ks_even value table ）
に割り当てられ、アドレス（ＨＡＤＤ）の上位２ビット
が”１１”とされた６４bit ×１２のエリアが、データ
鍵Ｋｓｏテーブル（Ks_odd value table）に割り当てら
れている。このデータ鍵Ｋｓｅテーブル、およびデータ
鍵Ｋｓｏテーブルの情報はＤＰＭＥＭ１７に書き込まれ
るが、数秒ないし数１０秒の所定タイミング毎に、ＣＰ
Ｕ１０により更新されている。

【００３４】次に、ＩＤＴ１６の詳細構成の一例を示す
ブロック図を図２に示す。この図において、４１〜５２
はそれぞれ１３ビット幅を有する１２個のフリップフロ
ップ（ＤＦ０〜ＤＦ１１）であり、６１〜７２はそれぞ
れ１３ビット幅を有する１２個の比較器（ＣＰ０〜ＣＰ
１１）である。また、４０はアドレスデコーダ（ＡＤＥ
Ｃ）であり、９ビットのデータサイズのアドレス情報が
入力されると、１２本の出力のうちの１本だけに、ＤＦ
０〜ＤＦ１１のいずれかをアクティブにする出力が出さ
れる。さらに、３９はプライオリティ・エンコーダ（Ｐ
Ｅ）であり、ＴＳＣ情報と組み合わされるアドレス情報
ＴＭＰ０〜ＴＭＰ３が出力される。

【００３５】このＩＤＴ１６において、端子３０にはＣ
ＰＵ１０から出力された８ビットのデータサイズのＰＩ
Ｄ情報が、１３ビットのデータサイズに展開されて入力
される。また、端子３２にはＣＰＵ１０から出力された
９ビットのデータサイズのアドレス情報が入力され、Ａ
ＤＥＣ４０においてデコードされる。このデコード出力
はストローブ信号としてＤＦ０〜ＤＦ１１に入力され、
ＤＦ０〜ＤＦ１１のうちのいずれか１つのみがラッチ可
能とされる。この時、入力された１３ビットのデータサ
イズのＰＩＤ情報は、１２個のＤＦ０〜ＤＦ１１に共通
に入力されており、ＡＤＥＣ４０のデコード出力により
ＤＦ０〜ＤＦ１１が順次１つづつ選択されて、供給され
ているＰＩＤ情報がラッチされる。このようにして、Ｄ
Ｆ０〜ＤＦ１１に最大１２種類のＰＩＤ情報をラッチす
ることができ、ＤＦ０〜ＤＦ１１によりＰＩＤテーブル
が構成されるようになる。

【００３６】また、端子３３には１３ビットのデータサ
イズのＰＩＤ情報が入力され、比較器ＣＰ０〜ＣＰ１１
のＢ入力端子に共通に入力される。このＰＩＤ情報は、
ＣＢＣモード解読化部Ｂにおいて、受信データであるパ
ケットのヘッダから抽出されてＩＤＴ１６に供給された
１５ビットのデータサイズのＰＩＤ／ＴＳＣ情報のうち
の１３ビットのデータサイズのＰＩＤ情報である。この
場合、比較器ＣＰ０〜ＣＰ１１にはＤＦ０〜ＤＦ１１よ
りのＰＩＤ情報がそれぞれＡ端子に入力されており、端
子３３より入力されたＰＩＤ情報と一致するＰＩＤ情報
がＡ端子に入力されている比較器から一致信号が出力さ
れる。従って、ＰＩＤテーブルにあるＰＩＤ情報が端子
３３から入力されると、ＣＰ０〜ＣＰ１１のいずれか１
つから一致信号が出力される。

【００３７】このＣＰ０〜ＣＰ１１の論理表を図４に示
すが、ＣＰ０〜ＣＰ１１のＡ端子およびＢ端子にオー
ル”１”が入力されていない時は、一致した時（Ａ＝
Ｂ）に”１”信号が出力される。また、一致してない時
は”０”が出力される。さらに、ＰＥ３９の論理表を図
５に示す。このＰＥ３９の論理表において、例えば、Ｃ
Ｐ２から”１”信号が出力された時は、ＰＥ３９から
は”００１０”の４ビット（ＴＭＰ０〜ＴＭＰ３）のデ
ータが出力される。このＰＥ３９では図５に示すよう
に、Ｄ０が最も優先された入力とされ、Ｄ１１が最下位
の優先度の入力とされる。ところで、ＤＦ０〜ＤＦ１１
に設定されたＰＩＤテーブルのＰＩＤ情報と一致しない
ＰＩＤ情報が入力されることがあるが、この場合にはＰ
Ｅにオール”０”が入力されることになる。この時、Ｐ
ＥのＮＫ出力が”１”となる。なお、ＮＫ出力が”１”
の時には、後述するデータ鍵の鍵テーブルを読みに行く
ことが禁止される。

【００３８】また、電源投入時等の初期処理時には端子
３１のレベルが”０”となり、ＤＦ０〜ＤＦ１１が全て
プリセットされることから、ＤＦ０〜ＤＦ１１から”
１”が出力される。従って、この場合はＣＰ０〜ＣＰ１
１からオール”０”が出力されることになり、上述のよ
うにデータ鍵の鍵テーブルを読みに行くことが禁止され
る。なお、鍵テーブルを読みに行くことが禁止されてい
る時は、鍵テーブルが使用されないので、この鍵テーブ
ルにＣＰＵ１０からデータ鍵を書き込むことができる。
すなわち、データ鍵の初期設定をすることができる。ま
た、端子３１はパワーオンリセット端子であり、所定時
間後にそのレベルは”１”に復帰する。

【００３９】次に、受信データ中のＰＩＤ情報とＴＳＣ
情報により、データ鍵の鍵テーブルをサーチする動作を
図６を参照しながら説明する。図６に示すステップＳ２
０にて、受信データのヘッダから１３ビットのデータサ
イズのＰＩＤ情報として”ＰＩＤ−Ｆ”が、２ビットの
データサイズのＴＳＣ情報として”１０”が入力された
とする。この”１０”は、データ鍵Ｋｓｅでスクランブ
ルされていることを示しているものとする。次いで、ス
テップＳ２１にてこのＰＩＤ情報はＣＰ０〜ＣＰ１１の
Ａ端子に入力されて、ＤＦ０〜ＤＦ１１に格納されてい
るＰＩＤ情報と比較される。この結果、ＣＰ５から”
１”信号が出力され、ＰＥ３９のＴＥＭＰ３〜ＴＥＭＰ
０の出力ＴＭＰ［３．．０］が、”０１０１”となる。
すなわち、”ＰＩＤ−Ｆ”がサーチされる。この、ＰＥ
３９の出力である”０１０１”は、アドレスＨＡＤＤの
第４ビットから第１ビットとされる。

【００４０】次いで、ステップＳ２２にてＴＳＣ情報Ｔ
ＳＣ［１．．０］の２ビット（”１０”）がＨＡＤＤの
第５ビット，第６ビットとされて、６ビットサイズのア
ドレスＨＡＤＤ［８．．３］が生成される。したがっ
て、アドレスＨＡＤＤ［８．．３］は”１００１０１”
となる。そして、ステップＳ２３にて、生成された”１
００１０１”のアドレスＨＡＤＤ［８．．３］により鍵
テーブルを参照すると、Ks_even Table から６４ビット
幅のデータ鍵Ｋｓｅ−Ｆが得られるようになる。そし
て、得られたデータ鍵Ｋｓｅ−Ｆに基づいて入力された
暗号文の解読が解読装置Ａで実行される。このように、
本発明の解読化方法では間接的にデータ鍵を検索する間
接検索方法としているので、ＰＩＤ情報に対応する１３
ビット幅のテーブルを用意することなく、６ビット幅の
鍵テーブルを用意すればよいのでメモリの容量を削減し
て小型化することができる。

【００４１】なお、このように解読中では鍵テーブルの
Ks_even Table ，Ks_odd Table の一方しか使用されな
いため、使用していない鍵テーブルのデータ鍵を更新す
ることができる。これは、前述したようにＣＰＵ１０が
実行するが、ＣＰＵ１０のタイミングと解読装置Ａのタ
イミングとは非同期で動作するので、ＣＰＵ１０は非同
期で更新するデータ鍵を書き込みに行く。このため、鍵
テーブルの格納されるデュアルポートメモリ１７におい
ては、前述したように書き込みと読み出しが同時に同一
アドレスで行われる場合が生じるのである。この時のタ
イミング例を図９に示すが、図示するタイミングで８ク
ロック幅の反転ＲＥが発生した場合には、この８クロッ
ク期間においては、前述したようにＣＰＵ１０からの同
一アドレスの書き込みが禁止される。

【００４２】ところで、何らかの原因によりＰＩＤテー
ブルに同一のＰＩＤが格納されている場合が生じる。例
えば、１チャンネル当り最大１２種類のＰＩＤ情報とさ
れるが、１２種類のＰＩＤを必要としない場合はＰＩＤ
テーブルには１２種類のＰＩＤを書き込む必要はなく、
必要する種類のＰＩＤだけを書き込むことになる。する
と、書き込まれていないＰＩＤの欄のデータが偶然ＰＩ
Ｄと同じデータになることがある。このような場合に
は、誤ったデータ鍵を読み出して解読できなくなってし
まう恐れがあるので、本発明においては次のようにして
これを防止している。

【００４３】図７に示すようにＰＩＤテーブルに複数
の”ＰＩＤ−Ｆ”がある場合は、その内のアドレスＨＡ
ＤＤが小さい方を優先するようにしている。これは、ア
ドレスＨＡＤＤの小さい方からＰＩＤテーブルに書き込
みに行くので、アドレスＨＡＤＤの大きい方が誤ってい
る確率が高いからである。これにより、ＰＩＤ情報とし
て”ＰＩＤ−Ｆ”が入力されると、アドレスＨＡＤＤ
［８．．１］として”０１０００１０１”が得られるよ
うになり、前述した処理と同様の処理が行われ、Ks_eve
n Table から６４ビット幅のデータ鍵Ｋｓｅ−Ｆが得ら
れるようになる。

【００４４】また、入力データのヘッダからのＰＩＤ情
報により、ＰＩＤテーブルを参照しても該当するＰＩＤ
がない場合がある。例えば、図８に示すようにＰＩＤ情
報として”ＰＩＤ−Ｆ”が入力されても、ＰＩＤテーブ
ル中には”ＰＩＤ−Ｆ”に該当するＰＩＤがない。この
ような場合には、鍵テーブルのKs_even Table ，Ks_odd
Table のいずれも読みに行くことなく、データ鍵を読
み出さない。この場合は、入力データであるＴＳはその
まま出力することになる。

【００４５】次に、図１に示す解読装置Ａの解読フロー
を図１０に示すが、トランスポートストリーム（ＴＳ）
が入力されると、ステップＳ１０にてスクランブルされ
ているか否かが判定される。この判定はスクランブルさ
れたことを示すヘッダ中のフラグが立っているか否かを
検出することにより判定される。この場合、フラグが立
っている場合はスクランブルｏｎと判定されて、ステッ
プＳ１１に進み、ここで所望のフラグ等の書き換えが行
われる。次いで、ステップＳ１２にてヘッダからＰＩＤ
情報が抽出されて、鍵テーブルが参照される。この場合
の鍵テーブルは、鍵テーブル処理のステップＳ１６にて
ホストインターフェース処理が行われて、ステップＳ１
７にて書き込まれた鍵テーブルが参照される。なお、ス
テップＳ１２の処理は、前記図６に示す処理である。

【００４６】以上のステップＳ１０ないしステップＳ１
２の処理がヘッダコントロール処理である。なお、ステ
ップＳ１０にてスクランブルｏｆｆと判定された場合に
は、ＴＳはそのまま出力される。次いで、ステップＳ１
３にてＣＢＣモードの解読処理が行われ、ステップＳ１
４にて解読処理される暗号文が６４ビットの整数倍か否
かが判定される。暗号文に端数がありＮｏと判定された
場合は、ステップＳ１５にて端数部分についてＯＦＢモ
ードの解読処理が行われ、解読処理された平文が出力さ
れる。また、ステップＳ１４にて６４ビットの整数倍と
判定された場合は、解読処理された６４ビットの平文が
出力されるようになる。

【００４７】ところで、図１０に示すような解読フロー
の実行は、前記図１８に示す解読化アルゴリズムにより
実行されている。図１８に示す解読化アルゴリズムは前
述したとおりであるのでここでは省略するが、解読化ア
ルゴリズム中の解読アルゴリズムおよび暗号アルゴリズ
ムを実行する構成の詳細を図１１ないし図１５を参照し
て説明する。図１１は暗号アルゴリズムを実行する暗号
処理の構成を示す。図１１において、６４ビット幅の入
力データは、上位３２ビットのデータと下位の３２ビッ
トのデータに分割されて最初の暗号８段に入力される。
この暗号８段は、関数の演算を行う４段の演算段が２回
繰り返された構成とされる。そして、入力された上位３
２ビットのデータと下位の３２ビットのデータに、演算
段２０の初段において関数π１の演算が施される。つい
で、第２段において初段の出力に関数π２の演算が施さ
れる。この場合、第２段には３２ビット幅のワーク鍵Ｋ
１が入力され、このワーク鍵Ｋ１を用いて第２段の演算
が行われている。

【００４８】さらに、第３段において第２段の出力に関
数π３の演算が施される。この場合、第３段には３２ビ
ット幅のワーク鍵Ｋ２，Ｋ３が入力され、このワーク鍵
Ｋ２，Ｋ３を用いて演算が行われている。続いて、第４
段において第３段の出力に関数π４の演算が施される。
この場合、第４段には３２ビット幅のワーク鍵Ｋ４が入
力され、このワーク鍵Ｋ４を用いて演算が行われてい
る。さらに残る４段の演算を行う演算段２１において、
演算段２０からの出力に初段において関数π１の演算が
施される。ついで、第２段において初段の出力に関数π
２の演算が施される。この場合、第２段には３２ビット
幅のワーク鍵Ｋ５が入力され、このワーク鍵Ｋ５を用い
て演算が行われている。

【００４９】さらに、第３段において第２段の出力に関
数π３の演算が施される。この場合、第３段には３２ビ
ット幅のワーク鍵Ｋ６，Ｋ７が入力され、このワーク鍵
Ｋ６，Ｋ７を用いて演算が行われている。続いて、第４
段において第３段の出力に関数π４の演算が施される。
この場合、第４段には３２ビット幅のワーク鍵Ｋ８が入
力され、このワーク鍵Ｋ８を用いて演算が行われてい
る。このようにして暗号処理の行われた上位３２ビッ
ト、下位３２ビットの合計６４ビット幅のデータは、さ
らに暗号８段２２に入力される。この暗号８段２２にお
いて、上述した暗号８段の演算と同様の演算が施され
て、上位３２ビット、下位３２ビットの合計６４ビット
幅のランダム化された出力データが得られる。

【００５０】なお図示しているように、暗号８段の繰返
し数は２回に限らず、所望の回数繰り返すことができ
る。この回数を多く繰り返すほど、出力データは高度に
ランダム化されて、暗号強度を強いものとすることがで
きる。なお、演算段の格段で行われている関数の演算
は、一定の規則に従ってある文字を他の文字に置き換え
る換字と、文字の順序を入れ替える転置を行う演算とさ
れている。

【００５１】次に、解読アルゴリズムを実行する解読処
理の構成を図１２に示すが、前述した暗号処理と異なる
点は、暗号処理の構成の出力側から逆に演算を行うよう
にしている点である。すなわち、暗号８段のうちの最初
の４段の演算段２３においては、上位３２ビットと下位
３２ビットに分割された６４ビット幅の暗号化されてい
る入力データに、３２ビット幅のワーク鍵Ｋ８を用いて
関数π４の演算を施している。次いで、第２段目におい
て、初段の出力データにワーク鍵Ｋ７を用いて関数π３
の演算を施している。さらに、第３段目において、第２
段の出力データにワーク鍵Ｋ６，Ｋ７を用いて関数π２
の演算を施している。さらにまた第３段目において、第
２段の出力データにワーク鍵Ｋ５を用いて関数π２の演
算を施し、第４段目において、第３段の出力データに関
数π１の演算を施している。

【００５２】このような４段の演算が、演算２４におい
てワーク鍵Ｋ４〜Ｋ１を用いて同様に行われる。さら
に、上記した暗号８段の演算が縦続されている暗号８段
２５においても実行されて、解読化された上位３２ビッ
ト、下位３２ビットの計６４ビット幅の出力データが得
られるようになる。なお、暗号８段の繰り返し回数は、
暗号処理において実行された暗号８段の繰返し回数と同
じ回数とされる。

【００５３】次に、演算段で行われている演算の詳細を
暗号処理の演算段２０を例に上げて図１３を参照しなが
らに詳細に説明する。初段の関数π１の演算では、入力
された３２ビットに分割された上位ビットは、演算され
ることなくそのまま出力され、上位ビットと下位ビット
の排他的論理和が演算されて下位ビットとして出力され
る。続く、第２段の関数π２の演算では、下位３２ビッ
トのデータｘにワーク鍵Ｋ１が加算されて、ｘ＋Ｋ１が
まず演算される。次いで、ｘ＋Ｋ１をｙとした時に、ｙ
を１ビット左巡回シフトし、その値にｙ−１を加算して
ｚを得る。次に、ｚを４ビット左巡回シフトし、その値
とｚとの排他的論理和を得る。この演算結果と、上位３
２ビットの排他的論理和が演算されて、演算された上位
３２ビットのデータが出力される。この場合、下位３２
ビットは入力されたデータが、演算されることなくその
まま出力される。

【００５４】また、第３段の関数π３の演算では、上位
３２ビットのデータｘにワーク鍵Ｋ２が加算されて、ｘ
＋Ｋ２がまず演算される。次いで、ｘ＋Ｋ２をｙとした
時に、ｙを２ビット左巡回シフトし、その値にｙ＋１を
加算してｚを得る。次に、ｚを８ビット左巡回シフト
し、その値とｚとの排他的論理和ａを得る。さらに、ａ
にワーク鍵Ｋ３が加算されて、ａ＋Ｋ３が演算される。
次いで、ａ＋Ｋ３をｂとした時に、ｂを１ビット左巡回
シフトし、その値に−ｂを加算してｃを得る。次に、ａ
とｘのビット毎の論理和と、ｃを１６ビット左巡回シフ
トした値との排他的論理和を演算する。この演算結果
と、下位３２ビットのデータとの排他的論理和を演算し
て、演算された下位３２ビットのデータを出力する。な
お、上位３２ビットのデータは、演算されることなくそ
のまま上位３２ビットの出力データとなる。

【００５５】さらにまた、第４段の関数π４の演算で
は、下位３２ビットのデータｘにワーク鍵Ｋ４が加算さ
れて、ｘ＋Ｋ４がまず演算される。次いで、ｘ＋Ｋ４を
ｙとした時に、ｙを２ビット左巡回シフトし、その値に
ｙ＋１を加算する。この演算結果と、上位３２ビットの
排他的論理和が演算されて、演算された上位３２ビット
のデータが出力される。この場合、下位３２ビットのデ
ータは演算されることなく、そのまま下位３２ビットの
データとして出力される。

【００５６】上記演算において、ワーク鍵Ｋ１〜Ｋ４を
データに加算することにより、文字を他の文字で置き換
える換字処理が行われ、データを巡回シフトさせること
により文字の位置を入れ替える転置が行われる。このよ
うに、換字と転置のアルゴリズムを行うことにより平文
が暗号文に暗号化される。また、解読化する場合には、
暗号化と逆の換字と転置のアルゴリズムを行うことによ
り元の平文に解読することができる。

【００５７】次に、上述した関数の演算を行う構成をさ
らに詳細に説明するが、関数π２の例を図１４に上げて
説明するものとする。図１４において、第１加算器Ａｄ
ｄ８０において、下位３２ビットの入力データｘと３２
ビットのワーク鍵Ｋ１とが加算され、加算データｙが出
力される。この加算データｙは第１左巡回シフター８１
において１ビット左巡回シフトされると共に、第２加算
器８２において、第１左巡回シフター８１の出力と加算
される。この加算結果に第３加算器８４において−１が
加算されて、データｚが演算される。このデータｚは第
２左巡回シフター８５において４ビット左巡回シフトさ
れると共に、排他的論理和回路８６に供給される。この
排他的論理和回路８６には第２左巡回シフター８５の出
力データ、データｚ、上位３２ビット入力データが入力
され、３つのデータの排他的論理和が演算される。この
演算結果は、次段に入力される上位３２ビット入力デー
タとなる。また、下位３２ビット入力データは、演算さ
れることなく次段に入力される下位３２ビット入力デー
タとなる。

【００５８】次に、６４ビット幅のデータ鍵と２５６ビ
ット幅のシステム鍵から２５６ビット幅のワーク鍵を生
成する鍵スケジュール処理の構成を図１５に示す。鍵ス
ケジュール処理は図１５に示すように４段の演算段２
６，２７が２段と、１段の演算段２８が１段縦続接続さ
れた構成とされている。また、４段の演算段２６，２７
においては、初段において関数π１の演算が行われ、２
段目において関数π２の演算が行われ、３段目において
関数π３の演算が行われ、４段目において関数π４の演
算が行われている。

【００５９】このような演算アルゴリズムは、前述した
暗号処理のアルゴリズムと同じであるのでその説明は省
略するが、鍵スケジュール処理においては、入力データ
が６４ビットのデータ鍵とされ、それぞれ３２ビットの
システム鍵Ｊ１〜Ｊ８を用いて関数π１ないし関数π４
の演算が行われて、それぞれ３２ビットの８つのワーク
鍵Ｋ１〜Ｋ８が生成されている。ただし、全体で９段の
演算を行っており、最終段において関数π１の演算を行
う点で、前述した暗号処理のアルゴリズムと相違してい
る。

【００６０】なお、演算段２６の関数π２演算後の上位
３２ビット出力データがワーク鍵Ｋ１として出力され、
関数π３演算後の下位３２ビット出力データがワーク鍵
Ｋ２として出力され、関数π４演算後の上位３２ビット
出力データがワーク鍵Ｋ３として出力されている。さら
に、演算段２７の関数π１演算後の下位３２ビット出力
データがワーク鍵Ｋ４として出力され、関数π２演算後
の上位３２ビット出力データがワーク鍵Ｋ５として出力
され、関数π３演算後の上位３２ビット出力データがワ
ーク鍵Ｋ６として出力され、関数π４演算後の上位３２
ビット出力データがワーク鍵Ｋ７として出力され、最終
段２８の関数π１演算後の下位３２ビット出力データが
ワーク鍵Ｋ８として出力されている。

【００６１】上述した、図１１に示す暗号処理と図１３
に示す鍵スケジュール処理を参照すると、４段の演算段
の構成、すなわち演算アルゴリズムは等しくされてお
り、この４段の演算段の演算を繰り返し行うことによ
り、暗号処理あるいは鍵スケジュール処理を実行するこ
とができる。このことから、演算コアを図１６（ａ）に
示すように、関数π１の演算段、関数π２の演算段、関
数π３の演算段、関数π４の演算段を縦続接続した構成
とすれば、演算コアを繰返し実行することで、暗号処理
あるいは鍵スケジュール処理を実行することができる。
なお、この演算コアは、図２０に示すデータ鍵とシステ
ム鍵からワーク鍵を生成すると共に、ＣＢＣモードおよ
びＯＦＢモードで暗号処理を行っているEncryptor に相
当し、Encryptor コアとされる。この場合、Encryptor
コアにはデータ鍵Ｋｓ１〜Ｋｓ４とデータ鍵Ｋｓ５〜Ｋ
ｓ８とが時分割で供給される。

【００６２】また、図１２を参照すると、４段の演算段
の構成、すなわち演算アルゴリズムは等しくされてお
り、この４段の演算段の演算を繰り返し行うことによ
り、解読処理を実行することができる。このことから、
解読演算コアを図１６（ｂ）に示すように、関数π４の
演算段、関数π３の演算段、関数π２の演算段、関数π
１の演算段を縦続接続した構成とすれば、解読演算コア
を繰返し実行することで、解読処理を実行することがで
きる。なお、この解読演算コアは、図２０に示すＣＢＣ
モードおよびＯＦＢモードの解読処理を行っているDecr
yptor に相当し、Decryptor コアとされる。この場合、
Decryptor コアにはデータ鍵Ｋｓ８〜Ｋｓ５とデータ鍵
Ｋｓ４〜Ｋｓ１とが時分割で供給される。このように、
Encryptor コアを繰返し実行することにより暗号処理お
よび鍵スケジュールのアルゴリズムを実行することがで
き、Decryptor コアを繰返し実行することにより解読ア
ルゴリズムを実行することができる。

【００６３】以上、本発明の解読化方法を実行する解読
装置の説明をしたが、本発明の電子機器は、このような
解読装置を少なくとも備えているチューナーやテレビジ
ョン装置等である。また、以上の説明では６４ビットブ
ロックの暗号文を６４ビットのデータ鍵、および２５６
ビットのシステム鍵を用いて６４ビットブロックの平文
を生成するものとして説明したが、本発明がこれらの数
値に限定されるものではなく、任意の数値とすることが
できる。さらに、本発明は上述した転置および換字を繰
り返すような暗号化・解読化方式に限定されるものでは
なく、他の暗号化・解読化方式にも適用することができ
る。

【００６４】

【発明の効果】本発明は以上のように構成されているの
で、解読処理を行うための鍵情報が格納されているメモ
リ手段の読み出しおよび書き込み制御を適切に行うこと
ができ、メモリ制御を容易に行うことのできる解読化方
法とすることができる。したがって、受信側においてリ
アルタイムで全ての解読処理を実行することのできる解
読化方法とすることができる。また、このような解読化
方法を実行する解読手段を備える電子機器におけるメモ
リ制御手段の構成を小さくすることができるので、電子
機器を小型かつ安価に提供することができるようにな
る。

【図面の簡単な説明】

【図１】本発明の解読化方法の実施の形態である解読装
置の構成例を示すブロック図である。

【図２】図１に示す解読装置におけるＩＤＴの構成を示
すブロック図である。

【図３】図１に示すＣＰＵから見た解読装置におけるレ
ジスタのメモリ空間を示す図表である。

【図４】図２に示すＩＤＴの比較器ＣＰ０〜ＣＰ１１の
論理表を示す図表である。

【図５】図２に示すＩＤＴのＰＥの論理表を示す図表で
ある。

【図６】図１に示す解読装置において、入力データのヘ
ッダ中の情報から間接検索方法によりデータ鍵をサーチ
する方法を説明するための図である。

【図７】ＰＩＤテーブル中にＰＩＤが重複している場合
の動作を説明するための図である。

【図８】ＰＩＤテーブル中に該当するＰＩＤが存在しな
い場合の動作を説明するための図である。

【図９】図１に示す解読装置におけるＤＰＭＥＭのリー
ドタイミングの例を示す図である。

【図１０】図１に示す解読装置の解読フローを示すフロ
ーチャートである。

【図１１】暗号処理の構成を示す図である。

【図１２】解読処理の構成を示す図である。

【図１３】暗号処理における基本関数の詳細を示す図で
ある。

【図１４】基本関数中の関数π２を演算するための詳細
な構成を示す図である。

【図１５】鍵スケジュール処理の構成を示す図である。

【図１６】Encryptor コアとDecryptor コアの構成を示
す図である。

【図１７】従来の暗号化のアルゴリズムを示す図であ
る。

【図１８】従来の解読化のアルゴリズムを示す図であ
る。

【図１９】ＣＢＣモードとＯＦＢモードの暗号化利用モ
ードの構成を示す図である。

【図２０】従来の暗号化・解読化方式の構成を示す図で
ある。

【符号の説明】

１受信データ、２出力データ、３，４切り換え手
段、５ Decryptor 、６レジスタ、７，９，８６排他
的論理和回路、８ Encryptor 、１０ＣＰＵ、１１
比較器、１２アンドゲート、１３，１４オアゲー
ト、１５インバータ、１６ＩＤＴ、１７ＤＰＭＥ
Ｍ、２０〜２８演算段、３９ＰＥ、４０ＡＤＥ
Ｃ、４１〜５２フリップフロップ、６１〜７２比較
器、８０，８２，８４加算器、８１，８５左巡回シ
フター

Claims

【特許請求の範囲】

【請求項１】メモリ手段に複数の鍵情報を書き込む
書き込みステップと、入力データ中の情報により指示されたいずれかの鍵情報
を、前記メモリ手段から読み出す読み出しステップと、該読み出しステップで読み出された鍵情報に基づいて前
記入力データを解読する解読ステップとからなり、前記書き込みステップの実行期間と、前記読み出しステ
ップの実行期間とが重なった場合であって、書き込みア
ドレスと読み出しアドレスとが一致している場合は、前
記書き込みステップの実行を禁止するようにしたことを
特徴とする解読化方法。
【請求項２】複数の鍵情報を記憶しているメモリ手
段から、入力データ中の指示データに基づいていずれか
の鍵情報を読み出す読み出しステップと、該読み出しステップで読み出された鍵情報に基づいて前
記入力データを解読する解読ステップとからなり、前記読み出しステップでは、前記指示データにより鍵テ
ーブルを参照することにより、前記メモリ手段から読み
出す鍵情報をサーチしており、前記指示データに該当す
る前記鍵情報を読み出すための鍵アドレスが、前記鍵テ
ーブルに２つ以上存在する場合は、最も少ない鍵アドレ
スを選択することを特徴とする解読化方法。
【請求項３】複数の鍵情報を記憶しているメモリ手
段から、入力データ中の指示データに基づいていずれか
の鍵情報を読み出す読み出しステップと、該読み出しステップで読み出された鍵情報に基づいて前
記入力データを解読する解読ステップとからなり、前記読み出しステップでは、前記指示データによりテー
ブルを参照することにより、前記メモリ手段から読み出
す鍵情報の鍵アドレスをサーチしており、前記指示デー
タにより参照される鍵アドレスが前記テーブルに存在し
ていない場合は、鍵アドレスのサーチを行わないように
したことを特徴とする解読化方法。
【請求項４】初期設定を行う初期ステップと、メモリ手段に複数の鍵情報を書き込む書き込みステップ
と、前記メモリ手段から、入力データ中の指示データに基づ
いていずれかの鍵情報を読み出す読み出しステップと、該読み出しステップで読み出された鍵情報に基づいて前
記入力データを解読する解読ステップとからなり、前記読み出しステップでは、前記指示データにより鍵テ
ーブルを参照することにより、前記メモリ手段から読み
出す鍵情報の鍵アドレスをサーチしており、初期化期間
内においては、サーチした結果、該当する鍵アドレスが
ないように、前記初期ステップにおいて初期処理される
ことを特徴とする解読化方法。
【請求項５】請求項１記載の解読化方法を実行する
解読手段を少なくとも備えている電子機器。
【請求項６】請求項２記載の解読化方法を実行する
解読手段を少なくとも備えている電子機器。
【請求項７】請求項３記載の解読化方法を実行する
解読手段を少なくとも備えている電子機器。
【請求項８】請求項４記載の解読化方法を実行する
解読手段を少なくとも備えている電子機器。