JPH09205096A - Semiconductor element and fabrication method thereof, semiconductor device and fabrication method thereof - Google Patents

Semiconductor element and fabrication method thereof, semiconductor device and fabrication method thereof

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JPH09205096A
JPH09205096A JP8010217A JP1021796A JPH09205096A JP H09205096 A JPH09205096 A JP H09205096A JP 8010217 A JP8010217 A JP 8010217A JP 1021796 A JP1021796 A JP 1021796A JP H09205096 A JPH09205096 A JP H09205096A
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melting point
solder
metal
film
point solder
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Soichi Honma
荘一 本間
Takashi Okada
岡田　　隆
Tomoaki Takubo
知章 田窪
Naohiko Hirano
尚彦 平野
Hiroshi Tazawa
浩 田沢
Kazuhide Doi
一英 土井
Hidekazu Hosomi
英一 細美
Yasushi Shibazaki
康司 柴崎
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Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor element and 4 semiconductor device in which bumps are protected against collapse or stripping. SOLUTION: The semiconductor device comprises an electrode pad 2 formed on one major surface of a semiconductor substrate 1, a metal layer 7 formed on the electrode pad 2, and a protrusion electrode 8 formed on the metal layer 7. The protrusion electrode 8 is composed of a high melting point solder 9 unmelting at the melting temperature of solder formed to cover the surface of metal layer 7 while being bonded thereto, and a low melting point solder 10' melting at the melting temperature of solder formed to cover at least the upper part of high melting point solder 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、はんだ金属による
突起電極を有する半導体素子、およびこの半導体素子が
前記はんだ金属により構成された突起電極を介して実装
基板にフリップチップ接続された半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor element having a bump electrode made of solder metal, and a semiconductor device in which the semiconductor element is flip-chip connected to a mounting substrate via the bump electrode made of the solder metal.

【０００２】[0002]

【従来の技術】電子機器の高速化、高密度化に対応する
ために、半導体素子をパッケージに収納せずに実装基板
上の配線に直接接続する技術が、近年さかんに開発され
ている。このような技術としては、例えば、ワイヤーボ
ンディング法、ＴＡＢ法、フリップチップ法等がある。2. Description of the Related Art In recent years, in order to cope with higher speed and higher density of electronic equipment, a technique of directly connecting a semiconductor element to a wiring on a mounting substrate without housing it in a package has been extensively developed. Examples of such a technique include a wire bonding method, a TAB method, and a flip chip method.

【０００３】ワイヤーボンディング法は、半導体素子の
電極が形成されている面が上になるように実装基板上に
半導体素子を載せて、半導体素子上の電極パッドと実装
基板上の配線パッドとを、例えば金等の金属ワイヤーに
より接続する方法である。この方法は、例えば５０μｍ
程度の小さいピッチでパッド間を接続することが困難で
あるため、高密度化には適さない。In the wire bonding method, a semiconductor element is placed on a mounting substrate so that the surface of the semiconductor element on which the electrodes are formed faces up, and the electrode pad on the semiconductor element and the wiring pad on the mounting substrate are connected to each other. For example, it is a method of connecting with a metal wire such as gold. This method is, for example, 50 μm
Since it is difficult to connect the pads at a small pitch, it is not suitable for high density.

【０００４】また、ＴＡＢ法は、例えばポリイミド等の
フィルム上に銅箔で配線を形成し、半導体素子の電極パ
ッドと銅箔のリードとを、バンプを介して接続する方法
である。この方法は、ポリイミドフィルムが高価である
こと、また、フィルムの熱収縮などにより、微細な接続
に対して十分な寸法精度が得られないこと等の欠点を有
している。The TAB method is a method in which wiring is formed of a copper foil on a film such as polyimide and the electrode pads of the semiconductor element and the leads of the copper foil are connected via bumps. This method has the drawbacks that the polyimide film is expensive and that sufficient dimensional accuracy cannot be obtained for fine connections due to heat shrinkage of the film.

【０００５】上記２つの方法に対して、フリップチップ
法は、半導体素子の電極パッド上に金属バンプを形成
し、この金属バンプを介して実装基板上の金属パッドと
半導体素子の金属パッドとを接続する方法である。図２
１は、フリップチップ法により実装されている半導体装
置の構造を示す断面図である。半導体素子１の電極パッ
ド２と、実装基板１２の金属パッド１３とが、金属バン
プ５５´を介して接続されている。In contrast to the above two methods, the flip chip method forms a metal bump on an electrode pad of a semiconductor element, and connects the metal pad on the mounting substrate and the metal pad of the semiconductor element via the metal bump. Is the way to do it. FIG.
FIG. 1 is a cross-sectional view showing the structure of a semiconductor device mounted by the flip chip method. The electrode pad 2 of the semiconductor element 1 and the metal pad 13 of the mounting substrate 12 are connected via a metal bump 55 '.

【０００６】このフリップチップ法は、半導体素子の全
面積を利用して電極パッドを形成することが可能であ
り、また、非常に微細なピッチでパッド間を接続するこ
とができる。このため、前述の２つの実装方法に比べ
て、高密度実装が可能となり、電子機器の小型化を図る
ことができる。In the flip chip method, the electrode pads can be formed by utilizing the entire area of the semiconductor element, and the pads can be connected at a very fine pitch. Therefore, compared to the above-mentioned two mounting methods, high-density mounting is possible, and the electronic device can be downsized.

【０００７】また、半導体素子と実装基板とが、金属バ
ンプを介して直接接続されており、金属ワイヤーまたは
テープ等の配線が不要となるため、信号伝達遅延が低減
でき、電子機器の高速化を図ることができる。Further, since the semiconductor element and the mounting board are directly connected through the metal bumps, and wiring such as metal wire or tape is not necessary, the signal transmission delay can be reduced and the speed of electronic equipment can be increased. Can be planned.

【０００８】図２２は、従来のフリップチップ法による
はんだバンプの形成方法を示す工程断面図である。ま
ず、半導体素子１上の例えばＡｌ等により形成された電
極パッド２上に、例えば蒸着法またはスパッタ法により
バリアメタル５４を形成する（図２２の（ａ））。FIG. 22 is a process sectional view showing a method of forming a solder bump by a conventional flip chip method. First, the barrier metal 54 is formed on the electrode pad 2 formed of, for example, Al on the semiconductor element 1 by, for example, a vapor deposition method or a sputtering method ((a) of FIG. 22).

【０００９】次に、このバリアメタル上に、マスクを使
用して、はんだ等の金属５５を形成する（図２２の
（ｂ））。ここで、金属５５の形成方法としては、金属
の蒸気を蒸着する蒸着法、液体状の金属に浸すディップ
法、液体状の金属に浸して電圧を印加するメッキ法等が
ある。Next, a metal 55 such as solder is formed on the barrier metal using a mask ((b) of FIG. 22). Here, as a method of forming the metal 55, there are a vapor deposition method of vapor-depositing a metal vapor, a dipping method of dipping in a liquid metal, a plating method of dipping in a liquid metal and applying a voltage.

【００１０】この後、例えば２３０℃の温度で熱処理を
行い、金属５５を溶解して、はんだバンプ５５´が形成
される（図２２の（ｃ））。Thereafter, heat treatment is performed at a temperature of 230 ° C., for example, to melt the metal 55 and form solder bumps 55 '(FIG. 22 (c)).

【００１１】さらに、このようにして形成されたはんだ
バンプ５５´と実装基板１２上の金属パッド１３との間
の位置を合わせ、半導体素子１と実装基板１２との間に
圧力を加えながら熱処理を行うことにより、はんだバン
プ５５´と金属パッド１３とを接続し、図２１に示すよ
うな半導体装置が完成する。Further, the solder bumps 55 'thus formed are aligned with the metal pads 13 on the mounting substrate 12, and heat treatment is performed while applying pressure between the semiconductor element 1 and the mounting substrate 12. By doing so, the solder bumps 55 'and the metal pads 13 are connected, and the semiconductor device as shown in FIG. 21 is completed.

【００１２】ここで、このバリアメタル５４は、Ａｌ等
の電極パッド２とはんだバンプ５５´との間の密着性を
促進するもので、例えば銅（Ｃｕ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属膜また
はこれらの金属の複合膜により構成される。Here, the barrier metal 54 promotes adhesion between the electrode pad 2 of Al or the like and the solder bump 55 '. For example, copper (Cu) or nickel (N) is used.
i), a metal film of chromium (Cr), titanium (Ti), or the like, or a composite film of these metals.

【００１３】また、はんだバンプ５５´の材料として
は、例えば錫（Ｓｎ）と鉛（Ｐｂ）との合金が用いられ
るが、ここで、ＳｎとＰｂの構成比により、融点の異な
るはんだが形成される。例えば、Ｓｎの構成比が５％、
Ｐｂの構成比が９５％のはんだは、３３０℃の融点を有
し、Ｓｎの構成比が６３％、Ｐｂの構成比が３７％のは
んだは、１８３℃の融点を有する。As the material of the solder bump 55 ', for example, an alloy of tin (Sn) and lead (Pb) is used. Here, a solder having a different melting point is formed depending on the composition ratio of Sn and Pb. It For example, the composition ratio of Sn is 5%,
A solder having a Pb composition ratio of 95% has a melting point of 330 ° C., and a solder having a Sn composition ratio of 63% and a Pb composition ratio of 37% has a melting point of 183 ° C.

【００１４】ここで、上記のようにＳｎの含有量の多い
低融点はんだを用いた場合には、はんだバンプ５５´と
実装基板１２上の金属パッド１３とを接続するための熱
処理を行った時に、半導体素子１と実装基板１２との間
の加圧により、はんだバンプ５５´が潰れて、バンプ間
が短絡するという問題がある。Here, when the low melting point solder containing a large amount of Sn as described above is used, when the heat treatment for connecting the solder bump 55 'and the metal pad 13 on the mounting substrate 12 is performed. There is a problem in that the solder bumps 55 'are crushed by the pressure applied between the semiconductor element 1 and the mounting substrate 12, and the bumps are short-circuited.

【００１５】また、はんだバンプ５５´中に含有されて
いるＳｎがバリアメタル５４中に拡散し、バリアメタル
５４を構成する金属と反応して合金が形成されることに
より、バリアメタル５４中で破断が生じるという問題が
ある。Further, Sn contained in the solder bump 55 'diffuses into the barrier metal 54 and reacts with the metal forming the barrier metal 54 to form an alloy, so that the barrier metal 54 is broken. There is a problem that occurs.

【００１６】このようなＳｎの拡散の問題は、特に、Ｓ
ｎの含有量の多い低融点はんだを用いた場合に顕著であ
る。Such a problem of Sn diffusion is particularly caused by S
This is remarkable when a low melting point solder containing a large amount of n is used.

【００１７】例えば、Ｃｕのみによりバリアメタル５４
が構成される場合には、はんだバンプ５５´中のＳｎと
バリアメタル５４中のＣｕとが反応して、Ｃｕ3 Ｓｎま
たはＣｕ6 Ｓｎ5 等による合金膜が形成されるが、この
合金膜が厚く形成されると、その部分で破断する。ま
た、Ｎｉのみによりバリアメタル５４が構成される場合
には、ＳｎとＮｉとが反応してＮｉ3 Ｓｎ4 等による合
金膜が形成されるが、この合金膜が厚く形成されると、
その部分で破断する。For example, the barrier metal 54 is made of only Cu.
When Sn is formed, the Sn in the solder bump 55 ′ and the Cu in the barrier metal 54 react with each other to form an alloy film of Cu 3 Sn or Cu 6 Sn 5 or the like. If it is formed thick, it breaks at that portion. Further, when the barrier metal 54 is composed of only Ni, Sn reacts with Ni to form an alloy film of Ni3 Sn4 or the like. When this alloy film is formed thick,
It breaks at that part.

【００１８】また、例えば、バリアメタル５４をＴｉま
たはＣｒ層と、ＣｕまたはＮｉ層との積層膜により構成
した場合には、ＣｕまたはＮｉ層がＳｎと反応してＣｕ
ＳｎまたはＮｉＳｎ等の化合物が形成される。ここで、
バリアメタル５４を構成するＴｉまたはＣｒは、その側
面より酸素を取り込みＴｉ酸化物またはＣｒ酸化物を形
成するが、これらの酸化物と前述の化合物とは密着性が
悪い。このため、特に、ＣｕまたはＮｉ層がすべて化合
物となった場合には、この化合物層とＴｉまたはＣｒ層
との間の界面において、化合物と酸化膜との間に破断が
生じる。Further, for example, when the barrier metal 54 is composed of a laminated film of a Ti or Cr layer and a Cu or Ni layer, the Cu or Ni layer reacts with Sn and Cu
A compound such as Sn or NiSn is formed. here,
Ti or Cr forming the barrier metal 54 takes in oxygen from its side surface to form a Ti oxide or Cr oxide, but these oxides and the above compounds have poor adhesion. Therefore, when the Cu or Ni layer is entirely made of a compound, a fracture occurs between the compound and the oxide film at the interface between the compound layer and the Ti or Cr layer.

【００１９】さらに、例えばバリアメタル５４をＣｕ層
と、Ｃｕ−Ｃｒ合金層と、Ｃｒ層との積層構造により構
成し、はんだバンプ５５´中のＳｎの拡散を抑制する試
みがなされている。しかし、はんだバンプ５５´として
前述の低融点はんだを用いた場合には、はんだ中のＳｎ
の含有量が多いため、Ｓｎの拡散が早く、バリアメタル
５４の内部において破断が生じてしまう。Furthermore, for example, an attempt has been made to suppress the diffusion of Sn in the solder bump 55 'by forming the barrier metal 54 with a laminated structure of a Cu layer, a Cu-Cr alloy layer and a Cr layer. However, when the above-mentioned low melting point solder is used as the solder bump 55 ′, Sn in the solder is
Since the content of Sn is large, Sn diffuses quickly and breakage occurs inside the barrier metal 54.

【００２０】これらの問題を防止するために、例えばＳ
ｎの含有量が少ない高融点はんだを用いる方法が考えら
れる。この場合には、図２３に示すように、実装基板５
７上の金属パッド５８上に低融点はんだによるバンプ５
９´を形成しておき、この低融点はんだによるバンプ５
９´と高融点はんだによるバンプ５５´とを接触させ
て、例えば２２０℃の温度で熱処理により低融点はんだ
を溶解して、金属パッド５８と電極パッド２とを接続す
る。この方法では、バリアメタル５４上に形成されてい
るはんだバンプ５５´のＳｎの含有量が少ないため、Ｓ
ｎがバリアメタル５４中へ拡散しにくい。また、はんだ
バンプ５５´の融点より低い温度により熱処理を行うこ
とにより、はんだバンプ５５´が潰れることを防止する
ことができる。To prevent these problems, for example, S
A method using a high melting point solder having a small n content can be considered. In this case, as shown in FIG.
Bump 5 made of low melting point solder on metal pad 58 on 7.
9'is formed in advance, and the bump 5 made of this low melting point solder is formed.
9 ′ and the bump 55 ′ made of high melting point solder are brought into contact with each other, and the low melting point solder is melted by heat treatment at a temperature of 220 ° C. to connect the metal pad 58 and the electrode pad 2. In this method, since the content of Sn in the solder bumps 55 'formed on the barrier metal 54 is small, S
It is difficult for n to diffuse into the barrier metal 54. Further, by performing the heat treatment at a temperature lower than the melting point of the solder bump 55 ′, it is possible to prevent the solder bump 55 ′ from being crushed.

【００２１】しかし、この方法では、低融点はんだ５９
´と高融点はんだ５５´との間の密着性が十分でないた
め、これらの間の接続が不良となるという問題がある。However, in this method, the low melting point solder 59
There is a problem in that the connection between these and the high melting point solder 55 'is not sufficient, resulting in a poor connection between them.

【００２２】[0022]

【発明が解決しようとする課題】このように、従来のは
んだ金属による突起電極を有する半導体素子およびその
製造方法、およびこの半導体素子がフリップチップ法に
より実装されている半導体装置およびその製造方法で
は、半導体素子を実装する時にバンプが潰れて、バンプ
間が短絡する可能性があるという問題があった。また、
はんだ中に含有されるＳｎがバリアメタル中に拡散し
て、バリアメタルを構成する金属との間に合金を形成す
るため、この部分において破断が生じるという問題があ
った。As described above, according to the conventional semiconductor element having the protruding electrode made of solder metal and its manufacturing method, and the semiconductor device in which this semiconductor element is mounted by the flip chip method and its manufacturing method, There is a problem in that bumps may be crushed when a semiconductor element is mounted, resulting in a short circuit between the bumps. Also,
Since Sn contained in the solder diffuses into the barrier metal and forms an alloy with the metal forming the barrier metal, there is a problem that breakage occurs at this portion.

【００２３】本発明の第１の目的は、バンプの潰れまた
はバンプの剥離が発生することなく、高い信頼性を有す
る半導体素子および半導体装置を提供することである。A first object of the present invention is to provide a semiconductor element and a semiconductor device which have high reliability without crushing of bumps or peeling of bumps.

【００２４】また、本発明の第２の目的は、上記のよう
な半導体素子および半導体装置を、工程を複雑化するこ
となく、簡単に製造することができる半導体素子および
半導体装置の製造方法を提供することである。A second object of the present invention is to provide a semiconductor element and a semiconductor device manufacturing method capable of easily manufacturing the above semiconductor element and semiconductor device without complicating the process. It is to be.

【００２５】[0025]

【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体素子は、半導体基
板の一主面に形成されている電極パッドと、この電極パ
ッド上に形成されている金属層と、この金属層上に形成
されている突起電極とを具備し、前記突起電極は、前記
金属層の表面を覆ってこれに接着されているはんだ溶融
処理温度で溶融しない高融点はんだと、この高融点はん
だの少なくとも上部を覆うように形成され前記はんだ溶
融処理温度で溶融する低融点はんだとにより構成される
ことを特徴とする。In order to solve the above problems and achieve the object, a semiconductor device according to the present invention is provided with an electrode pad formed on one main surface of a semiconductor substrate and on the electrode pad. And a protruding electrode formed on the metal layer, the protruding electrode covering the surface of the metal layer and having a high melting point that does not melt at the solder melting processing temperature adhered to the metal electrode. It is characterized in that it is composed of a solder and a low melting point solder which is formed so as to cover at least an upper portion of the high melting point solder and melts at the solder melting processing temperature.

【００２６】また、上記の半導体素子において、前記低
融点はんだが前記高融点はんだの側面も覆うように形成
されていることも可能である。In the above semiconductor element, the low melting point solder may be formed so as to cover the side surface of the high melting point solder.

【００２７】さらに、前述の半導体素子において、前記
突起電極が、前記高融点はんだと前記低融点はんだとの
界面に形成されている密着層をさらに具備することも可
能である。Further, in the above-mentioned semiconductor element, the protruding electrode may further include an adhesion layer formed on an interface between the high melting point solder and the low melting point solder.

【００２８】また、本発明による半導体素子は、半導体
基板の一主面に形成されている電極パッドと、この電極
パッド上に形成されている金属層と、この金属層上に形
成されている突起電極とを具備し、前記突起電極は、前
記金属層の表面を覆ってこれに接着されているはんだ溶
融処理温度で溶融しない高融点金属と、この高融点金属
の少なくとも上部を覆うように形成されているはんだ金
属とにより構成されることを特徴とする。In the semiconductor device according to the present invention, the electrode pad formed on the main surface of the semiconductor substrate, the metal layer formed on the electrode pad, and the protrusion formed on the metal layer. An electrode, the protruding electrode is formed to cover a surface of the metal layer, a refractory metal which is not melted at a solder melting processing temperature adhered thereto, and at least an upper portion of the refractory metal. It is characterized in that it is composed of a solder metal.

【００２９】また、前述の半導体素子において、前記電
極パッド上の金属層は、電極パッド上のＴｉ膜と、この
Ｔｉ膜上のＮｉ膜と、このＮｉ膜上のＰｄ膜とにより構
成されることも可能である。In the above semiconductor device, the metal layer on the electrode pad is composed of a Ti film on the electrode pad, a Ni film on the Ti film, and a Pd film on the Ni film. Is also possible.

【００３０】さらに、上記の半導体素子において、前記
Ｔｉ膜の膜厚は０．０３μｍ以上０．３μｍ以下であ
り、前記Ｎｉ膜の膜厚は０．１μｍ以上１μｍ以下であ
り、前記Ｐｄ膜の膜厚は０．５μｍ以下であることも可
能である。Further, in the above semiconductor device, the thickness of the Ti film is 0.03 μm or more and 0.3 μm or less, the thickness of the Ni film is 0.1 μm or more and 1 μm or less, and the film of the Pd film is The thickness can be 0.5 μm or less.

【００３１】また、前述の半導体素子において、前記電
極パッド上の金属層は、電極パッド上のＴｉ膜と、この
Ｔｉ膜上のＮｉ膜とにより構成されることも可能であ
る。In the above semiconductor device, the metal layer on the electrode pad may be composed of a Ti film on the electrode pad and a Ni film on the Ti film.

【００３２】さらに、上記の半導体素子において、前記
Ｔｉ膜の膜厚は０．０３μｍ以上０．３μｍ以下であ
り、前記Ｎｉ膜の膜厚は０．１μｍ以上１μｍ以下であ
ることも可能である。Further, in the above semiconductor element, the film thickness of the Ti film may be 0.03 μm or more and 0.3 μm or less, and the film thickness of the Ni film may be 0.1 μm or more and 1 μm or less.

【００３３】また、本発明による半導体装置は、突起電
極を具備する半導体素子と、この半導体素子が前記突起
電極を介して接続されている実装基板とを具備し、前記
半導体素子は、半導体基板の一主面に形成されている電
極パッドと、この電極パッドと前記突起電極との間に形
成されている金属層とを具備し、前記突起電極は、前記
金属層の表面を覆って接着されているはんだ溶融処理温
度で溶融しない高融点はんだと、この高融点はんだの少
なくとも上部を覆うように形成されはんだ溶融処理温度
で溶融する低融点はんだとにより構成され、低融点はん
だが溶融されて前記実装基板と接着されていることを特
徴とする。Further, the semiconductor device according to the present invention comprises a semiconductor element having a protruding electrode and a mounting substrate to which the semiconductor element is connected via the protruding electrode, wherein the semiconductor element is a semiconductor substrate. An electrode pad formed on one main surface and a metal layer formed between the electrode pad and the protruding electrode, wherein the protruding electrode is bonded to cover the surface of the metal layer. The high melting point solder that does not melt at the solder melting processing temperature and the low melting point solder that is formed so as to cover at least the upper portion of the high melting point solder and that melts at the solder melting processing temperature It is characterized in that it is adhered to the substrate.

【００３４】また、上記の半導体装置において、前記低
融点はんだが前記高融点はんだの側面も覆うように形成
されていることも可能である。Further, in the above semiconductor device, the low melting point solder may be formed so as to cover the side surface of the high melting point solder.

【００３５】さらに、前述の半導体装置において、前記
突起電極は、前記高融点はんだと前記低融点はんだとの
界面に形成されている密着層を具備することも可能であ
る。Further, in the above-mentioned semiconductor device, the protruding electrode may be provided with an adhesion layer formed at the interface between the high melting point solder and the low melting point solder.

【００３６】また、本発明による半導体装置は、突起電
極を具備する半導体素子と、この半導体素子が前記突起
電極を介して接続されている実装基板とを具備し、前記
半導体素子は、半導体基板の一主面に形成されている電
極パッドと、この電極パッドと前記突起電極との間に形
成されている金属層とを具備し、前記突起電極は、前記
金属層の表面を覆って接着されているはんだ溶融処理温
度で溶融しない高融点金属と、この高融点金属の少なく
とも上部を覆うように形成されているはんだ金属とによ
り構成され、はんだ金属が溶融されて前記実装基板と接
着されていることを特徴とする。Further, the semiconductor device according to the present invention comprises a semiconductor element having a protruding electrode and a mounting substrate to which the semiconductor element is connected via the protruding electrode, wherein the semiconductor element is a semiconductor substrate. An electrode pad formed on one main surface and a metal layer formed between the electrode pad and the protruding electrode, wherein the protruding electrode is bonded to cover the surface of the metal layer. A high melting point metal that does not melt at the solder melting processing temperature and a solder metal formed so as to cover at least the upper portion of the high melting point metal, and the solder metal is melted and adhered to the mounting board. Is characterized by.

【００３７】さらに、前述の半導体装置において、前記
突起電極を覆うように前記半導体素子と前記実装基板と
の間に樹脂が充填されていることも可能である。Further, in the above-described semiconductor device, it is possible that a resin is filled between the semiconductor element and the mounting substrate so as to cover the protruding electrode.

【００３８】また、本発明による半導体素子の製造方法
は、半導体基板の一主面に形成されている電極パッド上
に金属層を形成する工程と、前記電極パッド上に開口部
を有するように前記金属層上にレジスト膜を形成する工
程と、前記開口部に高融点はんだを形成する工程と、前
記高融点はんだ上に低融点はんだを形成する工程と、前
記レジスト膜を除去する工程と、前記低融点はんだおよ
び前記高融点はんだをマスクに前記金属層をエッチング
する工程と、フラックスを塗布する工程と、熱処理によ
り前記低融点はんだを溶解する工程とを具備し、前記熱
処理の温度は、前記高融点はんだの融点より低く前記低
融点はんだの融点より高いことを特徴とする。Further, the method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and forming an opening on the electrode pad. Forming a resist film on the metal layer, forming a high melting point solder in the opening, forming a low melting point solder on the high melting point solder, removing the resist film, It comprises a step of etching the metal layer using a low-melting point solder and the high-melting point solder as a mask, a step of applying a flux, and a step of melting the low-melting point solder by heat treatment, and the temperature of the heat treatment is the high temperature. It is characterized in that it is lower than the melting point of the melting point solder and higher than the melting point of the low melting point solder.

【００３９】また、本発明による半導体素子の製造方法
は、半導体基板の一主面に形成されている電極パッド上
に金属層を形成する工程と、前記電極パッド上に開口部
を有するように前記金属層上にレジスト膜を形成する工
程と、前記開口部に高融点はんだを形成する工程と、前
記高融点はんだ上に低融点はんだを形成する工程と、前
記レジスト膜を除去する工程と、前記低融点はんだおよ
び前記高融点はんだをマスクに前記金属層をエッチング
する工程と、フラックスを塗布せずに熱処理により前記
低融点はんだを溶解する工程とを具備し、前記熱処理の
温度は、前記高融点はんだの融点より低く前記低融点は
んだの融点より高いことを特徴とする。Further, the method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and forming an opening on the electrode pad. Forming a resist film on the metal layer, forming a high melting point solder in the opening, forming a low melting point solder on the high melting point solder, removing the resist film, It comprises a step of etching the metal layer using a low-melting point solder and the high-melting point solder as a mask, and a step of melting the low-melting point solder by heat treatment without applying a flux, and the temperature of the heat treatment is the high melting point. It is characterized by being lower than the melting point of the solder and higher than the melting point of the low melting point solder.

【００４０】また、半導体素子の製造方法は、半導体基
板の一主面に形成されている電極パッド上に金属層を形
成する工程と、前記電極パッド上に開口部を有するよう
に前記金属層上にレジスト膜を形成する工程と、前記開
口部に高融点金属膜を形成する工程と、前記高融点金属
膜上にはんだ金属を形成する工程と、前記レジスト膜を
除去する工程と、前記はんだ金属および前記高融点金属
をマスクに前記金属層をエッチングする工程と、フラッ
クスを塗布する工程と、熱処理により前記はんだ金属を
溶解する工程とを具備し、前記熱処理の温度は、前記高
融点金属の融点より低く前記はんだ金属の融点より高い
ことを特徴とする。The method of manufacturing a semiconductor device includes a step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and a step of forming a metal layer on the metal layer so as to have an opening on the electrode pad. A step of forming a resist film, a step of forming a refractory metal film in the opening, a step of forming a solder metal on the refractory metal film, a step of removing the resist film, the solder metal And a step of etching the metal layer using the refractory metal as a mask, a step of applying a flux, and a step of melting the solder metal by heat treatment, wherein the temperature of the heat treatment is the melting point of the refractory metal. It is lower and higher than the melting point of the solder metal.

【００４１】また、本発明による半導体素子の製造方法
は、半導体基板の一主面に形成されている電極パッド上
に金属層を形成する工程と、前記電極パッド上に開口部
を有するように前記金属層上にレジスト膜を形成する工
程と、前記開口部に高融点金属を形成する工程と、前記
レジスト膜を除去する工程と、前記高融点金属をマスク
に前記金属層をエッチングする工程と、前記高融点金属
上にはんだ金属を形成する工程と、熱処理により前記は
んだ金属を溶解する工程とを具備し、前記熱処理の温度
は、前記高融点金属の融点より低く前記はんだ金属の融
点より高いことを特徴とする。The method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and forming an opening on the electrode pad. A step of forming a resist film on the metal layer, a step of forming a refractory metal in the opening, a step of removing the resist film, a step of etching the metal layer with the refractory metal as a mask, A step of forming a solder metal on the refractory metal, and a step of melting the solder metal by heat treatment, wherein the temperature of the heat treatment is lower than the melting point of the refractory metal and higher than the melting point of the solder metal. Is characterized by.

【００４２】さらに、本発明による半導体素子の製造方
法は、半導体基板の一主面に形成されている電極パッド
上に金属層を形成する工程と、前記電極パッド領域の前
記金属層上に第１のレジスト膜を形成する工程と、前記
第１のレジスト膜をマスクとして前記金属層を途中まで
エッチングする工程と、前記第１のレジスト膜を除去す
る工程と、前記電極パッド上に開口部を有するように前
記金属層上に第２のレジスト膜を形成する工程と、前記
開口部に高融点金属を形成する工程と、前記高融点金属
上にはんだ金属を形成する工程と、前記第２のレジスト
膜を除去する工程と、前記はんだ金属および高融点金属
をマスクに残存する前記金属層をエッチングする工程
と、熱処理により前記はんだ金属を溶解する工程とを具
備し、前記熱処理の温度は、前記高融点金属の融点より
低く前記はんだ金属の融点より高いことを特徴とする。Further, in the method for manufacturing a semiconductor device according to the present invention, a step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate and a first step on the metal layer in the electrode pad region are performed. The step of forming the resist film, the step of partially etching the metal layer using the first resist film as a mask, the step of removing the first resist film, and the step of forming an opening on the electrode pad. Forming a second resist film on the metal layer, forming a refractory metal in the opening, forming a solder metal on the refractory metal, and forming the second resist A step of removing the film; a step of etching the metal layer remaining on the mask of the solder metal and the refractory metal; and a step of melting the solder metal by heat treatment, Once again, it is higher than the high melting point metal melting point of the solder metal below the melting point of the.

【００４３】また、前述の半導体素子の製造方法におい
て、前記高融点金属として高融点はんだを用い、前記は
んだ金属として低融点はんだを使用することも可能であ
る。In the method of manufacturing a semiconductor element described above, it is possible to use high melting point solder as the high melting point metal and low melting point solder as the solder metal.

【００４４】さらに、前述の半導体素子の製造方法にお
いて、前記熱処理工程において、前記高融点はんだと前
記低融点はんだとの間に密着層が形成されるように熱処
理の温度を選択することも可能である。Further, in the above-mentioned method for manufacturing a semiconductor element, in the heat treatment step, the heat treatment temperature may be selected so that an adhesion layer is formed between the high melting point solder and the low melting point solder. is there.

【００４５】また、前述の半導体素子の製造方法におい
て、前記電極パッド上に金属層を形成する工程は、電極
パッド上にＴｉ膜を形成する工程と、このＴｉ膜上にＮ
ｉ膜を形成する工程と、このＮｉ膜上にＰｄ膜を形成す
る工程とを具備することも可能である。In the method of manufacturing a semiconductor device described above, the step of forming the metal layer on the electrode pad includes the step of forming a Ti film on the electrode pad and the N step on the Ti film.
It is also possible to include a step of forming an i film and a step of forming a Pd film on this Ni film.

【００４６】また、前述の半導体素子の製造方法におい
て、前記電極パッド上に金属層を形成する工程は、電極
パッド上にＴｉ膜を形成する工程と、このＴｉ膜上にＮ
ｉ膜を形成する工程とを具備することも可能である。In the method of manufacturing a semiconductor device described above, the step of forming the metal layer on the electrode pad includes the step of forming a Ti film on the electrode pad and the step of forming an N film on the Ti film.
and a step of forming an i film.

【００４７】また、半導体装置の製造方法において、突
起電極を具備する半導体素子を前記突起電極を介して実
装基板に接続し、前記半導体素子の電極パッド上に金属
層を形成する工程と、この金属層上に高融点はんだを形
成する工程と、この高融点はんだの少なくとも上部を覆
うように低融点はんだを形成する工程と、前記低融点は
んだと前記実装基板上の金属パッドとを接触させる工程
と、前記半導体素子と前記実装基板とを加圧すると同時
に熱処理を行い前記低融点はんだを溶融することにより
前記半導体素子を前記実装基板上に接着する工程とを具
備し、前記熱処理の温度は、前記高融点はんだの融点よ
り低いことを特徴とする。In the method of manufacturing a semiconductor device, a step of connecting a semiconductor element having a bump electrode to a mounting substrate via the bump electrode, forming a metal layer on an electrode pad of the semiconductor element, and the step of forming the metal layer. A step of forming a high melting point solder on the layer, a step of forming a low melting point solder so as to cover at least the upper portion of the high melting point solder, a step of contacting the low melting point solder and the metal pad on the mounting substrate The step of bonding the semiconductor element to the mounting board by melting the low melting point solder by applying heat treatment to the semiconductor element and the mounting board at the same time, and the temperature of the heat treatment is It is characterized by being lower than the melting point of the high melting point solder.

【００４８】また、上記の半導体装置の製造方法におい
て、前記低融点はんだが前記高融点はんだの側面も覆う
ように前記低融点はんだを形成することも可能である。In the method of manufacturing a semiconductor device described above, it is possible to form the low melting point solder so that the low melting point solder also covers the side surface of the high melting point solder.

【００４９】さらに、本発明による半導体装置の製造方
法は、突起電極を具備する半導体素子を前記突起電極を
介して実装基板に接続し、前記半導体素子の電極パッド
上に金属層を形成する工程と、この金属層上に高融点金
属を形成する工程と、この高融点金属を覆うようにはん
だ金属を形成する工程と、前記はんだ金属と前記実装基
板上の金属パッドとを接触させる工程と、前記半導体素
子と前記実装基板とを加圧すると同時に熱処理を行い前
記はんだ金属を溶融することにより前記半導体素子を前
記実装基板上に接着する工程とを具備し、前記熱処理の
温度は、前記高融点金属の融点より低いことを特徴とす
る。Further, in the method for manufacturing a semiconductor device according to the present invention, a step of connecting a semiconductor element having a protruding electrode to a mounting substrate via the protruding electrode and forming a metal layer on an electrode pad of the semiconductor element, A step of forming a refractory metal on the metal layer, a step of forming a solder metal so as to cover the refractory metal, a step of contacting the solder metal with a metal pad on the mounting substrate, Bonding the semiconductor element to the mounting board by melting the solder metal by simultaneously applying heat treatment to the semiconductor element and the mounting board, and the temperature of the heat treatment is the refractory metal. Is lower than the melting point of.

【００５０】このように本発明による半導体素子では、
突起電極が、電極パッド上の金属層に接着されている高
融点はんだと、この高融点はんだの少なくとも上部を覆
うように形成されている低融点はんだとにより構成され
ているため、熱処理により低融点はんだを溶融すること
により、半導体素子を突起電極を介して実装基板に接着
することができる。また、突起電極が、このはんだ溶融
処理温度で溶融しない高融点はんだを具備するため、実
装時の熱処理により高融点はんだが溶解しないことによ
り、突起電極が潰れることを防止することができる。As described above, in the semiconductor device according to the present invention,
Since the protruding electrode is composed of the high melting point solder adhered to the metal layer on the electrode pad and the low melting point solder formed so as to cover at least the upper portion of the high melting point solder, the low melting point is caused by the heat treatment. By melting the solder, the semiconductor element can be bonded to the mounting substrate via the protruding electrode. Further, since the protruding electrode is provided with the high melting point solder that does not melt at this solder melting processing temperature, it is possible to prevent the protruding electrode from being crushed due to the high melting point solder not being melted by the heat treatment during mounting.

【００５１】また、金属層の表面を覆ってこれに接着さ
れている高融点はんだは低融点はんだに比べてＳｎの含
有量が少ないため、低融点はんだが直接金属層に接着さ
れている従来の半導体素子に比べて、金属層中に拡散す
るＳｎの量を低減することができる。これにより、金属
層中の金属とＳｎとにより合金が形成されることを抑制
し、金属層において破断が生じることを防止することが
できる。このようにして、突起電極の信頼性を向上する
ことができる。Further, since the high melting point solder covering the surface of the metal layer and adhered thereto has a smaller Sn content than the low melting point solder, the conventional low melting point solder is directly adhered to the metal layer. The amount of Sn diffused in the metal layer can be reduced as compared with the semiconductor element. This can suppress the formation of an alloy by the metal in the metal layer and Sn, and prevent the metal layer from breaking. In this way, the reliability of the protruding electrode can be improved.

【００５２】さらに、高融点はんだ上に低融点はんだが
形成されている構造を有する半導体素子では、高融点は
んだが溶融しないため、隣合う突起電極の短絡を防止す
ることができ、突起電極間の間隔を縮小することができ
る。Further, in the semiconductor element having a structure in which the low melting point solder is formed on the high melting point solder, the high melting point solder does not melt, so that it is possible to prevent a short circuit between the adjacent protruding electrodes, and to prevent a short circuit between the protruding electrodes. The spacing can be reduced.

【００５３】また、低融点はんだが高融点はんだの側面
も覆う構造を有する半導体素子では、半導体素子を実装
基板に接着する熱処理により、高融点はんだの上部と側
面を覆う低融点はんだが溶融するため、接着力がより強
固なものとなり、突起電極の信頼性を向上することがで
きる。In a semiconductor element having a structure in which the low melting point solder also covers the side surface of the high melting point solder, the low melting point solder covering the upper portion and the side surface of the high melting point solder melts due to the heat treatment for bonding the semiconductor element to the mounting substrate. As a result, the adhesive strength becomes stronger, and the reliability of the protruding electrode can be improved.

【００５４】さらに、高融点はんだと低融点はんだとの
界面に密着層が形成されている本発明による半導体素子
では、この密着層により高融点はんだと低融点はんだと
の間の密着性を向上させることができる。Further, in the semiconductor element according to the present invention in which the adhesion layer is formed at the interface between the high melting point solder and the low melting point solder, the adhesion layer improves the adhesion between the high melting point solder and the low melting point solder. be able to.

【００５５】また、本発明による半導体素子では、突起
電極が、金属層の表面を覆ってこれに接着されている高
融点金属と、この高融点金属の少なくとも上部を覆うよ
うに形成されている低融点はんだとにより構成され、こ
の高融点金属ははんだ溶融処理温度で溶融しないため、
前述と同様の理由により、実装時に突起電極が潰れるこ
とを防止し、また、金属層中へのＳｎの拡散を抑制する
ことができる。Further, in the semiconductor device according to the present invention, the bump electrode is formed so as to cover the surface of the metal layer and the high melting point metal adhered thereto and at least the upper portion of the high melting point metal. It is composed of a melting point solder, and since this high melting point metal does not melt at the solder melting processing temperature,
For the same reason as described above, it is possible to prevent the bump electrodes from being crushed during mounting, and to suppress the diffusion of Sn into the metal layer.

【００５６】また、電極パッド上の金属層が、電極パッ
ド上のＴｉ膜と、このＴｉ膜上のＮｉ膜と、このＮｉ膜
上のＰｄ膜とにより構成される本発明による半導体素子
では、Ｔｉ膜により電極パッドと突起電極との間の密着
性を向上させることができる。In the semiconductor device according to the present invention, the metal layer on the electrode pad is composed of the Ti film on the electrode pad, the Ni film on the Ti film, and the Pd film on the Ni film. The film can improve the adhesion between the electrode pad and the protruding electrode.

【００５７】また、Ｔｉ膜上にＮｉ膜が形成されている
場合には、Ｔｉ膜と突起電極との界面への酸素の侵入が
抑制されるため、Ｔｉ酸化膜の形成を防止することがで
きる。一方、Ｔｉ膜上にＮｉ以外の金属膜を形成してい
る場合には、この金属膜中の金属とはんだから拡散して
きたＳｎとにより合金膜が形成されるが、一般にこの合
金膜とＴｉ酸化膜とは密着性が悪い。このため、従来
は、この領域において突起電極が金属層から剥離する問
題が生じていた。これに対して、本発明による半導体素
子では、Ｔｉ酸化膜が形成されないため、このような剥
離を防止することができる。Further, when the Ni film is formed on the Ti film, the invasion of oxygen to the interface between the Ti film and the bump electrode is suppressed, so that the formation of the Ti oxide film can be prevented. . On the other hand, when a metal film other than Ni is formed on the Ti film, an alloy film is formed by the metal in the metal film and Sn diffused from the solder. Generally, the alloy film and the Ti oxide film are formed. Poor adhesion to the film. Therefore, conventionally, there has been a problem that the protruding electrode is separated from the metal layer in this region. On the other hand, in the semiconductor element according to the present invention, since the Ti oxide film is not formed, such peeling can be prevented.

【００５８】さらに、Ｎｉ膜上にＰｄ膜が形成されてい
るため、Ｎｉ膜の酸化を防止することができる。これに
より、突起電極とＮｉ膜との間に形成された酸化膜によ
り突起電極と電極パッドとの間の接続抵抗が増大するこ
とを防止することができる。Further, since the Pd film is formed on the Ni film, the Ni film can be prevented from being oxidized. As a result, it is possible to prevent the connection resistance between the protruding electrode and the electrode pad from increasing due to the oxide film formed between the protruding electrode and the Ni film.

【００５９】また、電極パッド上の金属層が、電極パッ
ド上のＴｉ膜と、このＴｉ膜上のＮｉ膜とにより構成さ
れる本発明による半導体素子では、前述のように突起電
極と電極パッドとの間の密着性を向上し、さらに、突起
電極が金属層から剥離することを防止することができ
る。このような構造の金属層を用いた場合には、Ｎｉ膜
上に例えば自然酸化膜が形成されるが、例えばメッキ法
を用いてＮｉ膜上に高融点金属膜または高融点はんだを
形成することにより、メッキ溶液中に含まれる酸により
この自然酸化膜を除去することができる。このため、金
属層をＴｉ膜とＮｉ膜とにより構成する本発明による半
導体素子においても、電極パッドと突起電極との間の接
続抵抗が増大することを防止することができる。Further, in the semiconductor element according to the present invention in which the metal layer on the electrode pad is composed of the Ti film on the electrode pad and the Ni film on the Ti film, the protruding electrode and the electrode pad are formed as described above. It is possible to improve the adhesion between the two and to prevent the protruding electrode from peeling from the metal layer. When a metal layer having such a structure is used, for example, a natural oxide film is formed on the Ni film. For example, a refractory metal film or a high melting point solder should be formed on the Ni film by using a plating method. As a result, the natural oxide film can be removed by the acid contained in the plating solution. Therefore, even in the semiconductor element according to the present invention in which the metal layer is composed of the Ti film and the Ni film, it is possible to prevent the connection resistance between the electrode pad and the protruding electrode from increasing.

【００６０】また、本発明による半導体装置は、突起電
極を具備する半導体素子と、この半導体素子が前記突起
電極を介して接続されている実装基板とを具備し、突起
電極が、高融点はんだとこの高融点はんだの少なくとも
上部を覆うように形成されている低融点はんだとにより
構成されているため、前述と同様の理由により、突起電
極が半導体素子から剥離することを防止することができ
る。このようにして、半導体素子が実装基板から剥離す
る不良の発生を抑制し、半導体装置の信頼性を向上させ
ることができる。Further, the semiconductor device according to the present invention comprises a semiconductor element having a protruding electrode and a mounting substrate to which the semiconductor element is connected via the protruding electrode, wherein the protruding electrode is a high melting point solder. Since the high-melting-point solder is composed of the low-melting-point solder formed so as to cover at least the upper portion thereof, the protruding electrode can be prevented from peeling off from the semiconductor element for the same reason as described above. In this way, it is possible to suppress the occurrence of defects in which the semiconductor element is peeled off from the mounting substrate, and improve the reliability of the semiconductor device.

【００６１】また、低融点はんだが高融点はんだの上部
に形成されている構造の突起電極と具備する半導体装置
では、低融点はんだが高融点はんだの周囲を覆っていな
いため、はんだ同志の短絡が生じにくく、パッド間隔の
より狭い半導体装置を実現することが可能となる。Further, in a semiconductor device having a projecting electrode having a structure in which the low melting point solder is formed on the upper portion of the high melting point solder, the low melting point solder does not cover the periphery of the high melting point solder. It is possible to realize a semiconductor device that is unlikely to occur and has a narrower pad interval.

【００６２】また、低融点はんだが高融点はんだの側面
も覆う構造の突起電極を有する半導体装置では、熱処理
により溶融された低融点はんだが、高融点はんだの上部
と側面を覆っているため、接着力がより強固なものとな
り、半導体装置の信頼性を向上することができる。Further, in a semiconductor device having a protruding electrode having a structure in which the low melting point solder also covers the side surface of the high melting point solder, the low melting point solder melted by the heat treatment covers the upper part and the side surface of the high melting point solder, and therefore the bonding is performed. The force becomes stronger, and the reliability of the semiconductor device can be improved.

【００６３】また、上記の半導体装置に対して、突起電
極が、はんだ溶融処理温度で溶融しない高融点金属とこ
の高融点金属のすくなくとも上部を覆うように形成され
ている低融点はんだとにより構成されている本発明によ
る半導体装置では、上述と同様の理由により、半導体素
子が実装基板から剥離する不良の発生を抑制し、半導体
装置の信頼性を向上させることができる。Further, in the above semiconductor device, the protruding electrode is composed of a high melting point metal that does not melt at the solder melting processing temperature and a low melting point solder formed so as to cover at least the upper portion of the high melting point metal. In the semiconductor device according to the present invention, for the same reason as described above, it is possible to suppress the occurrence of a defect in which the semiconductor element is separated from the mounting substrate, and improve the reliability of the semiconductor device.

【００６４】また、突起電極を覆うように前記半導体素
子と前記実装基板との間に樹脂が充填されている本発明
による半導体装置では、突起電極を樹脂により覆うこと
により、突起電極がパッドから剥離することを防止する
ことができるため、半導体装置の信頼性をさらに向上す
ることができる。Further, in the semiconductor device according to the present invention in which the resin is filled between the semiconductor element and the mounting substrate so as to cover the protruding electrode, the protruding electrode is peeled from the pad by covering the protruding electrode with the resin. Since this can be prevented, the reliability of the semiconductor device can be further improved.

【００６５】また、本発明による半導体素子の製造方法
では、金属層上に高融点金属膜と低融点はんだを形成し
た後に、フラックスを塗布して、熱処理により低融点は
んだを溶解するため、高融点金属の側面がフラックスに
より濡れることにより、溶解した低融点はんだが高融点
金属の側面に密着する。また、この熱処理温度が、高融
点金属の融点より低く低融点はんだの融点より高いた
め、高融点金属は溶解せずに残存する。このようにし
て、高融点金属をコア部とし、この高融点金属が低融点
はんだにより覆われているような構造の突起電極を形成
することができる。Further, in the method of manufacturing a semiconductor device according to the present invention, after the high melting point metal film and the low melting point solder are formed on the metal layer, a flux is applied and the low melting point solder is melted by heat treatment. When the side surface of the metal is wetted by the flux, the melted low melting point solder adheres to the side surface of the high melting point metal. Further, since the heat treatment temperature is lower than the melting point of the high melting point metal and higher than the melting point of the low melting point solder, the high melting point metal remains without being melted. In this way, it is possible to form a protruding electrode having a structure in which the high melting point metal is used as the core portion and the high melting point metal is covered with the low melting point solder.

【００６６】また、本発明による半導体素子の製造方法
では、金属層上に高融点はんだと低融点はんだを形成し
た後に、フラックスを塗布して、熱処理により低融点は
んだを溶解するため、上記の半導体素子の製造方法と同
様にして、高融点はんだをコア部とし、この高融点はん
だが低融点はんだにより覆われているような構造の突起
電極を形成することができる。In the method of manufacturing a semiconductor element according to the present invention, after the high melting point solder and the low melting point solder are formed on the metal layer, flux is applied and the low melting point solder is melted by heat treatment. Similar to the method of manufacturing an element, a protruding electrode having a structure in which a high melting point solder is used as a core portion and the high melting point solder is covered with the low melting point solder can be formed.

【００６７】また、上記の半導体素子の製造方法におい
て、金属層上に高融点はんだと低融点はんだを形成した
後に、フラックスを塗布せずに熱処理により前記低融点
はんだを溶解する場合には、高融点はんだの側面がフラ
ックスにより濡れないため、溶解した低融点はんだは高
融点はんだの側面に密着せず、高融点はんだ上において
溶解する。さらに、この熱処理の温度が、前記高融点は
んだの融点より低く前記低融点はんだの融点より高いた
め、高融点はんだを溶解させずに残存させることができ
る。このようにして、高融点はんだ上に低融点はんだが
形成されている構造の突起電極を形成することができ
る。In the method of manufacturing a semiconductor device described above, when the low melting point solder is melted by heat treatment without applying flux after forming the high melting point solder and the low melting point solder on the metal layer, Since the side surface of the melting point solder is not wet by the flux, the melted low melting point solder does not adhere to the side surface of the high melting point solder but melts on the high melting point solder. Further, since the temperature of this heat treatment is lower than the melting point of the high melting point solder and higher than the melting point of the low melting point solder, the high melting point solder can be left without being melted. In this way, the protruding electrode having a structure in which the low melting point solder is formed on the high melting point solder can be formed.

【００６８】さらに、上記３つの半導体素子の製造方法
では、電極パッド上に開口部を有するレジスト膜を金属
層上に形成し、この開口部に高融点金属または高融点は
んだと低融点はんだとを形成しているが、これに対し
て、開口部に高融点金属または高融点はんだを形成した
後にレジスト膜を除去し、この高融点金属または高融点
はんだをマスクとして金属層をエッチングした後に、こ
の高融点金属膜または高融点はんだ上に低融点はんだを
形成する本発明による半導体素子の製造方法では、金属
層をエッチングした後に低融点はんだを形成するため、
金属層のエッチングにより低融点はんだがエッチングさ
れることを防止することができる。このため、高融点金
属または高融点はんだに対して充分な量の低融点はんだ
を確保することができる。一般に、高融点金属または高
融点はんだは、低融点はんだに比べて硬質であるため、
突起電極に圧力が加わった時に、この圧力に起因するひ
ずみは低融点はんだ部分に集中する。このため、高融点
金属または高融点はんだに対して充分な量の低融点はん
だを形成することにより、このようなひずみを緩和し
て、突起電極の強度を強化し、信頼性を向上することが
できる。Further, in the above three semiconductor element manufacturing methods, a resist film having an opening on the electrode pad is formed on the metal layer, and a high melting point metal or a high melting point solder and a low melting point solder are formed in the opening. In contrast to this, after forming the refractory metal or the refractory solder in the opening, the resist film is removed, and after the refractory metal or the refractory solder is used as a mask to etch the metal layer, the In the method for manufacturing a semiconductor element according to the present invention for forming a low melting point solder on a high melting point metal film or a high melting point solder, in order to form the low melting point solder after etching the metal layer,
It is possible to prevent the low melting point solder from being etched by the etching of the metal layer. Therefore, it is possible to secure a sufficient amount of the low melting point solder for the high melting point metal or the high melting point solder. Generally, high melting point metal or high melting point solder is harder than low melting point solder,
When pressure is applied to the bump electrodes, the strain caused by this pressure is concentrated on the low melting point solder portion. Therefore, by forming a sufficient amount of low-melting-point solder with respect to the high-melting-point metal or high-melting-point solder, such strain can be relaxed, the strength of the protruding electrode can be strengthened, and the reliability can be improved. it can.

【００６９】また、本発明による半導体素子の製造方法
では、金属層上に第１のレジスト膜を形成し、この第１
のレジスト膜をマスクとして金属層を途中までエッチン
グした後に、高融点金属と低融点はんだとを形成し、さ
らに低融点はんだおよび高融点金属をマスクに残存する
前記金属層をエッチングするため、低融点はんだおよび
高融点金属をマスクにエッチングされる金属層のエッチ
ング量を低減することができる。このため、金属層のエ
ッチングによりエッチングされる低融点はんだおよび高
融点金属のエッチング量を低減することができる。この
ようにして、突起電極の強度を強化することができる。In the method of manufacturing a semiconductor device according to the present invention, the first resist film is formed on the metal layer, and the first resist film is formed.
After etching the metal layer halfway using the resist film as a mask, a high melting point metal and a low melting point solder are formed, and the low melting point solder and the high melting point metal are used to etch the metal layer remaining in the mask, It is possible to reduce the etching amount of the metal layer that is etched by using the solder and the refractory metal as a mask. Therefore, the etching amount of the low melting point solder and the high melting point metal which are etched by etching the metal layer can be reduced. In this way, the strength of the protruding electrode can be enhanced.

【００７０】さらに、本発明による半導体装置の製造方
法では、上記のようにして形成された半導体装置を前記
突起電極を介して実装基板に接続する際に、低融点はん
だと実装基板上の金属パッドとを接触させて、半導体素
子と実装基板とを加圧すると同時に熱処理を行い低融点
はんだを溶融することにより半導体素子を実装基板上に
接着し、この熱処理の温度が、高融点金属または高融点
はんだの融点より低いため、実装する時の熱処理により
高融点金属または高融点はんだが溶解することを防止す
ることができる。このため、この加熱時に印加される圧
力に対して、高融点金属または高融点はんだが支えとな
り、突起電極が潰れることを防止することができる。こ
のようにして、突起電極間の短絡を防止し、半導体装置
の信頼性を向上することができる。Further, in the method of manufacturing a semiconductor device according to the present invention, when the semiconductor device formed as described above is connected to the mounting substrate via the protruding electrodes, the low melting point solder and the metal pad on the mounting substrate are used. The semiconductor element is bonded to the mounting substrate by melting the low melting point solder by simultaneously heating the semiconductor element and the mounting substrate by applying pressure to the semiconductor element and the mounting substrate. Since it is lower than the melting point of the solder, it is possible to prevent the high melting point metal or the high melting point solder from being melted by the heat treatment during mounting. Therefore, the high melting point metal or the high melting point solder serves as a support against the pressure applied at the time of heating, and it is possible to prevent the protruding electrodes from being crushed. In this way, it is possible to prevent a short circuit between the protruding electrodes and improve the reliability of the semiconductor device.

【００７１】[0071]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００７２】図１は、本発明の第１の実施の形態による
半導体素子の構造を示す断面図である。従来と同様に、
例えばトランジスタ等が形成されている半導体基板１上
に、例えばＡｌ等の電極パッド２と、この電極パッド２
上に開口部を有する絶縁膜３とが形成されている。ま
た、電極パッド２上には、開口部を介して電極パッドと
接触するように、例えばＴｉ膜４、Ｎｉ膜５、パラジュ
ーム（Ｐｄ）膜６より構成されるバリアメタル７が形成
されている。FIG. 1 is a sectional view showing the structure of a semiconductor device according to the first embodiment of the present invention. As before,
For example, on a semiconductor substrate 1 on which transistors and the like are formed, an electrode pad 2 made of, for example, Al and the electrode pad 2
An insulating film 3 having an opening is formed thereover. A barrier metal 7 made of, for example, a Ti film 4, a Ni film 5, and a palladium (Pd) film 6 is formed on the electrode pad 2 so as to come into contact with the electrode pad through the opening.

【００７３】さらに、バリアメタル７上にはんだバンプ
８が形成されているが、このはんだバンプ８が均一な材
料により構成されていた従来の構造と異なり、本実施の
形態では、高融点はんだ９および低融点はんだ１０´に
より構成されている。また、この高融点はんだ９は溶融
しておらず、低融点はんだ１０´は一度溶融した後に凝
固したものである。さらに、低融点はんだ１０´は高融
点はんだ９を覆うように形成されている。Further, although the solder bumps 8 are formed on the barrier metal 7, unlike the conventional structure in which the solder bumps 8 are made of a uniform material, in the present embodiment, the high melting point solder 9 and It is composed of low melting point solder 10 '. Further, the high melting point solder 9 is not melted, and the low melting point solder 10 'is melted once and then solidified. Further, the low melting point solder 10 ′ is formed so as to cover the high melting point solder 9.

【００７４】次に、上記のような半導体素子を製造する
方法について説明する。図２および図３は、本発明の第
１の実施の形態による半導体素子の製造方法を示す断面
図である。Next, a method for manufacturing the above semiconductor device will be described. 2 and 3 are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention.

【００７５】まず、例えばトランジスタ等が形成されて
いる半導体基板１上に例えばＡｌにより電極パッド２を
形成し、さらに、この電極パッド２上に開口部を有する
絶縁膜３を形成する（図２の（ａ））。ここで、この半
導体基板１は例えば６インチの直径と６μｍの厚さを有
する。また、電極パッド２は、例えば１００μｍ角の大
きさを有し、２００μｍのピッチで、例えば１０ｍｍ角
の大きさを有する半導体チップの周辺部に形成されてい
る。First, an electrode pad 2 is formed of, for example, Al on a semiconductor substrate 1 on which a transistor or the like is formed, and an insulating film 3 having an opening is formed on the electrode pad 2 (see FIG. 2). (A)). Here, the semiconductor substrate 1 has, for example, a diameter of 6 inches and a thickness of 6 μm. The electrode pads 2 have a size of, for example, 100 μm square, and are formed at a pitch of 200 μm in the peripheral portion of a semiconductor chip having a size of, for example, 10 mm square.

【００７６】次に、電極パッド２および絶縁膜３上に、
例えば膜厚０．０３〜０．３μｍ程度のＴｉ膜４、例え
ば膜厚０．１〜１．０μｍ程度のＮｉ膜５、例えば膜厚
０．５μｍ以下のＰｄ膜６を、例えばスパッタ法または
電子ビーム蒸着法等を用いて順次堆積し、バリアメタル
７を形成する（図２の（ｂ））。Next, on the electrode pad 2 and the insulating film 3,
For example, a Ti film 4 having a film thickness of about 0.03 to 0.3 μm, a Ni film 5 having a film thickness of about 0.1 to 1.0 μm, a Pd film 6 having a film thickness of 0.5 μm or less, for example, is formed by a sputtering method or an electron. Barrier metal 7 is formed by sequentially depositing using a beam evaporation method or the like (FIG. 2B).

【００７７】次に、バリアメタル７上に例えば膜厚５０
μｍ程度のレジスト膜１１を塗布し、例えばフォトリソ
グラフィー法を用いて、電極パッド２と同等の大きさを
有する、例えば１００μｍ角程度の開口部を、電極パッ
ド２と重なるように形成する（図２の（ｃ））。Next, for example, a film thickness of 50 is formed on the barrier metal 7.
A resist film 11 of about μm is applied, and an opening of, for example, about 100 μm square, which has the same size as the electrode pad 2, is formed by using, for example, a photolithography method so as to overlap with the electrode pad 2 (FIG. 2). (C)).

【００７８】次に、この開口部に、例えばＳｎを５％、
Ｐｄを９５％含有する高融点はんだ９を例えば２０μｍ
程度の厚さでメッキし、続けて、例えばＳｎを６３％、
Ｐｄを３７％含有する低融点はんだ１０を例えば３０μ
ｍ程度の厚さでメッキする。この後、アセトンまたは剥
離液等の有機溶媒を用いてレジスト膜１１を除去し、図
３の（ａ）に示すようなはんだ金属が形成される。Next, for example, 5% Sn is added to this opening,
High melting point solder 9 containing 95% of Pd, for example, 20 μm
Plating with a thickness of about 60%, and then, for example, 63% Sn,
The low melting point solder 10 containing 37% Pd is, for example, 30 μm.
Plate with a thickness of about m. After that, the resist film 11 is removed using an organic solvent such as acetone or a stripping solution, and a solder metal as shown in FIG. 3A is formed.

【００７９】ここで、高融点はんだ９のメッキは、例え
ばＳｎを１ｇ／Ｌと、Ｐｂを１９ｇ／Ｌと、アルカンス
ルホン酸を１００ｇ／Ｌと、界面活性剤を主成分とする
添加剤とを含有する溶液中に、レジスト膜１１がパター
ニングされている半導体基板１を浸し、例えば浴温度２
５℃で、バリアメタル７を陽極とし、例えばＳｎを５％
とＰｄを９５％含有するはんだ板を陰極として、例えば
電流密度１Ａ／ｃｍ2の条件下で、緩やかに攪拌しなが
ら行う。また、低融点はんだ１０のメッキは、例えばＳ
ｎを１２ｇ／Ｌと、Ｐｂを８ｇ／Ｌと、アルカンスルホ
ン酸を１００ｇ／Ｌと、界面活性剤を主成分とする添加
剤とを含有する溶液中に、半導体基板１を浸し、例えば
浴温度２５℃で、バリアメタル７を陽極とし、例えばＳ
ｎを６３％とＰｄを３７％含有するはんだ板を陰極とし
て、例えば電流密度１Ａ／ｃｍ2の条件下で、緩やかに
攪拌しながら行う。Here, the high melting point solder 9 is plated with, for example, Sn of 1 g / L, Pb of 19 g / L, alkanesulfonic acid of 100 g / L, and an additive containing a surfactant as a main component. The semiconductor substrate 1 on which the resist film 11 is patterned is dipped in a solution containing the solution, and the bath temperature 2
At 5 ° C, the barrier metal 7 is used as an anode, and Sn is 5%, for example.
Using a solder plate containing 95% of Pd and 95% of Pd as a cathode, for example, under conditions of a current density of 1 A / cm 2 while gently stirring. Further, the plating of the low melting point solder 10 is performed by, for example, S
The semiconductor substrate 1 is dipped in a solution containing 12 g / L of n, 8 g / L of Pb, 100 g / L of alkane sulfonic acid, and an additive containing a surfactant as a main component, and the bath temperature is adjusted, for example. At 25 ° C., the barrier metal 7 is used as an anode and, for example, S
A solder plate containing n of 63% and Pd of 37% is used as a cathode, for example, under a current density of 1 A / cm 2 with gentle stirring.

【００８０】この後、高融点はんだ９および低融点はん
だ１０をマスクとして、その周囲に露出しているバリア
メタル７をエッチングして除去する（図３の（ｂ））。
なお、このバリアメタル７のエッチングにおいて、Ｐｄ
膜６とＮｉ膜５とのエッチングには例えば王水系のエッ
チング液を、Ｔｉ膜４のエッチングには例えばエチレン
ジアミン四酢酸系のエッチング液を用いることができ
る。After that, the barrier metal 7 exposed around the high melting point solder 9 and the low melting point solder 10 is used as a mask to remove the barrier metal 7 (FIG. 3B).
In the etching of the barrier metal 7, Pd
For etching the film 6 and the Ni film 5, for example, an aqua regia-based etching solution can be used, and for etching the Ti film 4, for example, an ethylenediaminetetraacetic acid-based etching solution can be used.

【００８１】次に、例えばロジン系フラックスを塗布
し、例えば温度２３０℃の窒素雰囲気中で３０秒間の熱
処理を行う。ここで、ＳｎとＰｂとが前述のような成分
比を有する高融点はんだ９の融点は例えば３３０℃であ
り、低融点はんだ１０の融点は例えば１８３℃であるた
め、この熱処理により低融点はんだ１０のみが溶融す
る。また、ロジン系フラックスにより、高融点はんだ９
の側面が濡れ性を有するため、高融点はんだ９を覆うよ
うに低融点はんだ１０がリフローされて、２重構造のは
んだバンプ８が形成される。Next, for example, a rosin-based flux is applied, and heat treatment is performed for 30 seconds in a nitrogen atmosphere at a temperature of 230 ° C., for example. Here, since the melting point of the high melting point solder 9 in which Sn and Pb have the above-described component ratio is, for example, 330 ° C., and the melting point of the low melting point solder 10 is, for example, 183 ° C., this heat treatment results in the low melting point solder 10 Only melts. In addition, high melting point solder 9
Since the side surfaces of the low melting point solder 10 have wettability, the low melting point solder 10 is reflowed so as to cover the high melting point solder 9, and the solder bumps 8 having a double structure are formed.

【００８２】さらに、このようなはんだバンプ８が形成
された半導体基板１を例えば１０ｍｍ角に切断して、半
導体素子が完成する（図４）。Further, the semiconductor substrate 1 having such solder bumps 8 formed thereon is cut into, for example, a 10 mm square to complete a semiconductor element (FIG. 4).

【００８３】次に、上記のようにして完成された半導体
素子を実装基板上に実装する方法について、図５を用い
て説明する。Next, a method of mounting the semiconductor element completed as described above on the mounting board will be described with reference to FIG.

【００８４】実装基板１２上には、例えばＣｕまたはＮ
ｉ等により、金属パッド１３が形成されている。ここ
で、例えばハーフミラーを用いた位置合わせ装置を用い
て、この金属パッド１３と半導体素子上のはんだバンプ
８との間の位置合わせを行い、接触させる。On the mounting substrate 12, for example, Cu or N
The metal pad 13 is formed of i or the like. Here, for example, using a positioning device using a half mirror, the metal pad 13 and the solder bump 8 on the semiconductor element are positioned and brought into contact with each other.

【００８５】次に、この半導体素子と実装基板１２とを
仮止めして、例えば温度２３０℃の窒素雰囲気が充填さ
れたリフロー炉中を、通過させる。これにより、低融点
はんだ１０を溶融させて、半導体素子上の電極パッド２
と実装基板１２上の金属パッド１３とを電気的に接続
し、図５に示すような半導体装置が完成する。この時、
高融点はんだ９は溶融されずに支えとなる。Next, the semiconductor element and the mounting substrate 12 are temporarily fixed and passed through a reflow furnace filled with a nitrogen atmosphere at a temperature of 230 ° C., for example. As a result, the low melting point solder 10 is melted and the electrode pad 2 on the semiconductor element is melted.
And the metal pad 13 on the mounting substrate 12 are electrically connected to complete a semiconductor device as shown in FIG. This time,
The high melting point solder 9 is not melted but serves as a support.

【００８６】また、図６に示すように、実装基板１２上
に実装された半導体素子の周囲、および半導体素子と実
装基板１２との間に、例えばシリコン樹脂等の樹脂１４
を充填し、硬化させて半導体装置を完成させることも可
能である。ここで、シリコン樹脂以外に、エポキシ樹脂
またはアクリル樹脂等を使用することもできる。Further, as shown in FIG. 6, a resin 14 such as a silicon resin is provided around the semiconductor element mounted on the mounting board 12 and between the semiconductor element and the mounting board 12.
It is also possible to complete the semiconductor device by filling and curing. Here, an epoxy resin, an acrylic resin, or the like can be used instead of the silicone resin.

【００８７】このように、本実施の形態による半導体素
子は、バリアメタル７上に形成された高融点はんだ９
と、この高融点はんだ９を取り囲むように形成されてい
る低融点はんだ１０とにより、はんだバンプ８が構成さ
れていることが特徴である。また、本実施の形態による
半導体装置では、上記の半導体素子と、この半導体素子
が実装された実装基板１２とにより構成されていること
が特徴である。さらに、本実施の形態による半導体装置
の製造方法では、上記の半導体素子上に形成されている
はんだバンプ８と実装基板１２上の金属パッド１３とを
位置合わせした後に、高融点はんだ９が溶融せずに、低
融点はんだ１０のみが溶融する温度でリフローを行うこ
とにより、半導体素子を実装基板上に実装することが特
徴である。As described above, the semiconductor element according to the present embodiment has the high melting point solder 9 formed on the barrier metal 7.
And the low melting point solder 10 formed so as to surround the high melting point solder 9 is characterized in that the solder bump 8 is formed. Further, the semiconductor device according to the present embodiment is characterized in that it is configured by the above semiconductor element and the mounting substrate 12 on which the semiconductor element is mounted. Further, in the method of manufacturing the semiconductor device according to the present embodiment, after the solder bumps 8 formed on the semiconductor element and the metal pads 13 on the mounting substrate 12 are aligned, the high melting point solder 9 melts. Instead, the semiconductor element is mounted on the mounting substrate by performing reflow at a temperature at which only the low melting point solder 10 melts.

【００８８】このようにすることにより、実装時のリフ
ロー温度では高融点はんだ９が溶融されないため、支え
となる。例えば低融点はんだのみによりはんだバンプを
構成していた従来の半導体装置では、仮止めによる加圧
に起因して、はんだバンプ８が潰れて、隣合うバンプ同
志が短絡する可能性があったが、本実施の形態では、こ
のような短絡の問題を防止することができる。By doing so, the high melting point solder 9 is not melted at the reflow temperature during mounting, which serves as a support. For example, in the conventional semiconductor device in which the solder bumps are composed of only low melting point solder, there is a possibility that the solder bumps 8 are crushed due to the pressure applied by the temporary fixing, and the adjacent bumps are short-circuited. In the present embodiment, such a short circuit problem can be prevented.

【００８９】また、本実施の形態では、バリアメタル７
上に高融点はんだ９が接触するように、はんだバンプ８
が構成されている。ここで、高融点はんだ９はＳｎの含
有量が少ないため、Ｓｎの含有量の多い低融点はんだ１
０がバリアメタル７に接触している従来に比べて、バリ
アメタル７中にＳｎが拡散することを抑制することがで
きる。In the present embodiment, the barrier metal 7
Solder bumps 8 so that the high melting point solder 9 comes in contact therewith
Is configured. Here, since the high melting point solder 9 has a low Sn content, the low melting point solder 1 having a high Sn content 1
It is possible to suppress the diffusion of Sn into the barrier metal 7 as compared with the conventional case where 0 is in contact with the barrier metal 7.

【００９０】また、本実施の形態では、バリアメタル７
を、Ｔｉ膜４とＮｉ膜５とＰｄ膜６とにより構成してい
る。これらの膜は、それぞれ以下のような効果を有し、
また、その膜厚は以下のようにすることが望ましい。Further, in the present embodiment, the barrier metal 7
Is composed of a Ti film 4, a Ni film 5 and a Pd film 6. Each of these films has the following effects,
The film thickness is preferably as follows.

【００９１】まず、Ｔｉ膜４はＡｌとの密着性がよいた
め、例えばＡｌにより形成されている電極パッド２上に
Ｔｉ膜４を形成することにより、バリアメタル７と電極
パッド２との密着性を向上することができる。First, since the Ti film 4 has good adhesion to Al, the adhesion between the barrier metal 7 and the electrode pad 2 can be improved by forming the Ti film 4 on the electrode pad 2 formed of Al, for example. Can be improved.

【００９２】ここで、このＴｉ膜４の膜厚は、例えば
０．０３〜０．３μｍ程度とすることが望ましい。膜厚
が０．０３μｍ未満の場合には、電極パッド２との間に
十分な密着性を確保することが困難である。また、膜厚
が０．３μｍ以上の場合には、電極パッド２と金属パッ
ド１３との間の接続抵抗が増大する可能性がある。この
ため、Ｔｉ膜４の膜厚を上記の範囲内とすることによ
り、抵抗を増大させることなく、電極パッド２との密着
性を向上することができる。Here, it is desirable that the film thickness of the Ti film 4 is, for example, about 0.03 to 0.3 μm. When the film thickness is less than 0.03 μm, it is difficult to secure sufficient adhesion with the electrode pad 2. If the film thickness is 0.3 μm or more, the connection resistance between the electrode pad 2 and the metal pad 13 may increase. Therefore, by setting the thickness of the Ti film 4 within the above range, the adhesion with the electrode pad 2 can be improved without increasing the resistance.

【００９３】また、Ｎｉ膜５は、例えばＣｕの比べてＳ
ｎの拡散係数が小さいため、バリアメタル７の上部領域
にＮｉ膜５を形成することにより、はんだバンプ８から
バリアメタル７中へＳｎが拡散することを抑制すること
ができる。Further, the Ni film 5 has a S content higher than that of Cu, for example.
Since the diffusion coefficient of n is small, it is possible to suppress the diffusion of Sn from the solder bump 8 into the barrier metal 7 by forming the Ni film 5 in the upper region of the barrier metal 7.

【００９４】さらに、例えばＴｉ膜上にＣｕ膜が積層さ
れている構造のバリアメタル７を使用する従来の半導体
素子では、ＳｎがＣｕ膜中を拡散し、Ｃｕ膜がＳｎＣｕ
等の合金膜に変化する。この時に、Ｔｉ膜とＳｎＣｕ膜
との界面に酸素が混入しやすいため、この界面領域にＴ
ｉ酸化膜が形成される。このような、ＳｎＣｕ膜とＴｉ
酸化膜との密着性は悪いため、この部分においてはんだ
バンプ８がバリアメタル７から剥離し、はんだバンプ８
を押し倒すような圧力に対する耐性、いわゆるバンプシ
ェア強度を低下させるという問題があった。これに対し
て、Ｎｉ膜５とＴｉ膜４との界面には酸素が侵入しにく
いため、本発明のバリアメタル構造では、Ｔｉ膜４上に
Ｎｉ膜５を形成することにより、Ｔｉ酸化膜の形成を抑
制することができる。このようにして、はんだバンプ８
がバリアメタル７から剥離することを防止し、バンプシ
ェア強度を向上することができる。Further, in the conventional semiconductor element using the barrier metal 7 having a structure in which the Cu film is laminated on the Ti film, for example, Sn diffuses in the Cu film and the Cu film becomes SnCu.
And other alloy films. At this time, since oxygen easily mixes into the interface between the Ti film and the SnCu film, the T
An i-oxide film is formed. Such SnCu film and Ti
Since the adhesion with the oxide film is poor, the solder bumps 8 are separated from the barrier metal 7 at this portion, and the solder bumps 8
There is a problem in that the resistance to the pressure that pushes down the so-called bump share strength is reduced. On the other hand, since oxygen hardly penetrates into the interface between the Ni film 5 and the Ti film 4, in the barrier metal structure of the present invention, by forming the Ni film 5 on the Ti film 4, the Ti oxide film Formation can be suppressed. In this way, the solder bump 8
Can be prevented from peeling off from the barrier metal 7, and the bump shear strength can be improved.

【００９５】ここで、Ｎｉ膜５の膜厚は、例えば０．１
〜１．０μｍとすることが望ましい。膜厚が０．１μｍ
未満の場合には、高融点はんだ９との濡れ性が悪化する
可能性がある。本実施の形態では、Ｎｉ膜５の上にＰｄ
膜６が形成されているが、このＰｄ膜６は、例えば高融
点はんだ９をメッキする間にはんだ溶液中にほとんど溶
解する。このため、最終的にはＮｉ膜５上に例えば高融
点はんだ９が接触する構造となる。この時に、Ｎｉ膜５
の膜厚を０．１μｍ以上とすることにより、はんだ９と
の濡れ性を確保して、はんだバンプ８とバリアメタル７
との密着性を向上することができる。Here, the film thickness of the Ni film 5 is, for example, 0.1.
It is desirable that the thickness be 1.0 μm. Thickness is 0.1 μm
If it is less than the range, the wettability with the high melting point solder 9 may deteriorate. In this embodiment, Pd is formed on the Ni film 5.
Although the film 6 is formed, the Pd film 6 is almost dissolved in the solder solution while the high melting point solder 9 is plated, for example. For this reason, finally, for example, the high melting point solder 9 comes into contact with the Ni film 5. At this time, the Ni film 5
The thickness of 0.1 μm or more ensures the wettability with the solder 9, and the solder bump 8 and the barrier metal 7
The adhesiveness with can be improved.

【００９６】また、膜厚が１．０μｍ以上では、バリア
メタル７の破断が生じる可能性がある。すなわち、本発
明のように、バリアメタル７中の上層領域にＮｉ膜５を
形成する場合には、はんだバンプ８中のＳｎがＮｉ膜５
中に拡散し、Ｎｉ膜５はほとんどＮｉＳｎ合金膜に変化
する。この時に、Ｎｉ膜５の膜厚が厚いと、この合金膜
の膜厚も厚くなり、この部分で破断しやすくなる。この
ため、Ｎｉ膜５の膜厚を１．０μｍ以下とすることによ
り、バリアメタル７の破断を防止することができ、バン
プシェア強度を向上することができる。If the film thickness is 1.0 μm or more, the barrier metal 7 may be broken. That is, when the Ni film 5 is formed in the upper layer region of the barrier metal 7 as in the present invention, Sn in the solder bumps 8 is replaced by the Ni film 5.
The Ni film 5 is almost diffused into the NiSn alloy film. At this time, if the film thickness of the Ni film 5 is large, the film thickness of this alloy film is also large, and the portion is likely to be broken. Therefore, by setting the thickness of the Ni film 5 to 1.0 μm or less, breakage of the barrier metal 7 can be prevented, and the bump shear strength can be improved.

【００９７】また、Ｐｄ膜６は、Ｎｉ膜５の表面が酸化
されることを防止する。Ｎｉ膜５の表面に例えば自然酸
化膜が形成された場合には、高融点はんだ９とＮｉ膜５
との間に存在する自然酸化膜に起因して、はんだバンプ
８とバリアメタル７との間の接続抵抗が増大する可能性
がある。これに対して、本実施の形態のようにＮｉ膜５
上にＰｄ膜６を形成することにより、Ｎｉ膜５の表面に
例えば自然酸化膜が形成されることを防止し、接続抵抗
が増大することを防止することができる。The Pd film 6 prevents the surface of the Ni film 5 from being oxidized. For example, when a natural oxide film is formed on the surface of the Ni film 5, the high melting point solder 9 and the Ni film 5
There is a possibility that the connection resistance between the solder bumps 8 and the barrier metal 7 will increase due to the natural oxide film existing between them. On the other hand, as in the present embodiment, the Ni film 5
By forming the Pd film 6 on the Ni film 5, for example, a natural oxide film can be prevented from being formed on the surface of the Ni film 5, and the connection resistance can be prevented from increasing.

【００９８】ここで、Ｐｄ膜６の膜厚は、例えば０．５
μｍ以下であることが望ましい。Ｐｄ膜６のエッチング
には、前述のように一般に王水系のエッチング液を用い
るが、このエッチング液により、はんだ金属９および１
０もエッチングされる。一般に、はんだ金属９および１
０とＰｄ膜６との間のエッチング選択比を大きくするこ
とは困難である。このため、Ｐｄ膜の膜厚を例えば０．
５μｍ以下とすることにより、Ｐｄ膜６のエッチング時
間を短縮し、はんだがエッチングされることを防止する
ことができる。Here, the film thickness of the Pd film 6 is, for example, 0.5.
It is desirable that it is not more than μm. As described above, an aqua regia-based etching solution is generally used for etching the Pd film 6, and the solder metals 9 and 1 are used by this etching solution.
0 is also etched. Generally, solder metals 9 and 1
It is difficult to increase the etching selection ratio between 0 and the Pd film 6. Therefore, the film thickness of the Pd film is, for example, 0.
By setting the thickness to 5 μm or less, the etching time of the Pd film 6 can be shortened and the solder can be prevented from being etched.

【００９９】また、同様の理由により、バリアメタル７
を構成する各金属膜の膜厚をそれぞれ１μｍ以下とする
ことにより、バリアメタル７のエッチング時にはんだ金
属９および１０がエッチングされることを防止すること
ができる。For the same reason, the barrier metal 7
By setting the film thickness of each of the metal films constituting the above to 1 μm or less, it is possible to prevent the solder metals 9 and 10 from being etched when the barrier metal 7 is etched.

【０１００】さらに、バリアメタル７を構成する各金属
膜の膜厚をそれぞれ１μｍ以下とすることにより、例え
ばスパッタ法等の薄膜形成工程を用いて、バリアメタル
７を簡単に形成することができる。Further, by setting the film thickness of each metal film constituting the barrier metal 7 to 1 μm or less, the barrier metal 7 can be easily formed by using a thin film forming process such as a sputtering method.

【０１０１】さらに、図６に示すように、半導体素子と
実装基板１２との間を樹脂１４により充填している場合
には、例えばはんだバンプ８を腐食する汚染物質からは
んだバンプ８を保護することができるため、信頼性を向
上させることができる。Further, as shown in FIG. 6, when the space between the semiconductor element and the mounting substrate 12 is filled with resin 14, the solder bumps 8 should be protected from contaminants that corrode the solder bumps 8, for example. Therefore, the reliability can be improved.

【０１０２】さらに、これらの効果について試験結果を
用いて説明する。Further, these effects will be described using test results.

【０１０３】上述の工程に従って製造された、図５に示
すような半導体装置を用いて、温度サイクル試験を行う
ことにより、半導体装置の信頼性を調べた結果、３００
０サイクル後においても、電極パッド２と金属パッド１
３との間の接続箇所に破断は全く発見されないことがわ
かった。ここで、半導体装置は、２００個のはんだバン
プ８が形成されている１０ｍｍ角の半導体素子を窒化ア
ルミニウム基板上に実装することにより形成されてい
る。また、温度サイクル試験は、３０分間温度を−６５
℃に保持した後に、５分間温度を２５℃に保持し、さら
に３０分間温度を１５０℃に保持する工程を１サイクル
として、このサイクルを繰り返すことにより、行われ
る。As a result of investigating the reliability of the semiconductor device by performing a temperature cycle test using the semiconductor device as shown in FIG. 5 manufactured according to the above-mentioned process, 300
Electrode pad 2 and metal pad 1 even after 0 cycle
It was found that no breaks were found at the connection between 3 and. Here, the semiconductor device is formed by mounting a 10 mm square semiconductor element on which 200 solder bumps 8 are formed on an aluminum nitride substrate. In addition, the temperature cycle test was conducted at a temperature of -65 for 30 minutes.
After the temperature is kept at 0 ° C., the temperature is kept at 25 ° C. for 5 minutes, and the temperature is kept at 150 ° C. for 30 minutes, and the cycle is repeated.

【０１０４】また、図６に示すように、半導体素子と実
装基板１２の間がシリコン樹脂により充填されている半
導体装置を用いて、前述と同様の温度サイクル試験を行
った場合には、５０００サイクル経過後にも破断が発見
されない。この構造では、半導体素子と実装基板１２の
間が樹脂系の接着剤により充填されているため、金属バ
ンプのみによる接合よりも、さらに信頼性を向上させる
ことができる。Also, as shown in FIG. 6, when a temperature cycle test similar to that described above is performed using a semiconductor device in which the space between the semiconductor element and the mounting substrate 12 is filled with silicon resin, 5000 cycles are obtained. No rupture is found after the passage. In this structure, since the space between the semiconductor element and the mounting substrate 12 is filled with the resin-based adhesive, it is possible to further improve the reliability as compared with the bonding using only the metal bumps.

【０１０５】また、金属バンプの強度は５０ｇ／個が達
成されており、使用上全く問題がない。Moreover, the strength of the metal bumps has reached 50 g / piece, and there is no problem in use.

【０１０６】さらに、前述の温度サイクル試験により、
バンプの剥離、バンプの強度の劣化、バンプ間の短絡等
は全く発生しない。Further, according to the above-mentioned temperature cycle test,
Peeling of the bumps, deterioration of the strength of the bumps, short circuit between the bumps, etc. does not occur at all.

【０１０７】また、金属バンプが形成されている半導体
基板１を温度１５０℃で保存した場合に、低融点はんだ
のみを用いた従来の半導体素子では、はんだ中における
Ｓｎの含有量が多いため、Ｓｎがバリアメタル中へ拡散
し、１０００時間程度経過した後にバンプシェアの強度
の劣化が発生する。しかし、本実施の形態による半導体
素子では、バリアメタル上にＳｎの含有量が少ない高融
点はんだを用いているため、バリアメタル中へのＳｎの
拡散を抑制することができ、５０００時間経過した後に
も、バンプシェアの強度の劣化は発生せず、初期の強度
と同様の強度を維持することができる。Further, when the semiconductor substrate 1 on which the metal bumps are formed is stored at a temperature of 150 ° C., in the conventional semiconductor element using only the low melting point solder, the Sn content in the solder is large. Diffuses into the barrier metal, and the strength of the bump share deteriorates after about 1000 hours. However, in the semiconductor device according to the present embodiment, since the high melting point solder having a small Sn content is used on the barrier metal, the diffusion of Sn into the barrier metal can be suppressed, and after 5000 hours have elapsed. However, the strength of the bump shear does not deteriorate, and the strength similar to the initial strength can be maintained.

【０１０８】次に、第２の実施の形態について図面を用
いて説明する。図７は本発明の第２の実施の形態による
半導体素子の構造を示す断面図である。Next, a second embodiment will be described with reference to the drawings. FIG. 7 is a sectional view showing the structure of a semiconductor device according to the second embodiment of the present invention.

【０１０９】本実施の形態による半導体素子は、前述の
第１の実施の形態と同様に、半導体基板１と、この半導
体基板１上に形成されている電極パッド２と、この電極
パッド２上に形成された、例えばＴｉ膜４とＮｉ膜５と
Ｐｄ膜６とにより構成されるバリアメタル７と、バリア
メタル７上に形成されたはんだバンプ８とにより構成さ
れている。また、このはんだバンプ８は、高融点はんだ
９と、この高融点はんだ９を取り囲むように形成されて
いる低融点はんだ１０´により構成されている。The semiconductor element according to the present embodiment is similar to the above-described first embodiment in that the semiconductor substrate 1, the electrode pad 2 formed on the semiconductor substrate 1, and the electrode pad 2 formed on the electrode pad 2 are formed on the semiconductor substrate 1. The formed barrier metal 7 is composed of, for example, the Ti film 4, the Ni film 5, and the Pd film 6, and the solder bumps 8 formed on the barrier metal 7. The solder bump 8 is composed of a high melting point solder 9 and a low melting point solder 10 ′ formed so as to surround the high melting point solder 9.

【０１１０】さらに本実施の形態では、前述の第１の実
施の形態と異なり、高融点はんだ９と低融点はんだ１０
´との間の界面に、密着層１５が形成されている。この
密着層の厚さは、例えば０．１〜２μｍとし、その組成
は高融点はんだ９と低融点はんだ１０´との間の組成と
する。Further, in this embodiment, unlike the first embodiment, the high melting point solder 9 and the low melting point solder 10 are provided.
An adhesion layer 15 is formed at the interface between the adhesive layer 15 and The adhesion layer has a thickness of, for example, 0.1 to 2 μm, and its composition is between the high melting point solder 9 and the low melting point solder 10 ′.

【０１１１】次に、このような半導体素子を製造する方
法について、説明する。Next, a method of manufacturing such a semiconductor device will be described.

【０１１２】本実施の形態による半導体素子の製造方法
では、低融点はんだ１０を溶解するときのリフロー温度
が前述の第１の実施の形態と異なる。すなわち、前述の
第１の実施の形態では、例えばロジン系フラックスを塗
布した後に、２３０℃の温度で３０秒間の熱処理を行っ
ていたが、本実施の形態では、例えば２３０〜２８０℃
程度の温度で３０秒間の熱処理を行う。In the method of manufacturing the semiconductor element according to the present embodiment, the reflow temperature when melting the low melting point solder 10 is different from that of the first embodiment. That is, in the above-described first embodiment, for example, after applying the rosin-based flux, the heat treatment is performed at a temperature of 230 ° C. for 30 seconds, but in the present embodiment, for example, 230 to 280 ° C.
Heat treatment is performed at a temperature of about 30 seconds.

【０１１３】このように、第１の実施の形態に比べて、
高い温度で熱処理を行うことにより、高融点はんだ９中
に低融点はんだ１０からＳｎが拡散し、Ｓｎの含有量が
高融点はんだ９と低融点はんだの間である領域が高融点
はんだ９と低融点はんだとの界面に形成される。この領
域では、融点が高融点はんだ９と低融点はんだ１０の間
となるため、例えば２３０〜２８０℃程度の適当な温度
で熱処理を行うことにより、溶解する。As described above, as compared with the first embodiment,
By performing the heat treatment at a high temperature, Sn diffuses from the low melting point solder 10 into the high melting point solder 9, and the region where the Sn content is between the high melting point solder 9 and the low melting point solder is low with the high melting point solder 9. It is formed at the interface with the melting point solder. In this region, since the melting point is between the high melting point solder 9 and the low melting point solder 10, it is melted by performing heat treatment at an appropriate temperature of, for example, about 230 to 280 ° C.

【０１１４】これにより、高融点はんだ９と低融点はん
だ１０との間に、これらの中間の組成を有する密着層１
５が形成され、高融点はんだ９と低融点はんだ１０との
間の接合が強固なものとなる。As a result, between the high melting point solder 9 and the low melting point solder 10, the adhesion layer 1 having an intermediate composition between them is formed.
5 is formed, and the bond between the high melting point solder 9 and the low melting point solder 10 is strengthened.

【０１１５】また、リフロー温度を高融点はんだ９の融
点より低い温度とすることにより、高融点はんだ９は、
低融点はんだ１０との界面のみが溶解し、それ以外は溶
解しないようにすることができる。By setting the reflow temperature lower than the melting point of the high melting point solder 9, the high melting point solder 9 is
It is possible to melt only the interface with the low melting point solder 10 and not melt the other parts.

【０１１６】このため、低融点はんだ１０´が、密着層
１５を介して、溶解していない高融点はんだ９を取り囲
むような構造とすることができる。Therefore, the low-melting-point solder 10 ′ can have a structure in which the unmelted high-melting-point solder 9 is surrounded by the adhesive layer 15.

【０１１７】このようにして形成された半導体素子は、
前述の第１の実施の形態と同様にして、実装基板１２に
実装することができる。The semiconductor element thus formed is
It can be mounted on the mounting substrate 12 in the same manner as in the first embodiment described above.

【０１１８】また、前述の第１の実施の形態と同様に、
半導体装置と実装基板１２との間を樹脂１５により充填
することも可能である。Further, similarly to the above-mentioned first embodiment,
It is also possible to fill the space between the semiconductor device and the mounting substrate 12 with the resin 15.

【０１１９】このように、本実施の形態による半導体素
子および半導体装置は、はんだバンプ８が高融点はんだ
９と密着層１５と低融点はんだ１０´とにより構成され
ていることが特徴である。As described above, the semiconductor element and the semiconductor device according to the present embodiment are characterized in that the solder bump 8 is composed of the high melting point solder 9, the adhesion layer 15 and the low melting point solder 10 '.

【０１２０】このため、前述の第１の実施の形態による
効果に加えて、さらに、この密着層１５により、高融点
はんだ９と低融点はんだ１０´との間の接合が強固にな
り信頼性が向上する。また、高融点はんだ９と低融点は
んだ１０´との間の接続抵抗が低減する。Therefore, in addition to the effect of the first embodiment described above, the adhesion layer 15 further strengthens the bonding between the high melting point solder 9 and the low melting point solder 10 ′, and the reliability is improved. improves. Further, the connection resistance between the high melting point solder 9 and the low melting point solder 10 'is reduced.

【０１２１】また、本実施の形態による半導体素子およ
び半導体装置の製造方法では、フラックスを塗布した後
に、低融点はんだ９の融点と高融点はんだ１０の融点の
間で比較的高い温度により、熱処理を行うことが特徴で
ある。In the method of manufacturing the semiconductor element and the semiconductor device according to the present embodiment, after the flux is applied, the heat treatment is performed at a relatively high temperature between the melting points of the low melting point solder 9 and the high melting point solder 10. The feature is to do.

【０１２２】このようにすることにより、低融点はんだ
１０中のＳｎが高融点はんだ１０中に拡散して、低融点
はんだ１０と高融点はんだ９との界面に、はんだ９およ
び１０の中間の組成を有する密着層１５を形成すること
ができる。By doing so, Sn in the low melting point solder 10 diffuses into the high melting point solder 10, and an intermediate composition of the solders 9 and 10 is formed at the interface between the low melting point solder 10 and the high melting point solder 9. It is possible to form the adhesion layer 15 having

【０１２３】次に、本発明の第３の実施の形態による半
導体素子について図８を用いて説明する。図８は、本実
施の形態における半導体素子の構造を示す断面図であ
る。Next, a semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. FIG. 8 is a sectional view showing the structure of the semiconductor element according to the present embodiment.

【０１２４】図８の（ｂ）に示すように、本実施の形態
による半導体素子は、前述の第１のおよび第２の実施の
形態と同様に、半導体基板１と、この半導体基板１上に
形成されている電極パッド２と、この電極パッド２上に
形成された、例えばＴｉ膜４とＮｉ膜５とＰｄ膜６とに
より構成されるバリアメタル７と、バリアメタル７上に
形成されたはんだバンプ８とにより構成されている。ま
た、このはんだバンプ８は、高融点はんだ９と低融点は
んだ１０´とにより構成されている。 ここで、低融点
はんだ１０´が高融点はんだ９を取り囲むように形成さ
れていた前述の第１および第２の実施の形態と異なり、
本実施の形態では、低融点はんだ１０´が、高融点はん
だ９の上部だけに形成されている。As shown in FIG. 8B, the semiconductor element according to the present embodiment has the semiconductor substrate 1 and the semiconductor substrate 1 formed on the semiconductor substrate 1 as in the first and second embodiments described above. An electrode pad 2 formed, a barrier metal 7 formed on the electrode pad 2, for example, a Ti film 4, a Ni film 5, and a Pd film 6, and a solder formed on the barrier metal 7. And bumps 8. The solder bump 8 is composed of a high melting point solder 9 and a low melting point solder 10 '. Here, unlike the above-described first and second embodiments in which the low melting point solder 10 ′ is formed so as to surround the high melting point solder 9,
In the present embodiment, the low melting point solder 10 ′ is formed only on the upper portion of the high melting point solder 9.

【０１２５】次に、このような構造の半導体素子を製造
する方法について説明する。Next, a method of manufacturing a semiconductor device having such a structure will be described.

【０１２６】前述の実施の形態と同様に、高融点はんだ
９および低融点はんだ１０を例えばメッキにより形成し
（図８の（ａ））、バリアメタルをエッチングする。Similar to the above-described embodiment, the high melting point solder 9 and the low melting point solder 10 are formed by, for example, plating (FIG. 8A), and the barrier metal is etched.

【０１２７】この後、フラックスを塗布して窒素雰囲気
によりリフローを行っていた前述の実施の形態による方
法と異なり、本実施の形態では、フラックスを塗布せず
に、例えば水素のみまたは水素と窒素の混合された還元
ガス中において、たとえば２３０℃の温度で３０秒間の
熱処理を行う。After this, unlike the method according to the above-described embodiment in which the flux is applied and then the reflow is performed in a nitrogen atmosphere, in the present embodiment, for example, only hydrogen or hydrogen and nitrogen are applied without applying the flux. In the mixed reducing gas, heat treatment is performed at a temperature of 230 ° C. for 30 seconds, for example.

【０１２８】このように、本実施の形態では、フラック
スを使用しないため、高融点はんだ９の側面の濡れ性が
抑制される。これにより、低融点はんだ１０が溶解した
時に、高融点はんだ９の側面を覆うことを防止すること
ができる。As described above, in this embodiment, since the flux is not used, the wettability of the side surface of the high melting point solder 9 is suppressed. Thereby, when the low melting point solder 10 is melted, it is possible to prevent the side surface of the high melting point solder 9 from being covered.

【０１２９】また、はんだは表面に例えば自然酸化膜等
が形成されていると溶解しない。このため、通常は、フ
ラックス中に還元剤が含有されており、これによりはん
だの表面に形成されている自然酸化膜が除去され、熱処
理によりはんだが溶解する。これと異なり、本実施の形
態では、フラックスを使用しないため、フラックスによ
りはんだ９および１０の表面に形成されている自然酸化
膜を除去することができない。しかし、還元ガス中で熱
処理を行うことにより、フラックスを使用しない場合に
も、はんだ９および１０の表面に形成されている自然酸
化膜を除去してはんだを溶解することが可能となる。Further, the solder does not melt if, for example, a natural oxide film or the like is formed on the surface. Therefore, normally, the flux contains a reducing agent, whereby the natural oxide film formed on the surface of the solder is removed, and the solder is melted by the heat treatment. In contrast to this, in this embodiment, since no flux is used, the natural oxide film formed on the surfaces of the solders 9 and 10 cannot be removed by the flux. However, by performing the heat treatment in the reducing gas, the natural oxide film formed on the surfaces of the solders 9 and 10 can be removed and the solder can be melted even when the flux is not used.

【０１３０】また、このようにして製造された半導体装
置を前述の実施の形態と同様の方法を用いて、実装基板
１２上に実装して半導体装置を製造することができる。
さらに、前述の実施の形態と同様に、半導体素子と実装
基板１２との間を樹脂１４により充填することもでき
る。Further, the semiconductor device manufactured in this manner can be mounted on the mounting substrate 12 using the same method as in the above-described embodiment to manufacture the semiconductor device.
Further, as in the above-described embodiment, the space between the semiconductor element and the mounting substrate 12 can be filled with the resin 14.

【０１３１】このように、本実施の形態による半導体素
子および半導体装置では、低融点はんだ１０が高融点は
んだ９の上部にのみに形成され、はんだバンプ８が積層
構造となっていることが特徴である。これにより、実装
時におけるはんだの潰れを防止し、Ｓｎの拡散を防止す
るという前述の実施の形態による半導体素子および半導
体装置が有する効果に加えて、さらに、以下のような効
果を有する。As described above, the semiconductor element and the semiconductor device according to the present embodiment are characterized in that the low melting point solder 10 is formed only on the upper portion of the high melting point solder 9 and the solder bumps 8 have a laminated structure. is there. As a result, in addition to the effect of the semiconductor element and the semiconductor device according to the above-described embodiments of preventing the solder from being crushed during mounting and preventing the diffusion of Sn, the following effect is further provided.

【０１３２】前述の実施の形態では、高融点はんだ９を
覆うように低融点はんだ１０´が形成されていたため、
隣合う電極パット２間において、それぞれ高融点はんだ
９の側面に形成された低融点はんだ１０´が、実装時の
リフローと加圧により潰され、接触して短絡する可能性
があった。これに対して、本実施の形態では、低融点は
んだ１０´が高融点はんだ９の上部のみに形成されてい
るため、前述の実施の形態に比べて、低融点はんだ間の
距離が増大し、短絡の可能性を低減することができる。In the above-mentioned embodiment, since the low melting point solder 10 'is formed so as to cover the high melting point solder 9,
Between the adjacent electrode pads 2, the low melting point solder 10 'formed on the side surface of the high melting point solder 9 may be crushed by reflow and pressure at the time of mounting and may come into contact with each other to cause a short circuit. On the other hand, in the present embodiment, since the low melting point solder 10 'is formed only on the upper portion of the high melting point solder 9, the distance between the low melting point solders is increased as compared with the above-described embodiments, The possibility of short circuit can be reduced.

【０１３３】さらに、バンプ８間の短絡を防止すること
ができるため、パッド間の間隔がより微細な半導体素子
を形成することができる。特に、図８の（ａ）に示すよ
うに、高融点はんだ９のメッキ厚さを厚く形成し、これ
に対する低融点はんだ１０の厚さを薄く形成することに
より、短絡の可能性をより低減することができる。Furthermore, since a short circuit between the bumps 8 can be prevented, it is possible to form a semiconductor element having a finer gap between pads. In particular, as shown in FIG. 8A, the high melting point solder 9 is formed thickly and the low melting point solder 10 is thinly formed, thereby further reducing the possibility of short circuit. be able to.

【０１３４】また、はんだバンプを構成する各積層金属
を、高融点はんだ９および低融点はんだ１０により構成
するため、これらの積層膜の間の熱膨脹率の差を小さく
することができる。このため、積層膜の上層と下層とに
おいて熱応力の発生を低減し、電極パッド２と金属パッ
ド１３との間の接続の信頼性を向上することができる。Further, since each laminated metal forming the solder bump is composed of the high melting point solder 9 and the low melting point solder 10, the difference in coefficient of thermal expansion between these laminated films can be reduced. Therefore, it is possible to reduce the occurrence of thermal stress in the upper layer and the lower layer of the laminated film and improve the reliability of the connection between the electrode pad 2 and the metal pad 13.

【０１３５】また、本実施の形態による半導体素子およ
び半導体装置の製造方法では、はんだのリフロー工程に
おいて、フラックスを使用せずに、例えば水素を含有す
る還元性の雰囲気中において熱処理を行うことが特徴で
ある。これにより、高融点はんだ９の側面の濡れ性を低
減して、低融点はんだ１０´が溶解されて高融点はんだ
９の側面上にも形成されることを防止することができ
る。また、還元雰囲気により熱処理を行うことにより、
はんだ表面の自然酸化膜を除去してはんだを溶解するこ
とが可能となる。Further, in the method of manufacturing the semiconductor element and the semiconductor device according to the present embodiment, in the solder reflow step, heat treatment is performed in a reducing atmosphere containing hydrogen, for example, without using a flux. Is. Thereby, the wettability of the side surface of the high melting point solder 9 can be reduced, and the low melting point solder 10 ′ can be prevented from being melted and also formed on the side surface of the high melting point solder 9. Also, by performing heat treatment in a reducing atmosphere,
It becomes possible to dissolve the solder by removing the natural oxide film on the surface of the solder.

【０１３６】さらに、前述の第３の実施の形態と同様
に、高融点はんだ９と低融点はんだ１０´との間に、密
着層１５を形成することも可能である。このような場合
を、本発明の第４の実施の形態として図９に示す。Further, like the third embodiment described above, it is possible to form the adhesion layer 15 between the high melting point solder 9 and the low melting point solder 10 '. Such a case is shown in FIG. 9 as a fourth embodiment of the present invention.

【０１３７】図９の（ｂ）は、本発明の第４の実施の形
態による半導体素子の構造を示す断面図である。FIG. 9B is a sectional view showing the structure of a semiconductor device according to the fourth embodiment of the present invention.

【０１３８】この図に示すように、本実施の形態による
半導体素子は、前述の第３の実施の形態と同様に、半導
体基板１と、この半導体基板１上に形成されている電極
パッド２と、この電極パッド２上に形成された、例えば
Ｔｉ膜４とＮｉ膜５とＰｄ膜６とにより構成されるバリ
アメタル７と、バリアメタル７上に形成されたはんだバ
ンプ８とにより構成されている。また、このはんだバン
プ８は、高融点はんだ９と、この高融点はんだ９上に積
層されるように形成されている低融点はんだ１０´とに
より構成されている。As shown in this figure, the semiconductor element according to the present embodiment includes the semiconductor substrate 1 and the electrode pads 2 formed on the semiconductor substrate 1, as in the third embodiment. A barrier metal 7 is formed on the electrode pad 2, for example, a Ti film 4, a Ni film 5, and a Pd film 6, and a solder bump 8 is formed on the barrier metal 7. . The solder bump 8 is composed of a high melting point solder 9 and a low melting point solder 10 ′ formed so as to be laminated on the high melting point solder 9.

【０１３９】ここで、本実施の形態では、高融点はんだ
９と低融点はんだ１０´との間に密着層１５が形成され
ている。Here, in this embodiment, the adhesion layer 15 is formed between the high melting point solder 9 and the low melting point solder 10 '.

【０１４０】また、このような構造の半導体素子を製造
する方法について説明する。A method of manufacturing a semiconductor device having such a structure will be described.

【０１４１】前述の第３の実施の形態と同様に、高融点
はんだ９および低融点はんだ１０を例えばメッキにより
形成し（図９の（ａ））、バリアメタルをエッチングす
る。Similar to the third embodiment described above, the high melting point solder 9 and the low melting point solder 10 are formed by, for example, plating (FIG. 9A), and the barrier metal is etched.

【０１４２】この後、前述の第３の実施の形態と同様に
フラックスを塗布せずに、例えば水素のみまたは水素と
窒素の混合された還元ガス中において熱処理を行うが、
その温度が前述の第３の実施の形態と異なり、例えば２
３０〜２８０℃の温度で３０秒間の熱処理を行う。Thereafter, as in the third embodiment described above, heat treatment is performed without applying a flux, for example, in hydrogen alone or in a reducing gas in which hydrogen and nitrogen are mixed.
The temperature is different from that of the third embodiment described above, for example, 2
Heat treatment is performed at a temperature of 30 to 280 ° C. for 30 seconds.

【０１４３】このようにして、前述の第２の実施の形態
と同様に、リフロー温度が比較的高温であるため、高融
点はんだ９と低融点はんだ１０´との間の界面に密着層
１５が形成される。In this way, the reflow temperature is relatively high, as in the second embodiment, so that the adhesion layer 15 is formed at the interface between the high melting point solder 9 and the low melting point solder 10 '. It is formed.

【０１４４】また、前述の第３の実施の形態と同様に、
フラックスを使用せずにリフローを行うため、低融点は
んだ１０´は高融点はんだ９の上部のみに形成される。Further, similarly to the above-mentioned third embodiment,
Since the reflow is performed without using the flux, the low melting point solder 10 ′ is formed only on the high melting point solder 9.

【０１４５】次に、本発明の第５の実施の形態につい
て、図１０および図１１を用いて説明する。図１１は、
本実施の形態による半導体素子の構造を示す断面図、図
１０は、本発明の第５の実施の形態による半導体素子の
製造方法を示す断面図である。Next, a fifth embodiment of the present invention will be described with reference to FIGS. FIG.
FIG. 10 is a sectional view showing the structure of the semiconductor device according to the present embodiment, and FIG. 10 is a sectional view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.

【０１４６】図１１に示すように、本実施の形態による
半導体素子の構造は、前述の第１の実施の形態による半
導体素子と同様であるが、本実施の形態では、低融点は
んだ１６´の形成方法が前述の第１の実施の形態と異な
る。As shown in FIG. 11, the structure of the semiconductor element according to the present embodiment is similar to that of the semiconductor element according to the first embodiment described above, but in the present embodiment, the low melting point solder 16 'is used. The forming method is different from that of the first embodiment described above.

【０１４７】図１０の（ａ）に示すように、本実施の形
態では、前述の実施の形態と同様にして、バリアメタル
７上に高融点はんだ９を例えば電気メッキ法により形成
する。次に、この高融点はんだ９をマスクとして、バリ
アメタル７をエッチングする。 さらに、高融点はんだ
９上に低融点はんだ１６をワイヤーボンディング法によ
り形成する（図１０の（ｂ））。As shown in FIG. 10A, in this embodiment, the high melting point solder 9 is formed on the barrier metal 7 by, for example, the electroplating method in the same manner as the above-mentioned embodiments. Next, the barrier metal 7 is etched using the high melting point solder 9 as a mask. Further, the low melting point solder 16 is formed on the high melting point solder 9 by the wire bonding method ((b) of FIG. 10).

【０１４８】この後は、前述の第１の実施の形態と同様
にして、フラックスを塗布し、例えば２３０℃の熱処理
により、高融点はんだ９を溶解せず、低融点はんだ１６
のみを溶解して、図１１に示すような半導体素子が完成
する。After that, the flux is applied and heat treatment is performed at, for example, 230 ° C. so that the high melting point solder 9 is not melted and the low melting point solder 16 is applied in the same manner as in the first embodiment.
Only the semiconductor is melted to complete the semiconductor device as shown in FIG.

【０１４９】このように、本実施の形態による半導体素
子の製造方法では、高融点はんだ９を形成した後に、こ
の高融点はんだ９をマスクにバリアメタル７をエッチン
グし、その後に低融点はんだ１６を形成することが特徴
である。また、低融点はんだ１６をメッキ法ではなく、
ワイヤーボンディング法により形成することが特徴であ
る。このため、前述の第１の実施の形態による効果に加
えて以下のような効果を有する。As described above, in the method of manufacturing a semiconductor element according to the present embodiment, after the high melting point solder 9 is formed, the barrier metal 7 is etched using the high melting point solder 9 as a mask, and then the low melting point solder 16 is applied. It is characterized by forming. In addition, the low melting point solder 16 is not plated,
The feature is that it is formed by a wire bonding method. Therefore, the following effects are obtained in addition to the effects of the first embodiment described above.

【０１５０】前述の第１の実施の形態では、高融点はん
だ９と低融点はんだ１０とを形成した後に、これらのは
んだ金属をマスクとしてバリアメタルをエッチングして
いるため、バリアメタル７のエッチング液により、はん
だ金属もエッチングされる可能性が高い。これに対し
て、本実施の形態では、バリアメタル７をエッチングし
た後に低融点はんだ１６を形成するため、低融点はんだ
１６がエッチングされることを防止することができる。
これにより、高融点金属または高融点はんだに対して充
分な量の低融点はんだを確保することができる。一般
に、高融点金属または高融点はんだは、低融点はんだに
比べて硬質であるため、突起電極に圧力が加わった時
に、この圧力に起因するひずみは低融点はんだ部分に集
中する。しかし、高融点金属または高融点はんだに対し
て充分な量の低融点はんだを形成することにより、この
ようなひずみを緩和して、突起電極の強度を強化し、信
頼性を向上することができる。In the above-described first embodiment, the barrier metal 7 is etched using the solder metal as a mask after the high melting point solder 9 and the low melting point solder 10 are formed. Therefore, the solder metal is also likely to be etched. On the other hand, in the present embodiment, since the low melting point solder 16 is formed after the barrier metal 7 is etched, the low melting point solder 16 can be prevented from being etched.
This makes it possible to secure a sufficient amount of low melting point solder for the high melting point metal or high melting point solder. In general, a high melting point metal or a high melting point solder is harder than a low melting point solder, and therefore, when pressure is applied to the protruding electrode, strain due to this pressure is concentrated on the low melting point solder portion. However, by forming a sufficient amount of the low-melting-point solder with respect to the high-melting-point metal or the high-melting-point solder, such strain can be relaxed, the strength of the bump electrode can be strengthened, and the reliability can be improved. .

【０１５１】また、メッキ法は、液体状の例えばはんだ
等の金属液に半導体基板１を浸し、電圧を印加して、金
属膜を形成する。このため、実際に金属膜を形成するた
めに消費される金属の量に比べて大量の金属原料を要す
る。これに対して、ワイヤーボンディング法では、ワイ
ヤー状の金属を必要な量のみ半導体基板１上にボンディ
ングして金属膜を形成するため、無駄が生じない。この
ため、コストを削減することができる。In the plating method, the semiconductor substrate 1 is dipped in a liquid metal liquid such as solder, and a voltage is applied to form a metal film. Therefore, a large amount of metal raw material is required compared with the amount of metal actually consumed to form the metal film. On the other hand, in the wire bonding method, a metal film is formed by bonding the required amount of wire-shaped metal on the semiconductor substrate 1, so that no waste occurs. Therefore, the cost can be reduced.

【０１５２】一方、ワイヤーボンディング法では、各電
極パッド２上において１つずつボンディングを行う必要
があるため、特に、電極パッド２の個数が少ない場合に
有効である。On the other hand, the wire bonding method is effective especially when the number of the electrode pads 2 is small, because it is necessary to perform bonding one by one on each electrode pad 2.

【０１５３】これに対して、めっき法により低融点はん
だ１６を形成する場合には、複数の電極パッド２上に同
時に低融点はんだ１６を形成することができるため、電
極パッド２の個数が多い場合に有効である。また、一般
に金属膜の成長速度が早いため、膜厚の厚い金属膜を形
成する場合に、有効である。On the other hand, when the low melting point solder 16 is formed by the plating method, the low melting point solder 16 can be formed on a plurality of electrode pads 2 at the same time. Therefore, when the number of the electrode pads 2 is large. Is effective for. Further, since the growth rate of the metal film is generally high, it is effective when forming a thick metal film.

【０１５４】また、めっき法以外にも、例えばディップ
法により、低融点はんだ１６を形成することも可能であ
る。この場合には、例えば低融点はんだと同様の成分を
有する液体状のはんだ金属液中に高融点はんだ９の先端
を浸すことにより、高融点はんだ９上に低融点はんだ１
６を形成する。このように、電圧を印加する必要がない
ため、非常に簡単に低融点はんだ１６を形成することが
できる。The low melting point solder 16 can be formed by a dip method other than the plating method. In this case, for example, by dipping the tip of the high melting point solder 9 in a liquid solder metal liquid having a component similar to that of the low melting point solder, the low melting point solder 1 is placed on the high melting point solder 9.
6 is formed. Thus, since it is not necessary to apply a voltage, the low melting point solder 16 can be formed very easily.

【０１５５】さらに、例えば蒸着法により、低融点はん
だ１６を形成することも可能である。この場合には、チ
ャンバ内に例えばソースガスを適当な混合比で充填し、
例えば半導体基板１に電圧を印加して、金属膜を形成す
る。このため、複雑な組成比を有する膜を形成する場合
には、めっき法に比べて制御しやすいため、簡単に成膜
することができる。Further, the low melting point solder 16 can be formed by, for example, a vapor deposition method. In this case, the chamber is filled with, for example, source gas at an appropriate mixing ratio,
For example, a voltage is applied to the semiconductor substrate 1 to form a metal film. Therefore, when forming a film having a complicated composition ratio, the film can be formed easily because it is easier to control than the plating method.

【０１５６】また、第６の実施の形態として、第２の実
施の形態と同様に、高融点はんだ９と低融点はんだ１６
´との間の界面に密着層１５を形成することも可能であ
る。図１２に、本実施の形態による半導体素子の構造を
示す断面図である。この図に示すように、本実施の形態
による半導体素子は、前述の第２の実施の形態による半
導体素子と同様の構造を有する。Further, as the sixth embodiment, as in the second embodiment, the high melting point solder 9 and the low melting point solder 16 are provided.
It is also possible to form the adhesion layer 15 at the interface with the ‘ FIG. 12 is a sectional view showing the structure of the semiconductor device according to the present embodiment. As shown in this figure, the semiconductor device according to the present embodiment has the same structure as the semiconductor device according to the second embodiment described above.

【０１５７】また、本実施の形態による半導体素子の製
造方法では、低融点はんだ１６をリフローする工程にお
ける熱処理の温度が２３０〜２８０℃である以外は、前
述の第５の実施の形態と同様であるため、省略する。The semiconductor element manufacturing method according to the present embodiment is the same as that of the fifth embodiment described above except that the temperature of the heat treatment in the step of reflowing the low melting point solder 16 is 230 to 280 ° C. Omitted because there is.

【０１５８】また、本実施の形態による半導体素子およ
びその製造方法は、前述の第１および第２および第５の
実施の形態による効果を有する。Further, the semiconductor device and the method for manufacturing the same according to the present embodiment have the effects of the above-described first, second and fifth embodiments.

【０１５９】次に、本発明の第７の実施の形態による半
導体素子およびその製造方法について、図１３乃至図１
６を用いて説明する。図１６は、本実施の形態による半
導体素子の構造を示す断面図である。この図に示すよう
に、本実施の形態による半導体素子は、前述の第１の実
施の形態による半導体素子と同様の構造である。Next, a semiconductor device and a method of manufacturing the same according to a seventh embodiment of the present invention will be described with reference to FIGS.
6 will be described. FIG. 16 is a sectional view showing the structure of the semiconductor device according to the present embodiment. As shown in this figure, the semiconductor device according to the present embodiment has the same structure as the semiconductor device according to the first embodiment described above.

【０１６０】また、本実施の形態による半導体素子の製
造方法は、前述の実施の形態とは異なり、バリアメタル
７を構成するＰｄ膜６とＮｉ膜５とを、はんだ９および
１０を形成する前にエッチングする。以下、この製造方
法について、詳しく説明する。Also, the semiconductor element manufacturing method according to the present embodiment differs from the above-described embodiments in that the Pd film 6 and the Ni film 5 forming the barrier metal 7 are not formed before the solders 9 and 10 are formed. To etch. Hereinafter, this manufacturing method will be described in detail.

【０１６１】まず、前述の第１の実施の形態と同様にし
て、半導体基板１上の電極パッド２および絶縁膜３上に
例えばＴｉ膜４とＮｉ膜５とＰｄ膜６とから構成される
バリアメタル７を形成する（図１３の（ａ））。ここ
で、図１３の（ａ）は図２の（ｂ）と同様の状態を示し
ている。First, in the same manner as in the first embodiment described above, a barrier composed of, for example, a Ti film 4, a Ni film 5, and a Pd film 6 is formed on the electrode pad 2 and the insulating film 3 on the semiconductor substrate 1. The metal 7 is formed ((a) of FIG. 13). Here, (a) of FIG. 13 shows the same state as (b) of FIG.

【０１６２】次に、通常の露光技術を用いて、電極パッ
ド２上に、絶縁膜３の開口部とほぼ重なるように、例え
ば１１０μｍ角のレジスト膜１７を残存させる（図１３
の（ｂ））。Next, using a normal exposure technique, a 110 μm square resist film 17 is left on the electrode pad 2 so as to substantially overlap with the opening of the insulating film 3 (FIG. 13).
(B)).

【０１６３】この後、このレジスト膜１７をマスクとし
て、例えば王水系のエッチング液を用いて、Ｐｄ膜６お
よびＮｉ膜５をエッチングして除去する。さらに、レジ
スト膜１７を除去する（図１４の（ａ））。Thereafter, using the resist film 17 as a mask, the Pd film 6 and the Ni film 5 are etched and removed using, for example, an aqua regia-based etching solution. Further, the resist film 17 is removed ((a) of FIG. 14).

【０１６４】次に、図１４の（ｂ）に示すように、電極
パッド２上に開口部を有する例えば膜厚５０μｍのレジ
スト膜１８を形成する。Next, as shown in FIG. 14B, a resist film 18 having an opening, for example, a film thickness of 50 μm is formed on the electrode pad 2.

【０１６５】次に、例えば電気メッキ法により、この開
口部の内部に高融点はんだ９と低融点はんだ１０とを形
成し、さらにレジスト膜１８を除去する（図１５の
（ａ））。Next, the high melting point solder 9 and the low melting point solder 10 are formed inside the opening by, for example, electroplating, and the resist film 18 is removed (FIG. 15A).

【０１６６】次に、はんだ９および１０をマスクとし
て、Ｔｉ膜４をエッチングする（図１５の（ｂ））。Next, the Ti film 4 is etched using the solders 9 and 10 as a mask ((b) of FIG. 15).

【０１６７】この後は、前述の第１の実施の形態と同様
にフラックスを塗布した後に熱処理を行い、図１６に示
すような半導体素子が完成する。After this, as in the first embodiment described above, flux is applied and then heat treatment is carried out to complete the semiconductor element as shown in FIG.

【０１６８】このように、本実施の形態による半導体素
子の製造方法では、はんだ９および１０を形成する前
に、バリアメタル７を構成するＰｄ膜６およびＮｉ膜５
をレジスト膜１７をマスクとしてエッチングすることが
特徴である。As described above, in the semiconductor element manufacturing method according to the present embodiment, the Pd film 6 and the Ni film 5 forming the barrier metal 7 are formed before the solders 9 and 10 are formed.
Is characterized by etching using the resist film 17 as a mask.

【０１６９】一般に、Ｐｄ膜６およびＮｉ膜５等のエッ
チング液として、例えば酢酸、塩酸、硝酸等の混合液が
使用される。特に、Ｎｉはエッチングされにくい性質を
有するため、Ｎｉ膜５をエッチングするために非常に強
いエッチング液を必要とする。このため、はんだ９、１
０を形成した後に、このはんだ９、１０をマスクとして
バリアメタル７をエッチングする前述の実施の形態によ
る製造方法では、バリアメタル７のエッチングを行う時
に、はんだ９、１０も共にエッチングされて所定の形状
から変化してしまう可能性がある。In general, a mixed solution of acetic acid, hydrochloric acid, nitric acid or the like is used as the etching solution for the Pd film 6 and the Ni film 5. In particular, since Ni has a property of being difficult to be etched, a very strong etching solution is required to etch the Ni film 5. Therefore, the solder 9,1
In the manufacturing method according to the above-described embodiment in which the barrier metal 7 is etched using the solders 9 and 10 as a mask after forming 0, the solders 9 and 10 are also etched together when the barrier metal 7 is etched. The shape may change.

【０１７０】これに対して、本実施の形態では、バリア
メタル７を構成するＰｄ膜６およびＮｉ膜５をレジスト
膜１７をマスクとしてエッチングした後に、はんだ９お
よび１０を形成するため、はんだ９および１０がエッチ
ングされることを防止することができる。On the other hand, in the present embodiment, the Pd film 6 and the Ni film 5 forming the barrier metal 7 are etched using the resist film 17 as a mask, and then the solders 9 and 10 are formed. It is possible to prevent 10 from being etched.

【０１７１】なお、Ｐｄ膜６およびＮｉ膜５をエッチン
グする時に、Ｔｉ膜４を残存させているが、これは、は
んだ９および１０を電気めっきする時に、このＴｉ膜４
を一方の電極として使用するためである。したがって、
Ｔｉ膜４は、はんだ９および１０を形成した後にエッチ
ングされる必要がある。しかし、この場合においても、
エッチングすべきＴｉ膜４の膜厚が、バリアメタル７の
膜厚に比べて薄いため、はんだ９および１０がエッチン
グされる量を最低限に抑制することができる。Although the Ti film 4 is left when the Pd film 6 and the Ni film 5 are etched, this is because the Ti film 4 is left when the solder 9 and 10 are electroplated.
Is used as one electrode. Therefore,
The Ti film 4 needs to be etched after forming the solders 9 and 10. However, even in this case,
Since the film thickness of the Ti film 4 to be etched is smaller than the film thickness of the barrier metal 7, the amount of etching the solders 9 and 10 can be suppressed to the minimum.

【０１７２】次に、第８の実施の形態として、図１７に
示すように、はんだバンプ８を、高融点はんだ９と低融
点はんだ１０´と高融点はんだ９および低融点はんだ１
０´の間の界面に形成されている密着層１５とにより構
成することも可能である。Next, as an eighth embodiment, as shown in FIG. 17, the solder bumps 8 are provided with a high melting point solder 9, a low melting point solder 10 ', a high melting point solder 9 and a low melting point solder 1 as shown in FIG.
It is also possible to form it by the adhesion layer 15 formed at the interface between 0 '.

【０１７３】このような構造は、前述の第７の実施の形
態において、低融点はんだ１０を溶解するためのリフロ
ー工程における熱処理の温度を例えば２３０〜２８０℃
程度の比較的高温とすることにより製造することができ
る。これ以外は、前述の第７の実施の形態と同様である
ため、省略する。With such a structure, the temperature of the heat treatment in the reflow step for melting the low melting point solder 10 in the above-described seventh embodiment is, for example, 230 to 280 ° C.
It can be produced at a relatively high temperature. Other than this, it is the same as the above-described seventh embodiment, and therefore omitted.

【０１７４】この第８の実施の形態では、前述の第７の
実施の形態による効果に加えて、さらに、高融点はんだ
９および低融点はんだ１０´の密着性を向上し、接続抵
抗を低減することができる。In the eighth embodiment, in addition to the effect of the seventh embodiment, the adhesion of the high melting point solder 9 and the low melting point solder 10 'is further improved, and the connection resistance is reduced. be able to.

【０１７５】以上の第１乃至第８の実施の形態では、は
んだバンプ８を高融点はんだ９と低融点はんだ１０によ
り構成したが、実装時にはんだバンプ８が潰れること
と、はんだ金属中に含まれるＳｎがバリアメタル７中へ
拡散することを防止するという本発明の目的を達成する
ためには、バリアメタル７に接触する金属は、高融点は
んだ９に限らず、例えばＣｕ等の他の高融点金属を使用
することも可能である。ここで、高融点とは、はんだ金
属に比べて十分に高い融点温度であれば良い。例えば１
８３℃程度の融点を有する低融点はんだ１０を使用する
場合には、この融点に比べて、例えば３００℃程度の充
分に高い融点であればよい。In the above-described first to eighth embodiments, the solder bump 8 is composed of the high melting point solder 9 and the low melting point solder 10. However, the solder bump 8 is crushed during mounting and is included in the solder metal. In order to achieve the object of the present invention to prevent Sn from diffusing into the barrier metal 7, the metal contacting the barrier metal 7 is not limited to the high melting point solder 9, but may be another high melting point such as Cu. It is also possible to use metals. Here, the high melting point may be a melting point temperature sufficiently higher than that of the solder metal. Eg 1
When the low melting point solder 10 having a melting point of about 83 ° C. is used, the melting point may be sufficiently higher than this melting point, for example, about 300 ° C.

【０１７６】また、ここで使用される高融点金属は、は
んだとの濡れ性の良いものであることが望ましい。例え
ば、前述のＣｕ、またはＮｉ、Ｐｄ等を用いることが可
能である。さらに、Ｓｎの拡散が遅いものであることが
好ましい。Further, it is desirable that the refractory metal used here has good wettability with solder. For example, it is possible to use the aforementioned Cu, Ni, Pd, or the like. Furthermore, it is preferable that Sn diffuses slowly.

【０１７７】このように、バリアメタル７上にＣｕをコ
アとするはんだバンプ８を形成する場合について、第９
の実施の形態として、図１８を用いて説明する。図１８
は本実施の形態による半導体素子の構造を示す断面図で
ある。In the case of forming the solder bumps 8 having Cu as a core on the barrier metal 7 in this way,
18 will be described with reference to FIG. FIG.
FIG. 3 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment.

【０１７８】この図に示すように、本実施の形態による
半導体素子は、前述の第１の実施の形態による半導体素
子と同様に、半導体基板１と、この半導体基板１上に形
成されている電極パッド２と、この電極パッド２上に形
成された、例えばＴｉ膜４とＮｉ膜５とＰｄ膜６とより
構成されるバリアメタル７と、バリアメタル７上に形成
されたはんだバンプ８とにより構成されている。As shown in this figure, the semiconductor element according to the present embodiment is similar to the semiconductor element according to the first embodiment described above in that the semiconductor substrate 1 and the electrodes formed on the semiconductor substrate 1 are the same. A pad 2, a barrier metal 7 formed on the electrode pad 2, for example, a Ti film 4, a Ni film 5, and a Pd film 6, and a solder bump 8 formed on the barrier metal 7. Has been done.

【０１７９】ここで、このはんだバンプ８が、高融点は
んだ９と、この高融点はんだ９を取り囲むように形成さ
れている低融点はんだ１０´により構成されていた前述
の第１の実施の形態と異なり、本実施の形態では、Ｃｕ
により形成されたコア部２０と、コア部２０を取り囲む
ように形成されているはんだ２１´とにより構成されて
いる。Here, the solder bump 8 is composed of the high melting point solder 9 and the low melting point solder 10 'formed so as to surround the high melting point solder 9 and the above-described first embodiment. In contrast, in the present embodiment, Cu
And a solder 21 ′ formed so as to surround the core portion 20.

【０１８０】次に、上記のような半導体素子を製造する
方法について説明する。図１９は、本発明の第１の実施
の形態による半導体素子の製造方法を示す断面図であ
る。Next, a method for manufacturing the above semiconductor device will be described. FIG. 19 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the first embodiment of the present invention.

【０１８１】半導体基板１上の電極パッド２上に、例え
ばＴｉ膜４とＮｉ膜５とＰｄ膜６とにより構成されるバ
リアメタル７を形成し、さらにこのバリアメタル７上
に、電極パッド２領域に開口部を有するレジスト膜１１
を形成するまでは、前述の第１の実施の形態と同様にし
て行う。図１９の（ａ）は、図２の（ｃ）と同様の状態
を示している。A barrier metal 7 composed of, for example, a Ti film 4, a Ni film 5 and a Pd film 6 is formed on the electrode pad 2 on the semiconductor substrate 1, and the electrode pad 2 region is formed on the barrier metal 7. Resist film 11 having an opening in
The process is performed in the same manner as in the above-described first embodiment until the formation of. FIG. 19A shows the same state as FIG. 2C.

【０１８２】次に、前述の第１の実施の形態と異なり、
この開口部に例えばめっき法により、膜厚１０〜４０μ
ｍのＣｕ２０を形成する。このＣｕめっきは、例えば硫
酸銅２５０ｇ／Ｌおよび硫酸５０ｇ／Ｌからなる溶液に
浸して、例えば２５℃の浴温度で、半導体基板１を陰極
とし、高純度銅板を陽極として、例えば２Ａ／ｃｍ2で
緩やかに攪拌しながら行う。Next, unlike the above-described first embodiment,
A film thickness of 10 to 40 μm is formed in this opening by, for example, a plating method.
Cu20 of m is formed. The Cu plating, for example by immersion in a solution consisting of copper sulfate 250 g / L and sulfuric acid 50 g / L, for example at a bath temperature of 25 ° C., the semiconductor substrate 1 as a cathode, a high-purity copper plate as the anode, for example, 2A / cm 2 With gentle stirring.

【０１８３】次に、Ｃｕ２０上に、はんだ金属２１を、
例えばめっき法により、例えば厚さ５０μｍの膜厚で形
成する。ここで、はんだ金属２１としては、高融点はん
だ、または低融点はんだのいずれも用いることが可能で
ある。また、いずれの場合においても、前述の第１の実
施の形態に述べた条件を用いためっき法により形成する
ことができる。Next, the solder metal 21 is placed on the Cu 20.
For example, a plating method is used to form the film with a thickness of 50 μm. Here, as the solder metal 21, either a high melting point solder or a low melting point solder can be used. In any case, it can be formed by the plating method using the conditions described in the first embodiment.

【０１８４】さらに、前述の第１の実施の形態と同様に
して、レジスト膜１１を除去し（図１９の（ｂ））、は
んだ金属２１およびＣｕ２０をマスクとして、バリアメ
タル７のエッチングを行う。Further, similarly to the first embodiment described above, the resist film 11 is removed ((b) of FIG. 19), and the barrier metal 7 is etched using the solder metal 21 and Cu 20 as a mask.

【０１８５】この後、例えばロジン系フラックスを塗布
し、Ｃｕ２０が溶解せず、はんだ金属２１が溶解する温
度で熱処理を行い、はんだ金属２１を溶解する。Ｃｕの
融点は約１０００℃であるため、例えばはんだ金属２１
として低融点はんだを用いた場合には、前述の第１の実
施の形態と同様に２３０℃の窒素雰囲気中で３０秒間の
熱処理を行うことができる。また、高融点はんだを用い
る場合には、例えば５００℃程度の温度で熱処理を行う
ことにより、はんだ金属２１のみが溶解し、Ｃｕ２０は
溶解せずに、コア部として残存させることができる。After that, for example, a rosin-based flux is applied, and heat treatment is performed at a temperature at which the Cu 20 does not melt and the solder metal 21 melts, and the solder metal 21 melts. Since the melting point of Cu is about 1000 ° C., for example, the solder metal 21
When a low melting point solder is used as described above, heat treatment can be performed for 30 seconds in a nitrogen atmosphere at 230 ° C. as in the first embodiment described above. When using a high melting point solder, for example, by performing heat treatment at a temperature of about 500 ° C., only the solder metal 21 is melted, and Cu 20 can be left as a core portion without being melted.

【０１８６】このようにして、図１８に示すような、溶
解していないＣｕ２１をコア部として、その周囲を取り
囲むようにはんだ金属２１が溶解しているはんだバンプ
８を形成することができる。In this manner, the solder bumps 8 in which the solder metal 21 is melted can be formed so as to surround the periphery thereof with the unmelted Cu 21 as the core, as shown in FIG.

【０１８７】この後は、前述の第１の実施の形態と同様
に、例えば１０ｍｍ角に切断して半導体素子が完成す
る。After that, as in the case of the first embodiment, the semiconductor element is completed by cutting into, for example, 10 mm square.

【０１８８】また、このようにして形成された半導体素
子を、前述の第１の実施の形態と同様にして、実装基板
１２上に実装することができる。さらに、半導体素子と
実装基板１２の間を樹脂により充填することも可能であ
る。Further, the semiconductor element thus formed can be mounted on the mounting substrate 12 in the same manner as in the first embodiment described above. Further, the space between the semiconductor element and the mounting substrate 12 can be filled with resin.

【０１８９】なお、コア部２０を構成するＣｕの厚さ
は、例えば１０〜４０μｍの範囲内とすることが望まし
い。一般に、はんだ金属２１´中のＳｎはＣｕ２０中を
拡散し、ＣｕＳｎ合金を形成する。この時に、Ｃｕ２０
の膜厚が１０μｍ以下の場合には、Ｃｕ２０がすべてＣ
ｕＳｎ合金に変化するため、このＣｕＳｎ合金膜とバリ
アメタル７との界面において、破断が生じる可能性があ
る。これに対して、Ｃｕ２０の膜厚を例えば１０μｍ以
上とすることにより、Ｃｕ２０がすべてＣｕＳｎ合金に
変化することを防止し、はんだバンプ８がバリアメタル
７から剥離することを防止することができる。The thickness of Cu forming the core portion 20 is preferably in the range of 10 to 40 μm, for example. Generally, Sn in the solder metal 21 'diffuses in Cu20 and forms a CuSn alloy. At this time, Cu20
When the film thickness is less than 10 μm, all Cu20 is C
Since it changes to a uSn alloy, there is a possibility that breakage may occur at the interface between the CuSn alloy film and the barrier metal 7. On the other hand, by setting the film thickness of the Cu 20 to, for example, 10 μm or more, it is possible to prevent the Cu 20 from being entirely converted to the CuSn alloy and prevent the solder bumps 8 from peeling from the barrier metal 7.

【０１９０】また、一般に、Ｃｕははんだ金属に比べて
硬質である。このため、はんだバンプ８に圧力が印加さ
れた場合に、この圧力によるひずみは、はんだバンプ８
中のコア部２０ではなくはんだ部２１´に集中する。こ
こで、Ｃｕ２０の膜厚が、例えば４０μｍ以上の場合、
はんだ２１´の量がＣｕ２０の量に比べて少なくなり、
はんだバンプ８の強度が低下する可能性がある。これに
対して、Ｃｕ２０の膜厚を例えば４０μｍ以下とするこ
とにより、Ｃｕによるコア部２０をはんだ２１´により
十分に覆うことができるため、はんだバンプの強度を強
化することができ、信頼性を向上することができる。た
だし、このＣｎ２０の膜厚の上限は、はんだバンプ８の
大きさに依存する。例えば本実施の形態のように、１０
０μｍ角程度の電極パッド２上にはんだバンプ８を形成
する場合には、上述のように、Ｃｕ２０の膜厚は例えば
１０〜４０μｍ、はんだ２１の膜厚は例えば３０〜５０
μｍ程度とすることが好ましい。In general, Cu is harder than solder metal. Therefore, when pressure is applied to the solder bumps 8, the strain due to this pressure is
It concentrates not on the core portion 20 inside but on the solder portion 21 ′. Here, when the film thickness of Cu20 is, for example, 40 μm or more,
The amount of solder 21 'is smaller than the amount of Cu20,
The strength of the solder bump 8 may decrease. On the other hand, by setting the film thickness of Cu 20 to, for example, 40 μm or less, the core portion 20 made of Cu can be sufficiently covered with the solder 21 ′, so that the strength of the solder bump can be strengthened and reliability can be improved. Can be improved. However, the upper limit of the film thickness of this Cn20 depends on the size of the solder bump 8. For example, as in this embodiment, 10
When the solder bumps 8 are formed on the electrode pads 2 of about 0 μm square, the thickness of the Cu 20 is, for example, 10 to 40 μm, and the thickness of the solder 21 is, for example, 30 to 50, as described above.
It is preferable that the thickness be about μm.

【０１９１】この様に、本実施の形態による半導体素子
では、はんだバンプ８をＣｕ２０によるコア部と、この
コア部を取り囲むはんだ金属２１´により構成すること
が特徴である。ここで、Ｃｕの融点が高いため、この半
導体素子を実装基板１２に実装する時のリフロー工程に
おける熱処理により、Ｃｕ２０は溶解しない。これによ
りＣｕ２０が支えとなり、はんだバンプ８が潰れること
を防止することができる。As described above, the semiconductor element according to the present embodiment is characterized in that the solder bump 8 is composed of the core portion made of Cu20 and the solder metal 21 'surrounding the core portion. Here, since Cu has a high melting point, Cu 20 is not melted by the heat treatment in the reflow step when mounting this semiconductor element on the mounting substrate 12. As a result, the Cu 20 serves as a support, and the solder bumps 8 can be prevented from being crushed.

【０１９２】また、Ｃｕ２０の膜厚が例えば１０〜４０
μｍと厚いため、はんだ２１´中のＳｎがＣｕ２０中に
拡散した場合にも、Ｃｕ２０がすべてＣｕＳｎ合金膜に
変化することを防止することができる。Further, the film thickness of Cu 20 is, for example, 10 to 40.
Since the thickness is as thick as μm, even if Sn in the solder 21 ′ diffuses into the Cu 20, it is possible to prevent the entire Cu 20 from changing to a CuSn alloy film.

【０１９３】さらに、本実施の形態では、Ｔｉ膜４上に
Ｎｉ膜５が形成されているため、前述の第１乃至第８の
実施の形態における効果と同様に、Ｔｉ膜４が酸化され
にくい。このため、Ｔｉ膜４上にＣｕ膜を積層してバリ
アメタルを構成していた従来の半導体素子のように、Ｃ
ｕＳｎ膜とＴｉ膜との間にＴｉ酸化物が形成されて、こ
の部分においてバリアメタル７が破断することを防止す
ることができる。Further, in the present embodiment, since the Ni film 5 is formed on the Ti film 4, the Ti film 4 is less likely to be oxidized, similar to the effect in the above-described first to eighth embodiments. . Therefore, as in the conventional semiconductor element in which a Cu film is laminated on the Ti film 4 to form a barrier metal, C
It is possible to prevent the Ti metal oxide from being formed between the uSn film and the Ti film and breaking the barrier metal 7 in this portion.

【０１９４】このようにして、本実施の形態では、Ｃｕ
２０の膜厚を厚く形成していることと、このＣｕ２０と
Ｔｉ膜４との間にＮｉ膜５を構成することにより、バリ
アメタル７が破断することを防止し、バンプシェア強度
の劣化を防止して、信頼性を向上することができる。Thus, in the present embodiment, Cu
The barrier metal 7 is prevented from being broken and the bump shear strength is prevented from being deteriorated by forming the thick film 20 and forming the Ni film 5 between the Cu 20 and the Ti film 4. Then, the reliability can be improved.

【０１９５】また、本実施の形態では、バリアメタル７
の再上層としてＰｄ膜６を形成している。一般に，Ｃｕ
とＰｄとは結晶構造が類似しているため、これらの金属
の間の密着性はよい。このため、バリアメタル７の再上
層にＰｄ膜６を形成し、このＰｄ膜６上にＣｕを形成す
る本実施の形態では、バリアメタル７とはんだバンプ８
との間の密着性を向上し、信頼性を向上することができ
る。In addition, in this embodiment, the barrier metal 7
The Pd film 6 is formed as the upper layer. Generally, Cu
Since Pd and Pd have similar crystal structures, the adhesion between these metals is good. Therefore, in the present embodiment in which the Pd film 6 is formed on the upper layer of the barrier metal 7 and Cu is formed on the Pd film 6, the barrier metal 7 and the solder bump 8 are formed.
It is possible to improve the adhesion between and and improve the reliability.

【０１９６】なお、前述の第７の実施の形態と同様に、
Ｃｕ２０およびはんだ金属２１を形成する前に、バリア
メタル７を構成する金属のうち、再下層の例えばＴｉ膜
４のみを残存させ、これ以外のＮｉ膜５およびＰｄ膜６
をエッチングすることも可能である。この場合には、前
述の第７の実施の形態と同様に、Ｎｉ膜等のエッチング
により、はんだ金属２１がエッチングされることを防止
することができる。Note that, as in the above-described seventh embodiment,
Before forming the Cu 20 and the solder metal 21, only the Ti film 4 of the lowermost layer among the metals forming the barrier metal 7 is left, and the other Ni film 5 and Pd film 6 are left.
Can also be etched. In this case, the solder metal 21 can be prevented from being etched by etching the Ni film or the like, as in the case of the seventh embodiment described above.

【０１９７】また、前述の第１乃至第９の実施の形態で
は、バリアメタル７の再上層としてＰｄ膜６を形成する
ことにより、Ｎｉ膜５の表面が酸化されることを防止し
たが、Ｐｄ膜６を省略することも可能である。このよう
な場合について、本発明の第１０の実施の形態として、
図２０を用いて説明する。In the first to ninth embodiments described above, the Pd film 6 is formed as the upper layer of the barrier metal 7 to prevent the surface of the Ni film 5 from being oxidized. It is also possible to omit the membrane 6. In such a case, as the tenth embodiment of the present invention,
This will be described with reference to FIG.

【０１９８】図２０は、本発明の第１０の実施の形態に
よる半導体素子の構造を示す断面図である。図２０に示
す半導体素子は、前述の第１の実施の形態と同様に、半
導体基板１と、この半導体基板１上に形成されている電
極パッド２と、この電極パッド２上に形成されたバリア
メタル７と、バリアメタル７上に形成されたはんだバン
プ８とにより構成されている。ここで、前述の第１の実
施の形態では、バリアメタル７が、例えばＴｉ膜４とＮ
ｉ膜５とＰｄ膜６とにより構成されていたが、本実施の
形態では、Ｔｉ膜４とＮｉ膜５とにより構成されている
点が前述の第１の実施の形態と異なる。FIG. 20 is a sectional view showing the structure of a semiconductor device according to the tenth embodiment of the present invention. The semiconductor element shown in FIG. 20 has a semiconductor substrate 1, electrode pads 2 formed on the semiconductor substrate 1, and a barrier formed on the electrode pad 2, as in the first embodiment. It is composed of a metal 7 and a solder bump 8 formed on the barrier metal 7. Here, in the above-described first embodiment, the barrier metal 7 is, for example, the Ti film 4 and the N film.
Although it is composed of the i film 5 and the Pd film 6, this embodiment is different from the above-described first embodiment in that it is composed of the Ti film 4 and the Ni film 5.

【０１９９】また、図２０に示す半導体素子では、はん
だバンプ８が、第１の実施の形態と同様に、高融点はん
だ９および低融点はんだ１０´とにより構成されている
が、はんだバンプ８の構成はこれに限らず、前述の第２
乃至第９の実施の形態のいずれの構成にも適用すること
が可能であるこのように、本実施の形態では、Ｎｉ膜５
上にＰｄ膜６を形成しないため、Ｎｉ膜５上に例えば自
然酸化膜等の酸化膜が形成される。しかし、このＮｉ膜
５上に高融点はんだ９またはＣｕ等のコア部２０を構成
する金属をメッキする時に、このメッキ溶液が一般に酸
を含むため、Ｎｉ膜５上に形成された酸化膜が薄い場合
には、メッキ溶液中の酸により、この酸化膜が除去され
る。このため、Ｐｄ膜６をＮｉ膜５上に形成しない場合
においても、Ｎｉ膜５と高融点はんだ９またはＣｕ２０
との間に自然酸化膜が形成される可能性は非常に少な
い。このため、Ｐｄ膜６を省略することが可能である。Further, in the semiconductor element shown in FIG. 20, the solder bumps 8 are composed of the high melting point solder 9 and the low melting point solder 10 'as in the first embodiment. The configuration is not limited to this, and the above-mentioned second
It is possible to apply to any of the configurations of the ninth to ninth embodiments. Thus, in the present embodiment, the Ni film 5 is used.
Since the Pd film 6 is not formed on the Ni film 5, an oxide film such as a natural oxide film is formed on the Ni film 5. However, when the high melting point solder 9 or the metal forming the core portion 20 such as Cu is plated on the Ni film 5, since the plating solution generally contains an acid, the oxide film formed on the Ni film 5 is thin. In some cases, this oxide film is removed by the acid in the plating solution. Therefore, even when the Pd film 6 is not formed on the Ni film 5, the Ni film 5 and the high melting point solder 9 or Cu 20
It is very unlikely that a natural oxide film will be formed between and. Therefore, the Pd film 6 can be omitted.

【０２００】このように、本実施の形態では、Ｐｄ膜６
を形成する工程を省略することができるため、製造工程
を簡略化することができる。As described above, in the present embodiment, the Pd film 6
Since the step of forming the can be omitted, the manufacturing process can be simplified.

【０２０１】また、Ｐｄ膜６を形成しないため、バリア
メタル７の膜厚を低減することができることにより、そ
のエッチングを容易にすることができる。特に、はんだ
金属９、１０またはＣｕ２０等をマスクとしてエッチン
グする場合には、前述のように、バリアメタル７のエッ
チングにより、はんだ金属９、１０またはＣｕ２０等が
エッチングされる可能性があったが、本実施の形態のよ
うに、Ｐｄ膜６を形成しないことにより、エッチング時
間を短縮し、はんだ金属９、１０またはＣｕ２０等がエ
ッチングされることを防止することができる。Further, since the Pd film 6 is not formed, the film thickness of the barrier metal 7 can be reduced, so that the etching thereof can be facilitated. In particular, when etching is performed using the solder metal 9, 10 or Cu 20 as a mask, the solder metal 9, 10 or Cu 20 may be etched by the etching of the barrier metal 7, as described above. By not forming the Pd film 6 as in this embodiment, the etching time can be shortened and the solder metal 9, 10 or Cu 20 can be prevented from being etched.

【０２０２】[0202]

【発明の効果】以上のように、本発明による半導体素子
および半導体装置は、バンプの潰れまたはバンプの剥離
が発生することなく、高い信頼性を有することができ
る。As described above, the semiconductor element and the semiconductor device according to the present invention can have high reliability without crushing of bumps or peeling of bumps.

【０２０３】また、本発明の半導体素子および半導体装
置の製造方法によれば、上記のような半導体素子および
半導体装置を、工程を複雑化することなく、簡単に製造
することができる。Further, according to the method of manufacturing the semiconductor element and the semiconductor device of the present invention, the semiconductor element and the semiconductor device as described above can be easily manufactured without complicating the process.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態による半導体素子の
構造を示す断面図。FIG. 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１の実施の形態による半導体素子の
製造方法を説明する断面図。FIG. 2 is a sectional view illustrating the method for manufacturing the semiconductor element according to the first embodiment of the present invention.

【図３】本発明の第１の実施の形態による半導体素子の
製造方法を説明する断面図。FIG. 3 is a sectional view illustrating the method for manufacturing the semiconductor element according to the first embodiment of the present invention.

【図４】本発明の第１の実施の形態による半導体素子の
構造を示す断面図。FIG. 4 is a sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention.

【図５】本発明の第１の実施の形態による半導体装置の
構造を示す断面図。FIG. 5 is a sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention.

【図６】本発明の第１の実施の形態による半導体装置の
構造を示す断面図。FIG. 6 is a sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention.

【図７】本発明の第２の実施の形態による半導体素子の
構造を示す断面図。FIG. 7 is a sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention.

【図８】本発明の第３の実施の形態による半導体素子の
製造方法を説明する断面図。FIG. 8 is a sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図９】本発明の第４の実施の形態による半導体素子の
製造方法を説明する断面図。FIG. 9 is a sectional view illustrating the method for manufacturing the semiconductor element according to the fourth embodiment of the present invention.

【図１０】本発明の第５の実施の形態による半導体素子
の製造方法を説明する断面図。FIG. 10 is a sectional view illustrating a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図１１】本発明の第５の実施の形態による半導体素子
の製造方法を説明する断面図。FIG. 11 is a sectional view illustrating a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図１２】本発明の第６の実施の形態による半導体素子
の構造を示す断面図。FIG. 12 is a sectional view showing the structure of a semiconductor device according to a sixth embodiment of the present invention.

【図１３】本発明の第７の実施の形態による半導体素子
の製造方法を説明する断面図。FIG. 13 is a sectional view illustrating a method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図１４】本発明の第７の実施の形態による半導体素子
の製造方法を説明する断面図。FIG. 14 is a sectional view illustrating a method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図１５】本発明の第７の実施の形態による半導体素子
の製造方法を説明する断面図。FIG. 15 is a sectional view illustrating a method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図１６】本発明の第７の実施の形態による半導体素子
の構造を示す断面図。FIG. 16 is a sectional view showing the structure of a semiconductor device according to a seventh embodiment of the present invention.

【図１７】本発明の第８の実施の形態による半導体素子
の構造を示す断面図。FIG. 17 is a sectional view showing the structure of a semiconductor device according to an eighth embodiment of the present invention.

【図１８】本発明の第９の実施の形態による半導体素子
の構造を示す断面図。FIG. 18 is a sectional view showing the structure of a semiconductor device according to a ninth embodiment of the present invention.

【図１９】本発明の第９の実施の形態による半導体素子
の製造方法を説明する断面図。FIG. 19 is a cross-sectional view illustrating the method of manufacturing a semiconductor device according to the ninth embodiment of the present invention.

【図２０】本発明の第１０の実施の形態による半導体素
子の構造を示す断面図。FIG. 20 is a sectional view showing the structure of a semiconductor device according to a tenth embodiment of the present invention.

【図２１】従来の半導体装置の構造を示す断面図。FIG. 21 is a sectional view showing the structure of a conventional semiconductor device.

【図２２】従来の半導体素子の製造方法を説明する断面
図。FIG. 22 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor element.

【図２３】従来の半導体装置の製造方法を説明する断面
図。FIG. 23 is a cross-sectional view illustrating the conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１…半導体基板、 ２…電極パッド、 ３…絶縁膜、 ４…Ｔｉ膜、 ５…Ｎｉ膜、 ６…Ｐｄ膜、 ７、５４…バリアメタル、 ８…はんだバンプ、 ９…高融点はんだ、 １０、１６…低融点はんだ、 １１、１７、１８…レジスト膜、 １２…実装基板、 １３…金属パッド、 １４…樹脂、 １５…密着層、 ２０…Ｃｕ、 ２１、５５…はんだ金属。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Electrode pad, 3 ... Insulating film, 4 ... Ti film, 5 ... Ni film, 6 ... Pd film, 7, 54 ... Barrier metal, 8 ... Solder bump, 9 ... High melting point solder, 10, 16 ... Low melting point solder, 11, 17, 18 ... Resist film, 12 ... Mounting board, 13 ... Metal pad, 14 ... Resin, 15 ... Adhesion layer, 20 ... Cu, 21, 55 ... Solder metal.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/92 ６０４Ｃ (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 平野 尚彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 田沢 浩 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 土井 一英 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 細美 英一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Reference number within the agency FI Technical indication location H01L 21/92 604C (72) Inventor Tomoaki Takubo Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa 1-shares At the ceremony company Toshiba Research and Development Center (72) Inventor Naohiko Hirano 1 Komukai Toshiba Town, Saiwai-ku, Kawasaki City, Kanagawa Stock Company Inside the Toshiba Research and Development Center (72) Inventor Hiroshi Tazawa Komukai Toshiba, Kawasaki City, Kanagawa Prefecture Town No. 1 Incorporated company Toshiba Research & Development Center (72) Inventor Kazuhide Doi No. 1 Komukai Toshiba Town, Kouki-ku, Kawasaki City, Kanagawa Prefecture Incorporated company Toshiba Research & Development Center (72) Inventor Eiichi Hosumi Kawasaki, Kanagawa Prefecture Komukai Toshiba-cho, Sachi-ku, Yokohama-shi Incorporated company Toshiba Research & Development Center (72) Inventor Koji Shibasaki 25 Ekimaehonmachi, Kawasaki-ku, Kawasaki-shi, Kanagawa Ground 1 Toshiba Microelectronics Co., Ltd. in

Claims (26)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板の一主面に形成されている電
極パッドと、この電極パッド上に形成されている金属層
と、この金属層上に形成されている突起電極とを具備す
る半導体素子において、前記突起電極は、前記金属層の
表面を覆ってこれに接着されているはんだ溶融処理温度
で溶融しない高融点はんだと、この高融点はんだの少な
くとも上部を覆うように形成され前記はんだ溶融処理温
度で溶融する低融点はんだとにより構成されることを特
徴とする半導体素子。1. A semiconductor device comprising an electrode pad formed on one main surface of a semiconductor substrate, a metal layer formed on the electrode pad, and a protruding electrode formed on the metal layer. In the above, the protruding electrode is formed so as to cover at least the upper portion of the high melting point solder, which is a high melting point solder that does not melt at the solder melting processing temperature which covers the surface of the metal layer and is adhered to the metal melting layer. A semiconductor element comprising a low melting point solder that melts at a temperature. 【請求項２】 前記低融点はんだが前記高融点はんだの
側面も覆うように形成されている請求項１記載の半導体
素子。2. The semiconductor element according to claim 1, wherein the low melting point solder is formed so as to also cover a side surface of the high melting point solder. 【請求項３】 前記突起電極は、前記高融点はんだと前
記低融点はんだとの界面に形成されている密着層をさら
に具備する請求項１または２記載の半導体素子。3. The semiconductor element according to claim 1, wherein the bump electrode further comprises an adhesion layer formed at an interface between the high melting point solder and the low melting point solder. 【請求項４】 半導体基板の一主面に形成されている電
極パッドと、この電極パッド上に形成されている金属層
と、この金属層上に形成されている突起電極とを具備す
る半導体素子において、前記突起電極は、前記金属層の
表面を覆ってこれに接着されているはんだ溶融処理温度
で溶融しない高融点金属と、この高融点金属の少なくと
も上部を覆うように形成されているはんだ金属とにより
構成されることを特徴とする半導体素子。4. A semiconductor device comprising an electrode pad formed on one main surface of a semiconductor substrate, a metal layer formed on the electrode pad, and a protruding electrode formed on the metal layer. In the above, the protruding electrode covers the surface of the metal layer and is adhered to the high melting point metal which is not melted at the solder melting processing temperature, and the solder metal formed so as to cover at least the upper portion of the high melting point metal. A semiconductor device comprising: 【請求項５】 前記高融点金属の膜厚は１０μｍ以上４
０μｍ以下である請求項４記載の半導体素子。5. The film thickness of the refractory metal is 10 μm or more 4
The semiconductor element according to claim 4, which has a thickness of 0 μm or less. 【請求項６】 前記電極パッド上の金属層は、電極パッ
ド上のＴｉ膜と、このＴｉ膜上のＮｉ膜と、このＮｉ膜
上のＰｄ膜とにより構成される請求項１乃至５記載の半
導体素子。6. The metal layer on the electrode pad comprises a Ti film on the electrode pad, a Ni film on the Ti film, and a Pd film on the Ni film. Semiconductor device. 【請求項７】 前記Ｔｉ膜の膜厚は０．０３μｍ以上
０．３μｍ以下であり、前記Ｎｉ膜の膜厚は０．１μｍ
以上１μｍ以下であり、前記Ｐｄ膜の膜厚は０．５μｍ
以下である請求項６記載の半導体素子。7. The Ti film has a thickness of 0.03 μm or more and 0.3 μm or less, and the Ni film has a thickness of 0.1 μm.
1 μm or less and the thickness of the Pd film is 0.5 μm
The semiconductor device according to claim 6, wherein: 【請求項８】 前記電極パッド上の金属層は、電極パッ
ド上のＴｉ膜と、このＴｉ膜上のＮｉ膜とにより構成さ
れる請求項１乃至５記載の半導体素子。8. The semiconductor device according to claim 1, wherein the metal layer on the electrode pad includes a Ti film on the electrode pad and a Ni film on the Ti film. 【請求項９】 前記Ｔｉ膜の膜厚は０．０３μｍ以上
０．３μｍ以下であり、前記Ｎｉ膜の膜厚は０．１μｍ
以上１μｍ以下である請求項８記載の半導体素子。9. The thickness of the Ti film is 0.03 μm or more and 0.3 μm or less, and the thickness of the Ni film is 0.1 μm.
9. The semiconductor element according to claim 8, which is 1 μm or more and 1 μm or less. 【請求項１０】 突起電極を具備する半導体素子と、こ
の半導体素子が前記突起電極を介して接続されている実
装基板とを具備する半導体装置において、前記半導体素
子は、半導体基板の一主面に形成されている電極パッド
と、この電極パッドと前記突起電極との間に形成されて
いる金属層とを具備し、前記突起電極は、前記金属層の
表面を覆って接着されているはんだ溶融処理温度で溶融
しない高融点はんだと、この高融点はんだの少なくとも
上部を覆うように形成されはんだ溶融処理温度で溶融す
る低融点はんだとにより構成され、低融点はんだが溶融
されて前記実装基板と接着されていることを特徴とする
半導体装置。10. A semiconductor device comprising a semiconductor element having a protruding electrode and a mounting substrate to which the semiconductor element is connected via the protruding electrode, wherein the semiconductor element is provided on one main surface of the semiconductor substrate. A solder melting process in which an electrode pad is formed and a metal layer is formed between the electrode pad and the bump electrode, and the bump electrode is adhered to cover the surface of the metal layer. A high melting point solder that does not melt at a temperature and a low melting point solder that is formed so as to cover at least the upper portion of the high melting point solder and that melts at the solder melting processing temperature, and the low melting point solder is melted and bonded to the mounting substrate. A semiconductor device characterized in that. 【請求項１１】 前記低融点はんだが前記高融点はんだ
の側面も覆うように形成されている請求項１０記載の半
導体装置。11. The semiconductor device according to claim 10, wherein the low melting point solder is formed so as to also cover a side surface of the high melting point solder. 【請求項１２】 前記突起電極は、前記高融点はんだと
前記低融点はんだとの界面に形成されている密着層をさ
らに具備する請求項１０または１１記載の半導体装置。12. The semiconductor device according to claim 10, wherein the bump electrode further comprises an adhesion layer formed at an interface between the high melting point solder and the low melting point solder. 【請求項１３】 突起電極を具備する半導体素子と、こ
の半導体素子が前記突起電極を介して接続されている実
装基板とを具備する半導体装置において、前記半導体素
子は、半導体基板の一主面に形成されている電極パッド
と、この電極パッドと前記突起電極との間に形成されて
いる金属層とを具備し、前記突起電極は、前記金属層の
表面を覆って接着されているはんだ溶融処理温度で溶融
しない高融点金属と、この高融点金属の少なくとも上部
を覆うように形成されているはんだ金属とにより構成さ
れ、はんだ金属が溶融されて前記実装基板と接着されて
いることを特徴とする半導体装置。13. A semiconductor device, comprising: a semiconductor element having a protruding electrode; and a mounting substrate to which the semiconductor element is connected via the protruding electrode, wherein the semiconductor element is provided on one main surface of the semiconductor substrate. A solder melting process in which an electrode pad is formed and a metal layer is formed between the electrode pad and the bump electrode, and the bump electrode is adhered to cover the surface of the metal layer. A high melting point metal that does not melt at a temperature and a solder metal formed so as to cover at least an upper portion of the high melting point metal, wherein the solder metal is melted and adhered to the mounting substrate. Semiconductor device. 【請求項１４】 前記突起電極を覆うように前記半導体
素子と前記実装基板との間に樹脂が充填されている請求
項１０乃至１３記載の半導体装置。14. The semiconductor device according to claim 10, wherein a resin is filled between the semiconductor element and the mounting substrate so as to cover the protruding electrode. 【請求項１５】 半導体基板の一主面に形成されている
電極パッド上に金属層を形成する工程と、前記電極パッ
ド上に開口部を有するように前記金属層上にレジスト膜
を形成する工程と、前記開口部に高融点はんだを形成す
る工程と、前記高融点はんだ上に低融点はんだを形成す
る工程と、前記レジスト膜を除去する工程と、前記低融
点はんだおよび前記高融点はんだをマスクに前記金属層
をエッチングする工程と、フラックスを塗布する工程
と、熱処理により前記低融点はんだを溶解する工程とを
具備し、前記熱処理の温度は、前記高融点はんだの融点
より低く前記低融点はんだの融点より高いことを特徴と
する半導体素子の製造方法。15. A step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and a step of forming a resist film on the metal layer so as to have an opening on the electrode pad. A step of forming a high melting point solder in the opening, a step of forming a low melting point solder on the high melting point solder, a step of removing the resist film, a mask of the low melting point solder and the high melting point solder A step of etching the metal layer, a step of applying a flux, and a step of melting the low melting point solder by heat treatment, the temperature of the heat treatment being lower than the melting point of the high melting point solder and the low melting point solder. A method for manufacturing a semiconductor device, characterized in that the melting point is higher than the melting point. 【請求項１６】 半導体基板の一主面に形成されている
電極パッド上に金属層を形成する工程と、前記電極パッ
ド上に開口部を有するように前記金属層上にレジスト膜
を形成する工程と、前記開口部に高融点はんだを形成す
る工程と、前記高融点はんだ上に低融点はんだを形成す
る工程と、前記レジスト膜を除去する工程と、前記低融
点はんだおよび前記高融点はんだをマスクに前記金属層
をエッチングする工程と、フラックスを塗布せずに熱処
理により前記低融点はんだを溶解する工程とを具備し、
前記熱処理の温度は、前記高融点はんだの融点より低く
前記低融点はんだの融点より高いことを特徴とする半導
体素子の製造方法。16. A step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and a step of forming a resist film on the metal layer so as to have an opening on the electrode pad. A step of forming a high melting point solder in the opening, a step of forming a low melting point solder on the high melting point solder, a step of removing the resist film, a mask of the low melting point solder and the high melting point solder A step of etching the metal layer, and a step of melting the low melting point solder by heat treatment without applying a flux,
The method of manufacturing a semiconductor device, wherein the temperature of the heat treatment is lower than the melting point of the high melting point solder and higher than the melting point of the low melting point solder. 【請求項１７】 半導体基板の一主面に形成されている
電極パッド上に金属層を形成する工程と、前記電極パッ
ド上に開口部を有するように前記金属層上にレジスト膜
を形成する工程と、前記開口部に高融点金属膜を形成す
る工程と、前記高融点金属膜上にはんだ金属を形成する
工程と、前記レジスト膜を除去する工程と、前記はんだ
金属および前記高融点金属をマスクに前記金属層をエッ
チングする工程と、フラックスを塗布する工程と、熱処
理により前記はんだ金属を溶解する工程とを具備し、前
記熱処理の温度は、前記高融点金属の融点より低く前記
はんだ金属の融点より高いことを特徴とする半導体素子
の製造方法。17. A step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and a step of forming a resist film on the metal layer so as to have an opening on the electrode pad. A step of forming a refractory metal film in the opening, a step of forming a solder metal on the refractory metal film, a step of removing the resist film, a mask of the solder metal and the refractory metal A step of etching the metal layer, a step of applying a flux, and a step of melting the solder metal by heat treatment, wherein the temperature of the heat treatment is lower than the melting point of the refractory metal and the melting point of the solder metal. A method for manufacturing a semiconductor device having a higher price. 【請求項１８】 半導体基板の一主面に形成されている
電極パッド上に金属層を形成する工程と、前記電極パッ
ド上に開口部を有するように前記金属層上にレジスト膜
を形成する工程と、前記開口部に高融点金属を形成する
工程と、前記レジスト膜を除去する工程と、前記高融点
金属をマスクに前記金属層をエッチングする工程と、前
記高融点金属上にはんだ金属を形成する工程と、熱処理
により前記はんだ金属を溶解する工程とを具備し、前記
熱処理の温度は、前記高融点金属の融点より低く前記は
んだ金属の融点より高いことを特徴とする半導体素子の
製造方法。18. A step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate, and a step of forming a resist film on the metal layer so as to have an opening on the electrode pad. A step of forming a refractory metal in the opening, a step of removing the resist film, a step of etching the metal layer using the refractory metal as a mask, and a solder metal formed on the refractory metal. And a step of melting the solder metal by heat treatment, wherein the temperature of the heat treatment is lower than the melting point of the high melting point metal and higher than the melting point of the solder metal. 【請求項１９】 半導体基板の一主面に形成されている
電極パッド上に金属層を形成する工程と、前記電極パッ
ド領域の前記金属層上に第１のレジスト膜を形成する工
程と、前記第１のレジスト膜をマスクとして前記金属層
を途中までエッチングする工程と、前記第１のレジスト
膜を除去する工程と、前記電極パッド上に開口部を有す
るように前記金属層上に第２のレジスト膜を形成する工
程と、前記開口部に高融点金属を形成する工程と、前記
高融点金属上にはんだ金属を形成する工程と、前記第２
のレジスト膜を除去する工程と、前記はんだ金属および
高融点金属をマスクに残存する前記金属層をエッチング
する工程と、熱処理により前記はんだ金属を溶解する工
程とを具備し、前記熱処理の温度は、前記高融点金属の
融点より低く前記はんだ金属の融点より高いことを特徴
とする半導体素子の製造方法。19. A step of forming a metal layer on an electrode pad formed on one main surface of a semiconductor substrate; a step of forming a first resist film on the metal layer in the electrode pad region; A step of partially etching the metal layer using the first resist film as a mask; a step of removing the first resist film; and a second step on the metal layer so as to have an opening on the electrode pad. A step of forming a resist film, a step of forming a refractory metal in the opening, a step of forming a solder metal on the refractory metal, and a second step
A step of removing the resist film, a step of etching the metal layer remaining in the mask of the solder metal and the refractory metal, a step of dissolving the solder metal by heat treatment, the temperature of the heat treatment, A method of manufacturing a semiconductor device, which is lower than a melting point of the high melting point metal and higher than a melting point of the solder metal. 【請求項２０】 前記高融点金属として高融点はんだを
用い、前記はんだ金属として低融点はんだを使用する請
求項１８または１９記載の半導体素子の製造方法。20. The method of manufacturing a semiconductor element according to claim 18, wherein a high melting point solder is used as the high melting point metal, and a low melting point solder is used as the solder metal. 【請求項２１】 前記熱処理工程において、前記高融点
はんだと前記低融点はんだとの間に密着層が形成される
ように熱処理の温度を選択する請求項１５または１６ま
たは２０のいずれか一項に記載の半導体素子の製造方
法。21. In the heat treatment step, the heat treatment temperature is selected so that an adhesion layer is formed between the high melting point solder and the low melting point solder. A method for manufacturing the semiconductor device described above. 【請求項２２】 前記電極パッド上に金属層を形成する
工程は、電極パッド上にＴｉ膜を形成する工程と、この
Ｔｉ膜上にＮｉ膜を形成する工程と、このＮｉ膜上にＰ
ｄ膜を形成する工程とを具備する請求項１７乃至２１い
ずれか一項に記載の半導体素子の製造方法。22. The step of forming a metal layer on the electrode pad includes the steps of forming a Ti film on the electrode pad, forming a Ni film on the Ti film, and forming a P film on the Ni film.
22. The method of manufacturing a semiconductor device according to claim 17, further comprising the step of forming a d film. 【請求項２３】 前記電極パッド上に金属層を形成する
工程は、電極パッド上にＴｉ膜を形成する工程と、この
Ｔｉ膜上にＮｉ膜を形成する工程とを具備する請求項１
７乃至２１いずれか一項に記載の半導体素子の製造方
法。23. The step of forming a metal layer on the electrode pad comprises a step of forming a Ti film on the electrode pad and a step of forming a Ni film on the Ti film.
22. The method for manufacturing a semiconductor device according to any one of 7 to 21. 【請求項２４】 突起電極を具備する半導体素子を前記
突起電極を介して実装基板に接続する半導体装置の製造
方法において、前記半導体素子の電極パッド上に金属層
を形成する工程と、この金属層上に高融点はんだを形成
する工程と、この高融点はんだの少なくとも上部を覆う
ように低融点はんだを形成する工程と、前記低融点はん
だと前記実装基板上の金属パッドとを接触させる工程
と、前記半導体素子と前記実装基板とを加圧すると同時
に熱処理を行い前記低融点はんだを溶融することにより
前記半導体素子を前記実装基板上に接着する工程とを具
備し、前記熱処理の温度は、前記高融点はんだの融点よ
り低いことを特徴とする半導体装置の製造方法。24. A method of manufacturing a semiconductor device, wherein a semiconductor element having a bump electrode is connected to a mounting substrate via the bump electrode, a step of forming a metal layer on an electrode pad of the semiconductor element, and the metal layer. A step of forming a high melting point solder, a step of forming a low melting point solder so as to cover at least the upper portion of the high melting point solder, a step of contacting the low melting point solder and the metal pad on the mounting substrate, Bonding the semiconductor element to the mounting board by melting the low melting point solder by applying heat treatment to the semiconductor element and the mounting board at the same time, and the temperature of the heat treatment is the high temperature. A method for manufacturing a semiconductor device, characterized in that the melting point is lower than the melting point of the solder. 【請求項２５】 前記低融点はんだが前記高融点はんだ
の側面も覆うように前記低融点はんだを形成する請求項
２４記載の半導体装置の製造方法。25. The method of manufacturing a semiconductor device according to claim 24, wherein the low melting point solder is formed so that the low melting point solder also covers a side surface of the high melting point solder. 【請求項２６】 突起電極を具備する半導体素子を前記
突起電極を介して実装基板に接続する半導体装置の製造
方法において、前記半導体素子の電極パッド上に金属層
を形成する工程と、この金属層上に高融点金属を形成す
る工程と、この高融点金属を覆うようにはんだ金属を形
成する工程と、前記はんだ金属と前記実装基板上の金属
パッドとを接触させる工程と、前記半導体素子と前記実
装基板とを加圧すると同時に熱処理を行い前記はんだ金
属を溶融することにより前記半導体素子を前記実装基板
上に接着する工程とを具備し、前記熱処理の温度は、前
記高融点金属の融点より低いことを特徴とする半導体装
置の製造方法。26. In a method of manufacturing a semiconductor device, wherein a semiconductor element having a bump electrode is connected to a mounting substrate via the bump electrode, a step of forming a metal layer on an electrode pad of the semiconductor element, and the metal layer. A step of forming a refractory metal above, a step of forming a solder metal so as to cover the refractory metal, a step of contacting the solder metal and a metal pad on the mounting substrate, the semiconductor element and the Bonding the semiconductor element to the mounting substrate by melting the solder metal by simultaneously applying heat to the mounting substrate and melting the solder metal, and the temperature of the heat treatment is lower than the melting point of the refractory metal. A method of manufacturing a semiconductor device, comprising:
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