JPH09162889A - Shaping device - Google Patents

Shaping device

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JPH09162889A
JPH09162889A JP32279695A JP32279695A JPH09162889A JP H09162889 A JPH09162889 A JP H09162889A JP 32279695 A JP32279695 A JP 32279695A JP 32279695 A JP32279695 A JP 32279695A JP H09162889 A JPH09162889 A JP H09162889A
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JP
Japan
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cell
route
circuit
fifo
channel
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Application number
JP32279695A
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Japanese (ja)
Inventor
裕昭 ▲高▼野
Hiroaki Takano
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To attain efficient shaping without causing cell abort for each channel (path) due to overflow of a first-in first-out FIFO circuit or the like. SOLUTION: A received cell flow is smoothed for a transmission capability of each channel and circuits 5, 6 set threshold levels 1, 2 for FIFO length of FIFO A1-An provided to each channel and a write read timing generating section 2A for FIFO and a channel table TB specifying a transmission capability of 2 each channel are provided. The write read timing generating section 2A is operated independently for each channel. When the FIFO length exceeds the threshold level 1 and data of a channel corresponding to the excess of the threshold level 1 reach, the data are written in the FIFO and read from the same FIFO and whether or not the FIFO exceeding the threshold level 1 once is lower than the threshold level 2 is monitored and a channel lower than the threshold level 2 is read according to the transmission capacity upper limit by this monitoring.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、シェーピング装置
に関し、例えば、ATM(Asynchronous
Transfer Mode:非同期転送モード)交換
網や、ATM通信システムの端末側などに適用し得るも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shaping device, for example, ATM (Asynchronous).
The present invention can be applied to a transfer network (asynchronous transfer mode) switching network, a terminal side of an ATM communication system, and the like.

【0002】[0002]

【従来の技術】一般に、バーチャル・チャネル・ハンド
ラ(VCH:Virtual Channel Han
dler)では同時に多数の接続を行うが、このVCH
に入力されるATMセルは、コネクション受け付け制御
(CAC:Call Admission Contr
ol)で許容される条件を満たすように、使用量パラメ
ータ制御(UPC:Usage Parameter
Contorol)のチェックを受けている。
2. Description of the Related Art Generally, a Virtual Channel Handler (VCH) is used.
dler) makes many connections at the same time, but this VCH
The ATM cell input to the ATM cell is a connection acceptance control (CAC: Call Admission Control).
ol), the usage parameter control (UPC: Usage Parameter)
Control) has been checked.

【0003】しかしながら、VCHではATMスイッチ
によって各方路にセルが集められるので特定の方路にA
TMセルが集中し、その結果、バーチャルパス(VP:
Virtual Path)の容量を超えて速い瞬時速
度でATMセルを送出しなければならないことが起こり
得る。このため、各ATMセルを一旦、バッファメモリ
に蓄積し、ATMセルの瞬時速度が一定値(VPの容
量)を超えないようにATMセルを読み出すことが行わ
れている。このような機能を『シェーピング』と呼び、
このようなシェーピングを行う装置を『シェーピング装
置』と呼んでいる。
However, in the VCH, cells are collected in each route by the ATM switch, so that A
TM cells are concentrated, and as a result, virtual paths (VP:
It may happen that ATM cells have to be sent out at a high instantaneous rate beyond the capacity of the Virtual Path). For this reason, each ATM cell is temporarily stored in a buffer memory, and the ATM cell is read so that the instantaneous speed of the ATM cell does not exceed a certain value (capacity of VP). Such a function is called "shaping",
A device that performs such shaping is called a "shaping device".

【0004】つまり、シェーピング装置は、ATMスイ
ッチによってUPC制御を受けた端末データは、VC
(バーチャルチャネル:Virtual Channe
l:仮想チャネル)として、対地(通信先の交換機との
間)に張られた伝送路内のVP(Virtual Pa
th:仮想パス)を経由して相手方に伝達される。しか
しながら、このVPIにも伝送容量の限界があるため、
ATM交換機から同時に多量のATMセルが送出される
と、一時的にVP上でオーバーフローが生じる。これを
防ぐための一つの方法として、VPの入り口に送信バッ
ファを設け、ATMセル流の平均化を行うものである。
従って、シェーピング装置は、このようなATMセル流
の制御を行うものである。
That is, in the shaping device, the terminal data subjected to UPC control by the ATM switch is VC
(Virtual Channel: Virtual Channel
l: As a virtual channel, a VP (Virtual Pa) in a transmission path that is set up to the ground (between the exchange of the communication destination)
(th: virtual path). However, since this VPI also has a limit of transmission capacity,
When a large amount of ATM cells are simultaneously sent from the ATM switch, an overflow temporarily occurs on the VP. As one method to prevent this, a transmission buffer is provided at the entrance of the VP to average the ATM cell flow.
Therefore, the shaping device controls such an ATM cell flow.

【0005】図2は従来のシェーピング装置の機能構成
図である。この図2において、シェーピング装置は、複
数のFIFO(Fast In Fast Out)回
路A1〜Anを備えており、入出力ともにセレクタ回路
7を介してFIFO回路A1〜Anにアクセスするよう
に構成されている。
FIG. 2 is a functional block diagram of a conventional shaping device. In FIG. 2, the shaping device includes a plurality of FIFO (Fast In Fast Out) circuits A1 to An, and is configured to access the FIFO circuits A1 to An through the selector circuit 7 for both input and output. .

【0006】入力ATMセルはセレクタ回路7で選択さ
れて方路に応じたFIFO回路A1〜Anのいずれかに
蓄積される。FIFO回路A1〜Anに蓄積されている
ATMセルは読み出されると、セレクタ回路9で選択さ
れて出力される。
The input ATM cell is selected by the selector circuit 7 and stored in any of the FIFO circuits A1 to An according to the route. When the ATM cells stored in the FIFO circuits A1 to An are read, they are selected by the selector circuit 9 and output.

【0007】ここで、入力ATMセルをFIFO回路A
1〜Anに書き込むときには、書き込み/読み出しタイ
ミング生成回路2からの制御信号によって、セレクタ回
路7は入力ATMセルを方路に応じてFIFO回路A1
〜Anのいずれかに蓄積させる。FIFO回路A1〜A
nに蓄積されているATMセルを読み出すときも、書き
込み/読み出しタイミング生成回路2は読み出し制御信
号をセレクタ回路9に与えてFIFO回路A1〜Anに
蓄積されているATMセルを読み出させる。
Here, the input ATM cell is transferred to the FIFO circuit A.
1 to An, the selector circuit 7 receives the control signal from the write / read timing generation circuit 2 and causes the selector circuit 7 to switch the input ATM cell to the FIFO circuit A1 according to the route.
~ An is accumulated. FIFO circuits A1 to A
Also when reading the ATM cells stored in n, the write / read timing generation circuit 2 supplies a read control signal to the selector circuit 9 to read the ATM cells stored in the FIFO circuits A1 to An.

【0008】この書き込み/読み出しタイミング生成回
路2は、チャネル検出回路1で入力ATMセル流から各
ATMセルに設定されているVC又はVCI(Virt
ual Channel Identificatio
n:仮想パス識別子)を読み取って、チャネル検出を行
った情報から入力ATMセルをいずれのFIFO回路A
1〜Anに蓄積すべきかを判断する。
The write / read timing generation circuit 2 has a VC or VCI (Virt) set in each ATM cell from the input ATM cell flow in the channel detection circuit 1.
ual Channel Identificatio
(n: virtual path identifier) is read, and the input ATM cell is determined by which FIFO circuit A from the information obtained by channel detection.
1 to An is determined.

【0009】また、書き込み/読み出しタイミング生成
回路2は、FIFO回路A1〜Anに蓄積されているA
TMセルの数の情報をキュー長テーブル回路4に与え
る。すると、キュー長テーブル回路4は、書き込み/読
み出しタイミング生成回路2からのFIFO回路A1〜
Anに蓄積されているATMセルの数の情報から、キユ
ー長情報をテーブルで管理して、このテーブル管理情報
を再び書き込み/読み出しタイミング生成回路2に与え
る。
Further, the write / read timing generation circuit 2 has A stored in the FIFO circuits A1 to An.
Information on the number of TM cells is given to the queue length table circuit 4. Then, the queue length table circuit 4 receives the FIFO circuits A1 to A1 from the write / read timing generation circuit 2.
From the information on the number of ATM cells stored in An, queue length information is managed in a table, and this table management information is given to the write / read timing generation circuit 2 again.

【0010】更に、書き込み/読み出しタイミング生成
回路2は、各方路(VP)に対する伝送容量を規定する
と共に、いずれの方路VPに対するATMセルをいずれ
のFIFO回路A1〜Anに蓄積させるかを規定するチ
ャネルテーブル回路3からの情報に従って、スケジュー
ラ回路8でいずれのFIFO回路A1〜Anからどのよ
うな頻度で読み出し、書き込みを行うかを計画し、この
計画情報に従ってセレクタ回路7に書き込み制御信号を
与え、セレクタ回路9に対して読み出し制御信号を与え
るのである。
Further, the write / read timing generation circuit 2 defines the transmission capacity for each route (VP) and also defines which FIFO circuit A1 to An to store the ATM cell for which route VP. According to the information from the channel table circuit 3, the scheduler circuit 8 plans which of the FIFO circuits A1 to An is to be read and written, and gives a write control signal to the selector circuit 7 according to the plan information. The read control signal is given to the selector circuit 9.

【0011】上述のようなFIFO回路A1〜Anにお
けるバッファリング動作の管理方式としては、例えば、
下記文献に提案されている技術がある。文献:1994
年電子情報通信学会秋季大会講演論文集、B−480、
『ATM網におけるBest Effort トラヒッ
クに対するバッファ管理方式』。
As a management method of the buffering operation in the above-mentioned FIFO circuits A1 to An, for example,
There are techniques proposed in the following documents. Reference: 1994
Of IEICE Autumn Meeting, B-480,
"Buffer management method for Best Effort traffic in ATM network".

【0012】図3は、書き込み/読み出しタイミング生
成回路2の動作フローチャートである。書き込み/読み
出しタイミング生成回路2は、入力されたデータをチャ
ネル(VC)対応のFIFOに入力し、各チャネル(V
CI)の伝送速度で読み出す機能を備えている。この図
3において、入力データ(ATMセル)が到着すると
(ステップS1)、チャネル(VC)番号を検出して
(ステップS2)、シェーピングが必要か否かを判断し
て(ステップS3)、シェーピングが必要なければ、F
IFOに蓄積せずスルーで出力する(ステップS4)。
FIG. 3 is an operation flowchart of the write / read timing generation circuit 2. The write / read timing generation circuit 2 inputs the input data to a channel (VC) -corresponding FIFO so that each channel (V
It has a function of reading at a transmission rate of CI). In FIG. 3, when the input data (ATM cell) arrives (step S1), the channel (VC) number is detected (step S2), it is judged whether shaping is necessary (step S3), and the shaping is performed. F if not needed
The data is not accumulated in the IFO and is output through (step S4).

【0013】シェーピングが必要な場合は、方路(V
P)に対応するFIFO回路に空きがあるか否かを確認
して(ステップS5)、空きがある場合は、該当する方
路のFIFOに書き込む(ステップS6)。該当するF
IFO回路に空きがない場合は、その入力データ(AT
Mセル)を廃棄処理する(ステップS7)。
If shaping is required, the route (V
It is confirmed whether or not there is a free space in the FIFO circuit corresponding to P) (step S5), and if there is a free space, it is written in the FIFO of the corresponding route (step S6). Applicable F
If there is no space in the IFO circuit, the input data (AT
The M cell) is discarded (step S7).

【0014】セル出力要求(ステップS8)の場合は、
スルーのデータ(ATMセル)があるか否かを判断し
(ステップS9)、スルーのデータがある場合は、スル
ーデータを出力し(ステップS11)、スルーデータが
ない場合は、スケジューラ回路によって指定されるFI
FO回路から出力させる(ステップS10)。
In the case of a cell output request (step S8),
It is determined whether or not there is through data (ATM cell) (step S9). If there is through data, the through data is output (step S11). If there is no through data, the scheduler circuit specifies it. FI
It is output from the FO circuit (step S10).

【0015】このような書き込み/読み出しタイミング
生成回路2を用いることによって、トラヒック変動によ
って瞬間的に伝送速度が上がったチャネル(VC)を設
定された伝送速度に下げることが可能となる。
By using the write / read timing generation circuit 2 as described above, it becomes possible to reduce the channel (VC) whose transmission rate is instantaneously increased due to traffic fluctuation to the set transmission rate.

【0016】この図3の例では、シェーピング処理を行
わないチャネル(VC)については、FIFO回路を通
さずに、出側のセレクタ回路9に伝送することによっ
て、伝送速度をもとのままに保つことを可能としてい
る。
In the example of FIG. 3, the channel (VC) for which the shaping process is not performed is transmitted to the selector circuit 9 on the output side without passing through the FIFO circuit, so that the transmission rate is maintained as it is. It is possible.

【0017】[0017]

【発明が解決しようとする課題】しかしながら、従来の
技術では、契約(申告)された伝送速度を超えてデータ
が入力され続けた場合、FIFO回路でバッファオーバ
フローを起こす可能性があり、その時に、入力データの
廃棄が起こるという問題がある。
However, in the conventional technique, if data is continuously input at a rate exceeding the contracted (declared) transmission rate, there is a possibility that a buffer overflow will occur in the FIFO circuit. There is a problem that input data is discarded.

【0018】本来、シェーピング装置は、B−ISDN
において、オプション的な役割をもっており、そのよう
な装置でセル廃棄を起こすことは非常に望ましくないの
である。
Originally, the shaping device is a B-ISDN.
, It has an optional role, and it is highly undesirable to cause cell discard in such a device.

【0019】以上のようなことから、セル蓄積手段とし
てのFIFO回路のオーバフローなどによって各チャネ
ル(方路)ごとのセル廃棄を起こさず、能率的にシェー
ピングを行い得るシェーピング装置の提供が要請されて
いる。
From the above, it is demanded to provide a shaping device capable of performing efficient shaping without causing cell discard for each channel (route) due to overflow of the FIFO circuit as the cell storage means. There is.

【0020】[0020]

【課題を解決するための手段】そこで、本発明は、入力
セルの方路(例えば、VC、VPなど)を検出する方路
検出手段と、上記入力セルの方路に応じて、各方路ごと
にセルを複数蓄積することができる複数のセル蓄積手段
と、これらのセル蓄積手段に蓄積されて残されているセ
ル蓄積残量を監視して管理するセル蓄積残量管理手段
と、上記複数のセル蓄積手段に蓄積されているセルを所
定のスケジュールに従って読み出させる制御を行う読み
出し制御手段とを備えて、入力セルを上記複数のセル蓄
積手段に蓄積しながら、蓄積されているセルを読み出し
てセル流を制御するシェーピング装置において、以下の
特徴的な構成で上述の課題を解決するものである。
Therefore, according to the present invention, a route detecting means for detecting a route (for example, VC, VP, etc.) of an input cell and each route according to the route of the input cell. A plurality of cell accumulating means capable of accumulating a plurality of cells for each cell; a cell accumulating remaining amount managing means for monitoring and managing a cell accumulating remaining amount accumulated and left in these cell accumulating means; Read control means for performing control to read out cells stored in the cell storage means according to a predetermined schedule, and reading out the stored cells while storing the input cells in the plurality of cell storage means. In a shaping device for controlling a cell flow according to the present invention, the above-mentioned problems are solved by the following characteristic configurations.

【0021】即ち、本発明のシェーピング装置は、各セ
ル蓄積手段に蓄積されるセル蓄積残量を、セル廃棄防止
対策のために適当なセル蓄積残量としての所定の第1の
閾値で監視し、このセル蓄積残量が上記所定の第1の閾
値以上になった場合には、上記所定のスケジュールを一
時的に回避して上記所定の第1の閾値以上になったセル
蓄積手段からセルを優先的に読み出すセル読み出し優先
制御手段を備えたものである。
That is, the shaping device of the present invention monitors the remaining amount of accumulated cells accumulated in each cell accumulating means by a predetermined first threshold value as an appropriate remaining amount of accumulated cells for cell discard prevention measures. When the remaining amount of accumulated cells exceeds the predetermined first threshold value, the predetermined schedule is temporarily avoided, and the cells are removed from the cell accumulation means which has exceeded the predetermined first threshold value. A cell read priority control means for preferentially reading is provided.

【0022】このような構成を採ることで、所定の第1
の閾値を基準として、いずれかのセル蓄積手段のセル蓄
積残量が、上記所定の第1の閾値以上に達した場合は、
セル蓄積手段でセル蓄積をそのまま継続するとオーバー
フローを起こし、セル廃棄が起こり得るので、これを防
止するために、所定のスケジュールによる各セル蓄積手
段からのセル読み出しを回避して、一時的に上記所定の
第1の閾値以上に達したセル蓄積手段からのセル読み出
しを優先的に行うのである。
By adopting such a configuration, the predetermined first
When the cell storage remaining amount of any one of the cell storage means reaches the predetermined first threshold value or more based on the threshold value of,
If the cell storage means continues cell storage as it is, overflow may occur and cell discard may occur.To prevent this, cell reading from each cell storage means according to a predetermined schedule is avoided, and the above predetermined That is, the cell reading from the cell accumulating means that has reached the first threshold value or more is performed preferentially.

【0023】従って、セル蓄積手段のオーバフローなど
によって各チャネル(方路)ごとのセル廃棄を起こさ
ず、能率的にシェーピングを行うことができるのであ
る。
Therefore, it is possible to efficiently perform shaping without causing cell discard for each channel (route) due to overflow of the cell storage means.

【0024】[0024]

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。本実施の形態のシェーピング装
置においては、(1)入力されたセル流を各チャネル
(VC又は仮想チャネル識別子VCI)ごとの伝送容量
に平滑化する装置において、チャネル(VC又はVC
I)ごとに設けられたFIFO回路のFIFO長(FI
FOに溜められているセル数)に対する閾値1、2を設
定具備し、FIFO回路への書き込み、書き込み/読み
出しタイミング生成部及び各チャネルの伝送容量を保持
するチャネルテーブルを具備する回路において、書き込
み、読み出しタイミング生成部は、各チャネルごとに独
立に動作し、FIFO長が閾値1を超過し、閾値1超過
に対応するチャネルのデータが到着した場合は、そのデ
ータをFIFO回路に書き込み、同一のFIFO回路か
ら読み出す手段と、閾値1を1度超過したFIFOが閾
値2を下回ることを監視する手段と、この監視手段によ
って閾値2を下回ったチャネルは伝送容量の上限内で読
み出しを行う手段とを備えるように構成する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a preferred embodiment of the present invention will be described with reference to the drawings. In the shaping device of the present embodiment, (1) in the device that smoothes the input cell flow into the transmission capacity of each channel (VC or virtual channel identifier VCI), the channel (VC or VC
I) the FIFO length (FI) of the FIFO circuit provided for each
In a circuit that has thresholds 1 and 2 for the number of cells stored in the FO) and has a writing / writing timing in the FIFO circuit and a channel table that holds the transmission capacity of each channel, The read timing generation unit operates independently for each channel, and when the FIFO length exceeds the threshold value 1 and the data of the channel corresponding to the threshold value 1 excess arrives, the read timing generation unit writes the data to the FIFO circuit and the same FIFO. It is provided with a means for reading from the circuit, a means for monitoring that the FIFO once exceeding the threshold 1 falls below the threshold 2, and a means for reading a channel below the threshold 2 by this monitoring means within the upper limit of the transmission capacity. To configure.

【0025】『第1の実施の形態』:図1は、第1の実
施の形態のシェーピング装置の機能構成図である。この
図1において、シェーピング装置は、チャネル検出回路
1と、書き込み/読み出しタイミング生成回路2Aと、
チャネルテーブル回路3と、キュー長テーブル回路4
と、閾値1テーブル回路5と、閾値2テーブル回路6
と、セレクタ回路7と、スケジューラ回路8と、セレク
タ回路9と、FIFO回路A1〜Anとから構成されて
いる。
[First Embodiment]: FIG. 1 is a functional block diagram of the shaping device of the first embodiment. In FIG. 1, the shaping device includes a channel detection circuit 1, a write / read timing generation circuit 2A,
Channel table circuit 3 and queue length table circuit 4
And threshold 1 table circuit 5 and threshold 2 table circuit 6
, A selector circuit 7, a scheduler circuit 8, a selector circuit 9, and FIFO circuits A1 to An.

【0026】このようなシェーピング装置の構成におい
て、特に従来と異なる構成は、閾値1テーブル回路5
と、閾値2テーブル回路6とを備えて、FIFO回路A
1〜Anに蓄積されるATMセルの蓄積数を制御する構
成である。
In the configuration of such a shaping device, the configuration different from the conventional one is the threshold 1 table circuit 5 in particular.
And a threshold 2 table circuit 6 are provided, and the FIFO circuit A
This is a configuration for controlling the number of ATM cells accumulated in 1 to An.

【0027】この閾値1と閾値2との関係は、閾値1≧
閾値2の関係に設定する。これらの閾値関係は、全ての
FIFO回路A1〜AnにおいてATMセル数の蓄積処
理の使用のために設定されるものである。
The relationship between the threshold 1 and the threshold 2 is that the threshold 1 ≧
The threshold value 2 is set. These threshold relationships are set for use in the accumulation processing of the number of ATM cells in all the FIFO circuits A1 to An.

【0028】閾値1テーブル回路5と、閾値2テーブル
回路6とから出力される閾値1情報と、閾値2情報とは
セレクタ回路7、9の書き込み/読み出しを制御する書
き込み/読み出しタイミング生成回路2Aに与えられ
る。書き込み/読み出しタイミング生成回路2Aは、チ
ャネル検出回路1が入力ATMセル流から検出したチャ
ネル情報と、キュー長テーブル回路4からのFIFO回
路A1〜Anに残存するATMセル数であるキュー長情
報と、閾値1テーブル回路5と、閾値2テーブル回路6
とからの閾値1情報、閾値2情報と、スケジューラ回路
8からのFIFO回路A1〜Anをどのような順番と頻
度で書き込み・読み出しするかを表す計画情報とから、
FIFO回路A1〜Anの書き込み・読み出しを制御す
る制御信号を生成してセレクタ回路7、9に与えるので
ある。
The threshold 1 information output from the threshold 1 table circuit 5 and the threshold 2 table circuit 6 and the threshold 2 information are sent to the write / read timing generation circuit 2A which controls the write / read of the selector circuits 7 and 9. Given. The write / read timing generation circuit 2A has channel information detected by the channel detection circuit 1 from the input ATM cell flow, and queue length information that is the number of ATM cells remaining in the FIFO circuits A1 to An from the queue length table circuit 4. Threshold 1 table circuit 5 and threshold 2 table circuit 6
From the threshold 1 information and the threshold 2 information from and the plan information indicating the order and frequency of writing and reading the FIFO circuits A1 to An from the scheduler circuit 8,
A control signal for controlling writing / reading of the FIFO circuits A1 to An is generated and given to the selector circuits 7 and 9.

【0029】チャネルテーブル回路3は、図1に示すよ
うに、内部にチャネルテーブルTBを備えていて、各チ
ャネルに対する伝送容量情報等が上位装置などから与え
られると、チャネルテーブルTBには、各チャネル(V
C又はVCI)ごとにいずれのFIFO回路A1〜An
を使用し、しかも各チャネルの伝送容量をどのような容
量にするかを設定しているものである。
As shown in FIG. 1, the channel table circuit 3 is internally provided with a channel table TB, and when transmission capacity information and the like for each channel is given from a host device or the like, the channel table TB shows each channel. (V
Any of the FIFO circuits A1 to An for each C or VCI)
Is used and the transmission capacity of each channel is set.

【0030】具体的には、例えば、チャネル1は、FI
FO回路A2で分担し、伝送容量を10Mbit/sに
設定し、チャネル2は、使用FIFO回路なしとし、伝
送容量を1.5Mbit/sとし、チャネルnは使用F
IFOA1で分担し、伝送容量を3Mbit/sなどと
設定するものである。このチャネルテーブルTBの情報
はスケジューラ回路8に与える。
Specifically, for example, channel 1 is FI
The FO circuit A2 shares the transmission capacity, sets the transmission capacity to 10 Mbit / s, the channel 2 has no used FIFO circuit, the transmission capacity is 1.5 Mbit / s, and the channel n uses the used F circuit.
It is shared by the IFOA 1 and the transmission capacity is set to 3 Mbit / s or the like. Information of this channel table TB is given to the scheduler circuit 8.

【0031】スケジューラ回路8は、チャネルテーブル
回路3からのチャネルテーブルTBの管理情報から、F
IFO回路A1〜Anに対して、どのような頻度と順番
で書き込み・読み出しを行わせるかを決定し、この決定
結果を計画情報(スケジュール)として書き込み/読み
出しタイミング生成回路2Aに与えるのである。
From the management information of the channel table TB from the channel table circuit 3, the scheduler circuit 8 determines F
The frequency and order in which the IFO circuits A1 to An are to be written and read are determined, and the result of this determination is given to the write / read timing generation circuit 2A as plan information (schedule).

【0032】(シェーピング装置のATMセルの書き込
み動作): 次に、図1のシェーピング装置における
ATMセルの書き込み動作を説明する。この書き込み動
作の概略を先ず説明すると次のようになる。先ず、デー
タ(ATMセル)が到着し、そのデータのチャネル番号
を検出する。このチャネル番号を用いてチャネルテーブ
ルを参照することによって、シェーピングの必要性を判
断する。シェーピングは不必要な場合はスルーさせ、必
要な場合は対応する方路のFIFO回路A1〜Anに書
き込みを行う。FIFO回路A1〜Anに書き込まれた
場合は、そのFIFO回路A1〜Anに対応するFIF
O長をカウントするカウンタをインクリメントする。次
にその対応するFIFO長が閾値1を超過した場合は、
フラグFLAGを1にセットするのである。
(Write Operation of ATM Cell of Shaping Device): Next, the write operation of the ATM cell of the shaping device of FIG. 1 will be described. The outline of the write operation will be described below. First, data (ATM cell) arrives and the channel number of the data is detected. The necessity of shaping is judged by referring to the channel table using this channel number. When the shaping is unnecessary, the through is performed, and when necessary, the writing is performed to the FIFO circuits A1 to An of the corresponding route. When written to the FIFO circuits A1 to An, the FIFO corresponding to the FIFO circuits A1 to An
Increment the counter that counts the O length. Then if its corresponding FIFO length exceeds threshold 1,
The flag FLAG is set to 1.

【0033】次に図4の動作フローチャートを用いて、
上述の動作を詳細に説明する。この図4において、先
ず、入力データ(ATMセル)がチャネル検出回路1に
到着すると(ステップS20)、ここでチャネル番号を
検出して書き込み/読み出しタイミング生成回路2Aに
与えられる。書き込み/読み出しタイミング生成回路2
Aでは、キュー長テーブル回路4からのキュー長情報か
らシェーピングが必要か否かを判断する(ステップS2
2)。この判断で、シェーピングが必要ないと判断され
ると、到着したATMセルは、FIFO回路に書き込ま
れず、スルー出力されるのである(ステップS23)。
Next, using the operation flow chart of FIG.
The above operation will be described in detail. In FIG. 4, first, when the input data (ATM cell) arrives at the channel detection circuit 1 (step S20), the channel number is detected here and given to the write / read timing generation circuit 2A. Write / read timing generation circuit 2
At A, it is judged from the queue length information from the queue length table circuit 4 whether or not shaping is necessary (step S2).
2). If it is determined in this determination that shaping is not necessary, the arrived ATM cell is not written in the FIFO circuit and is output through (step S23).

【0034】一方、シェーピングが必要と判断されると
(ステップS22)、方路に応じたFIFO回路A1〜
Anのいずれかに書き込むための書き込み制御信号を書
き込み/読み出しタイミング生成回路2Aが生成してセ
レクタ回路7に与え、到着したATMセルをFIFO回
路A1〜Anのいずれかに書き込む(ステップS2
4)。
On the other hand, when it is judged that shaping is necessary (step S22), the FIFO circuits A1 to A1 according to the route are formed.
The write / read timing generation circuit 2A generates a write control signal for writing to any of An, and supplies it to the selector circuit 7, and writes the arrived ATM cell to any of the FIFO circuits A1 to An (step S2).
4).

【0035】この書き込むを終えると、次にATMセル
が書き込まれたFIFO回路A1〜AnのいずれかのF
IFO長(キュー長)を1インクリメントするようにキ
ュー長テーブル回路4に命令する(ステップS25)。
次にインクリメントされたFIFO長(キュー長)が閾
値1テーブル回路5の閾値1を超えているか否かを確認
する(ステップS26)。この確認で閾値1を超えてい
る場合は、フラグFLAGを1にセットする(ステップ
S27)。閾値1を超えていない場合は、書き込みを継
続可能としてそのまま終了するのである。
When this writing is completed, the F circuit in any of the FIFO circuits A1 to An in which the ATM cell is written next is written.
The queue length table circuit 4 is instructed to increment the IFO length (queue length) by 1 (step S25).
Next, it is confirmed whether or not the incremented FIFO length (queue length) exceeds the threshold 1 of the threshold 1 table circuit 5 (step S26). If the threshold value 1 is exceeded in this confirmation, the flag FLAG is set to 1 (step S27). When the threshold value 1 is not exceeded, writing can be continued, and the processing ends.

【0036】このようにして、FIFO長を監視し、F
IFO長が設定した閾値1を超過した場合に対応するチ
ャネルのトラヒックを停止することで、データの廃棄を
起こさないようにすることができるのである。
In this way, the FIFO length is monitored and the F
By stopping the traffic of the corresponding channel when the IFO length exceeds the set threshold value 1, it is possible to prevent the data from being discarded.

【0037】(シェーピング装置のATMセルの読み出
し動作): 次に、図1のシェーピング装置における
ATMセルの読み出し動作を説明する。この読み出し動
作の概略を先ず説明すると次のようになる。先ず、基準
タイミングにおいて、本シェーピング装置へデータの入
力の有無を判断する。データ入力がない場合若しくはフ
ラグFLAG=0の場合はスケジューラによって該当す
るFIFO回路から読み出しを行う。データ入力があ
り、且つフラグFLAG=1の場合は、スルーのデー
タ、つまり、トラヒック制御を行わないチャネルのデー
タの場合は、そのまま出力し、トラヒック制御を行う場
合は、入力されたデータのチャネルに該当するFIFO
回路から読み出しを行う。FIFO回路から読み出しを
行った場合は、対応するFIFO長をデクリメントし
て、そのFIFO長が閾値2より小さい場合はフラグF
LAG=0とするものである。
(Reading Operation of ATM Cell of Shaping Device) Next, the reading operation of the ATM cell in the shaping device of FIG. 1 will be described. The outline of this read operation will be described below. First, at the reference timing, it is determined whether or not data is input to the shaping device. When there is no data input or when the flag FLAG = 0, the scheduler reads data from the corresponding FIFO circuit. When there is data input and the flag FLAG = 1, through data, that is, the data of the channel for which traffic control is not performed, is output as it is, and when the traffic control is performed, it is input to the channel of the input data. Applicable FIFO
Read from the circuit. When reading from the FIFO circuit, the corresponding FIFO length is decremented, and when the FIFO length is smaller than the threshold value 2, the flag F
It is assumed that LAG = 0.

【0038】次に図5の動作フローチャートを用いて、
上述の動作を詳細に説明する。この図5において、先
ず、書き込み/読み出しタイミング生成回路2Aは、フ
ラグFLAGが1か否かを確認する(ステップS3
2)。フラグFLAGが1であるならば、次に入力AT
Mセルが有るか否かを判断する(ステップS33)。入
力ATMセルが有れば、次にスルーのデータか否かを判
断する(ステップS34)。この判断でスルーのデータ
でないならば、次に入力データに対応するFIFO回路
からATMセルを読み出させて、セレクタ回路9から出
力させる(ステップS35)。
Next, using the operation flow chart of FIG.
The above operation will be described in detail. In FIG. 5, first, the write / read timing generation circuit 2A confirms whether or not the flag FLAG is 1 (step S3).
2). If the flag FLAG is 1, then the input AT
It is determined whether there are M cells (step S33). If there is an input ATM cell, it is next determined whether or not it is through data (step S34). If it is not through data in this determination, the ATM cell is next read from the FIFO circuit corresponding to the input data and output from the selector circuit 9 (step S35).

【0039】次に、ATMセルを読み出したFIFO回
路のFIFO長を1デクリメントさせるようにキュー長
テーブル回路4に命令して、テーブルを更新させる(ス
テップS36)。次に対応するFIFO長が閾値2より
も小さいか否かを確認する(ステップS37)。この確
認でFIFO長が閾値2よりも小さい場合は、フラグF
LAG=0とする(ステップS38)。上記確認でFI
FO長が閾値2よりも大きい場合は、フラグFLAG=
0とせず、読み出し処理を継続する。
Next, the queue length table circuit 4 is instructed to decrement the FIFO length of the FIFO circuit that has read out the ATM cell by 1, and the table is updated (step S36). Next, it is confirmed whether or not the corresponding FIFO length is smaller than the threshold 2 (step S37). If the FIFO length is smaller than the threshold 2 in this confirmation, the flag F
LAG = 0 is set (step S38). FI confirmed above
When the FO length is larger than the threshold value 2, the flag FLAG =
The read processing is continued without setting to 0.

【0040】また、上述のフラグFLAGが1か否かの
確認で(ステップS32)、1でないならば次にスケジ
ューラ回路8からの計画情報によって指定されたFIF
O回路からATMセルを出力して(ステップS39)、
FIFO回路のFIFO長を1デクリメントさせるよう
にキュー長テーブル回路4に命令して、テーブルを更新
させる(ステップS36)。
In addition, when it is confirmed whether the flag FLAG is 1 or not (step S32), if it is not 1, then the FIF designated by the plan information from the scheduler circuit 8 is next.
Output an ATM cell from the O circuit (step S39),
The queue length table circuit 4 is instructed to decrement the FIFO length of the FIFO circuit by 1 to update the table (step S36).

【0041】また、上記スルーのデータか否かの判断で
(ステップS34)、スルーのデータと判断されれば、
そのデータをスルーで出力させて(ステップS40)、
読み出し処理を継続する。
If it is determined that the data is through data in the determination as to whether or not the data is through data (step S34),
The data is output through (step S40),
Continue the reading process.

【0042】(本発明の第1の実施の形態の効果):
以上の本発明の第1の実施の形態のシェーピング装置
によれば、FIFO長を監視し、設定した閾値1を超過
した場合に対応するチャネルのトラヒック制御を停止す
ることによって、データの廃棄を起こさないようにする
ことができる。
(Effects of the first embodiment of the present invention):
According to the shaping apparatus of the first embodiment of the present invention described above, data is discarded by monitoring the FIFO length and stopping the traffic control of the corresponding channel when the set threshold value 1 is exceeded. You can avoid it.

【0043】また、入力データが到着しない場合にも、
通常のスケジューラ回路による読み出しを行っているの
で、FIFO回路のデータ数は確実に減らされ、FIF
O長がある閾値2以下に達した場合、本来のトラヒック
制御に戻ることができ、極力トラヒック制御を行いなが
ら、データの廃棄を起こさないシェーピング装置を実現
することができる。
Also, when the input data does not arrive,
Since data is read by the normal scheduler circuit, the number of data in the FIFO circuit is surely reduced,
When the O length reaches a certain threshold value 2 or less, it is possible to return to the original traffic control, and it is possible to realize a shaping device that does not discard data while performing traffic control as much as possible.

【0044】『第2の実施の形態』:本第2の実施の形
態のシェーピング装置においては、無瞬断シェーピング
対象切り替えを行うために、上述の第1の実施の形態の
構成に加えて、トラヒック制御対象の変更要求を保持す
る記憶部と、切り替えタイミング生成手段とを設け、切
り替えタイミング生成手段において、同時に閾値1、2
を0にし、FIFO回路の対象とするFIFO回路のF
IFO長が0になることを検出し、保持するトラヒック
制御対象の変更をチャネルテーブルに対して行い、新し
い閾値の値を設定し、その後の動作は上述の第1の実施
の形態のシェーピング装置の動作を行うように構成する
ものである。
[Second Embodiment]: In the shaping apparatus of the second embodiment, in addition to the configuration of the first embodiment described above, in order to perform non-instantaneous switching of the shaping targets. A storage unit that holds a request for changing the traffic control target and a switching timing generation unit are provided, and the switching timing generation unit simultaneously sets thresholds 1 and 2.
Is set to 0, and the F of the FIFO circuit targeted by the FIFO circuit is
When the IFO length is detected to be 0, the traffic control target to be held is changed in the channel table, a new threshold value is set, and the subsequent operation is performed by the shaping device of the first embodiment. It is configured to perform an operation.

【0045】図6は第2の実施の形態のシェーピング装
置の機能構成図である。この図6において、シェーピン
グ装置は、チャネル検出回路1と、書き込み/読み出し
タイミング生成回路2Bと、チャネルテーブル回路3A
と、キュー長テーブル回路4と、閾値1テーブル回路5
と、閾値2テーブル回路6と、セレクタ回路7と、スケ
ジューラ回路8と、セレクタ回路9と、チャネルテーブ
ル書換回路10と、FIFO回路A1〜Anとから構成
されている。
FIG. 6 is a functional block diagram of the shaping device of the second embodiment. In FIG. 6, the shaping device includes a channel detection circuit 1, a write / read timing generation circuit 2B, and a channel table circuit 3A.
, Queue length table circuit 4, threshold 1 table circuit 5
A threshold value 2 table circuit 6, a selector circuit 7, a scheduler circuit 8, a selector circuit 9, a channel table rewriting circuit 10, and FIFO circuits A1 to An.

【0046】このような構成において、上述の第1の実
施の形態と特に異なる構成は、書き替え情報等が与えら
れるチャネルテーブル書換回路10を備え、チャネルテ
ーブル回路3AのチャネルテーブルTBの内容を書き替
えられると共に、閾値1テーブル回路5と閾値2テーブ
ル回路6とを制御して閾値を変更設定し得るように構成
されていることである。書き込み/読み出しタイミング
生成回路2Bは、キュー長テーブル回路4からのキュー
長情報から判断して、トラヒック制御対象のFIFO回
路A1〜Anのキュー長が0になったことを検出する
と、チャネルテーブル書換回路10に対して書き替え指
示を通知する。チャネルテーブル書換回路10は、この
通知を受けると、チャネルテーブル回路3Aに対して具
体的なチャネル書き替え情報を与えるのである。
In such a structure, a structure particularly different from that of the first embodiment described above is provided with a channel table rewriting circuit 10 to which rewriting information and the like are provided, and the contents of the channel table TB of the channel table circuit 3A are rewritten. The threshold value 1 table circuit 5 and the threshold value 2 table circuit 6 can be changed and the threshold value can be changed and set. When the write / read timing generation circuit 2B judges from the queue length information from the queue length table circuit 4 and detects that the queue length of the traffic control target FIFO circuits A1 to An has become 0, the channel table rewriting circuit The rewriting instruction is notified to 10. Upon receiving this notification, the channel table rewriting circuit 10 gives specific channel rewriting information to the channel table circuit 3A.

【0047】本第2の実施の形態のシェーピング装置
は、通常動作においては上述の第1の実施の形態と同じ
動作を行うが、トラヒック制御対象のチャネルを変更す
る場合に、無瞬断に行うことを目的とするものである。
即ち、シェーピング装置における無瞬断(データに廃棄
及び各チャネル内のデータの順序の逆転がないこと)を
実現するものである。
The shaping apparatus of the second embodiment performs the same operation as that of the above-described first embodiment in the normal operation, but it does so without interruption when changing the traffic control target channel. That is the purpose.
That is, it realizes no interruption in the shaping device (there is no discarding of data and inversion of the order of data in each channel).

【0048】(シェーピング装置の動作): 次に図
6のシェーピング装置におけるシェーピング対象切り替
え動作を説明する。このシェーピング対象切り替え動作
の概略を先ず説明すると次のようになる。先ず、トラヒ
ック制御の対象となるチャネルの切り替えコマンドがチ
ャネルテーブル書換回路10に入力されると、閾値1テ
ーブル回路5、閾値2テーブル回路6を制御して、それ
ぞれ閾値0に設定変更する。この設定制御が行われる
と、対象のFIFO回路のデータはセレクタ回路9に全
て吐き出される。
(Operation of Shaping Device): Next, the shaping target switching operation in the shaping device of FIG. 6 will be described. The outline of the shaping target switching operation will be described below. First, when a channel switching command for a traffic control target is input to the channel table rewriting circuit 10, the threshold value 1 table circuit 5 and the threshold value 2 table circuit 6 are controlled to change the setting to the threshold value 0 respectively. When this setting control is performed, all the data of the target FIFO circuit is discharged to the selector circuit 9.

【0049】このFIFO回路のFIFO長が0になっ
たタイミングで当該チャネルテーブル書換回路10で保
持していたテーブル書換内容をチャネルテーブル回路3
Aに与え、チャネルテーブルTBを書き換えさせるので
ある。書き換えた後の通常の動作は上述の第1の実施の
形態の動作と同様である。
At the timing when the FIFO length of the FIFO circuit becomes 0, the table rewriting contents held in the channel table rewriting circuit 10 are changed to the channel table circuit 3
A is given to A and the channel table TB is rewritten. The normal operation after rewriting is the same as the operation of the above-described first embodiment.

【0050】次に図6の動作フローチャートを用いて、
上述の動作を詳細に説明する。この図6において、先
ず、テーブル書き換えコマンドがチャネルテーブル書換
回路10に入力されたか否かを確認し(ステップS4
1)、テーブル書き換えコマンドが入力されたと確認さ
れると、コマンドの内容を保持し(ステップS42)、
次に閾値1テーブル回路5の閾値1を0とし、更に、閾
値2テーブル回路6の閾値2を0に設定して書き込み・
読み出しの動作を行う(ステップS43)。
Next, using the operation flow chart of FIG.
The above operation will be described in detail. In FIG. 6, first, it is confirmed whether or not the table rewriting command is input to the channel table rewriting circuit 10 (step S4).
1) If it is confirmed that the table rewriting command is input, the contents of the command are held (step S42),
Next, the threshold value 1 of the threshold value 1 table circuit 5 is set to 0, and the threshold value 2 of the threshold value 2 table circuit 6 is set to 0.
A read operation is performed (step S43).

【0051】次にこれらの閾値0設定によって、書き込
み/読み出しタイミング生成回路2Bは、FIFO回路
のFIFO長が0になったか否かを確認し(ステップS
44)、FIFO長が0になったと確認されると、次に
チャネルテーブル回路3AのチャネルテーブルTBをテ
ーブル書き換えコマンド内容に従って書き換える(ステ
ップS45)。次に書き込み/読み出しタイミング生成
回路2Bは、閾値1テーブル回路5の閾値を1に戻し、
更に、閾値2テーブル回路6の閾値を2に戻すように設
定し直す(ステップS46)。このようにして、再び書
き込み・読み出しの動作を継続するのである。
Next, by setting these threshold values to 0, the write / read timing generation circuit 2B confirms whether the FIFO length of the FIFO circuit has become 0 (step S).
44), if it is confirmed that the FIFO length has become 0, then the channel table TB of the channel table circuit 3A is rewritten according to the contents of the table rewriting command (step S45). Next, the write / read timing generation circuit 2B returns the threshold value of the threshold value 1 table circuit 5 to 1,
Further, the threshold value of the threshold value 2 table circuit 6 is reset so as to return to 2 (step S46). In this way, the write / read operation is continued again.

【0052】尚、上記テーブル書き換えコマンドがチャ
ネルテーブル書換回路10に入力されたか否かの確認で
(ステップS41)、テーブル書き換えコマンドが入力
されていないと確認された場合は、上述の第1の実施の
形態で説明した図4、図5に基づく書き込み・読み出し
の通常動作を行って(ステップS47)、テーブル書き
換えコマンドの入力を待ち受ける(ステップS41)。
If it is confirmed that the table rewriting command has not been input by checking whether or not the table rewriting command has been input to the channel table rewriting circuit 10 (step S41), the above-described first embodiment is performed. The normal operation of writing / reading based on FIGS. 4 and 5 described in the above form is performed (step S47), and the input of the table rewriting command is waited (step S41).

【0053】また、上記FIFO回路のFIFO長が0
になったか否かの確認で(ステップS44)、FIFO
長が0でないと確認された場合は、次に上述の第1の実
施の形態で説明した図4、図5に基づく書き込み・読み
出しの通常動作を行って(ステップS48)、FIFO
長が0になることを待ち受ける(ステップS44)ので
ある。
The FIFO length of the FIFO circuit is 0.
When it is confirmed whether or not (step S44), the FIFO
If it is confirmed that the length is not 0, then the normal write / read operation based on FIGS. 4 and 5 described in the first embodiment is performed (step S48), and the FIFO is executed.
It waits until the length becomes 0 (step S44).

【0054】(第2の実施の形態の効果): 従来の
技術のシェーピング装置では、シェーピング対象を変更
するためには、そのチャネルのデータ(ATMセル)を
止めなかれば無瞬断で切り替えを行うことができなかっ
た。しかしながら、上述の本発明の第2の実施の形態の
シェーピング装置によれば、FIFO回路A1〜Anの
中に書き込まれているデータを強制的に吐き出させるよ
うに閾値1、2を0に変更制御することによって、FI
FO回路のATMセルが空になるタイミングを作り出し
て、チャネルテーブルTBに内容を書き換えることによ
って、データ入力中であっても、無瞬断でシェーピング
対象のチャネル(方路)を切り替えることができるので
ある。
(Effects of the Second Embodiment): In the conventional shaping device, in order to change the shaping target, if the data (ATM cell) of the channel is not stopped, switching is performed without interruption. I couldn't. However, according to the above-described shaping device of the second embodiment of the present invention, the thresholds 1 and 2 are changed to 0 so that the data written in the FIFO circuits A1 to An are forcibly discharged. By doing FI
By creating a timing when the ATM cell of the FO circuit becomes empty and rewriting the contents in the channel table TB, the channel (route) to be shaped can be switched without interruption even during data input. is there.

【0055】(他の実施の形態): (1)尚、上述
の実施の形態において、スケジューラ回路8のアルゴリ
ズムは固定読み出し、又は最小間隔読み出しのいずれの
方法も好ましい。
(Other Embodiments) (1) In the above embodiment, the algorithm of the scheduler circuit 8 is preferably fixed reading or minimum interval reading.

【0056】(2)また、上述のシエーピング装置は、
ATM交換システムや、ATM端末側装置などに適用し
て効果的である。具体的には、B−ISDN伝送路に用
いるトラヒック制御に関し、入力セル流を各チャネルご
とに送出するためのFIFOバッファを具備するATM
トラヒック制御装置のバッファアクセス制御などに適用
して効果的である。また、ATM網では、スイッチ用バ
ッファ、多重用バッファなどによってトラヒック変動が
起き、後段の装置に悪影響を与えないように、トラヒッ
クを適正なものに補正する装置として適用して効果的で
ある。
(2) Further, the above-mentioned shaping device is
It is effective when applied to an ATM exchange system or an ATM terminal device. Specifically, regarding the traffic control used for the B-ISDN transmission line, an ATM equipped with a FIFO buffer for sending the input cell flow for each channel.
It is effective when applied to the buffer access control of the traffic control device. Further, in an ATM network, it is effective to be applied as a device for correcting traffic to an appropriate one so that traffic fluctuations are not caused by a switch buffer, a multiplexing buffer, etc., and a device in the subsequent stage is adversely affected.

【0057】(3)更に、FIFO回路A1〜Anは、
A1〜An個々のメモリ回路で構成することもできる
し、また、共有メモリ回路の内部に複数のセル蓄積領域
を形成して実現することもできる。このような共有メモ
リ方式については、例えば、特願平7−83889号の
明細書及び図面に開示されている構成を採ることも好ま
しい。
(3) Further, the FIFO circuits A1 to An are
It may be configured by individual memory circuits A1 to An, or may be realized by forming a plurality of cell storage regions inside the shared memory circuit. For such a shared memory system, it is also preferable to adopt the configuration disclosed in the specification and drawings of Japanese Patent Application No. 7-83889.

【0058】(4)更にまた、各FIFO回路A1〜A
nごとに異なる閾値1、2を設定することでもよい。
(4) Furthermore, each of the FIFO circuits A1 to A
Different thresholds 1 and 2 may be set for each n.

【0059】[0059]

【発明の効果】上述したように本発明は、入力セルの方
路を検出する方路検出手段と、上記入力セルの方路に応
じて、各方路ごとにセルを複数蓄積することができる複
数のセル蓄積手段と、これらのセル蓄積手段に蓄積され
て残されているセル蓄積残量を監視して管理するセル蓄
積残量管理手段と、上記複数のセル蓄積手段に蓄積され
ているセルを所定のスケジュールに従って読み出させる
制御を行う読み出し制御手段とを備えて、入力セルを上
記複数のセル蓄積手段に蓄積しながら、蓄積されている
セルを読み出してセル流を制御するシェーピング装置に
おいて、各セル蓄積手段に蓄積されるセル蓄積残量を、
セル廃棄防止対策のために適当なセル蓄積残量としての
所定の第1の閾値で監視し、このセル蓄積残量が上記所
定の第1の閾値以上になった場合には、上記所定のスケ
ジュールを一時的に回避して上記所定の第1の閾値以上
になったセル蓄積手段からセルを優先的に読み出すセル
読み出し優先制御手段を備えたことで、セル蓄積手段の
オーバフローなどによって各チャネル(方路)ごとのセ
ル廃棄を起こさず、能率的にシェーピングを行うシェー
ピング装置を実現することができる。
As described above, according to the present invention, a plurality of cells can be accumulated for each route according to the route detecting means for detecting the route of the input cell and the route of the input cell. A plurality of cell accumulating means, a cell accumulating remaining amount managing means for monitoring and managing a cell accumulating remaining amount accumulated and left in these cell accumulating means, and a cell accumulating in the plurality of cell accumulating means In a shaping device that includes a read control unit that performs control to read out according to a predetermined schedule, and stores the input cells in the plurality of cell storage units while reading the stored cells and controlling the cell flow. Remaining cell accumulation amount accumulated in each cell accumulating means,
As a measure for preventing cell discard, monitoring is performed with a predetermined first threshold value as an appropriate remaining cell storage amount, and when the remaining cell storage amount is equal to or greater than the predetermined first threshold value, the predetermined schedule is set. By providing the cell read priority control means for preferentially reading the cells from the cell storage means which has become equal to or higher than the predetermined first threshold value by temporarily avoiding It is possible to realize a shaping device that efficiently performs shaping without causing cell discard for each path.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態のシェーピング装置
の機能構成図である。
FIG. 1 is a functional configuration diagram of a shaping device according to a first embodiment of the present invention.

【図2】従来の技術のシェーピング装置の機能構成図で
ある。
FIG. 2 is a functional configuration diagram of a conventional shaping device.

【図3】従来のシェーピング装置の動作フローチャート
である。
FIG. 3 is an operation flowchart of a conventional shaping device.

【図4】第1の実施の形態のシェーピング装置の書き込
み動作フローチャートである。
FIG. 4 is a write operation flowchart of the shaping apparatus according to the first embodiment.

【図5】第1の実施の形態のシェーピング装置の読み出
し動作フローチャートである。
FIG. 5 is a flowchart of a read operation of the shaping device according to the first embodiment.

【図6】第2の実施の形態のシェーピング装置の機能構
成図である。
FIG. 6 is a functional configuration diagram of a shaping device according to a second embodiment.

【図7】第2の実施の形態のシェーピング装置のシェー
ピング対象切り替え動作フローチャートである。
FIG. 7 is a flowchart of a shaping target switching operation of the shaping device according to the second embodiment.

【符号の説明】[Explanation of symbols]

1…チャネル検出回路、2A、2B…書き込み/読み出
しタイミング生成回路、3…チャネルテーブル回路、4
…キュー長テーブル回路、5…閾値1テーブル回路、6
…閾値2テーブル回路、7…セレクタ回路、8…スケジ
ューラ回路、9…セレクタ回路。
1 ... Channel detection circuit, 2A, 2B ... Write / read timing generation circuit, 3 ... Channel table circuit, 4
... queue length table circuit, 5 ... threshold value 1 table circuit, 6
... threshold value 2 table circuit, 7 ... selector circuit, 8 ... scheduler circuit, 9 ... selector circuit.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 入力セルの方路を検出する方路検出手段
と、上記入力セルの方路に応じて、各方路ごとにセルを
複数蓄積することができる複数のセル蓄積手段と、これ
らのセル蓄積手段に蓄積されて残されているセル蓄積残
量を監視して管理するセル蓄積残量管理手段と、上記複
数のセル蓄積手段に蓄積されているセルを所定のスケジ
ュールに従って読み出させる制御を行う読み出し制御手
段とを備えて、入力セルを上記複数のセル蓄積手段に蓄
積しながら、蓄積されているセルを読み出してセル流を
制御するシェーピング装置において、 上記各セル蓄積手段に蓄積されるセル蓄積残量を、セル
廃棄防止対策のために適当なセル蓄積残量としての所定
の第1の閾値で監視し、このセル蓄積残量が上記所定の
第1の閾値以上になった場合には、上記所定のスケジュ
ールを一時的に回避して上記所定の第1の閾値以上にな
ったセル蓄積手段からセルを優先的に読み出すセル読み
出し優先制御手段を備えたことを特徴とするシェーピン
グ装置。
1. A route detecting means for detecting a route of an input cell, a plurality of cell storing means capable of storing a plurality of cells for each route according to the route of the input cell, and these. Cell storage remaining amount management means for monitoring and managing the remaining cell storage amount accumulated in the cell storage means, and reading the cells accumulated in the plurality of cell storage means according to a predetermined schedule. In a shaping device having read control means for controlling and storing the input cells in the plurality of cell accumulating means and controlling the cell flow by reading out the accumulated cells, the accumulating means accumulates in each of the cell accumulating means. When the cell storage remaining amount is monitored by a predetermined first threshold value as an appropriate cell storage remaining amount as a cell discard prevention measure, and this cell storage remaining amount becomes equal to or more than the predetermined first threshold value Has Serial temporarily avoided predetermined schedule shaping apparatus characterized by having a cell read priority control means for reading out cells preferentially from the cell storing means becomes equal to or larger than the predetermined first threshold value.
【請求項2】 上記セル読み出し優先制御手段は、上記
複数のセル蓄積手段のいずれかが上記所定の第1の閾値
以上になった後、上記所定の第1の閾値よりも小さいセ
ル蓄積残量としての所定の第2の閾値以下になったこと
が検出されると、上記セル読み出し優先制御を解除し、 上記読み出し制御手段によって、上記所定のスケジュー
ルに従って上記複数のセル蓄積手段からセルの読み出し
を行うことを特徴とする請求項1記載のシェーピング装
置。
2. The cell read priority control means is configured so that, after one of the plurality of cell storage means becomes equal to or more than the predetermined first threshold value, the cell storage remaining amount smaller than the predetermined first threshold value. Is detected, the cell read priority control is canceled, and the read control means reads cells from the plurality of cell storage means according to the predetermined schedule. The shaping device according to claim 1, which is performed.
【請求項3】 上記複数のセル蓄積手段に割り当ててい
る方路の内のいずれかのセル蓄積手段の方路を他の方路
に対する割り当てに切り替える方路割当切替手段を備え
ることを特徴とする請求項1又は2記載のシェーピング
装置。
3. A route allocation switching means for switching the route of one of the cell storage means of the routes assigned to the plurality of cell storage means to the assignment to another route. The shaping device according to claim 1.
【請求項4】 上記方路割当切替手段は、いずれかのセ
ル蓄積手段の方路を他の方路に切り替えるために、上記
所定の第1の閾値と、上記所定の第2の閾値とを一時的
に0に設定変更し、 上記セル蓄積残量管理手段によって、セル蓄積残量が0
になったことが検出されると、 上記方路割当切替手段は、このセル蓄積残量が0になっ
たセル蓄積手段を新たな方路のセルの蓄積のための割り
当てに切り替えることを特徴とする請求項3記載の記載
のシェーピング装置。
4. The route allocation switching means sets the predetermined first threshold value and the predetermined second threshold value in order to switch the route of one of the cell accumulating means to another route. The setting is temporarily changed to 0, and the cell storage remaining amount management means sets the cell storage remaining amount to 0.
When it is detected, the route allocation switching means switches the cell accumulating means whose cell accumulation remaining amount is 0 to allocation for accumulating cells of a new route. The shaping device according to claim 3.
【請求項5】 上記方路割当切替手段は、いずれかのセ
ル蓄積手段の方路を他の方路の割り当てに切り替えるた
めに、各セル蓄積手段と割り当て方路との関係を管理し
ているテーブルを新たな方路に書き替えた後、上記所定
の第1の閾値と第2の閾値とを0から元の値に復帰設定
し、 セルの書き込み・読み出しを継続させることを特徴とす
る請求項4記載のシェーピング装置。
5. The route assignment switching means manages the relationship between each cell storage means and the assigned route in order to switch the route of one of the cell storage means to the assignment of another route. After the table is rewritten to a new route, the predetermined first threshold value and the second threshold value are reset from 0 to the original values, and cell writing / reading is continued. Item 4. The shaping device according to item 4.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209945A (en) * 2011-03-28 2012-10-25 Honeywell Internatl Inc Centralized traffic shaping for data networks

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