JPH09139459A - Conductive device structure capable of bringing it into nonconductive state by etching process - Google Patents

Conductive device structure capable of bringing it into nonconductive state by etching process

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JPH09139459A
JPH09139459A JP8271193A JP27119396A JPH09139459A JP H09139459 A JPH09139459 A JP H09139459A JP 8271193 A JP8271193 A JP 8271193A JP 27119396 A JP27119396 A JP 27119396A JP H09139459 A JPH09139459 A JP H09139459A
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conductive
contact body
region
body region
charge
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Japanese (ja)
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Kurishunan Surikans
クリシュナン スリカンス
Maccanery Peter
マッキャナリー ピーター
Mckee Jeff
マッキー ジェフ
Naurin David
ナウリン デビッド
Nicolian Paul
ニコリアン ポール
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Original Assignee
Texas Instruments Inc
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
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    • H01L23/528—Geometry or layout of the interconnection structure

Abstract

PROBLEM TO BE SOLVED: To provide a conductive device structure for detecting a charge- induced damage and protecting against it. SOLUTION: A conductive device structure comprises a semiconductor substrate, first contact region 306 disposed on this substrate and having a fixed width, second contact region 304 disposed with a certain distance from the region 306 on the substrate and having a fixed width, conductor 310 disposed between the regions 306 and 304 so as to provide a conductive path having a very low electric resistance value between the regions 306 and 304, and opening 302 disposed between the regions 306 and 304 and conductor 310 so as to expose at least a part of the conductor 310. The regions 306 and 304 are mostly covered with the said layers, a part of the exposed conductor 310 is selectively removed to electrically isolate the first region 306 from the second region 304 whereby other circuit can be protected by making the conductive device a nonconductive state.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置の製
造、処理工程、および検査に関する。さらに詳細にいえ
ば、本発明は、半導体装置に対する電荷誘起損傷の検出
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to manufacturing, processing steps, and inspection of semiconductor devices. More particularly, the present invention relates to detecting charge-induced damage to semiconductor devices.

【０００２】[0002]

【発明が解決しようとする課題】半導体装置の製造業者
にとって、処理工程で誘起される損傷は重大な関心事で
ある。このような損傷は、装置の劣化および歩留まりの
低下の原因となっている。工程により誘起される１つの
種類の損傷は、電荷誘起損傷である。プラズマ・エッチ
ングおよびプラズマで増強された沈着工程（これらの全
体はプラズマ帯電損傷と呼ばれる）、アッシュ、および
イオン注入などの期間中に、電荷誘起損傷が起こること
がある。技術の進歩に伴ってゲート酸化物の厚さが小さ
くなることとチヤンネル長の寸法が短くなることと、メ
タライゼーションのレベルが増加することと、エッチン
グおよび沈着のための高密度プラズマ源が出現したこと
とにより、電荷誘起損傷は特に重要になってきている。Process-induced damage is a major concern for semiconductor device manufacturers. Such damage causes deterioration of the device and a decrease in yield. One type of process-induced damage is charge-induced damage. Charge-induced damage can occur during periods such as plasma etching and plasma-enhanced deposition processes (collectively referred to as plasma charge damage), ash, and ion implantation. As technology advances, gate oxide thickness decreases, channel length dimensions decrease, metallization levels increase, and high density plasma sources for etching and deposition emerge. Therefore, charge-induced damage has become particularly important.

【０００３】エッチング工程のようなフォトレジスト
（さらに具体的にいえば、導電性のフォトレジスト）マ
スクを用いた工程段階における電荷の収集は、アンテナ
・パターンの端部または他の導電体の端部に沿って起こ
ることがある。けれども、（イオン注入および沈着のよ
うな）レジストを用いない工程段階では、電荷の収集は
アンテナ（または他の導電体）の面積領域にわたって起
こり得る。したがって、帯電の現象が面積領域で起こる
のかまたは周縁（端部）で起こるのかを確かめること
は、帯電現象が起こっている工程段階を正確に確認する
のに非常に有効である。Charge collection in process steps using photoresist (more specifically, conductive photoresist) masks, such as etching processes, is performed at the ends of the antenna pattern or other conductors. May occur along. However, in process steps that do not use resist (such as ion implantation and deposition), charge collection can occur over an area area of the antenna (or other conductor). Therefore, it is very effective to confirm whether the charging phenomenon occurs in the area region or at the peripheral edge (edge portion), in order to accurately confirm the process step in which the charging phenomenon occurs.

【０００４】電荷誘起損傷の場合、アンテナに収集され
た電荷は、装置の酸化物にストレスを加える。さらに具
体的にいえば、ＭＯＳＦＥＴ構造体では、アンテナに収
集された電荷はＭＯＳＦＥＴのゲート酸化物にストレス
を加え、それによりこのストレスに関連してＭＯＳＦＥ
Ｔの劣化が誘起される。このストレスに関連する劣化と
しては、装置の寿命が短くなること、装置のゲート漏洩
が増大すること、または装置の閾値電圧が変化すること
などがある。In the case of charge-induced damage, the charge collected on the antenna stresses the oxide of the device. More specifically, in a MOSFET structure, the charge collected on the antenna stresses the gate oxide of the MOSFET, which in turn is associated with this stress.
Degradation of T is induced. Degradations associated with this stress include reduced device life, increased device gate leakage, and altered device threshold voltage.

【０００５】[0005]

【課題を解決するための手段】本発明の検査方式および
保護方式（これはまとめて「プレデータ（ＰＲＥＤＡＴ
ＯＲ）」と呼ばれる）を用いて、電荷誘起損傷を検出す
る（そして減少することが多分可能）のに用いることが
できる。このような損傷は、プラズマ・エッチング工
程、アッシュ工程、イオン注入工程、およびプラズマで
増強された沈着工程の期間中に、起こることがある。The inspection method and protection method of the present invention (which are collectively referred to as "pre-data (PREDAT
OR) ”) can be used to detect (and possibly reduce) charge-induced damage. Such damage can occur during the plasma etching step, the ash step, the ion implantation step, and the plasma enhanced deposition step.

【０００６】本発明の１つの実施例は、非導電状態にす
ることができる導電性装置構造体に関する実施例であ
る。前記導電性装置構造体は、半導体基板と、前記半導
体基板の上に配置されかつ一定の幅を有する第１接触体
領域と、前記半導体基板の上に配置されかつ前記第１接
触体領域から間隔距離を有して配置されかつ一定の幅を
有する第２接触体領域と、前記半導体基板の上に配置さ
れかつ前記第１接触体領域と前記第２接触体領域との間
に配置されかつ前記第１接触体領域と前記第２接触体領
域との間に非常に小さな電気抵抗値を有する経路が得ら
れるように配置された導電体と、前記第１接触体領域と
前記第２接触体領域と前記導電体との上に配置されかつ
それにより前記導電体の少なくとも一部分を露出する開
口部を有する層と、を有し、かつ前記第１接触体領域お
よび前記第２接触体領域の大部分が前記層により被覆さ
れ、かつ前記露出された導電体の少なくとも一部分を後
で除去することができそれにより前記第１接触体領域を
前記第２接触体領域から電気的に実質的に分離すること
ができる。前記層が、シリコン、ポリシリコン、アモル
ファス・シリコン、ポリマ、酸化物、窒化物、金属、ま
たはこれらの任意の組み合わせの群から選定された元素
からなる、複数個の層で構成されることができる、また
はフォトレジストで構成される１つの層であることがで
きる。前記第１導電性領域、前記第２導電性領域、およ
び前記導電体はすべて、同じ部材で構成することができ
る。この部材は、ポリシリコン、金属、導電性ポリマ、
ケイ化物、またはこれらの任意の組み合わせの群から選
定することができる。前記導電体の幅が、前記第１接触
体領域の幅および前記第２接触体領域の幅よりも小さ
い、または前記第１接触体領域の前記幅および前記第２
接触体領域の前記幅に実質的に等しい、または前記第１
接触体領域の幅および前記第２接触体領域の幅よりも大
きくできる。複数個の導電性装置を、異なる装置層の上
に作成することができる。さらに、前記部分のおのおの
の第１接触体領域を一緒に接続することにより、および
前記部分のおのおのの第２接触体領域を一緒に接続する
ことにより、前記複数個の導電性装置の一部分が並列に
接続されることが可能である。One embodiment of the present invention is directed to a conductive device structure that can be rendered non-conductive. The conductive device structure includes a semiconductor substrate, a first contact body region disposed on the semiconductor substrate and having a constant width, and disposed on the semiconductor substrate and spaced from the first contact body region. A second contact body region disposed with a distance and having a constant width; disposed on the semiconductor substrate; disposed between the first contact body region and the second contact body region; and A conductor arranged so as to obtain a path having a very small electric resistance value between the first contact body region and the second contact body region, the first contact body region and the second contact body region. And a layer having an opening overlying the conductor and thereby exposing at least a portion of the conductor, and a majority of the first contact body region and the second contact body region. Is covered by the layer and is exposed At least a portion of the conductor can later be removed thereby electrically substantially separates the first contact body region from said second contact body region. The layer can be composed of multiple layers of elements selected from the group of silicon, polysilicon, amorphous silicon, polymers, oxides, nitrides, metals, or any combination thereof. , Or one layer of photoresist. The first conductive region, the second conductive region, and the conductor may all be composed of the same member. This material is made of polysilicon, metal, conductive polymer,
It can be selected from the group of silicides, or any combination thereof. The width of the conductor is smaller than the width of the first contact body region and the width of the second contact body region, or the width of the first contact body region and the second
Substantially equal to the width of the contact body region, or the first
The width of the contact body region and the width of the second contact body region can be made larger. Multiple conductive devices can be created on different device layers. Further, by connecting the first contact body regions of each of the portions together, and by connecting the second contact body regions of each of the portions together, a portion of the plurality of electrically conductive devices are juxtaposed. Can be connected to.

【０００７】本発明のまた別の実施例は、非導電状態に
することができる導電性装置に関する実施例である。こ
の装置は、半導体基板と、前記半導体基板の上に配置さ
れかつ一定の幅を有する第１導電性領域と、前記半導体
基板の上に配置されかつ前記第１導電性領域から離れて
配置されかつ一定の幅を有する第２導電性領域と、前記
半導体基板の上に配置されかつ前記第１導電性領域と前
記第２導電性領域との間に配置されかつそれにより前記
第１導電性領域と前記第２導電性領域との間に電気的に
導電性の経路が得られるように配置されかつ前記第１導
電性領域の幅および前記第２導電性領域の幅よりも小さ
な幅を有する第３導電性領域と、前記第１導電性領域と
前記第２導電性領域と前記第３導電性領域との上に配置
されかつ前記第１導電性領域と前記第２導電性領域との
大部分を被覆しかつ前記第３導電性領域の少なくとも一
部分をそれにより露出するための開口部を有する層と、
を有し、かつ後のエッチング工程の期間中、もし前記露
出された第３導電性領域の少なくとも大部分が除去され
るならば、前記第１導電性領域および前記第２導電性領
域が電気的に相互に分離される。前記第１導電性領域と
前記第２導電性領域と前記第３導電性領域とが、導電性
シリコン、ポリシリコン、ポリマ、アモルファス・シリ
コン、ケイ化物、および金属の群から選定される部材で
構成される。前記層はフォトレジストで構成することが
できる。Yet another embodiment of the present invention is an embodiment of a conductive device that can be rendered non-conductive. The device includes a semiconductor substrate, a first conductive region disposed on the semiconductor substrate and having a constant width, a semiconductor substrate disposed on the semiconductor substrate, and spaced from the first conductive region. A second conductive region having a constant width, disposed on the semiconductor substrate and between the first conductive region and the second conductive region, and thereby the first conductive region; A third device that is disposed so as to provide an electrically conductive path with the second conductive region and has a width smaller than the width of the first conductive region and the width of the second conductive region. A conductive region, the first conductive region, the second conductive region, and the third conductive region, and most of the first conductive region and the second conductive region. And covering at least a portion of said third conductive region. A layer having an opening for exposing,
And during the subsequent etching step, if at least a majority of the exposed third conductive region is removed, the first conductive region and the second conductive region are electrically conductive. Are separated from each other. The first conductive region, the second conductive region, and the third conductive region are made of a member selected from the group consisting of conductive silicon, polysilicon, polymer, amorphous silicon, silicide, and metal. To be done. The layer may be composed of photoresist.

【０００８】本発明のさらに別の実施例は、前記導電性
装置が利用された後、選択的に非導電性にすることがで
きる導電性装置構造体に関する実施例である。前記導電
性装置構造体は、半導体基板と、前記半導体基板の上に
配置された第１接触体領域と、前記半導体基板の上に配
置されかつ前記第１接触体領域から離れて配置された第
２接触体領域と、前記半導体基板の上に配置されかつ前
記第１接触体領域と前記第２接触体領域との間に配置さ
れかつそれにより前記第１接触体領域と前記第２接触体
領域との間に電気的に導電性の経路が得られるように配
置された導電体と、を有し、かつ前記導電体の少なくと
も一部分が選択的に除去されて前記第１接触体領域を前
記第２接触体領域から電気的に実質的に分離することが
できる。前記導電性装置を用いて、前記導電性装置を選
択的に非導電性状態にすることにより、他の回路を保護
することができる、または１つの回路素子を他の回路素
子から分離することができる。Yet another embodiment of the present invention is an embodiment of a conductive device structure that can be selectively made non-conductive after the conductive device has been utilized. The conductive device structure includes a semiconductor substrate, a first contact body region disposed on the semiconductor substrate, a first contact body region disposed on the semiconductor substrate and spaced from the first contact body region. A second contact body region, which is arranged on the semiconductor substrate and between the first contact body region and the second contact body region, and thereby the first contact body region and the second contact body region. A conductor arranged to provide an electrically conductive path between the conductor and at least a portion of the conductor to selectively remove the first contact body region from the first contact body region. It can be electrically substantially separated from the two-contact body region. The conductive device may be used to protect other circuits by selectively rendering the conductive device non-conductive, or to separate one circuit element from another circuit element. it can.

【０００９】[0009]

【発明の実施の形態】本発明のいくつかの実施例に関す
る下記説明は、主として図１から図６までの図面につい
て行われる。図１は本発明の第１実施例の図であり、図
２および図３は本発明の第２実施例の図であり、そして
図４から図６までの図は本発明の第３実施例の図であ
る。DETAILED DESCRIPTION OF THE INVENTION The following description of some embodiments of the present invention is primarily directed to the drawings in FIGS. FIG. 1 is a diagram of a first embodiment of the present invention, FIGS. 2 and 3 are diagrams of a second embodiment of the present invention, and FIGS. 4 to 6 are diagrams of a third embodiment of the present invention. FIG.

【００１０】図１は、トランジスタ構造体１０の図であ
る。トランジスタ構造体１０にはアンテナ１１が接続さ
れている。トランジスタ１０はゲート領域１６を有す
る。ゲート領域１６は活性領域１８の上に配置される。
ゲート領域１６の真下に、チヤンネル領域が配置される
ことが好ましい。ゲート領域１６はパッド１４に接続さ
れる。パッド１４は、導電体１２を通して、アンテナ１
１に接続される。導電体１２は、図２および図３に示さ
れているように、単にヒューズであることができる。も
しこのヒューズが非導電状態になるならば、アンテナ１
１とパッド１４とは相互に電気的に分離される。アンテ
ナ１１をトランジスタ１０から分離するこの性能は、ト
ランジスタ１０の検査の期間中、電荷誘起損傷に対し重
要である。それは、トランジスタ１０の測定の際、アン
テナ１１の寄生効果がなくなるからである。換言すれ
ば、アンテナ１１は非常に大きな静電容量を有し、そし
てこのような大きな静電容量はトランジスタ１０の検査
の期間中において問題点を生ずるであろう。さらに、装
置からアンテナを分離することは、後での工程の際に誘
起される損傷から装置を守るのに役立つ。FIG. 1 is a diagram of a transistor structure 10. An antenna 11 is connected to the transistor structure 10. The transistor 10 has a gate region 16. The gate region 16 is disposed on the active region 18.
It is preferable that the channel region is arranged directly below the gate region 16. The gate region 16 is connected to the pad 14. The pad 14 is connected to the antenna 1 through the conductor 12.
Connected to 1. The conductor 12 can simply be a fuse, as shown in FIGS. If this fuse becomes non-conducting, antenna 1
1 and the pad 14 are electrically separated from each other. This ability to separate the antenna 11 from the transistor 10 is important against charge-induced damage during inspection of the transistor 10. This is because the parasitic effect of the antenna 11 disappears when measuring the transistor 10. In other words, the antenna 11 has a very large capacitance, and such a large capacitance would cause problems during the testing of the transistor 10. In addition, separating the antenna from the device helps protect the device from damage induced during later steps.

【００１１】アンテナ１１の目的は、工程段階における
電荷を受け入れることである。１つの与えられた工程段
階または一連の工程段階において電荷が受け入れられた
後、アンテナ１１がトランジスタ１０から電気的に分離
され、そして１つの工程段階または複数個の工程段階に
おいて、トランジスタ１０に電荷が供給されることによ
る損傷の程度を決定するといった、トランジスタ１０の
検査を行うことができる。The purpose of the antenna 11 is to receive the charge in the process stage. The antenna 11 is electrically isolated from the transistor 10 after the charge has been received in one given process step or series of process steps, and the charge is applied to the transistor 10 in one process step or a plurality of process steps. Testing of transistor 10 can be performed, such as determining the extent of damage due to being supplied.

【００１２】アンテナ１１は任意の形状に作成すること
ができる。実際、図１に示されているように、アンテナ
１１はフィンガ１３およびボディ１５を有する。けれど
も図７および図８では、アンテナ７０２、７１２、７２
２、７３２、７４２、７５２、８０２、８１２、８２
２、８３２、８４２、および８５２は異なる形状を有す
る。図７および図８に示されたアンテナのいくつかは、
アンテナの周縁を増加するために、フィンガ７１４を有
する。図７および図８のフィンガ７１４は、図１のフィ
ンガ１３と類似である。The antenna 11 can be formed in any shape. In fact, as shown in FIG. 1, the antenna 11 has fingers 13 and a body 15. However, in FIGS. 7 and 8, antennas 702, 712, 72
2,732,742,752,802,812,82
2, 832, 842, and 852 have different shapes. Some of the antennas shown in FIGS. 7 and 8 are
It has fingers 714 to increase the perimeter of the antenna. Finger 714 of FIGS. 7 and 8 is similar to finger 13 of FIG.

【００１３】アンテナの形状はそれ程重要ではないが、
アンテナ比（アンテナ比とは、トランジスタの活性領域
の面積に対する電荷収集電極の面積の比である）および
アンテナの周縁比（アンテナの周縁比とは、トランジス
タの活性領域の面積に対するアンテナの周縁の比であ
る）が重要である。アンテナの周縁が長くなればなる
程、帯電に関する「端部効果」がますます顕著になる。
そしてアンテナ比が大きくなればなる程、「面積効果」
がますます顕著になる。したがって、これらの比の一方
または両方が大きくなる時、電荷収集量は増大し、そし
て増大する比に伴うこのような尺度のトランジスタの劣
化は、電荷誘起劣化の証拠になる。アンテナに関するこ
のアンテナ比は１０ないし２００，０００の範囲内にあ
ることができ、そしてアンテナ１１の周縁比は０．６ｍ
-1ないし６０，０００ｍ-1であることができる。Although the shape of the antenna is not so important,
Antenna ratio (the antenna ratio is the ratio of the area of the charge collection electrode to the area of the active region of the transistor) and the antenna edge ratio (the edge ratio of the antenna is the ratio of the antenna edge to the area of the transistor active region). Is important. The longer the perimeter of the antenna, the more pronounced the "edge effect" with respect to charging.
And the larger the antenna ratio, the "area effect"
Becomes more and more noticeable. Therefore, as one or both of these ratios increase, the amount of charge collection increases, and transistor degradation of such a scale with increasing ratios is evidence of charge-induced degradation. This antenna ratio for the antenna can be in the range of 10 to 200,000, and the peripheral ratio of the antenna 11 is 0.6 m.
-1 to 60,000 m -1 can be used.

【００１４】検査方式の中で（図７および図８に示され
ているように）アンテナに連結された活性装置のアレイ
を用いる場合、周縁比を一定に保ったままアンテナ比を
系統的に変えることが重要であり、およびアンテナ比を
一定に保ったまま周縁比を系統的に変えることが重要で
ある。それにより、端部効果および面積効果を系統的に
調べることができる。図７および図８に示されているよ
うに、複数個のアンテナが共通の面積または共通の周縁
を有する。すなわち、アンテナ７０２、７２２、および
８４２は共通の面積Ａ２を有し、アンテナ７１２、７４
２、および８１２は共通の面積Ａ３を有し、アンテナ７
３２、および８３２は共通の面積Ａ５を有し、アンテナ
７２２、７４２、および８２２は共通の周縁Ｐ２を有
し、アンテナ７１２、７３２、および８４２は共通の周
縁Ｐ３を有し、そしてアンテナ８１２、および８３２は
共通の周縁Ｐ４を有する。When using an array of active devices coupled to antennas (as shown in FIGS. 7 and 8) in a test scheme, the antenna ratios are systematically varied while keeping the rim ratio constant. Is important, and it is important to systematically change the rim ratio while keeping the antenna ratio constant. Thereby, the edge effect and the area effect can be systematically investigated. As shown in FIGS. 7 and 8, a plurality of antennas have a common area or a common perimeter. That is, antennas 702, 722, and 842 have a common area A2 and antennas 712, 74
2 and 812 have a common area A3 and antenna 7
32 and 832 have a common area A5, antennas 722, 742 and 822 have a common perimeter P2, antennas 712, 732 and 842 have a common perimeter P3, and antenna 812 and 832 has a common perimeter P4.

【００１５】図１のアンテナはフォーク状の形状を有す
る。この方式の構造により、アンテナの面積を大幅に増
加させることなく、アンテナの周縁を増加させることが
できる。さらに、パターンによって変化する帯電効果を
得るために、アンテナ・フィンガのピッチを変えること
ができる。この例として、アンテナ７５２および８５２
は同じ面積比と同じ周縁比とを有するが、これら２つの
アンテナのフィンガのピッチは異なる。さらに詳細にい
えば、アンテナ７５２のフィンガのピッチは３．５ｍで
あり、一方アンテナ８５２のフィンガのピッチは２．５
ｍである。したがって、前記で説明したように、アンテ
ナ１１の形状は長方形、円形、または他の任意の幾何学
的形状であることができる。The antenna of FIG. 1 has a fork shape. With this structure, the periphery of the antenna can be increased without significantly increasing the area of the antenna. Furthermore, the pitch of the antenna fingers can be varied to obtain a charging effect that varies with the pattern. As an example of this, antennas 752 and 852
Have the same area ratio and the same peripheral ratio, but the finger pitches of these two antennas are different. More specifically, the antenna 752 has a finger pitch of 3.5 m, while the antenna 852 has a finger pitch of 2.5 m.
m. Therefore, as described above, the shape of the antenna 11 can be rectangular, circular, or any other geometric shape.

【００１６】図２および図３は、本発明の第２実施例の
図である。さらに、この第２実施例は、図７および図８
において装置７１６としてまた示されている。本発明の
第２実施例は、一種の「ヒューズ」である。この実施例
の「ヒューズ」は、抵抗値の小さな素子（この素子の抵
抗値は事実上ゼロであることが好ましい）であり、そし
てその物理的状態が変化して回路が開放状態になる（ま
たは少なくとも非常に大きな抵抗値の素子になる）こと
ができる。従来のヒューズは同じ機能を行うことができ
るが、ヒューズを非導電状態にするには電気的インパル
スまたはレーザのいずれかによるエッチングが必要であ
る。けれども、本発明のヒューズは、エッチング工程に
より非導電状態になる。2 and 3 are diagrams of a second embodiment of the present invention. Furthermore, this second embodiment is similar to FIG. 7 and FIG.
Also shown as device 716 in FIG. The second embodiment of the present invention is a kind of "fuse". The "fuse" in this embodiment is a low resistance element (preferably the resistance value of this element is effectively zero), and its physical state changes to open the circuit (or At least it becomes a device having a very large resistance value). Conventional fuses can perform the same function, but require either electrical impulse or laser etching to render the fuse non-conductive. However, the fuse of the present invention is rendered non-conductive by the etching process.

【００１７】図２は、本発明の第２実施例のＳＥＭ写真
である。図２のＳＥＭ写真は図３の領域３０８および３
１０を示したもので、図３の図２−図２で示された線に
沿って得られた画像である。FIG. 2 is an SEM photograph of the second embodiment of the present invention. The SEM photograph of FIG. 2 shows the regions 308 and 3 of FIG.
10 is an image obtained along the line shown in FIGS. 2 and 2 of FIG. 3.

【００１８】図３は、本発明の第２実施例の平面図であ
る。この実施例は、基本的には回路素子であって、それ
にエッチング工程が行われるまでは、ゼロに近い抵抗値
または小さな抵抗値のいずれかを有し、それにより、こ
の回路は非導電状態または少なくとも非常に大きな抵抗
値の導電状態のいずれかになる。回路素子３００は、パ
ッド領域３０４および３０６と、第１ステップ・ダウン
領域３０８と、第２ステップ・ダウン領域３１０とを有
する。回路素子３００は、シリコン、ポリシリコン、ポ
リマ（導電性のポリマであることが好ましい）、または
金属のような、導電性の部材で製造されることが好まし
い。開口部３０２は、次の層（回路素子３００の上に配
置される層）の中の開口部を表し、それにより、領域３
１０および少なくとも領域３１０の一部分が露出された
ままになる。開口部３０２は重要である。それは、領域
３１０および３０８の少なくとも一部分をエッチングに
より除去することができるからであり、したがって、領
域３０４を領域３０６から電気的に分離することができ
る。けれども、開口部３０２は小さな開口部であるの
で、このようなエッチング工程により、他の回路素子が
影響を受けることは非常に少ない。FIG. 3 is a plan view of the second embodiment of the present invention. This embodiment is basically a circuit element, which has either a resistance value close to zero or a small resistance value until it is subjected to an etching process, whereby the circuit is in a non-conducting state or At least one of the conductive states has a very large resistance value. The circuit element 300 has pad regions 304 and 306, a first step down region 308, and a second step down region 310. The circuit element 300 is preferably made of a conductive material such as silicon, polysilicon, polymer (which is preferably a conductive polymer), or metal. The opening 302 represents an opening in the next layer (the layer overlying the circuit element 300), thereby causing the region 3
10 and at least a portion of region 310 remains exposed. The opening 302 is important. This is because at least a portion of regions 310 and 308 can be removed by etching, and thus region 304 can be electrically isolated from region 306. However, since the opening 302 is a small opening, other circuit elements are hardly affected by such an etching process.

【００１９】回路素子３００の上に作成される層（エッ
チングにより開口部３０２がその中に作成される層）は
異なる部材で作成することができ、そして１個または複
数個の層で作成することができる。これらの次の層は、
シリコン、酸化物、窒化物、金属、ポリシリコン、アモ
ルファス・シリコン、ポリマ、または他の任意の金属ま
たは誘電体で作成することができる。この次の層は、フ
ォトレジストのようなマスク層でさえあることができ
る。The layers created on the circuit element 300 (the layers in which the openings 302 are created by etching) can be made of different materials, and can be made of one or more layers. You can These next layers are
It can be made of silicon, oxide, nitride, metal, polysilicon, amorphous silicon, polymer, or any other metal or dielectric. This next layer can even be a masking layer such as photoresist.

【００２０】領域３０８および３１０は、それぞれ、
「第１ステップ・ダウン領域」および「第２ステップ・
ダウン領域」と呼ばれる。領域３０８および領域３１０
は同じ幅を有することができる、または領域３１０の幅
は、領域３０８の幅よりもまたは領域３０４／３０６の
幅さえよりも大きいことができる。実際、領域３０８、
３１０、および３０４／３０６はすべて同じ幅を有する
ことができる。領域３１０は、エッチング工程の期間中
にさらに容易に除去することができるように、寸法が小
さいことが好ましい。それは、もし開口部３０２が整合
して配置されていないならば、またはエッチング工程が
適切に実行されないならば、少なくとも領域３１０の大
部分が除去されることなく、領域３０４および３０６が
分離されることになるであろう。Regions 308 and 310 are respectively
"First Step Down Area" and "Second Step Down Area"
Called the "down area". Region 308 and Region 310
May have the same width, or the width of region 310 may be greater than the width of region 308 or even the width of regions 304/306. In fact, region 308,
310 and 304/306 can all have the same width. Region 310 is preferably small in size so that it can be more easily removed during the etching process. That is, if the openings 302 are not aligned, or if the etching process is not performed properly, then the regions 304 and 306 will be separated without removing at least most of the region 310. Will be.

【００２１】（図１の導電体１２に関して前記で説明し
たように）領域３０４および３０６を他の回路素子にま
で延長することにより、領域３０４および３０６を他の
回路素子に接続することができる。さらに、接触体また
は貫通孔を用いることにより、領域３０４および３０６
を他の回路素子に接続することができる。さらに、複数
個の「ヒューズ」３００を並列に接続することができ
る。複数個の異なる装置レベルにヒューズを備えること
により、そして接触体または貫通孔を用いてこれらの装
置を相互に接続することにより、この並列接続を達成す
ることができる。Regions 304 and 306 can be connected to other circuit elements by extending regions 304 and 306 to other circuit elements (as described above with respect to conductor 12 in FIG. 1). Further, by using contacts or through holes, the regions 304 and 306 are
Can be connected to other circuit elements. Further, multiple "fuses" 300 can be connected in parallel. This parallel connection can be achieved by providing fuses at different device levels and by interconnecting these devices using contacts or through holes.

【００２２】この方式の「ヒューズ」は、従来の方法に
比べていくつかの利点を有する。第１の利点は、多くの
これらの回路素子は、非導電状態にまたは少なくとも非
常に抵抗値が大きな状態に、一度になることができるこ
とである。（回路素子がポリシリコンで作成されている
場合）決定的でない酸化物エッチングとその後のポリシ
リコン・エッチングとを用いることにより、このことを
達成することができる。第２の利点は、ヒューズを非導
電状態にするのに、この方式の「ヒューズ」はレーザま
たは電気的パルスを必要としないことである。従来の方
法は、典型的な場合、レーザまたは電気的パルスのいず
れかを用いてこのことが実行されており、このために、
このような大きなエネルギの作用を受ける他の回路素子
に損傷が生ずることがある、または後に残骸を残す（そ
れにより、漏洩路が生ずることがある）ことにより他の
回路素子に損傷を生ずることがある。第３の利点は、
「ヒューズ」の両端の抵抗値を制御することができるこ
とである。非常に小さな抵抗値が要求されている図１の
ような応用において、このことは特に重要である。第４
の利点は、用いることができるこの方式の「ヒューズ」
の数に制限がないことである。それは、この方式の「ヒ
ューズ」を多数個用いることにより、処理量に影響がな
いからである。This type of "fuse" has several advantages over conventional methods. The first advantage is that many of these circuit elements can be in a non-conducting state, or at least in a very high resistance state, at one time. This can be accomplished by using a non-deterministic oxide etch (if the circuit elements are made of polysilicon) followed by a polysilicon etch. The second advantage is that this type of "fuse" does not require a laser or electrical pulse to bring the fuse into a non-conducting state. Conventional methods typically do this using either lasers or electrical pulses, which are why
Damage to other circuit elements under the action of such a large amount of energy may be caused, or damage may be caused to other circuit elements by leaving debris behind (which may cause a leakage path). is there. The third advantage is
It is possible to control the resistance value at both ends of the "fuse". This is especially important in applications such as FIG. 1 where very low resistance values are required. 4th
The advantage of this type of "fuse" that can be used
There is no limit to the number of. This is because the throughput is not affected by using a large number of "fuses" of this system.

【００２３】前記で説明したように、アンテナをトラン
ジスタから選択的に分離するために、図１の構造体の中
で「ヒューズ」３００を用いることができる。さらに、
「ヒューズ」３００を他の方法の中で用いることができ
る。工程段階の期間中、回路素子を電荷誘起損傷から保
護するために用いることができる。回路の特性に影響を
与えないように、「ヒューズ」は後で非導電状態にされ
る。さらに、「ヒューズ」は１つの工程段階から回路素
子を保護するのに用いることができ、一方、１つの工程
段階だけの影響を調べるのに用いることができるよう
に、他の工程段階から回路素子を保護しないことができ
る。換言すれば、本発明の「ヒューズ」は、他のヒュー
ズを導電状態に保ったまま、種々の装置レベルにおいて
非導電状態を作ることができる。いくつかの「ヒュー
ズ」または全部の「ヒューズ」を非導電状態にするため
に、これらの種々の装置レベルにおいて異なるマスクを
用いることによっても、このことを達成することができ
る。また、本発明の「ヒューズ」は、実質的に任意の導
電性部材で作成することができる。As explained above, a "fuse" 300 can be used in the structure of FIG. 1 to selectively isolate the antenna from the transistor. further,
The "fuse" 300 can be used in other ways. It can be used to protect circuit elements from charge-induced damage during process steps. The "fuse" is later rendered non-conductive so as not to affect the characteristics of the circuit. Furthermore, a "fuse" can be used to protect a circuit element from one process step, while it can be used to investigate the effects of only one process step from another process step. Can not be protected. In other words, the "fuse" of the present invention can create a non-conducting state at various device levels while keeping the other fuses conducting. This can also be accomplished by using different masks at these various device levels to render some "fuses" or all "fuses" non-conductive. Also, the "fuse" of the present invention can be made of virtually any conductive member.

【００２４】図４ａ〜図４ｃは、本発明の別の実施例の
図である。図４ａ〜図４ｃの回路は、第１実施例のアン
テナと第１実施例の「ヒューズ」とを用いている。けれ
ども、種々の工程段階で起こり得る電荷誘起損傷の範囲
を決定するために、これらの回路を用いることができ
る。図４ａ〜図４ｃの回路は差動増幅器である。これら
の差動増幅器は、同等の番号が付された素子を有してい
る。電源電圧が接続点４０２および４０８に供給され
る。接続点４１４は基板（基板はアースであることが好
ましい）に接続されることが好ましい。トランジスタ４
０４は適切なバイアスを供給する。4a-4c are views of another embodiment of the present invention. The circuits of Figures 4a-4c use the antenna of the first embodiment and the "fuse" of the first embodiment. However, these circuits can be used to determine the extent of charge-induced damage that can occur at various process steps. The circuits of FIGS. 4a-4c are differential amplifiers. These differential amplifiers have similarly numbered elements. Power supply voltage is provided to connection points 402 and 408. Connection point 414 is preferably connected to a substrate, which substrate is preferably ground. Transistor 4
04 supplies the appropriate bias.

【００２５】図４ａの回路は、トランジスタ（トランジ
スタ４０４）に対して起こり得る電荷誘起損傷の範囲を
決定するために用いられる。このことを達成するため
に、装置が工程段階にある間、「ヒューズ」４１８は導
電状態のままである。装置４００の全体が製造される
間、「ヒューズ」４１８は導電状態のままであることが
できる、また、１つまたは複数の工程段階の後におい
て、「ヒューズ」４１８を非常導電状態にすることがで
きる。それにより、「ヒューズ」４１８が非常導電状態
にされる前に、これらの工程段階で起こる電荷誘起損傷
が原因でトランジスタ４１０に生ずる損傷を分離するこ
とができる。前記で説明したように、アンテナ４２０に
収集された電荷が原因になっての電荷誘起損傷により、
トランジスタ４１０は劣化するであろう。アンテナ４２
０は、任意の形状のアンテナであることができる。The circuit of FIG. 4a is used to determine the extent of possible charge induced damage to the transistor (transistor 404). To accomplish this, "fuse" 418 remains conductive while the device is in process. The "fuse" 418 may remain conductive while the entire device 400 is manufactured, and the "fuse" 418 may be rendered highly conductive after one or more process steps. it can. This allows isolation of damage to transistor 410 due to charge-induced damage occurring at these process steps before "fuse" 418 is brought to a highly conductive state. As explained above, due to the charge-induced damage caused by the charge collected on the antenna 420,
Transistor 410 will degrade. Antenna 42
0 can be an antenna of any shape.

【００２６】トランジスタ４１２は導電体である「ヒュ
ーズ」４１６を通して基板に接続されるから、装置の限
定された露出により起こる他の典型的な製造欠陥および
わずかの電荷誘起損傷以外では、トランジスタ４１２は
損傷されないはずである。工程段階で電荷にさらされる
露出が異なることから生ずるトランジスタ４１０とトラ
ンジスタ４１２との差は、ゼロでないＶ0 の値を生ずる
であろう。この測定を行うために、図４ａおよび図４ｃ
において、ヒューズ４１８とヒューズ４２４の両方が非
導電状態になり、そして電圧Ｖ１が接続点４２２および
４２４に加えられる。電荷誘起損傷にさらされる露出が
異なることにより、トランジスタ４１０および４１２に
対し異なる電気的特性が存在するであろうから、Ｖ0 に
ゼロでない値が生ずるであろう。ゼロでないＶ0 の値
は、トランジスタ４１２に比べて、トランジスタ４１０
がどの程度の損傷を受けるかという程度を表す。Ｖ0 に
対する値が大きくなればなる程、トランジスタ４１０と
トランジスタ４１２との間の差は大きい。Since transistor 412 is connected to the substrate through a conductive "fuse" 416, transistor 412 is damaged except for other typical manufacturing defects and slight charge-induced damage caused by limited exposure of the device. Should not be done. The difference between transistor 410 and transistor 412 resulting from the different exposures exposed to charge during the process steps will result in a non-zero value for V 0 . To make this measurement, see FIGS. 4a and 4c.
At, both fuse 418 and fuse 424 are rendered non-conductive and voltage V1 is applied to nodes 422 and 424. Due to the different exposures to charge induced damage, there will be different electrical properties for transistors 410 and 412, which will result in a non-zero value for V 0 . The non-zero value of V 0 is greater than that of transistor 412 when compared to transistor 410.
It represents the degree to which the damage will occur. The greater the value for V 0, the greater the difference between transistor 410 and transistor 412.

【００２７】図４ｂおよび図４ｃにおいて、電荷誘起損
傷による図４ａのトランジスタ４１０の損傷の量をトラ
ンジスタ４１２に比べて決定するために、制御回路４０
１が用いられる。制御回路４０１は回路４００と同じウ
エハの上に備えられるが、トランジスタ４１０とトラン
ジスタ４１２との両方が、回路４０１の基板に電気的に
接続される。したがって、トランジスタ４１０とトラン
ジスタ４１２との両方は、同じ量の電荷誘起損傷を受け
るはずである。したがって、Ｖ0 に対するゼロでないす
べての値は標準的工程段階による欠陥の結果であり、必
ずしも電荷誘起欠陥によるものではない。電荷誘起損傷
のためであるとすることができるＶ0 値の程度を回路４
００に対して決定するために、したがって、電荷誘起欠
陥のためであるとすることができる損傷の程度を図４ａ
のトランジスタ４１０に対して決定するために、回路４
０１のＶ0 値を回路４００のＶ0 値に対して比較するこ
とができる。4b and 4c, control circuit 40 is used to determine the amount of damage to transistor 410 of FIG. 4a relative to transistor 412 due to charge induced damage.
1 is used. Control circuit 401 is provided on the same wafer as circuit 400, but both transistor 410 and transistor 412 are electrically connected to the substrate of circuit 401. Therefore, both transistor 410 and transistor 412 should experience the same amount of charge-induced damage. Therefore, all non-zero values for V 0 are the result of defects due to standard process steps and not necessarily due to charge induced defects. The degree of V 0 value that can be attributed to charge-induced damage is determined by the circuit 4.
00, and thus the extent of damage that can be attributed to charge induced defects.
Circuit 4 to determine for the transistor 410 of
The V 0 value of 01 can be compared against V 0 values of the circuit 400.

【００２８】回路４０１の製造の後、回路４０１の「ヒ
ューズ」４１８および４１６を非導電状態にすることに
より、回路４０１に対するＶ0 の値の測定を達成するこ
とができる。このヒューズが非導電状態になった後、端
子４２２および端子４２４に電圧Ｖ１を加えることがで
き、そしてＶ0 を測定することができる。After fabrication of the circuit 401, by measuring the "fuses" 418 and 416 of the circuit 401 in a non-conducting state, a measurement of the value of V 0 for the circuit 401 can be achieved. After the fuse has become non-conducting state, it can be added to the voltage V1 to the terminal 422 and the terminal 424, and can be measured V 0.

【００２９】図５ａ〜図５ｄにおいて、図５ａは、アン
テナ５０６および「ヒューズ」５０４を通して電荷誘起
損傷の作用を受けるトランジスタ５０２を単に示した図
である。１つの「帯電した」工程段階に対し、または複
数個の「帯電した」工程段階に対し、またはすべての
「帯電した」工程段階に対し電荷誘起損傷の量を限定す
ることができるように、１つの工程段階、または複数個
の工程段階、またはすべての工程段階の後、「ヒュー
ズ」５０４を非導電状態にすることができる。検査の期
間中、端子５０８および５１０に電源電圧が加えられ
る。図５ｄの回路は、制御回路である。この制御回路
は、接続点５２４とトランジスタ５０２の２つのソース
／ドレイン領域との間に接続された、ヒューズ５２０お
よび５２２を有する。図５ｄのトランジスタ５０２は、
接続点５２４と「ヒューズ」５０４とを通してトランジ
スタ５０２のゲートが基板に接続されるという事実によ
り、最小の電荷誘起損傷の作用を受けるはずである。そ
れぞれの回路に対する電荷誘起損傷の程度を決定するた
めに、図５ｄの制御回路は図５ａ〜図５ｃの回路と比べ
ることができる。5a-5d, FIG. 5a is a schematic illustration of transistor 502 subject to charge-induced damage through antenna 506 and "fuse" 504. To be able to limit the amount of charge-induced damage to one "charged" process step, to multiple "charged" process steps, or to all "charged" process steps, 1 After one process step, or multiple process steps, or all process steps, the "fuse" 504 may be rendered non-conductive. A power supply voltage is applied to terminals 508 and 510 for the duration of the test. The circuit of Figure 5d is a control circuit. The control circuit has fuses 520 and 522 connected between node 524 and the two source / drain regions of transistor 502. The transistor 502 in FIG. 5d is
The fact that the gate of transistor 502 is connected to the substrate through connection point 524 and "fuse" 504 should result in minimal charge induced damage. The control circuit of FIG. 5d can be compared to the circuit of FIGS. 5a-5c to determine the degree of charge-induced damage to each circuit.

【００３０】図５ｂおよび図５ｃの回路は、ダイオード
５１２および５１６が配置されている以外は、図５ａの
回路と同じである。図５ｂの回路は負電荷分路を表し、
一方図５ｃの回路は正電荷分路を表す。換言すれば、ト
ランジスタ５０２を損傷する電荷の極性を決定するため
に、図５ｂおよび図５ｃの回路を用いることができる。
さらに、ダイオード５１２および５１６は、逆バイアス
のブレークダウン電圧を増加するために、直列接続され
たダイオードであることができる。さらに、ダイオード
５１２および５１６は工程段階中のすべての照明から遮
蔽を行うことができ、そしてこのような照明のないダイ
オードを備えた回路と比べることができる。The circuit of FIGS. 5b and 5c is the same as the circuit of FIG. 5a except that the diodes 512 and 516 are arranged. The circuit of Figure 5b represents the negative charge shunt,
On the other hand, the circuit of FIG. 5c represents the positive charge shunt. In other words, the circuit of FIGS. 5b and 5c can be used to determine the polarity of the charge that damages transistor 502.
Further, diodes 512 and 516 can be diodes connected in series to increase reverse bias breakdown voltage. In addition, the diodes 512 and 516 can provide shielding from all illumination during the process steps and can be compared to circuits with such illuminationless diodes.

【００３１】前記で説明したように、異なる理由で「ヒ
ューズ」５０４を非導電状態にすることができる。第１
の理由は、トランジスタ５０２が次の工程段階で経験す
る電荷損傷の量を大幅に小さくするようにトランジスタ
５０２をアンテナ５０６から分離するために、非導電状
態にすることができることである。第２の理由は、トラ
ンジスタ５０２の検査を容易に行うことができるように
アンテナ５０６または接続点５１４が寄生する状態から
トランジスタ５０２を分離するために、非導電状態にす
ることができることである。As explained above, "fuse" 504 can be rendered non-conductive for different reasons. First
The reason is that transistor 502 can be made non-conductive to isolate transistor 502 from antenna 506 so as to significantly reduce the amount of charge damage that will be experienced in subsequent process steps. The second reason is that transistor 502 can be made non-conductive to isolate it from the parasitic state of antenna 506 or connection point 514 so that transistor 502 can be easily tested.

【００３２】図６ａおよび図６ｂの回路は、本発明のま
た別の実施例の図である。回路６００はトランジスタ６
０２を有する。トランジスタ６０２のゲートはアンテナ
６０８に接続され、そして（「ヒューズ」６１０を通し
て）基板に接続される。「ヒューズ」６１０が導電状態
にある限り、回路６００のトランジスタ６０２は最小限
の電荷誘起損傷を受けるはずである。けれども、（図６
ｂの回路６０１によって示されているように）「ヒュー
ズ」６１０がいったん非導電状態になると、トランジス
タ６０２はアンテナ６０８によって収集された電荷の作
用を受けるであろう。（回路６００で実行されるよう
に）トランジスタ６０２を保護する性能は、そしてそれ
から１個または複数個の工程段階の後、トランジスタ６
０２が電荷誘起損傷の作用を受けることを可能にする性
能は、金属エッチング後といった次の工程段階において
装置が損傷を受ける程度を決定することが容易である。
さらに、「ヒューズ」を接続点６１４とアンテナ６０８
との間に配置することができ、それにより、１個または
複数個の工程段階の後、（トランジスタ６０２が電荷誘
起損傷の作用を受ける結果）「ヒューズ」６１０を非導
電状態にすることができ、そして次に接続点６１４とア
ンテナ６０８との間の「ヒューズ」を非導電状態にし、
それにより、帯電損傷の量を中間レベルの工程段階に対
して決定できるように、トランジスタ６０２の帯電の量
を小さくすることができる。この他のすべての工程段階
の効果を完全になくすることは、中間レベルの工程段階
に続いてヒューズ６０９を加えることにより可能であ
る。The circuits of FIGS. 6a and 6b are diagrams of yet another embodiment of the present invention. Circuit 600 is transistor 6
02. The gate of transistor 602 is connected to antenna 608 and (via "fuse" 610) to the substrate. As long as the "fuse" 610 remains conductive, the transistor 602 of the circuit 600 should experience minimal charge-induced damage. However, (Fig. 6
Once the "fuse" 610 is rendered non-conductive (as shown by circuit 601 b), transistor 602 will be affected by the charge collected by antenna 608. The ability to protect transistor 602 (as implemented in circuit 600), and then after one or more process steps, transistor 6
The ability to allow 02 to be subjected to charge-induced damage makes it easy to determine the extent to which the device will be damaged in subsequent process steps, such as after metal etching.
In addition, the “fuse” is connected to the connection point 614 and the antenna 608.
Can be placed between and to cause the "fuse" 610 to become non-conductive (as a result of the transistor 602 being subject to charge-induced damage) after one or more process steps. , And then de-energize the “fuse” between the connection point 614 and the antenna 608,
Thereby, the amount of charging of transistor 602 can be reduced so that the amount of charging damage can be determined for intermediate level process steps. It is possible to completely eliminate the effects of all other process steps by adding a fuse 609 following the intermediate level process step.

【００３３】図７および図８は、本発明のさらに別の実
施例を用いた検査のための異なる装置の図である。これ
らの装置に複数個の「ヒューズ」７１６が用いられる。
これらの「ヒューズ」は、そのアンテナからこれらの装
置を保護する、またはアンテナから特定の装置を選択的
に保護する、のいずれかを行う。さらに、異なる面積領
域と異なる周縁とを有する複数個のアンテナが示されて
いる。これらの複数個のアンテナはフィンガ７１４を有
する。これらのフィンガ７１４に関しては、フィンガの
長さと幅とフィンガの間の間隔距離は、種々に変えるこ
とができる。FIGS. 7 and 8 are views of different apparatus for inspection using yet another embodiment of the present invention. Multiple "fuses" 716 are used in these devices.
These "fuses" either protect these devices from their antennas or selectively protect certain devices from their antennas. Further, a plurality of antennas with different area areas and different perimeters are shown. These multiple antennas have fingers 714. For these fingers 714, the length and width of the fingers and the spacing distance between the fingers can be varied.

【００３４】本発明の特定の実施例が前記において説明
されたが、前記説明は、本発明の範囲がこれらの実施例
に限定されることを意味するものではない。本発明の多
くの変更実施例が可能であることは、当業者にはすぐに
分かるであろう。本発明の範囲は、これらの変更実施例
をすべて包含するものと理解しなければならない。Although particular embodiments of the invention have been described above, the above description is not meant to limit the scope of the invention to these embodiments. It will be immediately apparent to those skilled in the art that many modified embodiments of the present invention are possible. It should be understood that the scope of the present invention includes all of these modified embodiments.

【００３５】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体基板と、前記半導体基板の上に配置さ
れ、かつ一定の幅を有する、第１接触体領域と、前記半
導体基板の上に配置されかつ前記第１接触体領域から間
隔距離を有して配置され、かつ一定の幅を有する、第２
接触体領域と、前記半導体基板の上に配置されかつ前記
第１接触体領域と前記第２接触体領域との間に配置さ
れ、かつ前記第１接触体領域と前記第２接触体領域との
間に非常に小さな電気抵抗値を有する経路が得られるよ
うに配置された、導電体と、前記第１接触体領域と前記
第２接触体領域と前記導電体との上に配置され、かつ前
記導電体の少なくとも一部部を露出するための開口部を
有し、かつ前記第１接触体領域と前記第２接触体領域と
の大部分を被覆する、層と、を有し、かつ前記露出した
導電体の少なくとも一部分を後で除去することができ、
それにより、前記第１接触体領域を前記第２接触体領域
から電気的に実質的に分離する、非導電状態にすること
が可能な導電性装置構造体。 （２） 第１項記載の導電性装置構造体において、前記
層が複数個の層で構成される、前記導電性装置構造体。 （３） 第１項記載の導電性装置構造体において、前記
層がフォトレジスト層で構成される、前記導電性装置構
造体。 （４） 第２項記載の導電性装置構造体において、前記
層が、シリコン、ポリシリコン、アモルファス・シリコ
ン、ポリマ、酸化物、窒化物、金属、またはこれらの任
意の組み合わせの群から選定された元素からなる複数個
の層で構成される、前記導電性装置構造体。 （５） 第２項記載の導電性装置構造体において、前記
第１導電性領域と前記第２導電性領域と前記導電体とが
すべて同じ部材で構成される、前記導電性装置構造体。 （６） 第１項記載の導電性装置構造体において、前記
層が誘電体層で構成される、前記導電性装置構造体。 （７） 第６項記載の導電性装置構造体において、前記
同じ部材が、ポリシリコン、金属、導電性ポリマ、ケイ
化物、またはこれらの任意の組み合わせの群から選定さ
れる、前記導電性装置構造体。 （８） 第１項記載の導電性装置構造体において、前記
導電体の幅が前記第１接触体領域の幅および前記第２接
触体領域の幅よりも小さい、前記導電性装置構造体。 （９） 第１項記載の導電性装置構造体において、前記
導電体の幅が前記第１接触体領域の前記幅および前記第
２接触体領域の前記幅に実質的に等しい、前記導電性装
置構造体。 （１０） 第１項記載の導電性装置構造体において、前
記導電体の幅が前記第１接触体領域の幅および前記第２
接触体領域の幅よりも大きい、前記導電性装置構造体。 （１１） 第１項記載の導電性装置構造体において、複
数個の導電性装置が異なる装置層の上に作成される、前
記導電性装置構造体。 （１２） 第１１項記載の導電性装置構造体において、
前記部分のおのおのの第１接触体領域を一緒に接続する
ことによりおよび前記部分のおのおのの第２接触体領域
を一緒に接続することにより、前記複数個の導電性装置
の一部分が並列に接続される、前記導電性装置構造体。With regard to the above description, the following items will be further disclosed. (1) A semiconductor substrate, a first contact body region disposed on the semiconductor substrate and having a constant width, and a first contact body region disposed on the semiconductor substrate and spaced from the first contact body region. Second, arranged in a line and having a constant width
A contact body region, the first contact body region is disposed on the semiconductor substrate, and is disposed between the first contact body region and the second contact body region, and the first contact body region and the second contact body region are disposed. A conductor arranged so as to obtain a path having a very small electrical resistance value, and arranged on the first contact body region, the second contact body region and the conductor, and A layer having an opening for exposing at least a part of an electric conductor and covering most of the first contact body region and the second contact body region, and the exposing At least a portion of the deposited conductor can later be removed,
Thereby, a conductive device structure capable of being brought into a non-conducting state that electrically substantially separates the first contact body region from the second contact body region. (2) The conductive device structure according to claim 1, wherein the layer is composed of a plurality of layers. (3) The conductive device structure according to item 1, wherein the layer is a photoresist layer. (4) In the conductive device structure according to the item (2), the layer is selected from the group consisting of silicon, polysilicon, amorphous silicon, polymer, oxide, nitride, metal, or any combination thereof. The conductive device structure comprising a plurality of layers of elements. (5) The conductive device structure according to the second aspect, wherein the first conductive region, the second conductive region, and the conductor are all made of the same member. (6) The conductive device structure according to item 1, wherein the layer is composed of a dielectric layer. (7) The conductive device structure according to item 6, wherein the same member is selected from the group consisting of polysilicon, metal, conductive polymer, silicide, or any combination thereof. body. (8) The conductive device structure according to claim 1, wherein a width of the conductor is smaller than a width of the first contact body region and a width of the second contact body region. (9) The conductive device structure according to item 1, wherein a width of the conductor is substantially equal to the width of the first contact body region and the width of the second contact body region. Structure. (10) In the conductive device structure according to item 1, the width of the conductor is equal to the width of the first contact body region and the second contact body region.
The conductive device structure being greater than the width of the contact body region. (11) The conductive device structure according to item 1, wherein a plurality of conductive devices are formed on different device layers. (12) In the conductive device structure according to item 11,
A portion of the plurality of electrically conductive devices is connected in parallel by connecting the first contact body regions of each of the portions together and by connecting the second contact body regions of each of the portions together. The conductive device structure.

【００３６】（１３） 半導体基板と、前記半導体基板
の上に配置され、かつ一定の幅を有する、第１導電性領
域と、前記半導体基板の上に配置されかつ前記第１導電
性領域から離れて配置され、かつ一定の幅を有する、第
２導電性領域と、前記半導体基板の上に配置されかつ前
記第１導電性領域と前記第２導電性領域との間に配置さ
れ、かつそれにより前記第１導電性領域と前記第２導電
性領域との間に電気的に導電性の経路が得られるように
配置され、かつ前記第１導電性領域の幅および前記第２
導電性領域の幅よりも小さな幅を有する、第３導電性領
域と、前記第１導電性領域と前記第２導電性領域と前記
第３導電性領域との上に配置され、かつ前記第１導電性
領域と前記第２導電性領域との大部分を被覆し、かつ前
記第３導電性領域の少なくとも一部分をそれにより露出
するための開口部を有する、層と、を有し、かつ後のエ
ッチング工程の期間中、もし前記露出された第３導電性
領域の少なくとも大部分が除去されるならば、前記第１
導電性領域および前記第２導電性領域が電気的に相互に
分離される、非導電状態にすることができる導電性装
置。 （１４） 第１３項記載の装置において、前記第１導電
性領域と前記第２導電性領域と前記第３導電性領域と
が、導電性シリコン、ポリシリコン、ポリマ、アモルフ
ァス・シリコン、ケイ化物、および金属の群から選定さ
れる部材で構成される、前記装置。 （１５） 第１３項記載の装置において、前記層がフォ
トレジストで構成される、前記装置。 （１６） 第１３項記載の装置において、前記層が少な
くとも１つの層で構成される、前記装置。 （１７） 半導体基板と、前記半導体基板の上に配置さ
れた第１接触体領域と、前記半導体基板の上に配置さ
れ、かつ前記第１接触体領域から離れて配置される、第
２接触体領域と、前記半導体基板の上に配置されかつ前
記第１接触体領域と前記第２接触体領域との間に配置さ
れ、かつそれにより前記第１接触体領域と前記第２接触
体領域との間に電気的に導電性の経路が得られるように
配置される、導電体と、を有し、かつ前記導電体の少な
くとも一部分が選択的に除去され、それにより前記第１
接触体領域を前記第２接触体領域から電気的に実質的に
分離することができる、導電性装置が利用された後選択
的に非導電状態にすることができる導電性装置構造体。 （１８） 第１７項記載の導電性装置において、前記導
電性装置を選択的に非導電状態にすることにより他の回
路素子を保護するために前記導電性装置を用いることが
できる、前記導電性装置。 （１９） 第１７項記載の導電性装置において、前記導
電性装置を選択的に非導電状態にすることにより１つの
回路素子を他の回路素子から保護するために前記導電性
装置を利用することができる、前記導電性装置。(13) A semiconductor substrate, a first conductive region arranged on the semiconductor substrate and having a constant width, and a first conductive region arranged on the semiconductor substrate and separated from the first conductive region. A second conductive region having a constant width and disposed on the semiconductor substrate and between the first conductive region and the second conductive region, and thereby The first conductive region and the second conductive region are arranged such that an electrically conductive path is obtained between the first conductive region and the second conductive region, and the width of the first conductive region and the second conductive region are
The third conductive region having a width smaller than the width of the conductive region, the first conductive region, the second conductive region, and the third conductive region, and the first conductive region. A layer covering a majority of the electrically conductive region and the second electrically conductive region and having an opening for thereby exposing at least a portion of the third electrically conductive region, and During the etching process, if at least a majority of the exposed third conductive region is removed, the first first conductive region is removed.
A conductive device capable of being brought into a non-conductive state, in which a conductive region and the second conductive region are electrically separated from each other. (14) In the device described in (13), the first conductive region, the second conductive region, and the third conductive region are conductive silicon, polysilicon, polymer, amorphous silicon, silicide, And said device comprising a member selected from the group of metals. (15) The device according to the item 13, wherein the layer is composed of photoresist. (16) The device according to claim 13, wherein the layer is composed of at least one layer. (17) A semiconductor substrate, a first contact body region arranged on the semiconductor substrate, and a second contact body arranged on the semiconductor substrate and apart from the first contact body region. A region, which is disposed on the semiconductor substrate and between the first contact body region and the second contact body region, and thereby the first contact body region and the second contact body region. An electrical conductor disposed to provide an electrically conductive path therebetween, and at least a portion of the electrical conductor is selectively removed, whereby the first
A conductive device structure that can be electrically substantially isolated from the second contact region and can be selectively rendered non-conductive after a conductive device is utilized. (18) The conductive device according to item 17, wherein the conductive device can be used to protect other circuit elements by selectively rendering the conductive device non-conductive. apparatus. (19) A conductive device according to item 17, wherein the conductive device is used to protect one circuit element from another circuit element by selectively rendering the conductive device non-conductive. The conductive device described above.

【００３７】（２０） 本発明の１つの実施例は、非導
電状態にすることができる導電性装置構造体（図３の
「ヒューズ」３００）である。前記導電性装置構造体
は、半導体基板と、前記半導体基板の上に配置されかつ
一定の幅を有する第１接触体領域（図３の領域３０６）
と、前記半導体基板の上に配置されかつ前記第１接触体
領域から間隔距離を有して配置されかつ一定の幅を有す
る第２接触体領域（図３の領域３０４）と、前記半導体
基板の上に配置されかつ前記第１接触体領域と前記第２
接触体領域との間に配置されかつ前記第１接触体領域と
前記第２接触体領域との間に非常に小さな電気抵抗値を
有する経路が得られるように配置された導電体（図３の
領域３１０）と、前記第１接触体領域と前記第２接触体
領域と前記導電体との上に配置されかつそれにより前記
導電体の少なくとも一部分を露出する開口部を有する層
（図３の開口部３０２）と、を有し、かつ前記第１接触
体領域および前記第２接触体領域の大部分が前記層によ
り被覆され、かつ前記露出された導電体の少なくとも一
部分を後で除去することができ、それにより前記第１接
触体領域を前記第２接触体領域から電気的に実質的に分
離することができる。(20) One embodiment of the present invention is a conductive device structure (“fuse” 300 in FIG. 3) that can be rendered non-conductive. The conductive device structure includes a semiconductor substrate and a first contact body region disposed on the semiconductor substrate and having a constant width (region 306 in FIG. 3).
A second contact body region (region 304 in FIG. 3) arranged on the semiconductor substrate and spaced from the first contact body region and having a constant width; Disposed on the first contact body region and the second contact body region
A conductor arranged between the contact body region and between the first contact body region and the second contact body region so as to obtain a path having a very small electric resistance value (see FIG. 3). Region 310) and a layer having an opening overlying the first contact body region, the second contact body region and the conductor and thereby exposing at least a portion of the conductor (opening in FIG. 3). 302) and having a majority of the first contact body region and the second contact body region covered by the layer and removing at least a portion of the exposed conductor later. The first contact body region can thereby be electrically substantially separated from the second contact body region.

【関連する特許／出願中特許】下記の同じ譲渡人に譲渡
された特許／出願中特許の内容は、参考として本発明の
中に取り込まれている。 特許番号／シリアル番号 受付日 ＴＩケース番号 ＴＩ−２１８０１[Related Patents / Pending Patents] The contents of the following patents / pending patents assigned to the same assignee are incorporated in the present invention for reference. Patent number / Serial number Date of receipt TI Case number TI-21801

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例の平面図であって、「アン
テナ」に接続されたトランジスタの図。FIG. 1 is a plan view of the first embodiment of the present invention, showing a transistor connected to an “antenna”. FIG.

【図２】本発明の第２実施例のＳＥＭ写真。FIG. 2 is an SEM photograph of the second embodiment of the present invention.

【図３】本発明の第２実施例の平面図であって、ヒュー
ズの図。FIG. 3 is a plan view of the second embodiment of the present invention, showing a fuse.

【図４】本発明の第３実施例の回路図であって、Ａは電
荷誘起損傷検出のための差動対の図、Ｂは電荷誘起損傷
検出のためのまた別の差動対の図、Ｃは電荷誘起損傷検
出のためのさらに別の差動対の図。FIG. 4 is a circuit diagram of a third embodiment of the present invention, where A is a diagram of a differential pair for detecting charge-induced damage, and B is a diagram of another differential pair for detecting charge-induced damage. , C is a diagram of yet another differential pair for charge-induced damage detection.

【図５】本発明のまた別の実施例の回路図であって、Ａ
は電荷誘起損傷の極性を検出するための回路図、Ｂは電
荷誘起損傷の極性を検出のための別の回路図、Ｃは電荷
誘起損傷の極性を検出のためのまた別の回路図、Ｄは電
荷誘起損傷の極性を検出のためのさらに別の回路図。5 is a circuit diagram of another embodiment of the present invention,
Is a circuit diagram for detecting the polarity of charge-induced damage, B is another circuit diagram for detecting the polarity of charge-induced damage, C is another circuit diagram for detecting the polarity of charge-induced damage, D Figure 6 is yet another schematic for detecting the polarity of charge induced damage.

【図６】本発明のさらに別の実施例の回路図であって、
Ａは金属エッチング後の損傷検出のための１つの方法を
示す図、Ｂは金属エッチング後の損傷検出のための別の
方法を示す図。FIG. 6 is a circuit diagram of still another embodiment of the present invention,
A is a diagram showing one method for detecting damage after metal etching, and B is another diagram showing another method for detecting damage after metal etching.

【図７】本発明の実施例を設置した装置の平面図。FIG. 7 is a plan view of the apparatus in which the embodiment of the present invention is installed.

【図８】本発明の実施例を設置したまた別の装置の平面
図。FIG. 8 is a plan view of still another apparatus in which the embodiment of the present invention is installed.

【符号の説明】[Explanation of symbols]

３０６ 第１接触体領域 ３０４ 第２接触体領域 ３１０ 導電体 ３０２ 開口部 306 first contact body region 304 second contact body region 310 conductor 302 opening

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフ マッキー アメリカ合衆国テキサス州グレープバイ ン，ラグナ ビスタウェイ 1517 (72)発明者 デビッド ナウリン アメリカ合衆国テキサス州ダラス，スキル マン ロード 9340，アパートメント ナ ンバー 714 (72)発明者 ポール ニコリアン アメリカ合衆国テキサス州ダラス，アメス ベリー ドライブ 5657，アパートメント ナンバー 2013 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Jeff McKee, Laguna Vistaway, Grapevine, Texas, USA 1517 (72) Inventor David Nowlin, Dallas, Texas, USA 9340, Skillman Road, Apartment Number 714 (72) Invention Pole Nicolian 5657, Amesbury Drive, Dallas, Texas, USA, Apartment Number 2013

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板と、 前記半導体基板の上に配置され、かつ一定の幅を有する
第１接触体領域と、 前記半導体基板の上に配置され、かつ前記第１接触体領
域から間隔距離を有して配置され、かつ一定の幅を有す
る第２接触体領域と、 前記半導体基板の上に配置され、かつ前記第１接触体領
域と前記第２接触体領域との間に配置され、かつ前記第
１接触体領域と前記第２接触体領域との間に非常に小さ
な電気抵抗値を有する経路が得られるように配置された
導電体と、 前記第１接触体領域と前記第２接触体領域と前記導電体
との上に配置され、かつ前記導電体の少なくとも一部分
を露出するための開口部を有し、かつ前記第１接触体領
域と前記第２接触体領域との大部分を被覆する層と、を
有し、かつ前記露出した導電体の少なくとも一部分を後
で除去することができ、それにより、前記第１接触体領
域を前記第２接触体領域から電気的に実質的に分離する
ための非導電状態にすることが可能な導電性装置構造
体。1. A semiconductor substrate, a first contact body region disposed on the semiconductor substrate and having a constant width, a spacing distance from the first contact body region disposed on the semiconductor substrate. And a second contact body region having a constant width, and disposed on the semiconductor substrate, and between the first contact body region and the second contact body region, And a conductor arranged so as to obtain a path having a very small electric resistance value between the first contact body region and the second contact body region, the first contact body region and the second contact A body region and an electric conductor, and an opening for exposing at least a part of the electric conductor. The first contact body region and the second contact body region are mostly covered. A coating layer, and at least the exposed conductor. A conductive device structure that can be partially removed at a later time, thereby allowing the first contact body region to be in a non-conductive state for electrically substantially isolating it from the second contact body region. body.
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