JPH09139077A - Two-stage boost voltage circuit, semiconductor memory using the circuit and computer system using the memory - Google Patents
Two-stage boost voltage circuit, semiconductor memory using the circuit and computer system using the memoryInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ブースト電圧回路
技術に関し、特にシンクロナスDRAMなどの半導体メ
モリにおいて、出力バッファなどの出力電圧のブースト
に使用して好適な2段ブースト電圧回路、およびこれを
用いた半導体メモリ、ならびにこの半導体メモリを用い
たコンピュータシステムに適用して有効な技術に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a boost voltage circuit technology, and more particularly to a two-stage boost voltage circuit suitable for use in boosting an output voltage of an output buffer or the like in a semiconductor memory such as a synchronous DRAM and the like. The present invention relates to a semiconductor memory used and a technique effectively applied to a computer system using the semiconductor memory.
【0002】[0002]
【従来の技術】たとえば、発明者が検討したところによ
れば、シンクロナスDRAMの出力バッファでは、ポン
ピング容量により高電圧レベルまでブースト(昇圧)し
ているものと考えられる。このようなシンクロナスDR
AMなどの半導体メモリに関する技術については、たと
えば昭和59年11月30日、株式会社オーム社発行、
社団法人電子通信学会編の「LSIハンドブック」P4
85〜P533などの文献に記載されている。2. Description of the Related Art For example, according to a study by the inventor, it is considered that an output buffer of a synchronous DRAM is boosted to a high voltage level by a pumping capacity. Such a synchronous DR
Regarding technology related to semiconductor memory such as AM, for example, issued by Ohmsha Co., Ltd. on November 30, 1984,
"LSI Handbook" edited by The Institute of Electronics and Communication Engineers, P4
85-P533.
【0003】[0003]
【発明が解決しようとする課題】ところで、前記のよう
なシンクロナスDRAMのブースト回路技術において
は、高周波数動作を可能とするために、外部から供給さ
れる比較的低い電源電圧(VCC)を受け、内部にて回
路を高速動作可能とする高い電圧を形成する技術におい
て、かかる高い電圧を得る回路を、ポンピングによる昇
圧に代わり内部昇圧電源(高い電圧:VCH)にした場
合、この高電圧を生成する高電圧ジェネレータの駆動能
力も上げなければならないため、この高電圧ジェネレー
タの消費電流を低減することが重要な要因になることが
考えられる。In the boost circuit technology of the synchronous DRAM as described above, in order to enable high frequency operation, a relatively low power supply voltage (VCC) supplied from the outside is received. In the technology for forming a high voltage that enables the circuit to operate at high speed internally, if the circuit that obtains such a high voltage is an internal boost power supply (high voltage: VCH) instead of boosting by pumping, this high voltage is generated. Since it is necessary to increase the driving capability of the high voltage generator, it is considered that reducing the current consumption of the high voltage generator is an important factor.
【0004】そこで、本発明の目的は、低電圧電源と高
電圧電源とを組み合わせ、2段階でブーストする方式を
用いることにより、高電圧電源単体で使用するときに比
べて高電圧ジェネレータの消費電流を低減することがで
きる2段ブースト電圧回路、およびこれを用いた半導体
メモリ、ならびにこの半導体メモリを用いたコンピュー
タシステムを提供することにある。Therefore, an object of the present invention is to combine a low-voltage power source and a high-voltage power source and use a method of boosting in two steps, so that the current consumption of the high-voltage generator is higher than that when the high-voltage power source is used alone. It is an object of the present invention to provide a two-stage boost voltage circuit capable of reducing the power consumption, a semiconductor memory using the same, and a computer system using the semiconductor memory.
【0005】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。[0005] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0006】[0006]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0007】すなわち、本発明の2段ブースト電圧回路
は、低電圧電源と高電圧電源とを組み合わせ、それぞれ
に接続されるスイッチング素子の制御により、相対的な
低電圧をVCC、高電圧をVCHとし、かつしきい値電
圧をVthとした場合に、まず低電圧電源を用いて0V
からVCC−Vthレベルまでプレブーストし、その後
高電圧電源を用いてVCC−VthレベルからVCHレ
ベルまでブーストして、0VからVCHレベルまでを2
段階でブーストして出力するものである。That is, the two-stage boost voltage circuit of the present invention is a combination of a low-voltage power supply and a high-voltage power supply, and the relative low voltage is VCC and the high voltage is VCH by controlling the switching elements connected to each. , And if the threshold voltage is Vth, first use a low-voltage power supply to
To VCC-Vth level, then boost from VCC-Vth level to VCH level using a high voltage power supply, and 0V to VCH level is increased to 2
It is boosted and output in stages.
【0008】具体的には、スイッチング素子として、ド
レインが低電圧電源に接続され、ゲートにプレブースト
信号が入力され、かつソースは後述のPMOSトランジ
スタのドレインに接続されるNMOSトランジスタと、
ソースが高電圧電源に接続され、ゲートにブースト信号
が入力され、かつドレインが前述のNMOSトランジス
タのソースに接続されるPMOSトランジスタとから構
成するようにしたものである。Specifically, as a switching element, a drain is connected to a low voltage power source, a pre-boost signal is input to the gate, and a source is connected to a drain of a PMOS transistor described later, and an NMOS transistor,
The source is connected to a high voltage power supply, the boost signal is input to the gate, and the drain is composed of a PMOS transistor connected to the source of the above-mentioned NMOS transistor.
【0009】この構成により、まずNMOSトランジス
タのゲートにプレブースト信号を入力して0VからVC
C−Vthレベルまでプレブーストし、その後PMOS
トランジスタのゲートにブースト信号を入力してVCC
−VthレベルからVCHレベルまでブーストして、N
MOSトランジスタのソースとPMOSトランジスタの
ドレインとの共通接続ノードから0VからVCHレベル
まで2段階でブーストした信号を出力することができ
る。With this configuration, first, a pre-boost signal is input to the gate of the NMOS transistor to input 0V to VC.
Pre-boost to C-Vth level, then PMOS
Input the boost signal to the gate of the transistor to VCC
-Boost from Vth level to VCH level,
A signal boosted in two steps from 0V to VCH level can be output from a common connection node of the source of the MOS transistor and the drain of the PMOS transistor.
【0010】また、本発明の半導体メモリは、前記2段
ブースト電圧回路を出力バッファなどに用い、少なくと
も複数のメモリセルによるメモリアレイ、メモリセルを
選択するためのデコーダおよびアドレスバッファ、デー
タの読み出しおよび書き込みのための入出力バッファな
どを有するものであり、特にこの半導体メモリは、シン
クロナスDRAMに適用するようにしたものである。In the semiconductor memory of the present invention, the two-stage boost voltage circuit is used as an output buffer or the like, a memory array including at least a plurality of memory cells, a decoder and address buffer for selecting the memory cells, a data read and The semiconductor memory has an input / output buffer for writing, and this semiconductor memory is particularly adapted to a synchronous DRAM.
【0011】さらに、本発明のコンピュータシステム
は、前記半導体メモリを記憶装置として用い、この記憶
装置の他に、少なくとも中央処理装置およびその周辺回
路などを有するものである。Further, the computer system of the present invention uses the semiconductor memory as a storage device and has at least a central processing unit and its peripheral circuits in addition to the storage device.
【0012】これにより、低電圧電源と高電圧電源との
組み合わせによる2段ブースト電圧回路において、2段
階でブーストする方式を用いることによって高電圧ジェ
ネレータの消費電流を低減することができ、さらにこれ
を用いた半導体メモリ、コンピュータシステムなどの低
消費電力化を可能とすることができる。Thus, in the two-stage boost voltage circuit which is a combination of the low-voltage power supply and the high-voltage power supply, the current consumption of the high-voltage generator can be reduced by using the method of boosting in two stages, and this can be further reduced. It is possible to reduce the power consumption of the used semiconductor memory, computer system, or the like.
【0013】[0013]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0014】図1は本発明の一実施の形態である2段ブ
ースト電圧回路を示す基本回路図、図2は本実施の形態
の2段ブースト電圧回路における波形図、図3は2段ブ
ースト電圧回路を用いた出力バッファを示す回路図、図
4は出力バッファにおける波形図、図5および図6は高
電圧電源を生成するための高電圧ジェネレータを示す回
路図、図7は2段ブースト電圧回路を用いたシンクロナ
スDRAMを示す構成図、図8はシンクロナスDRAM
を用いたコンピュータシステムを示す構成図である。FIG. 1 is a basic circuit diagram showing a two-stage boost voltage circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram of a two-stage boost voltage circuit according to the present embodiment, and FIG. 3 is a two-stage boost voltage circuit. 4 is a circuit diagram showing an output buffer using a circuit, FIG. 4 is a waveform diagram in the output buffer, FIGS. 5 and 6 are circuit diagrams showing a high voltage generator for generating a high voltage power supply, and FIG. 7 is a two-stage boost voltage circuit. FIG. 8 is a block diagram showing a synchronous DRAM using a synchronous DRAM.
It is a block diagram which shows the computer system using.
【0015】まず、図1により本実施の形態の2段ブー
スト電圧回路の基本構成を説明する。First, the basic configuration of the two-stage boost voltage circuit according to the present embodiment will be described with reference to FIG.
【0016】本実施の形態の2段ブースト電圧回路は、
たとえば電圧レベルを0VからVCHまでブーストする
ブースト電圧回路とされ、異なる電圧レベルの相対的な
低電圧電源VCCおよび高電圧電源VCHと、低電圧電
源VCCと高電圧電源VCHとにそれぞれ接続されるス
イッチング素子としてのNMOSトランジスタQN1お
よびPMOSトランジスタQN2とから構成され、プレ
ブースト信号IN1およびブースト信号IN2の入力に
よって2段階ブーストによる出力信号OUTが出力され
るようになっている。The two-stage boost voltage circuit of this embodiment is
For example, a boost voltage circuit that boosts the voltage level from 0 V to VCH is used, and switching is performed that is connected to the low voltage power supply VCC and the high voltage power supply VCH and the low voltage power supply VCC and the high voltage power supply VCH, respectively, which have different voltage levels. It is composed of an NMOS transistor QN1 and a PMOS transistor QN2 as elements, and outputs a two-step boost output signal OUT by inputting a pre-boost signal IN1 and a boost signal IN2.
【0017】NMOSトランジスタQN1は、ドレイン
が低電圧電源VCCに接続され、ゲートにプレブースト
信号IN1が入力され、かつソースがPMOSトランジ
スタQN2のドレインに接続されて出力信号OUTとし
て出力される。このNMOSトランジスタQN1におい
て、低電圧電源VCCを用い、プレブースト信号IN1
の入力によって0VからVCC−Vthレベルまでプレ
ブーストされるようになっている。The NMOS transistor QN1 has a drain connected to the low voltage power supply VCC, a gate to which the pre-boost signal IN1 is input, and a source connected to the drain of the PMOS transistor QN2 and output as an output signal OUT. In this NMOS transistor QN1, the pre-boost signal IN1 is used by using the low voltage power supply VCC.
Is pre-boosted from 0V to the VCC-Vth level.
【0018】PMOSトランジスタQN2は、ソースが
高電圧電源VCHに接続され、ゲートにブースト信号I
N2が入力され、かつドレインがNMOSトランジスタ
QN1のソースに接続されて出力信号OUTとして出力
される。このPMOSトランジスタQN2において、高
電圧電源VCHを用い、ブースト信号IN2の入力によ
ってVCC−VthレベルからVCHレベルまでブース
トされるようになっている。The source of the PMOS transistor QN2 is connected to the high voltage power source VCH, and the boost signal I
N2 is input, and the drain is connected to the source of the NMOS transistor QN1 and output as the output signal OUT. In the PMOS transistor QN2, the high voltage power supply VCH is used, and the boost signal IN2 is input to boost the voltage from the VCC-Vth level to the VCH level.
【0019】次に、本実施の形態の作用について、0V
からVCHまでの2段階ブースト方法を図2の波形図に
基づいて説明する。Next, regarding the operation of this embodiment, 0 V
The two-stage boosting method from VCH to VCH will be described based on the waveform diagram of FIG.
【0020】まず、低電圧電源VCCとNMOSトラン
ジスタQN1による回路において、プレブースト信号I
N1を“High”にしてNMOSトランジスタQN1
をONにし、低電圧電源VCCを用いて出力信号OUT
を0VからVCC−Vthレベルまでプレブーストす
る。First, in the circuit including the low voltage power supply VCC and the NMOS transistor QN1, the pre-boost signal I
N1 is set to "High" and the NMOS transistor QN1
Is turned on and the output signal OUT is output by using the low voltage power supply VCC.
Is pre-boosted from 0V to VCC-Vth level.
【0021】その後、高電圧電源VCHとPMOSトラ
ンジスタQN2による回路において、ブースト信号IN
2を“Low”にしてPMOSトランジスタQN2をO
Nにし、高電圧電源VCHを用いて出力信号OUTをV
CC−VthレベルからVCHレベルまでブーストす
る。これにより、電圧レベルを0VからVCHまで2段
階でブーストすることができる。After that, in the circuit including the high voltage power supply VCH and the PMOS transistor QN2, the boost signal IN
2 is set to “Low” and the PMOS transistor QN2 is turned to O
N, and the output signal OUT is set to V using the high voltage power supply VCH.
Boost from CC-Vth level to VCH level. Thereby, the voltage level can be boosted in two steps from 0V to VCH.
【0022】以上のような2段ブースト電圧回路は、た
とえば図3に示すような出力バッファに用いることがで
きる。この出力バッファは、NMOSトランジスタQN
1とPMOSトランジスタQN2による2段ブースト電
圧回路の他に、ブースト信号IN2を0VからVCHレ
ベルまで制御するレベル変換回路、NANDゲートNA
ND1、NORゲートNOR1、インバータIV1、ド
ライバーD、PMOSトランジスタQN3、NMOSト
ランジスタQN4〜QN7および抵抗R1,2などから
構成されている。The two-stage boost voltage circuit as described above can be used for an output buffer as shown in FIG. 3, for example. This output buffer is an NMOS transistor QN
In addition to the two-stage boost voltage circuit composed of 1 and the PMOS transistor QN2, a level conversion circuit for controlling the boost signal IN2 from 0V to the VCH level, a NAND gate NA
ND1, NOR gate NOR1, inverter IV1, driver D, PMOS transistor QN3, NMOS transistors QN4 to QN7 and resistors R1 and R2.
【0023】この構成において、NANDゲートNAN
D1およびNORゲートNOR1に、出力データ信号D
OjTおよび出力イネーブル信号DOCkBが入力さ
れ、レベル変換回路によりブースト信号IN2を0Vか
らVCHレベルまで制御し、2段ブースト電圧回路、C
MOS構造のPMOSトランジスタQN3とNMOSト
ランジスタQN4、および出力段のNMOSトランジス
タQN5〜QN7を介して、出力イネーブル信号DOC
kBが“Low”のときに出力データI/Ojが出力さ
れるようになっている。In this configuration, the NAND gate NAN
The output data signal D is applied to D1 and the NOR gate NOR1.
OjT and the output enable signal DOCkB are input, the boost signal IN2 is controlled from 0V to the VCH level by the level conversion circuit, and the two-stage boost voltage circuit, C
The output enable signal DOC is output via the PMOS transistor QN3 and the NMOS transistor QN4 of the MOS structure and the NMOS transistors QN5 to QN7 of the output stage.
The output data I / Oj is outputted when kB is "Low".
【0024】この出力バッファにおいては、図4の波形
図に示すように、出力データ信号DOjTが“Hig
h”のとき、この出力データ信号DOjTから生成され
るプレブースト信号IN1により0VからVCC−Vt
hレベルまで出力信号OUTをプレブーストし、さらに
ブースト信号IN2によりVCC−VthからVCHレ
ベルまで出力信号OUTをブーストする。In this output buffer, the output data signal DOjT is "High" as shown in the waveform diagram of FIG.
When h ", the pre-boost signal IN1 generated from the output data signal DOjT changes from 0V to VCC-Vt.
The output signal OUT is pre-boosted to the h level and further boosted by the boost signal IN2 from the VCC-Vth level to the VCH level.
【0025】その後、出力信号OUTがVCHレベルの
状態において、この出力信号OUTがソースに入力され
るPMOSトランジスタをONにし、出力MOSゲート
制御信号DOBPOをVCHレベルまで上げ、“Hig
h”の出力データI/Ojの読み出しを行う。After that, when the output signal OUT is at the VCH level, the PMOS transistor whose source is supplied with the output signal OUT is turned on, the output MOS gate control signal DOBPO is raised to the VCH level, and "High".
The output data I / Oj of h ″ is read.
【0026】このように、2段ブースト電圧回路を出力
バッファに用い、出力データI/Ojの読み出しのため
に出力信号OUTをVCHレベルまでブーストする場合
にも、0VからVCHまで2段階でブーストすることに
より、高電圧電源単体に比べて高電圧ジェネレータの消
費電流を低減することができる。As described above, even when the two-stage boost voltage circuit is used for the output buffer and the output signal OUT is boosted to the VCH level for reading the output data I / Oj, it is boosted in two steps from 0V to VCH. As a result, the consumption current of the high-voltage generator can be reduced as compared to the high-voltage power source alone.
【0027】また、この高電圧電源VCHを生成するた
めには、たとえば図5および図6に示すような高電圧ジ
ェネレータが用いられ、図5はコンデンサC1〜5、N
MOSトランジスタQN8〜QN15からなる常時供給
部であり、常時、パルス信号AD,BDによりコンデン
サC1〜C5をポンピングし、VCHレベルを保持する
ジェネレータ部分である。また図6はNANDゲートN
AND2,3、NORゲートNOR2、コンデンサC6
〜C10、インバータIV3〜IV13、PMOSトラ
ンジスタQN16〜QN20、NMOSトランジスタQ
N21〜QN29からなる動作時供給部であり、高電圧
電源VCHの動作時、オシレータより生成されるパルス
信号OSCHによりコンデンサC6〜C10をポンピン
グし、VCHレベルを保持するジェネレータ部分であ
る。なお、VHTBはテスト信号である。In order to generate this high voltage power supply VCH, a high voltage generator as shown in FIGS. 5 and 6, for example, is used. In FIG. 5, capacitors C1 to C5 and N are used.
It is a constant supply unit composed of MOS transistors QN8 to QN15, and is a generator unit which constantly pumps the capacitors C1 to C5 by the pulse signals AD and BD and holds the VCH level. FIG. 6 shows a NAND gate N
AND2,3, NOR gate NOR2, capacitor C6
To C10, inverters IV3 to IV13, PMOS transistors QN16 to QN20, NMOS transistor Q
The operating-time supply unit includes N21 to QN29, and is a generator unit that holds the VCH level by pumping the capacitors C6 to C10 by the pulse signal OSCH generated by the oscillator during operation of the high voltage power supply VCH. Note that VHTB is a test signal.
【0028】さらに、2段ブースト電圧回路を用いた出
力バッファなどは、たとえば図7に示すような16Mビ
ットシンクロナスDRAMなどに用いられる。このシン
クロナスDRAMは2バンク構成となっており、Ban
k0,1に対応するメモリアレイM−ARY、ロウデコ
ーダR−DCR、カラムデコーダC−DCRおよびセン
スアンプSAの他に、ロウアドレスバッファR−AB、
リフレッシュカウンタRC、カラムアドレスバッファC
−AB、カラムアドレスカウンタC−AC、入力バッフ
ァIB、出力バッファOB、制御回路&タイミング発生
回路CONT&TG、電源回路PSなどから構成されて
いる。Further, an output buffer using a two-stage boost voltage circuit is used, for example, in a 16M-bit synchronous DRAM as shown in FIG. This synchronous DRAM has two banks and is
In addition to the memory array M-ARY corresponding to k0 and 1, the row decoder R-DCR, the column decoder C-DCR and the sense amplifier SA, a row address buffer R-AB,
Refresh counter RC, column address buffer C
-AB, column address counter C-AC, input buffer IB, output buffer OB, control circuit & timing generation circuit CONT & TG, power supply circuit PS and the like.
【0029】このシンクロナスDRAMにおいて、本発
明の特徴である高電圧電源VCHは電源回路PSのジェ
ネレータから生成される内部電源であり、また低電圧電
源VCCは外部から供給されるようになっている。さら
に、本発明の特徴である2段ブースト電圧回路は、たと
えば出力データの読み出しのためにVCHレベルまでブ
ーストする必要がある出力バッファOBなどに用いられ
る。In this synchronous DRAM, the high-voltage power supply VCH, which is a feature of the present invention, is an internal power supply generated from the generator of the power supply circuit PS, and the low-voltage power supply VCC is supplied from the outside. . Further, the two-stage boost voltage circuit which is a feature of the present invention is used, for example, in the output buffer OB which needs to be boosted to the VCH level for reading output data.
【0030】このシンクロナスDRAMの基本動作は、
DRAMと同じ記憶制御方式であり、読み出しや書き込
み動作を行うためにプリチャージやリフレッシュが必要
となる。これらの動作モードは、DRAMがクロックタ
イミングを制御して行っているのに対して、シンクロナ
スDRAMはコマンド信号を使って制御している点が特
徴であり、このコマンド信号は、DRAMに準じて/C
S,/RAS,/CAS,/WEなどの入力信号のレベ
ルの組み合せで決定される。なお、コマンド、アドレス
およびデータは基本クロック信号CLKに同期して入出
力が行われるようになっている。The basic operation of this synchronous DRAM is
It has the same storage control method as DRAM, and requires precharge and refresh in order to perform read and write operations. These operation modes are characterized in that the DRAM controls the clock timing, while the synchronous DRAM controls using a command signal. This command signal conforms to the DRAM. / C
It is determined by a combination of input signal levels such as S, / RAS, / CAS, and / WE. The commands, addresses and data are input / output in synchronization with the basic clock signal CLK.
【0031】従って、本実施の形態の2段ブースト電圧
回路によれば、異なる電圧レベルの低電圧電源VCCお
よび高電圧電源VCHと、それぞれに接続されるNMO
SトランジスタQN1およびPMOSトランジスタQN
2とから構成されることにより、0VからVCHまでの
ブーストを、0VからVCC−Vthレベル、VCC−
VthレベルからVCHレベルまでの2段階でブースト
することで、高電圧電源単体で使用するときに比べて高
電圧ジェネレータの消費電流を低減することができ、さ
らにこれを用いたシンクロナスDRAMなどの半導体メ
モリの消費電力を低減することが可能となる。Therefore, according to the two-stage boost voltage circuit of the present embodiment, the low-voltage power supply VCC and the high-voltage power supply VCH having different voltage levels and the NMOs connected to them respectively.
S transistor QN1 and PMOS transistor QN
2 is configured to boost from 0V to VCH, from 0V to VCC-Vth level, VCC-
By boosting in two steps from the Vth level to the VCH level, it is possible to reduce the current consumption of the high voltage generator compared to when it is used as a single high voltage power supply. Furthermore, a semiconductor such as a synchronous DRAM using the same can be used. It is possible to reduce the power consumption of the memory.
【0032】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,
【0033】たとえば、前記実施の形態の2段ブースト
電圧回路については、シンクロナスDRAMに適用した
場合について説明したが、本発明は前記実施の形態に限
定されるものではなく、DRAM全般に広く適用可能で
ある。For example, the case where the two-stage boost voltage circuit of the above-mentioned embodiment is applied to the synchronous DRAM has been described, but the present invention is not limited to the above-mentioned embodiment and is widely applied to all DRAMs. It is possible.
【0034】また、シンクロナスDRAMなどの記憶装
置単位で使用される場合に限らず、たとえばコンピュー
タシステム、デジタル・スチル・カメラシステム、自動
車システムなどの各種システムの記憶装置として広く用
いられ、一例として図8によりコンピュータシステムに
ついて説明する。Further, it is widely used as a storage device for various systems such as a computer system, a digital still camera system, and an automobile system, not limited to the case where it is used for each storage device such as a synchronous DRAM. The computer system will be described with reference to FIG.
【0035】図8において、このコンピュータシステム
は、バスと中央処理装置CPU、周辺装置制御部、主記
憶メモリとしての本発明のシンクロナスDRAM(SD
RAM)およびその制御部、バックアップメモリとして
のSRAMおよびバックアップパリティとその制御部、
プログラムが格納されているROM、表示系などによっ
て構成されている。In FIG. 8, this computer system comprises a bus, a central processing unit CPU, a peripheral device control section, and a synchronous DRAM (SD) of the present invention as a main memory.
RAM) and its control unit, SRAM as backup memory and backup parity and its control unit,
It is composed of a ROM storing a program, a display system, and the like.
【0036】前記周辺装置制御部は、外部記憶装置およ
びキーボードKBなどと接続されている。また、表示系
はビデオRAM(VRAM)などによって構成され、出
力装置としてのディスプレイと接続されることによって
VRAM内の記憶情報の表示が行われる。また、コンピ
ュータシステムの内部回路に電源を供給するための電源
供給部が設けられている。The peripheral device control section is connected to an external storage device, a keyboard KB and the like. Further, the display system is composed of a video RAM (VRAM) or the like, and the storage information in the VRAM is displayed by connecting to a display as an output device. Further, a power supply unit for supplying power to the internal circuit of the computer system is provided.
【0037】前記中央処理装置CPUは、各メモリを制
御するための信号を形成することによって前記各メモリ
の動作タイミング制御を行う。ここでは、前記発明を主
記憶メモリとしてのSDRAMに適用した例について説
明したが、前記表示系のVRAMがマルチポートVRA
Mであった場合、前記VRAMのランダムアクセス部に
適用することも可能である。The central processing unit CPU controls the operation timing of each memory by forming a signal for controlling each memory. Here, an example in which the invention is applied to an SDRAM as a main memory has been described, but the display system VRAM is a multiport VRA.
If it is M, it can be applied to the random access part of the VRAM.
【0038】[0038]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【0039】すなわち、相対的な低電圧電源と高電圧電
源とを組み合わせ、それぞれに接続されるNMOSトラ
ンジスタとPMOSトランジスタとによるスイッチング
素子の制御により、まず低電圧電源を用いて、NMOS
トランジスタへのプレブースト信号の入力によって0V
からVCC−Vthレベルまでプレブーストし、その後
高電圧電源を用いて、PMOSトランジスタへのブース
ト信号の入力によってVCC−VthレベルからVCH
レベルまでブーストすることができるので、0VからV
CHレベルまでを2段階でブーストして出力することが
可能となる。That is, by combining a relative low voltage power supply and a high voltage power supply, and controlling the switching elements by the NMOS transistor and the PMOS transistor respectively connected thereto, first, the low voltage power supply is used to make the NMOS.
0V by inputting pre-boost signal to transistor
To the VCC-Vth level from the VCC-Vth level to the VCH level by inputting a boost signal to the PMOS transistor using a high voltage power supply.
You can boost up to the level, so 0V to V
It is possible to boost up to the CH level in two steps and output.
【0040】この結果、2段ブースト電圧回路におい
て、低電圧電源と高電圧電源との組み合わせによる2段
階でブーストする方式を用いることで、高電圧電源単体
で使用するときに比べて高電圧ジェネレータの消費電流
の低減が可能となる。As a result, in the two-stage boost voltage circuit, by using the method of boosting in two stages by the combination of the low-voltage power supply and the high-voltage power supply, the high-voltage generator of It is possible to reduce current consumption.
【0041】さらに、2段ブースト電圧回路をシンクロ
ナスDRAMなどの半導体メモリに用いた場合、さらに
コンピュータシステムなどの各種システムに用いた場合
に、高電圧ジェネレータの消費電流の低減によって低消
費電力化が可能となる。Furthermore, when the two-stage boost voltage circuit is used in a semiconductor memory such as a synchronous DRAM, or when it is used in various systems such as a computer system, low power consumption can be achieved by reducing the current consumption of the high voltage generator. It will be possible.
【図1】本発明の一実施の形態である2段ブースト電圧
回路を示す基本回路図である。FIG. 1 is a basic circuit diagram showing a two-stage boost voltage circuit according to an embodiment of the present invention.
【図2】本実施の形態の2段ブースト電圧回路における
波形図である。FIG. 2 is a waveform diagram in the two-stage boost voltage circuit according to the present embodiment.
【図3】本実施の形態における2段ブースト電圧回路を
用いた出力バッファを示す回路図である。FIG. 3 is a circuit diagram showing an output buffer using a two-stage boost voltage circuit according to the present embodiment.
【図4】本実施の形態における出力バッファにおける波
形図である。FIG. 4 is a waveform diagram in the output buffer according to the present embodiment.
【図5】本実施の形態における高電圧電源(常時)を生
成するための高電圧ジェネレータを示す回路図である。FIG. 5 is a circuit diagram showing a high voltage generator for generating a high voltage power supply (always) in the present embodiment.
【図6】本実施の形態における高電圧電源(動作時)を
生成するための高電圧ジェネレータを示す回路図であ
る。FIG. 6 is a circuit diagram showing a high voltage generator for generating a high voltage power supply (during operation) according to the present embodiment.
【図7】本実施の形態における2段ブースト電圧回路を
用いたシンクロナスDRAMを示す構成図である。FIG. 7 is a configuration diagram showing a synchronous DRAM using a two-stage boost voltage circuit according to the present embodiment.
【図8】本実施の形態におけるシンクロナスDRAMを
用いたコンピュータシステムを示す構成図である。FIG. 8 is a configuration diagram showing a computer system using the synchronous DRAM according to the present embodiment.
VCC 低電圧電源 VCH 高電圧電源 QN1,4〜15,21〜29 NMOSトランジスタ QN2,3,16〜20 PMOSトランジスタ NAND1〜3 NANDゲート NOR1,2 NORゲート IV1,IV3〜13 インバータ D ドライバー R1,2 抵抗 C1〜13 コンデンサ IN1 プレブースト信号 IN2 ブースト信号 OUT 出力信号 DOjT 出力データ信号 DOCkB 出力イネーブル信号 I/Oj 出力データ DOBPO 出力MOSゲート制御信号 AD,BD,OSCH パルス信号 VHTB テスト信号 M−ARY メモリアレイ R−DCR ロウデコーダ C−DCR カラムデコーダ SA センスアンプ R−AB ロウアドレスバッファ RC リフレッシュカウンタ C−AB カラムアドレスバッファ C−AC カラムアドレスカウンタ IB 入力バッファ OB 出力バッファ CONT&TG 制御回路&タイミング発生回路 PS 電源回路 VCC low-voltage power supply VCH high-voltage power supply QN1, 4 to 15, 21 to 29 NMOS transistor QN2, 3, 16 to 20 PMOS transistor NAND1 to 3 NAND gate NOR1, NOR gate IV1, IV3 to 13 Inverter D driver R1, 2 resistance C1-13 capacitor IN1 pre-boost signal IN2 boost signal OUT output signal DOjT output data signal DOCkB output enable signal I / Oj output data DOBPO output MOS gate control signal AD, BD, OSCH pulse signal VHTB test signal M-ARY memory array R- DCR row decoder C-DCR column decoder SA sense amplifier R-AB row address buffer RC refresh counter C-AB column address buffer C-AC color Address counter IB input buffer OB output buffer CONT & TG control circuit and Timing generating circuit PS power supply circuit
Claims (5)
トするブースト電圧回路であって、異なる電圧レベルの
相対的な低電圧電源と高電圧電源とを組み合わせ、前記
低電圧電源と前記高電圧電源とにそれぞれ接続されるス
イッチング素子の制御により、前記低電圧電源を用いて
0Vから(低電圧−しきい値電圧)レベルまでプレブー
ストした後、前記高電圧電源を用いて(低電圧−しきい
値電圧)レベルから高電圧レベルまでブーストして、0
Vから高電圧レベルまでを2段階でブーストして出力す
ることを特徴とする2段ブースト電圧回路。1. A boost voltage circuit for boosting a voltage level from 0V to a high voltage, wherein a relative low voltage power supply and a high voltage power supply having different voltage levels are combined, and the low voltage power supply and the high voltage power supply are combined. By pre-boost from 0V to (low voltage-threshold voltage) level by controlling the switching elements respectively connected to the high voltage power source (low voltage-threshold voltage). Voltage) to high voltage level
A two-stage boost voltage circuit that boosts and outputs from V to a high voltage level in two stages.
あって、前記スイッチング素子として、前記低電圧電源
にドレインが接続されるNMOSトランジスタと、前記
高電圧電源にソースが接続されるPMOSトランジスタ
とを有し、前記NMOSトランジスタのゲートにプレブ
ースト信号を入力して0Vから(低電圧−しきい値電
圧)レベルまでプレブーストし、その後前記PMOSト
ランジスタのゲートにブースト信号を入力して(低電圧
−しきい値電圧)レベルから高電圧レベルまでブースト
して、前記NMOSトランジスタのソースと前記PMO
Sトランジスタのドレインとの共通接続ノードから0V
から高電圧レベルまで2段階でブーストした信号を出力
することを特徴とする2段ブースト電圧回路。2. The two-stage boost voltage circuit according to claim 1, wherein, as the switching element, an NMOS transistor having a drain connected to the low-voltage power supply and a PMOS transistor having a source connected to the high-voltage power supply. And a pre-boost signal is input to the gate of the NMOS transistor to pre-boost from 0V to a (low voltage-threshold voltage) level, and then a boost signal is input to the gate of the PMOS transistor (low voltage). Voltage-threshold voltage) level to a high voltage level to boost the source of the NMOS transistor and the PMO.
0V from the common connection node with the drain of the S transistor
To a high voltage level, a two-stage boosted voltage circuit that outputs a boosted signal.
圧回路を用いた半導体メモリであって、前記2段ブース
ト電圧回路を出力バッファなどに用い、少なくとも複数
のメモリセルによるメモリアレイ、前記メモリセルを選
択するためのデコーダおよびアドレスバッファ、データ
の読み出しおよび書き込みのための入出力バッファなど
を有することを特徴とする半導体メモリ。3. A semiconductor memory using the two-stage boost voltage circuit according to claim 1, wherein the two-stage boost voltage circuit is used as an output buffer or the like, and a memory array including at least a plurality of memory cells, and the memory. A semiconductor memory having a decoder and an address buffer for selecting cells, an input / output buffer for reading and writing data, and the like.
前記半導体メモリはシンクロナスDRAMであることを
特徴とする半導体メモリ。4. The semiconductor memory according to claim 3, wherein
The semiconductor memory is a synchronous DRAM.
用いたコンピュータシステムであって、前記半導体メモ
リを記憶装置として用い、この記憶装置の他に、少なく
とも中央処理装置およびその周辺回路などを有すること
を特徴とするコンピュータシステム。5. A computer system using the semiconductor memory according to claim 3 or 4, wherein the semiconductor memory is used as a memory device, and in addition to the memory device, at least a central processing unit and peripheral circuits thereof are provided. A computer system characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7299417A JPH09139077A (en) | 1995-11-17 | 1995-11-17 | Two-stage boost voltage circuit, semiconductor memory using the circuit and computer system using the memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7299417A JPH09139077A (en) | 1995-11-17 | 1995-11-17 | Two-stage boost voltage circuit, semiconductor memory using the circuit and computer system using the memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09139077A true JPH09139077A (en) | 1997-05-27 |
Family
ID=17872298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7299417A Pending JPH09139077A (en) | 1995-11-17 | 1995-11-17 | Two-stage boost voltage circuit, semiconductor memory using the circuit and computer system using the memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09139077A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982705A (en) * | 1997-10-07 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting large output current from output buffer |
US6137733A (en) * | 1998-10-05 | 2000-10-24 | Nec Corporation | Boosting circuit using 2-step boosting operation |
US6285241B1 (en) | 1998-10-20 | 2001-09-04 | Nec Corporation | Internal voltage boosting circuit |
-
1995
- 1995-11-17 JP JP7299417A patent/JPH09139077A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982705A (en) * | 1997-10-07 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting large output current from output buffer |
US6137733A (en) * | 1998-10-05 | 2000-10-24 | Nec Corporation | Boosting circuit using 2-step boosting operation |
US6285241B1 (en) | 1998-10-20 | 2001-09-04 | Nec Corporation | Internal voltage boosting circuit |
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