JPH09128995A - Partial memory single article acquisition method, semiconductor memory, memory module and compute system using the same - Google Patents

Partial memory single article acquisition method, semiconductor memory, memory module and compute system using the same

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JPH09128995A
JPH09128995A JP7284861A JP28486195A JPH09128995A JP H09128995 A JPH09128995 A JP H09128995A JP 7284861 A JP7284861 A JP 7284861A JP 28486195 A JP28486195 A JP 28486195A JP H09128995 A JPH09128995 A JP H09128995A
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JP
Japan
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address
memory
partial
defect
circuit
Prior art date
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Withdrawn
Application number
JP7284861A
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Japanese (ja)
Inventor
Hiroshi Fukuda
宏 福田
Toshio Kanno
利夫 管野
Yoichi Matsuno
庸一 松野
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
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Abstract

PROBLEM TO BE SOLVED: To make the areas other than the specified area of an external address usable by switching connection between the external address and an internal address of a partial memory with a partial defect based on specified logic. SOLUTION: An external address circuit 2 receives an address signal input to select a required memory cell of a memory cell array 1 through a connection switch circuit 6, an internal address circuit 3 and a decoder 4. A switch instruction circuit 5 selects a proper pattern among plural prescribed switch logic patterns of external/internal address by cutting a fuse to instruct to the connection switch circuit 6. For instance, by driving a physical defective address existing discretely into the area of the farthest address counting from '00' on a logical address, that is, (an upper part area), remaining addresses are used as the continuously accessible areas. At this time, a free address control circuit 7 makes a chip into a non-selection state when the upper part area is accessed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、パーシャルメモリ
の欠陥救済技術に関し、特にプローブ検査(P検)の結
果による一部欠陥が離散的または連続的にあるパーシャ
ルメモリを救済し、たとえば上部領域化により16Mビ
ットの正規品の頭から12Mビットだけ動くものを集め
てきて12MBのメモリモジュールを作るなどして、特
定の領域を除く他の領域を実用上問題なく使用可能とし
たり、またはバースト回避方式によりオーディオ用や画
像用のメモリなどとして、一過性のビット不良では問題
とならずに使えるようにする場合に好適なパーシャルメ
モリ単品取得方法および半導体メモリ、ならびにこれを
用いたメモリモジュール、コンピュータシステムに適用
して有効な技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a defect repair technique for a partial memory, and more particularly, it repairs a partial memory having some defects which are discrete or continuous as a result of a probe inspection (P inspection) and is made into an upper region, for example. By collecting those that move only 12 Mbits from the head of 16 Mbit regular products and making a 12 MB memory module, you can use other areas except a specific area without any practical problems or burst avoidance method Partial memory individual product acquisition method and semiconductor memory suitable for use as a memory for audio or image without causing a problem with transient bit defects, and a memory module and computer system using the same Related to effective technology.

【0002】なお、前記上部領域化については、メモリ
の欠陥がある物理番地を、内部アドレスの組み替えによ
り論理アドレスでメモリとして使いやすい領域、たとえ
ば論理の00番地から数えて最も遠い番地に追い込むこ
とで、不良となっていたメモリを実用上問題なく使える
ようにする場合に、この特定の番地に追い込むことを
「上部領域化」と呼ぶものとする。
Regarding the above-mentioned upper area formation, a physical address having a memory defect is driven into an area which is easy to use as a memory with a logical address by rearranging an internal address, for example, an address farthest from the logical address 00. In order to use the defective memory practically without any problem, driving to this specific address is called "upper area conversion".

【0003】また、前記バースト回避方式については、
メモリの欠陥がある物理番地を、論理アドレスの組み替
えによりオーディオ用や画像用に使用して問題にならな
いバースト不良を回避することで、一過性のビット不良
では問題とならずに使えるようにする場合に、これを
「バースト回避方式」と呼ぶものとする。
Regarding the burst avoidance method,
Use physical addresses with memory defects for audio and image by rearranging logical addresses to avoid burst failures that are not a problem, so that temporary bit failures can be used without problems In this case, this is called a "burst avoidance method".

【0004】[0004]

【従来の技術】たとえば、発明者が検討したところによ
れば、P検において欠陥があると判断された半導体メモ
リについて、この半導体メモリの欠陥救済は以下のよう
にして行われているものと考えられる。
2. Description of the Related Art For example, according to a study by the inventor, regarding a semiconductor memory which is judged to be defective in the P inspection, it is considered that the defect repair of this semiconductor memory is performed as follows. To be

【0005】(1).半導体メモリの欠陥救済を行った結
果、全ビットが動作しない製品は不良にしている。
(1). As a result of defect repair of a semiconductor memory, a product in which all bits do not operate is defective.

【0006】(2).前記(1) で不良になった製品に関して
は、不良場所がアドレス空間の半分の場所にあるか、I
/Oとして特定のビットに属するかで分類し、前者をア
ドレスパーシャル、後者をビットパーシャルと呼んで、
メモリモジュールとして販売している。たとえば、日立
製のアドレスパーシャル使用DRAMモジュール、ビッ
トパーシャル使用DRAMモジュールなどが挙げられ
る。
(2) Regarding the product which has become defective in the above (1), whether the defective location is half the address space, I
/ O belongs to a specific bit, and the former is called an address partial and the latter is called a bit partial.
Sold as a memory module. For example, a DRAM module using address partials and a DRAM module using bit partials manufactured by Hitachi are listed.

【0007】(3).ライン欠陥などでバースト不良となる
LSIは捨てている。
(3). LSIs that are defective in burst due to line defects or the like are discarded.

【0008】以上のようにして、パーシャルメモリにつ
いては、アドレスパーシャルまたはビットパーシャルに
よるメモリモジュールとして救済されている。
As described above, the partial memory is relieved as a memory module by address partial or bit partial.

【0009】[0009]

【発明が解決しようとする課題】ところで、前記のよう
なパーシャルメモリの欠陥救済技術においては、たとえ
ば以下のように使用されているものと考えられる。
By the way, it is considered that the defect repair technique for the partial memory as described above is used as follows, for example.

【0010】(1).アドレスパーシャルの場合、たとえば
全ビット数の半分しか使用しない。
(1). In the case of address partial, for example, only half of the total number of bits is used.

【0011】(2).ビットパーシャルでも、たとえば多く
て3/4の75%しか利用しない。
(2). Even a bit partial uses only 75% of 3/4 at most.

【0012】(3).×4ビット構成のメモリからパーシャ
ルメモリを製品化する場合、たとえばアドレスパーシャ
ルで最低2品種、ビットパーシャルで最低4品種となっ
てしまい、製品管理コストが大きくなり、またそれを組
み込んだモジュール基板もパターンが異なるものを複数
準備する必要がある。
(3) In the case of commercializing a partial memory from a memory having a .times.4 bit structure, for example, there are at least two types of address partials and at least four types of bit partials, which increases the product management cost. It is necessary to prepare a plurality of module substrates incorporating different patterns.

【0013】(4).たとえば、現在の1つのメモリ原価算
定の考え方では、動作しないビットを除いた正常動作ビ
ット数で原価を計算する方式になっている。このため、
パーシャルメモリではアクセスできない番地を物理的に
決めておかないとパーシャル品でありながら高い原価設
定がされてしまうことになる。このため、モジュール上
で動作ビット数を制限する方式を採ったモジュールも単
品のパーシャル品も出荷はできないでいる(これを単品
で動作できない領域を設定できれば、適切な値付けで販
売ができる)。
(4) For example, one current idea of memory cost calculation is to calculate the cost by the number of normally operating bits excluding the non-operating bits. For this reason,
If the address that cannot be accessed in the partial memory is not physically determined, a high cost will be set even though it is a partial product. For this reason, neither a module that employs a method of limiting the number of operating bits on the module nor a single partial product can be shipped (if this can be set as an area where a single product cannot operate, it can be sold with appropriate pricing).

【0014】(5).ライン不良があった場合、物理アドレ
ス=論理アドレスであり、外部アドレス=内部アドレス
ではバースト不良の回避が難しい。
(5). If there is a line defect, physical address = logical address, and external address = internal address makes it difficult to avoid a burst defect.

【0015】そこで、本発明の目的は、P検の結果によ
る一部欠陥、特にこの一部欠陥が離散的にあるパーシャ
ルメモリを救済し、上部領域化により特定の領域を除く
他の領域を実用上問題なく使えるようにすることができ
るパーシャルメモリ単品取得方法および半導体メモリ、
ならびにこれを用いたメモリモジュール、コンピュータ
システムを提供することにある。
Therefore, an object of the present invention is to remedy a partial defect resulting from the P inspection, in particular, a partial memory in which this partial defect is discrete, and to use the other region except the specific region by making it an upper region. A method for obtaining a partial memory and a semiconductor memory, which can be used without problems.
Another object is to provide a memory module and a computer system using the same.

【0016】また、本発明の他の目的は、特に一部欠陥
が連続的にあるパーシャルメモリを救済し、バースト回
避方式により一過性のビット不良では問題とならずに使
えるようにすることができるパーシャルメモリ単品取得
方法および半導体メモリ、ならびにこれを用いたメモリ
モジュール、コンピュータシステムを提供することにあ
る。
Another object of the present invention is to remedy a partial memory having a partial defect in a continuous manner so that a temporary bit defect can be used without any problem by a burst avoidance method. (EN) Provided are a partial memory single item acquiring method and a semiconductor memory, a memory module using the same, and a computer system.

【0017】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0018】[0018]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【0019】すなわち、本発明のパーシャルメモリ単品
取得方法および半導体メモリは、P検の結果、一部欠陥
があると判断されたパーシャルメモリの外部アドレスと
内部アドレスとの接続を切り替え、パーシャルメモリの
単品を救済して論理アドレスで使用できるようにしたも
のである。
That is, according to the partial memory single item acquiring method and the semiconductor memory of the present invention, the connection between the external address and the internal address of the partial memory which is determined to be partially defective as a result of the P inspection is switched, and the partial memory single item is selected. Is repaired so that it can be used at a logical address.

【0020】特に、欠陥がある物理番地が離散的な場合
には、このメモリの欠陥がある物理番地を、上部領域化
による内部アドレスの組み替えにより論理アドレスでメ
モリとして使いやすい領域、たとえば論理の00番地か
ら数えて最も遠い番地に追い込むアドレス切り替え手段
を半導体メモリに内蔵するようにしたものである。これ
により、上部領域を除く他の領域を使用可能にして、従
来不良となっていたメモリを実用上問題なく使えるよう
にすることができる。さらに、この追い込まれた番地の
上部領域は論理番地としては空で、アクセスできない領
域とすることができる。
In particular, when the defective physical addresses are discrete, the defective physical addresses of the memory are logical addresses that are easy to use as a memory by rearranging the internal addresses by changing the upper area, for example, logical 00. The semiconductor memory has a built-in address switching means for driving the address farthest from the address. As a result, the areas other than the upper area can be used, and the memory, which has been conventionally defective, can be used without any practical problems. Furthermore, the upper area of the driven-in address is empty as a logical address and can be an inaccessible area.

【0021】一方、欠陥がある物理番地が連続的な場合
には、このメモリの欠陥がある物理番地を、バースト回
避方式による論理アドレスの組み替えによりバースト不
良を回避する順に入れ替えるアドレス切り替え手段を半
導体メモリに内蔵するようにしたものである。これによ
り、一過性のビット不良では使用可能にして、オーディ
オ用や画像用に使用して問題にならないようにすること
ができる。
On the other hand, when the defective physical addresses are continuous, the semiconductor memory is provided with an address switching means for replacing the defective physical addresses of the memory in the order of avoiding the burst failure by rearranging the logical addresses by the burst avoidance method. It is designed to be built into. As a result, it is possible to use it for a temporary bit defect and use it for audio and images without causing a problem.

【0022】これにより、P検の結果による一部欠陥が
離散的または連続的にあるパーシャルメモリを救済し
て、メモリとして実用上問題なく使用可能としたり、ま
たはオーディオ用や画像用メモリとして使えるようにす
ることができ、さらにメモリモジュール、コンピュータ
システムなどへの用途を高め、汎用性を向上させること
ができる。
As a result, a partial memory having a partial defect resulting from the P inspection, which is discrete or continuous, can be repaired so that it can be used as a memory without any practical problems, or can be used as an audio or image memory. In addition, it is possible to improve the versatility by increasing the application to memory modules, computer systems, and the like.

【0023】[0023]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0024】(実施の形態1)図1は本発明の実施の形
態1である半導体メモリの要部を示す概略ブロック図、
図2は本実施の形態1における切り替え指示回路の一例
を示す回路図、図3は接続切り替え回路の一例を示す回
路図、図4は空アドレス制御回路の一例を示す回路図、
図5は上部領域化の概要を示す説明図、図6は上部領域
化の方法を示す説明図である。
(First Embodiment) FIG. 1 is a schematic block diagram showing a main part of a semiconductor memory according to a first embodiment of the present invention.
2 is a circuit diagram showing an example of a switching instruction circuit in the first embodiment, FIG. 3 is a circuit diagram showing an example of a connection switching circuit, FIG. 4 is a circuit diagram showing an example of an empty address control circuit,
FIG. 5 is an explanatory view showing the outline of the upper area formation, and FIG. 6 is an explanatory view showing the upper area formation method.

【0025】まず、図1により本実施の形態1の半導体
メモリの要部構成を説明する。
First, the main structure of the semiconductor memory according to the first embodiment will be described with reference to FIG.

【0026】本実施の形態1の半導体メモリは、たとえ
ばP検の結果、一部欠陥があると判断されたパーシャル
メモリの外部アドレスと内部アドレスとの接続を切り替
え、パーシャルメモリの単品を救済して論理アドレスで
使用可能としたDRAMとされ、複数のメモリセルによ
るメモリアレイ1と、メモリアレイ1内の任意のメモリ
セルを選択する外部アドレス回路2、内部アドレス回路
3およびデコーダ4と、さらに欠陥救済のためのアドレ
ス切り替え手段である切り替え指示回路5、接続切り替
え回路6および空アドレス制御回路7と、コントロール
信号発生回路8などから構成されている。なお、このデ
コーダ4には、Y系のデコーダおよびX系のデコーダな
どが含まれている。
In the semiconductor memory of the first embodiment, for example, the connection between the external address and the internal address of the partial memory which is determined to be partially defective as a result of the P test is switched, and the partial memory is repaired separately. A memory array 1 having a plurality of memory cells that can be used at a logical address, an external address circuit 2 that selects an arbitrary memory cell in the memory array 1, an internal address circuit 3 and a decoder 4, and defect repair. It is composed of a switching instruction circuit 5, a connection switching circuit 6, an empty address control circuit 7, and a control signal generation circuit 8 which are address switching means for. The decoder 4 includes a Y system decoder and an X system decoder.

【0027】このDRAMにおける基本動作は、アドレ
ス信号が入力される外部アドレス回路2から接続切り替
え回路6、内部アドレス回路3を介してX系のデコーダ
4によりX系アドレスを指定し、一方Y系アドレスにつ
いても、接続切り替え回路6、内部アドレス回路3を介
してY系のデコーダ4により指定することによってメモ
リアレイ1の任意のメモリセルが選択される。そして、
この選択されたメモリセルに対して、読み出し時にはメ
モリセルのデータが出力端子から出力データとして出力
され、また書き込み時には入力端子からの入力データが
メモリセルに書き込まれるようになっている。
The basic operation of this DRAM is that an X-system address is designated by an X-system decoder 4 from an external address circuit 2 to which an address signal is input, a connection switching circuit 6 and an internal address circuit 3, while a Y-system address is specified. As for the above, an arbitrary memory cell of the memory array 1 is selected by the designation by the Y-system decoder 4 via the connection switching circuit 6 and the internal address circuit 3. And
With respect to the selected memory cell, the data of the memory cell is output as output data from the output terminal at the time of reading, and the input data from the input terminal is written to the memory cell at the time of writing.

【0028】前記切り替え指示回路5は、P検の段階で
全ビット良品にできないと判断され、さらにP検テスタ
で上部領域化できると判断されたメモリに対してアドレ
ス入れ替えの指示を行うための回路であり、たとえば図
2に示すように、何組か、本実施の形態では3組の組み
替え信号(組1,組2,組3)に対応して3組の回路か
らなり、それぞれが電源電位と接地電位間に直列に接続
される抵抗R1〜R3およびヒューズF1〜F3と、こ
の接続ノードに接続されるインバータIV1〜IV3と
から構成されている。
The switching instructing circuit 5 is a circuit for instructing address replacement to a memory which is judged to be non-defective in all bits at the P detection stage and further judged to be able to be formed into an upper region by the P detection tester. For example, as shown in FIG. 2, some sets, in the present embodiment, three sets of circuits corresponding to the three sets of rearrangement signals (set 1, set 2, set 3) are provided, each of which has a power supply potential. And resistors F1 to R3 and fuses F1 to F3 that are connected in series between the inverters IV1 to IV3 and the connection nodes.

【0029】この切り替え指示回路5においては、ON
またはOFFさせる組み替え信号に対応させてそれぞれ
の組の回路のヒューズF1〜F3が切断またはそのまま
とされ、たとえばヒューズF2,F3の切断によってイ
ンバータIV1の出力がHigh、インバータIV2,
3の出力がLowになり、組1が使用されることにな
る。またヒューズでなく不揮発性ROMに書き替えテー
ブルを書き込むなどの方法でもよい。
In the switching instruction circuit 5, ON
Alternatively, the fuses F1 to F3 of the circuits of the respective groups are cut or left untouched in accordance with the rearrangement signal to be turned off. For example, by cutting the fuses F2 and F3, the output of the inverter IV1 is High and the output of the inverter IV2 is high.
The output of 3 becomes Low, and the set 1 is used. Alternatively, a method such as writing the rewriting table in a nonvolatile ROM instead of the fuse may be used.

【0030】前記接続切り替え回路6は、切り替え指示
回路5の信号を受け、外部アドレスと内部アドレスの接
続を切り替えるための回路であり、たとえば図3に示す
ように、外部アドレス回路2からの外部アドレスが入力
される4組のインバータIV4〜IV7と、それぞれの
インバータIV4〜IV7の出力と内部アドレス信号の
内部アドレス回路3との間に、組み替え信号に対応して
接続される4つのMOSトランジスタQ1〜Q12とか
ら構成されている。ここでは、トランスファ回路で構成
しているが、論理を組むなど、特に制限されるものでは
ない。
The connection switching circuit 6 is a circuit for receiving the signal from the switching instruction circuit 5 and switching the connection between the external address and the internal address. For example, as shown in FIG. Between the four sets of inverters IV4 to IV7 and the outputs of the respective inverters IV4 to IV7 and the internal address circuit 3 for the internal address signal, the four MOS transistors Q1 to Q1 corresponding to the rearrangement signal. It is composed of Q12. Although the transfer circuit is configured here, it is not particularly limited, such as forming a logic.

【0031】この接続切り替え回路6においては、切り
替え指示回路5からの信号により対応する組み替え信号
に接続される回路がONまたはOFFされ、たとえばO
Nで外部アドレスと内部アドレスとが接続される。な
お、これは任意の切り替え信号の複雑化を招くので、た
とえば予め特定のパターンをパターン化しておく方法な
どが用いられている。
In this connection switching circuit 6, the circuit connected to the corresponding rearrangement signal is turned on or off by the signal from the switching instruction circuit 5, and, for example, O
The external address and the internal address are connected by N. Note that this causes complication of an arbitrary switching signal, so that, for example, a method of previously patterning a specific pattern is used.

【0032】前記空アドレス制御回路7は、上部領域が
アクセスされた場合、自動的にチップを非選択の状態、
または出力が出ないようにするための回路であり、たと
えば図4に示すように、内部アドレス信号が入力される
NANDゲートG1と、この出力信号のインバータIV
8とから構成されている。この空アドレス制御回路7に
よって、上部領域は論理番地としては空でアクセスがで
きないようになっている。
The empty address control circuit 7 automatically deselects the chip when the upper area is accessed,
Alternatively, as shown in FIG. 4, a NAND gate G1 to which an internal address signal is input, and an inverter IV for this output signal are circuits for preventing output.
And 8. By this empty address control circuit 7, the upper area is empty as a logical address and cannot be accessed.

【0033】次に、本実施の形態1の作用について、具
体的に外部アドレスと内部アドレスとの接続を切り替
え、上部領域化によってパーシャルメモリを救済して論
理アドレスで使用可能とする場合のパーシャルメモリ単
品取得方法を説明する。
Next, with regard to the operation of the first embodiment, the connection between the external address and the internal address is specifically switched, and the partial memory is relieved by the upper area so that the partial memory can be used at the logical address. A method for obtaining a single item will be described.

【0034】すなわち、図5に示すように上部領域化に
より、メモリの欠陥がある物理番地を、内部アドレスの
組み替えによって論理アドレスでメモリとして使いやす
い領域、たとえば論理の00番地から数えて最も遠い番
地に追い込むことで、従来不良となっていたメモリを実
用上問題なく使えるようにすることができる。さらに、
この追い込まれた番地の上部領域は、論理番地としては
空でアクセスできない領域とすることができる。
That is, as shown in FIG. 5, by forming an upper area, a physical address having a memory defect is changed to an area which is easy to use as a memory with a logical address by rearranging an internal address, for example, an address farthest from the logical address 00. It is possible to use the memory, which has been defective in the past, without any problems in practical use. further,
The upper area of the driven-in address can be an area which is empty and cannot be accessed as a logical address.

【0035】ここでは、たとえば簡単な例として、図6
に示すように16ビットの例を示す。この例では、P検
の結果、一部欠陥として6h,7h,Fhの物理番地に
欠陥があると判断された場合、この欠陥は飛び飛びの番
地なので、このままではLSIは使えない。そこで、A
1とA3とを入れ替えると、欠陥を論理番地としてC
h,Dh,Fhに切り替えることができる。
Here, as a simple example, FIG.
16-bit example is shown. In this example, when it is determined as a partial defect that the physical addresses of 6h, 7h, and Fh are defective as a result of P inspection, this defect is an intermittent address, and the LSI cannot be used as it is. So A
If 1 is replaced with A3, the defect is a logical address and C
It can be switched to h, Dh, Fh.

【0036】すなわち、外部アドレスのA1とA3を、
内部アドレスのa3とa1に入れ替えるために組2の回
路を使用し、図2の切り替え指示回路5で組2に対応す
る回路のヒューズF2を切断せず、インバータIV2の
出力をHigh状態とする。他の回路については、ヒュ
ーズF1,F3を切断しインバータIV1,IV3の出
力がLowで使用しない状態となっている。
That is, the external addresses A1 and A3 are
The circuit of the set 2 is used to replace the internal addresses a3 and a1, the fuse F2 of the circuit corresponding to the set 2 is not cut by the switching instruction circuit 5 of FIG. 2, and the output of the inverter IV2 is set to the high state. As for the other circuits, the fuses F1 and F3 are blown and the outputs of the inverters IV1 and IV3 are low, and the circuits are not used.

【0037】そして、図3の接続切り替え回路6におい
て、組2に接続されるMOSトランジスタQ5〜Q8の
みが動作状態となり、外部アドレスと内部アドレスとの
対応を、A0はa0のまま、A1をa3に切り替え、A
2はa2のまま、A3をa1に切り替える。これによ
り、外部アドレスのA1を内部アドレスのa3に、外部
アドレスのA3を内部アドレスのa1に切り替えること
ができる。
In the connection switching circuit 6 of FIG. 3, only the MOS transistors Q5 to Q8 connected to the set 2 are in the operating state, and the correspondence between the external address and the internal address remains A0 at A0 and A1 at a3. Switch to A
2 remains a2 and A3 is switched to a1. As a result, the external address A1 can be switched to the internal address a3, and the external address A3 can be switched to the internal address a1.

【0038】よって、切り替え前に離散的にあった不良
番地を、全部で16ビットのアドレス空間のうち、最後
の1/4のCh〜Fhの上部領域に追い込むことができ
る。このようにすれば、0h番地〜Bh番地までは、欠
陥を含まない連続アクセスできる空間として利用するこ
とができる。
Therefore, the defective addresses existing discretely before the switching can be driven into the upper region of Ch to Fh of the last ¼ of the 16-bit address space in total. By doing so, it is possible to use the space from address 0h to address Bh as a continuously accessible space that does not include any defect.

【0039】ここで、先に記載のメモリ原価算定の考え
方は、不良ビット数を除く動作ビット数を動作する領域
と勘定し、原価の設定を求めている。一般にパーシャル
は使い方をユーザーに制限するため、完全良品の正規品
より低価格にされる場合が多い。しかし、この考え方で
は、非常に高い設定となってしまう。
Here, according to the above-described concept of calculating the memory cost, the number of operating bits excluding the number of defective bits is counted as the operating area, and the cost is set. In general, partials are limited in usage to users, and are often priced lower than genuine products that are perfectly good. However, with this idea, the setting is very high.

【0040】たとえば、16Mビットメモリで1000
ビット不良があっても、正規品の99.994%の値付け
となってしまう。このようなことを防ぐため、こうして
切り替えたメモリでは、上部領域がアクセスされた場
合、自動的にチップを非選択の状態にするような回路を
内蔵させる。
For example, a 16 Mbit memory is 1000
Even if there is a bit defect, the price will be 99.994% of the genuine product. In order to prevent such a situation, the memory thus switched has a built-in circuit that automatically brings the chip into a non-selected state when the upper region is accessed.

【0041】すなわち、図4のような空アドレス制御回
路7によって、たとえば前記の例では、A3がHig
h、A2もHighという領域がアクセスされた場合、
コントロール信号発生回路8に対してCE(Chip Enabl
e)やOE(Out-put Enable)を制御し、LSIを非選
択、または出力が出ないようにすることができる。
That is, by the empty address control circuit 7 as shown in FIG. 4, for example, in the above-mentioned example, A3 becomes High.
If h and A2 are also accessed in the High area,
CE (Chip Enabl
By controlling e) and OE (Out-put Enable), the LSI can be deselected or output can be prevented.

【0042】従って、本実施の形態1のDRAMによれ
ば、アドレス切り替え手段としての切り替え指示回路
5、接続切り替え回路6および空アドレス制御回路7を
内蔵することにより、欠陥がある物理番地が離散的な場
合に、切り替え指示回路5および接続切り替え回路6に
より、このメモリの欠陥がある物理番地を上部領域化に
よる内部アドレスの組み替えによって論理アドレスでメ
モリとして使いやすい領域に追い込むことができるの
で、上部領域を除く他の領域を実用上問題なく使えるよ
うにすることができる。
Therefore, according to the DRAM of the first embodiment, by incorporating the switching instruction circuit 5, the connection switching circuit 6, and the empty address control circuit 7 as the address switching means, the defective physical addresses are discrete. In this case, the switching instruction circuit 5 and the connection switching circuit 6 can drive the defective physical address of the memory into an area that is easy to use as a memory with a logical address by rearranging the internal address by changing the upper area. Other areas except for can be used without any practical problems.

【0043】さらに、この追い込まれた番地の上部領域
は、空アドレス制御回路7によってLSIを非選択、ま
たは出力が出ないようにすることができるので、上部領
域を論理番地としては空でアクセスできない領域とする
ことができる。
Further, the upper area of the driven-in address can not be accessed by the empty address control circuit 7 because the LSI can be deselected or the output can be prevented from being output. It can be a region.

【0044】(実施の形態2)図7は本発明の実施の形
態2である半導体メモリにおいて、バースト回避方式の
概要を示す説明図、図8はバースト回避方式の方法を示
す説明図である。
(Second Embodiment) FIG. 7 is an explanatory view showing an outline of a burst avoidance method in a semiconductor memory according to a second embodiment of the present invention, and FIG. 8 is an explanatory view showing a method of the burst avoidance method.

【0045】本実施の形態2の半導体メモリは、前記実
施の形態1と同様に、P検の結果、一部欠陥があると判
断されたパーシャルメモリの外部アドレスと内部アドレ
スとの接続を切り替え、パーシャルメモリの単品を救済
して論理アドレスで使用可能としたDRAMとされ、実
施の形態1との相違点は、P検の段階で完全良品にでき
ないと判断され、さらにP検テスタでバースト回避にな
ると判断されたメモリに対してアドレス入れ替えの指示
を行う点である。
The semiconductor memory according to the second embodiment switches the connection between the external address and the internal address of the partial memory, which is determined to be partially defective as a result of the P test, as in the first embodiment. The partial memory is a DRAM which is salvaged and can be used at a logical address. The difference from the first embodiment is that it is judged that the P-test cannot be a completely good product, and the P-test tester can avoid the burst. This is the point of instructing the address replacement to the memory which is determined to be.

【0046】すなわち、本実施の形態2のアドレス切り
替え手段である切り替え指示回路および接続切り替え回
路においては、図7に示すようにバースト回避方式によ
り、メモリの欠陥がある連続的な物理番地を論理アドレ
スの組み替えによってバースト不良を回避する順に入れ
替えることで、オーディオ用や画像用に使用して問題に
ならないようにすることができる。
That is, in the switching instruction circuit and the connection switching circuit, which are the address switching means of the second embodiment, as shown in FIG. 7, a continuous physical address having a memory defect is assigned to a logical address by a burst avoidance method. By changing the order of avoiding the burst failure by rearranging, it is possible to use it for audio and image so that it does not become a problem.

【0047】たとえば、最近のDRAMでは、ワード線
やデータ線の抵抗や容量を低減させるため、通常、複数
マット方式、本実施の形態では図8に示すような4分割
によるマット方式を取っている。この1つのマットに、
太いライン不良があるとバースト不良となる。このよう
な不良は、オーディオ用に使った場合、インターリーブ
で連続不良を含み、訂正できない不良となるので使えな
い。
For example, in recent DRAMs, in order to reduce the resistance and capacitance of word lines and data lines, a plural mat system is usually adopted, and in the present embodiment, a mat system by four divisions as shown in FIG. 8 is adopted. . On this one mat
If there is a thick line defect, it becomes a burst defect. When such a defect is used for audio, it cannot be used because it includes a continuous defect due to interleaving and cannot be corrected.

【0048】そこで、このような場合は、前記実施の形
態1と同様、切り替え指示回路および接続切り替え回路
で、たとえばA9をA1に、A8をA0に振り替える。
すなわち、外部アドレスA9を内部アドレスa1に切り
替え、さらに外部アドレスA8を内部アドレスa0に切
り替える。これにより、外部アドレスからの読み出しに
対してはマットスキャンとなり、4番地に1つの不良が
含まれるだけでバースト不良にならないようにすること
ができる。
Therefore, in such a case, similar to the first embodiment, the switching instruction circuit and the connection switching circuit, for example, transfer A9 to A1 and A8 to A0.
That is, the external address A9 is switched to the internal address a1, and the external address A8 is switched to the internal address a0. As a result, a matte scan is performed for reading from an external address, and it is possible to prevent only one defect from being included in address 4 and not to cause a burst defect.

【0049】従って、本実施の形態2のDRAMによれ
ば、欠陥がある物理番地が連続的な場合に、このメモリ
の欠陥がある物理番地を、バースト回避方式による論理
アドレスの組み替えによってバースト不良を回避する順
に入れ替えることができるので、一過性のビット不良で
は使用可能にして、オーディオ用や画像用に使用して問
題にならないようにすることができる。
Therefore, according to the DRAM of the second embodiment, when the defective physical addresses are continuous, the defective physical addresses of the memory are burst defective by rearranging the logical addresses by the burst avoidance method. Since they can be replaced in the order of avoidance, they can be used for transient bit defects and can be used for audio and images without causing a problem.

【0050】以上、本発明者によってなされた発明を発
明の実施の形態1,2に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。
Although the invention made by the present inventor has been specifically described based on the first and second embodiments of the present invention, the present invention is not limited to the above embodiments and does not depart from the gist of the invention. It goes without saying that various changes can be made within the range.

【0051】たとえば、前記実施の形態のDRAMにつ
いては、半導体メモリ単位で使用される場合に限らず、
複数のメモリがメモリボード上に搭載され、入出力端子
またはコネクタを介して外部と接続可能に構成されるD
RAMモジュールなどのメモリモジュール、さらにコン
ピュータシステム、デジタル・スチル・カメラシステ
ム、自動車システムなどの各種システムの記憶装置とし
て広く用いられ、一例として図9によりコンピュータシ
ステムについて説明する。
For example, the DRAM of the above-mentioned embodiment is not limited to the case of being used in a semiconductor memory unit,
A plurality of memories are mounted on a memory board and configured to be connectable to the outside through input / output terminals or connectors.
It is widely used as a memory module such as a RAM module, and also as a storage device of various systems such as a computer system, a digital still camera system, and an automobile system. As an example, a computer system will be described with reference to FIG.

【0052】図9において、このコンピュータシステム
は、バスと中央処理装置CPU、周辺装置制御部、主記
憶メモリとしての本発明のDRAMおよびその制御部、
バックアップメモリとしてのSRAMおよびバックアッ
プパリティとその制御部、プログラムが格納されたRO
M、表示系などによって構成されている。前記周辺装置
制御部は外部記憶装置およびキーボードKBなどと接続
されている。
In FIG. 9, this computer system includes a bus, a central processing unit CPU, a peripheral device control unit, a DRAM of the present invention as a main memory and its control unit,
SRAM as backup memory, backup parity, its control unit, and RO storing programs
M, display system, etc. The peripheral device control unit is connected to an external storage device, a keyboard KB and the like.

【0053】また、表示系はビデオRAM(VRAM)
などによって構成され、出力装置としてのディスプレイ
と接続されることによって、VRAM内の記憶情報の表
示が行われる。また、コンピュータシステムの内部回路
に電源を供給するための電源供給部が設けられている。
前記中央処理装置CPUは、各メモリを制御するための
信号を形成することによって、前記各メモリの動作タイ
ミング制御が行われる。
The display system is a video RAM (VRAM).
The storage information in the VRAM is displayed by being connected to a display as an output device. Further, a power supply unit for supplying power to the internal circuit of the computer system is provided.
The central processing unit CPU controls the operation timing of each memory by forming a signal for controlling each memory.

【0054】ここでは、本発明を主記憶メモリとしての
DRAMに適用した例について説明したが、前記表示系
のVRAMがマルチポートVRAMである場合には、前
記VRAMのランダムアクセス部に適用することも可能
である。以上のようにして、本発明のDRAMなどのメ
モリモジュールは、コンピュータシステムの主記憶メモ
リなどとして広く適用することができる。
Here, an example in which the present invention is applied to a DRAM as a main memory has been described. However, when the VRAM of the display system is a multiport VRAM, it may be applied to a random access section of the VRAM. It is possible. As described above, the memory module such as the DRAM of the present invention can be widely applied as a main memory of a computer system.

【0055】[0055]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【0056】(1).離散的に不良ビットがあって如何なる
用途にも使えないメモリに対して、上部領域化による内
部アドレスの組み替えによって不良をアドレス空間の上
部領域だけに追い込むことで、この上部領域を除く他の
領域を使えるようにすることができるので、実用に介す
るメモリ製品を得ることが可能となる。
(1). For a memory that has discrete defective bits and cannot be used for any purpose, by rearranging the internal address by changing the upper area to drive the defect only to the upper area of the address space, Since it is possible to use the area other than the area, it is possible to obtain a practical memory product.

【0057】(2).上部領域の使ってはならないアドレス
領域がアクセスされた場合には、LSIを自動的に非活
性として一切のデータも出力しないようにすることがで
きるので、この上部領域にはメモリがないのと等価にな
り、物理的に動作ビット数がLSI内部で規制されるの
で、メモリ原価算定の考え方対応の動作ビット数も低減
することが可能となる。
(2). When an address area that should not be used in the upper area is accessed, it is possible to automatically deactivate the LSI so that no data is output. Is equivalent to having no memory, and the number of operating bits is physically regulated inside the LSI. Therefore, the number of operating bits corresponding to the concept of memory cost calculation can be reduced.

【0058】(3).物理番地に連続した不良ビットがあ
り、音声や画像などのバースト不良となってかかる用途
に使えないメモリに対して、バースト回避方式によって
内部アドレスと外部アドレスを適当に入れ替えること
で、物理アドレスで連続しない不良を含むメモリとする
ことができるので、オーディオ用や画像用のメモリ製品
として使用することが可能となる。
(3) For a memory which has consecutive defective bits in the physical address and cannot be used for such a purpose due to a burst defect such as voice or image, the internal address and the external address are appropriately exchanged by the burst avoidance method. As a result, a memory including defects that are not continuous in physical address can be provided, and thus it can be used as a memory product for audio and image.

【0059】(4).前記(1) 〜(3) により、一部欠陥が離
散的または連続的にあるパーシャルメモリを救済して、
メモリとして実用上問題なく使用可能としたり、または
オーディオ用や画像用などの特定分野で使用可能にし、
さらにこのメモリを用いて構成されるメモリモジュー
ル、コンピュータシステムなどへの用途を高め、汎用性
を向上させることが可能となる。
(4) By the above (1) to (3), the partial memory having some defects discretely or continuously is relieved,
It can be used as a memory without any practical problems, or it can be used in specific fields such as audio and images,
Further, it is possible to improve the versatility by increasing the application to a memory module configured using this memory, a computer system, or the like.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態1である半導体メモリの要
部を示す概略ブロック図である。
FIG. 1 is a schematic block diagram showing a main part of a semiconductor memory according to a first embodiment of the present invention.

【図2】実施の形態1における切り替え指示回路の一例
を示す回路図である。
FIG. 2 is a circuit diagram showing an example of a switching instruction circuit according to the first embodiment.

【図3】実施の形態1における接続切り替え回路の一例
を示す回路図である。
FIG. 3 is a circuit diagram showing an example of a connection switching circuit according to the first embodiment.

【図4】実施の形態1における空アドレス制御回路の一
例を示す回路図である。
FIG. 4 is a circuit diagram showing an example of an empty address control circuit according to the first embodiment.

【図5】実施の形態1における上部領域化の概要を示す
説明図である。
FIG. 5 is an explanatory diagram showing an outline of forming an upper region in the first embodiment.

【図6】実施の形態1における上部領域化の方法を示す
説明図である。
FIG. 6 is an explanatory diagram showing a method of forming an upper region in the first embodiment.

【図7】本発明の実施の形態2である半導体メモリにお
いて、バースト回避方式の概要を示す説明図である。
FIG. 7 is an explanatory diagram showing an outline of a burst avoidance method in the semiconductor memory according to the second embodiment of the present invention.

【図8】実施の形態2におけるバースト回避方式の方法
を示す説明図である。
FIG. 8 is an explanatory diagram showing a method of a burst avoidance method according to the second embodiment.

【図9】実施の形態の半導体メモリを用いたコンピュー
タシステムを示す機能ブロック図である。
FIG. 9 is a functional block diagram showing a computer system using the semiconductor memory according to the embodiment.

【符号の説明】[Explanation of symbols]

1 メモリアレイ 2 外部アドレス回路 3 内部アドレス回路 4 デコーダ 5 切り替え指示回路(アドレス切り替え手段) 6 接続切り替え回路(アドレス切り替え手段) 7 空アドレス制御回路(アドレス切り替え手段) 8 コントロール信号発生回路 R1〜R3 抵抗 F1〜F3 ヒューズ IV1〜IV8 インバータ Q1〜Q12 MOSトランジスタ G1 NANDゲート 1 memory array 2 external address circuit 3 internal address circuit 4 decoder 5 switching instruction circuit (address switching means) 6 connection switching circuit (address switching means) 7 empty address control circuit (address switching means) 8 control signal generation circuits R1 to R3 resistors F1 to F3 fuses IV1 to IV8 inverters Q1 to Q12 MOS transistors G1 NAND gate

───────────────────────────────────────────────────── フロントページの続き (72)発明者 管野 利夫 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 松野 庸一 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Toshio Kanno 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside the Semiconductor Division, Hitachi, Ltd. (72) Inventor Yoichi Matsuno Kamimizumoto-cho, Kodaira-shi, Tokyo 5-20-1 Hitachi Ltd. Semiconductor Division

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 検査により欠陥の有無を判断し、この結
果、一部欠陥があると判断されたパーシャルメモリの外
部アドレスと内部アドレスとの接続を切り替え、前記パ
ーシャルメモリの単品を救済して論理アドレスで使用可
能とすることを特徴とするパーシャルメモリ単品取得方
法。
1. The presence / absence of a defect is judged by inspection, and as a result, the connection between the external address and the internal address of the partial memory which is judged to be partially defective is switched, and a single piece of the partial memory is relieved to logic. Partial memory single item acquisition method characterized by enabling use at an address.
【請求項2】 請求項1記載のパーシャルメモリ単品取
得方法であって、前記パーシャルメモリの欠陥がある物
理番地を抽出し、この抽出された欠陥がある物理番地が
離散的な場合には、この欠陥がある物理番地を内部アド
レスの組み替えにより論理アドレスで使いやすい領域に
追い込むことを特徴とするパーシャルメモリ単品取得方
法。
2. The partial memory single item acquiring method according to claim 1, wherein a physical address having a defect in the partial memory is extracted, and when the extracted physical address having a defect is discrete, A partial memory single product acquisition method characterized in that a defective physical address is relocated to an easy-to-use area with a logical address by rearranging the internal address.
【請求項3】 請求項2記載のパーシャルメモリ単品取
得方法であって、前記追い込まれた物理番地の領域は、
論理番地としては空でアクセスできない領域であること
を特徴とするパーシャルメモリ単品取得方法。
3. The partial memory single item acquiring method according to claim 2, wherein the driven-in physical address area is
Partial memory single item acquisition method characterized in that the logical address is an empty and inaccessible area.
【請求項4】 請求項1記載のパーシャルメモリ単品取
得方法であって、前記パーシャルメモリの欠陥がある物
理番地を抽出し、この抽出された欠陥がある物理番地が
連続的な場合には、この欠陥がある物理番地を論理アド
レスの組み替えによりバースト不良を回避する順に入れ
替えることを特徴とするパーシャルメモリ単品取得方
法。
4. The partial memory single item acquiring method according to claim 1, wherein a physical address having a defect in the partial memory is extracted, and when the extracted physical addresses having the defect are continuous, A partial memory single-item acquisition method characterized in that defective physical addresses are replaced in the order in which burst failures are avoided by rearranging logical addresses.
【請求項5】 検査の結果、一部欠陥が離散的にあると
判断されたパーシャルメモリを救済した半導体メモリで
あって、前記パーシャルメモリの欠陥がある物理番地を
内部アドレスの組み替えにより論理アドレスで使いやす
い領域に追い込むアドレス切り替え手段が内蔵され、こ
の追い込まれた物理番地を除く他の領域を実用上問題な
く使えるようにすることを特徴とする半導体メモリ。
5. A semiconductor memory that relieves a partial memory in which some defects are discriminated to be discrete as a result of inspection, and a physical address having a defect in the partial memory is converted into a logical address by rearranging an internal address. A semiconductor memory that has a built-in address switching means that drives into an easy-to-use area, and that can use other areas excluding the physical address that was driven in without any practical problems.
【請求項6】 検査の結果、一部欠陥が連続的にあると
判断されたパーシャルメモリを救済した半導体メモリで
あって、前記パーシャルメモリの欠陥がある物理番地を
論理アドレスの組み替えによりバースト不良を回避する
順に入れ替えるアドレス切り替え手段が内蔵され、この
入れ替えにより一過性のビット不良では問題とならずに
使えるようにすることを特徴とする半導体メモリ。
6. A semiconductor memory that relieves a partial memory that is determined to be partially defective continuously as a result of the inspection, and a defective physical address of the partial memory is rearranged with a logical address to cause a burst defect. A semiconductor memory having a built-in address switching means for switching in an order of avoidance so that a temporary bit failure can be used without causing a problem by this switching.
【請求項7】 請求項5または6記載の半導体メモリで
あって、前記半導体メモリはDRAMであることを特徴
とする半導体メモリ。
7. The semiconductor memory according to claim 5, wherein the semiconductor memory is a DRAM.
【請求項8】 請求項5、6または7記載の半導体メモ
リを用いたメモリモジュールであって、前記半導体メモ
リがメモリボード上に搭載され、入出力端子またはコネ
クタを介して外部と接続可能に構成されていることを特
徴とするメモリモジュール。
8. A memory module using the semiconductor memory according to claim 5, 6 or 7, wherein the semiconductor memory is mounted on a memory board and is connectable to the outside through an input / output terminal or a connector. A memory module characterized by being provided.
【請求項9】 請求項5、6または7記載の半導体メモ
リを用いたコンピュータシステムであって、前記半導体
メモリに加えて、少なくとも中央処理装置およびその周
辺回路などを有することを特徴とするコンピュータシス
テム。
9. A computer system using the semiconductor memory according to claim 5, 6 or 7, wherein at least a central processing unit and its peripheral circuits are provided in addition to the semiconductor memory. .
JP7284861A 1995-11-01 1995-11-01 Partial memory single article acquisition method, semiconductor memory, memory module and compute system using the same Withdrawn JPH09128995A (en)

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Publication number Priority date Publication date Assignee Title
US8274847B2 (en) 2009-12-11 2012-09-25 Elpida Memory, Inc. Semiconductor system
US8542516B2 (en) 2009-12-11 2013-09-24 Elpida Memory, Inc. Semiconductor system
US8760902B2 (en) 2009-12-11 2014-06-24 Elpida Memory, Inc. Semiconductor system

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