JPH0895753A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ソーティングを高速に行う為の効率的な回路
の実現。 【構成】 ソート結果を格納する為のメモリに接続する
比較器を複数設ける、或はメモリを分割し、複数の比較
器を直列や並列に接続するようにし、より効果的なパイ
プライン動作を実現し、１入力データの比較交換処理の
サイクルがデータの入力間隔を上回るようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力された複数のデー
タを昇順または降順で順位付けする情報処理装置に関す
るものである。

【０００２】

【従来の技術】従来、入力された複数のデータの中から
あらかじめ決められた上位Ｎ個の候補数のデータを昇順
または降順で順位付けして取り出すソーティングに関す
る情報処理装置には図６に示されるようなものがあっ
た。

【０００３】最初に各部を簡単に説明する。６０１はソ
ーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで出力
する候補数を１００として数値とタグのデータ幅を各１
６ｂｉｔとするとＦＩＦＯメモリ６０１は３２ｂｉｔ×
１００ｗｏｒｄの容量を持つ。６０２〜６０４はレジス
タであり３２ｂｉｔのデータ幅を持つ。６０５は数値デ
ータの大小を比較するマクニチュードコンパレータ。６
０６、６０７は３２ｂｉｔ幅データセレクタ。最後に６
０８はこれら全体の制御を行なう制御部である。

【０００４】動作の説明であるが制御部６０８からの初
期化信号により初期データがセレクタ６０６で選択され
レジスタ６０３にセットされ、ＦＩＦＯメモリ６０１の
全ワードに書き込まれる。ここで昇順（小さい値から大
きい値順に並べる）で符号無しデータをソートする場合
の初期データの数値の値はＯｘＦＦＦＦである。ＦＩＦ
Ｏメモリ６０１の中のデータは先頭から順番に１〜１０
０位に相当する。

【０００５】次にＦＩＦＯメモリ６０１の先頭データが
レジスタ６０２にセットされソートにかけられる１番目
のデータがレジスタ６０４にセットされる。次のサイク
ルでレジスタ６０２とレジスタ６０４の数値部分がコン
パレータ６０５によって大小判別が行なわれその判別結
果がセレクタ６０６、６０７に入力され、レジスタ６０
３にはセレクタ６０６によりレジスタ６０２、６０４の
小さい方のデータが入力され、レジスタ６０４にはセレ
クタ６０７により大きい方のデータが入力される。同時
にレジスタ６０２にはＦＩＦＯメモリ６０１の２番目の
データが入力される。次のサイクルではレジスタ６０３
にセットされたデータがＦＩＦＯメモリ６０１に書き込
みが行われ、前のサイクルと同様にレジスタ６０２と６
０４の比較交換操作が行なわれると同時にレジスタ６０
２にはＦＩＦＯメモリ６０１の次のデータが入力され
る。この操作をＦＩＦＯメモリ６０１の最終データ（１
００位のデータ）まで繰り返すことによりＦＩＦＯメモ
リ内のデータに新しく入力されたデータを加えて値の大
きさ順に並び変えたデータがＦＩＦＯメモリ内に残る。
以下、同様な操作を各入力データに対して行なうことで
最終的には全入力データの上位１００個のデータがＦＩ
ＦＯメモリ内に得られる。

【０００６】処理時間は図６では１入力データあたり１
０２サイクルかかる。ただしＦＩＦＯメモリ６０１がサ
イクルタイムに対して十分高速である場合はレジスタ６
０２、６０３は削除可能であるため１００サイクルとな
る。また最初の２サイクルの間ＦＩＦＯメモリ６０１に
対して書き込みを行なわずＮ番目の入力データに対して
１００位のデータとの比較を行なうサイクルでセレクタ
６０７のロード信号によりレジスタ６０４に次のサイク
ルでＮ＋１番目のデータがセットされるように制御する
と各入力データは最後の入力データは１０２サイクルか
かるが他の入力データの処理は１００サイクルで済む。
しかしこの場合、データ入力とこの処理サイクルを同期
させる必要がある。

【０００７】

【発明が解決しようとしている課題】従来の方法では、
ソーティングの１入力データに対する処理単位時間がソ
ーティングの出力候補数にほぼ比例するため、ソーティ
ングの出力候補数に比べてデータ入力の間隔が小さい場
合には、ソーティングに要する時間がデータ入力時間よ
り短く、処理時間が増加するという欠点があった。

【０００８】従来の方法では、ソーティング回路を１個
の回路モジュールとした場合、出力候補数を増やすこと
が難しかった。

【０００９】従来の方法では、ソーティングの処理サイ
クル時間はメモリのアクセス速度と比較交換動作の速度
の遅い方により決定される。ここでメモリのアクセス速
度を１として比較交換動作の速度を１０とすると逐次入
力されるデータ毎の処理時間はメモリを基準とすると１
００であり、比較交換を基準とすると１０００となる。
従来の方法では数値データを２進データとしているので
このようなことは考えられないが、数値が浮動小数点デ
ータのような場合は数値比較時間がメモリのアクセス速
度よりも遅くなることが十分考えられる。

【００１０】従来の方法では、ＦＩＦＯメモリに変えて
通常のＲＡＮを用いた場合、ＦＩＦＯメモリのように読
み出しと書き込みを同時にできない為処理サイクルがほ
ぼ２倍になってしまうという欠点があった。

【００１１】従来の方法では、複数のソーティングをす
るために複数回ソーティング回路を動作させなければな
らなかった。同時にソーティングを実行する為には複数
個このソーティング回路を用意しなければならないとい
う欠点があった。

【００１２】従来の方法ではソーティングの比較条件を
変更する為には比較器そのものの動作を操作しなければ
ならず、比較器部分の回路が複雑になってしまうという
欠点があった。

【００１３】

【課題を解決する為の手段】上記課題を解決する為に、
本発明は、ソーティング結果として出力する数の情報を
記憶できる記憶手段と、逐次入力される情報と前記記憶
手段に記憶されている情報とを比較交換する比較交換器
を複数個備え、前記記憶手段と前記複数の比較交換器を
パイプライン接続する情報処理装置を提供する。

【００１４】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶できる記憶
手段と、前記記憶手段を分割した複数の領域に接続さ
れ、逐次入力される情報と接続された領域に記憶されて
いる情報とを比較交換する複数の比較交換器を備え、前
記複数の比較交換器をパイプライン動作させることを特
徴とする情報処理装置を提供する。

【００１５】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶できる記憶
手段と該記憶手段に記憶されている情報と逐次入力され
る情報とを比較交換する比較交換器とを備えるソーティ
ング手段を複数個多段接続し、複数の出力を可能とする
ことを特徴とする情報処理装置を提供する。

【００１６】上記課題を解決する為に、本発明は、好ま
しくは前記ソーティング手段を直列接続する。

【００１７】上記課題を解決する為に、本発明は、好ま
しくは前記ソーティング手段を並列接続する。

【００１８】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶でき、複数
の領域に小分割された記憶手段と、逐次入力される情報
と前記記憶手段の各領域に記憶されている情報とを並列
に比較交換する並列比較交換器とを備えることを特徴と
する情報処理装置を提供する。

【００１９】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶できる記憶
手段と、逐次入力される情報と前記記憶手段に記憶され
ている情報とを比較交換する比較交換器と、前記比較交
換器が前記記憶手段に記憶されている情報から交換する
情報を検出した後、前記比較処理を中断するよう制御す
る制御手段とを有することを特徴とする情報処理装置を
提供する。

【００２０】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶できる複数
の記憶手段と、逐次入力される情報と前記記憶手段に記
憶されている情報とを比較交換する比較交換器を備え、
前記比較交換器に接続する前記記憶手段を切り替えてソ
ーティング処理を行うことを特徴とする情報処理装置を
提供する。

【００２１】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶できる記憶
手段と、該記憶手段に記憶されている情報と逐次入力さ
れる情報とを比較交換する比較交換器を備えるソーティ
ング手段を備え、前記ソーティング手段を時間分割して
使用するよう制御することを特徴とする情報処理装置を
提供する。

【００２２】上記課題を解決する為に、本発明は、ソー
ティング結果として出力する数の情報を記憶できる記憶
手段と、逐次入力される情報と前記記憶手段に記憶され
ている情報とを比較交換する比較交換器と、前記ソーテ
ィングの条件に応じて前記入力される情報を変換するこ
とを特徴とする情報処理装置を提供する。

【００２３】

【実施例】

［実施例１］図１は本実施例を最もよく表した図であ
る。

【００２４】最初に各部を簡単に説明する。１０１はソ
ーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで出力
する候補数を１００として数値とタグのデータ幅を各１
６ｂｉｔとするとＦＩＦＯメモリ１０１は３２ｂｉｔ×
１００ｗｏｒｄの容量を持つ。１０２〜１０６はレジス
タであり３２ｂｉｔのデータ幅を持つ。１０７、１０８
は数値データの大小を比較するマクニチュードコンパレ
ータ。１０９〜１１２は３２ｂｉｔ幅データセレクタ。
最後に１１３はこれらの制御を行なう制御部である。

【００２５】ここでレジスタ１０３、１０４とコンパレ
ータ１０７とセレクタ１０９、１１０で一段目の比較交
換器が構成され、次にレジスタ１０５、１０６とコンパ
レータ１０８とセレクタ１１１、１１２で二段目の比較
交換器が構成される。

【００２６】動作説明をすると制御部１１３からの初期
化信号により初期データがセレクタ１１１で選択されて
レジスタ１０５にセットされ、ＦＩＦＯメモリ１０１の
全ワードに書き込まれる。ここで昇順（小さい値から大
きい値順に並べる）で符号無しデータをソートする場合
の初期データの数値の値はＯｘＦＦＦＦである。ＦＩＦ
Ｏメモリ１０１の中のデータは先頭から順番に１〜１０
０位に相当する。次にＦＩＦＯメモリ１０１の先頭デー
タがレジスタ１０２に入力されソートにかけられる１番
目と２番目の入力データがそれぞれセレクタ１１０によ
りレジスタ１０４、セレクタ１１２によりレジスタ１０
６に入力される。次のサイクルでレジスタ１０２とレジ
スタ１０４の数値部分がコンパレータ１０７によって大
小判別が行なわれ、その判定結果がセレクタ１０９、１
１０に入力されそれによりレジスタ１０３には小さい方
のデータ、レジスタ１０４には大きい方のデータが入力
される。同時にレジスタ１０２にはＦＩＦＯメモリ１０
１の２番目のデータが入力される。このサイクルではレ
ジスタ１０６のデータが変化しないようにコンパレータ
１０８はイネーブル信号によってセレクタ１１２を制御
する。このサイクルでは初段の比較交換器で第１位デー
タとレジスタ１０４の比較交換を行なうのである。次の
サイクルでは初段の比較交換器において先のサイクルで
行った様にレジスタ１０２の第２位のデータとレジスタ
１０４のデータとをコンパレータ１０７で大小判別し、
セレクタ１０９、１１０でレジスタ１０３、１０４にデ
ータを入力すると同時に、レジスタ１０３とレジスタ１
０６の数値部分がコンパレータ１０８によって大小判別
が行なわれ、その判定結果がセレクタ１１１、１１３に
入力されそれによりレジスタ１０５には小さい方のデー
タ、レジスタ１０６には大きい方のデータが入力され
る。同時にレジスタ１０２にはＦＩＦＯメモリ１０１の
３番目のデータが入力される。このサイクルでは初段の
比較交換器で第２位データとレジスタ１０４の比較交換
を行ない、２段目の比較交換器で第１位データとレジス
タ１０６の比較交換を行なうのである。次のサイクルで
はレジスタ１０５のデータをＦＩＦＯメモリ１０１に書
き込み、初段の比較交換器で第３位データとレジスタ１
０４の比較交換を行ない、２段目の比較交換器で第２位
データとレジスタ１０６の比較交換を行なう。同時にレ
ジスタ１０２にはＦＩＦＯメモリ１０１の４番目のデー
タが入力される。この操作をＦＩＦＯメモリ１０１内の
全データに対して行なうのである。次にレジスタ１０
４、１０６に３番目と４番目の入力データが入力され処
理される。さらにこのあと５番目６番目、７番目８番目
とデータの入力がされ、以下最終データまで処理が繰り
返される。入力データが奇数個の場合はコンパレータ１
０８のイネーブル信号によって２段目の比較交換器が動
作しないようにする。

【００２７】最後に初段のＦＩＦＯメモリ１０１を読み
出すことによりソートされた１〜１００位のデータが得
られる。

【００２８】処理時間は２入力データあたり１０３サイ
クルかかるがＦＩＦＯメモリ１０１のアクセス時間が十
分高速な場合はレジスタ１０２と１０５は削除可能で１
０１サイクルとなる。従来例では１入力データあたり１
００サイクルであるため約１／２の処理時間となる。ま
た従来例では入力データの時間間隔（またはサンプリン
グ時間）が１００サイクル以上ないとソーティングに要
する時間が入力データの時間間隔に隠れないため全体の
処理時間が増加する。入力データの時間間隔がデータの
サンプリングのように引き伸ばすことができない場合に
データ入力する部分とソーティング部の間にバッファを
設けなければならないためコストの増加を引き起こす。
本実施例では比較交換器の段数を増やすことによって容
易にこれに対応することができる。

【００２９】本実施例ではＦＩＦＯメモリを使用した例
を示したが、このＦＩＦＯメモリはシフトレジスタ、Ｒ
ＡＭ等で構成しても実現可能である。

【００３０】シフトレジスタを使用すると入力データの
入力時間間隔がソーティング処理サイクルより大きい時
にはシフトレジスタにシフト動作させないためデータホ
ールド機能か入力クロックを制御する必要がでてくるが
ＦＩＦＯメモリ等と比べて高速であると考えられるため
処理サイクルをぎりぎりまで短縮できる。

【００３１】２ポートＲＡＭ（２方向のポートから同時
にアクセス可能なＲＡＭ）を使用した場合、一方のポー
トを読み出し専用にして他方を書き込み専用にすること
により、ＦＩＦＯメモリと同様な機能を実現できる。３
ポートＲＡＭを使用した場合、第１のポートを読み出し
専用、第２のポートを書き込み専用にして第３のポート
を結果読み出しポートにできる。通常のＲＡＭを使用し
た場合、ＲＡＭを１個とすると読み出しサイクルと書き
込みサイクルの２サイクルを基本サイクルとするためほ
ぼ倍の処理時間がかかる。このようなランダムアクセス
メモリ（ＲＡＭ、２ポートＲＡＭ、３ポートＲＡＭ…）
を用いた場合には必ずしも毎回データを一周させる必要
がないため必要数のデータがたまるまで各入力データに
対する処理時間を短縮できる。説明すると最初の入力デ
ータは無条件に先頭に書き込み、２番目の入力データは
先頭データと比較して新たな１位と２位のデータを書き
込み、３番目の入力データは前の１位と２位のデータと
比較して新たな１位〜３位のデータを書き込むというよ
うにメモリ内の全データと比較する必要がない。これを
行なうと実施例ではメモリ内の数値部分をソーティング
前に初期化しているがその必要がなくなる。

【００３２】また、本実施例では最初にソーティングを
昇順で行なうか降順で行なうかによってメモリ内の数値
部分のデータの初期化を最大値または最小値で行なって
いる。そのため、入力データとしてこの初期化時と同じ
値のデータが入力された場合には、初期化時のデータが
メモリに残らないようにすべく、入力データの方をメモ
リ内の数値より優先させて選択するように制御してい
る。すなわち先に入力されたデータよりも後から入力さ
れたデータを優先しているのである。

【００３３】この、本実施例の処理とは逆に先に入力さ
れたデータを優先したい場合、以下の方法がある。 （１）先に示したようにメモリとしてランダムアクセス
メモリを使用してメモリ内の有効データのみ比較交換を
行なう。 （２）入力データの識別コードに欠番を設けて初期化時
に識別コード部分をその欠番の値で初期化する。メモリ
から読み出されたコード部分がその値の場合、比較結果
にかかわらず入力データを採用する。この場合メモリ内
の数値部分の初期化は必要ないがコンパレータの数は増
えるという欠点がある。 （３）回路上のデータに初期化ビットを付加する。実施
例に沿って説明すると数値、識別コード以外に１ｂｉｔ
設けて３３ｂｉｔ幅のデータとする。初期化時に１にこ
のビットをセットした場合、このメモリから読み出され
たこのビットが１の時コンパレータの比較結果にかかわ
らず入力データを採用する。勿論、入力データを採用す
る時にこのビットを０にする。この場合メモリ容量やレ
ジスタのビット幅が増えるという欠点がある。 （４）何番目の入力データとメモリ内の何番目のデータ
の比較処理しているかによってメモリ内からのデータが
有効データか無効データがおのずと決まるので、無効デ
ータと入力データが比較される場合には制御部から各セ
レクタを直接制御してデータ交換をするようにする。制
御部が複雑になるという短所もあるがメモリの初期化が
いらないという長所もある。

【００３４】以上のような方法を用いると数値比較結果
が同じ場合、先に入力されたデータを優先するか後に入
力されたデータを優先するかは自由に構成できる。

【００３５】また、本実施例では２入力データを同時に
比較交換器にロードしたが以下のように制御すればより
処理サイクル数を減らすことができる。

【００３６】図１を用いて動作を説明すると、まず先に
説明した実施例と同じくＦＩＦＯメモリ１０１の初期化
をする。次にＦＩＦＯメモリ１０１の先頭データがレジ
スタ１０２に入力され１番目の入力データがセレクタ１
１０によりレジスタ１０４に入力される。次のサイクル
でレジスタ１０２とレジスタ１０４の数値部分がコンパ
レータ１０７によって大小判別が行なわれ、その判定結
果がセレクタ１０９、１１０に入力されレジスタ１０３
にはセレクタ１０９により小さい方のデータ、レジスタ
１０４にはセレクタ１１０により大きい方のデータ、レ
ジスタ１０２にはＦＩＦＯメモリ１０１の２番目のデー
タが入力される。同時にレジスタ１０６にはセレクタ１
１２により第２に入力データが入力される。すなわち奇
数番の入力データと偶数番の入力データはサイクルがず
れてレジスタにロードされるのである。次のサイクルで
はコンパレータ１０８に入力されたレジスタ１０３と１
０６の数値部分の大小判別されそれによりレジスタ１０
５にはセレクタ１１１により小さい方のデータが、レジ
スタ１０６にはセレクタ１１２により大きい方のデータ
が入力される。同時にレジスタ１０２とレジスタ１０４
の数値部分がコンパレータ１０７によって大小判別が行
なわれ、その判定結果がセレクタ１０９、１１０に入力
されレジスタ１０３にはセレクタ１０９により小さい方
のデータ、レジスタ１０４にはセレクタ１１０により大
きい方のデータ、レジスタ１０２にはＦＩＦＯメモリ１
０１の３番目のデータが入力される。次のサイクルから
同じ動作を繰り返すのであるがこのサイクルで初めてレ
ジスタ１０５のデータをＦＩＦＯメモリ１０１に書き込
むようにする。以下これを続けてレジスタ１０２がＦＩ
ＦＯメモリ１０１の１００番目のデータ（第１００位の
データ）となってコンパレータ１０７によって比較され
ているサイクルではＦＩＦＯメモリ１０１の出力は１番
目のデータ（第１位のデータ）であるためセレクタ１１
０によって３番目の入力データをレジスタ１０４に入力
する。次のサイクルではセレクタ１１２によりレジスタ
１０６に４番目の入力データを入力してやる。

【００３７】このように制御するとレジスタ１０４、１
０６の入力間隔は１００サイクルであるため見かけ上５
０サイクルとなる。比較交換器の段数を増やしていった
場合もこの時間は変化せず、図１の例だと最大９８段
（９８入力）まで接続しても各データの入力間隔は１０
０サイクルで済む。

【００３８】［実施例２］図２は本実施例を最もよく表
わした図である。

【００３９】最初に各部を簡単に説明する。２０１、２
０２はソーティング結果（候補）の各候補の数値と識別
コード（タグ）を保持するＦＩＦＯメモリである。ここ
で出力する候補数を１００として数値とタグのデータ幅
を各１６ｂｉｔとするとＦＩＦＯメモリ２０１と２０２
はそれぞれ３２ｂｉｔ×５０ｗｏｒｄの容量を持つ。２
０３〜２０８はレジスタであり３２ｂｉｔのデータ幅を
持つ。２０９、２１０は数値データの大小を比較するマ
クニチュードコンパレータ。２１１〜２１４は３２ｂｉ
ｔ幅データセレクタ。最後に２１５はこれらの制御を行
なう制御部である。

【００４０】ここでＦＩＦＯメモリ２０１とレジスタ２
０３〜２０５とコンパレータ２０９とセレクタ２１１、
２１２で一段目のソーティング部が構成され、次にＦＩ
ＦＯメモリ２０２とレジスタ２０６〜２０８とコンパレ
ータ２１０とセレクタ２１３、２１４で二段目のソーテ
ィング部が構成される。

【００４１】動作の説明であるが制御部２１５からの初
期化信号により初期データがセレクタ２１１、２１３で
選択されてレジスタ２０４と２０７にセットされ、ＦＩ
ＦＯメモリ２０１と２０２の全ワードに書き込まれる。
ここで昇順（小さい値から大きい値順に並べる）で符号
無しデータをソートする場合の初期データの数値の値は
ＯｘＦＦＦＦである。ＦＩＦＯメモリ２０１の中のデー
タは先頭から順番に１〜５０位に相当し、ＦＩＦＯメモ
リ２０２の中のデータは先頭から順番に５１〜１００位
に相当する。次にＦＩＦＯメモリ２０１の先頭データが
レジスタ２０３にセットされソートにかけられる１番目
の入力データがレジスタ２０５にセットされる。次のサ
イクルでレジスタ２０３とレジスタ２０５の数値部分が
コンパレータ２０９によって大小判別が行なわれ、その
判定結果がセレクタ２１１、２１２に入力されレジスタ
２０４には小さい方のデータ、レジスタ２０５には大き
い方のデータ、レジスタ２０３にはＦＩＦＯメモリ２０
１の２番目のデータが入力される。次のサイクルでは同
様に２位のデータの比較交換がされレジスタ２０４に保
持されているデータがＦＩＦＯメモリ２０１に書き込ま
れる。以下これを繰り返して一周するとＦＩＦＯメモリ
２０１の先頭データにはその時点での１位のデータが格
納されレジスタ２０５には５１位のデータが残ってい
る。この間２段目のソーティング部ではＦＩＦＯメモリ
２０２の内容が変化しないようにコンパレータ２１０の
イネーブル信号によってセレクタ２１３で必ずレジスタ
２０６の内容が選択されるようにするか、またはセレク
タ２１３の初期化信号によってＦＩＦＯメモリ２０２に
書き戻されるデータが初期化時のデータと同じになるよ
うに制御される。次にレジスタ２０５に２番目の入力デ
ータをロードするときにレジスタ２０８にはレジスタ２
０５の第５１位のデータがロードされ、レジスタ２０３
にはＦＩＦＯメモリ２０１のその時点での第１位のデー
タがロードされ、レジスタ２０６にはＦＩＦＯメモリ２
０２のその時点での第５１位のデータがロードされる。
ここでＦＩＦＯメモリ内のデータを一周させると初段の
ソーティング部では２番目の入力データに対して１から
５０位の順序付けが行なわれ２段目のソーティング部で
は１番目の入力データ（すなわち初段の入力データの一
つ前のデータ）に対して５１から１００位の順序付けが
行なわれることになる。これを最終の入力データまで繰
り返した後、最終データの５１から１００位までの順序
付けをするためもう一周させる。このとき可能であれば
ＦＩＦＯメモリ２０１内の１から５０位のデータを初段
のソーティング部に同期して読み出しを行なう。またこ
の間初段のソーティング部ではＦＩＦＯメモリ２０１の
内容が変化しないようにコンパレータ２０９のイネーブ
ル信号によってセレクタ２１１で必ずレジスタ２０３の
内容が選択できるように制御するか、ＦＩＦＯメモリ２
０１の読み出し及び書き込みを禁止する。最後にこのＦ
ＩＦＯメモリの読み出しをすればソーティングされた上
位１００個のデータが得られる。

【００４２】処理時間は図２では１入力データ当たり１
０４サイクルかかるが１〜５０位のソートを担当する初
段のソーティング部と５１〜１００位のソートを担当す
る２段目のソーティング部入力データに対してパイプラ
イン動作するため見かけ上５２サイクルですむ。またデ
ータ入力とソーティング処理を同期させると５０サイク
ルとなる。説明すると最初の２サイクルはＦＩＦＯメモ
リ２０１、２０２への書き込みを禁止して各メモリの５
０番目のデータ（５０位と１００位のデータ）の比較交
換を行なうサイクルで制御部からの信号によりセレクタ
２１２、２１４でレジスタ２０８にはレジスタ２０５、
レジスタ２０５には次の新たな入力データを選択してや
ることにより次のサイクルではレジスタ２０３、２０６
にはＦＩＦＯメモリ２０１、２０２の先頭データがセッ
トされるので無駄なサイクルがなく処理を続行できる。

【００４３】尚、本実施例においても実施例１と同様
に、ＦＩＦＯメモリをシフトレジスタ、ＲＡＭ等で構成
しても実現できる。

【００４４】尚、本実施例においても実施例１と同様
に、先に入力されたデータを後から入力されたデータよ
り優先するようにしても良い。

【００４５】図７に本実施例の図２の構成において、各
ソーティング部ごとに制御部を設けた例を示す。

【００４６】最初に各部を簡単に説明する。１０１はソ
ーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで出力
する候補数を１００として数値とタグのデータ幅を各１
６ｂｉｔとするとＦＩＦＯメモリ１０１は３２ｂｉｔ×
５０ｗｏｒｄの容量を持つ。１０２〜１０６はレジスタ
であり３２ｂｉｔのデータ幅を持つ。１０７、１０８は
数値データの大小を比較するマクニチュードコンパレー
タ。１０９〜１１２は３２ｂｉｔ幅データセレクタ。１
１３はこれらを制御する制御部である。ここでレジスタ
１０３、１０４とコンパレータ１０７とセレクタ１０
９、１１０で１段目の比較交換器が構成され、レジスタ
１０５、１０６とコンパレータ１０８とセレクタ１１
１、１１２で２段目の比較交換器が構成される。そして
１０１から１１３で１段のソーティング部を構成する。
７０１、７０２はそれぞれこのソーティング部をモジュ
ールとして２段に接続したものである。

【００４７】動作説明をすると制御部７０１−１１３か
らの初期化信号により初期データがセレクタ７０１−１
１１で選択されてレジスタ７０１−１０５にセットさ
れ、ＦＩＦＯメモリ７０１−１０１の全ワードに書き込
まれる。ここで昇順（小さい値から大きい値順に並べ
る）で符号無しデータをソートする場合の初期データの
数値の値はＯｘＦＦＦＦである。ＦＩＦＯメモリ７０１
−１０１の中のデータは先頭から順番に１〜５０位に相
当する。初期化処理終了後、制御部７０１−１１３から
７０２−１１３に知らされ同様にＦＩＦＯメモリ７０２
−１０１の初期化が行なわれる。ＦＩＦＯメモリ７０２
−１０１の中のデータは先頭から順番に５１〜１００位
に相当する。次にＦＩＦＯメモリ７０１−１０１の先頭
データがレジスタ７０１−１０２に入力されソートにか
けられる１番目と２番目２の入力データがそれぞれセレ
クタ７０１−１１０によりレジスタ７０１−１０４、セ
レクタ７０１−１０２によりレジスタ７０１−１０６に
入力される。次のサイクルでレジスタ７０１−１０２と
レジスタ７０１−１０４の数値部分がコンパレータ７０
１−１０７によって大小判別が行なわれ、その判定結果
がセレクタ７０１−１０９、７０１−１１０に入力され
それによりレジスタ７０１−１０３には小さい方のデー
タ、レジスタ７０１−１０４には大きい方のデータが入
力される。同時にレジスタ７０１−１０２にはＦＩＦＯ
メモリ７０１−１０１の２番目のデータが入力される。
このサイクルではレジスタ７０１−１０６のデータが変
化しないようにコンパレータ７０１−１０８はイネーブ
ル信号によってセレクタ７０１−１１２を制御する。こ
のサイクルでは７０１の初段の比較交換器で第１位デー
タとレジスタ７０１−１０４の比較交換を行なうのであ
る。次のサイクルではレジスタ７０１−１０３とレジス
タ７０１−１０６の数値部分がコンパレータ７０１−１
０８によって大小判別が行なわれ、その判定結果がセレ
クタ７０１−１１１、７０１−１１３に入力されそれに
よりレジスタ７０１−１０５には小さい方のデータ、レ
ジスタ７０１−１０５には大きい方のデータが入力され
る。同時にレジスタ７０１−１０２にはＦＩＦＯメモリ
７０１−１０１の３番目のデータが入力される。このサ
イクルでは７０１の初段の比較交換器で第２位データと
レジスタ７０１−１０４の比較交換を行ない、２段目の
比較交換器で第１位データとレジスタ７０１−１０６の
比較交換を行なうのである。次のサイクルではレジスタ
７０１−１０５のデータをＦＩＦＯメモリ７０１−１０
１に書き込み、７０１の初段の比較交換器で第３位デー
タとレジスタ７０１−１０４の比較交換を行ない、２段
目の比較交換器で第２位データとレジスタ７０１−１０
６の比較交換を行なう。同時にレジスタ７０１−１０２
にはＦＩＦＯメモリ７０１−１０１の４番目のデータが
入力される。この操作をＦＩＦＯメモリ７０１−１０１
内の全データに対して行なうのであるが、終了時に、制
御部７０１−１１３に知らされ同様な動作が２段目のソ
ーティング部で開始される。すなわちレジスタ７０２−
１０２にはＦＩＦＯメモリ７０２−１０１の先頭のデー
タ、レジスタ７０２−１０４のデータ、レジスタ７０２
−１０６にはレジスタ７０１−１０６のデータがそれぞ
れ入力されるのである。次にレジスタ７０１−１０４、
７０１−１０６に３番目と４番目の入力データが入力さ
れ初段のソーティング部が動作を開始する。またこの入
力データに対する初段のソーティング部の処理が終了後
５番目６番目の入力がされ、以下最終データまで繰り返
される。入力データが奇数個の場合はコンパレータ１０
８のイネーブル信号によって２段目の比較交換器が動作
しないようにする。

【００４８】最後に初段のソーティング部７０１からは
１〜５０位のデ−タが得られ２段目のソーティング部か
らは５１〜１００位のデータが得られる。

【００４９】図２の実施例では制御部を１個で複数のソ
ーティング部を制御したがこの図７の実施例では各ソー
ティング部に独立して制御部を設けて前段のソーティン
グ部から次段のソーティング部へ各動作開始のトリガを
かけることにより処理をするのである。これにより１個
のソーティング部をモジュール化することが可能で必要
に応じて多段接続することにより簡単に出力データ数を
拡張できるのである。もちろん出力しなければならない
データ数が決まっているならば図７でも制御部は１個で
済む。

【００５０】［実施例３］図３は本実施例を最もよく表
わした図である。

【００５１】最初に各部を簡単に説明する。３０１、３
０２はソーティング結果（候補）の各候補の数値と識別
コード（タグ）を保持するＦＩＦＯメモリである。ここ
で出力する候補数を１００として数値とタグのデータ幅
を各１６ｂｉｔとするとＦＩＦＯメモリ３０１と３０２
はそれぞれ３２ｂｉｔ×５０ｗｏｒｄの容量を持つ。３
０３〜３０７はレジスタであり３２ｂｉｔのデータ幅を
持つ。３０８、３０９は数値データの大小を比較するマ
クニチュードコンパレータ。３１０〜３１２は３２ｂｉ
ｔ幅データセレクタ。最後に３１３はこれらの制御を行
なう制御部である。

【００５２】ここでレジスタ３０３〜３０７とコンパレ
ータ３０８、３０９とセレクタ３１０〜３１３で２並列
比較交換器が構成される。

【００５３】動作の説明であるが制御部３１３からの初
期化信号により初期データがセレクタ３１０、３１１で
選択されてレジスタ３０５と３０６にセットされ、ＦＩ
ＦＯメモリ３０１と３０２の全ワードに書き込まれる。
ここで昇順（小さい値から大きい値順に並べる）で符号
無しデータをソートする場合の初期データの数値の値は
ＯｘＦＦＦＦである。ＦＩＦＯメモリ３０１の中のデー
タは先頭から順番に１、３、５…９９位の奇数番順位に
相当しＦＩＦＯメモリ３０２の中のデータは先頭から順
番に２、４、６…１００位の偶数番順位に相当する。次
にＦＩＦＯメモリ３０１、３０２の先頭データ（第１位
第２位）がそれぞれレジスタ３０３、３０４に入力さ
れ、ソートにかけられる１番目のデータがレジスタ３０
７に入力される。次のサイクルでレジスタ３０３とレジ
スタ３０７の数値部分がコンパレータ３０８によって大
小判別が行なわれ、同時にレジスタ３０４とレジスタ３
０７の数値部分がコンパレータ３０９によって大小判別
がおこなわれる。そのコンパレータ３０８判定結果がセ
レクタ３１０、３１１に入力されコンパレータ３０９の
判定結果がセレクタ３１１、３１２に入力される。レジ
スタ３０５にはコンパレータ３０９の出力からセレクタ
３１０によりレジスタ３０３と３０７の小さい方のデー
タ入力される。レジスタ３０６にはセレクタ３１１によ
りコンパレータ３０８の出力がレジスタ３０５にレジス
タ３０７のデータが入力される条件の場合はレジスタ３
０３のデータが入力され、それ以外の場合はコンパレー
タ３０９の出力からレジスタ３０４と３０７の小さい方
のデータが入力される。レジスタ３０７にはコンパレー
タ３０９の出力からレジスタ３０４と３０７の大きい方
のデータがセレクタ３１２により入力される。つまり、
レジスタ３０７と第１位第２位のデータの比較交換を行
なうのである。次のサイクルでレジスタ３０５〜３０７
には前述のセレクタ３１０〜３１２により入力されたデ
ータがセットされ、レジスタ３０３、３０４にはそれぞ
れＦＩＦＯメモリ３０１、３０２の次のデータ（第３位
と第４位）がセットされ前のサイクルと同様に比較交換
の操作がなされる。次のサイクルではレジスタ３０５、
３０６にセットされているその時点での第１位と第２位
のデータがそれぞれＦＩＦＯメモリ３０１、３０２に書
き込まれ、レジスタ３０３、３０４にはそれぞれＦＩＦ
Ｏメモリ３０１、３０２の次のデータ（第５位と第６
位）がセットされ前のサイクルと同様に比較交換の操作
がなされる。以下これを繰り返してＦＩＦＯメモリのデ
ータが一周するとＦＩＦＯメモリ３０１、３０２の中に
は入力されたデータに対してその時点での１〜１００位
の順位付けがなされていることになる。同様にこの操作
を最終入力データまで繰り返すと全入力データの上位１
００個のデータが順位付けされて並んでいるのでＦＩＦ
Ｏメモリ３０１の出力とＦＩＦＯメモリ３０２の出力を
交互に読み出すとソーティングなされたデータが得られ
る。

【００５４】処理時間は図３の例では１入力データ当た
り５２サイクルかかる。

【００５５】本実施例では２並列比較交換器を用いたが
ＦＩＦＯメモリ３０１と３０２のデータは同じ位置のデ
ータを比べた場合、（ＦＩＦＯメモリ３０１のデータ）
≦（ＦＩＦＯメモリ３０２のデータ）の関係が成り立つ
ことを利用しているので３並列、４並列比較交換器への
拡張は同様な回路構成で可能である。

【００５６】尚、本実施例においても実施例１と同様
に、ＦＩＦＯメモリをシフトレジスタ、ＲＡＭ等で構成
しても良い。

【００５７】尚、本実施例においても実施例１と同様
に、先に入力されたデータを後から入力されたデータよ
りも優先するようにしても良い。

【００５８】図８に本実施例の図３の構成を２段にする
例を示す。

【００５９】最初に各部を簡単に説明する。８０１、８
０２はソーティング結果（候補）の各候補の数値と識別
コード（タグ）を保持するＦＩＦＯメモリである。ここ
で出力する候補数を１００として数値とタグのデータ幅
を各１６ｂｉｔとするとＦＩＦＯメモリ８０１と８０２
はそれぞれ３２ｂｉｔ×５０ｗｏｒｄの容量を持つ。８
０３〜８１０はレジスタであり３２ｂｉｔのデータ幅を
持つ。８１１〜８１４は数値データの大小を比較するマ
クニチュードコンパレータ。８１５〜８２０は３２ｂｉ
ｔ幅データセレクタ。最後に８２１はこれらの制御を行
う制御部である。

【００６０】ここでレジスタ８０３〜８０７とコンパレ
ータ８１１、８１２とセレクタ８１５〜８１７で初段の
２並列比較交換器が構成され、レジスタ８０５、８０
６、８０８〜８１０とコンパレータ８１３、８１４とセ
レクタ８１８〜８２０で２段目の２並列比較交換器が構
成される。

【００６１】動作の説明であるが制御部８２１からの初
期化信号により初期データがセレクタ８１８、８１９で
選択されレジスタ８０８と８０９にセットされ、ＦＩＦ
Ｏメモリ８０１と８０２の全ワードに書き込まれる。こ
こで昇順（小さい値から大きい値順に並べる）で符号無
しデータをソートする場合の初期データの数値の値は０
ｘＦＦＦＦである。ＦＩＦＯメモリ８０１の中のデータ
は先頭から順番に１、３、５…９９位の奇数番順位に相
当しＦＩＦＯメモリ８０２の中のデータは先頭から順番
に２、４、６…１００位の偶数番順位に相当する。次に
ＦＩＦＯメモリ８０１、８０２の先頭データがそれぞれ
レジスタ８０３、８０４に入力されソートにかけられる
１番目のデータがレジスタ８０７に入力される。次のサ
イクルでレジスタ８０３とレジスタ８０７の数値部分が
コンパレータ８１１によって大小判別が行なわれ、同時
にレジスタ８０４とレジスタ８０７の数値部分がコンパ
レータ８１２によって大小判別が行なわれる。そのコン
パレータ８１１判定結果がセレクタ８１５、８１６に入
力されコンパレータ８１２の判定結果がセレクタ８１
６、８１７に入力される。レジスタ８０５はコンパレー
タ８１１の出力からセレクタ８１５によりレジスタ８０
３と８０７の小さい方のデータが入力される。レジスタ
８０６にはセレクタ８１６によりコンパレータ８１１の
出力がレジスタ８０５にレジスタ８０７のデータが入力
される条件の場合はレジスタ８０３のデータが入力さ
れ、それ以外の場合はコンパレータ８１２の出力からレ
ジスタ８０４と８０７の小さい方のデータが入力され
る。レジスタ８０７にはコンパレータ８１２の出力から
レジスタ８０４と８０７の大きい方のデータがセレクタ
８１７に入力される。つまりレジスタ８０７と第１位第
２位のデータの比較交換が行なわれるのである。同じサ
イクルＦＩＦＯメモリ８０１、８０２の次のデータ（第
３位、第４位）がそれぞれレジスタ８０３、８０４に入
力され、レジスタ８１０にはセレクタ８２０により２番
目の入力データが入力される。次のサイクルでレジスタ
８０５とレジスタ８１０の数値部分がコンパレータ８１
３によって大小判別が行なわれ、同時にレジスタ８０６
とレジスタ８１０の数値部分がコンパレータ８１４によ
って大小判別が行なわれる。そのコンパレータ８１３判
定結果がセレクタ８１８、８１９に入力されコンパレー
タ８１４の判定結果がセレクタ８１９、８２０に入力さ
れる。レジスタ８０８にはコンパレータ８１３の出力か
らセレクタ８１８によりレジスタ８０５と８１０の小さ
い方のデータが入力される。レジスタ８０９にはセレク
タ８１９によりコンパレータ８１３の出力がレジスタ８
０８にレジスタ８１０のデータが入力される条件の場合
はレジスタ８０５のデータが入力され、それ以外の場合
はコンパレータ８１４の出力からレジスタ８０６と８１
０の小さい方のデータが入力される。レジスタ８１０に
はコンパレータ８１４の出力からレジスタ８０６と８１
０の大きい方のデータがセレクタ８２０に入力される。
つまりレジスタ８１０と第１位第２位のデータの比較交
換が行なわれるのである。同じサイクルで初段階の並列
比較交換器ではレジスタ８０７と第３位第４位のデータ
の比較変換が行なわれ、レジスタ８０３、８０４にはＦ
ＩＦＯメモリ８０１、８０２の次のデータ（第５位第６
位）が入力される。

【００６２】次のサイクルでレジスタ８０８、８０９の
データ（新しい第１位第２位のデータ）がＦＩＦＯメモ
リ８０１、８０２に書き込まれ、２段目の並列比較交換
器ではレジスタ８１０と第３位第４位のデータの比較変
換が行なわれ初段の並列比較交換器ではレジスタ８０７
と第５位第６位のデータの比較変換が行なわれ、レジス
タ８０２、８０３にはＦＩＦＯメモリ８０１、８０２の
次のデータ（第７位第８位）が入力される。これをＦＩ
ＦＯメモリ８０１、８０２の最後のデータまで繰り返さ
れるのであるが、初段の比較交換器でレジスタ８０７と
第９９位第１００位のデータの比較変換が行なうタイミ
ングでレジスタ８０７にはセレクタ８１７により次の入
力データ（３番目）を入力する。また２段目の比較交換
器でレジスタ８１０と第９９位第１００位のデータの比
較変換が行なうタイミングでレジスタ８１０にはセレク
タ８２０により次の入力データ（４番目）を入力する。
以下、同じことを最終入力データまで繰り返すとＦＩＦ
Ｏメモリ８０１、８０２の中には入力されたデータに対
して上位１〜１００位のソーティングされたデータが格
納されている。ただし入力データが奇数個の場合はコン
パレータ８１３、８１４のイネーブル信号によって２段
目の並列比較交換器が動作しないようにする。従ってＦ
ＩＦＯメモリ８０１の出力とＦＩＦＯメモリ８０２の出
力を交互に読み出すとソーティングなされたデータが得
られる。

【００６３】図３の実施例では１入力あたり５２サイク
ル必要であったがこの図８の例ではデータ入力とソーテ
ィング処理を同期させることにより５０サイクルで可能
にしている。

【００６４】図９は本実施例の図３の構成を再構成した
ものである。

【００６５】最初に各部を簡単に説明する。３０２はソ
ーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで出力
する候補数を１００として数値とタグのデータ幅を各１
６ｂｉｔとするとＦＩＦＯメモリ３０２は３２ｂｉｔ×
５０ｗｏｒｄの容量を持つ。３０４、３０６、３０７は
レジスタであり３２ｂｉｔのデータ幅を持つ。３０９は
数値データの大小を比較するマクニチュードコンパレー
タ。３１１、３１２は３２ｂｉｔ幅データセレクタ。９
０１、９０２は１段のソーティング部であり３０２、３
０４、３０６、３０９、３１１で構成される。９０３は
最下位データを保持するレジスタであり３０７、３１２
で構成される。最後に３１３はこれらの制御を行う制御
部である。

【００６６】最上位のソーティング部９０１のコンパレ
ータ入力（ＣＭＰ＿ＩＮ）には偽の条件が固定入力され
上位のデータ入力（ＩＮ＿Ｂ）がロードされないように
している。動作は第１の実施例と同じなので説明を省略
するが、図を見ると分かるようにこのソーティング部を
モジュール化すれば必要に応じて複数のソーティング部
を並列接続することにより、簡単にソーティングの出力
データ数を拡張できる。各ソーティング部は同一タイミ
ングで動作するので制御部は１個で制御でき、いくつ接
続してもデータを入力してからソーティング処理して中
のメモリ内にその結果を確定する時間が変わらないとい
う利点を持つ。

【００６７】［実施例４］図４は本実施例を最もよく表
わした図である。

【００６８】最初に各部を簡単に説明する。４０１はソ
ーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで出力
する候補数を１００として数値とタグのデータ幅を各１
６ｂｉｔとするとＦＩＦＯメモリ４０１は３２ｂｉｔ×
１００ｗｏｒｄの容量を持つ。４０２〜４０５はレジス
タであり３２ｂｉｔのデータ幅を持つ。４０６は数値デ
ータの大小を比較するマクニチュードコンパレータ。４
０７、４０８は３２ｂｉｔ幅データセレクタ。４０９は
コンパレータ４０６の判定結果によりセレクタ４０７、
４０８を制御するデータ交換制御部。最後に４１０はこ
れら全体の制御を行なう制御部である。

【００６９】動作の説明であるが制御部４１０からの初
期化信号により初期データがセレクタ４０７で選択され
レジスタ４０４にセットされ、ＦＩＦＯメモリ４０１の
全ワードに書き込まれる。ここで昇順（小さい値から大
きい値順に並べる）で符号無しデータをソートする場合
の初期データの数値の値は０ｘＦＦＦＦである。ＦＩＦ
Ｏメモリ４０１の中のデータは先頭から順番に１〜１０
０位に相当する。

【００７０】次にＦＩＦＯメモリ４０１の先頭データが
レジスタ４０２にセットされソートにかけられる１番目
のデータがレジスタ４０５にセットされる。この時次の
サイクルでレジスタ４０５の内容が変化しないようにデ
ータ交換制御部４０９はリセット信号により、コンパレ
ータ４０６はイネブール信号により初期化される。

【００７１】次のサイクルでレジスタ４０２とレジスタ
４０５の数値部分がコンパレータ４０６によって大小判
別が行なわれデータ交換制御部４０９に入力され、レジ
スタ４０２にはＦＩＦＯメモリ４０１の２番目のデータ
が、レジスタ４０３にはレジスタ４０２のデータ（１番
目のデータ）が入力される。

【００７２】次のサイクルではデータ交換制御部４０９
の出力によりレジスタ４０４はセレクタ４０７によりレ
ジスタ４０３、４０５の小さい方のデータが、レジスタ
４０５にはセレクタ４０８により大きい方のデータが入
力される。同時にレジスタ４０２（２番目のデータ）と
レジスタ４０５の比較がコンパレータ４０６により実行
される。ここでデータ交換制御部４０９の動作であるが
リセット信号を受けるとその出力はデータの非交換を示
す出力（レジスタ４０３は４０４へレジスタ４０５はデ
ータ保持）となって以降はコンパレータ４０６の出力を
１サイクル遅れて出力し、そのデータの非交換を示す出
力を非交換から交換条件になるまで保持する。交換条件
を検知したサイクル以降は、ＦＩＦＯメモリ４０１から
出力されるデータが最終データに到達するまでレジスタ
４０４にはレジスタ４０５のデータが入力され、レジス
タ４０５にはレジスタ４０３のデータが入力される。つ
まり、ＦＩＦＯメモリ４０１内のデータは（Ｎ番目のデ
ータ）≦（Ｎ＋１番目のデータ）の条件が成り立ってい
るため新しい入力データに対して１番目のデータから比
較を行なっていて最初に交換するデータを見付けた後は
コンパレータの比較結果を見るまでもなく最終データま
で交換操作を続けて行けばよいのである。

【００７３】処理時間は１入力データに対して１０３サ
イクルかかる。またデータの入力を連続して行なった場
合はデータ入力の間隔は５１サイクルで処理できる。同
様にデータの比較交換の時間がより長い場合、例えば１
０サイクルを要するとするとデータの入力間隔は１０９
サイクルとなる。ただしコンパレータはパイプラインで
数値比較を行ない、レジスタ４０２から４０３のレジス
タ間にこの処理サイクルに合わせてシフトレジスタを入
れるなどの必要がある。このように数値比較の処理時間
への影響をかなり減らすことが可能である。

【００７４】尚、本実施例においても実施例１と同様
に、ＦＩＦＯメモリをシフトしジスタ、ＲＡＭ等で構成
するようにしても良い。

【００７５】尚、本実施例においても実施例１と同様
に、先に入力されたデータを後から入力されたデータよ
り優先するようにしても良い。

【００７６】図１０に本実施例の図４の構成において、
複数の比較器を用いた例を示す。

【００７７】最初に各部を簡単に説明する。１００１、
１００２はソーティング結果（候補）の各候補の数値と
識別コード（タグ）を保持するＦＩＦＯメモリである。
ここで出力する候補数を１００として数値とタグのデー
タ幅を各１６ｂｉｔとするとＦＩＦＯメモリ１００１と
１００２はそれぞれ３２ｂｉｔ×５０ｗｏｒｄの容量を
持つ。１００３〜１００９はレジスタであり３２ｂｉｔ
のデータ幅を持つ。１０１０、１０１１は数値データの
大小を比較するマクニチュードコンパレータ、１０１２
〜１０１４は３２ｂｉｔ幅データセレクタ、１０１５デ
ータ交換制御部である。最後に１０１６はこれらの制御
を行なう制御部である。

【００７８】ここでレジスタ１００３、１００４、１０
０９とコンパレータ１０１０、１０１１で並列比較器を
構成し、レジスタ１００５〜１００９、セレクタ１０１
２〜１０１４、データ交換制御部１０１５で並列データ
交換器を構成する。さらにこの並列比較器と並列データ
交換器によりパイプライン構造の並列比較交換器が構成
される。

【００７９】動作の説明であるが制御部１０１６からの
初期化信号により初期データがセレクタ１０１２、１０
１３で選択されレジスタ１００７と１００８にセットさ
れ、ＦＩＦＯメモリ１００１と１００２の全ワードに書
き込まれる。ここで昇順（小さい値から大きい値順に並
べる）で符号無しデータをソートする場合の初期データ
の数値の値は０ｘＦＦＦＦである。ＦＩＦＯメモリ１０
０１の中のデータは先頭から順番に１、３、５…９９位
の奇数番順位に相当しＦＩＦＯメモリ１００２の中のデ
ータは先頭から順番に２、４、６…１００位の偶数番順
位に相当する。次にＦＩＦＯメモリ１００１、１００２
の先頭データ（第１位第２位）がそれぞれレジスタ１０
０３、１００４に入力されソートにかけられる１番目の
データがレジスタ１００９に入力される。このサイクル
では同時にコンパレータ１０１０、１０１１はイネーブ
ル信号によって数値比較を禁止し、データ交換制御部１
０１５はリセットを受けて次のサイクルでレジスタ１０
０９のデータ交換が行なわれないようにする。次のサイ
クルでレジスタ１００３とレジスタ１００９の数値部分
がコンパレータ１０１０によって大小判別が行なわれ、
同時にレジスタ１００４と１００９の数値部分がコンパ
レータ１０１１によって大小判別が行なわれる。つまり
レジスタ１００９と第１位第２位のデータ比較を行なう
のである。このコンパレータ１０１０、１０１１の判定
結果がデータ交換制御部１０１５に入力され、レジスタ
１００３のデータはレジスタ１００５へレジスタ１００
４のデータはレジスタ１００６へそれぞれ入力される。
また、レジスタ１００３、１００４には第３位第４位の
データが入力される。このサイクルではデータ交換制御
部１０１５は前のサイクルで同期リセットを受けている
のレジスタ１００９の内容は変化しない。ここでデータ
交換制御部１０１５の動作を説明すると、通常コンパレ
ータ１０１０、１０１１からの入力をそのまま次のサイ
クルでセレクタ１０１２〜１０１４に出力する。すなわ
ち、コンパレータ１０１０からの入力はセレクタ１０１
２、１０１３へコンパレータ１０１１からの入力はセレ
クタ１０１３、１０１４出力する。しかしデータ交換制
御部１０１５の任意の１出力が真（レジスタ１００９の
データを交換する条件）になった場合、次のサイクルか
らは２出力とも真となり再度リセットを受けるまでこれ
を保持する。次のサイクルではそのデータ交換制御部１
０１５の一方の出力がセレクタ１０１２、１０１３に入
力され他方の出力がセレクタ１０１３、１０１４に入力
される。レジスタ１００７にはデータ交換制御部１０１
５の一方の出力からセレクタ１０１３によりレジスタ１
００５と１００９の小さい方のデータが入力される。レ
ジスタ１００７にはセレクタ１０１４によりデータ交換
制御部１０１５の一方の出力がレジスタ１００７にレジ
スタ１００９のデータが入力される条件の場合はりレジ
スタ１００５のデータが入力され、それ以外の場合はデ
ータ交換制御部１０１５の他方の出力がレジスタ１００
６と１００９の小さい方のデータが入力される。レジス
タ１００９にはデータ交換制御部１０１５の他方の出力
からレジスタ１００６と１００９の大きい方のデータが
セレクタ８１７により入力される。つまりレジスタ１０
０９と第１位第２位のデータの交換が行なわれるのであ
る。同じサイクルでコンパレータ１０１０、１０１１に
よってレジスタ１００９と第３位第４位の比較が行なわ
れ、ＦＩＦＯメモリ１００１、１００２の次のデータ
（第５位、第６位）がそれぞれレジスタ１００３、１０
０４に入力される。次のサイクルではレジスタ１００
７、１００８の第１位第２位のデータをＦＩＦＯメモリ
１００１、１００２に書き込み、同時に第３位第４位の
データ交換、第５位第６位のデータの比較、ＦＩＦＯメ
モリから第７位第８位のデータの入力を行なう。これを
ＦＩＦＯメモリ１００１、１００２の最終データ（第９
９位第１００位）まで繰り返した後、２番目の入力デー
タを入力し同じ操作をする。以下最終データまで繰り返
し、ＦＩＦＯメモリ１００１、１００２を交互に読み出
すことによりソートされた１００個のデータが得られ
る。

【００８０】これを簡単に説明するとメモリ内のデータ
は順序よく並んでいるので１個の入力データを先頭デー
タから比較していってその入力データを挿入する位置を
検出した後はデータの比較をするまでもなく１個づつデ
ータをずらしていくのである。

【００８１】以上、説明したように本発明は複数個の比
較器を用いた場合でも適用できる。

【００８２】図１１に本実施例の図４の構成において各
処理がパイプライン処理できるようにした例を示す。

【００８３】最初に各部を簡単に説明する。１１０１は
ソーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで出力
する候補数を１００として数値とタグのデータ幅を各１
６ｂｉｔとするとＦＩＦＯメモリ１１０１は３２ｂｉｔ
×１００ｗｏｒｄの容量を持つ。１１０２〜１１０６は
レジスタであり３２ｂｉｔのデータ幅を持つ。１１０７
は数値データの大小を比較するマクニチュードコンパレ
ータであり、１１０８〜１１１０は３２ｂｉｔ幅データ
セレクタであり、１１１１はコンパレータ１１０７の判
定結果によりセレクタ１１０９、１１１０制御するデー
タ交換制御部である。最後に１１１２はこれら全体の制
御を行なう制御部である。

【００８４】この実施例では本発明の第１の実施例と比
べると回路的にはレジスタ１１０４、セレクタ１１０８
が追加されて、持続が多少変更されている。

【００８５】動作の説明であるが制御部１１１２からの
初期化信号により初期データがセレクタ１１１０で選択
されレジスタ１１０６にセットされ、ＦＩＦＯメモリ１
１０１の全ワードに書き込まれる。ここで昇順（小さい
値から大きい値順に並べる）で符号無しデータをソート
する場合の初期データの数値の値は０ｘＦＦＦＦであ
る。ＦＩＦＯメモリ１１０１の中のデータは先頭から順
番に１〜１００位に相当する。

【００８６】次にＦＩＦＯメモリ１１０１の先頭データ
（第１位のデータ）がレジスタ１１０２に入力されソー
トにかけられる１番目のデータがセレクタ１１０８によ
ってレジスタ１１０４に入力される。以下のサイクルで
レジスタ１１０４は次の入力データが来るまでそのデー
タを保持する。次のサイクルでレジスタ１１０２と１１
０４の数値部分がコンパレータ１１０７によって大小判
別が行なわれデータ交換制御部１１１１に入力される。
同時にリセット信号を受けレジスタ１１０６にはセレク
タ１１１０によってレジスタ１１０４のデータが入力さ
れレジスタ１１０２にはＦＩＦＯメモリ１１０１の次の
データ（第２位）が入力される。同じくデータ交換制御
部１１１１もリセット信号を受けて初期化される。ここ
でデータ交換制御部１１１１の動作を説明するとリセッ
トを受けるとその出力は次のサイクルから偽（データの
非交換を示す出力でレジスタ１１０３は１１０５へレジ
スタ１１０６はデータ保持）となって、それ以降はコン
パレータ１１０７の出力を１サイクル遅れて出力しその
出力が非交換から交換条件になった時点から再度リセッ
トされるまでその状態を保持する。ただしリセット入力
するサイクルでコンパレータ１１０７からの入力が真
（データを交換する条件）であった場合はリセットされ
ず次のサイクルでデータ交換制御部１１１１の出力は真
となる。

【００８７】次のサイクルではデータ交換制御部１１１
１の出力を受けてレジスタ１１０５にはセレクタ１１０
９によりレジスタ１１０３、１１０６の小さい方のデー
タが、レジスタ１１０６にはセレクタ１１１０によりレ
ジスタ１１０３、１１０６の大きいデータが入力され
る。同時にレジスタ１１０２（２番目のデータ）レジス
タ１１０４の比較がコンパレータ１１０７により実行さ
れ、レジスタ２にはＦＩＦＯメモリ１１０１の次のデー
タ（第３位）が入力される。次のサイクルでレジスタ１
１０５のデータはＦＩＦＯメモリ１１０１に書き込ま
れ、レジスタ１１０６とレジスタ１１０３の交換非交換
操作、レジスタ１１０２と１１０４の比較、ＦＩＦＯメ
モリ１１０１の次のデータ（第４位）の入力が行なわれ
る。以下ＦＩＦＯメモリ１１０１の最終データ（第１０
０位）まで行なうのあるがレジスタ１１０２にその最終
データがセットされていてレジスタ１１０４との比較を
行なっているサイクルでセレクタ１１０８によって次の
入力データ（２番目の入力データ）を入力する。このと
きレジスタ１１０２には第１位のデータが入力されてい
る。次のサイクルでリセット信号によりデータ交換制御
部１１１１の初期化とレジスタ１１０６にセレクタ１１
１０によってレジスタ１１０４にセットされている２番
目の入力データを入力してやる。

【００８８】この実施例では比較交換処理をパイプライ
ン化するだけでなく、入力データも比較する箇所とデー
タ交換する箇所でサイクルをずらしてやることにより、
データの入力間隔を図４の実施例の１０１サイクルから
１００サイクルに短縮したものである。この例だと１サ
イクルの違いしかない比較部分が１０サイクルかかると
しても１００サイクルで済む。図１１の場合だと最大９
６サイクルまで比較処理にかかってもデータの入力間隔
を１００サイクルで維持できる。第１の実施例で説明し
た通りコンパレータはパイプラインで数値比較を行な
い、レジスタ１１０２から１１０３のレジスタ間にこの
処理サイクルに合わせてシフトレジスタを入れるなどの
必要があるがレジスタ１１０４とセレクタ１１１０の間
は追加しなくてよい。

【００８９】［実施例５］図５は本実施例を最もよく表
わした図である。

【００９０】最初に各部を簡単に説明する。５０１、５
０２はソーティング結果（候補）の各候補の数値と識別
コード（タグ）を保持するＲＡＭである。ここで出力す
る候補数を１００として数値とタグのデータ幅を各１６
ｂｉｔとするとＲＡＭ５０１、５０２はそれぞれ３２ｂ
ｉｔ×１００ｗｏｒｄの容量を持つ。５０３〜５０５は
レジスタであり３２ｂｉｔのデータ幅を持つ。５０６は
数値データの大小を比較するマクニチュードコンパレー
タ。５０７、５０８は３２ｂｉｔ幅データセレクタ。５
０９はＲＡＭ５０１、５０２のバスの切り換えを制御す
るＲＡＭ制御部。最後に５１０はこれら全体の制御を行
なう制御部である。

【００９１】動作の説明であるが制御部５１０からの初
期化信号により初期データがセレクタ５０７で選択され
レジスタ５０４にセットされ、ＲＡＭ５０１の全ワード
に書き込まれる。ここで昇順（小さい値から大きい値順
に並べる）で符号無しデータをソートする場合の初期デ
ータの数値の値は０ｘＦＦＦＦである。このときＲＡＭ
５０２を同時に初期化してもよい。（処理に影響しな
い）ＲＡＭ５０１と５０２の中のデータはともに先頭ア
ドレスから順番に１〜１００位に相当するものとする。
次にＲＡＭ制御部５０９よりＲＡＭ５０１は読み出し専
用となりその出力データはレジスタ５０３の入力に接続
されＲＡＭ５０２は書き込み専用となり入力にはレジス
タ５０４の出力データが接続される。それによりＲＡＭ
５０１の先頭データ（第１位のデータ）が読み出されて
レジスタ５０３に入力され同時にレジスタ５０５には１
番目の入力データが入力される。

【００９２】次のサイクルではレジスタ５０３と５０５
の数値部分がコンパレータ５０６によって比較されその
判定結果にからセレクタ５０７によりレジスタ５０４に
はレジスタ５０３、５０５の小さい方のデータが入力さ
れ、セレクタ５０８によりレジスタ５０５にはレジスタ
５０３、５０５の大きい方のデータが入力される。すな
わちレジスタ５０５のデータと第１位のデータの比較交
換を行なうのである。同時にレジスタ５０３にはＲＡＭ
５０１の２番目のデータ（第２位）が入力される。

【００９３】次のサイクルではレジスタ５０４のデータ
（第１位）がＲＡＭ５０２の先頭に書き込まれ、前のサ
イクルと同様にレジスタ５０３と５０５の数値部分が５
０６によって比較されてその判定結果からセレクタ５０
７によりレジスタ５０４にはレジスタ５０３、５０５の
小さい方のデータが入力され、セレクタ５０８によりレ
ジスタ５０５にはレジスタ５０３、５０５の大きい方の
データが入力される。

【００９４】すなわちレジスタ５０５のデータと第２位
のデータの比較交換が行なわれる。同時にレジスタ５０
３にはＲＡＭ５０１の３番目のデータ（第３位）が入力
される。以下のサイクルでＲＡＭ５０１の最終データに
到達するまで繰り返される。最終データがＲＡＭ５０２
に書き込まれた後、ＲＡＭ制御部５０９よりＲＡＭ５０
１は書き込み専用にＲＡＭ５０２は読み出し専用にそれ
ぞれ切り換えられ２番目の入力データに対して前述と同
様の動作がされる。以降、最終データまで繰り返すと入
力データが奇数個の場合はＲＡＭ５０１に偶数個の場合
はＲＡＭ５０２にソートされた上位１００個のデータが
格納されていることになる。最終データを処理したとき
にはソート結果が格納されたＲＡＭは書き込みモードに
なっているのでＲＡＭ制御部５０９より読み出しに切り
換えて読み出すことによりソートされたデータが得られ
る。

【００９５】処理時間であるが１入力データあたり１０
３サイクルかかる。ＲＡＭ５０１、５０２、ＲＡＭ制御
部５０９をＲＡＭ１個で構成した場合は２０２サイクル
かかるため本発明により処理時間が約１／２になる。

【００９６】尚、本実施例ではデータ入力の間隔が１０
３サイクルとしたがこれらは後ろの３サイクルで１個の
ＲＡＭの読みだしと書き込みが競合するからである。以
下のように制御すると競合をなくしてサイクル数を短縮
できる。

【００９７】動作の説明であるが、制御部５１０からの
初期化信号により初期データがセレクタ５０７で選択さ
れレジスタ５０４にセットされ、ＲＡＭ５０１とＲＡＭ
５０２の全ワードに書き込まれる。ここで昇順（小さい
値から大きい値順に並べる）で符号無しデータをソート
する場合の初期データの数値の値は０ｘＦＦＦＦであ
る。ＲＡＭ５０１とＲＡＭ５０２の中のデータはともに
先頭アドレスから順番に１〜１００位に相当する。次に
ＲＡＭ制御部５０９によりＲＡＭ５０１は読み出し専用
となりその出力データはレジスタ５０３の入力に接続さ
れＲＡＭ５０２は書き込み専用となりその入力にはレジ
スタ５０４の出力データが接続される。それによりＲＡ
Ｍ５０１の先頭データ（第１位のデータ）が読み出され
てレジスタ５０３に入力され同時にレジスタ５０５には
１番目の入力データが入力されている。次のサイクルで
はレジスタ５０３と５０５の数値部分がコンパレータ５
０６によって比較されその判定結果にからセレクタ５０
７によりレジスタ５０４にはレジスタ５０３、５０５の
小さいほうのデータが入力され、セレクタ５０８により
レジスタ５０５にはレジスタ５０３、５０５の大きい方
のデータが入力される。すなわちレジスタ５０５のデー
タと第１位のデータの比較交換が行なうのである。同時
にレジスタ５０３にはＲＡＭ５０１の２番目のデータ
（第２位）が入力される。次のサイクルではレジスタ５
０４のデータ（第１位）がＲＡＭ５０２の先頭に書き込
まれ、前のサイクルと同様にレジスタ５０３と５０５の
数値部分がコンパレータ５０６によって比較されその判
定結果にからセレクタ５０７によりレジスタ５０４には
レジスタ５０３、５０５の小さいほうのデータが入力さ
れ、セレクタ５０８によりレジスタ５０５にはレジスタ
５０３、５０５の大きい方のデータが入力される。（レ
ジスタ５０５と第２位のデータ比較転換）同時にレジス
タ５０３にはＲＡＭ５０１の３番目のデータ（第３位）
が入力される。以下のサイクルでＲＡＭ５０１の最終デ
ータに到達するまで繰り返される。この実施例の場合、
レジスタ５０３に最終データを読み出すサイクルでＲＡ
Ｍの切り換えを行なう。レジスタ５０５と第１００位の
比較を行なうサイクルでＲＡＭ５０２からレジスタ５０
３に前回更新された先頭データ（第１位）のデータを入
力し、レジスタ５０４にセットされている第９９位のデ
ータを書き込む。同時に２番目の入力データをセレクタ
５０８によってレジスタ５０５に入力してやる。説明す
ると１番目の入力データに対する１〜９８位のデータは
ＲＡＭ５０２に書き込み９９〜１００位のデータはＲＡ
Ｍ５０１に書き込むのである。同様に次の２番目の入力
データに対する１〜９６位のデータはＲＡＭ５０１に書
き込み、９７〜１００位のデータはＲＡＭ５０２に書き
込む。つまり、入力データ毎にＲＡＭの切り換えをする
タイミングが２サイクルづつずれる。（９８サイクル毎
に切り換えを行なう）のである。従って最後にソーティ
ングされたデータを取り出す際に入力データ数に応じて
ＲＡＭを切り換えなければならない。

【００９８】このような処理によれば制御は複雑になる
がデータの入力間隔が１００サイクルで処理が可能で、
図５の実施例の場合には比較転換の処理サイクル数が増
加すると入力間隔も増加するがこの例ではある程度まで
１００サイクルを維持できる。

【００９９】さらに説明すると、ＲＡＭを３個用いれば
同じくデータの入力間隔が１００サイクルでかつ最後の
ソート結果を単一のＲＡＭから読み出すことが可能であ
る。

【０１００】［実施例６］図６は本実施例を最もよく表
わした図である。

【０１０１】最初に各部を簡単に説明する。６０１はソ
ーティング結果（候補）の各候補の数値と識別コード
（タグ）を保持するＦＩＦＯメモリである。ここで２回
分のソートを行なうとして出力する候補数を５０として
数値とタグのデータ幅を各１６ｂｉｔとするとＦＩＦＯ
メモリ６０１は３２ｂｉｔ×１００ｗｏｒｄの容量を持
つ。６０２〜６０４はレジスタであり３２ｂｉｔのデー
タ幅を持つ。６０５は数値データの大小を比較するマク
ニチュードコンパレータ。６０６、６０７は３２ｂｉｔ
幅データセレクタ。６０８はコンパレータ６０５の判定
結果によりセレクタ６０６、６０７を制御するデータ交
換制御部。最後に６０８はこれら全体の制御を行なう制
御部である。

【０１０２】動作の説明であるが制御部６０８からの初
期化信号により初期データがセレクタ６０６で選択され
レジスタ６０３にセットされ、ＦＩＦＯメモリ６０１の
全ワードに書き込まれる。ここで昇順（小さい値から大
きい値順に並べる）で符号無しデータをソートする場合
の初期データの数値の値はＯｘＦＦＦＦである。一方の
ソートをＡとして他方をＢとするＦＩＦＯメモリ６０１
の中のデータは先頭から順番にＡの１〜５０位、Ｂの１
〜５０位に相当する。

【０１０３】次にＦＩＦＯメモリ６０１の先頭データ
（ソートをＡの第１位）がレジスタ６０２に入力されソ
ートにかけられるソートＡの１番目の入力データがセレ
クタ６０７によりレジスタ６０４に入力される。次のサ
イクルでレジスタ６０２とレジスタ６０４の数値部分が
コンパレータ６０５によって大小判別が行なわれその判
別結果がセレクタ６０６、６０７に入力され、レジスタ
６０３にはセレクタ６０６によりレジスタ６０２、６０
４の小さい方のデータが入力され、レジスタ６０４には
セレクタ６０７により大きい方のデータが入力される。
同時にレジスタ６０２にはＦＩＦＯメモリ６０１の２番
目のデータが入力（ソートＡの第２位）される。つまり
レジスタ６０４とソートＡの第１位のデータの比較交換
が行なわれる。次のサイクルではレジスタ６０３にセッ
トされたデータがＦＩＦＯメモリ６０１に書き込みが行
われ、前のサイクルと同様にレジスタ６０２と６０４の
比較交換操作が行なわれると同時にレジスタ６０２には
ＦＩＦＯメモリ６０１の次のデータが入力される。（ソ
ートＡの第２位のデータの比較交換）この操作をＦＩＦ
Ｏメモリ６０１のソートＡの最終データ（５０位のデー
タ）まで繰り返すのであるが、ソートＡの第５０位のデ
ータの比較交換を行なうサイクルでレジスタ６０４にセ
レクタ６０７によりソートＢの１番目の入力データを入
力する。また同じ操作を繰り返し、ソートＢの第５０位
のデータの比較交換を行なうサイクルでレジスタ６０４
にセレクタ６０７によりソートＡの２番目の入力データ
を入力する。以下、各入力データに対して同様の処理を
行なうことにより最終的には全入力データに対するソー
トＡ上位５０個のデータとソートＢ上位５０個のデータ
がＦＩＦＯメモリ内に得られる。

【０１０４】ソートＡとソートＢは５０サイクルずれ
て、それぞれのデータの入力間隔は１００サイクルで動
作する。

【０１０５】尚、本実施例においても実施例１と同様
に、ＦＩＦＯメモリをシフトレジスタ、ＲＡＭ等で構成
するようにしても良い。

【０１０６】尚、本実施例においても実施例１と同様
に、先に入力されたデータを後から入力されたデータよ
り優先するようにしても良い。

【０１０７】尚、本実施例は比較交換器を複数用いた場
合や、並列比較交換器を用いた場合でも適用できる。

【０１０８】尚、本実施例ではソートＡもソートＢもと
もに昇順でソートした。通常は昇順と降順を切り換えた
い場合はコンパレータの動作モードを切り換えればよ
い。しかし、ソートＡが昇順ソートでソートＢが降順ソ
ートをする場合は動作途中で切り換えることになる。途
中での切り換え不可能な場合はソートＢの入力データの
数値部分を補数に変換して入力することによりソーティ
ング処理可能である。また符号付、符号無の場合はオフ
セットを加えるか符号ビットの反転でソーティング処理
が可能である。数値部分のデータがそのままで不都合が
あれば出力時に戻してやればよい。

【０１０９】尚、本実施例ではソートＡもソートＢもと
もに出力候補数を５０としたが１０、９０のような任意
の配分で行なえる。また分割数に任意であり、極端には
１００個のソートで１位のみ出力させることもできる。

【０１１０】

【発明の効果】以上説明したように、本発明によれば、
Ｍ個の比較交換器をパイプライン動作させることにより
ソーティング時間を１／Ｍに短縮できる。

【０１１１】以上説明したように、本発明によれば、複
数のデータを一括して処理できるので並列演算等で得ら
れたデータのソーティングに適用できる。

【０１１２】以上説明したように、本発明によれば、ソ
ーティングモジュールをＬ個直接接続してパイプライン
動作できるようにしたので、ソーティングの処理時間を
１／Ｌに短縮できる。

【０１１３】以上説明したように、本発明によれば、ソ
ーティングモジュールを用意することで簡単にソーティ
ングの出力候補数をソーティングモジュールの個数分拡
張できる。

【０１１４】以上説明したように、本発明によれば、各
入力データに対してメモリ内の全データとを比較処理に
おいて、入力データと交換するメモリ内のデータを検出
した後は比較処理を行なわずメモリの最終データまでデ
ータの交換を行なうだけの簡単な処理にすることによ
り、比較交換を行なう部分をパイプライン化し、それに
よる速度低下を抑えられる。

【０１１５】以上説明したように、本発明によれば、通
常のＲＡＭを用いてもＦＩＦＯメモリを用いた処理と同
じサイクル数でソーティング処理を実現できる。

【０１１６】以上説明したように、本発明によれば、通
常のＲＡＭを使えるためアクセス速度やコストの面で選
択肢が多く、用途に適したものを選べる。

【０１１７】以上説明したように、本発明によれば、複
数のソーティングを１個のソーティング回路で同時に実
行できるためハードウェア資源の有効利用とコストの削
減ができる。

【０１１８】以上説明したように、本発明によれば、ソ
ーティングの比較条件の変更も比較器を固定したままで
良いので、回路が単純化でき、動作速度的にも有利であ
る。

【図面の簡単な説明】

【図１】実施例１の構成図。

【図２】実施例２の構成図。

【図３】実施例３の構成図。

【図４】実施例４の構成図。

【図５】実施例５の構成図。

【図６】従来の構成図。

【図７】実施例２においてソーティング部を複数直列接
続した構成図。

【図８】実施例３において並列比較交換器を多段接続し
た構成図。

【図９】実施例３においてソーティング部を複数並列接
続した構成図。

【図１０】実施例４において並列比較交換器をパイプラ
イン化した構成図。

【図１１】実施例４においてデータ入力をパイプライン
化した構成図。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 ソーティング結果として出力する数の情
   報を記憶できる記憶手段と、 逐次入力される情報と前記記憶手段に記憶されている情
   報とを比較交換する比較交換器を複数個備え、 前記記憶手段と前記複数の比較交換器をパイプライン接
   続した情報処理装置。
2. 【請求項２】 ソーティング結果として出力する数の情
   報を記憶できる記憶手段と、 前記記憶手段を分割した複数の領域に接続され、逐次入
   力される情報と接続された領域に記憶されている情報と
   を比較交換する複数の比較交換器を備え、 前記複数の比較交換器をパイプライン動作させることを
   特徴とする情報処理装置。
3. 【請求項３】 ソーティング結果として出力する数の情
   報を記憶できる記憶手段と該記憶手段に記憶されている
   情報と逐次入力される情報とを比較交換する比較交換器
   とを備えるソーティング手段を複数個多段接続し、 複数の出力を可能とすることを特徴とする情報処理装
   置。
4. 【請求項４】 前記ソーティング手段を直列接続するこ
   とを特徴とする請求項３に記載の情報処理装置。
5. 【請求項５】 前記ソーティング手段を並列接続するこ
   とを特徴とする請求項３に記載の情報処理装置。
6. 【請求項６】 ソーティング結果として出力する数の情
   報を記憶でき、複数の領域に小分割された記憶手段と、 逐次入力される情報と前記記憶手段の各領域に記憶され
   ている情報とを並列に比較交換する並列比較交換器とを
   備えることを特徴とする情報処理装置。
7. 【請求項７】 ソーティング結果として出力する数の情
   報を記憶できる記憶手段と、 逐次入力される情報と前記記憶手段に記憶されている情
   報とを比較交換する比較交換器と、 前記比較交換器が前記記憶手段に記憶されている情報か
   ら交換する情報を検出した後、前記比較処理を中断する
   よう制御する制御手段とを有することを特徴とする情報
   処理装置。
8. 【請求項８】 ソーティング結果として出力する数の情
   報を記憶できる複数の記憶手段と、 逐次入力される情報と前記記憶手段に記憶されている情
   報とを比較交換する比較交換器を備え、 前記比較交換器に接続する前記記憶手段を切り替えてソ
   ーティング処理を行うことを特徴とする情報処理装置。
9. 【請求項９】 ソーティング結果として出力する数の情
   報を記憶できる記憶手段と、該記憶手段に記憶されてい
   る情報と逐次入力される情報とを比較交換する比較交換
   器を備えるソーティング手段を備え、 前記ソーティング手段を時間分割して使用するよう制御
   することを特徴とする情報処理装置。
10. 【請求項１０】 ソーティング結果として出力する数の
    情報を記憶できる記憶手段と、 逐次入力される情報と前記記憶手段に記憶されている情
    報とを比較交換する比較交換器と、 前記ソーティングの条件に応じて前記入力される情報を
    変換することを特徴とする情報処理装置。
11. 【請求項１１】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 ソーティングを行う情報の数値範囲とその識別コードを
    格納できるデータ幅とＮ個のワード数を持ったメモリ
    と、 逐次入力される情報と前記メモリ内の全情報とを比較交
    換する複数個のパイプライン接続されている比較交換器
    とを備えることを特徴とする情報処理装置。
12. 【請求項１２】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 ソーティングを行う情報の数値範囲とその識別コードを
    格納できるデータ幅とＮ個のワード数を持ち、複数に小
    分割されたメモリと、 それぞれの前記小分割メモリに接続され、逐次入力され
    る情報と前記小分割メモリ内の全データとを比較交換す
    る比較交換器を備え、 前記各比較交換器がパイプライン動作することを特徴と
    する情報処理装置。
13. 【請求項１３】 前記比較交換器を直列接続することを
    特徴とする請求項１２に記載の情報処理装置。
14. 【請求項１４】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 ソーティングを行う情報の数値範囲とその識別コードを
    格納できるデータ幅とＮ個のワード数を持ち、複数に小
    分割されたメモリと、 逐次入力される情報と前記メモリ内の全情報とを並列に
    比較交換を行う比較交換器を有することを特徴とする情
    報処理装置。
15. 【請求項１５】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 ソーティングを行う情報の数値範囲とその識別コードを
    格納できるデータ幅とＮ個のワード数を持ったメモリ
    と、逐次入力される情報と前記メモリ内の全情報とを比
    較交換する比較交換器とを備えたソーティング回路を複
    数個備え、 各ソーティング回路を多段接続することを特徴とする情
    報処理装置。
16. 【請求項１６】 前期多段接続は並列接続とすることを
    特徴とする請求項１５に記載の情報処理装置。
17. 【請求項１７】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 ソーティングを行う情報の数値範囲とその識別コードを
    格納できるデータ幅とＮ個のワード数を持ったメモリ
    と、 逐次入力される情報と前記メモリ内の全情報とを比較交
    換する比較交換器と、 前記各入力される情報に対して前記メモリ内の情報と比
    較していき、入力情報と交換するメモリ内の情報を検出
    した後は比較を行わずメモリ内の最終情報まで情報の交
    換を行うことを特徴とする情報処理装置。
18. 【請求項１８】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 ソーティングを行う情報の数値範囲とその識別コードを
    格納できるデータ幅とＮ個のワード数を持ち、複数に小
    分割された複数のメモリと、 逐次入力される情報と前記メモリ内の情報とを比較交換
    する比較交換器とを備え、 前記複数のメモリを切り替えてソーティングを行うこと
    を特徴とする情報処理装置。
19. 【請求項１９】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 上位Ｎ個までの情報を格納するメモリと、入力情報と前
    記メモリ内の情報を比較交換する比較交換器を備えるソ
    ーティング回路を時間分割して使用することを特徴とす
    る情報処理装置。
20. 【請求項２０】 入力された複数の情報の中から上位Ｎ
    個までの候補数の情報を昇順または降順で順位付けして
    取り出す情報処理装置において、 上位Ｎ個までの情報を格納するメモリと、 入力情報と前記メモリ内の情報を比較交換する比較交換
    器を備え、 前記入力情報を変換することにより前記ソーティングの
    比較条件を変更することを特徴とする情報処理装置。