JPH0878639A - Semiconductor storage device and its manufacture - Google Patents
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- JPH0878639A JPH0878639A JP6213015A JP21301594A JPH0878639A JP H0878639 A JPH0878639 A JP H0878639A JP 6213015 A JP6213015 A JP 6213015A JP 21301594 A JP21301594 A JP 21301594A JP H0878639 A JPH0878639 A JP H0878639A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、一般に半導体記憶装
置に関するものであり、より特定的には、トレンチ型キ
ャパシタ、フィン型キャパシタまたはスタックトトレン
チ型キャパシタを有する半導体記憶装置に関する。この
発明は、またそのような半導体記憶装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a trench type capacitor, a fin type capacitor or a stacked trench type capacitor. The present invention also relates to a method of manufacturing such a semiconductor memory device.
【０００２】[0002]
【従来の技術】図４５〜図５１は、従来のトレンチ型キ
ャパシタを有する半導体記憶装置の製造方法の工程図で
ある（ＩＥＤＭ１９８２，テクニカルダイジェスト第８
０６頁）。45 to 51 are process diagrams of a method of manufacturing a semiconductor memory device having a conventional trench type capacitor (IEDM1982, Technical Digest No. 8).
Page 06).
【０００３】まず、図４５と図４６に示すように、半導
体基板１の主表面中に、分離酸化膜２と酸化膜３を形成
する。半導体基板１の上に、トレンチを形成すべき部分
に開口部を有するレジストパターン４を形成する。レジ
ストパターン４をマスクにして、分離酸化膜２と酸化膜
３と半導体基板１をエッチングし、トレンチ５を形成す
る。First, as shown in FIGS. 45 and 46, isolation oxide film 2 and oxide film 3 are formed in the main surface of semiconductor substrate 1. A resist pattern 4 having an opening at a portion where a trench is to be formed is formed on the semiconductor substrate 1. Using the resist pattern 4 as a mask, the isolation oxide film 2, the oxide film 3 and the semiconductor substrate 1 are etched to form a trench 5.
【０００４】その後レジストパターン４を除去する。図
４７に示すように、トレンチ５の底面を含む内壁面に不
純物拡散層６を形成する。不純物拡散層６の不純物の導
電型は、半導体基板１と反対の導電型のものである。不
純物拡散層６は、イオン注入または熱拡散法により形成
される。After that, the resist pattern 4 is removed. As shown in FIG. 47, the impurity diffusion layer 6 is formed on the inner wall surface including the bottom surface of the trench 5. The impurity conductivity type of the impurity diffusion layer 6 is the conductivity type opposite to that of the semiconductor substrate 1. The impurity diffusion layer 6 is formed by ion implantation or thermal diffusion.
【０００５】図４８に示すように、トレンチ５の内壁面
をキャパシタ絶縁膜７で被覆する。キャパシタ絶縁膜７
を介在させて、不純物拡散層６に接触するように、セル
プレート電極８をトレンチ５内に埋め込む。As shown in FIG. 48, the inner wall surface of trench 5 is covered with capacitor insulating film 7. Capacitor insulating film 7
The cell plate electrode 8 is embedded in the trench 5 so as to come into contact with the impurity diffusion layer 6 via.
【０００６】図４８と図４９に示すように、半導体基板
１の表面から酸化膜３を除去し、その後、ゲート酸化膜
９を形成する。半導体基板１の上にワード線となるゲー
ト電極１０を形成する。半導体基板１の表面中であっ
て、ゲート電極１０の両側に、ソース／ドレイン拡散層
１１を形成する。As shown in FIGS. 48 and 49, the oxide film 3 is removed from the surface of the semiconductor substrate 1, and then the gate oxide film 9 is formed. A gate electrode 10 to be a word line is formed on the semiconductor substrate 1. Source / drain diffusion layers 11 are formed on both sides of the gate electrode 10 in the surface of the semiconductor substrate 1.
【０００７】図５０に示すように、ゲート電極１０を覆
うように、半導体基板１の全面に、層間絶縁膜１２を堆
積する。As shown in FIG. 50, an interlayer insulating film 12 is deposited on the entire surface of the semiconductor substrate 1 so as to cover the gate electrode 10.
【０００８】図５１に示すように、層間絶縁膜１２中
に、ソース／ドレイン拡散層１１の一方の表面を露出さ
せるためのコンタクトホール１２ａを形成する。コンタ
クトホール１２ａを通って、ソース／ドレイン拡散層１
１の一方に接続されるように、ビット線１３となる配線
膜を形成する。ビット線１３を覆うように、半導体基板
１の上に層間絶縁膜１４を堆積する。層間絶縁膜１４の
上に、Ａｌ配線１５を形成する。Ａｌ配線１５を覆うよ
うに、半導体基板１の上にパッシベーション膜１６を堆
積すると、トレンチ型キャパシタを含む半導体記憶装置
が完成する。As shown in FIG. 51, a contact hole 12a for exposing one surface of the source / drain diffusion layer 11 is formed in the interlayer insulating film 12. Source / drain diffusion layer 1 through contact hole 12a
A wiring film to be the bit line 13 is formed so as to be connected to one of the wirings 1. An interlayer insulating film 14 is deposited on the semiconductor substrate 1 so as to cover the bit lines 13. An Al wiring 15 is formed on the interlayer insulating film 14. By depositing a passivation film 16 on the semiconductor substrate 1 so as to cover the Al wiring 15, a semiconductor memory device including a trench type capacitor is completed.
【０００９】図５２〜図６３は、従来のフィン型キャパ
シタを有する半導体記憶装置（ＩＥＤＭテクニカルダイ
ジェスト，１９８８年，第５９２頁参照）の製造方法の
順序の各工程における半導体装置の断面図である。52 to 63 are cross-sectional views of the semiconductor device in each step of the manufacturing method sequence of the conventional semiconductor memory device having a fin-type capacitor (IEDM Technical Digest, 1988, p. 592).
【００１０】図５２に示すように、半導体基板１の主表
面に、分離酸化膜２、ゲート酸化膜２６、ワード線とな
る電極配線膜２７およびソース／ドレイン拡散層２８を
形成する。As shown in FIG. 52, isolation oxide film 2, gate oxide film 26, electrode wiring film 27 to be a word line and source / drain diffusion layer 28 are formed on the main surface of semiconductor substrate 1.
【００１１】図５３に示すように、電極配線膜２７を、
ＴＥＯＳ（テトラエトキシシラン）等の絶縁膜で覆い、
これをパターニングすることによって、ＬＤＤを形成す
るための枠付酸化膜２９を形成する。As shown in FIG. 53, the electrode wiring film 27 is
Cover with an insulating film such as TEOS (tetraethoxysilane),
By patterning this, a framed oxide film 29 for forming an LDD is formed.
【００１２】図５４に示すように、半導体基板１の表面
全面に、層間絶縁膜３０を堆積する。層間絶縁膜３０中
に、ソース／ドレイン拡散層２８の一方の表面を露出さ
せるためのコンタクトホール３１を形成する。コンタク
トホール３１を通って、ソース／ドレイン拡散層２８の
一方に接続されるビット線３２を半導体基板１の上に形
成する。As shown in FIG. 54, an interlayer insulating film 30 is deposited on the entire surface of the semiconductor substrate 1. A contact hole 31 for exposing one surface of the source / drain diffusion layer 28 is formed in the interlayer insulating film 30. A bit line 32 connected to one of the source / drain diffusion layers 28 through the contact hole 31 is formed on the semiconductor substrate 1.
【００１３】図５５に示すように、ビット線３２を覆う
ように、半導体基板１の上に層間絶縁膜３０をさらに堆
積する。層間絶縁膜３０の上に、リン等を添加したポリ
シリコン等の電極膜３３と、ＴＥＯＳ等の酸化膜３４を
形成する。As shown in FIG. 55, an interlayer insulating film 30 is further deposited on the semiconductor substrate 1 so as to cover the bit lines 32. On the inter-layer insulation film 30, an electrode film 33 of polysilicon or the like to which phosphorus or the like is added and an oxide film 34 of TEOS or the like are formed.
【００１４】図５６に示すように、ソース／ドレイン領
域２８の他方の上部分に開口部を有するレジストパター
ン３５を、酸化膜３４の上に形成する。As shown in FIG. 56, a resist pattern 35 having an opening in the other upper portion of the source / drain region 28 is formed on the oxide film 34.
【００１５】レジストパターン３５をマスクにして、酸
化膜３４、電極膜３３、さらに層間絶縁膜３０をエッチ
ングし、ソース／ドレイン領域２８の他方の表面を露出
させる。コンタクトホール３６を形成する。その後、レ
ジストパターン３５を除去する。Using the resist pattern 35 as a mask, the oxide film 34, the electrode film 33, and the interlayer insulating film 30 are etched to expose the other surface of the source / drain region 28. A contact hole 36 is formed. Then, the resist pattern 35 is removed.
【００１６】図５６と図５７に示すように、コンタクト
ホール３６内に埋め込まれるように、酸化膜３４の上
に、リン等を含むポリシリコン等の電極膜３７を形成す
る。電極膜３７の上に、後に形成するストレージノード
電極の平面形状を有するレジストパターン３８を形成す
る。As shown in FIGS. 56 and 57, an electrode film 37 of polysilicon or the like containing phosphorus or the like is formed on the oxide film 34 so as to be embedded in the contact hole 36. A resist pattern 38 having a planar shape of a storage node electrode to be formed later is formed on the electrode film 37.
【００１７】図５７と図５８に示すように、レジストパ
ターン３８をマスクにして、電極膜３７をエッチングす
る。さらに、図５８と図５９に示すように、ＨＦ液等を
用いて、酸化膜３４を除去する。As shown in FIGS. 57 and 58, the electrode film 37 is etched using the resist pattern 38 as a mask. Further, as shown in FIGS. 58 and 59, the oxide film 34 is removed using an HF solution or the like.
【００１８】図５９と図６０に示すように、レジストパ
ターン３８をマスクにして、電極膜３３をパターニング
する。レジストパターン３８を除去する。これによっ
て、ストレージノード５９が形成される。As shown in FIGS. 59 and 60, the electrode film 33 is patterned using the resist pattern 38 as a mask. The resist pattern 38 is removed. As a result, the storage node 59 is formed.
【００１９】図６１と図６２に示すように、ストレージ
ノード５９の表面を、キャパシタ絶縁膜７で被覆する。
その後、キャパシタ絶縁膜７を介在させてストレージノ
ード５９に接触するように、半導体基板１の上にセルプ
レート電極８を堆積する。As shown in FIGS. 61 and 62, the surface of storage node 59 is covered with capacitor insulating film 7.
Then, cell plate electrode 8 is deposited on semiconductor substrate 1 so as to contact storage node 59 with capacitor insulating film 7 interposed.
【００２０】図６３に示すように、セルプレート電極８
を覆うように層間絶縁膜５０を半導体基板１の上に形成
する。層間絶縁膜５０の上にＡｌ配線５１を形成する。
Ａｌ配線５１を覆うように、層間絶縁膜５０の上にパッ
シベーション膜５２を形成する。As shown in FIG. 63, the cell plate electrode 8
An interlayer insulating film 50 is formed on the semiconductor substrate 1 so as to cover the. An Al wiring 51 is formed on the interlayer insulating film 50.
A passivation film 52 is formed on the interlayer insulating film 50 so as to cover the Al wiring 51.
【００２１】図６４〜図７４は、従来のスタックトトレ
ンチ型キャパシタを有する半導体記憶装置の製造方法の
順序の各工程における半導体装置の断面図である。64-74 are cross-sectional views of the semiconductor device in each step of the sequence of the method of manufacturing the semiconductor memory device having the conventional stacked trench type capacitor.
【００２２】図６４に示すように、半導体基板１の主表
面中に、分離酸化膜２を形成する。半導体基板１の上に
酸化膜３を形成する。分離酸化膜２と酸化膜３を覆うよ
うに、窒化膜３９を、半導体基板１の上に堆積する。窒
化膜３９の上に、トレンチ形成用のレジストパターン４
を形成する。As shown in FIG. 64, isolation oxide film 2 is formed in the main surface of semiconductor substrate 1. An oxide film 3 is formed on the semiconductor substrate 1. A nitride film 39 is deposited on the semiconductor substrate 1 so as to cover the isolation oxide film 2 and the oxide film 3. A resist pattern 4 for forming a trench is formed on the nitride film 39.
To form.
【００２３】図６４と６５に示すように、レジストパタ
ーン４をマスクにして、窒化膜３９、分離酸化膜２およ
び半導体基板１をエッチングし、トレンチ５を形成す
る。その後、レジストパターン４を除去する。As shown in FIGS. 64 and 65, using resist pattern 4 as a mask, nitride film 39, isolation oxide film 2 and semiconductor substrate 1 are etched to form trench 5. Then, the resist pattern 4 is removed.
【００２４】図６５と図６６に示すように、トレンチ５
の内壁面に酸化膜４０を形成する。図６６と図６７に示
すように、トレンチ５内に埋め込まれるようにレジスト
４１を半導体基板１の上に被覆する。写真製版法によ
り、トレンチ５の上部に位置する酸化膜４０の一部を露
出させるように、レジスト４１をパターニングする。図
６７と図６８に示すように、レジスト４１をマスクにし
て、トレンチ５の上部に位置する酸化膜４０の一部をエ
ッチング除去する。As shown in FIGS. 65 and 66, the trench 5
An oxide film 40 is formed on the inner wall surface of the. As shown in FIGS. 66 and 67, the resist 41 is coated on the semiconductor substrate 1 so as to be embedded in the trench 5. The resist 41 is patterned by photolithography so as to expose a part of the oxide film 40 located above the trench 5. As shown in FIGS. 67 and 68, a portion of oxide film 40 located above trench 5 is removed by etching using resist 41 as a mask.
【００２５】図６８と図６９に示すように、レジスト４
１を除去する。図７０に示すように、トレンチ５の内壁
面を被覆するように、ポリシリコン膜４２をＣＶＤ法等
により半導体基板１の上に堆積する。As shown in FIGS. 68 and 69, the resist 4
Remove 1. As shown in FIG. 70, a polysilicon film 42 is deposited on the semiconductor substrate 1 by the CVD method or the like so as to cover the inner wall surface of the trench 5.
【００２６】図７０と図７１に示すように、ポリシリコ
ン膜４２を異方性エッチングすることにより、分離酸化
膜２および酸化膜３の上のポリシリコン膜４２を除去す
る。このとき、トレンチ５内にはエッチング種が到達し
にくいため、トレンチ５の底部に位置するポリシリコン
膜４２はエッチングされずに残る。ポリシリコン膜４２
は、トレンチ５の上部で、半導体基板１と電気的に接触
する。As shown in FIGS. 70 and 71, polysilicon film 42 is anisotropically etched to remove polysilicon film 42 on isolation oxide film 2 and oxide film 3. At this time, since etching species do not easily reach the inside of the trench 5, the polysilicon film 42 located at the bottom of the trench 5 remains without being etched. Polysilicon film 42
Electrically contacts the semiconductor substrate 1 above the trench 5.
【００２７】図７１と図７２に示すように、キャパシタ
絶縁膜７で、ポリシリコン膜４２の表面を被覆する。キ
ャパシタ絶縁膜７を介在させてポリシリコン膜４２に接
触するように、トレンチ５内にセルプレート電極８を埋
め込む。As shown in FIGS. 71 and 72, the surface of the polysilicon film 42 is covered with the capacitor insulating film 7. The cell plate electrode 8 is embedded in the trench 5 so as to contact the polysilicon film 42 with the capacitor insulating film 7 interposed.
【００２８】図７２と図７３に示すように、酸化膜３
を、ＨＦ液等で除去する。図７４に示すように、半導体
基板１の上にゲート絶縁膜９およびゲート電極１０を形
成する。半導体基板１の表面中であって、ゲート電極１
０の両側にソース／ドレイン層２８を形成する。ソース
／ドレイン層２８の一方２８ａは、ポリシリコン膜４２
に電気的に接続されるように形成される。ゲート電極１
０を覆うように、半導体基板１の上に層間絶縁膜５０を
堆積する。層間絶縁膜５０およびゲート絶縁膜９中に、
ソース／ドレイン層２８の他方の表面の一部を露出させ
るためのコンタクトホール５３を形成する。コンタクト
ホール５３を通って、ソース／ドレイン拡散層２８の他
方に接続されるように、ビット線３２を、半導体基板１
の上に形成する。ビット線３２を覆うように、半導体基
板の上に、層間絶縁膜５４を形成する。層間絶縁膜５４
の上に、Ａｌ配線５１を形成する。Ａｌ配線５１を覆う
ように、半導体基板１の上にパッシベーション膜５２を
形成することによって、半導体記憶装置が完成する。As shown in FIGS. 72 and 73, the oxide film 3
Are removed with an HF solution or the like. As shown in FIG. 74, the gate insulating film 9 and the gate electrode 10 are formed on the semiconductor substrate 1. In the surface of the semiconductor substrate 1, the gate electrode 1
Source / drain layers 28 are formed on both sides of 0. One of the source / drain layers 28a is provided with a polysilicon film 42.
Is formed to be electrically connected to. Gate electrode 1
An interlayer insulating film 50 is deposited on the semiconductor substrate 1 so as to cover 0. In the interlayer insulating film 50 and the gate insulating film 9,
A contact hole 53 for exposing a part of the other surface of the source / drain layer 28 is formed. The bit line 32 is connected to the other of the source / drain diffusion layers 28 through the contact hole 53, and the bit line 32 is connected to the semiconductor substrate 1.
To form on. An interlayer insulating film 54 is formed on the semiconductor substrate so as to cover the bit line 32. Interlayer insulation film 54
An Al wiring 51 is formed on the above. A semiconductor memory device is completed by forming a passivation film 52 on the semiconductor substrate 1 so as to cover the Al wiring 51.
【００２９】[0029]
【発明が解決しようとする課題】次に、上述した従来の
半導体記憶装置の問題点について説明する。The problems of the above-mentioned conventional semiconductor memory device will be described below.
【００３０】図５１に示す、トレンチ型キャパシタを含
む半導体記憶装置の場合、キャパシタ絶縁膜７と不純物
拡散層６とセルプレート電極８とで、容量を形成してい
る。したがって、限られた平面領域内で容量増加を図る
ためには、キャパシタ絶縁膜７の薄膜化、および、トレ
ンチ５をより深く形成する必要がある。しかしながら、
キャパシタ絶縁膜７の薄膜化は、誘電膜の信頼性に問題
があり、また、トレンチ５を深く形成することは、加工
上の制約があり、ひいては、得られる容量値にも限りが
あるという問題点があった。In the case of the semiconductor memory device including the trench type capacitor shown in FIG. 51, the capacitor insulating film 7, the impurity diffusion layer 6 and the cell plate electrode 8 form a capacitance. Therefore, in order to increase the capacitance within the limited plane area, it is necessary to thin the capacitor insulating film 7 and form the trench 5 deeper. However,
The thinning of the capacitor insulating film 7 has a problem in reliability of the dielectric film, and the deep formation of the trench 5 has a limitation in processing, and thus the obtained capacitance value is also limited. There was a point.
【００３１】また、図６３に示すフィン型キャパシタを
有する半導体記憶装置の場合においても、その容量の増
加を図るためには、キャパシタ絶縁膜７の薄膜化を行な
う必要があるが、誘電膜の薄膜化は信頼性に問題があ
る。また、フィンの枚数を、２枚から、３枚、４枚と増
やすことによって容量の増加を図ることができるが、工
程数が増加するという問題点があり、また、フィン部の
トータルの膜厚の増加による、キャパシタ部と周辺回路
部との間の絶対段差が拡大するという問題点があり、キ
ャパシタ容量を増加させることは容易ではなかった。Also in the case of the semiconductor memory device having the fin type capacitor shown in FIG. 63, it is necessary to thin the capacitor insulating film 7 in order to increase its capacitance. There is a problem in reliability. Although the capacity can be increased by increasing the number of fins from two to three or four, there is a problem that the number of steps is increased, and the total film thickness of the fin portion is increased. However, there is a problem that the absolute step difference between the capacitor part and the peripheral circuit part is increased due to the increase of the capacitor, and it is not easy to increase the capacitance of the capacitor.
【００３２】図７４に示すスタックトトレンチ型キャパ
シタを有する半導体記憶装置の場合、容量増加を図るた
めには、キャパシタ絶縁膜７の薄膜化と、深いトレンチ
５の形成が必要であるが、それらには限度があった。In the case of the semiconductor memory device having the stacked trench type capacitor shown in FIG. 74, it is necessary to thin the capacitor insulating film 7 and form the deep trench 5 in order to increase the capacity. There was a limit.
【００３３】この発明は、上記のような問題点を解決す
るためになされたもので、限られた平面領域内で、信頼
性よく、容量増加を図ることができるように改良された
半導体記憶装置を提供することにある。The present invention has been made in order to solve the above problems, and is a semiconductor memory device improved so that capacity can be increased with reliability within a limited plane area. To provide.
【００３４】この発明の他の目的は、限られた平面領域
内で、信頼性よく、容量増加を図ることができるように
改良された、トレンチ型キャパシタを有する半導体記憶
装置を提供することにある。Another object of the present invention is to provide a semiconductor memory device having a trench type capacitor which is improved so that the capacity can be increased with reliability within a limited plane area. .
【００３５】この発明のさらに他の目的は、限られた平
面領域内で、信頼性よく、容量増加を図ることができる
ように改良されたフィン型キャパシタを有する半導体記
憶装置を提供することにある。Still another object of the present invention is to provide a semiconductor memory device having a fin type capacitor improved so that the capacity can be increased with reliability within a limited plane area. .
【００３６】この発明のさらに他の目的は、限られた平
面領域内で、信頼性よく、容量増加を図ることができる
ように改良された、スタックトトレンチ型キャパシタを
有する半導体記憶装置を提供することにある。Still another object of the present invention is to provide a semiconductor memory device having a stacked trench type capacitor which is improved so as to increase the capacity with reliability within a limited plane area. Especially.
【００３７】この発明のさらに他の目的は、そのような
半導体記憶装置の製造方法を提供することにある。Still another object of the present invention is to provide a method of manufacturing such a semiconductor memory device.
【００３８】[0038]
【課題を解決するための手段】この発明の第１の局面に
従う半導体記憶装置は、トレンチ型キャパシタを含む半
導体記憶装置に関する。当該装置は、半導体基板と、上
記半導体基板の表面中に設けられたトレンチとを備え
る。上記トレンチの内壁面に、複数の凹部または複数の
凸部が設けられている。上記凹部または凸部を含むトレ
ンチの内壁面中に、ストレージノードとなる不純物拡散
層が形成されている。上記不純物拡散層に接触するよう
に、上記トレンチの内壁面をキャパシタ絶縁膜が被覆し
ている。上記キャパシタ絶縁膜を介在させて、上記不純
物拡散層に接触するように、上記トレンチ内にセルプレ
ート電極が埋め込まれている。A semiconductor memory device according to a first aspect of the present invention relates to a semiconductor memory device including a trench type capacitor. The device comprises a semiconductor substrate and a trench provided in the surface of the semiconductor substrate. A plurality of concave portions or a plurality of convex portions are provided on the inner wall surface of the trench. An impurity diffusion layer serving as a storage node is formed in the inner wall surface of the trench including the concave portion or the convex portion. An inner wall surface of the trench is covered with a capacitor insulating film so as to contact the impurity diffusion layer. A cell plate electrode is buried in the trench so as to contact the impurity diffusion layer with the capacitor insulating film interposed.
【００３９】この発明の第２の局面に従う半導体記憶装
置は、フィン型キャパシタを有する半導体記憶装置に係
るものである。当該装置は、半導体基板と、上記半導体
基板の上に設けられたストレージノードとを備える。上
記スレージノードは、上記半導体基板の表面から上方向
に延びる垂直部分と、該垂直部分の側壁面から水平方向
に延びる水平部分とからなる。上記ストレージノードの
上記水平部分の表面には、複数の凹部または複数の凸部
が設けられている。当該装置は、さらに、上記ストレー
ジノードの表面を被覆するキャパシタ絶縁膜を備える。
上記キャパシタ絶縁膜を介在させて、上記ストレージノ
ードをセルプレート電極が被覆している。A semiconductor memory device according to a second aspect of the present invention relates to a semiconductor memory device having a fin type capacitor. The device includes a semiconductor substrate and a storage node provided on the semiconductor substrate. The sledge node includes a vertical portion extending upward from the surface of the semiconductor substrate and a horizontal portion extending horizontally from a sidewall surface of the vertical portion. A plurality of concave portions or a plurality of convex portions are provided on the surface of the horizontal portion of the storage node. The device further includes a capacitor insulating film that covers the surface of the storage node.
A cell plate electrode covers the storage node with the capacitor insulating film interposed.
【００４０】この発明の第３の局面に従う半導体記憶装
置は、スタックトトレンチ型キャパシタを含む半導体記
憶装置に係るものである。当該装置は、半導体基板と、
上記半導体基板の表面中に設けられた、トレンチとを備
える。上記トレンチの内壁面を、ストレージノードとな
る導電体膜が被覆している。上記導電体膜の表面には、
複数の凹部または複数の凸部が設けられている。上記導
電体膜を、キャパシタ絶縁膜が被覆している。上記キャ
パシタ絶縁膜を介在させて、上記導電体膜に接触するよ
うに、上記トレンチ内にセルプレート電極が埋め込まれ
ている。A semiconductor memory device according to a third aspect of the present invention relates to a semiconductor memory device including a stacked trench type capacitor. The device includes a semiconductor substrate,
A trench provided in the surface of the semiconductor substrate. The inner wall surface of the trench is covered with a conductor film serving as a storage node. On the surface of the conductor film,
A plurality of concave portions or a plurality of convex portions are provided. The conductor film is covered with a capacitor insulating film. A cell plate electrode is embedded in the trench so as to contact the conductor film with the capacitor insulating film interposed.
【００４１】上記第１、第２および第３の局面に従う半
導体記憶装置の好ましい実施態様によれば、上記凹部の
一部または全部は、実質的に、半球が嵌り込む形状にさ
れている。According to a preferred embodiment of the semiconductor memory device according to the first, second and third aspects, a part or all of the recess is substantially shaped so that a hemisphere fits therein.
【００４２】また、上記第１、第２および第３の局面に
従う半導体記憶装置の好ましい実施態様によれば、上記
凸部は、実質的に半球形状のシリコン粒で形成される。According to a preferred embodiment of the semiconductor memory device according to the first, second and third aspects, the convex portion is formed of substantially hemispherical silicon grains.
【００４３】この発明の第４の局面に従う半導体記憶装
置の製造方法は、トレンチ型キャパシタを含む半導体記
憶装置の製造方法に関する。半導体基板の表面中に、ト
レンチを形成する。上記トレンチの内壁面にＴｉＳｉ2
膜を形成する。上記ＴｉＳｉ 2 膜を凝集させ、それによ
って上記トレンチの内壁面に、複数の凹部を形成する。
凝集した上記ＴｉＳｉ2 膜を除去する。上記トレンチの
内壁面中に、ストレージノードとなる不純物拡散層を形
成する。上記トレンチの内壁面をキャパシタ絶縁膜で被
覆する。上記キャパシタ絶縁膜を介在させて、上記不純
物拡散層に接触するように、セルプレート電極を上記ト
レンチ内に埋め込む。A semiconductor memory device according to a fourth aspect of the present invention.
A method of manufacturing a semiconductor device includes a semiconductor device including a trench type capacitor.
The present invention relates to a storage device manufacturing method. In the surface of the semiconductor substrate,
Form a wrench. TiSi on the inner wall of the trench2
Form a film. TiSi above 2Agglomerates the membrane, which
Thus, a plurality of recesses are formed on the inner wall surface of the trench.
Aggregated TiSi2Remove the membrane. Of the above trench
Form an impurity diffusion layer that will become a storage node in the inner wall surface.
To achieve. The inner wall surface of the trench is covered with a capacitor insulating film.
Overturn. With the capacitor insulating film interposed, the impurity
Place the cell plate electrode so that it contacts the diffusion layer.
Embed in the wrench.
【００４４】この発明の第５の局面に従う半導体記憶装
置は、トレンチ型キャパシタを含む半導体記憶装置の製
造方法に係る。半導体基板の表面中に、トレンチを形成
する。上記トレンチの内壁面に、複数のシリコン粒を付
着させる。上記シリコン粒を含む上記トレンチの内壁面
中に、不純物イオンを注入し、それによって、ストレー
ジノードとなる不純物拡散層を形成する。上記シリコン
粒を含む上記トレンチの内壁面をキャパシタ絶縁膜で被
覆する。上記キャパシタ絶縁膜を介在させて、上記不純
物拡散層に接触するように、上記トレンチ内にセルプレ
ート電極を埋め込む。A semiconductor memory device according to a fifth aspect of the present invention relates to a method of manufacturing a semiconductor memory device including a trench type capacitor. A trench is formed in the surface of the semiconductor substrate. A plurality of silicon particles are attached to the inner wall surface of the trench. Impurity ions are implanted into the inner wall surface of the trench containing the silicon particles, thereby forming an impurity diffusion layer serving as a storage node. The inner wall surface of the trench containing the silicon particles is covered with a capacitor insulating film. A cell plate electrode is embedded in the trench so as to contact the impurity diffusion layer with the capacitor insulating film interposed.
【００４５】この発明の第６の局面に従う発明は、半導
体基板の表面から上方向に延びる垂直部分と、水平方向
に延びる水平部分とからなるストレージノードを有する
半導体記憶装置の製造方法に係る。半導体基板の上に上
記ストレージノードの第１の水平部分になる第１の導電
体層を形成する。上記第１の導電体層の表面に第１のＴ
ｉＳｉ2 膜を形成する。上記第１のＴｉＳｉ2 膜を凝集
させ、それによって上記第１の導電体層の表面に、複数
の凹部を形成する。上記第１のＴｉＳｉ2 膜を除去す
る。上記ストレージノードの上記垂直部分を形成する。
上記垂直部分に接続され、かつ上記第１の導電体層から
離れた位置で水平方向に延びる、上記ストレージノード
の第２の水平部分となる第２の導電体層を形成する。上
記第１導電体層および上記第２導電体層を所定の平面形
状になるようにパターニングし、それによって、上記ス
トレージノードの第１の水平部分と第２の水平部分を形
成する。上記ストレージノードの表面をキャパシタ絶縁
膜で被覆する。上記キャパシタ絶縁膜を介在させて、上
記ストレージノードに接触するようにセルプレート電極
を、上記半導体基板の上に形成する。The sixth aspect of the present invention relates to a method of manufacturing a semiconductor memory device having a storage node having a vertical portion extending upward from the surface of a semiconductor substrate and a horizontal portion extending horizontally. A first conductor layer, which is a first horizontal portion of the storage node, is formed on the semiconductor substrate. The first T is formed on the surface of the first conductor layer.
An iSi 2 film is formed. The first TiSi 2 film is aggregated to form a plurality of recesses on the surface of the first conductor layer. The first TiSi 2 film is removed. Forming the vertical portion of the storage node.
A second conductor layer is formed which is connected to the vertical portion and extends in the horizontal direction at a position apart from the first conductor layer, and which serves as a second horizontal portion of the storage node. The first conductive layer and the second conductive layer are patterned to have a predetermined planar shape, thereby forming a first horizontal portion and a second horizontal portion of the storage node. The surface of the storage node is covered with a capacitor insulating film. A cell plate electrode is formed on the semiconductor substrate so as to contact the storage node with the capacitor insulating film interposed.
【００４６】この発明の第７の局面に従う発明は、半導
体基板の表面から上方向に延びる垂直部分と、該垂直部
分の側壁面から水平方向に延びる水平部分とからなるス
トレージノードを有する半導体記憶装置の製造方法に係
るものである。半導体基板の上に、上記ストレージノー
ドの第１の水平部分となる第１の導電体層を形成する。
上記第１の導電体層の上に、複数のシリコン粒を形成す
る。上記垂直部分に接続され、かつ上記第１の導電体層
から離れた位置で、水平方向に延びる上記ストレージノ
ードの第２の水平部分となる第２の導電体層を形成す
る。上記第１の導電体層および第２の導電体層を所定の
平面形状になるようにパターニングし、それによって、
上記ストレージノードの第１の水平部分と第２の水平部
分とを形成する。上記ストレージノードの表面をキャパ
シタ絶縁膜で被覆する。上記キャパシタ絶縁膜を介在さ
せて、上記ストレージノードに接触するようにセルプレ
ート電極を上記半導体基板の上に形成する。The invention according to the seventh aspect of the present invention is a semiconductor memory device having a storage node including a vertical portion extending upward from a surface of a semiconductor substrate and a horizontal portion extending horizontally from a side wall surface of the vertical portion. The present invention relates to a manufacturing method of. A first conductor layer, which is a first horizontal portion of the storage node, is formed on the semiconductor substrate.
A plurality of silicon grains are formed on the first conductor layer. A second conductor layer, which is connected to the vertical portion and is separated from the first conductor layer, is a second horizontal portion of the storage node that extends in the horizontal direction. The first conductor layer and the second conductor layer are patterned to have a predetermined planar shape, whereby
Forming a first horizontal portion and a second horizontal portion of the storage node. The surface of the storage node is covered with a capacitor insulating film. A cell plate electrode is formed on the semiconductor substrate so as to contact the storage node with the capacitor insulating film interposed.
【００４７】この発明の第８の局面に従う発明は、スタ
ックトトレンチ型キャパシタを含む半導体記憶装置の製
造方法に係る。上記半導体基板の表面中に、トレンチを
形成する。上記トレンチの内壁面に、ストレージノード
となる導電体膜を被覆する。上記導電体膜の表面にＴｉ
Ｓｉ2 膜を形成する。上記ＴｉＳｉ2 膜を凝集させ、そ
れによって、上記導電体膜の表面に、複数の凹部を形成
する。上記ＴｉＳｉ2膜を除去する。上記導電体膜の表
面をキャパシタ絶縁膜で被覆する。上記キャパシタ絶縁
膜を介在させて、上記導電体膜に接触するように、セル
プレート電極を上記トレンチ内に埋め込む。The invention according to the eighth aspect of the present invention relates to a method of manufacturing a semiconductor memory device including a stacked trench type capacitor. A trench is formed in the surface of the semiconductor substrate. The inner wall surface of the trench is covered with a conductor film to be a storage node. Ti on the surface of the conductor film
A Si 2 film is formed. The TiSi 2 film is aggregated to form a plurality of recesses on the surface of the conductor film. The TiSi 2 film is removed. The surface of the conductor film is covered with a capacitor insulating film. A cell plate electrode is embedded in the trench so as to contact the conductor film with the capacitor insulating film interposed.
【００４８】この発明の第９の局面に従う発明は、スタ
ックトトレンチ型キャパシタを含む半導体記憶装置の製
造方法に係る。半導体基板の表面中にトレンチを形成す
る。上記トレンチの内壁面にストレージノードとなる導
電体膜を被覆する。上記導電体膜の表面に複数のシリコ
ン粒を付着させる。上記シリコン粒を含む上記導電体膜
の表面をキャパシタ絶縁膜で被覆する。上記キャパシタ
絶縁膜を介在させて、上記導電体膜に接触するように、
上記トレンチ内にセルプレート電極を埋込む。The invention according to the ninth aspect of the present invention relates to a method of manufacturing a semiconductor memory device including a stacked trench type capacitor. A trench is formed in the surface of the semiconductor substrate. The inner wall surface of the trench is covered with a conductor film serving as a storage node. A plurality of silicon particles are attached to the surface of the conductor film. The surface of the conductor film containing the silicon particles is covered with a capacitor insulating film. With the capacitor insulating film interposed, so as to contact the conductor film,
A cell plate electrode is embedded in the trench.
【００４９】[0049]
【作用】この発明の第１の局面に従う半導体記憶装置に
よれば、凹部または凸部を含むトレンチの内壁面に形成
された不純物拡散層を、ストレージノードとしているの
で、ストレージノードの表面積が増加する。According to the semiconductor memory device of the first aspect of the present invention, since the impurity diffusion layer formed on the inner wall surface of the trench including the concave portion or the convex portion is used as the storage node, the surface area of the storage node increases. .
【００５０】この発明の第２の局面に従う半導体記憶装
置によれば、ストレージノードの水平部分の表面に複数
の凹部または凸部が設けられているので、ストレージノ
ードの表面積は大きくなる。According to the semiconductor memory device of the second aspect of the present invention, since the plurality of recesses or protrusions are provided on the surface of the horizontal portion of the storage node, the surface area of the storage node increases.
【００５１】この発明の第３の局面に従う半導体記憶装
置によれば、ストレージノードとなる導電体膜の表面に
複数の凹部または複数の凸部が設けられているので、ス
トレージノードの表面積が増加する。According to the semiconductor memory device of the third aspect of the present invention, since the plurality of concave portions or the plurality of convex portions are provided on the surface of the conductor film serving as the storage node, the surface area of the storage node increases. .
【００５２】この発明の第４の局面に従う半導体記憶装
置の製造方法によれば、複数の凹部が形成されたトレン
チの内壁面に形成された不純物拡散層をストレージノー
ドとして用いるので、ストレージノードの表面積が増加
する。According to the method for manufacturing a semiconductor memory device in accordance with the fourth aspect of the present invention, the impurity diffusion layer formed on the inner wall surface of the trench having the plurality of recesses is used as the storage node. Will increase.
【００５３】この発明の第５の局面に従う半導体記憶装
置の製造方法によれば、シリコン粒を含むトレンチの内
壁面中に不純物を注入し、それによって、ストレージノ
ードとなる不純物拡散層を形成するので、ストレージノ
ードの表面積が増加する。According to the method of manufacturing a semiconductor memory device according to the fifth aspect of the present invention, impurities are implanted into the inner wall surface of the trench containing silicon grains, thereby forming the impurity diffusion layer serving as the storage node. , The surface area of the storage node is increased.
【００５４】この発明の第６の局面に従う半導体記憶装
置の製造方法によれば、ストレージノードの第１の水平
部分になる第１導電体層の表面に複数の凹部を形成する
ので、ストレージノードの表面積が増大する。According to the method of manufacturing a semiconductor memory device in accordance with the sixth aspect of the present invention, since the plurality of recesses are formed on the surface of the first conductor layer which is the first horizontal portion of the storage node, the storage node of the storage node is formed. Increased surface area.
【００５５】この発明の第７の局面に従う半導体記憶装
置の製造方法によれば、第１の水平部分となる第１の導
電体層の上に複数のシリコン粒を形成するので、ストレ
ージノードの表面積が増大する。According to the method of manufacturing a semiconductor memory device in accordance with the seventh aspect of the present invention, since a plurality of silicon grains are formed on the first conductor layer serving as the first horizontal portion, the surface area of the storage node is increased. Will increase.
【００５６】この発明の第８の局面に従う半導体記憶装
置の製造方法によれば、ストレージノードとなる導電体
膜の表面に複数の凹部を形成するので、ストレージノー
ドの表面積は増大する。According to the method of manufacturing a semiconductor memory device according to the eighth aspect of the present invention, a plurality of recesses are formed on the surface of the conductive film serving as the storage node, so that the surface area of the storage node increases.
【００５７】この発明の第９の局面に従う半導体記憶装
置の製造方法によれば、ストレージノードとなる導電体
膜の表面に複数のシリコン粒を付着させるので、ストレ
ージノードの表面積は増大する。According to the method of manufacturing a semiconductor memory device in accordance with the ninth aspect of the present invention, a plurality of silicon particles are attached to the surface of the conductor film serving as the storage node, so that the surface area of the storage node increases.
【００５８】[0058]
【実施例】以下、この発明の実施例を図について説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
【００５９】実施例１ 図１は、実施例１に係る、トレンチ型キャパシタを有す
る半導体記憶装置の断面図である。図１に示すように、
半導体基板１の表面中に、トレンチ５が設けられてい
る。トレンチ５の内壁面に、複数の凹部５ａが設けられ
ている。凹部５ａを含むトレンチ５の内壁面中に、スト
レージノードとなる不純物拡散層６が形成されている。
不純物拡散層６に接触するように、トレンチ５の内壁面
をキャパシタ絶縁膜７が被覆している。キャパシタ絶縁
膜７を介在させて、不純物拡散層６に接触するように、
トレンチ５内にセルプレート電極８が埋め込まれてい
る。半導体基板１の上に、ゲート酸化膜９を介在させて
ゲート電極１０が設けられている。半導体基板１の表面
中であって、ゲート電極１０の両側にソース／ドレイン
拡散層１１が設けられている。ソース／ドレイン拡散層
１１の一方は、不純物拡散層６に接続されている。ゲー
ト電極１０を覆うように、半導体基板１の上に層間絶縁
膜１２が設けられている。層間絶縁膜１２中に、ソース
／ドレイン拡散層１１の他方の表面を露出させるための
コンタクトホール１２ａが設けられている。コンタクト
ホール１２ａを通って、ソース／ドレイン層１１の他方
にビット線３２が接続されている。ビット線３２を覆う
ように、層間絶縁膜１２の上に層間絶縁膜１４が設けら
れている。層間絶縁膜１４の上にＡｌ配線１５が設けら
れている。Ａｌ配線１５を覆うように、層間絶縁膜１４
の上にパッシベーション膜１６が設けられている。 Example 1 FIG. 1 is a sectional view of a semiconductor memory device having a trench type capacitor according to Example 1. As shown in FIG. As shown in Figure 1,
A trench 5 is provided in the surface of the semiconductor substrate 1. A plurality of recesses 5 a are provided on the inner wall surface of the trench 5. An impurity diffusion layer 6 serving as a storage node is formed in the inner wall surface of trench 5 including recess 5a.
The inner wall surface of the trench 5 is covered with the capacitor insulating film 7 so as to contact the impurity diffusion layer 6. To contact the impurity diffusion layer 6 with the capacitor insulating film 7 interposed.
A cell plate electrode 8 is embedded in the trench 5. A gate electrode 10 is provided on semiconductor substrate 1 with gate oxide film 9 interposed. Source / drain diffusion layers 11 are provided on both sides of the gate electrode 10 in the surface of the semiconductor substrate 1. One of the source / drain diffusion layers 11 is connected to the impurity diffusion layer 6. An interlayer insulating film 12 is provided on the semiconductor substrate 1 so as to cover the gate electrode 10. A contact hole 12 a for exposing the other surface of the source / drain diffusion layer 11 is provided in the interlayer insulating film 12. The bit line 32 is connected to the other of the source / drain layers 11 through the contact hole 12a. An interlayer insulating film 14 is provided on the interlayer insulating film 12 so as to cover the bit line 32. An Al wiring 15 is provided on the interlayer insulating film 14. The interlayer insulating film 14 is formed so as to cover the Al wiring 15.
A passivation film 16 is provided on.
【００６０】次に、図１に示す半導体記憶装置の製造方
法について説明する。図２に示すように、半導体基板１
の主表面に分離酸化膜２と酸化膜３を形成する。トレン
チを形成する部分に開口部を有するレジストパターン４
を半導体基板１の上に形成する。Next, a method of manufacturing the semiconductor memory device shown in FIG. 1 will be described. As shown in FIG. 2, the semiconductor substrate 1
Isolation oxide film 2 and oxide film 3 are formed on the main surface of. Resist pattern 4 having an opening in a portion where a trench is formed
Are formed on the semiconductor substrate 1.
【００６１】図２と図３に示すように、レジストパター
ン４をマスクにして、分離酸化膜２、酸化膜３、および
半導体基板１をエッチングし、半導体基板１の表面中に
トレンチ５を形成する。As shown in FIGS. 2 and 3, the isolation oxide film 2, the oxide film 3 and the semiconductor substrate 1 are etched using the resist pattern 4 as a mask to form a trench 5 in the surface of the semiconductor substrate 1. .
【００６２】図４に示すように、トレンチ５の内壁面を
被覆するように、半導体基板１の上に膜厚５００〜１０
００ÅのＴｉ膜１７を、スパッタ法、化学気相蒸着法等
により堆積する。As shown in FIG. 4, a film thickness of 500 to 10 is formed on the semiconductor substrate 1 so as to cover the inner wall surface of the trench 5.
A Ti film 17 of 00Å is deposited by a sputtering method, a chemical vapor deposition method or the like.
【００６３】図５に示すように、Ａｒ等の不活性ガス中
で、半導体基板１をアニールすることにより、チタン膜
１７とＳｉと接する部分を、ＴｉＳｉ2 膜１８に変え
る。このとき、酸化膜（２，３）上のＴｉ（１７）は、
反応しないで、そのまま残る。図６に示すように、未反
応Ｔｉ（１７）を、ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 や、Ｈ2 ＳＯ
4 ＋Ｈ2 Ｏ2 液で選択的に除去する。As shown in FIG. 5, in an inert gas such as Ar
Then, by annealing the semiconductor substrate 1, a titanium film is formed.
The portion that contacts 17 and Si is TiSi2Change to membrane 18
It At this time, Ti (17) on the oxide film (2, 3) is
It does not react and remains as it is. As shown in FIG.
OH Ti (17), NHFourOH + H2O2Or H2SO
Four+ H2O2Selectively removed with liquid.
【００６４】図７に示すように、８００〜９００℃以上
の高温でＴｉＳｉ2 膜１８をアニールすることにより、
ＴｉＳｉ2 膜１８は凝集し、それによって、凝集したＴ
ｉＳｉ2 １９が生成する。As shown in FIG. 7, by annealing the TiSi 2 film 18 at a high temperature of 800 to 900 ° C. or higher,
The TiSi 2 film 18 agglomerates, and thereby the agglomerated T
iSi 2 19 is generated.
【００６５】図７と図８に示すように、ＨＦ液等によ
り、凝集したＴｉＳｉ2 を除去することによって、トレ
ンチ５の内壁面に、実質的に半球が嵌り込む形状の凹部
２０が形成される。As shown in FIGS. 7 and 8, by removing the agglomerated TiSi 2 with an HF solution or the like, a recess 20 having a shape in which a hemisphere is substantially fitted is formed on the inner wall surface of the trench 5. .
【００６６】図９に示すように、凹部を含むトレンチ５
の内壁面に、不純物イオンを注入することによって、ト
レンチ５の内壁面の全体に広がる、ストレージノードと
なる不純物拡散層２１を形成する。As shown in FIG. 9, the trench 5 including the concave portion
Impurity ions are implanted into the inner wall surface of the trench 5 to form an impurity diffusion layer 21 serving as a storage node, which is spread over the entire inner wall surface of the trench 5.
【００６７】図９と図１０とに示すように、凹部２０に
沿って、トレンチ５の内壁面を被覆するように、キャパ
シタ絶縁膜２２を形成する。キャパシタ絶縁膜２２を介
在させて、不純物拡散層２１を被覆するように、セルプ
レート電極８をトレンチ５内に埋め込む。図１０と図１
１に示すように、酸化膜３を除去する。その後、図１に
示すように、半導体基板１の主表面およびセルプレート
電極８の表面を被覆するように、半導体基板１の上にゲ
ート酸化膜９を形成する。ゲート酸化膜９の上にゲート
電極１０を形成する。半導体基板１の主表面中であっ
て、ゲート電極１０の両側にソース／ドレイン層１１を
不純物注入法によって形成する。不純物の注入は、ソー
ス／ドレイン領域１１の一方が、不純物拡散層６に接続
されるように行なう。As shown in FIGS. 9 and 10, a capacitor insulating film 22 is formed along the recess 20 so as to cover the inner wall surface of the trench 5. The cell plate electrode 8 is embedded in the trench 5 so as to cover the impurity diffusion layer 21 with the capacitor insulating film 22 interposed. 10 and 1
As shown in 1, the oxide film 3 is removed. Thereafter, as shown in FIG. 1, gate oxide film 9 is formed on semiconductor substrate 1 so as to cover the main surface of semiconductor substrate 1 and the surface of cell plate electrode 8. A gate electrode 10 is formed on the gate oxide film 9. Source / drain layers 11 are formed on both sides of the gate electrode 10 in the main surface of the semiconductor substrate 1 by an impurity implantation method. Impurities are implanted so that one of the source / drain regions 11 is connected to the impurity diffusion layer 6.
【００６８】ゲート電極１０を覆うように、半導体基板
１の上に層間絶縁膜１２を形成する。層間絶縁膜１２中
に、ソース／ドレイン層１１の他方の表面を露出させる
ためのコンタクトホール１２ａを形成する。コンタクト
ホール１２ａを通って、ソース／ドレイン層１１の他方
にビット線３２を接続する。ビット線３２を覆うよう
に、第１の層間絶縁膜１２の上に第２の層間絶縁膜１４
を形成する。第２の層間絶縁膜１４の上にＡｌ配線１５
を形成する。Ａｌ配線１５を覆うように、第２の層間絶
縁膜１４の上にパッシベーション膜１６を形成すると、
図１に示すようにトレンチ型キャパシタを有する半導体
記憶装置が完成する。An interlayer insulating film 12 is formed on the semiconductor substrate 1 so as to cover the gate electrode 10. A contact hole 12a for exposing the other surface of the source / drain layer 11 is formed in the interlayer insulating film 12. The bit line 32 is connected to the other of the source / drain layers 11 through the contact hole 12a. The second interlayer insulating film 14 is formed on the first interlayer insulating film 12 so as to cover the bit line 32.
To form. Al wiring 15 is formed on the second interlayer insulating film 14.
To form. When the passivation film 16 is formed on the second interlayer insulating film 14 so as to cover the Al wiring 15,
As shown in FIG. 1, a semiconductor memory device having a trench type capacitor is completed.
【００６９】実施例２ 図１９は、実施例２に係るトレンチ型キャパシタを有す
る半導体記憶装置の断面図である。 Embodiment 2 FIG. 19 is a sectional view of a semiconductor memory device having a trench type capacitor according to Embodiment 2.
【００７０】図１９に示す半導体記憶装置は、以下の点
を除いて、図１１に示す半導体記憶装置と同一であるの
で、同一または相当する部分には同一の参照番号を付
し、その説明を繰り返さない。本実施例では、トレンチ
５の内壁面上に、凸部であるシリコン粒５５が複数形成
されている。シリコン粒５５を含むトレンチ５の内壁面
中に、ストレージノードとなる不純物拡散層６が形成さ
れている。シリコン粒５５を含むトレンチ５の内壁面を
キャパシタ絶縁膜７が被覆している。キャパシタ絶縁膜
７を介在させて、不純物拡散層６に接触するように、ト
レンチ５内にセルプレート電極８が埋め込まれている。Since the semiconductor memory device shown in FIG. 19 is the same as the semiconductor memory device shown in FIG. 11 except for the following points, the same or corresponding parts are designated by the same reference numerals, and the description thereof will be omitted. Do not repeat. In this embodiment, a plurality of silicon particles 55, which are convex portions, are formed on the inner wall surface of the trench 5. An impurity diffusion layer 6 serving as a storage node is formed in the inner wall surface of trench 5 containing silicon grains 55. The capacitor insulating film 7 covers the inner wall surface of the trench 5 including the silicon grains 55. A cell plate electrode 8 is buried in trench 5 so as to contact impurity diffusion layer 6 with capacitor insulating film 7 interposed.
【００７１】本実施例によれば、トレンチ５の内壁面に
シリコン粒５５が形成されているので、ストレージノー
ドである不純物拡散層６の表面積は増大し、ひいてはキ
ャパシタ容量の大きい半導体記憶装置が得られる。According to the present embodiment, since the silicon grains 55 are formed on the inner wall surface of the trench 5, the surface area of the impurity diffusion layer 6 which is the storage node is increased, and thus a semiconductor memory device having a large capacitor capacity can be obtained. To be
【００７２】次に、図１９に示す半導体記憶装置の製造
方法について説明する。図１２に示すように、半導体基
板１の主表面に分離酸化膜２と酸化膜３を形成する。半
導体基板１の上に、トレンチを形成すべき部分に開口部
を有するレジストパターン４を形成する。Next, a method of manufacturing the semiconductor memory device shown in FIG. 19 will be described. As shown in FIG. 12, isolation oxide film 2 and oxide film 3 are formed on the main surface of semiconductor substrate 1. A resist pattern 4 having an opening at a portion where a trench is to be formed is formed on the semiconductor substrate 1.
【００７３】図１２と図１３に示すように、レジストパ
ターン４をマスクにして、分離酸化膜２、酸化膜３およ
び半導体基板１をエッチングすることによって、半導体
基板１の主表面中にトレンチ５を形成する。As shown in FIGS. 12 and 13, by using the resist pattern 4 as a mask, the isolation oxide film 2, the oxide film 3 and the semiconductor substrate 1 are etched to form a trench 5 in the main surface of the semiconductor substrate 1. Form.
【００７４】図１４に示すように、トレンチ５の内壁面
を被覆するように、半導体基板１の上に、ＣＶＤ法によ
り、非晶質のシリコン膜２３を、たとえば５００Å堆積
する。As shown in FIG. 14, an amorphous silicon film 23 is deposited on the semiconductor substrate 1 by the CVD method so as to cover the inner wall surface of the trench 5 by, for example, 500 liters.
【００７５】図１４と図１５に示すように、非晶質シリ
コン膜２３を異方性エッチングすることにより、非晶質
シリコン膜２３の、トレンチ５の部分以外の部分を除去
する。このとき、トレンチ５の底面部にはエッチング種
が到達しにくいため、非晶質シリコン膜２３が残る。As shown in FIGS. 14 and 15, the amorphous silicon film 23 is anisotropically etched to remove a portion of the amorphous silicon film 23 other than the trench 5. At this time, since it is difficult for etching species to reach the bottom surface of the trench 5, the amorphous silicon film 23 remains.
【００７６】図１５と図１６に示すように、半導体基板
１を減圧ＣＶＤチャンバ内に配置し、チャンバ内を６０
０℃，１×１０-7Ｔｏｒｒ以下の高真空の状態にする。
その後、チャンバ内にＳｉ2 Ｈ6 ガスを１０〜２０秒間
流すことにより、トレンチ内壁面にシリコン粒２５が形
成される。図１５に示す工程で、非晶質シリコン２３を
トレンチ５の内壁面に形成したのは、シリコン粒２５の
形成のためには、下地材料が非晶質シリコンである必要
があるからである。As shown in FIGS. 15 and 16, the semiconductor substrate 1 is placed in a low pressure CVD chamber, and the inside of the chamber is set to 60.
A high vacuum state of 0 ° C. and 1 × 10 −7 Torr or less is set.
After that, Si 2 H 6 gas is caused to flow in the chamber for 10 to 20 seconds to form silicon grains 25 on the inner wall surface of the trench. In the process shown in FIG. 15, the amorphous silicon 23 is formed on the inner wall surface of the trench 5 because the underlying material needs to be amorphous silicon in order to form the silicon grains 25.
【００７７】図１６と図１７に示すように、シリコン粒
２５を含むトレンチ５の内壁面中に不純物を注入し、そ
れによって、ストレージノードとなる不純物拡散層６を
形成する。図１７に示すように、不純物拡散層６と半導
体基板１との境界面１ａは、シリコン粒６の外表面の形
状が反映されて、凸部を有する形状となる。As shown in FIGS. 16 and 17, impurities are implanted into the inner wall surface of trench 5 containing silicon grains 25, whereby impurity diffusion layer 6 serving as a storage node is formed. As shown in FIG. 17, the boundary surface 1 a between the impurity diffusion layer 6 and the semiconductor substrate 1 has a shape having a convex portion, reflecting the shape of the outer surface of the silicon grain 6.
【００７８】図１８に示すように、粗面化されたトレン
チ５の内壁面をキャパシタ絶縁膜７で被覆する。キャパ
シタ絶縁膜７を介在させて、不純物拡散層６に接触する
ように、トレンチ５内にセルプレート電極８を埋め込
む。その後、実施例１と同様の工程を経由することによ
って、図１９に示す半導体記憶装置を完成させる。As shown in FIG. 18, the inner wall surface of the roughened trench 5 is covered with the capacitor insulating film 7. A cell plate electrode 8 is embedded in trench 5 so as to contact impurity diffusion layer 6 with capacitor insulating film 7 interposed. After that, the semiconductor memory device shown in FIG. 19 is completed by going through the same steps as those in the first embodiment.
【００７９】実施例３ 図３５は、実施例３に係る、フィン型キャパシタを有す
る半導体記憶装置の断面図である。半導体基板１の上に
ストレージノード５６が設けられている。ストレージノ
ード５６は、半導体基板１の表面から上方向に延びる垂
直部分５６ａと、該垂直部分の側壁面から水平方向に延
びる水平部分５６ｂ，５６ｃとからなる。ストレージノ
ード５６の水平部分５６ｂ，５６ｃの表面には、後述す
るように複数の凹部が設けられている。ストレージノー
ド５６の表面をキャパシタ絶縁膜７が被覆している。キ
ャパシタ絶縁膜７を介在させて、ストレージノード５６
の表面をセルプレート電極８が被覆している。セルプレ
ート電極８を被覆するように半導体基板１の上に層間絶
縁膜１４が設けられている。層間絶縁膜１４の上にＡｌ
配線１５が設けられている。Ａｌ配線１５を覆うよう
に、層間絶縁膜１４の上にパッシベーション膜１６が設
けられている。 Third Embodiment FIG. 35 is a sectional view of a semiconductor memory device having a fin type capacitor according to a third embodiment. A storage node 56 is provided on the semiconductor substrate 1. The storage node 56 includes a vertical portion 56a extending upward from the surface of the semiconductor substrate 1 and horizontal portions 56b and 56c extending horizontally from the side wall surface of the vertical portion. A plurality of recesses are provided on the surfaces of the horizontal portions 56b and 56c of the storage node 56, as will be described later. The surface of the storage node 56 is covered with the capacitor insulating film 7. The storage node 56 is formed with the capacitor insulating film 7 interposed.
The surface of the cell plate electrode 8 is covered with the cell plate electrode 8. An interlayer insulating film 14 is provided on semiconductor substrate 1 so as to cover cell plate electrode 8. Al on the interlayer insulating film 14
Wiring 15 is provided. A passivation film 16 is provided on the interlayer insulating film 14 so as to cover the Al wiring 15.
【００８０】ストレージノードの水平部分５６ｂ，５６
ｃの表面に複数の凹部が設けられているので、ストレー
ジノード５６の表面積が増大し、ひいてはキャパシタ容
量が増大する。Horizontal portions 56b, 56 of the storage node
Since the plurality of concave portions are provided on the surface of c, the surface area of the storage node 56 increases, which in turn increases the capacitance of the capacitor.
【００８１】次に、図３５に示す半導体記憶装置の製造
方法について説明する。図２０に示すように、半導体基
板１（シリコン基板）の主表面中に、分離酸化膜２を形
成する。半導体基板１の表面にゲート酸化膜２６を形成
する。半導体基板１の上に、ゲート酸化膜２６を介在さ
せてゲート電極２７を形成する。半導体基板１の主表面
中であって、ゲート電極２７の両側にソース／ドレイン
層２８を形成する。Next, a method of manufacturing the semiconductor memory device shown in FIG. 35 will be described. As shown in FIG. 20, isolation oxide film 2 is formed in the main surface of semiconductor substrate 1 (silicon substrate). A gate oxide film 26 is formed on the surface of the semiconductor substrate 1. A gate electrode 27 is formed on the semiconductor substrate 1 with a gate oxide film 26 interposed. Source / drain layers 28 are formed on both sides of the gate electrode 27 in the main surface of the semiconductor substrate 1.
【００８２】図２１に示すように、ゲート電極２７を覆
うように、ＴＥＯＳ等の絶縁膜を半導体基板１の上に形
成し、この絶縁膜を異方性エッチングすることにより、
ＬＤＤを形成するための枠付酸化膜２９をゲート電極２
７を覆うように形成する。As shown in FIG. 21, an insulating film of TEOS or the like is formed on the semiconductor substrate 1 so as to cover the gate electrode 27, and this insulating film is anisotropically etched.
The framed oxide film 29 for forming the LDD is formed on the gate electrode 2
It is formed so as to cover 7.
【００８３】図２２に示すように、ゲート電極２７を覆
うように、半導体基板１の上に層間絶縁膜３０を形成す
る。層間絶縁膜３０中に、ソース／ドレイン層２８の他
方の表面の一部を露出させるためのコンタクトホール３
１を形成する。コンタクトホール３１を通って、ソース
／ドレイン層２８の他方に接続するビット線３２を半導
体基板１の上に形成する。As shown in FIG. 22, an interlayer insulating film 30 is formed on the semiconductor substrate 1 so as to cover the gate electrode 27. A contact hole 3 for exposing a part of the other surface of the source / drain layer 28 in the interlayer insulating film 30.
1 is formed. A bit line 32 connected to the other of the source / drain layers 28 through the contact hole 31 is formed on the semiconductor substrate 1.
【００８４】図２３に示すように、ビット線３２を覆う
ようにさらに層間絶縁膜３０を、半導体基板１の上に堆
積する。層間絶縁膜３０の上に、リン等を添加したポリ
シリコン等の電極膜３３を形成する。As shown in FIG. 23, an interlayer insulating film 30 is further deposited on the semiconductor substrate 1 so as to cover the bit lines 32. An electrode film 33 of polysilicon or the like to which phosphorus or the like is added is formed on the interlayer insulating film 30.
【００８５】図２４に示すように、電極膜３３を覆うよ
うに、半導体基板１の上にＴｉ膜１７を、５００Å程
度、スパッタ法やＣＶＤ法により、堆積する。ＴｉはＳ
ｉと反応し、シリサイド化する際、Ｔｉの約２倍のＳｉ
を消費するため、Ｔｉが５００Åであれば、電極膜３３
は、最低１０００Åの膜厚が必要となる。したがって、
電極膜３３の膜厚に対応したＴｉ膜１７の膜厚の設定が
必要である。As shown in FIG. 24, a Ti film 17 is deposited on the semiconductor substrate 1 so as to cover the electrode film 33 by about 500 Å by the sputtering method or the CVD method. Ti is S
When reacting with i and forming a silicide, Si is about twice as much as Ti
Therefore, if Ti is 500 Å, the electrode film 33
Requires a minimum film thickness of 1000Å. Therefore,
It is necessary to set the film thickness of the Ti film 17 corresponding to the film thickness of the electrode film 33.
【００８６】次に、実施例１と同様にして、ＴｉＳｉ2
膜を形成し、これを凝集させる。図２５と図２６に示す
ように、凝集したＴｉＳｉ2 （１８）を、ＨＦ液等で除
去し、電極膜３３の表面に凹部を形成する。図２７に示
すように、電極膜３３の上に、ＴＥＯＳ等の酸化膜３４
を５００〜１０００Å程度堆積する。図２８に示すよう
に、層間絶縁膜３０、電極膜３３、酸化膜３４を貫通
し、ソース／ドレイン層２８の一方の表面の一部を露出
させるコンタクトホール５６を形成する。コンタクトホ
ール５６内に埋め込まれ、かつソース／ドレイン層２８
の一方に接続されるように、半導体基板１の上に、上層
の電極膜５７を堆積する。上層の電極膜５７の表面は、
下層の電極膜３３の表面の凹凸形状が反映され、凹凸形
状となっている。Then, in the same manner as in Example 1, TiSi 2
A film is formed and this is aggregated. As shown in FIGS. 25 and 26, the aggregated TiSi 2 (18) is removed with an HF solution or the like to form a recess on the surface of the electrode film 33. As shown in FIG. 27, an oxide film 34 such as TEOS is formed on the electrode film 33.
Is deposited to about 500 to 1000Å. As shown in FIG. 28, a contact hole 56 that penetrates the interlayer insulating film 30, the electrode film 33, and the oxide film 34 and exposes a part of one surface of the source / drain layer 28 is formed. The source / drain layer 28 embedded in the contact hole 56
An upper electrode film 57 is deposited on the semiconductor substrate 1 so as to be connected to one side. The surface of the upper electrode film 57 is
The uneven shape of the surface of the lower electrode film 33 is reflected to give an uneven shape.
【００８７】図２９に示すように、上層の電極膜５７の
表面の凹凸をさらに激しくし、その表面積を増加させる
べく、上層の電極膜５７の上にＴｉ膜１７を形成する。
なお、ここでも、Ｔｉ膜１７の膜厚×２≦電極膜５７の
膜厚の関係を目安にして、各膜の膜厚を決定する。As shown in FIG. 29, a Ti film 17 is formed on the upper electrode film 57 in order to further intensify the surface irregularities of the upper electrode film 57 and increase its surface area.
Here, again, the film thickness of each film is determined based on the relationship of the film thickness of the Ti film 17 × 2 ≦ the film thickness of the electrode film 57 as a guide.
【００８８】図２９と図３０に示すように、Ｔｉ膜１７
をシリサイド化し、その後、高温でアニールすることに
よって、ＴｉＳｉ2 を凝集させ、凝集したＴｉＳｉ2 １
８を形成する。図３０と図３１に示すように、ＨＦ液等
でＴｉＳｉ2 １８を除去し、上層の電極膜５７の表面
に、凹凸を形成する。As shown in FIGS. 29 and 30, the Ti film 17 is formed.
Is silicidized and then annealed at a high temperature to agglomerate TiSi 2 so that the agglomerated TiSi 2 1
8 is formed. As shown in FIGS. 30 and 31, TiSi 2 18 is removed with an HF solution or the like to form irregularities on the surface of the upper electrode film 57.
【００８９】図３２に示すように、上層の電極膜５７の
上に、その平面形状がストレージノードと同じ形状であ
るレジストパターン５８を形成する。As shown in FIG. 32, a resist pattern 58 having the same planar shape as the storage node is formed on the upper electrode film 57.
【００９０】図３２と図３３に示すように、レジストパ
ターン５８をマスクにして、上層の電極膜５７、酸化膜
３４、下層の電極膜３３をエッチングする。その後、酸
化膜３４をエッチング除去する。その後、レジストパタ
ーン５８を除去する。これによって、ストレージノード
の第１の水平部分（３３）と第２の水平部分（５７）が
形成される。As shown in FIGS. 32 and 33, the upper electrode film 57, the oxide film 34, and the lower electrode film 33 are etched using the resist pattern 58 as a mask. After that, the oxide film 34 is removed by etching. Then, the resist pattern 58 is removed. This forms a first horizontal portion (33) and a second horizontal portion (57) of the storage node.
【００９１】図３４に示すように、ストレージノードの
第１の水平部分（３３）および第２の水平部分（５７）
の表面を、キャパシタ絶縁膜７で被覆する。キャパシタ
絶縁膜７を介在させて、ストレージノードの第１の水平
部分（３３）と第２の水平部分（５７）の表面と接触す
るように、セルプレート電極８を、半導体基板１の上に
形成する。セルプレート電極８を覆うように、半導体基
板１の上に層間絶縁膜１４を形成する。層間絶縁膜１４
の上にＡｌ配線１５を形成する。Ａｌ配線１５を覆うよ
うに層間絶縁膜１４の上にパッシベーション膜１６を形
成すると、半導体記憶装置が完成する。As shown in FIG. 34, a first horizontal portion (33) and a second horizontal portion (57) of the storage node.
Is covered with the capacitor insulating film 7. A cell plate electrode 8 is formed on the semiconductor substrate 1 so as to contact the surfaces of the first horizontal portion (33) and the second horizontal portion (57) of the storage node with the capacitor insulating film 7 interposed. To do. An interlayer insulating film 14 is formed on semiconductor substrate 1 so as to cover cell plate electrode 8. Interlayer insulation film 14
An Al wiring 15 is formed on the above. A semiconductor memory device is completed by forming a passivation film 16 on the interlayer insulating film 14 so as to cover the Al wiring 15.
【００９２】実施例４ 本実施例は、実施例３の変形例である。すなわち、実施
例３では、ストレージノードの第１の水平部分（３３）
と第２の水平部分（５７）の表面に凹部を形成した場合
を例示したが、この発明はこれに限られるものでなく、
図３７のように、第１の水平部分（３３）と第２の水平
部分（５７）の上に、シリコン粒５５を形成し、第１の
水平部分（３３）と第２の水平部分（５７）の表面積を
増加させても、キャパシタ容量を増加させることができ
る。 Fourth Embodiment This embodiment is a modification of the third embodiment. That is, in the third embodiment, the first horizontal portion (33) of the storage node
And the case where the concave portion is formed on the surface of the second horizontal portion (57) is illustrated, but the present invention is not limited to this.
As shown in FIG. 37, silicon particles 55 are formed on the first horizontal portion (33) and the second horizontal portion (57), and the first horizontal portion (33) and the second horizontal portion (57) are formed. The capacitance of the capacitor can also be increased by increasing the surface area of).
【００９３】図３６は、図２６に相当する図であり、第
１の水平部分（３３）の表面に凹部を形成する代わり
に、シリコン粒５５を形成している。FIG. 36 is a view corresponding to FIG. 26. Instead of forming the concave portion on the surface of the first horizontal portion (33), the silicon grain 55 is formed.
【００９４】図３７は図３２に相当する図であり、第２
の水平部分５７の表面に凹部を形成する代わりに、シリ
コン粒５５を設けている。以下、実施例３と同様の方法
を経由することによって、第１の水平部分（３３）およ
び第２の水平部分（５７）の表面積が増加して、キャパ
シタ容量の増大した半導体記憶装置が得られる。FIG. 37 is a view corresponding to FIG.
Instead of forming the concave portion on the surface of the horizontal portion 57, the silicon grain 55 is provided. Thereafter, the surface area of the first horizontal portion (33) and the second horizontal portion (57) is increased by passing through the same method as in the third embodiment, and a semiconductor memory device having an increased capacitor capacity can be obtained. .
【００９５】実施例５ 図４０は、実施例５に係るスタックトトレンチ型キャパ
シタを有する半導体記憶装置の断面図である。図４０に
示すように、半導体基板１の表面中に分離酸化膜２が設
けられ、トレンチ５が設けられている。トレンチ５の内
壁面を酸化膜４０が被覆している。酸化膜４０の、トレ
ンチ５の上方部分はエッチング除去されている。ストレ
ージノードとなる導電体膜であるポリシリコン膜が４２
が、トレンチ５の内壁面に沿って設けられている。ポリ
シリコン膜４２の表面には複数の凹部が設けられてい
る。この凹部については後述する。ポリシリコン膜４２
の表面を、キャパシタ絶縁膜７が被覆している。キャパ
シタ絶縁膜７を介在させて、ポリシリコン膜４２に接触
するように、トレンチ５内にセルプレート電極８が埋め
込まれている。なお、その他の部材については、図１１
に示す装置と同一であるので、同一部分には、同一の参
照番号を付し、その説明を繰り返さない。 Embodiment 5 FIG. 40 is a sectional view of a semiconductor memory device having a stacked trench type capacitor according to Embodiment 5. As shown in FIG. 40, isolation oxide film 2 is provided in the surface of semiconductor substrate 1, and trench 5 is provided. The inner wall surface of the trench 5 is covered with the oxide film 40. The portion of the oxide film 40 above the trench 5 is removed by etching. The polysilicon film, which is a conductor film serving as a storage node, is 42
Are provided along the inner wall surface of the trench 5. A plurality of recesses are provided on the surface of the polysilicon film 42. This recess will be described later. Polysilicon film 42
The surface of the capacitor is covered with the capacitor insulating film 7. A cell plate electrode 8 is buried in the trench 5 so as to contact the polysilicon film 42 with the capacitor insulating film 7 interposed. The other members are shown in FIG.
Since it is the same as the device shown in FIG. 5, the same parts are designated by the same reference numerals and the description thereof will not be repeated.
【００９６】ポリシリコン膜４２の表面に凹凸部が設け
られているので、ストレージノードの表面積が増大し、
ひいてはキャパシタ容量が増大する。Since the unevenness is provided on the surface of the polysilicon film 42, the surface area of the storage node is increased,
As a result, the capacitance of the capacitor increases.
【００９７】次に、図４０に示す半導体記憶装置の製造
方法について説明する。まず、従来技術である、図６４
〜図７０に示す処理と同一の処理を行なう。次に、図３
８と図４３（ａ）に示すように、ポリシリコン膜４２の
上にＴｉ膜１７を形成する。その後、図４３（ｂ）に示
すように、Ｔｉ膜１７をシリサイド化し、ＴｉＳｉ2 を
形成する。このとき、ＴｉＳｉ2 膜とＳｉの界面の位置
は、当初のＴｉ／Ｓｉの界面の位置よりも、下に位置す
るようになる。その後、アニールすることによって、Ｔ
ｉＳｉ2 を凝集させる。凝集したＴｉＳｉ2 をＨＦ液等
で除去することによって、図３９に示すように、ポリシ
リコン膜４２の表面に凹部が形成される。その後、従来
技術である図７１〜図７４に示す工程と同じ工程を経由
することによって、図４０に示す半導体記憶装置が完成
する。Next, a method of manufacturing the semiconductor memory device shown in FIG. 40 will be described. First, as shown in FIG.
~ The same process as the process shown in Fig. 70 is performed. Next, FIG.
8 and FIG. 43A, a Ti film 17 is formed on the polysilicon film 42. After that, as shown in FIG. 43B, the Ti film 17 is silicidized to form TiSi 2 . At this time, the position of the interface between the TiSi 2 film and Si comes to be located below the initial position of the interface between Ti / Si. Then, by annealing, T
Agglomerate iSi 2 . By removing the aggregated TiSi 2 with an HF solution or the like, a recess is formed on the surface of the polysilicon film 42 as shown in FIG. Thereafter, the semiconductor memory device shown in FIG. 40 is completed by going through the same steps as the steps shown in FIGS.
【００９８】実施例６ 実施例５では、ポリシリコン膜４２の表面に複数の凹部
を形成した場合を例示したが、本実施例では、図４２に
示すように、ポリシリコン膜４２の表面にシリコン粒２
５を形成することによって、ストレージノードの表面積
を増大させる。 Example 6 In Example 5, the case where a plurality of recesses were formed on the surface of the polysilicon film 42 was illustrated, but in this Example, as shown in FIG. 42, silicon was formed on the surface of the polysilicon film 42. Grain 2
By forming 5, the surface area of the storage node is increased.
【００９９】次に、図４２に示す半導体記憶装置の製造
方法について説明する。まず、従来技術である図６４〜
図７１に示す処理と同一の処理が行なわれる。Next, a method of manufacturing the semiconductor memory device shown in FIG. 42 will be described. First, FIG.
The same process as the process shown in FIG. 71 is performed.
【０１００】図４１と図４４に示すように、ポリシリコ
ン膜４２の表面にシリコン粒２５を形成する。その後、
図７２〜図７４に示す従来技術と同一の処理を施すこと
によって、図４２に示す半導体記憶装置が形成される。As shown in FIGS. 41 and 44, silicon grains 25 are formed on the surface of the polysilicon film 42. afterwards,
The semiconductor memory device shown in FIG. 42 is formed by performing the same processing as that of the conventional technique shown in FIGS.
【０１０１】[0101]
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体記憶装置によれば、凹部または凸部を
含むトレンチの内壁面に形成された不純物拡散層を、ス
トレージノードとしているので、ストレージノードの表
面積が増加する。その結果、限られた平面領域内で、信
頼性よく、容量増加を図ることができる、トレンチ型キ
ャパシタを有する半導体記憶装置が得られる。As described above, according to the semiconductor memory device of the first aspect of the present invention, the impurity diffusion layer formed on the inner wall surface of the trench including the recess or the protrusion is used as the storage node. The surface area of the storage node is increased. As a result, it is possible to obtain a semiconductor memory device having a trench type capacitor, which can increase the capacity with reliability within a limited plane area.
【０１０２】この発明の第２の局面に従う半導体記憶装
置によれば、ストレージノードの水平部分の表面に複数
の凹部または凸部が設けられているので、ストレージノ
ードの表面積が大きくなる。その結果、限られた平面領
域内で、信頼性よく、容量増加を図ることができる、フ
ィン型キャパシタを有する半導体記憶装置が得られる。According to the semiconductor memory device of the second aspect of the present invention, since the plurality of recesses or protrusions are provided on the surface of the horizontal portion of the storage node, the surface area of the storage node increases. As a result, it is possible to obtain a semiconductor memory device having a fin-type capacitor, which can increase the capacitance with reliability within a limited plane area.
【０１０３】この発明の第３の局面に従う半導体記憶装
置によれば、ストレージノードとなる導電体膜の表面に
複数の凹部または複数の凸部が設けられているので、ス
トレージノードの表面積が増加する。その結果、限られ
た平面領域内で、信頼性よく、容量増加を図ることがで
きるスタックトトレンチ型キャパシタを有する半導体記
憶装置が得られる。According to the semiconductor memory device of the third aspect of the present invention, the surface of the storage node is increased because the plurality of recesses or the plurality of protrusions are provided on the surface of the conductor film serving as the storage node. . As a result, it is possible to obtain a semiconductor memory device having a stacked trench type capacitor capable of reliably increasing the capacitance within a limited plane area.
【０１０４】この発明の第４の局面に従う半導体記憶装
置の製造方法によれば、複数の凹部が形成されたトレン
チの内壁面に形成された不純物拡散層をストレージノー
ドとして用いるので、ストレージノードの表面積が増加
する。その結果、限られた平面領域内で、信頼性よく、
容量増加を図ることができるトレンチ型キャパシタを含
む半導体記憶装置が得られる。According to the method of manufacturing a semiconductor memory device in accordance with the fourth aspect of the present invention, since the impurity diffusion layer formed on the inner wall surface of the trench having the plurality of recesses is used as the storage node, the surface area of the storage node is increased. Will increase. As a result, in a limited planar area,
A semiconductor memory device including a trench type capacitor capable of increasing the capacity can be obtained.
【０１０５】この発明の第５の局面に従う半導体記憶装
置の製造方法によれば、シリコン粒を含むトレンチの内
壁面中に不純物を注入し、それによって、ストレージノ
ードとなる不純物拡散層を形成するので、ストレージノ
ードの表面積が増加する。その結果、限られた平面領域
内で、信頼性よく、容量増加を図ることができるトレン
チ型キャパシタが得られる。According to the method of manufacturing a semiconductor memory device in accordance with the fifth aspect of the present invention, impurities are implanted into the inner wall surface of the trench containing silicon grains, thereby forming the impurity diffusion layer serving as the storage node. , The surface area of the storage node is increased. As a result, it is possible to obtain a trench-type capacitor which can reliably increase the capacitance within a limited plane area.
【０１０６】この発明の第６の局面に従う半導体記憶装
置の製造方法によれば、ストレージノードを第１の水平
部分になる第１導電導電体層の表面に複数の凹部を形成
するので、ストレージノードの表面積が増大する。その
結果、限られた平面領域内で、信頼性よく、容量増加を
図ることができるフィン型キャパシタを有する半導体記
憶装置が得られる。According to the method of manufacturing a semiconductor memory device in accordance with the sixth aspect of the present invention, the storage node has the plurality of recesses formed on the surface of the first conductive conductor layer which becomes the first horizontal portion. Increases the surface area of. As a result, it is possible to obtain a semiconductor memory device having a fin-type capacitor capable of increasing the capacity with reliability within a limited plane area.
【０１０７】この発明の第７の局面に従う半導体記憶装
置の製造方法によれば、第１の水平部分となる第１の導
電体層の上に複数のシリコン粒を形成するので、ストレ
ージノードの表面積が増大する。その結果、限られた平
面領域内で、信頼性よく、容量増加を図ることができる
フィン型キャパシタが得られる。According to the method of manufacturing a semiconductor memory device according to the seventh aspect of the present invention, since a plurality of silicon grains are formed on the first conductor layer serving as the first horizontal portion, the surface area of the storage node is reduced. Will increase. As a result, it is possible to obtain a fin-type capacitor which can reliably increase the capacitance within a limited plane area.
【０１０８】この発明の第８の局面に従う半導体記憶装
置の製造方法によれば、ストレージノードとなる導電体
膜の表面に複数の凹部を形成するので、ストレージノー
ドの表面積は増大する。その結果、限られた平面領域内
で、信頼性よく容量増加を図ることができるスタックト
トレンチ型キャパシタを含む半導体記憶装置が得られ
る。According to the method of manufacturing a semiconductor memory device in accordance with the eighth aspect of the present invention, since a plurality of recesses are formed on the surface of the conductive film serving as the storage node, the surface area of the storage node increases. As a result, it is possible to obtain a semiconductor memory device including a stacked trench type capacitor capable of reliably increasing the capacitance within a limited plane area.
【０１０９】この発明の第９の局面に従う半導体記憶装
置の製造方法によれば、ストレージノードとなる導電体
膜の表面に複数のシリコン粒を付着させるので、ストレ
ージノードの表面積は増大する。その結果、限られた平
面領域内で、信頼性よく、容量増加を図ることができる
スタックトトレンチ型キャパシタを有する半導体記憶装
置が得られる。According to the method of manufacturing a semiconductor memory device in accordance with the ninth aspect of the present invention, since a plurality of silicon particles are attached to the surface of the conductive film serving as the storage node, the surface area of the storage node increases. As a result, it is possible to obtain a semiconductor memory device having a stacked trench type capacitor capable of reliably increasing the capacitance within a limited plane area.
【図１】 実施例１に係る半導体記憶装置の断面図であ
る。FIG. 1 is a sectional view of a semiconductor memory device according to a first embodiment.
【図２】 実施例１に係る半導体記憶装置の製造方法の
第１の工程における半導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device in a first step of the method for manufacturing the semiconductor memory device according to the first embodiment.
【図３】 実施例１の第２の工程における半導体装置の
断面図である。FIG. 3 is a cross-sectional view of the semiconductor device in a second step of Example 1.
【図４】 実施例１の第３の工程における半導体装置の
断面図である。FIG. 4 is a cross-sectional view of the semiconductor device in a third step of Example 1.
【図５】 実施例１の第４の工程における半導体装置の
断面図である。FIG. 5 is a cross-sectional view of the semiconductor device in a fourth step of Example 1.
【図６】 実施例１の第５の工程における半導体装置の
断面図である。FIG. 6 is a sectional view of a semiconductor device in a fifth step of Example 1.
【図７】 実施例１の第６の工程における半導体装置の
断面図である。FIG. 7 is a sectional view of a semiconductor device in a sixth step of Example 1.
【図８】 実施例１の第７の工程における半導体装置の
断面図である。FIG. 8 is a cross-sectional view of the semiconductor device in a seventh step of Example 1.
【図９】 実施例１の第８の工程における半導体装置の
断面図である。FIG. 9 is a sectional view of a semiconductor device in an eighth step of the first exemplary embodiment.
【図１０】 実施例１の第９の工程における半導体装置
の断面図である。FIG. 10 is a sectional view of a semiconductor device in a ninth step of Example 1.
【図１１】 実施例１の第１０の工程における半導体装
置の断面図である。FIG. 11 is a cross-sectional view of the semiconductor device in a tenth step of Example 1.
【図１２】 実施例２に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の断面図である。FIG. 12 is a cross-sectional view of the semiconductor device in a first step of the method for manufacturing the semiconductor memory device according to the second embodiment.
【図１３】 実施例２の第２の工程における半導体装置
の断面図である。FIG. 13 is a cross-sectional view of a semiconductor device in a second step of Example 2.
【図１４】 実施例２の第３の工程における半導体装置
の断面図である。FIG. 14 is a sectional view of a semiconductor device in a third step of Example 2.
【図１５】 実施例２の第４の工程における半導体装置
の断面図である。FIG. 15 is a cross-sectional view of a semiconductor device in a fourth step of Example 2.
【図１６】 実施例２の第５の工程における半導体装置
の断面図である。FIG. 16 is a sectional view of a semiconductor device in a fifth step of Example 2.
【図１７】 実施例２の第６の工程における半導体装置
の断面図である。FIG. 17 is a cross-sectional view of a semiconductor device in a sixth step of Example 2.
【図１８】 実施例２の第７の工程における半導体装置
の断面図である。FIG. 18 is a sectional view of a semiconductor device in a seventh step of a second example.
【図１９】 実施例２の第８の工程における半導体装置
の断面図である。FIG. 19 is a cross-sectional view of the semiconductor device in an eighth step of the second embodiment.
【図２０】 実施例３に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の断面図である。FIG. 20 is a cross-sectional view of the semiconductor device in a first step of the method for manufacturing the semiconductor memory device according to the third embodiment.
【図２１】 実施例３の第２の工程における半導体装置
の断面図である。FIG. 21 is a cross-sectional view of a semiconductor device in a second step of Example 3.
【図２２】 実施例３の第３の工程における半導体装置
の断面図である。FIG. 22 is a cross-sectional view of a semiconductor device in a third step of Example 3.
【図２３】 実施例３の第４の工程における半導体装置
の断面図である。FIG. 23 is a cross-sectional view of a semiconductor device in a fourth step of Example 3.
【図２４】 実施例３の第５の工程における半導体装置
の断面図である。FIG. 24 is a sectional view of a semiconductor device in a fifth step of Example 3.
【図２５】 実施例３の第６の工程における半導体装置
の断面図である。FIG. 25 is a cross-sectional view of a semiconductor device in a sixth step of Example 3.
【図２６】 実施例３の第７の工程における半導体装置
の断面図である。FIG. 26 is a cross-sectional view of a semiconductor device in a seventh step of Example 3.
【図２７】 実施例３の第８の工程における半導体装置
の断面図である。FIG. 27 is a cross-sectional view of the semiconductor device in the eighth step of Example 3.
【図２８】 実施例３の第９の工程における半導体装置
の断面図である。FIG. 28 is a cross-sectional view of the semiconductor device in a ninth step of Example 3.
【図２９】 実施例３の第１０の工程における半導体装
置の断面図である。FIG. 29 is a cross-sectional view of a semiconductor device in a tenth step of Example 3.
【図３０】 実施例３の第１１の工程における半導体装
置の断面図である。FIG. 30 is a sectional view of a semiconductor device in an eleventh step of Example 3.
【図３１】 実施例３の第１２の工程における半導体装
置の断面図である。FIG. 31 is a cross-sectional view of a semiconductor device in a twelfth process of Example 3.
【図３２】 実施例３の第１３の工程における半導体装
置の断面図である。FIG. 32 is a sectional view of a semiconductor device in a thirteenth step of Example 3.
【図３３】 実施例３の第１４の工程における半導体装
置の断面図である。FIG. 33 is a sectional view of a semiconductor device in a fourteenth step of Example 3.
【図３４】 実施例３の第１５の工程における半導体装
置の断面図である。FIG. 34 is a cross-sectional view of the semiconductor device in a fifteenth step of Example 3.
【図３５】 実施例３の第１６の工程における半導体装
置の断面図である。FIG. 35 is a sectional view of a semiconductor device in a sixteenth step of Example 3.
【図３６】 実施例４に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の断面図である。FIG. 36 is a sectional view of a semiconductor device in a first step of a method for manufacturing a semiconductor memory device according to a fourth embodiment.
【図３７】 実施例４の第２の工程における半導体装置
の断面図である。FIG. 37 is a cross-sectional view of a semiconductor device in a second step of Example 4.
【図３８】 実施例５に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の断面図である。FIG. 38 is a cross-sectional view of the semiconductor device in a first step of the method for manufacturing the semiconductor memory device according to the fifth embodiment.
【図３９】 実施例５の第２の工程における半導体装置
の断面図である。FIG. 39 is a cross-sectional view of the semiconductor device in the second process of the fifth embodiment.
【図４０】 実施例５の第３の工程における半導体装置
の断面図である。FIG. 40 is a cross-sectional view of the semiconductor device in the third process of the fifth embodiment.
【図４１】 実施例６に係る半導体記憶装置の製造方法
の第１の工程における半導体装置の断面図である。FIG. 41 is a cross-sectional view of the semiconductor device in the first step of the method for manufacturing the semiconductor memory device according to the sixth embodiment.
【図４２】 実施例６の第２の工程における半導体装置
の断面図である。FIG. 42 is a cross-sectional view of the semiconductor device in the second process of Example 6.
【図４３】 ＴｉＳｉ2 膜の凝集の様子を図示した図で
ある。FIG. 43 is a diagram illustrating a state of aggregation of a TiSi 2 film.
【図４４】 シリコン粒の形成の様子を図示した図であ
る。FIG. 44 is a diagram illustrating the formation of silicon grains.
【図４５】 従来例１であるトレンチ型キャパシタを有
する半導体記憶装置の製造方法の第１の工程における半
導体装置の断面図である。FIG. 45 is a cross-sectional view of a semiconductor device in a first step of a method for manufacturing a semiconductor memory device having a trench type capacitor according to Conventional Example 1.
【図４６】 従来例１の製造方法の第２の工程における
半導体装置の断面図である。FIG. 46 is a cross-sectional view of the semiconductor device in the second step of the manufacturing method of Conventional Example 1.
【図４７】 従来例１の第３の工程における半導体装置
の断面図である。FIG. 47 is a sectional view of a semiconductor device in a third step of Conventional Example 1.
【図４８】 従来例１の第４の工程における半導体装置
の断面図である。FIG. 48 is a cross-sectional view of a semiconductor device in a fourth step of Conventional Example 1.
【図４９】 従来例１の第５の工程における半導体装置
の断面図である。FIG. 49 is a sectional view of a semiconductor device in a fifth step of Conventional Example 1.
【図５０】 従来例１の第６の工程における半導体装置
の断面図である。FIG. 50 is a sectional view of a semiconductor device in a sixth step of Conventional Example 1.
【図５１】 従来例１の第７の工程における半導体装置
の断面図である。FIG. 51 is a cross-sectional view of a semiconductor device in a seventh step of Conventional Example 1.
【図５２】 従来例２であるフィン型キャパシタを有す
る半導体記憶装置の製造方法の第１の工程における半導
体装置の断面図である。52 is a cross-sectional view of the semiconductor device in the first step of the method for manufacturing the semiconductor memory device having the fin-type capacitor of Conventional Example 2. FIG.
【図５３】 従来例２の第２の工程における半導体装置
の断面図である。FIG. 53 is a cross-sectional view of a semiconductor device in a second step of Conventional Example 2.
【図５４】 従来例２の第３の工程における半導体装置
の断面図である。FIG. 54 is a cross-sectional view of a semiconductor device in a third step of Conventional Example 2.
【図５５】 従来例２の第４の工程における半導体装置
の断面図である。FIG. 55 is a cross-sectional view of a semiconductor device in a fourth step of Conventional Example 2.
【図５６】 従来例２の第５の工程における半導体装置
の断面図である。FIG. 56 is a sectional view of the semiconductor device in a fifth step of the second conventional example.
【図５７】 従来例２の第６の工程における半導体装置
の断面図である。FIG. 57 is a cross-sectional view of a semiconductor device in a sixth step of Conventional Example 2.
【図５８】 従来例２の第７の工程における半導体装置
の断面図である。FIG. 58 is a sectional view of a semiconductor device in a seventh step of Conventional Example 2.
【図５９】 従来例２の第８の工程における半導体装置
の断面図である。FIG. 59 is a sectional view of a semiconductor device in an eighth step of Conventional Example 2.
【図６０】 従来例２の第９の工程における半導体装置
の断面図である。FIG. 60 is a sectional view of a semiconductor device in a ninth step of Conventional Example 2.
【図６１】 従来例２の第１０の工程における半導体装
置の断面図である。FIG. 61 is a sectional view of a semiconductor device in a tenth step of Conventional Example 2.
【図６２】 従来例２の第１１の工程における半導体装
置の断面図である。FIG. 62 is a sectional view of a semiconductor device in a eleventh step of Conventional Example 2.
【図６３】 従来例２の第１２の工程における半導体装
置の断面図である。63 is a sectional view of the semiconductor device in a twelfth step of Conventional Example 2. FIG.
【図６４】 従来例３であるスタックトトレンチ型キャ
パシタを有する半導体記憶装置の製造方法の第１の工程
における半導体装置の断面図である。FIG. 64 is a cross-sectional view of a semiconductor device in a first step of a method of manufacturing a semiconductor memory device having a stacked trench type capacitor that is Conventional Example 3.
【図６５】 従来例３の第２の工程における半導体装置
の断面図である。FIG. 65 is a sectional view of a semiconductor device in a second step of Conventional Example 3.
【図６６】 従来例３の第３の工程における半導体装置
の断面図である。FIG. 66 is a sectional view of a semiconductor device in a third step of Conventional Example 3.
【図６７】 従来例３の第４の工程における半導体装置
の断面図である。67 is a sectional view of the semiconductor device in the fourth step of Conventional Example 3. FIG.
【図６８】 従来例３の第５の工程における半導体装置
の断面図である。FIG. 68 is a cross-sectional view of a semiconductor device in a fifth step of Conventional Example 3.
【図６９】 従来例３の第６の工程における半導体装置
の断面図である。FIG. 69 is a sectional view of a semiconductor device in a sixth step of Conventional Example 3.
【図７０】 従来例３の第７の工程における半導体装置
の断面図である。FIG. 70 is a sectional view of a semiconductor device in a seventh step of Conventional Example 3.
【図７１】 従来例３の第８の工程における半導体装置
の断面図である。71 is a sectional view of the semiconductor device in an eighth step of Conventional Example 3. FIG.
【図７２】 従来例３の第９の工程における半導体装置
の断面図である。72 is a sectional view of the semiconductor device in a ninth step of Conventional Example 3. FIG.
【図７３】 従来例３の第１０の工程における半導体装
置の断面図である。FIG. 73 is a sectional view of a semiconductor device in a tenth step of Conventional Example 3.
【図７４】 従来例３の第１１の工程における半導体装
置の断面図である。FIG. 74 is a sectional view of a semiconductor device in a eleventh step of Conventional Example 3.
１ 半導体基板、５ トレンチ、５ａ 凹部、６ 拡散
層、７ キャパシタ絶縁膜、８ セルプレート電極。DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 5 Trench, 5a Recessed part, 6 Diffusion layer, 7 Capacitor insulating film, 8 Cell plate electrode.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ａ 7735−4Ｍ ６２５ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/822 7735-4M H01L 27/10 621 A 7735-4M 625 C
Claims (13)
数の凸部と、 前記凹部または凸部を含む前記トレンチの内壁面中に形
成された、ストレージノードとなる不純物拡散層と、 前記不純物拡散層に接触するように、前記トレンチの内
壁面を被覆するキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて、前記不純物拡散層
に接触するように、前記トレンチ内に埋め込まれたセル
プレート電極と、を備えた半導体記憶装置。1. A semiconductor substrate, a trench provided in a surface of the semiconductor substrate, a plurality of recesses or protrusions provided on an inner wall surface of the trench, and the trench including the recess or protrusion. An impurity diffusion layer formed in the inner wall surface of the storage layer, which serves as a storage node, a capacitor insulating film that covers the inner wall surface of the trench so as to be in contact with the impurity diffusion layer, the capacitor insulating film is interposed, A semiconductor memory device, comprising: a cell plate electrode embedded in the trench so as to contact the impurity diffusion layer.
を備え、 前記ストレージノードは、前記半導体基板の表面から上
方向に延びる垂直部分と、該垂直部分の側壁面から水平
方向に延びる水平部分とからなり、 前記水平部分の表面には複数の凹部または複数の凸部が
設けられており、 当該装置は、さらに、 前記ストレージノードの表面を被覆するキャパシタ絶縁
膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
ドを被覆するセルプレート電極と、を備えた半導体記憶
装置。2. A semiconductor substrate, a storage node provided on the semiconductor substrate,
The storage node includes a vertical portion that extends upward from the surface of the semiconductor substrate and a horizontal portion that extends horizontally from the sidewall surface of the vertical portion. A plurality of convex portions are provided, and the device further includes a capacitor insulating film that covers the surface of the storage node, and a cell plate electrode that covers the storage node with the capacitor insulating film interposed. Semiconductor memory device.
トレージノードとなる導電体膜と、を備え、 前記導電体膜の表面には複数の凹部または複数の凸部が
設けられており、 当該装置は、さらに、 前記導電体膜を被覆するキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて、前記導電体膜に接
触するように、前記トレンチ内に埋め込まれたセルプレ
ート電極と、を備えた半導体記憶装置。3. A semiconductor substrate, a trench provided in a surface of the semiconductor substrate, and a conductor film serving as a storage node provided so as to cover an inner wall surface of the trench. The body film is provided with a plurality of concave portions or a plurality of convex portions, and the device further includes a capacitor insulating film that covers the conductor film, and the conductor by interposing the capacitor insulating film. A semiconductor memory device comprising: a cell plate electrode embedded in the trench so as to contact the film.
半球が嵌り込む形状にされている、請求項１、２または
３に記載の半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein a part or the whole of the recess is formed so that a hemisphere is substantially fitted therein.
ン粒で形成されている、請求項１、２または３に記載の
半導体記憶装置。5. The semiconductor memory device according to claim 1, wherein the convex portion is formed of substantially hemispherical silicon grains.
る工程と、 前記トレンチの内壁面にＴｉＳｉ2 膜を形成する工程
と、 前記ＴｉＳｉ2 膜を凝集させ、それによって前記トレン
チの内壁面に、複数の凹部を形成する工程と、 凝集した前記ＴｉＳｉ2 膜を除去する工程と、 前記トレンチの内壁面中に、ストレージノードとなる不
純物拡散層を形成する工程と、 前記トレンチの内壁面をキャパシタ絶縁膜で被覆する工
程と、 前記キャパシタ絶縁膜を介在させて前記不純物拡散層に
接触するように、セルプレート電極を前記トレンチ内に
埋め込む工程と、を備えた半導体記憶装置の製造方法。A step of 6. forming a trench in the surface of the semiconductor substrate, forming a TiSi 2 film on the inner wall surface of the trench, the TiSi 2 film was coagulated, whereby the inner wall surface of the trench, Forming a plurality of recesses; removing the agglomerated TiSi 2 film; forming an impurity diffusion layer serving as a storage node in the inner wall of the trench; A method of manufacturing a semiconductor memory device, comprising: a step of covering with a film; and a step of burying a cell plate electrode in the trench so as to contact the impurity diffusion layer with the capacitor insulating film interposed.
る工程と、 前記トレンチの内壁面に複数のシリコン粒を付着させる
工程と、 前記シリコン粒を含む前記トレンチの内壁面中に不純物
イオンを注入し、それによって、ストレージノードとな
る不純物拡散層を形成する工程と、 前記シリコン粒を含む前記トレンチの内壁面をキャパシ
タ絶縁膜で被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記不純物拡散層
に接触するように、前記トレンチ内にセルプレート電極
を埋め込む工程と、を備えた半導体記憶装置の製造方
法。7. A step of forming a trench in the surface of a semiconductor substrate, a step of adhering a plurality of silicon particles to an inner wall surface of the trench, and an impurity ion implantation into the inner wall surface of the trench containing the silicon particle. Then, thereby forming an impurity diffusion layer to serve as a storage node, covering the inner wall surface of the trench containing the silicon grains with a capacitor insulating film, and interposing the capacitor insulating film to diffuse the impurity. Embedding a cell plate electrode in the trench so as to contact the layer.
直部分と、該垂直部分の側壁面から水平方向に延びる水
平部分とからなるストレージノードを有する半導体記憶
装置の製造方法であって、 半導体基板の上に前記ストレージノードの第１の水平部
分になる第１の導電体層を形成する工程と、 前記第１の導電体層の表面に第１のＴｉＳｉ2 膜を形成
する工程と、 前記第１のＴｉＳｉ2 膜を凝集させ、それによって前記
第１の導電体層の表面に、複数の凹部を形成する工程
と、 前記第１のＴｉＳｉ2 膜を除去する工程と、 前記ストレージノードの前記垂直部分を形成する工程
と、 前記垂直部分に接続され、かつ前記第１の導電体層から
離れた位置で、水平方向に延びる、前記ストレージノー
ドの第２の水平部分となる第２の導電体層を形成する工
程と、 前記第１の導電体層および第２の導電体層を所定の平面
形状になるようにパターニングし、前記ストレージノー
ドの第１の水平部分と第２の水平部分を形成する工程
と、 前記ストレージノードの表面をキャパシタ絶縁膜で被覆
する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ードに接触するようにセルプレート電極を前記半導体基
板の上に形成する工程と、を備えた半導体記憶装置の製
造方法。8. A method of manufacturing a semiconductor memory device having a storage node comprising a vertical portion extending upward from a surface of a semiconductor substrate and a horizontal portion extending horizontally from a side wall surface of the vertical portion. Forming a first conductor layer that becomes a first horizontal portion of the storage node thereon, forming a first TiSi 2 film on a surface of the first conductor layer, and Aggregating the first TiSi 2 film, thereby forming a plurality of recesses on the surface of the first conductor layer; removing the first TiSi 2 film; Forming a portion, and a second conductor layer connected to the vertical portion and extending in a horizontal direction at a position apart from the first conductor layer, the second conductor layer being a second horizontal portion of the storage node. To form Forming a first horizontal portion and a second horizontal portion of the storage node by patterning the first conductor layer and the second conductor layer to have a predetermined planar shape. A step of coating a surface of the storage node with a capacitor insulating film, and a step of forming a cell plate electrode on the semiconductor substrate so as to contact the storage node with the capacitor insulating film interposed therebetween. Of manufacturing a semiconductor memory device.
第１および第２の導電体層をパターニングするに先立
ち、 前記第２の導電体層の表面に第２のＴｉＳｉ2 膜を形成
する工程と、 前記第２のＴｉＳｉ2 膜を凝集させて、それによって前
記第２の導電体層の表面に、複数の凹部を形成する工程
と、 前記第２のＴｉＳｉ2 膜を除去する工程と、をさらに備
える、請求項８に記載の半導体記憶装置の製造方法。9. A second TiSi 2 film is formed on the surface of the second conductor layer after the formation of the second conductor layer and prior to patterning the first and second conductor layers. A step of forming, a step of aggregating the second TiSi 2 film, thereby forming a plurality of recesses on the surface of the second conductor layer, and a step of removing the second TiSi 2 film 9. The method of manufacturing a semiconductor memory device according to claim 8, further comprising:
垂直部分と、該垂直部分の側壁面から水平方向に延びる
水平部分とからなるストレージノードを有する半導体記
憶装置の製造方法であって、 半導体基板の上に前記ストレージノードの第１の水平部
分となる第１の導電体層を形成する工程と、 前記第１の導電体層の上に複数のシリコン粒を形成する
工程と、 前記ストレージノードの前記垂直部分を形成する工程
と、 前記垂直部分に接続され、かつ前記第１の導電体層から
離れた位置で、水平方向に延びる前記ストレージノード
の第２の水平部分となる第２の導電体層を形成する工程
と、 前記第１および第２の導電体層を所定の平面形状になる
ようにパターニングし、それによって前記ストレージノ
ードの第１の水平部分と第２の水平部分とを形成する工
程と、 前記ストレージノードの表面をキャパシタ絶縁膜で被覆
する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ードに接触するようにセルプレート電極を前記半導体基
板の上に形成する工程と、を備えた半導体記憶装置の製
造方法。10. A method of manufacturing a semiconductor memory device having a storage node comprising a vertical portion extending upward from a surface of a semiconductor substrate and a horizontal portion extending horizontally from a side wall surface of the vertical portion. Forming a first conductor layer that will be a first horizontal portion of the storage node on top of the storage node; forming a plurality of silicon grains on the first conductor layer; Forming the vertical portion; and a second conductor that is connected to the vertical portion and is a second horizontal portion of the storage node that extends in the horizontal direction at a position apart from the first conductor layer. Forming a layer, and patterning the first and second conductor layers to have a predetermined planar shape, thereby forming a first horizontal portion and a second horizontal portion of the storage node. And forming a cell plate electrode on the semiconductor substrate so as to contact the storage node with the capacitor insulating film interposed therebetween. A method of manufacturing a semiconductor memory device, comprising:
記第１および第２の導電体層をパターニングするに先立
ち、 前記第２の導電体層の表面に複数のシリコン粒を形成す
る工程と、をさらに備えた、請求項１０に記載の半導体
記憶装置の製造方法。11. A plurality of silicon grains are formed on the surface of the second conductor layer after forming the second conductor layer and before patterning the first and second conductor layers. The method of manufacturing a semiconductor memory device according to claim 10, further comprising:
する工程と、 前記トレンチの内壁面にストレージノードとなる導電体
膜を被覆する工程と、 前記導電体膜の表面にＴｉＳｉ2 膜を形成する工程と、 前記ＴｉＳｉ2 膜を凝集させ、それによって、前記導電
体層の表面に複数の凹部を形成する工程と、 前記ＴｉＳｉ2 膜を除去する工程と、 前記導電体層の表面をキャパシタ絶縁膜で被覆する工程
と、 前記キャパシタ絶縁膜を介在させて、前記導電体層に接
触するように、セルプレート電極を前記トレンチ内に埋
め込む工程と、を備えた半導体記憶装置の製造方法。12. A step of forming a trench in the surface of a semiconductor substrate, a step of coating an inner wall surface of the trench with a conductor film serving as a storage node, and a TiSi 2 film formed on the surface of the conductor film. A step of aggregating the TiSi 2 film, thereby forming a plurality of recesses on the surface of the conductor layer, a step of removing the TiSi 2 film, and a step of forming a capacitor insulating film on the surface of the conductor layer. And a step of burying a cell plate electrode in the trench so as to contact the conductor layer with the capacitor insulating film interposed therebetween.
する工程と、 前記トレンチの内壁面にストレージノードとなる導電体
膜を被覆する工程と、 前記導電体膜の表面に複数のシリコン粒を付着させる工
程と、 前記シリコン粒を含む前記導電体膜の表面をキャパシタ
絶縁膜で被覆する工程と、 前記キャパシタ絶縁膜を介在させて前記導電体膜に接触
するように、前記トレンチ内にセルプレート電極を埋め
込む工程と、を備えた半導体記憶装置の製造方法。13. A step of forming a trench in a surface of a semiconductor substrate, a step of coating an inner wall surface of the trench with a conductor film serving as a storage node, and a plurality of silicon particles attached to the surface of the conductor film. A step of covering the surface of the conductor film containing the silicon particles with a capacitor insulating film, and a cell plate electrode in the trench so as to contact the conductor film with the capacitor insulating film interposed. And a step of embedding a semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213015A JPH0878639A (en) | 1994-09-06 | 1994-09-06 | Semiconductor storage device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213015A JPH0878639A (en) | 1994-09-06 | 1994-09-06 | Semiconductor storage device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878639A true JPH0878639A (en) | 1996-03-22 |
Family
ID=16632095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6213015A Pending JPH0878639A (en) | 1994-09-06 | 1994-09-06 | Semiconductor storage device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878639A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964456A2 (en) * | 1998-06-09 | 1999-12-15 | Siemens Aktiengesellschaft | Deep trench capacitor |
| JP2008522401A (en) * | 2004-11-26 | 2008-06-26 | エヌエックスピー ビー ヴィ | Surface area modification method and electronic device |
-
1994
- 1994-09-06 JP JP6213015A patent/JPH0878639A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964456A2 (en) * | 1998-06-09 | 1999-12-15 | Siemens Aktiengesellschaft | Deep trench capacitor |
| EP0964456A3 (en) * | 1998-06-09 | 2000-08-09 | Siemens Aktiengesellschaft | Deep trench capacitor |
| JP2008522401A (en) * | 2004-11-26 | 2008-06-26 | エヌエックスピー ビー ヴィ | Surface area modification method and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020618 |