JPH08508566A

JPH08508566A - Laser gyro direct dither drive

Info

Publication number: JPH08508566A
Application number: JP6520977A
Authority: JP
Inventors: フリッツェ，キース・アール; キルパトリック，ジョセフ・イー; ブレント，デイル・エフ
Original assignee: ハネウエル・インコーポレーテッド
Priority date: 1993-03-22
Filing date: 1993-03-22
Publication date: 1996-09-10

Abstract

(57)【要約】レーザービームのロックインを阻止するためにレーザージャイロ１０のディザリングを制御するデジタルマイクロコンピュータ１００を含むレーザージャイロディザモータ２４４Ｂの直接デジタルディザ駆動装置。デジタル駆動装置はディザ位置を感知し、Ａ／Ｄ変換実行順序指定方式を使用して内部Ａ／Ｄ変換をスケジューリングする。最小駆動及び最大駆動の周期周波数と場所をマイクロ制御装置１００を使用して確定する。ディザピックオフ２４４Ａ及びディザ２４４Ｂの駆動部品におけるリアルタイム変化を補償するデジタルアナログフィードバックシステムを使用して、正確なディザ駆動を実行する。 (57) [Summary] A direct digital dither driving device of a laser gyro dither motor 244B including a digital microcomputer 100 that controls dithering of the laser gyro 10 to prevent lock-in of a laser beam. The digital driver senses the dither position and uses the A / D conversion execution ordering scheme to schedule internal A / D conversions. The minimum drive and maximum drive periodic frequencies and locations are determined using the microcontroller 100. Accurate dithering is performed using a digital-to-analog feedback system that compensates for real-time changes in the drive components of dither pickoff 244A and dither 244B.

Description

【発明の詳細な説明】レーザージャイロ直接ディザ駆動装置本発明は、一般に、レーザージャイロに関し、さらに特定すれば、閉ループシステムでマイクロ制御装置を使用してレーザージャイロディザモータを直接デジタル駆動する方法及び装置に関する。発明の背景レーザージャイロと呼ばれることも多いレーザー角速度センサは良く知られている。レーザー角速度センサの１例は、本明細書にも参考として取り入れられているＨａｎｓｅ他に発行された米国特許第４，７５１，７１８号である。今日のレーザー角速度センサは、空隙を包囲するように形成された空洞を複数備えた熱に関して安定し且つ機械的にも安定したレーザーブロックを含む。空洞の両端には、レーザービームを反射して、閉ループ光路を形成するミラーが配置されている。そのようなセンサと関連して、従来の技術ではこれまで認識されてきたロックインと呼ばれる望ましくない現象がある。従来の技術では、そのようなセンサを回転振動させる、すなわち、ディザリングすることによってロックイン現象に対処していた。回転振動は典型的にはディザモータにより支えられる。従来のディザモータは、通常、たとえば、外側リムと、中心ハブ部材と、ハブ部材から放射状に突出し且つハブ部材とリムとの間に結合する複数のディザモータリードとを含む懸垂システムを有する。従来は、アクチュエータとして働く１組の圧電素子を懸垂システムに結合していた。圧電素子に電気信号を印加することによって作動させると、懸垂システムはディザモータとして動作し、その結果、センサのブロックは懸垂システムの固有機械共振周波数で角振動する。このディザ運動は慣性空間におけるセンサの慣性回転に重ね合わされる。そのようなディザモータは単一のレーザージャイロと関連して使用されても良く、あるいは、複数のレーザージャイロをディザするために使用されても良い。従来の技術はディザ効果のない慣性回転データを回復するための様々な方式を含む。発明の概要本発明によりレーザージャイロの直接デジタルディザ駆動装置が提供される。本発明の直接デジタル駆動装置は少なくとも３つの極を有する低域フィルタと、少なくとも２つの極を有する高域フィルタと、フィルタリングされた信号を供給する出力と、パルス幅変調デジタル駆動信号に接続する入力とを具備する。直接デジタル駆動装置は、入力側で低域フィルタの出力に結合し、低域フィルタからのフィルタリングされた信号を増幅する増幅器をさらに具備し、増幅信号に応答してディザモータを駆動する手段は増幅器の出力に結合されており、その駆動手段は、電力供給信号における電流スパイクをほぼ排除し、電力消費の少ないきわめて効率の良い駆動装置を構成するように不感帯動作特性を与える手段を含む能動プルアップ手段を含む。本発明の１つの目的は、０％デューティサイクルから１００％デューティサイクルの範囲にわたるパルス幅変調入力に応答して＋１５０〜−１５０ボルトの範囲の出力を供給するディザモータ駆動手段を提供することである。本発明の別の目的は、パルス幅変調信号入力の遷移中にのみ電力を消費する改良されたディザ駆動回路を提供することである。本発明のさらに別の目的は、ディザモータの容量性駆動負荷が定常状態に到達したときに少量の電力を消費する改良されたディザ駆動回路を提供することである。本発明のその他の目的、特徴及び利点は好ましい実施例の説明、請求の範囲及び図面によって当業者には明白になるであろう。尚、図面中、同じ図中符号は同じ素子を指示する。図面の簡単な説明図１は、本発明の新規な特徴を採用するレーザージャイロの一実施例のブロック線図を示す。図２は、本発明に従って構成されたディザピックオフ回路の一例の回路図を概略的に示す。図３は、本発明の１面により提供される直接デジタルディザ駆動回路の一実施例の回路図を概略的に示す。図４は、本発明の１面により提供されるディザ駆動回路の別の実施例の詳細な回路図を示す。図５は、閉ループシステムを含むレーザージャイロで使用される直接ディザ駆動装置の高レベル概略ブロック線図を示す。図６は、零交差検出器の出力の関数として割込みタイミング図を示す。図７は、ディザサイクルの９０°交差点及び２７０°交差点を確定する方法を示す。図８は、単一のアナログ／デジタル変換器を複数の他のモジュラジャイロ機能の間で実行順序指定するために使用される本発明の方法及び装置の概略図を示す。図９は、モニタ制御ループによってモジュラジャイロを監視する方法を示す。図１０は、デジタル化され、ディザピックオフから変換されたディザピックオフ信号を処理する方法を示す。図１１は、駆動プロセス、ストリッパプロセス及びバックグラウンドプロセスのいずれかにより呼び出されたときにＡ／Ｄ変換を処理する方法の概略図を示す。図１２は、ソフトウェアタイマ割込みに関わる割込みサービスルーチンの概略図を示す。図１３は、サンプルストローブを予測するために使用される本発明の方法を示す。図１４は、複数のアナログ／デジタル変換器を利用する本発明の方法を示す。図１５は、バックグラウンドアナログ／デジタル変換を待ち合わせするための本発明の方法を示す。好ましい実施例の説明そこで、本発明の新規な特徴を採用するモジュラレーザージャィロの一実施例のブロック線図を示す図１を参照する。本発明を実施例によって説明する。この開示の利を得た当業者は、ここで示す例が本発明の原理を例示するためのものであり、限定のためではないことを理解するであろう。レーザージャイロ１０は制御装置１００と、レーザージャイロブロック２００と、能動電流制御部３００と、ディザピックオフ増幅器４００と、直接デジタルディザ駆動部５００と、経路長制御（ＰＬＣ）装置６００と、読出し部７００と、デジタル論理８００とを含む。一実施例では、本発明の直接デジタルディザ駆動部は制御装置１００として利用されるマイクロ制御装置を伴って実現される。ディザ駆動部はディザピックオフ２４４Ａと、ディザピックオフ増幅器回路４００と、Ａ／Ｄ変換器１１０と、制御装置１００と、ＰＷＭ１１１５出力線５０１Ｂと、直接ディザ駆動部５００と、ディザモータ２０４Ｂとを具備する閉ループシステムである。Ａ／Ｄ変換器１１０は制御装置と一体であっても良く、また、１０ビットＡ／Ｄ変換器であると有利であろう。１０ビットＡ／Ｄ変換器は、１９９２年１２月１１日出願の米国特許出願ＳｅｒｉａｌＮｏ．０７／８０５，１２２に基づく本出願人の同時係属ＰＣＴ出願「ＬＡＳＥＲＧＹＲＯＤＩＴＨＥＲＳＴＲＩＰＰＥＲ」の中にさらに詳細に論じられているディザストリッパの方法及び装置に対して１０ビットの正確さを示す。制御装置１００はマイクロプロセッサ１２０をさらに含んでいると有利であろう。制御装置１００は、信頼性が高く、コスト面で有効であり且つ集積度の高い制御機能を提供するハードウェア周辺支援を伴うプロセッサ１２０のコアを有する。簡単にいえば、動作中、まず、ピックオフ電圧２４５Ａにより表わされるＰＬＧブロック位置をディザピックオフ増幅器４００によって増幅する。増幅されたディザピックオフ信号５０１ＡをＡ／Ｄ変換器１１０と、比較器（図示せず）とへ送り、そこで、比較器は方形波５０１Ｃを発生し、その方形波は割込みの最大周波数を制限するためにワンショット８１０へ送信される。ワンショット８１０は約１０００Ｈｚの速度で周期的にリセットされる。ワンショットの出力は正端零交差で制御装置を割込ませる。ディザピックオフ及び駆動部の方法は図５にさらに詳細に示されている。レーザーブロック位置の零交差に基づいて、マイクロプロセッサはディザ周期を計算し且つサンプル時間を予測する。次に、図６にさらに詳細に示すディザ駆動波形をディザ信号の正弦波の負のピークと正のピークでＡ／Ｄ変換器１１０によってサンプリングする。このサンプリングプロセスにより、ディザモータ２４４Ｂを駆動するために要求される９０度の位相ずれも得られる。サンプリング後、Ａ／Ｄ値を所望の利得調整変位基準と比較し、その量を利得係数と乗算し、ランダムノイズを加算し、信号をパルス幅変調器１１５へ送る。ランダムノイズはガウス雑音であると有利であろう。ピックオフスケール係数の変動を修正するために、変位基準はディザストリッパの利得調整によって修正される。基準変位はレーザージャイロ直接ディザ駆動システムにより周期的な間隔でさらに調整されても良い。本発明の動作については以下にさらに詳細に論じる。本発明の一実施例では、マイクロ制御装置１００はＩｎｔｅｌ８０Ｃ１９６ＫＣＭｉｃｒｏｃｏｎｔｒｏｌｌｅｒから構成されている。マイクロ制御装置１００は、本発明のこの実施例においては様々な制御機能のために使用される３つのパルス幅変調器を含む。パルス幅変調器ＰＷＭ１１１５はディザ駆動回路を制御するために使用される。マイクロ制御装置１００の初期設定の制御には多数のソフトウェアモジュールが関連している。ソフトウェアプログラムはマイクロ制御装置１００内部に含まれるマイクロプロセッサ１２０によって実行される。１００％のＰＷＭ信号は−１５０ボルトの出力に相当し、５０％のＰＷＭ信号は０ボルトの出力に相当し、０％のＰＷＭ信号は＋１５０ボルトの出力に相当する。本発明の一実施例では、パルス幅変調信号は、当初、５０％デューティサイクルに設定される。ディザ駆動回路の一部は、駆動回路中に導入されるランダムノイズ量を利用する。ディザ駆動部乱数発生器は、モジュラジャイロ１０の制御システムの始動時に初期設定される。ディザ駆動回路はさらにシステム変数の初期設定によって初期設定される。システムは、レーザー発生システムの実際の変位を計算するために使用される基準電圧を表わす。ディザ駆動回路では、正弦信号の近似であるピックオフ信号２４５Ａをディザピックオフによって発生する。ピックオフ信号は角変位を表わす。基準ピーク角度値を正弦ピックオフ信号のピークと比較し、ディザ駆動部における誤差を規定する差値を求める。次に、システムパワーアップの間に実際の基準電圧を初期設定する。それらの基準値はＥＥＰＲＯＭ１０２に記憶され、電圧から変位への変換を表わす。本発明の一実施例では、ディザ駆動部は初期設定に２００ミリ秒を要する。ディザ駆動部はレーザーと同時に又はレーザーよりわずかに先立って始動される。図１の実施例においては、マイクロ制御装置１００には第１のタイマ及び第２のタイマがある。第１のタイマはサンプリング機能のために使用される。第２のタイマはディザ駆動機能及びディザストリッピング機能のために使用される。双方のタイマを同期させる必要がある。マイクロ制御装置１００のオンボード高速出力論理は、ディザストリッピング機能に際してＡ／Ｄ変換などの機能を実行するために、タイマを同期させる。オンボード高速入力論理はリアルタイムで起こっている外部事象を把握し、第１のタイマのカウント値をＦＩＦＯレジスタに記憶する。これにより、マイクロ制御装置１００は外部事象を個別且つ非同期的に把握することができる。サンプルストローブＤＳ₁はホスト慣性ナビゲーションシステムにより供給される。ＤＳ₁は、慣性ナビゲーションシステムの全てのジャイロをサンプリングすべき時点を表わす。モジュラジャイロシステムの待ち時間を排除するために、サンプル時間を予測する必要がある。サンプルストローブＤＳ₁は、さらに、ＩＮＳ内部の複数のジャイロを同期させる。本発明のこの実施例では、マイクロ制御装置１００は単一のアナログ／デジタル変換器へと多重化される多数のアナログ入力を有する。２つ以上のアナログ入力信号をアドレス指定するために単一のＡ／Ｄ変換器を多重使用するには、サンプリングの時間を適正に決めることが必要である。マイクロプロセッサシステムは、この実施例においては電気的消去可能プログラム可能読取り専用（「Ｅ²ＰＲＯＭ」）である不揮発性メモリを含む。ディザ周波数やディザ基準角度などのいくつかのシステムパラメータをシステムのパワーオン後に復元できるように、それらのシステムパラメータをＥ²ＰＲＯＭに記憶しておく。別の不揮発性メモリ手段も使用できることは当業者には認められるであろう。始動時初期設定シーケンスにおいては、ディザ駆動部はディザ周波数で方形波の２０パルスでパルス動作される。たとえば、ディザ周波数が５００Ｈｚで動作している場合、２０パルスに対してデューティサイクルは０％から１００％に変化する。このサイクル動作はディザモータにその固有共振周波数の近くでエネルギーを供給して、ディザモータを始動させる。次に、本発明に従って構成したディザピックオフ回路の１例の回路図を示す図２を参照する。１例では、ディザピックオフ装置は少なくとも第１，第２及び第３のコンデンサ４０２，４０６，４１２と、第１から第７の抵抗器４０４，４０７，４１０，４１４，４２２，４２４，４２６と、第１及び第２の増幅手段４０８，４２０とを具備する。また、この図では固有キャパシタンスによって象徴されたディザピックオフ２４４Ａも示されている。第１のコンデンサ４０２は接続点４０５で第１の抵抗器４０４と並列に接続されている。ディザピックオフも、接続点４０５に接続されている。第２のコンデンサ４０６は第１の端子で接続点４０５に接続されると共に、他方の端子では第１の増幅器４０８の非反転入力端子に接続されている。第１の増幅器４０８と、抵抗器４１０，４１４及び４２６と、コンデンサ４１２とは、ディザピックオフ回路に対して第１の利得係数及び位相の補償を実行するのに適する構成で接続している。第１の増幅器の出力４１８は、ディザピックオフを表わすほぼ正弦波形の信号４１６をマイクロ制御装置１００のアナログ／デジタル入力端子に供給する。第２の増幅器４２０と、抵抗器４２２及び４２４とは、デジタル論理８００にあるワンショット８１０の零交差入力端子にほぼ方形波の信号４３０を供給し、最終的にはその信号を制御装置１００に供給するために、周知のように接続、配置されている。信号４３０もディザピックオフを表わしており、ディザ周期を計算する基礎となる基本零交差検出信号を形成する。ワンショット８１０は最大割込み周波数を１０００Ｈｚに制限し、それにより、始動中の偽割込みをなくす。次に、本発明の１つの面によって提供されるような直接デジタルディザ駆動回路５００の一実施例の回路図を示す図３を参照する。直接デジタルディザ駆動部５００は第１から第６のコンデンサ５０２，５０６，５０９，５１４，５２２及び５３４と、第１から第９の抵抗器５０４，５０８，５１０，５１１，５１２，５１８，５１９，５３２及び５４２と、第１から第３のトランジスタ５２０，５２８及び５３０と、ダイオード５２４と、増幅器５１６とを含む。第１のコンデンサ５０２は第１の端子で制御装置１００のパルス幅変調出力端子５０１に接続されている。第１のコンデンサ５０２は第２の端子では第１の抵抗器５０４の第１の端子に接続されている。抵抗器５０４の第２の端子は第２のコンデンサ５０６及び第２の抵抗器５０８の第１の端子に接続されている。抵抗器５０８の第２の端子は第３の抵抗器５１１と第３のコンデンサ５０９の第１の端子に接続されている。第３の抵抗器５１１の第２の端子は第４のコンデンサ５１４及び第４の抵抗器５１２の第１の端子並びに増幅器５１６の非反転入力端子及び抵抗器５１０に接続されている。増幅器５１６の出力端子は抵抗器分圧器の第６の抵抗器５１８及び第７の抵抗器５１９を介して、第１のトランジスタ５２０のベースに接続されている。第５のコンデンサ５２２は増幅器５１６に対して補償キャパシタンスとして作用して、位相マージンを増加させる。コンデンサ５１４の第２の端子はトランジスタ５２０のコレクタ及び第３のトランジスタ５３０のベースに接続されると共に、第８の抵抗器５３２の第１の端子に接続されている。第３のトランジスタ５３０のコレクタは第８の抵抗器５３２の第２の端子と、本発明のこの実施例では約３００ボルトであると有利であろう電圧源とに接続している。第３のトランジスタ５３０のエミッタは第２のトランジスタ５２８のベースに接続され、このトランジスタ５２８のコレクタが電圧源に接続されて、トランジスタ５３０及び５２８はダーリントン対を形成している。ダイオード５２４はそのダーリントン対と並列に接続する低電圧ダイオードであり、不感帯を形成する。第４の抵抗器５１２の第２の端子は第６のコンデンサ５３４の第１の端子と、第３のトランジスタ５２８のエミッタとに接続されている。コンデンサ５３４はトランジスタ５２８の出力を１５０ボルトだけレベルシフトするために使用される。駆動信号は５３４を介して第９の抵抗器５４２にＡＣ結合すると共に、レーザージャイロブロック２００にあるディザモータ２４４ＢとにＡＣ結合している。抵抗器５４２は零ボルトのＤＣ平均をディザモータに供給する。本発明の一実施例では、第１から第３のトランジスタはアメリカ合衆国のＭｏｔｏｒｏｌａ社から入手可能であるモデルタイプＭＪＤ５０のＮＰＮトランジスタであると有利であろう。増幅器は合衆国、マサチューセッツ州のＡｎａｌｏｇＤｅｖｉｃｅｓから入手可能であるモデルＯＰ−９７などのバイポーラ演算増幅器であると有利であろう。素子の値の例のいくつかを図３に示す。制御装置１００はＩｎｔｅｌＣｏｒｐｏｒａｔｉｏｎのモデル８０Ｃ１９ＫＣのマイクロ制御装置又はそれと同等の装置であると有利であろう。動作に際して、この図示した実施例における本発明の直接デジタルディザ駆動部は、制御装置１００からの５ボルトパルス幅変調デジタル信号を変換器を使用せずにアナログ３００ボルトピークツーピーク信号に直接に変換する回路である。従来より、変換器は信頼性に欠けることがわかっており、約５００Ｈｚ程度の低周波数でディザモータ容量性負荷を駆動するときの飽和を回避するためには、コアサイズを大きくする必要がある。制御装置１００からのパルス幅変調出力５０１Ｂは、１２ＭＨｚの水晶１０４から取り出され且つ０％から１００％ＰＷＭまでの５１２段階の分解能を有する制御装置からの５ボルトのパルス幅変調（ＰＷＭ）信号であると有利であろう。ＰＷＭ信号はデジタル／アナログ変換のための手段としてのみ使用されるものであり、ディザ周波数でパルス幅変調する方式とこれを混同すべきではない。図３に示す本発明の実施例においては、典型的なディザモータ負荷である５．５ｎＦ負荷を５００arcsecのピークツーピーク振幅及び４arcsecのＲＭＳランダムノイズをもって駆動する場合に、直接デジタルディザ駆動回路は変圧器構造が要求する７５０ｍＷとは対照的に３００ｍＷ未満しか要求しない。典型的なレーザージャイロシステムでは、４arcsecは約１sigmaの標準偏差と等価である。本発明の回路装置の効率は、ＰＷＭ２３．５ＫＨｚ信号をフィルタリングし、しかも、２００マイクロ秒未満の立ち上がり時間と立ち下がり時間を与える約（５００Ｈｚ×２３．５ＫＨｚ）^1/2＝３．６ＫＨｚの伝達関数をもつ３つの低域極を配置することによって実現される。駆動周波数をｆとするとき、容量性負荷を駆動するために要求される電圧は（Ｖ²×ｆ）に比例するので、電力を浪費しないために負荷からのＰＷＭ信号をフィルタリングすることは重要である。駆動の効率は、ディザサイクルごとにＰＷＭ値を２回しか変化させない制御装置によってさらに向上する。１回目の変化はディザピックオフの正のピークで起こり、２度目の変化は負のピークで起こる。５．５ｎＦを５００Ｈｚ、３００ボルト（全振幅）で駆動するために要求される理論上の電力は式：Ｐ＝２ｆ（１／２ＣＶ²）＝２７２ｍＷにより与えられる。本発明の一実施例に関わるＡＣ電力はこの理論上の限界に近い。ＤＣバイアス電力は約８１ｍＷである。本発明の別の面はＰＮＰトランジスタを含まず、全てがＮＰＮトランジスタである単一電力源構造を含む。ＮＰＮトランジスタは下記のパラメータをもつ表面実装ＤＰＡＫにおいて利用可能である：Ｖ_CEO＝４００ＶＤＣ及びＶ_CB＝５００ＶＤＣダイオード５２４は、トランジスタ５２０及び５２８が同時にターンオンするのを防止するように不感帯を形成する。不感帯は電力源における電流スパイクを排除すると共に、さらに効率を向上させる。立ち上がり時及び立ち下がり時の遷移中の安定性を向上させるために、第４のコンデンサ５１４は出力端子でトランジスタ５２８のエミッタではなく、トランジスタ５３０のベースに接続している。本発明の一実施例では、第５の抵抗器５１２は出力のＤＣ動作点をトランジスタ５２８のエミッタで約＋１５０ボルトに設定する。次に、トランジスタ５２８のエミッタにおける出力をコンデンサ５３４を結合することによって最終出力５４０へとレベルシフトする。この構成では、５０％デューティサイクルのＰＷＭ信号入力は出力５４０における０ボルト出力に相当する。０％デューティサイクルのＰＷＭ信号は約＋１３０ボルトの５４０の出力に相当する。１００％デューティサイクルのＰＷＭ信号は出力の約−１３０ボルトに相当する。図示した例においては、レーザージャイロのパワーアップ中、結合コンデンサ５３４を充電するための時間は約０．７秒である。本発明の別の面では、入力は第１のコンデンサ５０２によりＡＣ結合されて、低周波数成分をもたない対称駆動を実行させる。レーザージャイロの始動中、コンデンサ５０２を所定のＤＣレベルまで充電するために、制御装置は約１４ｍｓにわたり５０％デューティサイクルのＰＷＭ信号を出力する。先に述べた通り、始動時初期設定シーケンスは、ディザ駆動部を方形波をもってディザ周波数で２０パルスにわたりパルス動作させることによって始まる。ディザ周波数が５００Ｈｚであるとき、２０パルスに対してデューティサイクルは０％から１００％まで変化する。このサイクル動作はディザモータにその固有共振周波数の付近でエネルギーを供給して、ディザモータを始動させる。次に、本発明の１つの面により提供されるようなディザ駆動回路の代替実施例の詳細な回路図を示す図４を参照する。図４のディザ駆動回路は一次巻線４６０，４６４と、二次巻線４６２とを有する変圧器から構成されている。第１のダイオード４５４は公称では±１５ボルトであっても良い電圧源４８０に巻線４６０を介して接続している。同様に、第２のダイオード４５６は巻線４６４を介して電圧源４８０に接続している。二次巻線４６２は第１の脚部でレーザージャイロブロック２００にあるディザ駆動部２４４Ｂに結合している。一対のトランジスタ４５０，４５２は第１及び第２のＰＷＭ信号４７０，４７２によりプッシュプル方式で駆動される。トランジスタ４５０，４５２はＭＯＳＦＥＴ型デバイス又はそれと同等のデバイスであると有利であろう。次に、ディザピックオフ２４４Ａからディザモータ２４４Ｂに至るディザピックオフ信号２４５Ａを示す本発明の直接デジタルディザ駆動の方法及び装置の高レベル概略図を示す図５Ａを参照する。図５Ａは、ディザ変位を表わす電圧２０５をジャイロ２００の慣性回転を表わすレーザージャイロカウントに利得変換するディザ駆動部の一実施例を表わす。その後の全ての処理はＰＷＭ信号５０１の発生までのカウントを使用して実行される。ディザピックオフ２４４Ａは、ディザピックオフ信号２４５Ａをフィルタ２０２に供給し、フィルタ２０２はそのディザピックオフ信号２４５Ａを調整して、調整ピックオフ信号２０３を供給する。ピックオフ信号２０３を増幅器２０４により増幅して、１０ビットＡ／Ｄ変換器２０６へ送る。Ａ／Ｄ変換器２０６は調整増幅ディザピックオフ信号２０５をディザピックオフ信号２４５Ａの電圧を表わすデジタル信号２０７Ａへと変換処理する。次に、デジタル信号２０７Ａを増幅器２１５によりジャイロブロック２００の角変位を表わすカウント値２０９Ａに利得変換する。図５Ａの実施例では、デジタル信号２０７Ａを所定の定数Ｋに乗算することによってカウントに変換する。１カウントは１arcsecの角変位とほぼ等しい。定数Ｋはカウント／ボルト単位である。Ｋは、等価デジタルボルトを求めるためにディザストリッパで使用されるのと同じ定数である。定数Ｋはディザストリッパによって絶えず更新されており、ディザピックオフアナログボルトと等価デジタル読取りカウントとの直接校正相関を表わす。デジタルカウントとして表現される所定の基準変位ディザ角度２１３はＥＥＰＲＯＭ１０２に記憶される。次に、デジタル信号は、信号にランダムノイズ２１１を導入するランダムノイズインジェクタ２１０に信号を供給するデジタル利得増幅器２１２へと進む。レーザーが動的ロックイン効果を受けるのを阻止するためにランダムノイズ２１１が与えられる。そこで、信号はパルス幅変調リミタ２１４に入力し、リミタ２１４はパルス幅変調器２１６に信号２１５を供給する。ＰＷＭ信号は基準値とブロックの測定変位値との差によって決まる。直接ディザ駆動部は図３にさらに詳細に示されている。次に、ディザピックオフ２４４Ａからディザモータ２４４Ｂに至るディザピックオフ信号２４５Ａの流れを示す本発明の直接デジタルディザ駆動の方法及び装置の別の高レベル概略図を示す図５Ｂを参照する。図５Ｂは、全ての処理がＰＷＭ信号５０１の発生までのボルトを使用して実行されるようなディザ駆動部の一実施例を表わす。図５Ｂに示す本発明の代替実施例においては、Ａ／Ｄ変換器２０６の出力は比較器２０８に供給されて、図５Ａの場合のようなカウントではなく、電圧を表わす信号を発生する。デジタルカウントとして表現される所定の基準変位ディザ角度２１３はＥＥＰＲＯＭ１０２に記憶されている。図５Ｂの実施例では、基準変位２１３を所定の定数Ｋの逆数と乗算することによりデジタルボルトに変換する。図５Ｂにおける処理の残る部分は図５Ａの場合と同様に進行する。次に、ディザピックオフ２４４Ａからディザモータ２４４ＢのＬｅｇ１４７０及びＬｅｇ２４７２に至るディザピックオフ信号２４５Ａの流れを示す本発明の直接デジタルディザ駆動の方法及び装置の別の高レベル概略図を示す図５Ｃを参照する。図５Ａによる本発明の方法及び装置の場合と同様に、図５Ｃは、ディザ変位を表わす電圧２０５をジャイロ２００の慣性回転を表わすレーザージャイロカウントに利得変換するディザ駆動部の一実施例を表わしている。後続する全ての処理は、高速出力内容参照可能メモリ（ＨＳＯＣＡＭ）駆動信号４７０及び４７２の発生までのカウントを使用して実行される。図５Ｃでも、デジタル信号はパルス幅変調リミタ２１４に信号を供給するデジタル利得増幅器２１２へと進み、そこで、リミタ２１４はデジタルディザ駆動部のＨＳＯＣＡＭ駆動部２１６にパルス幅変調信号２１５を供給する。上述の実施例の場合と同じように、ＰＷＭ信号は基準値とブロックの測定変位値との差によって決まる。本発明のこの実施例における高速出力論理は、ＩＮＴＥＬＣＯＲＰＯＲＡＴＩＯＮ製造の８０Ｃ１９６ＫＣマイクロプロセッサのＨＳＯユニットによって形成されている。高速出力論理は所定の時点で事象をトリガする。事象はＨＳＯ指令レジスタ及びＨＳＯ時間レジスタと呼ばれるものに指令を書込むことにより調整される。Ａ／Ｄ変化、タイマのリセット、ソフトウェアフラグのリセット及び高速出力線の切替えを含む高速出力によって異なる事象が可能である。ＩＮＴＥＬＣＯＲＰＯＲＡＴＩＯＮの８０Ｃ１９６ＫＣＵｓｅｒ’ｓＧｕｉｄｅを参照すると、高速出力論理のさらに詳細な知識が得られる。詳細には、ＨＳＯ指令レジスタを説明している８０Ｃ１９６ＫＣＵｓｅｒ’ｓＧｕｉｄｅの図１０−１を参照のこと。直接ディザ駆動部への入力はＨＳＯＣＡＭ駆動部又は８０Ｃ１９６ＫＣマイクロ制御装置から発生される。直接ディザ駆動部５００の構造は図３に関連してさらに詳細に示されている。次に、高速出力ＣＡＭ駆動部２１６は４７０でＬｅｇ１を駆動し且つ４７２でＬｅｇ２を駆動するためにディザ信号を供給する。図５Ｄは、全ての処理がＨＳＯＣＡＭ駆動信号４７０及び４７２の発生までの電圧を使用して実行されるようなディザ駆動部の一実施例を表わす。次に、本発明の方法の詳細な割込みタイミング図を示す図６を参照する。本発明の一実施例における直接駆動ディザシステムは、割込みをトリガするために、図２の零交差検出器の出力４３０を使用する。図２の信号４３０はタイミングクロックに類似する波形列を供給する。図６には、その波形列の詳細を一群の方形波６０４として示してある。波形列は時間６０２の関数として、信号線４３０の出力として示されている。信号６０４はジャイロブロック位置信号６２０により指示される、ジャイロブロック２００がその循環ディザ運動の中で零点と交差した時点を指示する。零交差点は６１８Ａ，６１８Ｂ，６１８Ｃ及び６１８Ｄにより指示されている。発生した割込みは割込み６１０Ａ，６１０Ｂ，６１０Ｃ及び６１０Ｄとして示されている。割込みは、点６０５Ａ，６０５Ｂ，６０５Ｃ及び６０５Ｄにおける出力信号４３０のローからハイへの遷移に対応するブロック２００の零交差６１８Ａ，６１８Ｂ，６１８Ｃ及び６１８Ｄで発生する。ローからハイへの遷移が起こる時点に注目することによって、ディザピックオフ２４４Ａの周波数を計算できる。図６において、ｔ₀は割込み６１０Ａを発生する遷移６０５Ａの発生を表わし、ｔ₁は割込み６１０Ｂを発生する遷移６０５Ｂの発生を表わし、ｔ₂は割込み６１０Ｃを発生する遷移６０５Ｃの発生を表わし、ｔ₃は割込み６１０Ｄを発生する遷移６０５Ｄの発生を表わす。割込みごとのこの１組の情報によって、時間差（ｔ₁−ｔ₀）を１サイクルに分割する。すなわち、１／（ｔ₁−ｔ₀）を求めることによりディザの周波数を計算できる。２つ以上の割込みの間のこの１組の情報によって、割込み６１０Ａ及び６１０Ｄの時間差（ｔ₃−ｔ₀）を３サイクルに分割する、すなわち、３／（ｔ₃−ｔ₀）を求めることによりディザの周波数を計算できる。本発明の直接ディザの方法の一実施例では、９０°と２７０°のブロックサイクル位置の場所を測定することが必要である。９０°の位置は図６には点６２２Ａ，６２２Ｂ及び６２２Ｃとして示されている。２７０°の位置は図６には点６２４Ａ，６２４Ｂ及び６２４Ｃとして示されている。次に、ディザサイクルの２７０°と９０°の交差点を確定するための本発明の直接デジタルディザ駆動装置の方法を示す図７を参照する。方法は、まず、零交差検出器出力４３０により発生される割込みを示すプロセスブロック９０２をもって始まる。零交差検出器は先の図である図２及び図６には信号６０４として示されている。零交差検出器からの割込み信号は、本発明の方法の一実施例においては、Ｔ２ＣＡＰ割込みとして知られている。次に、プロセスは９０４に進み、そこでＴ２ＣＡＰ割込みサービスルーチンを実行する。Ｔ２ＣＡＰ割込みサービスルーチンは後続するプロセス流れ図の中で説明されている。９０６では、Ｔ２ＣＡＰ割込みが発生した時間を把握する。次にプロセスは９０８に進み、割込みの時間Ｔｎを一時レジスタに記憶する。次にプロセスは９１０に進み、最前の割込みから時間の変化を計算する。このプロセスが実行される最初の時間、初期時間を近似する。新たな時間、デルタＴは現在時間から最前の割込み時間を減じた差であると確定される。次にプロセスは９１２に進み、２回の割込みの間の経過時間、すなわち、時間差を４で除算する。この手続きは、割込み間の時間差に関わる直角位相を確定するために実行される。この数はデジタルシステムの分解能として正確であり、ディザサイクルの零交差と零交差との間の時間の量を表わす。この量自体はレーザージャイロブロックの実際のディザの周波数を表わす。次にプロセス９１４へ進み、位相進み補償を計算する。位相進み補償は図７に示すＴ２ＣＡＰ割込みの中で確定される。位相進みはデルタＴを定数Ｋ_PLで除算したものとして定義されている。デルタＴはレーザーブロックが１サイクルだけディザするのに要する時間の量に相当する。すなわち、デルタＴは３６０°に等しい。定数Ｋ_PLはディザサイクルと、アナログ遅延とに基づく所定の値である。たとえば、所定の定数Ｋ_PLが３２に等しい場合、位相進みは３６０°／３２、すなわち、１１．２５°となるであろう。Ｔ_PLとして定義される位相進み時間の量は、デルタＴとサイクルの位相進み比率と乗算することによって計算されるであろう。すなわち、Ｔ_PL＝デルタＴ*（１１．２５°／３６０°）となるであろう。位相進みの目的は、所望の実際のディザ駆動信号と一致するディザ駆動信号を供給することである。この位相進みはディザ駆動部の処理回路における関連遅延と、ソフトウェア処理における関連遅延とを予測するものである。第１の直角位相Ｑ１は９０°の位置でのレーザーブロックの実際の変位に相当する。位相進み直角位相Ｑ１_PLは、図５に示す高速出力ディザ駆動ＣＡＭ２１６に関わる実際のサンプル時間を表わすＱ１−Ｔ_PLとして定義されている。図７のプロセスは次に９１６へ進み、中間点Ｑ２を第１の直角位相の和（Ｑ１＋Ｑ１）の２倍であるとして確定する。次にプロセスは９１８へ進み、第３の直角位相Ｑ３をＱ２＋Ｑ１_PL であるとして確定する。次に、図７のＴ２ＣＡＰ割込みは必要に応じてバックグラウンドＡ／Ｄ変換の有無を検査する。バックグラウンドＡ／Ｄ変換の必要性は、現在Ａ／Ｄ変換の使用を解決するために図１２に示す本発明の実行順序指定方法によって使用されるソフトウェアタイマフラグ及び割込みをスケジューリングする。ソフトウェアタイマフラグと割込みは高速出力論理を使用してスケジューリングされる。次にプロセスはステップ９１９へ進み、ディザ駆動及びディザストリッパに関わるＡ／Ｄ変換をバックグラウンドＡ／Ｄ変換と共に実行順序指定する。プロセス９１９は図８に関連して詳細に説明される。プロセスは９２０で終了し、図９に示す戻りモジュラジャイロモニタ制御ループに戻る。図９に示すモニタ制御ループ３９０は、デジタルモジュラジャイロ１０に関わる主プロセス実行ループである。モニタ制御ループは、モニタ制御ループのプロセスを実行する前に、ディザストリッパＡ／Ｄ変換がステップ３００で完了するのを待つ。セットされた場合にＡ／Ｄ変換が完了したことを指示する変換完了フラグは本発明の装置に含まれている。モニタ制御ループ３９０は、まず、ディザストリッパアルゴリズム３０２の実行を示している。温度バイアスドリフト及びエージに関わる回転慣性ナビゲーションデータの補償は次のステップ３０４で起こる。３０６では、モニタ制御ループ３９０はシステムのＩ／Ｏセットアップを実行する。次にプロセスは３０８のバイアスドリフト改善及びランダムドリフト改善ステップへと進む。次にプロセスは３１０へと進み、モジュラジャイロに関して外部システムにより与えられる指令を処理する。プロセスは３１２で組込み試験機能を実行し、プロセス３１４ではレーザーモード限界を検査する。次に、モニタ制御ループ３９０は、モジュラジャイロ１０がシャットダウンされるまでこの一連のプロセスを繰り返す。次に、Ａ／Ｄバックグラウンド変換をスケジューリングする方法を示す図１５を参照する。Ａ／Ｄバックグラウンド変換のスケジューリングは、待ち行列でスケジューリングできる所定の１組のＡ／Ｄ変換事象を有するハードウェアシステムにおいて起こる。Ａ／Ｄ変化の回数はあらかじめ定められている。本発明の一実施例では、待ち行列の中に７回のＡ／Ｄ変換が入っている。図９に示すモニタ制御ループによって、それらのＡ／Ｄ変換を実行順序指定するプロセスは、Ａ／Ｄバックグラウンド変換完了フラグを検査するステップ８７０で最初に開始される。次にプロセスは８７２へ進み、変換完了フラグがセットされているか否かを知るためにフラグを検査する。フラグがセットされていなければ、プロセスはルーチンから出るように進み、ステップ８７０でモニタ制御ループに戻る。この場合、最前にスケジューリングされたＡ／Ｄ変換に関わるＡ／Ｄ変換はまだ実行されていないので、Ａ／Ｄ変換を実行することはできない。変換完了フラグがセットされていれば、プロセスはステップ８７４へと進み、現在バックグラウンドＡ／Ｄ変換をバックグラウンド変換Ａ／Ｄレジスタに記憶する。これは現在バックグラウンドＡ／Ｄ変換を、温度の測定、ＰＬＣ監視などの別のルーチンによってセットアップされる機能と関連づける。次にプロセスはステップ８７８へと進み、バックグラウンドＡ／Ｄ変換マルチプレクサポインタを検査する。次にプロセスは８８０へと進み、ポインタを検査した後に実行すべきことを確定する。ポインタが最前のバックグラウンド機能を指示しているならば、ステップ８８２において第１の機能を指示するように待ち行列をリセットする。ポインタが最前のバックグラウンド機能でない場合には、プロセスは８８４で次のバックグラウンド機能ポインタに増分する。いずれの場合にも、プロセスはステップ８８６へと進み、待ち行列の中の別のバックグラウンド変換をスケジューリングする。次にプロセスは８７６でモニタ制御ループへと出る。次に、本発明の方法のデジタルディザ駆動アプリケーションにおける複数のアナログ信号の間で単一のアナログ／デジタル変換器を実行順序指定する方法を示す図８を参照する。図８は、デジタルモジュラジャイロ１０がディザストリッパ変換時間７０２をステップ７０２へ転送するプロセス流れの図を示している。変換時間ＨｓｉＴｉｍｅ１は、１９９１年１２月１１日出願、名称ＬａｓｅｒＧＹＲＯＤＩＴＨＥＲＳＴＲＩＰＰＥＲのＵ．Ｓ．ＳｅｒｉａｌＮｏ．０７／８０５，１２２に基づく出願人の同時係属ＰＣＴ出願の中に説明されているディザストリッパプロセスから計算される。次に、プロセスはプロセス７０２において送られて来た２つの値から計算される期待ストリッパ時間を計算すべく流れる。第１の値は、ディザストリッパ変換時間の始まりであるＨｓｉＴｉｍｅ１であり、ＨｓｉＤｅｌｔａもプロセス７０２を経て外部システムから送られて来る。期待ディザストリッパサンプル時間はＨｓｉＴｉｍｅ１とＨｓｉＤｅｌｔａの和である。この時間をＨｓｉＴｉｍｅ２という。次にプロセスは７０６へと進み、ディザ駆動に関わるＡ／Ｄ変換器をロックアウトするために、ＨｓｉＴｉｍｅ２を中心としてウィンドウを作成する。これは、ディザ駆動Ａ／Ｄ変換とディザストリッパＡ／Ｄ変換が同時に起こった場合にそれらが妨害し合うのを阻止する。本発明のこの実施例におけるＡ／Ｄ変換器は非同期変換器である。Ａ／Ｄ変換は、Ａ／Ｄ変換をセットアップするプロセスに対して非同期的に起こる。プロセスステップ７０８は、ディザ駆動に関わるＡ／Ｄ変換がディザストリッパウィンドウの中で起こるか否かを計算する。次にプロセスはプロセスステップ７１２又はプロセスステップ７１０のいずれかへ分岐する。プロセスステップ７１０は、位相補償Ａ／Ｄ変換と、ソフトウェアタイマフラグをスケジューリングし、特定のディザ駆動に対して割込むために、高速出力内容参照可能メモリ（ＨＳＯＣＡＭ）をセットアップする。プロセスステップ７１２は、ソフトウェアタイマフラグをスケジューリングし、既にスケジューリングされているディザストリッパＡ／Ｄ変換を共用するように特定のディザ駆動に対して割込むために、ＨＳＯＣＡＭをセットアップする。本発明の方法は、スケジューリングされた時点でどの型のアクションをとるべきか、ディザストリッパ変換、ディザ駆動変換、ディザストリッパ及びディザ駆動共用変換、バックグラウンド変換のどれをとるべきかを確定するために、ソフトウェアタイムフラグの状態を検査する。プロセスステップ７０８は新たなＡ／Ｄ変換をスケジューリングするか、あるいは、発生するものとスケジューリングされている変換を共用する方法を提供する。本発明の方法において暗示されているのは、ディザストリッパＡ／Ｄ変換は常に最高の優先順位を有しているためにウィンドウ内の単一のＡ／Ｄ変換がディザ駆動アプリケーションには適切であるという仮定である。プロセス７１２では、別のルーチン、すなわち、Ａ／Ｄ変換が共用されるディザ駆動ルーチンとディザストリッパルーチンを指示するフラグをセットする。プロセスステップ７１０では、Ａ／Ｄ変換をスケジューリングし、その変換の結果を以下に説明する高速出力論理に関わるマイクロ制御装置１００の中の内容参照可能メモリヘ送信する。Ａ／Ｄ変換は先に説明したように位相補償されている時間Ｑ１及びＱ３にスケジューリングされる。次にプロセスは７１４へと進み、Ａ／Ｄ変換器の実行順序指定は完了した。次に、ディザピックオフのアナログ／デジタル変換からパルス幅変調駆動信号を計算する方法を示す図１０を参照する。８０Ｃ１９６ＫＣマイクロ制御装置１００で具現化される本発明の方法は、８２２におけるディザ駆動ルーチンからのＡ／Ｄ変換割込みを伴ってプロセスブロック８２１で始まる。起こっているべきである読出しカウントで表現されるディザモータの角変位の量である基準変位をステップ８２４でメモリから読取る。ステップ８２５では、ディザ角度基準カウントをディザストリッパ利得調整に基づいてデジタルボルト単位の等価のアナログピックオフ信号に変換する。次にプロセスは８２６へと進み、ディザモータ変位における誤差を基準変位から実際の変位を減じたものとして計算する。次にプロセスは８２８へと進み、計算した誤差を本発明の一実施例では５０である所定の利得係数と乗算する。次にプロセスは８３０へと進み、８３０ではシステムにランダムノイズを導入する。本発明の一実施例では限定的な意味をもたない１例として、ランダムノイズの分布はガウス分布である。次にプロセスは８３２へと進み、レジスタのロールオーバを回避するために、パルス幅変調信号出力を１００％ＰＷＭの最大値と、０％ＰＷＭの最小値とに限定する。本発明のこの実施例では、制限値は０％又は１００％のＰＷＭを表わす０又は２５５である。次にプロセスはステップ８３４へと進み、ディザモータを導入されたランダムノイズによって調整した基準値の中に入れるために、ディザ駆動部に計算された駆動レベルを与える。次にプロセスは８３６で終了する。次に、直接デジタルディザ駆動部のＡ／Ｄ変換ハンドラの慨略図を示す図１１を参照する。モジュラジャイロでは、Ａ／Ｄ変換はディザの直角位相を計算するために要求されるようなディザ駆動変換、ディザストリッパ変換及びバックグラウンド変換に対して要求される。図１１に示すプロセスは、Ａ／Ｄ変換がどのプロセスを要求したかに応じてＡ／Ｄ変換を処理する方法である。その方法はＡ／Ｄ変換割込みを伴って９３０で始まる。プロセスブロック９３２では、Ａ／Ｄ変換の源が９３４のディザ駆動プロセスから発生するか、９３６のディザストリッパプロセスから発生するか、ディザストリッパ及びディザ駆動プロセス９３８から発生するか、あるいは、バックグラウンドプロセス９４０から発生するかを確定する。ストリッパ及び駆動ステップ９３８は、ディザ駆動Ａ／Ｄ変換がディザストリッパＡ／Ｄ変換ウィンドウの中で起こったことを指示する。ディザストリッパのウィンドウはディザ駆動にも適するので、プロセスは単純なディザストリッピング動作の場合と全く同様にステップ９４２へと進む。Ａ／Ｄ変換を要求するデジタル駆動９３４は９４６のディザ駆動へ直接に進む。ディザ駆動ルーチンは図１０にさらに詳細に説明されている。Ａ／Ｄ変換が「起こる」ときまでに、そのＡ／Ｄ変換をどのプロセスが要求したかは既にわかっている。これは図８に示すＴ２ＣＡＰ割込みと、ソフトウェアタイマ割込みとによってあらかじめ確定されていたのである。ディザストリッパ、もしくはディザ駆動及びディザストリッパがＡ／Ｄ変換を要求する場合、プロセスはステップ９４２へと進み、ストリッパレジスタのＡ／Ｄ値を読取る。次に、９４４では、ストリッパ又はストリッパ及び駆動に関わる最近のＡ／Ｄ変換値がストリッパレジスタにあり且つストリッパ及び駆動により要求されたことを指示するためにＡ／Ｄ変換完了フラグをセットする。次に、プロセスは駆動又はストリッパ及び駆動のいずれかの場合に９４６のディザ駆動へと進む。バックグラウンドＡ／Ｄ変換の場合には、プロセスは９４０へと進み、９４８でバックグラウンドレジスタからＡ／Ｄ値を取り出し、９５０ではバックグラウンド変換について変換完了フラグをセットする。いずれの場合にも、プロセスは９５２で終了する。次に、ディザ専用変換、共用変換又はバックグラウンド変換のいずれかをスケジューリングするためのソフトウェアタイマ割込みの割込みサービスルーチンを示す図１２を参照する。プロセスは、ステップ１００２で特殊関数レジスタからソフトウェアタイマフラグを取り出すことにより、１０００で始まる。次に、プロセスはソフトウェアタイマフラグがディザ駆動Ａ／Ｄ変換についてセットされているか否かを知るために検査する。セットされていれば、プロセスはステップ１０２０へ進み、マイクロ制御装置１００のスクラッチパッドＲＡＭにあるＡ／Ｄ優先順位レジスタでディザ駆動Ａ／Ｄ変換専用フラグをセットし、ステップ１０２２で終了する。ディザ駆動変換が指示されていなければ、プロセスはステップ１００６へと進み、プロセスは駆動及びストリッパ変換についてソフトウェアタイマフラグがセットされているか否かを知るために検査する。セットされていれば、プロセスはステップ１０１８へ進み、マイクロ制御装置１００のスクラッチパッドＲＡＭにあるＡ／Ｄ優先順位レジスタでディザストリッパ及びディザ駆動共用Ａ／Ｄ変換フラグをセットし、ステップ１０２２で終了する。共用変換が指示されていなければ、プロセスはステップ１００８へと進み、本発明の方法はディザストリッパＡ／Ｄ変換が進行中であるか否かを検査する。図１２の方法で暗示されているのは、共用変換又はディザ駆動変換がなければ、それはバックグラウンド変換でなければならないという条件である。次にプロセスはステップ１０１０へと進み、ステップ７０２で説明したようにＨｓｉＴｉｍｅ＋ＨｓｉＤｅｌｔａとして定義されているウィンドウの中でディザストリッパＡ／Ｄ変換が起こるか否かを検査する。変換がウィンドウ内で起こるのであれば、プロセスはステップ１０２２で終了する。変換がウィンドウの中で起こらない場合には、プロセスはステップ１０１４へ進んで、バックグラウンド変換が完了するのを待つ。バックグラウンド変換は指定の期間中に起こり、本発明の一実施例においては、バックグラウンド変換は２０マイクロ秒以内に起こる。次にプロセスはステップ１０１６へ進み、変換値をバックグラウンドＡ／Ｄレジスタに記憶する。次にプロセスはステップ１０２２で終了する。バックグラウンドＡ／Ｄ変換プロセスの完了を待機する状況を図１１で説明したように割込み駆動するか、又は図１２に説明するようにポーリングすることが可能であるのは当業者には認められるであろう。次に、次のシステムサンプルクロックの発生を計算し且つ予測するために使用される本発明の方法を示す図１３を参照する。サンプルクロックを予測することの重要性は、外部慣性ナビゲーションシステムが慣性ナビゲーションシステム全般を通して一様な外部クロックに対し同期される慣性ナビゲーションデータを獲得しなければならないことによって表わされる。この能力がないと、慣性ナビゲーションデータは非同期的に供給されるので、慣性位置の評価が不正確になるという結果を招くであろう。図１３のプロセスは、プロセスが最初に初期設定されるときにプロセスブロック１５０でカウンタを始動することによって始まる。次にプロセスはプロセスブロック１５２へと進み、システムからのサンプルクロックの端を把握し、これはプロセスブロック１５４で割込みを発生させる。次に、割込みは割込みループ１７０と呼ばれるプロセスを開始させる。割込みループはＡ／Ｄ変換をスケジューリングする。プロセスステップ１５４で割込みが発生された割込みの時点で、ステップ１５０のカウンタからのカウント値を記憶する。次にプロセスは１５８へと進み、割込みが発生した最前の時点をメモリから読取る。次にプロセスは１６０へと進み、旧割込みと新たな割込みとの時間差を「デルタｔ」としＴ計算する。次にプロセスは１６２へと進み、マイクロプロセッサの高速出力でＡ／Ｄ変換をセットアップする。高速出力が発生すべき新たな時間は「新ｔ」に「デルタｔ」を加えたものである。次にプロセスは１６４へと進み、「旧ｔ」を「新ｔ」と等しくなるようにセットアップし、プロセスはプロセス１５２へと戻って、次のサンプルクロックを把握する。図１３の方法はシステムサンプルクロック周期中の変化を動的に補償すると共に、システムサンプルクロックの動きを動的に追跡する。１６２においては、ＨＳＯ論理でディザストリッパに関わるＡ／Ｄ変換をセットアップする。出願人の同時係属出願のリングレーザージャイロ直接ディザ駆動装置の中で説明されているディザ駆動装置によってもＡ／Ｄ変換１６２は使用される。次に、３つのアナログ／デジタル変換を利用してレーザージャイロディザを駆動するための本発明の方法及び装置を示す図１４を参照する。本発明の方法は図１４で説明する装置に適用できるであろうということは当業者には理解されるであろう。この実施例では、第１のＡ／Ｄ変換器１２１２は、先に説明したディザストリッパ動作について適切に時間限定されるディザピックオフ電圧のデジタル表現を提供する。ディザストリッパに関わるＡ／Ｄ変換はＤＳ１が活動状態であるときに起こらなければならない。マイクロ制御装置１００はＡ／Ｄ変換の結果と、エッジトリガ読出しカウンタレジスタ１２２０の出力１２２２とを使用して、ディザストリッピング動作を実行する。第２のＡ／Ｄ変換器１２１４は、先に説明したディザ駆動動作について適切に時間限定されるディザピックオフ電圧のデジタル表現を提供する。ディザ駆動に関わるＡ／Ｄ変換は、零交差検出器８２０が活動状態であるときに起こらなければならない。マイクロ制御装置１００はＡ／Ｄ変換の結果１２０４を使用して、ディザ駆動動作を実行する。第３のＡ／Ｄ変換器１２１６は、温度測定、ＲＩＭ及びＬＩＭ測定、ＰＬＣ監視などのバックグラウンドプロセスのデジタル表現を提供する。バックグラウンドＡ／Ｄ変換はイネーブル線１２１８を介してマイクロ制御装置によりイネーブルされる。本発明を特許法に従うと共に、新規な原理を適用し且つそのような特殊化された素子を必要に応じて構成，使用するために必要とされる情報を当業者に提供するためにここに相当に詳細に説明した。しかしながら、本発明を特定して異なる機器や装置により実行できること、及び機器の詳細と動作手続きの双方について、本発明自体の範囲から逸脱せずに様々な変形を実現できることを理解すべきである。Detailed Description of the Invention Laser gyro direct dither drive The present invention relates generally to laser gyros, and more particularly to methods and apparatus for digitally driving a laser gyro dither motor directly using a microcontroller in a closed loop system. Background of the Invention A laser angular velocity sensor often called a laser gyro is well known. One example of a laser angular velocity sensor is US Pat. No. 4,751,718 issued to Hanse et al., Which is also incorporated herein by reference. Today's laser angular velocity sensors include a thermally stable and mechanically stable laser block with a plurality of cavities formed to surround the void. Mirrors that reflect the laser beam and form a closed loop optical path are arranged at both ends of the cavity. In connection with such sensors, there is an undesirable phenomenon known as lock-in, which has heretofore been recognized in the prior art. The prior art has dealt with the lock-in phenomenon by rotationally oscillating such a sensor, i.e. by dithering. Rotational vibrations are typically supported by dither motors. Conventional dither motors typically have a suspension system that includes, for example, an outer rim, a central hub member, and a plurality of dither motor leads that project radially from the hub member and are coupled between the hub member and the rim. Traditionally, a set of piezoelectric elements that act as actuators have been coupled to a suspension system. When actuated by applying an electrical signal to the piezoelectric element, the suspension system acts as a dither motor, so that the block of sensors angularly vibrates at the natural mechanical resonance frequency of the suspension system. This dither motion is superimposed on the inertial rotation of the sensor in inertial space. Such dither motors may be used in connection with a single laser gyro, or may be used to dither multiple laser gyros. The prior art includes various schemes for recovering dither-free inertial rotation data. Summary of the invention The present invention provides a direct digital dither driving device for a laser gyro. The direct digital drive of the present invention includes a low pass filter having at least three poles, a high pass filter having at least two poles, an output for providing a filtered signal, and an input for connecting a pulse width modulated digital drive signal. And. The direct digital driver further comprises an amplifier coupled at the input side to the output of the low pass filter and amplifying the filtered signal from the low pass filter, the means for driving the dither motor in response to the amplified signal is Active pull-up means coupled to the output, the driving means including means for substantially eliminating current spikes in the power supply signal and providing dead zone operating characteristics to form a highly efficient driver with low power consumption. including. One object of the present invention is to provide a dither motor drive means that provides an output in the range of +150 to -150 volts in response to a pulse width modulated input over the range of 0% duty cycle to 100% duty cycle. Another object of the invention is to provide an improved dither driver circuit that consumes power only during the transitions of the pulse width modulated signal input. Yet another object of the present invention is to provide an improved dither drive circuit that consumes a small amount of power when the capacitive drive load of the dither motor reaches steady state. Other objects, features and advantages of the invention will be apparent to those skilled in the art from the description of the preferred embodiments, the claims and the drawings. In the drawings, the same reference numerals indicate the same elements. Brief description of the drawings FIG. 1 shows a block diagram of one embodiment of a laser gyro employing the novel features of the present invention. FIG. 2 schematically shows a circuit diagram of an example of a dither pickoff circuit constructed according to the present invention. FIG. 3 schematically illustrates a circuit diagram of one embodiment of a direct digital dither driver circuit provided by one aspect of the present invention. FIG. 4 shows a detailed schematic diagram of another embodiment of a dither driver circuit provided in accordance with one aspect of the present invention. FIG. 5 shows a high level schematic block diagram of a direct dither driver used in a laser gyro including a closed loop system. FIG. 6 shows an interrupt timing diagram as a function of the output of the zero-crossing detector. FIG. 7 shows a method for determining the 90 ° and 270 ° intersections of the dither cycle. FIG. 8 shows a schematic diagram of the method and apparatus of the present invention used to order a single analog-to-digital converter among multiple other modular gyro functions. FIG. 9 illustrates a method of monitoring a modular gyro with a monitor control loop. FIG. 10 illustrates a method of processing a dither pickoff signal that has been digitized and converted from the dither pickoff. FIG. 11 shows a schematic diagram of a method of handling A / D conversion when called by any of the driving process, stripper process and background process. FIG. 12 shows a schematic diagram of an interrupt service routine associated with a software timer interrupt. FIG. 13 illustrates the method of the invention used to predict the sample strobe. FIG. 14 illustrates the method of the present invention utilizing multiple analog to digital converters. FIG. 15 illustrates the inventive method for awaiting background analog-to-digital conversion. Description of the preferred embodiment Reference is now made to FIG. 1, which shows a block diagram of one embodiment of a modular laser gyro employing the novel features of the present invention. The present invention will be described by way of examples. Those skilled in the art having the benefit of this disclosure will understand that the examples provided herein are for purposes of illustrating the principles of the invention and not for purposes of limitation. The laser gyro 10 includes a control device 100, a laser gyro block 200, an active current control unit 300, a dither pickoff amplifier 400, a direct digital dither driving unit 500, a path length control (PLC) device 600, and a reading unit 700. , Digital logic 800. In one embodiment, the direct digital dither driver of the present invention is implemented with a microcontroller used as controller 100. The dither driver includes a dither pickoff 244A, a dither pickoff amplifier circuit 400, an A / D converter 110, a controller 100, a PWM1 115 output line 501B, a direct dither driver 500, and a dither motor 204B. It is a closed loop system. The A / D converter 110 may be integral with the controller and may advantageously be a 10-bit A / D converter. The 10-bit A / D converter is described in US patent application Serial No. We show 10-bit accuracy for the dither stripper method and apparatus discussed in further detail in Applicant's co-pending PCT application "LASER GYRO DITHER STRIPPER" based on 07 / 805,122. The controller 100 may advantageously further include a microprocessor 120. The controller 100 has a core of a processor 120 with hardware peripheral support that provides highly reliable, cost effective and highly integrated control functions. Briefly, in operation, the PLG block position represented by pickoff voltage 245A is first amplified by dither pickoff amplifier 400. The amplified dither pickoff signal 501A is sent to the A / D converter 110 and a comparator (not shown), where the comparator produces a square wave 501C, which limits the maximum frequency of the interrupt. Sent to one shot 810 for. One shot 810 is periodically reset at a rate of about 1000 Hz. One shot output interrupts the controller at the positive zero crossing. The dither pickoff and driver method is shown in more detail in FIG. Based on the zero crossings of the laser block positions, the microprocessor calculates the dither period and predicts the sample time. Next, the dither drive waveform shown in more detail in FIG. 6 is sampled by the A / D converter 110 at the negative and positive peaks of the sine wave of the dither signal. This sampling process also provides the 90 degree phase shift required to drive the dither motor 244B. After sampling, the A / D value is compared to the desired gain adjustment displacement reference, the amount is multiplied with the gain factor, random noise is added, and the signal is sent to the pulse width modulator 115. Random noise may advantageously be Gaussian noise. To correct for variations in the pickoff scale factor, the displacement criterion is modified by adjusting the dither stripper gain. The reference displacement may be further adjusted at periodic intervals by a laser gyro direct dither drive system. The operation of the present invention is discussed in further detail below. In one embodiment of the invention, microcontroller 100 comprises an Intel 80C196 KC Microcontroller. The microcontroller 100 includes three pulse width modulators used for various control functions in this embodiment of the invention. The pulse width modulator PWM1 115 is used to control the dither drive circuit. A number of software modules are associated with the default control of the microcontroller 100. The software program is executed by the microprocessor 120 included in the microcontroller 100. A 100% PWM signal corresponds to a -150 volt output, a 50% PWM signal corresponds to a 0 volt output, and a 0% PWM signal corresponds to a +150 volt output. In one embodiment of the invention, the pulse width modulated signal is initially set to 50% duty cycle. Part of the dither driver circuit utilizes the amount of random noise introduced into the driver circuit. The dither driver random number generator is initialized at startup of the control system of the modular gyro 10. The dither driver circuit is further initialized by initializing system variables. The system represents a reference voltage used to calculate the actual displacement of the laser generation system. In the dither driving circuit, the pickoff signal 245A which is an approximation of a sine signal is generated by dither pickoff. The pickoff signal represents the angular displacement. The reference peak angle value is compared with the peak of the sine pickoff signal to determine the difference value that defines the error in the dither driver. Then, during system power up, the actual reference voltage is initialized. These reference values are stored in the EEPROM 102 and represent the voltage to displacement conversion. In one embodiment of the present invention, the dither driver requires 200 milliseconds for initialization. The dither drive is started simultaneously with the laser or slightly prior to the laser. In the embodiment of FIG. 1, the microcontroller 100 has a first timer and a second timer. The first timer is used for the sampling function. The second timer is used for the dither driving function and the dither stripping function. Both timers need to be synchronized. The onboard high speed output logic of the microcontroller 100 synchronizes timers to perform functions such as A / D conversion during the dither stripping function. The onboard high speed input logic keeps track of external events occurring in real time and stores the count value of the first timer in the FIFO register. As a result, the microcontroller 100 can individually and asynchronously grasp the external event. Sample strobe DS ₁ Is provided by the host inertial navigation system. DS ₁ Represents the time at which all gyros of the inertial navigation system should be sampled. To eliminate latency in modular gyro systems, sample time needs to be estimated. Sample strobe DS ₁ Also synchronizes the gyros inside the INS. In this embodiment of the invention, microcontroller 100 has multiple analog inputs that are multiplexed into a single analog to digital converter. Multiplexing a single A / D converter to address more than one analog input signal requires proper sampling time. The microprocessor system is electrically erasable programmable read-only ("E" in this embodiment). ² Non-volatile memory, which is a PROM "). To allow some system parameters such as dither frequency and dither reference angle to be restored after the system is powered on, E ² Store in PROM. Those skilled in the art will recognize that other non-volatile memory means may be used. In the startup initialization sequence, the dither driver is pulsed with 20 square wave pulses at the dither frequency. For example, when operating at a dither frequency of 500 Hz, the duty cycle changes from 0% to 100% for 20 pulses. This cycling action supplies energy to the dither motor near its natural resonant frequency to start the dither motor. Reference is now made to FIG. 2 which shows a circuit diagram of an example of a dither pickoff circuit constructed according to the present invention. In one example, the dither pick-off device includes at least first, second and third capacitors 402, 406, 412 and first to seventh resistors 404, 407, 410, 414, 422, 424, 426, The first and second amplifying means 408 and 420 are provided. Also shown in this figure is the dither pickoff 244A symbolized by the intrinsic capacitance. The first capacitor 402 is connected in parallel with the first resistor 404 at a connection point 405. The dither pickoff is also connected to the connection point 405. The second capacitor 406 is connected to the connection point 405 at the first terminal and is connected to the non-inverting input terminal of the first amplifier 408 at the other terminal. The first amplifier 408, resistors 410, 414 and 426, and capacitor 412 are connected in a configuration suitable for performing first gain factor and phase compensation for the dither pickoff circuit. The output 418 of the first amplifier provides a substantially sinusoidal signal 416 representing the dither pickoff to the analog / digital input terminal of the microcontroller 100. The second amplifier 420 and the resistors 422 and 424 provide a substantially square wave signal 430 to the zero-crossing input terminal of the one-shot 810 in the digital logic 800 and ultimately to the controller 100. It is connected and arranged in a known manner for supplying. Signal 430 also represents dither pickoff and forms the basic zero crossing detection signal upon which the dither period is calculated. One shot 810 limits the maximum interrupt frequency to 1000 Hz, thereby eliminating false interrupts during startup. Reference is now made to FIG. 3, which shows a schematic diagram of one embodiment of a direct digital dither driver circuit 500 as provided by one aspect of the present invention. The direct digital dither driver 500 includes first to sixth capacitors 502, 506, 509, 514, 522 and 534 and first to ninth resistors 504, 508, 510, 511, 512, 518, 519, 532. And 542, first to third transistors 520, 528 and 530, diode 524 and amplifier 516. The first capacitor 502 is connected at its first terminal to the pulse width modulation output terminal 501 of the controller 100. The first capacitor 502 is connected at the second terminal to the first terminal of the first resistor 504. The second terminal of the resistor 504 is connected to the second capacitor 506 and the first terminal of the second resistor 508. The second terminal of the resistor 508 is connected to the third resistor 511 and the first terminal of the third capacitor 509. The second terminal of the third resistor 511 is connected to the first terminals of the fourth capacitor 514 and the fourth resistor 512, the non-inverting input terminal of the amplifier 516 and the resistor 510. The output terminal of the amplifier 516 is connected to the base of the first transistor 520 through the sixth resistor 518 and the seventh resistor 519 of the resistor divider. The fifth capacitor 522 acts as a compensation capacitance for the amplifier 516, increasing the phase margin. The second terminal of the capacitor 514 is connected to the collector of the transistor 520 and the base of the third transistor 530 as well as to the first terminal of the eighth resistor 532. The collector of the third transistor 530 is connected to the second terminal of the eighth resistor 532 and to a voltage source that would be about 300 volts in this embodiment of the invention. The emitter of the third transistor 530 is connected to the base of the second transistor 528, the collector of this transistor 528 is connected to the voltage source, and the transistors 530 and 528 form a Darlington pair. The diode 524 is a low voltage diode connected in parallel with the Darlington pair and forms a dead zone. The second terminal of the fourth resistor 512 is connected to the first terminal of the sixth capacitor 534 and the emitter of the third transistor 528. Capacitor 534 is used to level shift the output of transistor 528 by 150 volts. The drive signal is AC coupled to the ninth resistor 542 via 534 and is also AC coupled to the dither motor 244B in the laser gyro block 200. Resistor 542 provides a zero volt DC average to the dither motor. In one embodiment of the invention, the first to third transistors may advantageously be model type MJD50 NPN transistors available from Motorola, Inc., USA. The amplifier may advantageously be a bipolar operational amplifier such as the model OP-97 available from Analog Devices, Massachusetts, USA. Some examples of element values are shown in FIG. The controller 100 may advantageously be an Intel Corporation model 80C19KC microcontroller or equivalent. In operation, the direct digital dither driver of the present invention in this illustrated embodiment directly converts a 5 volt pulse width modulated digital signal from controller 100 to an analog 300 volt peak to peak signal without the use of a converter. It is a circuit to do. Conventionally, converters have been found to be unreliable, and it is necessary to increase the core size to avoid saturation when driving a dither motor capacitive load at a low frequency of about 500 Hz. The pulse width modulated output 501B from the controller 100 is taken from the 12 MHz crystal 104 and has a 5 volt pulse width modulated (P WM) signal from the controller with 512 steps of resolution from 0% to 100% PWM. Would be advantageous. The PWM signal is used only as a means for digital / analog conversion and should not be confused with the method of pulse width modulation at the dither frequency. In the embodiment of the invention shown in FIG. 3, a typical dither motor load is 5. When driving a 5 nF load with a peak-to-peak amplitude of 500 arcsec and RMS random noise of 4 arcsec, the direct digital dither drive circuit requires less than 300 mW as opposed to 750 mW required by the transformer structure. In a typical laser gyro system, 4 arcsec is equivalent to a standard deviation of about 1 sigma. The efficiency of the circuit device of the present invention is about (500 Hz × 23.5 KHz) which filters the PWM 23.5 KHz signal and gives rise and fall times of less than 200 microseconds. ^1/2 = 3.6 KHz by implementing three low-pass poles with a transfer function. When the drive frequency is f, the voltage required to drive the capacitive load is (V ² Since it is proportional to xf), it is important to filter the PWM signal from the load in order not to waste power. The efficiency of the drive is further improved by the controller changing the PWM value only twice per dither cycle. The first change occurs at the positive peak of dither pickoff and the second change occurs at the negative peak. The theoretical power required to drive a 5.5 nF at 500 Hz, 300 volts (full amplitude) is the formula: P = 2f (1/2 CV ² ) = 272 mW. The AC power associated with one embodiment of the present invention is close to this theoretical limit. The DC bias power is about 81 mW. Another aspect of the invention does not include PNP transistors, but includes a single power source structure that is all NPN transistors. NPN transistors are available in surface mount DPAK with the following parameters: V _CEO = 400 VDC and V _CB = 500 VDC diode 524 forms a dead band to prevent transistors 520 and 528 from turning on at the same time. The dead band eliminates current spikes in the power source and further improves efficiency. To improve stability during the rising and falling transitions, the fourth capacitor 514 is connected at the output terminal to the base of transistor 530 rather than the emitter of transistor 528. In one embodiment of the present invention, fifth resistor 512 sets the DC operating point of the output at the emitter of transistor 528 at approximately +150 volts. The output at the emitter of transistor 528 is then level shifted to final output 540 by coupling capacitor 534. In this configuration, a 50% duty cycle PWM signal input corresponds to a 0 volt output at output 540. A 0% duty cycle PWM signal corresponds to an output of 540 at approximately +130 volts. A 100% duty cycle PWM signal corresponds to about -130 volts of output. In the illustrated example, during power up of the laser gyro, the time to charge the coupling capacitor 534 is approximately 0.7 seconds. In another aspect of the invention, the inputs are AC coupled by the first capacitor 502 to perform a symmetrical drive with no low frequency components. During start-up of the laser gyro, the controller outputs a 50% duty cycle PWM signal for about 14 ms to charge the capacitor 502 to a predetermined DC level. As mentioned earlier, the start-up initialization sequence begins by pulsing the dither driver with a square wave for 20 pulses at the dither frequency. The duty cycle varies from 0% to 100% for 20 pulses when the dither frequency is 500 Hz. This cycling action supplies energy to the dither motor near its natural resonant frequency to start the dither motor. Reference is now made to FIG. 4, which shows a detailed schematic diagram of an alternative embodiment of a dither driver circuit as provided by one aspect of the present invention. The dither drive circuit of FIG. 4 is composed of a transformer having primary windings 460 and 464 and a secondary winding 462. The first diode 454 is connected via a winding 460 to a voltage source 480, which may be nominally ± 15 volts. Similarly, the second diode 456 is connected to the voltage source 480 via the winding 464. The secondary winding 462 is coupled to the dither driver 244B on the laser gyro block 200 at the first leg. The pair of transistors 450 and 452 are driven by the push-pull method by the first and second PWM signals 470 and 472. Transistors 450, 452 may advantageously be MOSFET type devices or equivalent devices. Reference is now made to FIG. 5A, which shows a high level schematic diagram of the method and apparatus for direct digital dither drive of the present invention showing the dither pickoff signal 245A from dither pickoff 244A to dither motor 244B. FIG. 5A illustrates one embodiment of a dither driver that gain converts a voltage 205 representing dither displacement into a laser gyro count representing inertial rotation of the gyro 200. All subsequent processing is performed using the count up to the generation of PWM signal 501. The dither pickoff 244A provides the dither pickoff signal 245A to the filter 202, and the filter 202 conditions the dither pickoff signal 245A to provide the adjusted pickoff signal 203. The pickoff signal 203 is amplified by the amplifier 204 and sent to the 10-bit A / D converter 206. The A / D converter 206 converts the adjusted amplified dither pickoff signal 205 into a digital signal 207A representing the voltage of the dither pickoff signal 245A. Next, the digital signal 207A is gain-converted by the amplifier 215 into a count value 209A representing the angular displacement of the gyro block 200. In the embodiment of FIG. 5A, the digital signal 207A is converted into a count by multiplying a predetermined constant K. One count is almost equal to the angular displacement of 1 arcsec. The constant K is in units of count / volt. K is the same constant used in the dither stripper to find the equivalent digital volt. The constant K is constantly updated by the dither stripper and represents the direct calibration correlation between the dither pickoff analog volt and the equivalent digital read count. The predetermined reference displacement dither angle 213, represented as a digital count, is stored in EEP ROM 102. The digital signal then proceeds to a digital gain amplifier 212 which provides the signal to a random noise injector 210 which introduces random noise 211 into the signal. Random noise 211 is provided to prevent the laser from undergoing the dynamic lock-in effect. Therefore, the signal is input to the pulse width modulation limiter 214, and the limiter 214 supplies the signal 215 to the pulse width modulator 216. The PWM signal is determined by the difference between the reference value and the measured displacement value of the block. The direct dither driver is shown in more detail in FIG. Reference is now made to FIG. 5B, which shows another high level schematic diagram of the method and apparatus for direct digital dither driving of the present invention showing the flow of dither pickoff signal 245A from dither pickoff 244A to dither motor 244B. FIG. 5B represents one embodiment of the dither driver such that all processing is performed using the volts up to the generation of PWM signal 501. In the alternative embodiment of the invention shown in FIG. 5B, the output of A / D converter 206 is provided to comparator 208 to generate a signal representing voltage rather than counting as in the case of FIG. 5A. The predetermined reference displacement dither angle 213 expressed as a digital count is stored in the EEP ROM 102. In the embodiment of FIG. 5B, the reference displacement 213 is converted into a digital volt by multiplying it by the reciprocal of a predetermined constant K. The remaining portion of the processing in FIG. 5B proceeds in the same way as in the case of FIG. 5A. Reference is now made to FIG. 5C, which shows another high level schematic diagram of the method and apparatus for direct digital dither driving of the present invention showing the flow of the dither pickoff signal 245A from the dither pickoff 244A to the Leg1 470 and Leg2 472 of the dither motor 244B. To do. Similar to the method and apparatus of the present invention according to FIG. 5A, FIG. 5C illustrates one embodiment of a dither driver that gain converts a voltage 205 representative of dither displacement into a laser gyro count representative of inertial rotation of the gyro 200. There is. All subsequent processing is performed using counts up to the generation of the High Speed Output Content Referenceable Memory (HSO CAM) drive signals 470 and 472. Also in FIG. 5C, the digital signal proceeds to a digital gain amplifier 212 that provides a signal to a pulse width modulation limiter 214, where the limiter 214 provides a pulse width modulation signal 215 to an HSO CAM driver 216 of the digital dither driver. As in the previous embodiment, the PWM signal is determined by the difference between the reference value and the measured displacement value of the block. The high speed output logic in this embodiment of the invention is formed by the HSO unit of the 80C196 KC microprocessor manufactured by INTEL CORPORATION. The fast output logic triggers an event at a given point in time. The event is HSO Command register and HSO It is adjusted by writing commands in what is called the time register. Different events are possible with high speed outputs including A / D changes, timer resets, software flag resets and high speed output line switching. A more detailed knowledge of high speed output logic can be obtained by reference to the INT EL CORPORATION 80C196 KC User's Guide. For details, see Figure 10-1 of the 80C196 KC User's Guide describing the HSO Command Register. Inputs to the dither driver directly come from the HSO CAM driver or the 80C196 KC microcontroller. The structure of the direct dither driver 500 is shown in more detail in connection with FIG. The high speed output CAM driver 216 then provides a dither signal to drive Leg 1 at 470 and Leg 2 at 472. FIG. 5D represents one embodiment of a dither driver such that all processing is performed using the voltage up to the generation of HSO CAM drive signals 470 and 472. Reference is now made to FIG. 6, which shows a detailed interrupt timing diagram of the method of the present invention. The direct drive dither system in one embodiment of the present invention uses the output 430 of the zero-crossing detector of FIG. 2 to trigger an interrupt. Signal 430 of FIG. 2 provides a train of waveforms similar to a timing clock. In FIG. 6, the details of the waveform sequence are shown as a group of square waves 604. The waveform train is shown as the output of signal line 430 as a function of time 602. Signal 604 indicates when gyro block 200 crosses the zero point in its cyclic dither motion, indicated by gyro block position signal 620. The zero crossings are indicated by 618A, 618B, 618C and 618D. The interrupts that have occurred are shown as interrupts 610A, 610B, 610C and 610D. Interrupts occur at the zero crossings 618A, 618B, 618C and 618D of block 200 corresponding to the low-to-high transitions of the output signal 430 at points 605A, 605B, 605C and 605D. By noting when the low-to-high transition occurs, the frequency of dither pickoff 244A can be calculated. In FIG. 6, t ₀ Represents the occurrence of transition 605A which generates interrupt 610A, t ₁ Represents the occurrence of transition 605 B which generates interrupt 610 B, and t ₂ Represents the occurrence of transition 605C which generates interrupt 610C, t ₃ Represents the occurrence of transition 605D which generates interrupt 610D. With this set of information for each interrupt, the time difference (t ₁ -T ₀ ) Is divided into 1 cycle. That is, 1 / (t ₁ -T ₀ ), The dither frequency can be calculated. This set of information between two or more interrupts allows for the time difference (t) of interrupts 610A and 610D. ₃ -T ₀ ) Is divided into 3 cycles, that is, 3 / (t ₃ -T ₀ ), The dither frequency can be calculated. In one embodiment of the direct dither method of the present invention, it is necessary to measure the location of the 90 ° and 270 ° block cycle positions. The 90 ° position is shown in FIG. 6 as points 622 A, 622 B and 622 C. The 270 ° position is shown in FIG. 6 as points 624A, 624B and 624C. Reference is now made to FIG. 7 which illustrates the direct digital dither driver method of the present invention for establishing the 270 ° and 90 ° intersections of the dither cycle. The method first begins with process block 902 which illustrates an interrupt generated by zero crossing detector output 430. The zero-crossing detector is shown as signal 604 in the previous figures FIGS. The interrupt signal from the zero-crossing detector is known as the T2CAP interrupt in one embodiment of the method of the present invention. The process then proceeds to 904 where the T2CAP interrupt service routine is executed. The T2CAP interrupt service routine is described in the process flow chart that follows. At 906, the time when the T2 CAP interrupt is generated is grasped. The process then proceeds to 908 and stores the interrupt time Tn in a temporary register. The process then proceeds to 910 to calculate the change in time from the last interrupt. The first time this process is run, it approximates the initial time. The new time, DeltaT, is established as the difference between the current time and the previous interrupt time. The process then proceeds to 912 and divides the elapsed time between the two interrupts, i.e., the time difference, by 4. This procedure is performed to determine the quadrature involved in the time difference between interrupts. This number is accurate as the resolution of the digital system and represents the amount of time between zero crossings of the dither cycle. This quantity itself represents the actual dither frequency of the laser gyroblock. Then proceed to process 914 to calculate phase lead compensation. Phase lead compensation is established in the T2CAP interrupt shown in FIG. Phase advance is a constant K with delta T _PL It is defined as divided by. Delta T corresponds to the amount of time the laser block takes to dither one cycle. That is, Delta T is equal to 360 °. Constant K _PL Is a predetermined value based on the dither cycle and the analog delay. For example, a predetermined constant K _PL If is equal to 32, the phase advance would be 360 ° / 32, or 11.25 °. T _PL The amount of phase lead time, defined as, will be calculated by multiplying the phase lead ratio of the cycle by DeltaT. That is, T _PL = Delta T * (11.25 ° / 360 °). The purpose of the phase advance is to provide a dither drive signal that matches the desired actual dither drive signal. This phase advance predicts the related delay in the processing circuit of the dither driver and the related delay in the software processing. The first quadrature Q1 corresponds to the actual displacement of the laser block at the 90 ° position. Phase lead Quadrature Q1 _PL Is the actual sample time for the high speed output dither drive CAM 216 shown in FIG. _PL Is defined as The process of FIG. 7 then proceeds to 916, where midpoint Q2 is established as being twice the first quadrature sum (Q1 + Q1). The process then proceeds to 918 where the third quadrature Q3 is added to Q2 + Q1. _PL To be confirmed. Next, the T2CAP interrupt of FIG. 7 checks for background A / D conversion if necessary. The need for background A / D conversion currently schedules software timer flags and interrupts used by the execution ordering method of the present invention shown in FIG. 12 to solve the use of A / D conversion. Software timer flags and interrupts are scheduled using fast output logic. The process then proceeds to step 919 to order the A / D conversions associated with dither drive and dither stripper along with the background A / D conversions. Process 919 is described in detail in connection with FIG. The process ends at 920 and returns to the return modular gyro monitor control loop shown in FIG. The monitor control loop 390 shown in FIG. 9 is a main process execution loop related to the digital modular gyro 10. The monitor control loop waits for the dither stripper A / D conversion to complete at step 300 before executing the process of the monitor control loop. A conversion complete flag, which when set, indicates that A / D conversion is complete, is included in the device of the present invention. Monitor control loop 390 first illustrates the execution of dither stripper algorithm 302. Compensation of rotational inertial navigation data related to temperature bias drift and age occurs in the next step 304. At 306, the monitor control loop 390 performs the system I / O setup. The process then proceeds to bias drift improvement and random drift improvement steps at 308. The process then proceeds to 310 to process the commands provided by the external system for the modular gyro. The process performs the built-in test function at 312 and checks the laser mode limit at process 314. The monitor control loop 390 then repeats this series of processes until the modular gyro 10 is shut down. Reference is now made to FIG. 15 which illustrates a method of scheduling A / D background conversion. Scheduling of A / D background conversion occurs in a hardware system that has a predetermined set of A / D conversion events that can be queued. The number of A / D changes is predetermined. In one embodiment of the invention, the queue contains seven A / D conversions. The process of ordering those A / D conversions by the monitor control loop shown in FIG. 9 begins first with a step 870 of checking the A / D background conversion done flag. The process then proceeds to 872 and checks the flag to see if the conversion done flag is set. If the flag is not set, the process proceeds out of the routine and returns to the monitor control loop at step 870. In this case, the A / D conversion related to the A / D conversion scheduled in the forefront has not been executed yet, so the A / D conversion cannot be executed. If the conversion done flag is set, the process proceeds to step 874 and stores the current background A / D conversion in the background conversion A / D register. This currently associates background A / D conversion with functions set up by another routine such as temperature measurement, PLC monitoring. The process then proceeds to step 878 to check the background A / D conversion multiplexer pointer. The process then proceeds to 880 to determine what to do after examining the pointer. If the pointer points to the previous background function, then in step 882 the queue is reset to point to the first function. If the pointer is not the previous background function pointer, the process increments at 884 to the next background function pointer. In either case, the process proceeds to step 886 to schedule another background conversion in the queue. The process then exits at 876 into the monitor control loop. Reference is now made to FIG. 8 which illustrates a method of ordering a single analog-to-digital converter among multiple analog signals in a digital dither driving application of the method of the present invention. FIG. 8 illustrates a process flow diagram in which the digital modular gyro 10 transfers the dither stripper conversion time 702 to step 702. The conversion time HsiTime 1 is U.S.C.F. S. Serial No. It is calculated from the dither stripper process described in Applicant's co-pending PCT application based on 07 / 805,122. The process then flows to calculate the expected stripper time calculated from the two values sent in in process 702. The first value is HsiTime 1, which is the start of dither stripper conversion time, and HsiDelta is also sent from the external system via process 702. The expected dither stripper sample time is the sum of HsiTime 1 and HsiDelta. This time is referred to as HsiTime 2. The process then proceeds to 706 where a window is created around HsiTime 2 to lock out the A / D converter involved in dithering. This prevents dither driven A / D conversion and dither stripper A / D conversion from interfering with each other if they occur at the same time. The A / D converter in this embodiment of the invention is an asynchronous converter. A / D conversion occurs asynchronously to the process of setting up the A / D conversion. Process step 708 calculates whether the A / D conversion involved in dither driving occurs within the dither stripper window. The process then branches to either process step 712 or process step 710. Process step 710 sets up a high speed output content referenceable memory (HSO CAM) to schedule phase compensated A / D conversions, software timer flags, and interrupt for a particular dither drive. Process step 712 schedules the software timer flag and sets up the HSO CAM to interrupt the particular dither drive to share the already scheduled dither stripper A / D conversion. The method of the present invention determines which type of action should be taken at a scheduled time, dither stripper transformation, dither driven transformation, dither stripper and dither driven shared transformation, or background transformation. , Check the status of the software time flag. Process step 708 provides a way to schedule a new A / D conversion or share the scheduled conversion with the one that occurs. Implicit in the method of the present invention is that a single A / D conversion in the window is suitable for dither driven applications because the dither stripper A / D conversion always has the highest priority. Is the assumption. In process 712, a flag is set that indicates another routine, a dither drive routine and a dither stripper routine in which A / D conversion is shared. In process step 710, the A / D conversion is scheduled and the result of the conversion is sent to the content referable memory in the microcontroller 100 involved in the fast output logic described below. A / D conversion is scheduled at times Q1 and Q3, which are phase compensated as described above. The process then proceeds to 714 where the A / D converter execution order specification is complete. Reference is now made to FIG. 10 which illustrates a method of calculating a pulse width modulated drive signal from a dither pickoff analog to digital conversion. The method of the present invention embodied in the 80C196 KC Microcontroller 100 begins at process block 821 with an A / D conversion interrupt from the dither drive routine at 822. A reference displacement, which is the amount of angular displacement of the dither motor expressed in read counts that should have occurred, is read from memory at step 824. At step 825, the dither angle reference count is converted to an equivalent analog pickoff signal in digital volts based on the dither stripper gain adjustment. The process then proceeds to 826 where the error in dither motor displacement is calculated as the reference displacement minus the actual displacement. The process then proceeds to 828 where the calculated error is multiplied by a predetermined gain factor, which is 50 in one embodiment of the invention. The process then proceeds to 830, where 830 introduces random noise into the system. In one embodiment of the present invention, which has no limiting meaning, the random noise distribution is a Gaussian distribution. The process then proceeds to 832 where the pulse width modulated signal output is limited to a maximum of 100% PWM and a minimum of 0% PWM to avoid register rollover. In this embodiment of the invention, the limit value is 0 or 255 which represents 0% or 100% PWM. The process then proceeds to step 834 which provides the dither driver with the calculated drive level to bring the dither motor into the reference value adjusted by the introduced random noise. The process then ends at 836. Reference is now made to FIG. 11 which shows a schematic diagram of the A / D conversion handler of the direct digital dither driver. In a modular gyro, A / D conversions are required for dither driven transforms, dither stripper transforms and background transforms as required to calculate the quadrature of the dither. The process shown in FIG. 11 is a method of processing an A / D conversion depending on which process the A / D conversion requested. The method begins at 930 with an A / D conversion interrupt. At process block 932, the source of the A / D conversion comes from the dither driven process at 934, the dither stripper process at 936, the dither stripper and dither driven process 938, or the background process 940. Determine if it occurs from. The stripper and drive step 938 indicates that a dither driven A / D conversion has occurred within the dither stripper A / D conversion window. The dither stripper window is also suitable for dithering, so the process proceeds to step 942 just as for a simple dither stripping operation. Digital drive 934 requesting A / D conversion proceeds directly to dither drive 946. The dither drive routine is described in further detail in FIG. By the time the A / D conversion "occurs", it is already known which process requested the A / D conversion. This was previously determined by the T2CAP interrupt shown in FIG. 8 and the software timer interrupt. If the dither stripper, or the dither drive and dither stripper, requires A / D conversion, the process proceeds to step 942 where the stripper register's A / D value is read. Next, at 944, the A / D conversion complete flag is set to indicate that the stripper or stripper and drive most recent A / D conversion value was in the stripper register and was requested by the stripper and drive. The process then proceeds to dither drive at 946 if either drive or stripper and drive. For background A / D conversion, the process proceeds to 940 where the A / D value is retrieved from the background register at 948 and the conversion done flag for background conversion is set at 950. In either case, the process ends at 952. Reference is now made to FIG. 12 which shows an interrupt service routine for a software timer interrupt for scheduling either a dither only conversion, a shared conversion or a background conversion. The process begins at 1000 by fetching the software timer flag from the special function register at step 1002. Next, the process checks to see if the software timer flag is set for dither driven A / D conversion. If so, the process proceeds to step 1020 to set the dither drive A / D conversion only flag in the A / D priority register in the scratchpad RAM of the microcontroller 100 and ends in step 1022. If dither drive conversion is not indicated, the process proceeds to step 1006, where the process checks to see if the software timer flag is set for drive and stripper conversions. If so, the process proceeds to step 1018 which sets the dither stripper and dither drive shared A / D conversion flag in the A / D priority register in the scratchpad RAM of the microcontroller 100 and ends in step 1022. . If shared conversion is not indicated, the process proceeds to step 1008, where the method of the present invention checks if a dither stripper A / D conversion is in progress. Implicit in the method of FIG. 12 is the condition that if there is no shared or dither driven conversion, it must be a background conversion. The process then proceeds to step 1010 to check if a dither stripper A / D conversion occurs within the window defined as HsiTime + HsiDe lta as described in step 702. If the conversion occurs within the window, the process ends at step 1022. If the conversion does not occur in the window, the process proceeds to step 1014 and waits for the background conversion to complete. Background conversion occurs during a specified period of time, and in one embodiment of the invention, background conversion occurs within 20 microseconds. The process then proceeds to step 1016 and stores the converted value in the background A / D register. The process then ends at step 1022. Those skilled in the art will recognize that the situation of waiting for the completion of the background A / D conversion process can be interrupt driven as described in FIG. 11 or polled as described in FIG. Ah Reference is now made to FIG. 13 which illustrates the method of the present invention used to calculate and predict the occurrence of the next system sample clock. The importance of predicting the sample clock is illustrated by the fact that the external inertial navigation system must obtain inertial navigation data that is synchronized to the uniform external clock throughout the inertial navigation system. Without this capability, inertial navigation data would be supplied asynchronously, resulting in inaccurate inertial position estimates. The process of FIG. 13 begins by starting a counter at process block 150 when the process is first initialized. The process then proceeds to process block 152, which knows the edge of the sample clock from the system, which causes an interrupt at process block 154. The interrupt then initiates a process called interrupt loop 170. The interrupt loop schedules the A / D conversion. At the time the interrupt was generated in process step 154, the count value from the counter in step 150 is stored. The process then proceeds to 158 and reads from memory the last time the interrupt occurred. The process then proceeds to 160 and T-computes the time difference between the old interrupt and the new interrupt as "delta t". The process then proceeds to 162 to set up the A / D conversion on the high speed output of the microprocessor. The new time at which high speed output should occur is the "new t" plus the "delta t". The process then proceeds to 164 where it sets up "old t" equal to "new t" and the process returns to process 152 to find the next sample clock. The method of FIG. 13 dynamically compensates for changes during the system sample clock period and dynamically tracks the movement of the system sample clock. At 162, HSO logic sets up the A / D conversion associated with the dither stripper. The A / D converter 162 is also used by the dither driver described in Applicant's co-pending ring laser gyro direct dither driver. Reference is now made to FIG. 14, which illustrates the method and apparatus of the present invention for driving a laser gyro dither utilizing three analog to digital conversions. It will be appreciated by those skilled in the art that the method of the present invention could be applied to the device described in FIG. In this embodiment, the first A / D converter 1212 provides a properly timed digital representation of the dither pickoff voltage for the dither stripper operation described above. A / D conversion involving the dither stripper must occur when DS1 is active. The microcontroller 100 uses the result of the A / D conversion and the output 1222 of the edge trigger read counter register 1220 to perform the dither stripping operation. The second A / D converter 1214 provides a properly timed digital representation of the dither pickoff voltage for the dither driving operation described above. The A / D conversion involved in dithering must occur when the zero crossing detector 820 is active. The microcontroller 100 uses the A / D conversion result 1204 to perform the dither drive operation. The third A / D converter 1216 provides a digital representation of background processes such as temperature measurements, RIM and LIM measurements, PLC monitoring. Background A / D conversion is enabled by the microcontroller via enable line 1218. Corresponding here to provide the person skilled in the art with the information necessary to comply with the patent law of the present invention and to apply the new principles and to configure and use such specialized devices as required. Explained in detail. It should be understood, however, that the invention may be specified and practiced by different devices and apparatus, and that various changes can be made in both the details and the operating procedure of the device without departing from the scope of the invention itself.

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブレント，デイル・エフアメリカ合衆国 55441 ミネソタ州・プリマス・パインビューレインノース・ 335─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Brent, Dale F United States 55441 Minnesota Limas Pine View Rain North 335

Claims

[Claims] 1. In a direct digital dither driver for a laser gyro (10) having a dither gyro block (200) with a dither motor (244B) and a dither pickoff (244A): a. Means (402, 404, 406 and 407) connected to the dither pickoff (244A) and having a dither pickoff output (245A) for sensing the dither pickoff (244A); b. Means (400) having an amplified dither pickoff output (501A) and amplifying the dither pickoff output (245A); c. An analog-to-digital conversion means (110) connected to the amplified dither pick-off output (510A) and having a digital dither signal output (207A); d. The pulse width modulation signal is connected to the digital dither signal output (207A), has a pulse width modulation signal output (501C), and is proportional to what is obtained by subtracting the reference displacement from the digital dither output and adding a predetermined amount of random noise. A digital control means (100) for generating; e. A direct digital dither driver comprising means (500) having a dither drive signal connected to the dither motor (244B) and driving the dither motor (244B) in response to the pulse width modulated signal. 2. The direct digital dither driver of claim 1, wherein the reference displacement is dynamically adjusted. 3. The direct digital dither driver of claim 1, wherein the reference displacement is corrected by a dither stripper gain adjustment. 4. The direct digital dither driver of claim 1, wherein the reference displacement is modified by dither stripper gain adjustment and the reference displacement is dynamically adjusted. 5. The direct digital dither driver of claim 1, wherein the random noise has a Gaussian distribution. 6. The direct digital dither driver according to claim 1, wherein the random noise has a normal distribution. 7. Means (500) for driving the dither motor (244B) further comprising a power source (544) for providing a power supply signal comprises: a. Low-pass filtering means (504, 506, 508 and 509) having an output providing a filtered signal and an input (501) connecting to a pulse width modulated drive signal; b. Means (516, 510 and 522) coupled on the input side to the output of the low pass filtering means and having an amplified signal output and amplifying the filtered signal from the low pass filtering means (504, 506, 508 and 509). And c. The direct dither drive signal is responsive to the amplified signal output and the drive means (500) comprises active pull-up means (524, 528, 530 and 532) including means (524) for providing a dead zone operating characteristic. Digital dither drive. 8. A direct digital dither driver (500) according to claim 8 wherein the active pull-up means (524, 528, 530 and 532) substantially eliminate current spikes in the power supply signal so as to reduce power consumption. 9. The active pull-up means (546) are: a. A first transistor means (530) having a base, a collector and an emitter; b. Second transistor means (528) having a base, a collector and an emitter, wherein the collectors of the first transistor means (528) and the second transistor means (530) are connected to a voltage source (544) and The emitter of one transistor means (530) is connected to the base of the second transistor means (528) in a Darlington configuration in a second transistor means; c. 8. Diode means (524) connected at a first terminal to the emitter of a second transistor means (528) and at a second terminal to the base of the first transistor means (530). Direct digital dither drive described. 10. The means (500) for driving a dither motor (244B) provides an output in the range of +150 volts to -150 volts in response to a pulse width modulated input over the range of 0% duty cycle to 100% duty cycle. Direct digital dither drive. 11. The laser gyro (10) further comprises an analog / digital converter scheduling method, the laser gyro (10) further comprises a dither stripper sharing the analog / digital converter means (110), the analog / digital converter scheduling method comprising: a. Defining a dither stripping start time and a dither stripping duration; b. Calculating the expected strip time as the dither stripping start time plus the dither stripper duration; c. Creating a window of predetermined time centered on the strip time; d. Calculate whether a given analog-to-digital conversion involving the digital dither signal occurs in the window, and if so, the stripper's analog-to-digital conversion is shared with the drive's analog-to-digital conversion. 2. The direct digital dither driver of claim 1 comprising the step of setting a flag to indicate. 12. The direct digital dither driver according to claim 11, wherein the dither stripping start time includes an analog / digital conversion time. 13. The direct digital dither driver of claim 1, wherein the analog-to-digital conversion is phase compensated for time delays in analog signal propagation and digital signal processing. 14. The dither crosses points of zero magnitude periodically for every dither period, and the analog-to-digital conversion of the dither drive signal is 90 ° dither period sample time and a quarter of the path through the dither period and 270 °. A direct digital dither driver as claimed in claim 1 which occurs in three quarters of the path through the dither period called the dither period sample time. 15. Methods for determining 90 ° dither period sample time and 270 ° dither period sample time include: a. Establishing the time of dither zero crossings and defining the interrupt time; b. Accessing the earliest interrupt time stored from the previous dither cycle; c. Determining the change in time by subtracting the interrupt time from the previous interrupt time; d. Dividing the change in time by 4 to determine a quarter dither period; e. Calculating the 90 ° dither period sample time as being equal to quarter dither period minus a predetermined phase lead time; f. Calculating a half dither period as being twice the quarter dither period; g. The direct digital dither driver of claim 14 comprising the step of calculating the 270 ° dither period sample time as being equal to the sum of the half dither period plus the 90 ° dither period sample time. 16. The direct digital dither driver of claim 15, wherein the predetermined phase lead time is equal to the change in time divided by a predetermined compensation constant. 17． A direct digital dither driver as claimed in claim 1, wherein the digital control means is a microcontroller (100). 18. 18. Direct digital dither driver as claimed in claim 17, wherein the microcontroller (100) comprises a monolithic integrated circuit. 19. Means for sensing dither pickoff (244A) are: a. A first capacitor (402) having a first terminal and a second terminal and in parallel with the dither pickoff (244A); b. A first resistor (404) connected between the first and second terminals and in parallel with the dither pickoff (244A) and the first capacitor (402); c. A second capacitor (406) having a filtering dither output (409) and connected to a first terminal and an input of the first amplifier (408) to ac couple the dither pickoff (244A); d ． It has an analog dither pick-off output (418), a first input (409) and a second input (411), the first input connected to the filtering dither output and the second input in parallel. It is connected to the analog dither pick-off output (418) via the connecting second resistor (410) and fourth capacitor (412), and the second input is connected to the ground point via the third resistor (426). First amplifier means (408) for amplifying the filtered dither output connected to e. It has a dither zero-crossing detector output (430), a first input (418) and a second input (419), the first input connected to the analog dither pickoff output (418) and the second input. Input (419) is connected to the dither zero-crossing detector output (430) through a fifth resistor (422), and the second input (419) is connected through a sixth resistor (424). Direct digital dither driver according to claim 1, further comprising second amplifier means (420) for amplifying the analog dither pickoff output (418) also connected to the point. 20. The direct digital dither driver of claim 19, wherein the dither driver software interrupt is generated by a transition of the zero crossing detector output (430). 21. 21. The direct digital dither driver of claim 20, wherein the frequency of the dither motor is calculated by dividing the number of zero crossing detector transitions by the duration of the zero crossing detector transitions. 22. The control means (100) supplies the first pulse width modulated dither drive signal (470) and the second pulse width modulated dither drive signal (472) and drives the dither motor by: a. A first gate, a first source, and a first drain, the first gate connected to a first pulse width modulated dither drive signal (470) and the first drain to ground. A first transistor means (450) connected; b. A second gate, a second source and a second drain, the second gate connected to a second pulse width modulated dither drive signal (472), and the second drain connected to ground. A second transistor means (452) connected to c .; c. A first coil (462) with a first terminal and a second terminal, and second coils (460) and (464) having third and fourth terminals and a center terminal, Terminal (462) is connected to the dither drive signal (462), the second terminal is connected to the ground point, the center terminal is connected to the voltage source means (480), and the third terminal is connected to the first source. A first inducing means (480) connected and a fourth terminal connected to a second source; d. A first diode (454) connected between the third terminal and the center terminal; e. The direct digital dither driver according to claim 1, further comprising a second diode (456) connected between the fourth terminal and the center terminal. 23. A / D conversion occurs between the dither driving method, the dither stripper method, and the background method, and the execution order is specified, and the A / D conversion may be shared by the dither driving method and the dither stripper method, and the execution order is The designation method is: a. Determining whether the A / D conversion is invoked by the dither driven method, the dither stripper method, the shared dither drive and dither stripper method, or the background method; b. Storing the A / D value in a dither stripper register if the A / D conversion is invoked by the dither stripper method or the dither stripper and dither drive shared method; c. Setting the A / D conversion complete flag for the dither stripper method; d. Driving a dither motor; e. Storing the A / D value in a background register if the A / D conversion is invoked by a background method; f. 2. The direct digital dither driving device according to claim 1, further comprising the step of setting an A / D conversion completion flag for the background method. 24. With A / D priority register and dither-only flag, dither and stripper flag, background flag to schedule dither-only analog / digital conversions or shared analog / digital conversions or to perform background analog / digital conversions A timing method, each activity flag indicating that a corresponding conversion should be performed, and said scheduling method is: a. Setting the dither only flag in the A / D priority register if the dither only flag is active; b. Setting the dither and stripper flags in the A / D priority register if the dither and stripper flags are active and the dither only flag is inactive; c. If stripper conversion occurs within a given window, dither and stripper flags are inactive and dither only flags are inactive, perform background analog / digital conversion and perform the background analog / digital conversion. 2. The direct digital dither driving device according to claim 1, further comprising the step of storing the result of step 1 in a background A / D conversion register. 25. The methods for determining the system sample clock involved in the laser gyro dither stripping method are: a. Initializing a counter; b. Recognizing the sample clock edge of the external sample clock and generating an interrupt; c. Performing subsequent steps after an interrupt occurs; d. Storing a count value related to the current time; e. Reading the old time from the previously stored memory; f. Calculating the delta time as the old time minus the new time; g. Setting up A / D conversion with fast output logic means; h. 2. The direct digital dither driver according to claim 1, further comprising the step of setting the old time equal to the new time and returning to step (b) to wait for the sample end. 26. A direct digital dither driving method for a laser gyro (10) having a dither gyro block (200) with a dither motor (244B) and a dither pickoff (244A), comprising: a. The process of sensing the actual displacement of the gyro block; b. Reading the reference displacement of the gyro block previously stored in memory; c. Calculating the difference between the reference displacement and the actual displacement; d. Forming a digital drive signal by adding a predetermined distribution of random noise to the difference; e. Converting the digital drive signal to a pulse width modulated signal; f. A direct digital dither driving method comprising a step of directly driving a dither motor by a pulse width modulation signal. 27. 27. The direct digital dither driving method according to claim 26, wherein the error is adjusted by multiplying the error by a gain coefficient. 28. The direct digital dither driving method according to claim 26, wherein the pulse width modulation signal is limited to prevent rollover. 29. 27. The direct digital dither driving method according to claim 26, wherein the reference displacement is dynamically adjusted. 30. 27. The direct digital dither driving method according to claim 26, wherein the reference displacement is corrected by a dither stripper gain adjustment. 31. 27. The direct digital dither driving method according to claim 26, wherein the reference displacement is modified by a dither stripper gain adjustment and the reference displacement is dynamically adjusted. 32. In a direct dither drive of a laser gyro (10) having a dither gyro block (200) with a dither motor (244B) and a dither pickoff (244A): a. Amplification means (202) connected to the dither pick-off (204A) and having an analog dither signal output (203); b. Means (206) for converting the analog dither signal into a digital dither signal (207A); c. Means (215) for converting the digital dither signal into a digital count signal by multiplying the digital dither signal by a predetermined scale factor; d. Means (208) for subtracting the reference displacement count from the digital count signal to generate a differential displacement signal; e. Means (210) for introducing random noise into the differential displacement signal to generate a digital drive signal; f. Means (216) for converting the digital drive signal into a pulse width modulated signal (501); g. Direct dither driver comprising means (500) for driving a dither motor (244) in response to a pulse width modulated signal (501). 33. 33. The direct dither driver of claim 32, wherein the pulse width modulated signal is limited to prevent rollover. 34. 33. The direct dither driver of claim 32, wherein the differential displacement signal (209A) is gain adjusted to the magnitude of random noise. 35. 33. The direct dither driver of claim 32, wherein the reference displacement is dynamically adjusted. 36. 33. The direct dither driver of claim 32, wherein the reference displacement is modified by dither stripper gain adjustment. 37. 33. The direct dither driver of claim 32, wherein the reference displacement is modified by dither stripper gain adjustment and the reference displacement is dynamically adjusted. 38. 33. The direct dither driver of claim 32, wherein the random noise has a Gaussian distribution. 39. 33. The direct dither driver of claim 32, wherein the random noise has a normal distribution. 40. Means (500) for driving the dither motor further comprising a power source for supplying a power supply signal: a. Low-pass filtering means (504, 506, 508 and 509) having an output providing a filtered signal and an input connected to a pulse width modulated drive signal (501); b. Means for amplifying a filtered signal from the low-pass filtering means, the means having an amplified signal output and coupled at the input side to the output of the low-pass filtering means; c. 33. A direct dither driver according to claim 32, wherein the dither drive signal is responsive to the amplified signal output and the drive means comprises active pull-up means (524) including means (524) for providing a dead zone operating characteristic. 41. A direct dither driver according to claim 40, wherein the active pull-up means (546) substantially eliminates current spikes in the power supply signal so as to reduce power consumption. 42. The active pull-up means (546) are: a. First transistor means (530) having a base, a collector and an emitter; b. Second transistor means (528) having a base, a collector and an emitter, wherein collectors of the first transistor means (530) and the second transistor means (528) are connected to a voltage source (544). And the emitter of the first transistor means (530) is connected in a Darlington configuration to the base of the second transistor means (528); c. Diode means (524) connected to the emitter of the second transistor means (528) at a first terminal and to the base of the first transistor means (530) at a second terminal. 40. A direct dither drive device according to item 40. 43. 33. The means (500) for driving the dither motor (204B) provides an output in the range of +150 volts to -150 volts in response to a pulse width modulated input over the range of 0% duty cycle to 100% duty cycle. Direct dither drive. 44. The method further comprises an analog / digital converter scheduling method, the laser gyro (10) further comprises a dither stripper sharing the analog / digital conversion means (110), the analog / digital converter scheduling method comprising: a. Defining a dither stripping start time and a dither stripping duration; b. Calculating the expected strip time as the dither stripping start time plus the dither stripper duration; c. Creating a window of predetermined time centered on the strip time; d. Calculates whether a given analog-to-digital conversion involving the digital dither signal occurs in the window and, if so, indicates that the stripper's analog-to-digital conversion is shared with the driver's analog-to-digital conversion. 33. The direct dither driver of claim 32, comprising the step of setting a flag to do so. 45. The direct dither driver according to claim 44, wherein the dither stripping start time includes an analog / digital conversion time. 46. 33. The direct dither driver of claim 32, wherein the analog to digital conversion is phase compensated for time delays in analog signal propagation and digital signal processing. 47. The dither crosses a point of zero magnitude periodically every dither period and the analog-to-digital conversion of the digital drive signal is 90 ° dither period quarter of the path through the dither period called the sample time and 270 °. 33. The direct dither driver of claim 32, which occurs with three quarters of the path through the dither period called the dither period sample time. 48. Methods for determining 90 ° dither period sample time and 270 ° dither period sample time include: a. Establishing the time of dither zero crossings and defining the interrupt time; b. Accessing the earliest interrupt time stored from the previous dither cycle; c. Determining the change in time by subtracting the interrupt time from the previous interrupt time; d. Dividing the change in time by 4 to determine a quarter dither period; e. Calculating the 90 ° dither period sample time as being equal to quarter dither period minus a predetermined phase lead time; f. Calculating the half dither period as being twice the quarter dither period; g. The direct dither driver of claim 47, further comprising the step of calculating the 270 ° dither period sample time as being equal to the sum of the half dither period plus the 90 ° dither period sample time. 49. 49. The direct dither driver of claim 48, wherein the predetermined phase lead time is equal to the change in time divided by a predetermined compensation constant. 50. 33. The direct dither driver according to claim 32, wherein the digital control means is a microcontroller (100). 51. The amplification means (400) connected to the dither pickoff (244A) are: a. A first capacitor (402) having a first terminal (405) and a second terminal (403) and in parallel with the dither pickoff (244A); b. A first resistor (404) connected between the first terminal (405) and the second terminal (403) and in parallel with the dither pickoff (244A) and the first capacitor (402); c ． A second capacitor (406) having a filtering dither output and connected to the first terminal (405) and the input (409) of the first amplifier (408) to ac couple the dither pickoff (244A); d. It has an analog dither pick-off output (418), a first input (409) and a second input (411), the first input connected to the filtering dither output and the second input in parallel. It is connected to the analog dither pick-off output (418) via the connected second resistor (410) and fourth capacitor (412), and the second input is connected via the third resistor (426). First amplifier means (408) for amplifying the filtered dither output connected to ground; e. It has a dither zero-crossing detector output (430), a first input (418) and a second input (419), the first input connected to the analog dither pickoff output (418) and the second input. Is connected to the dither zero-crossing detector output (430) via a fifth resistor (422) and the second input is also connected to ground via a sixth resistor (424). 33. The direct dither driver of claim 32, further comprising second amplifier means (420) for amplifying the analog dither pickoff output (418). 52. The direct dither driver of claim 51, wherein the dither driver software interrupt is generated by a transition of the zero crossing detector output (430). 53. 53. The direct dither driver of claim 52, wherein the frequency of the dither motor is calculated by dividing the number of zero crossing detector transitions by the duration of the zero crossing detector transitions. 54. Means for driving the dither motor comprises high speed output logic means (216) for driving the first dither leg with the first pulse width modulated signal and the second dither leg with the second pulse width modulated signal. 33. The direct dither driver of claim 32, further comprising: 55. The means (100) for converting the digital drive signal provides the first pulse width modulated dither drive signal (470) and the second pulse width modulated dither drive signal (472) and the means for driving the dither motor is: a ． A first gate, a first source and a first drain, the first gate connected to a first pulse width modulated dither drive signal (470) and the first drain to ground. A first transistor means (450) connected; b. A second gate, a second source, and a second drain, the second gate connected to the second pulse width modulated dither drive signal (472) and the second drain to ground. Second transistor means (452) connected; c. A first coil (462) with a first terminal and a second terminal, and second coils (460) and (464) with a third terminal and a fourth terminal and a center terminal, The first terminal (462) is connected to the dither drive signal (462), the second terminal is connected to the ground point, the center terminal is connected to the voltage supply means (480), and the third terminal is the first terminal. A first inducing means 480 connected to the source and a fourth terminal connected to the second source; d. A first diode (454) connected between the third terminal and the center terminal; e. 33. The direct dither driver of claim 32, comprising a second diode (456) connected between the fourth terminal and the center terminal. 56. A / D conversion is occurring and execution order is specified among the dither driving method, the dither stripper method, and the background method, and the A / D conversion is shared by the dither driving method and the dither stripper method. Well, the execution order designation method is: a. Determining whether the A / D conversion is invoked by the dither driven method, the dither stripper method, the dither driven / dither stripper sharing method, or the background method; b. Storing the A / D value in a dither stripper register if the A / D conversion is invoked by the dither stripper method or the dither stripper dither drive sharing method; c. Setting an A / D conversion completion flag related to the dither stripper method; d. Driving a dither motor; e. Storing the A / D value in a background register if the A / D conversion is invoked by a background method; f. 33. The direct dither driver according to claim 32, comprising the step of setting an A / D conversion completion flag related to the background method. 57. Timing with A / D priority register and dither-only flags to schedule dedicated analog / digital conversion for dither, shared analog / digital conversion, or to perform background analog / digital conversion, dither and stripper flags, background flag Method, the activity flag indicates that the corresponding conversion should be performed, and the scheduling method is: a. Setting the dither only flag in the A / D priority register if the dither only flag is active; b. Setting the dither and stripper flags with A / D priority if the dither and stripper flags are active and the dither only flags are inactive; c. If stripper conversion occurs within a given window, dither and stripper flags are inactive, and dither only flags are inactive, perform background analog / digital conversion and perform background analog / digital conversion. 33. The direct dither driver of claim 32, comprising the step of storing the result in a background A / D conversion register. 58. The method for determining the system sample clock related to the laser gyro dither driving method is: a. Initializing a counter; b. Recognizing the sample clock edge of the external sample clock and generating an interrupt; c. Performing subsequent steps after an interrupt occurs; d. Storing a count value related to the current time; e. Reading the old time from a previously stored memory; f. Calculating the delta time as the old time minus the new time; g. Setting up A / D conversion in the high speed output logic; and h. 33. The direct dither driver of claim 32, comprising setting the old time equal to the new time and then returning to step (b) to wait for the sample end. 59. In a direct dither drive of a laser gyro having a dither gyro block with dither motor and dither pickoff, a. Amplification means (202) and (204) having an analog dither signal output (205) and connected to a dither pickoff (244A); b. Means (206) for converting the analog dither signal into a digital dither signal (207A); c. Means (215) for converting the count reference displacement signal into a digital volt reference displacement signal by multiplying the digital dither signal (207A) by a predetermined scale factor; d. Means (208) for subtracting the digital volt reference displacement signal from the digital dither signal to generate a differential displacement signal; e. Means (210) for introducing random noise into the differential displacement signal to generate a digital drive signal; f. Means (216) for converting the digital drive signal into a pulse width modulated signal; g. A direct dither driver comprising means (500) for driving a dither motor in response to a pulse width modulated signal. 60. Means (500) for driving a dither motor drive a first dither leg (470) with a first pulse width modulated signal and a second dither leg (472) with a second pulse width modulated signal. 60. The direct dither driver of claim 59, further comprising high speed output logic means (216) for 61. The means (100) for converting the digital drive signal provides the first pulse width modulated dither drive signal (470) and the second pulse width modulated dither drive signal (472) and the means for driving the dither motor are: a. A first gate, a first source, and a first drain, the first gate connected to a first pulse width modulated dither drive signal (470), and the first drain connected to ground. A first transistor means (450) connected to b .; b. A second gate, a second source, and a second drain, the second gate connected to the second pulse width modulated dither drive signal (472) and the second drain to ground. Second transistor means (452) connected; c. A first coil (462) with a first terminal and a second terminal, and second coils (460) and (464) with a third terminal and a fourth terminal and a center terminal, The first terminal (462) is connected to the dither drive signal, the second terminal is connected to the ground point, the center terminal is connected to the voltage supply means (480), and the third terminal is connected to the first source. A first inductive means (480), the fourth terminal of which is connected to the second source; and d. A first diode (454) connected between the third terminal and the center terminal; e. 60. The direct dither driver according to claim 59, comprising a second diode (456) connected between the fourth terminal and the center terminal. 62. a. A first capacitor (402) having a first terminal (405) and a second terminal (403) and in parallel with the dither pickoff (244A); b. A first resistor (404) connected between the first terminal (405) and the second terminal (403) and in parallel with the dither pickoff (244A) and the first capacitor (402); c ． A second capacitor (406) having a filtering dither output and connected to the first terminal (405) and the input (409) of the first amplifier (408) to ac couple the dither pickoff (244A); d. It has an analog dither pickoff output (418), a first input (409), and a second input (411), the first input being connected to the filtering dither output (409) and the second The input (411) is connected to the analog dither pickoff output (418) via a second resistor (410) and a fourth capacitor (412) connected in parallel, the second input being the third resistor. First amplifier means (408) for amplifying the filtered dither output as connected to ground via (426); e. It has a dither zero-crossing detector output (430), a first input (418) and a second input (419), the first input connected to the analog dither pickoff output (418) and the second input. Input is connected to the dither zero crossing detector output (430) via a fifth resistor (422) and the second input is also connected to ground via a sixth resistor (424). Ring laser dither pick-off sensor (244A) comprising a second amplifier means (420) for amplifying the analog dither pick-off output (418). 63. Dither motor (244B) with dither zero crossing detector (820), dither pickoff (244A), read counter (700), system sample strobe DS ₁ In a direct digital dither driver for a laser gyro (10) having a dither gyro block (200) with: a. Latch read counter output (1222), system sample strobe DS ₁ Edge trigger register means (122 0) for latching the read counter value at b .; b. First analog to digital conversion means (1212) connected to dither pickoff (501A) and producing stripper samples enabled by system sample strobe (1202); c. Second analog-to-digital conversion means (1214) connected to the dither pickoff (501A) and producing dither drive samples enabled by the dither zero crossing detector (820); d. A direct digital dither drive device comprising a stripper sample (1202) and a direct digital control means (100) connected to the drive sample to control the dither motor and directly supply a digital drive signal. 64. 64. The direct digital dither driver of claim 63, further comprising third analog to digital conversion means connected to the plurality of multiplexed background signals and generating background samples enabled by the direct digital dither control means.