JPH08330976A - Method and circuit for crc code operation - Google Patents
Method and circuit for crc code operationInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタルデータの誤
り検出用符号として用いられているＣＲＣ（Cyclic Red
undancy Check ：巡回冗長検査）符号の生成および検査
方法ならびにＣＲＣ符号演算回路に利用する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CRC (Cyclic Red) used as a code for error detection of digital data.
undancy Check: Used for a method of generating and checking a code and a CRC code operation circuit.
【０００２】本発明は、データ入力のクロック速度を高
速化するとともに、ＬＳＩによる集積化をはかることが
できるＣＲＣ符号演算方法および回路に関する。The present invention relates to a CRC code calculation method and circuit which can increase the clock speed of data input and can be integrated by an LSI.
【０００３】[0003]
【従来の技術】ディジタルデータの誤り検出用符号とし
てＣＲＣ符号が通信やディジタル記録の分野で広く用い
られている。2. Description of the Related Art As a code for error detection of digital data, a CRC code is widely used in the fields of communication and digital recording.
【０００４】ＣＲＣ符号は、情報信号を多項式表現した
情報多項式を生成多項式で除算したときの剰余として与
えられる。ｍビットのＣＲＣ符号はｍ次の生成多項式Ｇ
（ｘ）を用いることにより得られる。ＣＲＣ符号の検査
原理は、情報信号がｋ−１次の多項式で表現されている
際に、ｍ＋ｋビットのコードで与えられるｘの（ｍ＋ｋ
−１）次の多項式Ｆ（ｘ）がＧ（ｘ）で割り切れるよう
に構成しておき、符号多項式Ｆ（ｘ）を受信した際にＦ
（ｘ）がＧ（ｘ）で割り切れるか否かを検査するもので
ある。The CRC code is given as a remainder when an information polynomial in which an information signal is represented by a polynomial is divided by a generator polynomial. An m-bit CRC code is an m-th order generator polynomial G
It is obtained by using (x). The check principle of the CRC code is that when the information signal is expressed by a polynomial of k−1 degree, (m + k) of x given by a code of m + k bits.
-1) The following polynomial F (x) is configured to be divisible by G (x), and when the code polynomial F (x) is received, F
It is to check whether (x) is divisible by G (x).
【０００５】このＣＲＣ符号は巡回符号であるため、生
成多項式が定まればシフトレジスタと排他的論理和回路
を用いたハードウェアにて構成することが可能である。
また、データ列を並列に展開することによって演算速度
を向上させることが可能である。Since this CRC code is a cyclic code, it can be constructed by hardware using a shift register and an exclusive OR circuit if the generator polynomial is determined.
Further, it is possible to improve the calculation speed by expanding the data string in parallel.
【０００６】従来のデータ並列展開型ＣＲＣ演算回路の
一例が、特開平４−２８４５４１号公報に記載されてい
る。この公報に記載されたＣＲＣ演算回路は、整数バイ
ト単位のパラレルデータを剰余生成回路に順次入力し
て、生成多項式でパラレルのまま割り算を施して剰余を
算出している。並列展開数は生成多項式の次数と同等の
場合と、半分の場合とについて言及している。An example of a conventional data parallel expansion type CRC arithmetic circuit is described in Japanese Patent Application Laid-Open No. 4-284541. The CRC calculation circuit described in this publication sequentially inputs parallel data in units of integer bytes to a remainder generation circuit, and divides the parallel in a generator polynomial to calculate the remainder. The case where the number of parallel expansions is equal to the order of the generator polynomial and the case where it is half is mentioned.
【０００７】図５は従来のデータ並列展開型ＣＲＣ演算
回路構成の一例を示すブロック図である。ここでは生成
多項式Ｇ（ｘ）が、 Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ であり、３２パラレルに並列展開した場合の一般的な例
が示されている。FIG. 5 is a block diagram showing an example of a conventional data parallel expansion type CRC arithmetic circuit configuration. Here is generator polynomial G (x), G (x) = x 32 + x 26 + x 23 + x 22 + x 16 + x 12 + x
11 + x is 10 + x 8 + x 7 + x 5 + x 4 + x 2 + x + 1, common example in the case of parallel development in 32 parallel is shown.
【０００８】まずＣＲＣ演算の基本構成について説明す
る。いま、Ａ（ｘ）、Ｒ（ｘ）を、 Ａ（ｘ）：情報多項式（ｋビット） Ｒ（ｘ）：冗長ビット多項式（ｍビット） とするとき、Ａ（ｘ）にＲ（ｘ）を付加してｋ＋ｍビッ
トの符号Ｆ（ｘ）を構成する。このときの生成多項式Ｇ
（ｘ）と、Ａ（ｘ）、Ｒ（ｘ）、Ｆ（ｘ）の関係は、 ｘm Ａ（ｘ）＋Ｒ（ｘ）＝Ｇ（ｘ）・Ｑ（ｘ）＝Ｆ
（ｘ） となる。ここで、Ｑ（ｘ）はｘm Ａ（ｘ）をＧ（ｘ）で
割ったときの商であり、Ｒ（ｘ）はそのときの剰余とな
っている。First, the basic structure of the CRC calculation will be described. When A (x) and R (x) are A (x): information polynomial (k bits) R (x): redundant bit polynomial (m bits), R (x) is A (x) A code F (x) of k + m bits is added to form the code. Generator polynomial G at this time
The relationship between (x) and A (x), R (x), F (x) is x m A (x) + R (x) = G (x) .Q (x) = F
(X). Here, Q (x) is the quotient when x m A (x) is divided by G (x), and R (x) is the remainder at that time.
【０００９】このＣＲＣ演算を並列展開して行う方法に
ついて説明する。ここでは、Ａ（ｘ）のビット数がｎワ
ード、すなわち３２ｎビット（ｎは１以上の自然数）で
あり、並列展開数を３２とする。A method of expanding the CRC calculation in parallel will be described. Here, the number of bits of A (x) is n words, that is, 32n bits (n is a natural number of 1 or more), and the number of parallel expansions is 32.
【００１０】１ワードのデータとしてｗ（ｘ）を考え
る。ｗ（ｘ）は〔数１〕で示す。Consider w (x) as 1-word data. w (x) is shown in [Equation 1].
【００１１】[0011]
【数１】 ここでｘ32ｗ（ｘ）をＧ（ｘ）で割ったときの剰余Ｒw
（ｘ）を求める。Ｒw （ｘ）は〔数２〕に示す。[Equation 1] Here, the remainder R w when x 32 w (x) is divided by G (x)
Find (x). R w (x) is shown in [Equation 2].
【００１２】[0012]
【数２】 ｗ（ｘ）、Ｒw （ｘ）の係数を成分とする列ベクトルを
ｗとＲw とする。[Equation 2] The column vectors having the coefficients of w (x) and Rw (x) as components are w and Rw .
【００１３】ｗ＝［ｗ0 ｗ1 …ｗ32］T 、 Ｒw ＝［Ｒw,0 Ｒw,1 …Ｒw,31］T （Ｔは転置行列を
示す） ＣＲＣ演算をシリアルで行う場合の、１クロックにおけ
る各フリップフロップの状態遷移を示す行列をＴs とす
ると〔数３〕のように表現できる。W = [w 0 w 1 ... W 32 ] T , R w = [R w, 0 R w, 1 ... R w, 31 ] T (T represents transposed matrix) When CRC operation is performed serially If T s is a matrix showing the state transition of each flip-flop in one clock, it can be expressed as in [Equation 3].
【００１４】[0014]
【数３】 ベクトルｗとベクトルＲw の関係はＭ＝Ｔs 32で定まる
変換行列Ｍによって次のうに与えられる。(Equation 3) The relationship between the vector w and the vector R w is given by the transformation matrix M determined by M = T s 32 .
【００１５】Ｒw ＝Ｍｗ ここで、Ａ（ｘ）をワード（３２ビット）単位に見ると
〔数４〕のようになる。R w = Mw Here, when A (x) is viewed in word (32 bits) units, it becomes as shown in [Equation 4].
【００１６】[0016]
【数４】 従って、ｘ32Ａ（ｘ）をＧ（ｘ）で割った剰余Ｒ（ｘ）
は行列表現を用いると、〔数５〕のようなベクトルＲと
なる。[Equation 4] Therefore, the remainder R (x) obtained by dividing x 32 A (x) by G (x)
Using a matrix expression, becomes a vector R as in [Equation 5].
【００１７】[0017]
【数５】 ここで、図５に示される並列展開型のＣＲＣ演算回路に
ついて説明する。このＣＲＣ演算回路は、３２ビット幅
（ワード）のラッチ回路３３、３４、フリップフロップ
９、ビット毎の排他的論理和回路２０、排他的論理和回
路網２３、データゲート回路３２によって構成される。(Equation 5) Here, the parallel expansion type CRC arithmetic circuit shown in FIG. 5 will be described. This CRC calculation circuit is composed of latch circuits 33 and 34 having a 32-bit width (word), flip-flops 9, an exclusive OR circuit 20 for each bit, an exclusive OR circuit network 23, and a data gate circuit 32.
【００１８】次に、ＣＲＣ符号生成時の動作について説
明する。まず、ラッチ回路３３、３４に初期化する。ク
ロックに同期して３２ビット単位（ワード単位）にデー
タが入力端子２８より入力される。排他的論理和回路２
０と、排他的論理和回路網２３において、入力されたデ
ータについて逐次剰余計算を行う。最終データワードが
入力され、排他的論理和回路網２３の出力をラッチ回路
３４がラッチした時点で、ラッチ回路３４の出力にＣＲ
Ｃ符号が現れる。セレクタ回路４を切り替えることによ
り、最終データワードに続けて、次のクロックでＣＲＣ
符号を出力端子２９より出力する。Next, the operation at the time of generating the CRC code will be described. First, the latch circuits 33 and 34 are initialized. Data is input from the input terminal 28 in 32-bit units (word units) in synchronization with the clock. Exclusive OR circuit 2
0 and the exclusive OR circuit network 23 sequentially calculates the remainder for the input data. When the final data word is input and the output of the exclusive OR network 23 is latched by the latch circuit 34, CR is output to the output of the latch circuit 34.
The C code appears. By switching the selector circuit 4, the CRC is performed at the next clock after the last data word.
The code is output from the output terminal 29.
【００１９】ＣＲＣ符号による検査時の動作について
は、生成時と同様に初期化後データを入力する。最終デ
ータワードが入力された時点で、ラッチ回路３４の出力
にＣＲＣ符号があらわれる。この符号値と、伝送されて
きてラッチ回路３３から出力されるＣＲＣ符号とを比較
器３０にて比較することにより判定する。Regarding the operation at the time of checking by the CRC code, the data after initialization is input as in the case of generation. A CRC code appears in the output of the latch circuit 34 when the final data word is input. The comparator 30 compares this code value with the CRC code transmitted and output from the latch circuit 33 to make a determination.
【００２０】[0020]
【発明が解決しようとする課題】図５に示した並列展開
型のＣＲＣ演算回路が正常に動作するためには、クロッ
クが入力されてから排他的論理和回路２０および排他的
論理和回路網２３による遅延が１クロック未満でなけれ
ばならない。しかし、排他的論理和回路２０および排他
的論理和回路網２３がＣＲＣ演算を一度に行うために
は、多段に接続された排他的論理和回路に信号を通過さ
せる必要がある。図５に示した例では、最大で５段の排
他的論理和回路を通過する信号線が存在する。そのた
め、その信号線の部分が回路上のクリティカルパスとな
り、クロック速度の上限を決めてしまう。In order for the parallel expansion type CRC arithmetic circuit shown in FIG. 5 to operate normally, the exclusive OR circuit 20 and the exclusive OR network 23 after the clock is input. Must be less than one clock. However, in order for the exclusive OR circuit 20 and the exclusive OR circuit network 23 to perform the CRC operation at once, it is necessary to pass the signal to the exclusive OR circuits connected in multiple stages. In the example shown in FIG. 5, there is a signal line that passes through the exclusive OR circuits of up to 5 stages. Therefore, the part of the signal line becomes a critical path on the circuit, and the upper limit of the clock speed is determined.
【００２１】このように、次数が高く項数の多い生成多
項式を用いたＣＲＣ符号の生成および検査方式において
は、従来よりソフトウェア処理による方法が行われてい
る。しかしソフトウェア処理による方法では、一般にデ
ータ処理の速度がハードウェア処理に比べて遅いため高
速処理には不向きである。As described above, in the CRC code generation and check method using the generator polynomial having a high degree and a large number of terms, a software processing method has been conventionally used. However, the software processing method is generally unsuitable for high-speed processing because the speed of data processing is slower than that of hardware processing.
【００２２】本発明は、上述した課題を解決するもの
で、次数が高く項数の多い生成多項式によるＣＲＣ演算
方法において、従来より行われていたソフトウェア処理
による方法に対し、ハードウェア処理による高速処理を
行うことができ、回路構成上高速動作を可能にし集積化
を容易に行うことができるＣＲＣ演算方法および回路を
提供することを目的とする。The present invention solves the above-mentioned problems, and in a CRC calculation method by a generator polynomial having a high degree and a large number of terms, a high-speed processing by hardware processing is performed as compared with a conventional software processing method. It is an object of the present invention to provide a CRC calculation method and a circuit which can perform high speed operation in terms of circuit configuration and can be easily integrated.
【００２３】[0023]
【課題を解決するための手段】本発明は、並列入力デー
タによるＣＲＣの演算を並列入力データを再展開し、割
り算の部分演算をパイプライン処理によって行い、並列
展開にともなう排他的論理和回路網内の回路段数の増加
を抑制し演算処理を高速化するとこを特徴とする。DISCLOSURE OF THE INVENTION According to the present invention, a CRC operation based on parallel input data is re-expanded in parallel input data, and a partial operation of division is performed by pipeline processing. The feature is that the increase in the number of circuit stages in the inside is suppressed and the arithmetic processing is speeded up.
【００２４】すなわち、本発明の第一の観点は、データ
多項式に対して生成多項式による割算を並列演算により
行いその剰余を算出するＣＲＣ符号演算方法において、
前記データ多項式が、１クロック信号に同期して読出さ
れたｘビット幅のワードを単位としてさらに複数ｉワー
ド（ｘ×ｉ、ｉは２以上の自然数）に並列展開されたこ
とを特徴とする。That is, a first aspect of the present invention is, in a CRC code operation method for calculating a remainder by dividing a data polynomial by a generator polynomial by parallel operation,
It is characterized in that the data polynomial is further expanded in parallel into a plurality of i words (x × i, i is a natural number of 2 or more) in units of x-bit wide words read in synchronization with one clock signal.
【００２５】前記ｘは生成多項式の次数ｍに等しく設定
され、前記複数ｉワードに並列展開してできるｊ番目
（ｊは１以上の自然数）のワード列（第ｉ×（ｊ−１）
＋１ワード（ｍビット幅）から第ｉ×ｊワードまで）と
ｊ＋１番目のワード列（第ｉ×（ｊ＋１）ワードから第
ｉ×（ｊ＋１）ワードまで）について、第ｉ×（ｊ−
１）＋ｈワード（ｈは１≦ｈ≦ｉを満たす自然数）を係
数に持つ符号多項式に次数ｍ×ｉのべき数を乗じた後に
生成多項式によって除算して剰余を算出し、この剰余と
第ｉ×ｊ＋ｈワードを係数に持つ符号多項式との和に次
数ｍ×ｉのべき数を乗じた後に生成多項式によって除算
して剰余を算出する操作を１番目からｉ番目まで各ワー
ド行について分離して独立に行い、上記操作を最終デー
タワードを入力するまで繰り返し、最終データワードの
入力後に１番目からｉ番目までの各ワード行の剰余項を
用いて、全データワードによる符号多項式に対する生成
多項式の剰余を算出することが望ましい。The x is set equal to the degree m of the generator polynomial, and the j-th (j is a natural number of 1 or more) word sequence (i × (j−1)) formed by parallel expansion into the plurality of i words.
For the +1 word (m-bit width) to the i × j word) and the j + 1th word string (i × (j + 1) word to i × (j + 1) word), the i × (j−
1) + h words (where h is a natural number satisfying 1 ≦ h ≦ i) are multiplied by a power polynomial of degree m × i and then divided by a generator polynomial to calculate a remainder. The operation of multiplying the sum with a code polynomial having × j + h words as a coefficient by a power of degree m × i and then dividing by the generator polynomial to calculate the remainder is independent for each word row from the 1st to the i-th row. Then, the above operation is repeated until the final data word is input, and after the final data word is input, the remainder of the generator polynomial for the code polynomial for all the data words is used by using the remainder term of each word row from the 1st to the i-th. It is desirable to calculate.
【００２６】本発明の第二の観点は、ＣＲＣ符号演算回
路において、入力端子（１０）と、この入力端子にクロ
ック信号に同期して入力するｘビット幅の並列データを
ワード単位にｉ個（ｉは２以上の自然数）に展開する展
開回路（６）と、この展開回路の出力データをｉ個並列
にそれぞれ演算する演算回路（２、３）とを備えたこと
を特徴とする。A second aspect of the present invention is, in a CRC code arithmetic circuit, an input terminal (10) and i pieces of x-bit-width parallel data input to this input terminal in synchronization with a clock signal in word units ( i is an expansion circuit (6) that expands to a natural number of 2 or more, and an operation circuit (2, 3) that operates i output data of the expansion circuit in parallel.
【００２７】前記演算回路は、ｉ個並列に設けられ各ワ
ードの剰余を算出する第一部分演算回路（２）と、その
ｉ個の第一部分演算回路が出力する剰余を取込み全ワー
ドについての符号多項式に対する生成多項式の剰余を算
出する１個の第二部分演算回路（３）とを含み、前記展
開回路（６）が出力するｉ個のデータについて前記演算
回路（２、３）の遅延時間に相当する遅延を与える遅延
手段（７）と、この遅延手段の出力データのうちのｉ番
目のデータに前記演算回路が出力するＣＲＣ符号を付加
するセレクタ回路（４）とを備え、前記演算回路（２、
３）の全ワードに対する出力を判定基準と照合して判定
出力（１７）を送出する判定回路（５）を備えることが
望ましい。The arithmetic circuit is a first partial arithmetic circuit (2) which is provided in parallel and calculates the remainder of each word, and the residuals output from the i first partial arithmetic circuits are taken in and code polynomials for all words are taken. Corresponding to the delay time of the arithmetic circuit (2, 3) with respect to i pieces of data output by the expansion circuit (6). And a selector circuit (4) for adding the CRC code output by the arithmetic circuit to the i-th data of the output data of the delay means, the arithmetic circuit (2) ,
It is desirable to provide a decision circuit (5) that outputs the decision output (17) by comparing the outputs for all the words in 3) with the decision standard.
【００２８】[0028]
【作用】ＣＲＣ符号の生成および検査は、ワード（ｘビ
ット幅）単位のパラレルデータとして読み出したデータ
多項式をさらに複数ワード（ｘ×ｉ、ｉは２以上の自然
数）に並列展開し、生成多項式による割り算を並列演算
にて行い剰余を算出し、ＣＲＣ符号の生成および検査を
行う。The CRC code is generated and tested by expanding the data polynomial read as parallel data in units of words (x bit width) into a plurality of words (x × i, i is a natural number of 2 or more) in parallel, and using the generator polynomial. The division is performed in parallel to calculate the remainder, and the CRC code is generated and checked.
【００２９】また、ＣＲＣ符号の演算は、生成多項式の
次数ｍの整数倍（ｍ×ｉ、ｉは２以上の自然数）で展開
したデータに対して、各ワード（ｍビット幅）毎に割り
算の部分演算を分割しパイプライン処理によって行う。In addition, the CRC code operation is performed by dividing each word (m bit width) with respect to the data developed by an integer multiple of the degree m of the generator polynomial (m × i, i is a natural number of 2 or more). The partial operation is divided and pipeline processing is performed.
【００３０】情報多項式Ａ（ｘ）が〔数６〕で表されて
いるとする。It is assumed that the information polynomial A (x) is represented by [Equation 6].
【００３１】[0031]
【数６】 ここで、ワード展開数をｊとしてｎ＋１がｊで割り切れ
る（ｎ＋１＝ｊ×ｋ）とする。(Equation 6) Here, it is assumed that the number of word expansions is j and n + 1 is divisible by j (n + 1 = j × k).
【００３２】ＣＲＣ符号多項式Ｒ（ｘ）は〔数７〕で示
すベクトル表現Ｒで表現される。The CRC code polynomial R (x) is expressed by the vector expression R shown in [Equation 7].
【００３３】[0033]
【数７】 これにより、Ｒを求める演算を２種類の演算ブロックに
分割する。１番目は（Ｍj ）i （ｉは０≦ｉ≦ｋ−１を
満たす整数）を乗じる演算ブロックである。２番目はｗ
u ＋Ｍｗu-1 ＋Ｍ2 ｗu-2 ＋…＋Ｍj-1 ｗu-j+1 （ｕは
ｊ≦ｕ≦ｎ−１を満たす整数）の演算を行うブロックで
ある。(Equation 7) As a result, the calculation for obtaining R is divided into two types of calculation blocks. The first is an operation block for multiplying (M j ) i (i is an integer satisfying 0 ≦ i ≦ k−1). The second is w
This is a block for performing an operation of u + Mw u-1 + M 2 w u-2 + ... + M j-1 w u-j + 1 (u is an integer satisfying j ≦ u ≦ n−1).
【００３４】まず、（Ｍj ）i （ｉは０≦ｉ≦ｋ−１を
満たす整数）を乗じる演算は、Ｍjに対応する排他的論
理和回路網を用意して、処理データをフィードバックに
よって排他的論理和回路網をｉ回通過させることにより
処理できる。このとき、各入力ワードｗu を添字ｕにつ
いてｊによる剰余類で分類すると、同じ剰余類の入力ワ
ードｗu は同一データバス上に存在し、他のデータバス
上には出現しない。したがって、各バス毎に独立にデー
タの処理を行うことが可能となる。また、ｕが小さい入
力ワードほど入力時刻の早いデータとなっている。した
がって入力端子に到着したデータの順に逐次処理を行え
ばよいことになる。図２は、同じ剰余類の入力ワードｗ
u について、〔数８〕で表現される計算を行う第一部分
演算回路の構成を示すブロック図である。First, for the operation of multiplying (M j ) i (i is an integer satisfying 0 ≦ i ≦ k−1), an exclusive OR circuit network corresponding to M j is prepared, and the processed data is fed back. It can be processed by passing the exclusive OR network i times. At this time, when each input word w u is classified by the coset of j with respect to the subscript u, the input words w u of the same coset exist on the same data bus and do not appear on other data buses. Therefore, it is possible to process data independently for each bus. In addition, the smaller the u is, the faster the input time of the data is. Therefore, it is sufficient to sequentially perform the processing in the order of the data that has arrived at the input terminal. FIG. 2 shows the input word w of the same coset
FIG. 11 is a block diagram showing a configuration of a first partial arithmetic circuit that performs a calculation represented by [Equation 8] for u .
【００３５】[0035]
【数８】 例としてｍ＝３２の場合を示している。演算ブロック２
は、Ｍj に対応する排他的論理和回路網１９、ビット毎
の排他的論理和回路２０、ラッチ回路７で構成される。
その演算は以下の手順によって行う。 １：ラッチ回路７を初期化する。 ２：入力端子２１より入力ワードをラッチ回路７へ入力
する。 ３：ラッチ回路７の出力信号を排他的論理和回路網１９
内を通過させ演算を行う。 ４：その出力ワードと次の入力ワードとのビット毎の排
他的論理和を排他的論理和回路２０にてとる。 ５：排他的論理和をとったワードをラッチ回路７へ入力
する。 ６：２から５までの操作を最終ワードを入力するまで繰
り返すと、出力端子２２に演算結果が出力される。(Equation 8) As an example, the case of m = 32 is shown. Arithmetic block 2
Is composed of an exclusive OR circuit network 19 corresponding to M j , an exclusive OR circuit 20 for each bit, and a latch circuit 7.
The calculation is performed by the following procedure. 1: Initialize the latch circuit 7. 2: Input the input word from the input terminal 21 to the latch circuit 7. 3: The output signal of the latch circuit 7 is set to the exclusive OR circuit network 19
The inside is passed and the calculation is performed. 4: The exclusive OR circuit 20 takes the exclusive OR of the output word and the next input word for each bit. 5: The word obtained by the exclusive OR is input to the latch circuit 7. When the operation from 6: 2 to 5 is repeated until the final word is input, the operation result is output to the output terminal 22.
【００３６】次にｗu ＋Ｍｗu-1 ＋Ｍ2 ｗu-2 ＋…＋Ｍ
j-1 ｗu-j+1 （ｕはｊ≦ｕ≦ｎ−１を満たす整数）の演
算についてはＭ0 、Ｍ、Ｍ2 、…Ｍj-1 に対応する排他
的論理和回路網を用意して、処理データＷu はＭ0 に対
応する各排他的論理和回路網を処理データｗu-j+1 はＭ
j-1 に対応する各排他的論理和回路網を通過させた後に
各ビット毎に排他的論理和をとればよい。Next, w u + Mw u-1 + M 2 w u-2 + ... + M
j-1 w u-j + 1 (u is an integer satisfying j ≦ u ≦ n-1) M 0 for calculation, M, M 2, an exclusive OR circuitry corresponding to ... M j-1 Prepare the processed data W u for each exclusive OR circuit network corresponding to M 0 , and the processed data w u-j + 1 is M.
After passing through each exclusive OR network corresponding to j-1 , exclusive OR may be taken for each bit.
【００３７】また、この発明に係るＣＲＣ符号の演算回
路は、生成多項式の次数ｍの整数倍（ｍ×ｉ、ｉは２以
上の自然数）で展開したデータに対して、各ワード（ｍ
ビット幅）毎に割り算の部分演算をパイプライン処理に
よって行うことにより、並列展開に伴う排他的論理和回
路網内の回路段数の増加を抑制し、データ入力のクロッ
ク速度の高速化を可能とすることができる。In addition, the CRC code operation circuit according to the present invention is applied to each word (m) for data expanded by an integer multiple of the degree m of the generator polynomial (m × i, i is a natural number of 2 or more).
By performing a partial operation of division for each (bit width) by pipeline processing, it is possible to suppress an increase in the number of circuit stages in the exclusive OR circuit network due to parallel expansion, and to increase the data input clock speed. be able to.
【００３８】すなわち、従来の方式として図５に示した
並列展開型のＣＲＣ演算回路を一般化した場合、並列展
開数がｍビットのとき最大で log2 ｍ段の排他的論理和
回路を通過する信号線が存在する。この場合、並列展開
数ｍに対し排他的論理和回路の段数はＯ（ log2 ｍ）の
規模で増加するため、並列展開数を大きくしていくと排
他的論理和回路網における遅延がＯ（ log2 ｍ）の速度
で増加する。従って、クロックが入力されてから排他的
論理回路網による遅延は１クロック未満、という遅延に
関する回路の動作条件のために、並列展開数を大きくす
るとクロック速度の上限が減少してしまう。That is, when the parallel expansion type CRC arithmetic circuit shown in FIG. 5 is generalized as a conventional method, when the parallel expansion number is m bits, it passes through the exclusive OR circuit of log 2 m stages at the maximum. There is a signal line. In this case, the number of stages of the exclusive OR circuit increases on a scale of O (log 2 m) with respect to the number of parallel expansions m. Therefore, as the number of parallel expansions increases, the delay in the exclusive OR circuit network becomes O (log 2 m). increase at a rate of log 2 m). Therefore, due to the operating condition of the circuit regarding the delay that the delay due to the exclusive logic circuit network is less than one clock after the clock is input, the upper limit of the clock speed decreases when the number of parallel expansions is increased.
【００３９】一方、この発明に係るＣＲＣ符号の演算回
路のクリティカルパスは、図２における排他的論理和回
路網１９の部分に存在する。並列展開数がｍビットのと
き、排他的論理和回路２０の段数は高々 log2 ｍであ
る。排他的論理和回路網１９の動作クロック速度は、ｉ
ワードに展開しているため、データ入力クロックのｉ分
の１に低減されている。これより、排他的論理和回路網
１９の動作クロック速度が遅延に関する回路の動作条件
を満たすようにワード展開数ｉを大きくとることによっ
て、従来の方式に比べデータ入力クロックの高速化をは
かることができる。従って、ＣＲＣ演算処理の高速化が
可能となる。On the other hand, the critical path of the CRC code arithmetic circuit according to the present invention exists in the portion of the exclusive OR circuit network 19 in FIG. When the number of parallel expansions is m bits, the number of stages of the exclusive OR circuit 20 is at most log 2 m. The operating clock speed of the exclusive OR network 19 is i
Since it is expanded into words, it is reduced to 1 / i of the data input clock. From this, by increasing the word expansion number i so that the operation clock speed of the exclusive OR circuit network 19 satisfies the operation condition of the circuit regarding the delay, the speed of the data input clock can be increased as compared with the conventional method. it can. Therefore, the CRC calculation process can be speeded up.
【００４０】[0040]
【実施例】次に、本発明実施例を図面に基づいて説明す
る。Embodiments of the present invention will now be described with reference to the drawings.
【００４１】（第一実施例）図１は本発明第一実施例の
構成を示すブロック図である。(First Embodiment) FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention.
【００４２】本発明第一実施例におけるＣＲＣ符号生成
検査回路１８は、入力端子１０と、この入力端子１０に
クロック信号に同期して入力するｘビット幅の並列デー
タをワード単位にｉ個（ｉは２以上の自然数）に展開す
る展開回路６と、この展開回路６の出力データをｉ個並
列にそれぞれ演算する演算回路とを備え、前記演算回路
は、ｉ個並列に設けられ各ワードの剰余を算出する第一
部分演算回路２と、そのｉ個の第一部分演算回路２が出
力する剰余を取込み全ワードについての符号多項式に対
する生成多項式の剰余を算出する１個の第二部分演算回
路３とを含み、展開回路６が出力するｉ個のデータにつ
いて第一部分演算回路２および第二部分演算回路３の遅
延時間に相当する遅延を与える遅延手段としてのラッチ
回路７と、このラッチ回路７の出力データのうちのｉ番
目のデータに第一部分演算回路２および第二部分演算回
路３が出力するＣＲＣ符号を付加するセレクタ回路４
と、第一部分演算回路２および第二部分演算回路３の全
ワードに対する出力を判定基準と照合して判定出力を出
力端子１７から送出する判定回路５とを備える。The CRC code generation / inspection circuit 18 in the first embodiment of the present invention includes an input terminal 10 and i pieces (i) of parallel data of x-bit width input to the input terminal 10 in synchronization with a clock signal. Is a natural number greater than or equal to 2), and an arithmetic circuit that arithmetically operates i output data of the expansion circuit 6 in parallel. The arithmetic circuit is provided in parallel and the remainder of each word is provided. And a second partial arithmetic circuit 3 for calculating the remainders of the generator polynomials for the code polynomials for all the words that take in the residuals output from the i first partial arithmetic circuits 2. Including the latch circuit 7 as a delay means for giving a delay corresponding to the delay time of the first partial arithmetic circuit 2 and the second partial arithmetic circuit 3 to the i data output from the expansion circuit 6, and the latch circuit 7. The selector circuit 4 for adding the CRC code first partial operation circuit 2 and the second part calculation circuit 3 outputs the i-th data of the output data of the latch circuit 7
And a decision circuit 5 for comparing the outputs of all the words of the first partial arithmetic circuit 2 and the second partial arithmetic circuit 3 with the criterion and sending the judgment output from the output terminal 17.
【００４３】このように構成された本発明第一実施例
は、データ多項式に対して生成多項式による割算を並列
演算により行いその剰余を算出する。この演算の際に前
記データ多項式が、１クロック信号に同期して読出され
たｘビット幅のワードを単位としてさらに複数ｉワード
（ｘ×ｉ、ｉは２以上の自然数）に並列展開される。ま
た、前記ｘは生成多項式の次数ｍに等しく設定され、前
記複数ｉワードに並列展開してできるｊ番目（ｊは１以
上の自然数）のワード列（第ｉ×（ｊ−１）＋１ワード
（ｍビット幅）から第ｉ×ｊワードまで）とｊ＋１番目
のワード列（第ｉ×（ｊ＋１）ワードから第ｉ×（ｊ＋
１）ワードまで）について、第ｉ×（ｊ−１）＋ｈワー
ド（ｈは１≦ｈ≦ｉを満たす自然数）を係数に持つ符号
多項式に次数ｍ×ｉのべき数を乗じた後に生成多項式に
よって除算されて剰余が算出され、この剰余と第ｉ×ｊ
＋ｈワードを係数に持つ符号多項式との和に次数ｍ×ｉ
のべき数を乗じた後に生成多項式によって除算して剰余
を算出する操作を１番目からｉ番目まで各ワード行につ
いて分離して独立に行われ、上記操作を最終データワー
ドを入力するまで繰り返され、最終データワードの入力
後に１番目からｉ番目までの各ワード行の剰余項を用い
て、全データワードによる符号多項式に対する生成多項
式の剰余が算出される。In the first embodiment of the present invention thus constructed, the data polynomial is divided by the generator polynomial by parallel operation to calculate the remainder. At the time of this operation, the data polynomial is further expanded in parallel into a plurality of i words (x × i, i is a natural number of 2 or more) in units of a word of x-bit width read in synchronization with one clock signal. The x is set equal to the degree m of the generator polynomial, and the j-th (j is a natural number of 1 or more) word string (i × (j−1) +1 word ( (m-bit width) to the i × j word) and the j + 1th word string (i × (j + 1) word to i × (j +)
1) up to words), a code polynomial having a coefficient of i × (j−1) + h word (h is a natural number satisfying 1 ≦ h ≦ i) is multiplied by a power of degree m × i The remainder is calculated by division, and this remainder and the i × jth
The sum of a code polynomial having + h words as coefficients is added to the degree m × i
The operation of multiplying by the power of and dividing by the generator polynomial to calculate the remainder is independently performed for each word row from the 1st to the i-th row, and the above operation is repeated until the final data word is input. After the input of the final data word, the remainder of the generator polynomial with respect to the code polynomial of all the data words is calculated using the remainder term of each of the first to i-th word rows.
【００４４】図１に示す例は、生成多項式Ｇ（ｘ）が Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ （次数ｍが３２）であり、１ワードのビット幅が３２、
ワード単位での展開数が２の場合を示したものである。
ここで具体的にその動作について説明する。The example shown in Figure 1, generator polynomial G (x) is G (x) = x 32 + x 26 + x 23 + x 22 + x 16 + x 12 + x
11 + x 10 + x 8 + x 7 + x 5 + x 4 + x 2 + x + 1 (degree m is 32), and the bit width of one word is 32,
This shows the case where the number of expansions in word units is two.
Here, the operation will be specifically described.
【００４５】入力端子１０から入力したデータは展開回
路６によってワード単位に二つに展開され、二つの第一
部分演算回路２および一つの第二部分演算回路３によっ
て入力データに対するＣＲＣ符号が計算される。The data input from the input terminal 10 is expanded into two in word units by the expansion circuit 6, and the two first partial operation circuits 2 and one second partial operation circuit 3 calculate the CRC code for the input data. .
【００４６】ＣＲＣ符号の演算結果は、展開回路６の偶
数ワード側出力端子１１、奇数ワード側出力端子１２に
データが出力されてから２クロック後に第二部分演算回
路３から出力される。The operation result of the CRC code is output from the second partial operation circuit 3 two clocks after the data is output to the even word side output terminal 11 and the odd word side output terminal 12 of the expansion circuit 6.
【００４７】ＣＲＣ符号生成時はセレクタ回路４によっ
て最終データワードにＣＲＣ符号が付加されて偶数ワー
ド側出力端子１５および奇数ワード側出力端子１６から
データおよびＣＲＣ符号が出力される。When the CRC code is generated, the selector circuit 4 adds the CRC code to the final data word, and the even-numbered word side output terminal 15 and the odd-numbered word side output terminal 16 output the data and the CRC code.
【００４８】ＣＲＣ符号検査時は、全データを入力後に
判定回路５によってデータ誤りの可否について判定さ
れ、誤りが検出されれば判定回路５の出力端子１７にｈ
ｉｇｈ信号が出力される。At the time of CRC code inspection, the decision circuit 5 decides whether or not a data error is possible after inputting all the data, and if an error is detected, the output terminal 17 of the decision circuit 5 is set to h.
The high signal is output.
【００４９】ここで、符号長が（２×３）ワード（情報
長（２×３−１）ワード（ｋ＝５×３２ビット）、ＣＲ
Ｃ符号１ワード）の場合の動作について説明する。Here, the code length is (2 × 3) words (information length (2 × 3-1) words (k = 5 × 32 bits), CR
The operation in the case of C code 1 word) will be described.
【００５０】ＣＲＣ符号多項式Ｒ（ｘ）のベクトル表現
をＲとして、入力される情報多項式Ａ（ｘ）が〔数９〕
で示されるとする。When the vector expression of the CRC code polynomial R (x) is R, the input information polynomial A (x) is [Equation 9].
Is indicated by.
【００５１】[0051]
【数９】 Ａ（ｘ）をワード単位にベクトル表現すると、ｗ0 、ｗ
1 、ｗ2 、ｗ3 、ｗ4 となる。ｗ0 が最初に入力され、
ｗ4 の次にＣＲＣ符号ワードであるＲが最後に入力され
る。[Equation 9] When A (x) is expressed as a vector in word units, w 0 , w
1 , w 2 , w 3 , w 4 . w 0 is entered first,
After w 4 , the CRC code word R is input last.
【００５２】はじめに３２ビット幅のラッチ回路７、８
を初期化する。入力データワードｗ0 、ｗ1 、ｗ2 、ｗ
3 、ｗ4 および未演算のＣＲＣ符号ワード（Ｒ＝０）が
入力データクロックＣＬＫ＿Ｈに同期して入力端子１０
より入力される。展開回路６ではｗ0 とｗ1 、ｗ2 とｗ
3 、ｗ4 とＲが並列展開され、ＣＬＫ＿Ｈの２分周クロ
ックである演算処理クロックＣＬＫ＿Ｌに同期して、ｗ
0 などの偶数ワードは偶数ワード側出力端子１１より、
ｗ1 などの奇数ワードは奇数ワード側出力端子１２より
出力され、各々第一部分演算回路２に入力される。First, 32-bit wide latch circuits 7 and 8
Is initialized. Input data words w 0 , w 1 , w 2 , w
3 , w 4 and the uncalculated CRC code word (R = 0) are synchronized with the input data clock CLK_H to the input terminal 10
Will be entered more. In the expansion circuit 6, w 0 and w 1 , w 2 and w
3 , w 4 and R are developed in parallel, and w is synchronized with the arithmetic processing clock CLK_L which is a clock obtained by dividing CLK_H by two.
Even words such as 0 are output from the even word side output terminal 11,
The odd-numbered words such as w 1 are output from the odd-numbered word side output terminal 12 and input to the first partial arithmetic circuit 2.
【００５３】全ワードが展開回路６の偶数ワード側出力
端子１１および奇数ワード側出力端子１２より出力され
てから演算処理クロックＣＬＫ＿Ｌにおける２クロック
後に第二部分演算回路３の出力にＣＲＣ演算結果が出力
される。The CRC calculation result is output to the output of the second partial arithmetic circuit 3 2 clocks after the arithmetic processing clock CLK_L after all the words are output from the even-numbered word side output terminal 11 and the odd-numbered word side output terminal 12 of the expansion circuit 6. To be done.
【００５４】送信時は、遅延用のラッチ回路７でデータ
ワードが２クロック遅延され、データ列内の未演算のＣ
ＲＣ符号ワードがセレクタ回路４にて計算されＣＲＣ符
号の結果に置き換えられる。そして偶数ワード側出力端
子１５と奇数ワード側出力端子１６からタイミングがそ
ろえられてデータおよびＣＲＣ符号が出力される。At the time of transmission, the delay latch circuit 7 delays the data word by 2 clocks, and the uncomputed C in the data string is delayed.
The RC code word is calculated by the selector circuit 4 and replaced with the result of the CRC code. Then, the even-numbered word-side output terminal 15 and the odd-numbered word-side output terminal 16 output the data and the CRC code at the same timing.
【００５５】受信時は、ＣＲＣ符号ワードＲには送信側
で計算したＣＲＣ演算の結果が格納されている。ＣＲＣ
符号ワードを含む全データに誤りがなければ、第二部分
演算回路３の出力に０が出力される。したがって、判定
回路５で誤りが検出されれば出力端子１７にｈｉｇｈ信
号が出力される。Upon reception, the CRC code word R stores the result of the CRC calculation calculated on the transmission side. CRC
If there is no error in all the data including the code word, 0 is output to the output of the second partial operation circuit 3. Therefore, if the decision circuit 5 detects an error, a high signal is output to the output terminal 17.
【００５６】図２は本発明第一実施例における第一部分
演算回路の構成を示すブロック図である。まず、ラッチ
回路７に保持されていた前データに対するＣＲＣ演算の
部分演算が排他的論理和回路網１９によって行われる。
入力端子２１よりデータワードが入力されると、前デー
タに対するＣＲＣ演算の部分演算の結果とのビット毎の
排他的論理和がビット毎の排他的論理和回路２０によっ
て計算される。その計算結果が改めてラッチ回路７に保
持される。FIG. 2 is a block diagram showing the configuration of the first partial arithmetic circuit in the first embodiment of the present invention. First, the partial operation of the CRC operation on the previous data held in the latch circuit 7 is performed by the exclusive OR circuit network 19.
When a data word is input from the input terminal 21, the bitwise exclusive OR of the result of the partial operation of the CRC operation on the previous data is calculated by the bitwise exclusive OR circuit 20. The calculation result is held in the latch circuit 7 again.
【００５７】図３は本発明第一実施例における第二部分
演算回路の構成を示すブロック図である。偶数ワード側
入力端子１３に入力されたデータに対するＣＲＣ演算の
部分演算が排他的論理和回路網２３によって行われる。
演算結果と奇数ワード側入力端子１４に入力されたデー
タとのビット毎の排他的論理和が排他的論理和回路２０
によって計算される。その計算結果がラッチ回路７に保
持される。FIG. 3 is a block diagram showing the configuration of the second partial arithmetic circuit in the first embodiment of the present invention. The partial operation of the CRC operation on the data input to the even word side input terminal 13 is performed by the exclusive OR circuit network 23.
The exclusive OR for each bit of the operation result and the data input to the odd word side input terminal 14 is the exclusive OR circuit 20.
Calculated by The calculation result is held in the latch circuit 7.
【００５８】ＣＲＣ符号多項式Ｒ（ｘ）はベクトル表現
Ｒを用いると〔数１０〕のようになる。The CRC code polynomial R (x) is as shown in [Equation 10] when the vector expression R is used.
【００５９】[0059]
【数１０】 第一部分演算回路２内の排他的論理和回路網１９はＭ2
に対応し、〔数１１〕のように表される。[Equation 10] The exclusive OR network 19 in the first partial arithmetic circuit 2 is M 2
And is expressed as in [Equation 11].
【００６０】[0060]
【数１１】 第二部分演算回路３内の排他的論理和回路網２３はＭに
対応し、〔数１２〕のように表される。[Equation 11] The exclusive OR circuit network 23 in the second partial operation circuit 3 corresponds to M and is represented by [Equation 12].
【００６１】[0061]
【数１２】 排他的論理和回路網１９、２３における排他的論理和の
段数は最大で５段（ log2 １９＝４．２５）である。こ
れは図５に示した従来のＣＲＣ演算回路と同程度であ
る。したがって、従来型ではデータ入力のクロック周波
数はＣＲＣ演算動作のクロック周波数と等しいが、本実
施例では２ワード展開であるのでデータ入力のクロック
周波数を２倍まで上げることが可能である。これにより
ＣＲＣ演算処理の高速化を図ることができる。(Equation 12) The maximum number of exclusive ORs in the exclusive OR circuits 19 and 23 is 5 (log 2 19 = 4.25). This is about the same as the conventional CRC calculation circuit shown in FIG. Therefore, in the conventional type, the clock frequency of the data input is equal to the clock frequency of the CRC calculation operation, but in the present embodiment, since the word expansion is performed, the clock frequency of the data input can be doubled. As a result, the CRC calculation process can be speeded up.
【００６２】（第二実施例）図４は本発明第二実施例の
構成を示すブロック図である。この例は、ＩＴＵ−Ｔ勧
告Ｉ．３６３のＡＴＭ Ａｄａｐｔｉｏｎ Ｔｙｐｅ５
におけるＣＲＣ３２の生成検出回路の例を示したもので
ある。生成多項式Ｇ（ｘ）は Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ （次数ｍが３２）であり、１ワードのビット幅が３２、
ワード単位での展開数が２の場合の例である。(Second Embodiment) FIG. 4 is a block diagram showing the configuration of the second embodiment of the present invention. This example is based on ITU-T Recommendation I.S. 363 ATM Adaptation Type5
3 shows an example of a generation / detection circuit of CRC32 in FIG. Generator polynomial G (x) G (x) = x 32 + x 26 + x 23 + x 22 + x 16 + x 12 + x
11 + x 10 + x 8 + x 7 + x 5 + x 4 + x 2 + x + 1 (degree m is 32), and the bit width of one word is 32,
In this example, the number of expansions in word units is two.
【００６３】ＩＴＵ−Ｔ勧告Ｉ．３６３のＣＲＣ３２の
計算方法は、次のようになっている。ITU-T Recommendation I. The calculation method of the CRC32 of 363 is as follows.
【００６４】情報多項式（ｋビット、ｋ＝３２ｎ、ｎ＋
１は１２の倍数）をＡ（ｘ）とする。ｘk （ｘ31＋ｘ30
＋…＋ｘ＋１）を生成多項式Ｇ（ｘ）で割ったときの余
りと、ｘ32Ａ（ｘ）を生成多項式Ｇ（ｘ）で割ったとき
の余りを加算して、ビット反転をしたものをＣＲＣ符号
多項式Ｒ（ｘ）とする。Information polynomial (k bits, k = 32n, n +
1 is a multiple of 12) is A (x). x k (x 31 + x 30
+ ... + x + 1) is divided by the generator polynomial G (x) and the remainder when x 32 A (x) is divided by the generator polynomial G (x) is added, and bit-inverted is CRC. Let the code polynomial R (x).
【００６５】この演算方法では、ＣＲＣ符号生成時は、
Ａ（ｘ）をワード単位に表現した際に最初のワードであ
るｗ0 をビット反転して演算を開始し、演算終了時に剰
余に対して再度ビット反転を施すことになる。According to this calculation method, when the CRC code is generated,
When A (x) is expressed in word units, w 0 , which is the first word, is bit-inverted to start the operation, and at the end of the operation, bit inversion is performed again on the remainder.
【００６６】また、ＣＲＣ符号検査時は、やはり最初の
ワードであるｗ0 をビット反転して演算を開始する。符
号列に誤りがなければ割算終了時に剰余がＦＦＦＦＦＦ
ＦＦＨとなっている。When the CRC code is checked, the first word w 0 is bit-inverted, and the operation is started. If there is no error in the code string, the remainder is FFFFFF at the end of division.
It is FFH.
【００６７】図４に示す本発明第二実施例は、入力デー
タクロックＣＬＫ＿Ｈに同期して動作するラッチ回路７
と展開回路６と、演算処理クロックＣＬＫ＿Ｌに同期し
て動作するＣＲＣ符号生成検査回路１８とにより構成さ
れる。The second embodiment of the present invention shown in FIG. 4 is a latch circuit 7 which operates in synchronization with the input data clock CLK_H.
The expansion circuit 6 and the CRC code generation / inspection circuit 18 that operates in synchronization with the arithmetic processing clock CLK_L.
【００６８】入力端子１０より入力したデータは展開回
路６によってワード単位に二つに展開される。最初のデ
ータワードに対してのみビット反転器２５によってビッ
ト反転が行われ、二つの第一部分演算回路２と、一つの
第二部分演算回路３によって入力データに対するＣＲＣ
符号が計算される。The data input from the input terminal 10 is expanded into two by word unit by the expansion circuit 6. Only the first data word is bit-inverted by the bit inverter 25, and the two first partial operation circuits 2 and one second partial operation circuit 3 perform CRC on the input data.
The sign is calculated.
【００６９】ＣＲＣ符号の演算結果は、展開回路６の偶
数ワード側出力端子１１および奇数ワード側出力端子１
２にデータが出力されてから２クロック後に第二部分演
算回路３から出力される。The operation result of the CRC code is the even word side output terminal 11 and the odd word side output terminal 1 of the expansion circuit 6.
It is output from the second partial arithmetic circuit 3 two clocks after the data is output to 2.
【００７０】ＣＲＣ符号生成時は演算結果をビット反転
器２５によって再度ビット反転し、セレクタ回路４によ
って最終データワードにＣＲＣ符号を付加して偶数ワー
ド側出力端子１５および奇数ワード側出力端子１６から
データおよびＣＲＣ符号が出力される。When the CRC code is generated, the operation result is bit-inverted again by the bit inverter 25, the CRC code is added to the final data word by the selector circuit 4, and the data is output from the even word side output terminal 15 and the odd word side output terminal 16. And the CRC code is output.
【００７１】ＣＲＣ符号検査時は、全データを入力後に
比較器２６によってデータ誤りの可否について判定が行
われ、誤りが検出されれば比較器２６の出力１７にｈｉ
ｇｈ信号が出力される。During CRC code check, the comparator 26 determines whether or not a data error is possible after inputting all the data, and if an error is detected, the output 17 of the comparator 26 is hi.
The gh signal is output.
【００７２】[0072]
【発明の効果】以上説明したように本発明によれば、Ｃ
ＲＣ符号の演算において、ワード単位の並列展開を行っ
たデータに対して、各ワード毎に割算の部分演算をパイ
プライン処理によって行うことにより、並列展開にとも
なう排他的論理和回路網内の回路段数の増加を抑制し、
データ入力のクロック速度を高速化することができ、同
一ブロックへのデータのフィードバックにより、ブロッ
ク個数低減化を図るとともに、ＬＳＩによる集積化を行
うことができる。As described above, according to the present invention, C
In the operation of the RC code, a circuit in the exclusive OR circuit network accompanying the parallel expansion is performed by performing a partial operation of division for each word by pipeline processing on the data subjected to the parallel expansion in word units. Control the increase in the number of steps,
The data input clock speed can be increased, and by feeding back data to the same block, the number of blocks can be reduced and LSI integration can be performed.
【図１】本発明第一実施例の構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention.
【図２】本発明第一実施例における第一部分演算回路の
構成を示すブロック図。FIG. 2 is a block diagram showing the configuration of a first partial arithmetic circuit in the first embodiment of the present invention.
【図３】本発明第一実施例における第二部分演算回路の
構成を示すブロック図。FIG. 3 is a block diagram showing the configuration of a second partial arithmetic circuit in the first embodiment of the present invention.
【図４】本発明第二実施例の構成を示すブロック図。FIG. 4 is a block diagram showing the configuration of a second embodiment of the present invention.
【図５】従来例におけるデータ並列展開型ＣＲＣ演算回
路の構成の一例を示すブロック図。FIG. 5 is a block diagram showing an example of a configuration of a data parallel expansion type CRC arithmetic circuit in a conventional example.
１ ＣＲＣ符号演算回路 ２ 第一部分演算回路 ３ 第二部分演算回路 ４ セレクタ回路 ５ 判定回路 ６ 展開回路 ７、８、３３、３４ ラッチ回路 ９ フリップフロップ １０、２１、２８ 入力端子 １１、１３、１５ 偶数ワード側出力端子 １２、１４、１６ 奇数ワード側出力端子 １７、２２、２４、２９、３１ 出力端子 １８ ＣＲＣ符号生成検査回路 １９、２３ 排他的論理和回路網 ２０ 排他的論理和回路 ２５ ビット反転器 ２６、３０ 比較器 ３２ データゲート回路 1 CRC code arithmetic circuit 2 First partial arithmetic circuit 3 Second partial arithmetic circuit 4 Selector circuit 5 Judgment circuit 6 Expansion circuit 7, 8, 33, 34 Latch circuit 9 Flip-flops 10, 21, 28 Input terminals 11, 13, 15 Even number Word side output terminals 12, 14, 16 Odd word side output terminals 17, 22, 24, 29, 31 Output terminals 18 CRC code generation inspection circuit 19, 23 Exclusive OR circuit network 20 Exclusive OR circuit 25 bit inverter 26, 30 comparator 32 data gate circuit
Claims (6)
割算を並列演算により行いその剰余を算出するＣＲＣ符
号演算方法において、 前記データ多項式が、１クロック信号に同期して読出さ
れたｘビット幅のワードを単位としてさらに複数ｉワー
ド（ｘ×ｉ、ｉは２以上の自然数）に並列展開されたこ
とを特徴とするＣＲＣ符号演算方法。1. A CRC code operation method for calculating a remainder by dividing a data polynomial by a generator polynomial by parallel operation, wherein the data polynomial has an x-bit width read in synchronization with one clock signal. A CRC code calculation method characterized in that it is further expanded in parallel into a plurality of i words (x × i, i is a natural number of 2 or more) in units of words.
定され、前記複数ｉワードに並列展開してできるｊ番目
（ｊは１以上の自然数）のワード列（第ｉ×（ｊ−１）
＋１ワード（ｍビット幅）から第ｉ×ｊワードまで）と
ｊ＋１番目のワード列（第ｉ×（ｊ＋１）ワードから第
ｉ×（ｊ＋１）ワードまで）について、第ｉ×（ｊ−
１）＋ｈワード（ｈは１≦ｈ≦ｉを満たす自然数）を係
数に持つ符号多項式に次数ｍ×ｉのべき数を乗じた後に
生成多項式によって除算して剰余を算出し、この剰余と
第ｉ×ｊ＋ｈワードを係数に持つ符号多項式との和に次
数ｍ×ｉのべき数を乗じた後に生成多項式によって除算
して剰余を算出する操作を１番目からｉ番目まで各ワー
ド行について分離して独立に行い、上記操作を最終デー
タワードを入力するまで繰り返し、最終データワードの
入力後に１番目からｉ番目までの各ワード行の剰余項を
用いて、全データワードによる符号多項式に対する生成
多項式の剰余を算出する請求項１記載のＣＲＣ符号演算
方法。2. The x is set equal to the degree m of the generator polynomial, and the j-th (j is a natural number of 1 or more) word string (i × (j−1)) formed by parallel expansion into the plurality of i words.
For the +1 word (m-bit width) to the i × j word) and the j + 1th word string (i × (j + 1) word to i × (j + 1) word), the i × (j−
1) + h words (where h is a natural number satisfying 1 ≦ h ≦ i) are multiplied by a power polynomial of degree m × i and then divided by a generator polynomial to calculate a remainder. The operation of multiplying the sum with a code polynomial having × j + h words as a coefficient by a power of degree m × i and then dividing by the generator polynomial to calculate the remainder is independent for each word row from the 1st to the i-th row. Then, the above operation is repeated until the final data word is input, and after the final data word is input, the remainder of the generator polynomial for the code polynomial for all the data words is used by using the remainder term of each word row from the 1st to the i-th. The CRC code calculation method according to claim 1, wherein the calculation is performed.
ロック信号に同期して入力するｘビット幅の並列データ
をワード単位にｉ個（ｉは２以上の自然数）に展開する
展開回路（６）と、この展開回路の出力データをｉ個並
列にそれぞれ演算する演算回路（２、３）とを備えたこ
とを特徴とするＣＲＣ符号演算回路。3. An input terminal (10) and an expansion circuit (i is a natural number of 2 or more) for expanding, in word units, parallel data of x-bit width input to this input terminal in synchronization with a clock signal. 6) and an arithmetic circuit (2, 3) for arithmetically operating i output data of the expansion circuit in parallel, respectively, a CRC code arithmetic circuit.
ワードの剰余を算出する第一部分演算回路（２）と、そ
のｉ個の第一部分演算回路が出力する剰余を取込み全ワ
ードについての符号多項式に対する生成多項式の剰余を
算出する１個の第二部分演算回路（３）とを含む請求項
３記載のＣＲＣ符号演算回路。4. The arithmetic circuit comprises a first partial arithmetic circuit (2) which is provided in parallel and calculates the remainder of each word, and the residuals output from the i first partial arithmetic circuits are taken for all words. The CRC code operation circuit according to claim 3, further comprising: one second partial operation circuit (3) for calculating a remainder of the generator polynomial with respect to the code polynomial.
ータについて前記演算回路（２、３）の遅延時間に相当
する遅延を与える遅延手段（７）と、この遅延手段の出
力データのうちのｉ番目のデータに前記演算回路が出力
するＣＲＣ符号を付加するセレクタ回路（４）とを備え
た請求項４記載のＣＲＣ符号演算回路。5. A delay means (7) for giving a delay corresponding to the delay time of the arithmetic circuit (2, 3) for i data output from the expansion circuit (6), and output data of the delay means. The CRC code operation circuit according to claim 4, further comprising a selector circuit (4) for adding a CRC code output from the operation circuit to the i-th data.
する出力を判定基準と照合して判定出力（１７）を送出
する判定回路（５）を備えたＣＲＣ符号演算回路。6. A CRC code arithmetic circuit comprising a judgment circuit (5) which compares the outputs of all the words of the arithmetic circuits (2, 3) with a judgment standard and sends a judgment output (17).
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|---|---|---|---|
| JP7130729A JP2822928B2 (en) | 1995-05-29 | 1995-05-29 | CRC code calculation method and circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH08330976A true JPH08330976A (en) | 1996-12-13 |
| JP2822928B2 JP2822928B2 (en) | 1998-11-11 |
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| JP (1) | JP2822928B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8433974B2 (en) | 2009-12-21 | 2013-04-30 | Fujitsu Limited | Cyclic redundancy check code generating circuit and cyclic redundancy check code generating method |
| CN105844901A (en) * | 2016-05-23 | 2016-08-10 | 光科技股份有限公司 | Security energy efficiency monitoring terminal based on tamper-proof technology and monitoring method of security energy efficiency monitoring terminal |
| CN107451008A (en) * | 2017-06-29 | 2017-12-08 | 北京邮电大学 | A kind of CRC computational methods and device |
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| JPH0795096A (en) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | Programmable parallel crc generator |
-
1995
- 1995-05-29 JP JP7130729A patent/JP2822928B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2822928B2 (en) | 1998-11-11 |
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