JPH0831190A - Non-volatile semiconductor memory device - Google Patents
Non-volatile semiconductor memory deviceInfo
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- JPH0831190A JPH0831190A JP16647894A JP16647894A JPH0831190A JP H0831190 A JPH0831190 A JP H0831190A JP 16647894 A JP16647894 A JP 16647894A JP 16647894 A JP16647894 A JP 16647894A JP H0831190 A JPH0831190 A JP H0831190A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、電気的に書き込み・消
去が可能なメモリの延命手段を備える不揮発性半導体メ
モリ装置に関し、殊に、フラッシュメモリ等の使用時に
発生するメモリ素子の欠陥、例えば、書き込み時に発生
する書き込み不良からこの製品を救済する不揮発性半導
体メモリ装置に係るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device provided with an electrically writable / erasable memory life extension means, and more particularly, to a defect of a memory element which occurs when a flash memory or the like is used. The present invention relates to a non-volatile semiconductor memory device that relieves this product from a writing failure that occurs during writing.
【0002】[0002]
【従来の技術】フラッシュメモリに代表される書き込み
・消去可能な不揮発性半導体メモリ装置では、書き込み
・消去動作が繰り返された場合に、メモリ素子の欠陥、
例えば、トンネル酸化膜に欠陥が発生して、書き込み不
良が発生する。トンネル酸化膜の劣化等によるメモリセ
ルの欠陥の発生は、書き込み回数に依存しており、メモ
リの使用寿命が決定される。このようなトンネル酸化膜
の欠陥による書き込み不良は、メモリの製造段階にも発
生しており、通常、このような不良メモリが発生した場
合、不揮発性半導体メモリ装置に備える予備のメモリセ
ル(冗長メモリセル)に切り換えて正常動作させること
によって、製造歩留りを向上させている。更に、メモリ
製品として装置に実装されている場合にも偶発的にトン
ネル酸化膜の劣化等による欠陥が発生するおそれがあ
る。2. Description of the Related Art In a writable / erasable non-volatile semiconductor memory device represented by a flash memory, a defect of a memory element occurs when a writable / erasable operation is repeated.
For example, a defect occurs in the tunnel oxide film, resulting in a write failure. Occurrence of a memory cell defect due to deterioration of the tunnel oxide film depends on the number of times of writing, and the service life of the memory is determined. Such a write failure due to a defect in the tunnel oxide film also occurs in the memory manufacturing stage. Normally, when such a defective memory occurs, a spare memory cell (redundant memory) provided in the nonvolatile semiconductor memory device is provided. The production yield is improved by switching to a cell and operating normally. Further, even when the memory product is mounted on the device, a defect due to deterioration of the tunnel oxide film may occur accidentally.
【0003】このような観点から、メモリ素子の書き込
み不良の発生要因自体を回避する技術開発を行うととも
に、偶発的に発生する書き込み不良を巧みに回避してメ
モリの正常動作状態を維持することで、メモリ使用の実
質的な延命を図る技術開発が進められている。メモリ装
置の製品寿命が偶発的に発生する危険性を回避する手段
の一例としては、メモリ装置の回路内に書き込み動作時
に不良の存在を検出する不良検出回路と、その不良検出
回路からの出力を受けてメモリ装置全体を作動停止する
論理回路とを組み込んだものがある。書き込み不良発生
時にメモリ装置全体を作動停止状態とし、使用者に不良
の発生を明示する方式も採用されている。From such a point of view, by developing a technique for avoiding the cause of the writing failure of the memory element itself, and skillfully avoiding the writing failure that occurs accidentally to maintain the normal operation state of the memory. , The technological development for the purpose of substantially extending the life of memory usage is in progress. As an example of means for avoiding the risk that the product life of a memory device accidentally occurs, a defect detection circuit that detects the presence of a defect during a write operation in the circuit of the memory device and an output from the defect detection circuit are used. And a logic circuit for receiving and deactivating the entire memory device. A method is also adopted in which the entire memory device is deactivated when a write failure occurs, and the user is notified of the failure occurrence.
【0004】図6は、特開平1−128300号公報に
開示されたメモリ装置の延命に関する従来例を示すもの
である。図6において、1は主メモリ領域、2は主メモ
リ領域に欠陥が発生したメモリセルを補うための冗長メ
モリ領域、3は行アドレスデコーダ、4は主メモリ領域
1から冗長メモリ領域2に切り替える時の切替回路、5
は切替回路4を制御するための制御回路、6は欠陥メモ
リセルのアドレスを記憶するための不揮発性メモリ、7
は不揮発性メモリ6を制御するための書き込み制御回路
である。FIG. 6 shows a conventional example of extending the life of the memory device disclosed in Japanese Patent Laid-Open No. 1-128300. In FIG. 6, 1 is a main memory area, 2 is a redundant memory area for compensating for memory cells in which a defect has occurred in the main memory area, 3 is a row address decoder, and 4 is when switching from the main memory area 1 to the redundant memory area 2. Switching circuit, 5
Is a control circuit for controlling the switching circuit 4, 6 is a non-volatile memory for storing the address of the defective memory cell, 7
Is a write control circuit for controlling the nonvolatile memory 6.
【0005】図6に示したメモリ装置の動作を簡単に説
明すれば、製造されたメモリ装置の特性検査により不良
ビットが発見された場合、この不良ビットのアドレスを
予め不揮発性メモリ6に記憶する。そして、このメモリ
製品の使用時、すなわち、読み出し時又は書き込み時
に、不良ビットへのアクセスがあった場合、このアクセ
スを制御回路5で検知して同時に切替回路4へ制御信号
を発生して、主メモリ領域1から冗長メモリ領域2へ切
り替え、不良ビットに対応する正常な冗長メモリ領域2
のビットへのアクセスを可能にする。この結果、主メモ
リ領域1の一部に発生した欠陥から本来不良品となるメ
モリ装置を救済することによって、製造歩留りの向上を
図るとともに、実質的延命を図ることができる。The operation of the memory device shown in FIG. 6 will be briefly described. If a defective bit is found by the characteristic inspection of the manufactured memory device, the address of this defective bit is stored in the nonvolatile memory 6 in advance. . When the defective bit is accessed during use of this memory product, that is, during reading or writing, the control circuit 5 detects this access and simultaneously generates a control signal to the switching circuit 4, Switching from the memory area 1 to the redundant memory area 2, the normal redundant memory area 2 corresponding to the defective bit
Allows access to a bit of. As a result, by repairing a memory device which is originally a defective product from a defect generated in a part of the main memory region 1, the manufacturing yield can be improved and the life can be substantially extended.
【0006】次に、従来の自動書き込み機能について説
明する。この自動書き込み機能は、メモリの指定された
アドレスに指定された情報を自動的に書き込む過程で、
書き込む度にその書き込み状態の検証も行うという機能
である(例えばUSP4460982)。この機能は、
最終的に正常に書き込めないという事態を想定して、メ
モリの使用中に書き込み不良が発生した場合にメモリ全
体を停止させて、使用者に不良の発生を明示するという
自己停止機能が付加されている。図7は、従来例の自動
書き込み回路のブロック図であり、その動作を説明す
る。同図に於いて、入力されたアドレス信号はアドレス
ラッチ11で一時保持された後、アドレスデコーダ3に
よりデコードされ主メモリ領域1のうち、ある1ブロッ
クが選択される。一方、データ信号は、データラッチ1
0で一時保持されて、その後、主メモリ領域1に入力さ
れる。データ信号は同時に第一制御回路8に入力され、
主メモリ領域1に対し、書き込み制御用高電圧が印加さ
れる。これらの動作によりデータの書き込みが行われ
る。続いて、第一制御回路8は書き込みベリファイ動
作、すなわち書き込みを行ったブロックのデータの読み
出しを行い、アドレスラッチ11に保持されている書き
込むべきデータと比較し、正しく書き込まれたかの確認
動作を行う。比較の結果が正しくなければ、繰り返し書
き込み動作を行う。最大回数の書き込みを行い、なお書
き込み動作が完了しなければ、第一制御回路8によりメ
モリ素子自体の動作を停止する。Next, the conventional automatic writing function will be described. This automatic writing function, in the process of automatically writing the specified information to the specified address of the memory,
It has the function of verifying the written state each time writing is performed (for example, USP 4460982). This feature
In the event that a write failure occurs while the memory is in use, assuming the situation that writing cannot be completed normally, the entire memory is stopped and a self-stop function is added to clearly indicate the occurrence of the failure to the user. There is. FIG. 7 is a block diagram of a conventional automatic write circuit, and its operation will be described. In the figure, the input address signal is temporarily held by the address latch 11 and then decoded by the address decoder 3 to select a certain block in the main memory area 1. On the other hand, the data signal is the data latch 1
It is temporarily held at 0 and then input to the main memory area 1. The data signals are simultaneously input to the first control circuit 8,
A high voltage for write control is applied to the main memory area 1. Data is written by these operations. Then, the first control circuit 8 performs a write verify operation, that is, reading the data of the written block, compares it with the data to be written held in the address latch 11, and confirms whether the data has been written correctly. If the comparison result is not correct, the write operation is repeated. The writing is performed the maximum number of times, and if the writing operation is not completed yet, the operation of the memory element itself is stopped by the first control circuit 8.
【0007】次に、図7に示した第1制御回路8につい
て、図8のブロック図を参照して説明する。同図に於い
て、データラッチ10に保持されたデータは、第1制御
回路8内の多入力NAND回路53に入力される。その
全データが“1”以外のデータ信号が入力されると、書
き込み制御回路52に“1”が入力される。これにより
自動書き込みの動作が開始される。すなわち、アドレス
ラッチ11から入力されたアドレス入力信号36により
示される主メモリ領域1内のアドレスに対しデータ書き
込みを行い、引き続いてベリファイ回路51により最大
回数までの書き込み確認動作が行われる。この結果、正
常に書き込みが確認されれば書き込み制御回路52は次
のアドレスに対する書き込みを行う。もし、ベリファイ
動作において正常に終了しなければ、不揮発性メモリ全
体が動作不良であるとして、ベリファイ回路51より全
体チップ動作停止信号34を発生して、書き込み制御回
路52に送り、チップ全体の動作を停止する。Next, the first control circuit 8 shown in FIG. 7 will be described with reference to the block diagram of FIG. In the figure, the data held in the data latch 10 is input to the multi-input NAND circuit 53 in the first control circuit 8. When a data signal other than "1" is input to all the data, "1" is input to the write control circuit 52. As a result, the automatic writing operation is started. That is, data is written to the address in the main memory area 1 indicated by the address input signal 36 input from the address latch 11, and subsequently, the verify circuit 51 performs the write confirmation operation up to the maximum number of times. As a result, if the writing is normally confirmed, the writing control circuit 52 writes to the next address. If the verify operation does not end normally, it is determined that the entire nonvolatile memory is defective, and the verify circuit 51 generates the entire chip operation stop signal 34 and sends it to the write control circuit 52 to operate the entire chip. Stop.
【0008】次に、従来の不揮発性半導体メモリ装置に
おける自動書き込みサイクルについて、図9のフローチ
ャートを参照してその概略を説明する。この自動書き込
みは、ベリファイ回路51と書き込み制御回路52で行
われる。同図に於いて、例えば、1ビット又は8ビット
をブロック単位とするフラッシュメモリの自動書き込み
サイクルである。ステップS1 に示すようにブロック番
号Kを0とし、ステップS6 に示すようにブロック番号
Kを順次1づつ増加させて各ブロックに書き込みを行
う。その過程で、各書き込み動作に続いて書き込み(ス
テップS2 )が正しく行われているかの検証動作(ベリ
ファイ)(ステップS3 )を行う。あるブロックにおけ
るメモリセルの書き込みが正常に行われていれば、ステ
ップS5 に進む。ステップS5 では最終ブロックである
か、否かを判定する。最終ブロックでなければ、ステッ
プS6 に進みブロック番号Kを1増加させて、次のブロ
ックに対して書き込み動作を行う(ステップS2 )。次
のブロックにおけるメモリセルの書き込みの検証を再び
行う(ステップS3 )。ブロックS3 では、あるブロッ
クへの書き込みが正常でない場合でも、同じデータによ
る当該ブロックへの書き込みを有限回数N、例えば、最
大N=32回繰り返す。この繰り返しは、繰り返し回数
Nをカウントしながら行う。最大回数目でもなおそのブ
ロックに対する正常書き込みが行われていないと検証さ
れる場合は、ステップS4 に進む。ステップS4 では書
き込み不可能と判断しこのメモリ装置そのものを動作停
止させる。メモリ素子の使用者に対し不良の発生を明示
する。このような書き込み,検証動作(ベリファイ)を
全ブロックに対して行って自動書き込みを完了する。Next, an outline of the automatic write cycle in the conventional nonvolatile semiconductor memory device will be described with reference to the flowchart of FIG. This automatic writing is performed by the verify circuit 51 and the write control circuit 52. In the same figure, for example, it is an automatic write cycle of the flash memory in which 1 bit or 8 bits is a block unit. The block number K is set to 0 as shown in step S 1 , and the block number K is sequentially incremented by 1 as shown in step S 6 to write data in each block. In the process, writing is performed subsequently to each write operation (step S 2) is one of the verification operation being carried out correctly (verification) (Step S 3). If the writing of the memory cell in a certain block is normally performed, the process proceeds to step S 5 . In step S 5 , it is determined whether or not it is the final block. If the last block, it is incremented by 1 block number K proceeds to step S 6, the write operation for the next block (step S 2). The writing verification of the memory cell in the next block is performed again (step S 3 ). In the block S 3 , even if writing to a block is not normal, writing to the block with the same data is repeated a finite number of times N, for example, N = 32 times at maximum. This repetition is performed while counting the number of repetitions N. If it is verified that normal writing has not been performed on the block even at the maximum number of times, the process proceeds to step S 4 . In step S 4 , it is determined that writing is not possible, and the operation of this memory device itself is stopped. The occurrence of defects is clearly indicated to the user of the memory device. Such writing and verification operation (verify) is performed for all blocks to complete the automatic writing.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、図6に
示した延命手段を備える不揮発性メモリ装置では、メモ
リ装置の救済が可能なのは、製造者及びそのメモリ装置
を使用する製造業者等によってそのメモリの検査が可能
を範囲に限られる。そのため、メモリ装置の特性検査が
可能であって、その欠陥メモリセルのアドレスが検出で
き、その欠陥メモリセルのアドレスを不揮発性メモリ6
に書き込みができる段階までである。それ以降、例え
ば、使用者がそのメモリ製品を使用している最中に不良
が発生した場合には、発生した不良部分がメモリ領域の
極く一部であったとしても、冗長メモリ領域2に書き込
むことはできない。更に、図7に示したように、ベリフ
ァイ回路51を備える第一制御回路8を備える場合に
は、使用者がそのメモリ製品を使用している最中に不良
が発生したとすると、発生した不良部分がメモリ領域の
極く一部であったとしても、図8に示すように全体チッ
プ動作停止信号34が書き込み制御回路52に印加され
る。すなわち、メモリ装置自体が保有する自己停止機能
が働いて、メモリ装置を組み込んだ製品全体が作動を停
止してしまう。その結果、使用者はそのメモリ装置が組
み込まれた製品を廃棄せざるを得ないことになり、不経
済であり好ましいものではない。However, in the nonvolatile memory device having the life prolonging means shown in FIG. 6, the memory device can be repaired only by the manufacturer and the manufacturer using the memory device. Inspection is limited to the range. Therefore, the characteristics of the memory device can be inspected, the address of the defective memory cell can be detected, and the address of the defective memory cell can be detected.
It is up to the stage where you can write to. After that, for example, if a defect occurs while the user is using the memory product, even if the defective portion is a very small portion of the memory area, the redundant memory area 2 is You cannot write. Further, as shown in FIG. 7, in the case where the first control circuit 8 including the verify circuit 51 is provided, if a failure occurs while the user is using the memory product, the failure that has occurred. Even if the portion is a very small portion of the memory area, the whole chip operation stop signal 34 is applied to the write control circuit 52 as shown in FIG. That is, the self-stop function of the memory device itself operates, and the entire product incorporating the memory device stops operating. As a result, the user is forced to discard the product incorporating the memory device, which is uneconomical and not preferable.
【0010】本発明は、上述のような問題点に鑑みなさ
れたものであって、不揮発性半導体メモリ装置の使用時
に発生するメモリ素子の欠陥、特に、情報の書き込み時
に発生する書き込み不良から不揮発性半導体メモリ装置
を救済して実質的に延命を図ることができる不揮発性半
導体メモリ装置を提供することを目的とするものであ
る。The present invention has been made in view of the above-mentioned problems, and is a defect of a memory element that occurs when a non-volatile semiconductor memory device is used, in particular, a writing failure that occurs when information is written causes non-volatility. It is an object of the present invention to provide a non-volatile semiconductor memory device that can relieve a semiconductor memory device and substantially prolong its life.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第1不揮発性半導体メモリ装置は、主
メモリ領域に発生する欠陥アドレスを記憶する第1記憶
手段と、アドレス信号の入力に対し、該アドレス信号が
既に欠陥アドレスとして前記第1記憶手段によって記憶
されているか否かを判断する判定手段と、前記判定手段
によって新たな欠陥アドレスであると判定された場合、
冗長メモリ領域に記憶する第2記憶手段と、を具備する
ことを特徴とするものである。In order to achieve the above object, a first non-volatile semiconductor memory device according to the present invention includes a first storage means for storing a defective address generated in a main memory area and an address signal. For the input, when the address signal has already been stored as a defective address by the first storage means, a determination means, and if the determination means determines a new defective address,
Second storage means for storing in the redundant memory area.
【0012】又、本発明の第2の不揮発性半導体メモリ
装置は、不揮発性メモリ素子で構成される第1メモリ領
域と、前記第1メモリ領域の欠陥メモリセルを補うため
に用意された第2メモリ領域と、前記欠陥メモリセルの
アドレスを蓄積する欠陥アドレスメモリ領域と、前記第
1メモリ領域に発生した欠陥メモリセルのアドレスが前
記欠陥アドレスメモリ領域に蓄積されていない場合、前
記欠陥アドレスメモリにその欠陥アドレスの蓄積を指示
する制御回路と、前記欠陥アドレスメモリ領域が蓄積す
る欠陥メモリセルのアドレスがアクセスされた場合、前
記第1メモリ領域から前記第2メモリ領域へアドレス信
号を切り替えるアドレス切替回路と、を具備することを
特徴とするものである。A second non-volatile semiconductor memory device of the present invention is a second non-volatile semiconductor memory device provided with a first memory area formed of a non-volatile memory element and a defective memory cell in the first memory area. If the memory area, the defective address memory area for accumulating the address of the defective memory cell, and the address of the defective memory cell generated in the first memory area are not accumulated in the defective address memory area, the defective address memory is A control circuit for instructing storage of the defective address and an address switching circuit for switching an address signal from the first memory area to the second memory area when an address of a defective memory cell stored in the defective address memory area is accessed. And are provided.
【0013】又、本発明の第3の不揮発性半導体メモリ
装置は、第2の不揮発性半導体メモリ装置において、前
記アドレス信号に対応する前記第1メモリ領域又は第2
メモリ領域内にデータを書き込むデータ入力回路を更に
具備することを特徴とするものである。又、本発明の第
4の不揮発性半導体メモリ装置は、第2と第3の不揮発
性半導体メモリ装置において、前記アドレス信号に対応
する前記第1メモリ領域又は第2メモリ領域に蓄積され
ているデータを読み出すデータ出力回路を更に具備する
ことを特徴とするものである。又、本発明の第5の不揮
発性半導体メモリ装置は、第2と第3の不揮発性半導体
メモリ装置において、前記第1メモリ領域もしくは第2
メモリ領域に書き込まれたデータ又は前記欠陥アドレス
メモリ領域に蓄積された欠陥アドレスのデータの蓄積異
常を検知して、前記第1メモリ領域の動作停止を指示す
る自己停止回路を更に具備することを特徴とするもので
ある。A third non-volatile semiconductor memory device of the present invention is the second non-volatile semiconductor memory device according to the second non-volatile semiconductor memory device, wherein the first memory area or the second memory area corresponding to the address signal is used.
It is characterized by further comprising a data input circuit for writing data in the memory area. The fourth non-volatile semiconductor memory device of the present invention is the second and third non-volatile semiconductor memory device, wherein the data stored in the first memory area or the second memory area corresponding to the address signal is stored. Is further provided with a data output circuit for reading out. A fifth non-volatile semiconductor memory device according to the present invention is the second and third non-volatile semiconductor memory device according to the first memory area or the second non-volatile semiconductor memory device.
A self-stop circuit for detecting an abnormal storage of data written in a memory area or data of a defective address stored in the defective address memory area and instructing to stop the operation of the first memory area is further provided. It is what
【0014】又、本発明の第6の不揮発性半導体メモリ
装置は、不揮発性メモリ素子で構成される第1メモリ領
域と、前記第1メモリ領域の欠陥を補うための第2メモ
リ領域と、前記第2メモリ領域の欠陥を補うための第3
メモリ領域と、前記第1メモリ領域の欠陥メモリセルの
アドレス又は前記第2メモリ領域の欠陥メモリセルのア
ドレスを蓄積する欠陥アドレスメモリ領域と、前記第1
メモリ領域から前記第2メモリ領域へ、又は前記第2メ
モリ領域から前記第3メモリ領域へアドレス信号を切り
替えるアドレス切替回路と、前記第1メモリ領域の欠陥
メモリセルのアドレス又は第2メモリ領域の欠陥メモリ
セルのアドレスが蓄積されていない場合、前記欠陥アド
レスメモリ領域に欠陥アドレスの蓄積を指示する第1制
御回路と、前記欠陥アドレスメモリ領域が蓄積する欠陥
アドレスがアクセスされた場合、前記アドレス切替回路
の動作を指示する第2制御回路と、を具備することを特
徴とするものである。A sixth non-volatile semiconductor memory device of the present invention includes a first memory area formed of a non-volatile memory element, a second memory area for compensating for a defect in the first memory area, and Third for compensating for defects in the second memory area
A memory area; a defective address memory area for storing an address of a defective memory cell in the first memory area or an address of a defective memory cell in the second memory area;
An address switching circuit that switches an address signal from a memory area to the second memory area or from the second memory area to the third memory area, and an address of a defective memory cell in the first memory area or a defect in the second memory area. When the address of the memory cell is not accumulated, the first control circuit for instructing accumulation of the defective address in the defective address memory area, and when the defective address accumulated in the defective address memory area is accessed, the address switching circuit And a second control circuit for instructing the operation of.
【0015】又、本発明の第7の不揮発性半導体メモリ
装置は、第6の不揮発性半導体メモリ装置において、前
記欠陥アドレスメモリ領域に蓄積された欠陥メモリセル
のアドレスのデータの蓄積異常を検知して、前記第1メ
モリ領域の動作停止を指示する自己停止回路を更に具備
することを特徴とするものである。又、本発明の第8の
不揮発性半導体メモリ装置は、不揮発性メモリ素子で構
成される第1メモリ領域と、前記第1メモリ領域の欠陥
メモリセルを補うために用意した第2メモリ領域と、前
記第1メモリ領域の欠陥メモリセルのアドレスを蓄積す
る欠陥アドレスメモリ領域と、前記第1メモリ領域から
前記第2メモリ領域へアドレス信号を切り替えるアドレ
ス切替回路と、前記第1メモリ領域に書き込まれた情報
を検証して欠陥発生を指示する信号を生成する第1制御
回路と、前記欠陥発生を指示する信号に基づき、未蓄積
の欠陥アドレスの前記欠陥アドレスメモリによる蓄積を
制御する第2制御回路と、前記欠陥アドレスメモリが蓄
積する欠陥アドレスがアクセスされた場合、前記アドレ
ス切替回路の動作を指示する第3制御回路と、を具備す
ることを特徴とするものである。The seventh non-volatile semiconductor memory device of the present invention is the sixth non-volatile semiconductor memory device, wherein an abnormal storage of the data of the address of the defective memory cell stored in the defective address memory area is detected. In addition, a self-stop circuit for instructing stop of the operation of the first memory area is further provided. An eighth non-volatile semiconductor memory device according to the present invention includes a first memory area including a non-volatile memory element, and a second memory area prepared to supplement a defective memory cell in the first memory area. A defective address memory area for accumulating an address of a defective memory cell in the first memory area, an address switching circuit for switching an address signal from the first memory area to the second memory area, and written in the first memory area A first control circuit for verifying information and generating a signal instructing defect generation; and a second control circuit for controlling accumulation of an unaccumulated defect address by the defect address memory based on the signal instructing defect generation. A third control circuit for instructing an operation of the address switching circuit when a defective address accumulated in the defective address memory is accessed. And it is characterized in Rukoto.
【0016】又、本発明の第9の不揮発性半導体メモリ
装置は、第7の不揮発性半導体メモリ装置に於いて、前
記第1制御回路は、前記第1メモリ領域及び前記第2メ
モリ領域に蓄積されたデータの書き込み異常を検知し
て、前記第1メモリ領域の動作停止を指示する自己停止
回路を更に有することを特徴とするものである。又、本
発明の第10の不揮発性半導体メモリ装置は、第10の
不揮発性半導体メモリ装置に於いて、前記第2制御回路
は、前記欠陥アドレスメモリに蓄積された欠陥のアドレ
スの蓄積異常を検知して、前記自己停止回路の作動を指
示する信号を生成する停止信号発生回路を更に有するこ
とを特徴とする。A ninth nonvolatile semiconductor memory device according to the present invention is the nonvolatile semiconductor memory device according to the seventh aspect, wherein the first control circuit stores in the first memory area and the second memory area. It further comprises a self-stop circuit for detecting an abnormal write of the written data and instructing to stop the operation of the first memory area. A tenth non-volatile semiconductor memory device according to the present invention is the tenth non-volatile semiconductor memory device according to the tenth non-volatile semiconductor memory device, wherein the second control circuit detects an abnormal storage of a defective address stored in the defective address memory. In addition, a stop signal generating circuit for generating a signal instructing the operation of the self-stop circuit is further included.
【0017】[0017]
【作用】本発明によれば、不揮発性半導体メモリ装置の
使用中に第1メモリ領域内に欠陥が発生したとしても、
メモリ装置を救済することができる。具体的には、先
ず、第1メモリ領域内に欠陥メモリセルが発生した場合
に、その欠陥メモリセルが既に発生したものであるか否
かを判断して、その欠陥が新たな欠陥である場合に、欠
陥が発生したメモリセルのアドレスが欠陥アドレスメモ
リ領域に記憶して欠陥が発生したメモリ装置の救済を行
うものである。更に、その欠陥アドレスに対応するアド
レス信号がアクセスされた場合に、アドレス信号が冗長
メモリ領域である第2メモリ領域に転送されて、データ
の読み出しや書き込みがなされる。このように第1メモ
リ領域の欠陥が第2メモリ領域によって補償されるの
で、たとえ、メモリ装置に欠陥が発生したとしても救済
されることになる。すなわち、データの書き込みや読み
出しは実質的に2個のメモリ領域を対象として行われ
る。According to the present invention, even if a defect occurs in the first memory area during use of the nonvolatile semiconductor memory device,
The memory device can be repaired. Specifically, first, when a defective memory cell occurs in the first memory area, it is determined whether or not the defective memory cell has already occurred, and if the defect is a new defect. In addition, the address of the defective memory cell is stored in the defective address memory area to relieve the defective memory device. Further, when the address signal corresponding to the defective address is accessed, the address signal is transferred to the second memory area, which is a redundant memory area, and the data is read or written. In this way, since the defect in the first memory area is compensated by the second memory area, even if a defect occurs in the memory device, it can be relieved. That is, writing and reading of data are performed with respect to substantially two memory areas.
【0018】更に、第1メモリ領域内のみならず第2メ
モリ領域内に欠陥が発生することもあり得るので、第2
メモリ領域の欠陥による支障を解消すべく第3メモリ領
域を設け、アドレス信号が第3メモリ領域にも転送され
るようにすることもできる。すると、データの書き込み
や読み出しは実質的に3個のメモリ領域を対象として行
われ、救済の自由度が増加する。なお、この第3メモリ
領域と同等の機能をするメモリ領域を複数付加しその付
加領域にアドレス信号を転送することは当業者が容易に
案出できる改良であり、しかも結果として3つ以上の領
域を有したとしても、本発明の意図する範囲を逸脱する
ものではない。又、本発明によれば、欠陥アドレスメモ
リにおける書き込み不良は致命的な機能障害に直面す
る。そこで、欠陥アドレスメモリの書き込み不良に関す
る自己停止機構をメモリ装置に付加することで、使用者
の利用の便に供している。更に、主メモリ領域とは別に
同一メモリ領域内を幾つかに区分して、それぞれの領域
を冗長メモリ領域とすることもできる。Furthermore, since a defect may occur not only in the first memory area but also in the second memory area,
It is also possible to provide a third memory area in order to eliminate the trouble caused by the defect in the memory area and transfer the address signal to the third memory area. Then, writing and reading of data are performed substantially for the three memory areas, and the degree of freedom of relief increases. It should be noted that adding a plurality of memory areas having the same function as the third memory area and transferring the address signal to the additional areas is an improvement that can be easily devised by those skilled in the art, and as a result, there are three or more areas. However, it does not depart from the scope of the present invention. Further, according to the present invention, a write failure in a defective address memory faces a fatal functional failure. Therefore, by adding a self-stopping mechanism for defective writing of the defective address memory to the memory device, it is provided for the convenience of the user. Further, in addition to the main memory area, the same memory area can be divided into several areas, and each area can be used as a redundant memory area.
【0019】[0019]
【実施例】以下、本発明に係る不揮発性半導体メモリ装
置の一実施例について図を参照して説明する。図1のブ
ロック図は、不揮発性半導体メモリ装置の一実施例を示
している。同図に於いて、1は主メモリ領域、2は主メ
モリ領域1の欠陥メモリセルを補うための冗長メモリ領
域、3はアドレスデコーダ、4は主メモリ領域1から冗
長メモリ領域2に切り替えるためのアドレスサブデコー
ダ、6は主メモリ領域1に発生した欠陥メモリセルのア
ドレスを記憶する不良アドレスメモリ、8は主メモリ領
域1のベリファイ動作を行う第1制御回路、9は欠陥メ
モリセルの発生に対し、救済の可能性を判断するととも
に、不良アドレスメモリ6のベリファイ動作を行う第2
制御回路、10はデータ信号が一時的に保持されるデー
タラッチ、11はアドレス信号が一時的に保持されるア
ドレスラッチ、12は主メモリ領域1と冗長メモリ領域
2の切り替えを行うアドレスサブデコーダ4を制御する
第3制御回路である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a nonvolatile semiconductor memory device according to the present invention will be described below with reference to the drawings. The block diagram of FIG. 1 illustrates one embodiment of a non-volatile semiconductor memory device. In the figure, 1 is a main memory area, 2 is a redundant memory area for compensating for defective memory cells in the main memory area 1, 3 is an address decoder, and 4 is for switching from the main memory area 1 to the redundant memory area 2. An address sub-decoder, 6 is a defective address memory for storing an address of a defective memory cell generated in the main memory area 1, 8 is a first control circuit for performing a verify operation of the main memory area 1, and 9 is for occurrence of a defective memory cell. , A second step of performing a verify operation of the defective address memory 6 while judging the possibility of repair
A control circuit, 10 is a data latch for temporarily holding a data signal, 11 is an address latch for temporarily holding an address signal, and 12 is an address sub-decoder 4 for switching between the main memory area 1 and the redundant memory area 2. Is a third control circuit for controlling.
【0020】次に、図1のブロック図を参照して、デー
タ信号の自動書き込みの際の各部の動作を説明する。同
図に於いて、アドレス信号は、アドレスラッチ11に入
力されて保持される。アドレス信号はアドレスデコーダ
3に供給されるとともに、第一乃至第三制御回路8,
9,12に入力される。アドレス信号はアドレスデコー
ダ3でデコードされた後、アドレスサブデコーダ4によ
り主メモリ領域1か、或いは、冗長メモリ領域2のメモ
リセルが選択されてアクセスされる。この選択は第三制
御回路12によってなされ、当該アドレスがすでに冗長
メモリ領域2により置き換えられたものであるか否かが
判断される。第三制御回路12では、アドレスラッチ1
1に保持されたアドレスのブロック番号と不良アドレス
メモリ6にすでに書き込まれている不良アドレスのブロ
ック番号を比較して、すでに冗長メモリセルに置き換え
られたブロック番号と一致すればアドレスサブデコーダ
4を切り替えて冗長メモリ領域2に対して書き込みのア
クセスを行い、不一致であれば主メモリ領域1にアクセ
スする。Next, with reference to the block diagram of FIG. 1, the operation of each unit at the time of automatically writing the data signal will be described. In the figure, the address signal is input and held in the address latch 11. The address signal is supplied to the address decoder 3, and the first to third control circuits 8,
Input to 9 and 12. After the address signal is decoded by the address decoder 3, a memory cell in the main memory area 1 or the redundant memory area 2 is selected and accessed by the address sub-decoder 4. This selection is made by the third control circuit 12, and it is judged whether or not the address is already replaced by the redundant memory area 2. In the third control circuit 12, the address latch 1
The block number of the address held in 1 is compared with the block number of the defective address already written in the defective address memory 6, and if the block number already replaced by the redundant memory cell matches, the address sub-decoder 4 is switched. The redundant memory area 2 is accessed for writing, and if they do not match, the main memory area 1 is accessed.
【0021】一方、データ入力信号は、データラッチ1
0により保持された後、主メモリ領域1又は冗長メモリ
領域2に供給されることにより、アドレス信号により選
択されたメモリ素子に対して書き込みがなされる。デー
タ入力信号は、データラッチ10を介して主メモリ領域
1及び冗長メモリ領域2に供給されると同時に第一制御
回路8に送られる。第一制御回路8では、従来例で説明
したように書き込みベリファイ動作が行われる。第一制
御回路8で書き込みベリファイ動作において、欠陥メモ
リセルがある不良ブロックが検出されると、欠陥発生信
号を発生する。欠陥発生信号は第一制御回路8から第二
制御回路9へ出力される。第二制御回路9では不良アド
レスメモリ6に書き込まれているアドレスを読み出し、
データが書き込まれていなければ、不良メモリブロック
救済が行えると判断する。第一制御回路8によってなさ
れた書き込みベリファイ動作で不良メモリブロックを検
出し、その不良メモリセルのアドレスに対応するブロッ
ク番号を第二制御回路9を介して改めて不良アドレスメ
モリ6に書き込む。一方、不良アドレスメモリ6にすで
にデータが書き込まれていれば、新たな不良メモリの救
済は不可能であると判断し、第一制御回路8に動作停止
を指示する信号を送ることによりメモリチップ全体の動
作を停止する。更に、不良救済のための冗長メモリ領域
2が複数存在する場合は、これらのすべての冗長メモリ
領域2に対してアドレスが不良アドレスメモリ6に書き
込まれているか否かを判断する。On the other hand, the data input signal is the data latch 1
After being held at 0, the data is supplied to the main memory area 1 or the redundant memory area 2 to write to the memory element selected by the address signal. The data input signal is supplied to the main memory area 1 and the redundant memory area 2 via the data latch 10 and at the same time sent to the first control circuit 8. In the first control circuit 8, the write verify operation is performed as described in the conventional example. In the write verify operation of the first control circuit 8, when a defective block having a defective memory cell is detected, a defect generation signal is generated. The defect occurrence signal is output from the first control circuit 8 to the second control circuit 9. The second control circuit 9 reads the address written in the defective address memory 6,
If the data is not written, it is determined that the defective memory block can be relieved. A defective memory block is detected by the write verify operation performed by the first control circuit 8, and the block number corresponding to the address of the defective memory cell is written to the defective address memory 6 again via the second control circuit 9. On the other hand, if data is already written in the defective address memory 6, it is determined that a new defective memory cannot be relieved, and a signal instructing the first control circuit 8 to stop operation is sent to the entire memory chip. Stop the operation of. Further, when there are a plurality of redundant memory areas 2 for defect relief, it is determined whether or not addresses have been written in the defective address memory 6 for all of these redundant memory areas 2.
【0022】上記の実施例のように、冗長メモリ領域2
は1メモリ領域としてもよく、複数の第1乃至第3メモ
リ領域を用意することも可能である。複数の第1乃至第
3メモリ領域を冗長メモリ領域2とする場合は、任意の
アドレス信号がアクセスされた場合、そのアドレスが欠
陥アドレスとして不良アドレスメモリ6に書き込まれて
いるか否かを判断する。そして、そのアドレスが存在す
る場合は、第三制御回路12からアドレスサブデコーダ
4に切替信号を発生させて冗長メモリ領域2の第1メモ
リ領域乃至第3メモリ領域を選択してアクセスする。チ
ップ全体の寿命延長の効果を高めるためには、このよう
に複数のメモリ領域を保持することが望ましい。無論、
一つのメモリ領域を三つ以上に区分して三つ以上に区分
された冗長メモリ領域としてもよいことは明らかであ
る。As in the above embodiment, the redundant memory area 2
May be one memory area, or a plurality of first to third memory areas may be prepared. When a plurality of first to third memory areas are used as the redundant memory area 2, when an arbitrary address signal is accessed, it is determined whether or not the address is written in the defective address memory 6 as a defective address. If the address exists, the third control circuit 12 causes the address sub-decoder 4 to generate a switching signal to select and access the first to third memory areas of the redundant memory area 2. In order to enhance the effect of extending the life of the entire chip, it is desirable to hold a plurality of memory areas in this way. Of course,
Obviously, one memory area may be divided into three or more to form a redundant memory area divided into three or more.
【0023】図2は、第二及び第三制御回路をより詳細
に示したブロック図である。同図に於いて、第二制御回
路9は、ラッチ回路21、コンパレータ22、〔1,1
…,1〕データ23、書き込み/読み出し回路24、O
R回路25,27、ベリファイ回路26、AND回路2
8、インバータ回路29から構成されている。アドレス
信号は、アドレスラッチ11を介して第二制御回路9の
書き込み/読み出し回路24とベリファイ回路26に夫
々入力される。第三制御回路12はコンパレータ41か
ら構成され、アドレスラッチ11を介してアドレス信号
が入力される。データ入出力信号の信号経路は図示され
ていない。FIG. 2 is a block diagram showing the second and third control circuits in more detail. In the figure, the second control circuit 9 includes a latch circuit 21, a comparator 22, [1, 1
..., 1] data 23, write / read circuit 24, O
R circuits 25 and 27, verify circuit 26, AND circuit 2
8 and an inverter circuit 29. The address signal is input to the write / read circuit 24 and the verify circuit 26 of the second control circuit 9 via the address latch 11, respectively. The third control circuit 12 is composed of a comparator 41, and receives an address signal via the address latch 11. The signal path of the data input / output signal is not shown.
【0024】次に、図2を参照して説明する。先ず、主
メモリ領域1への書き込み時に第一制御回路8のベリフ
ァイ動作によって欠陥が検出された場合について説明す
る。第一制御回路8より欠陥発生信号31が第二制御回
路9へ出力される。第二制御回路9では、この欠陥発生
信号31が一時的にラッチ21に保持される。ラッチ2
1の出力はコンパレータ22の作動信号32として用い
られ、コンパレータ22は動作を開始する。このコンパ
レータ22では、不良アドレスメモリ6から書き込み/
読み出し回路24から出力される読み出し信号37と
[1,1,…1]データ23との比較を行う。因に、
[1,1,…1]データ23は、不良アドレスメモリ6
が未使用の状態を示すデータである。コンパレータ22
は不良アドレスメモリ6の使用状態を検出するものであ
る。コンパレータ22では、書き込み/読み出し回路2
4によって不良アドレスメモリ6の内容を読み出した結
果として、不良アドレスメモリ6が未使用であれば
“1”(未使用信号33)、使用済みであれば“0”を
夫々出力する。これらの信号はインバータ29において
“1”(未使用信号33)又は“0”(使用済信号)を
反転してOR回路27に送られる。使用済信号として
“1”がOR回路27を介して入力されると、全体チッ
プ動作停止信号34として第一制御回路8へ転送され
る。すなわち、欠陥メモリブロックが検出されたものの
すでに不良アドレスメモリ6が使用済みであるため、新
たな欠陥メモリブロックの救済が不可能であると判断し
て、チップ全体の動作を停止状態とする。この実施例に
は、このような救済が不可能な場合に、従来と類似する
ようなチップ全体の動作を停止する自己停止回路を基本
的な機能として備えている。Next, description will be made with reference to FIG. First, a case where a defect is detected by the verify operation of the first control circuit 8 when writing to the main memory area 1 will be described. The defect generation signal 31 is output from the first control circuit 8 to the second control circuit 9. In the second control circuit 9, the defect occurrence signal 31 is temporarily held in the latch 21. Latch 2
The output of 1 is used as the operation signal 32 of the comparator 22, and the comparator 22 starts its operation. In this comparator 22, writing / writing from the defective address memory 6 is performed.
The read signal 37 output from the read circuit 24 is compared with the [1, 1, ... 1] Data 23. By the way,
The [1, 1, ... 1] data 23 is stored in the defective address memory 6
Is data indicating an unused state. Comparator 22
Is for detecting the usage state of the defective address memory 6. In the comparator 22, the write / read circuit 2
As a result of reading the contents of the defective address memory 6 by 4, the output 1 is "1" (unused signal 33) if the defective address memory 6 is unused, and "0" if it is used. These signals are inverted by the inverter 29 to "1" (unused signal 33) or "0" (used signal) and sent to the OR circuit 27. When “1” is input as the used signal through the OR circuit 27, it is transferred to the first control circuit 8 as the whole chip operation stop signal 34. That is, although the defective memory block is detected, but the defective address memory 6 has already been used, it is determined that a new defective memory block cannot be repaired, and the operation of the entire chip is stopped. This embodiment has a basic function of a self-stop circuit for stopping the operation of the entire chip, which is similar to the conventional one when such a repair is impossible.
【0025】次に、不良アドレスメモリ6の読み出し/
書き込み制御について説明する。不良アドレスメモリ6
の読み出し、書き込み制御は、制御用高電圧発生を含め
て書き込み/読み出し回路24で制御される。書き込み
/読み出し回路24は、書き込み指示信号35が入力さ
れると、不良アドレスメモリ6にはアドレスラッチ11
からのアドレス入力信号36に対応するデータの書き込
みが行った後、ベリファイ指示信号38をベリファイ回
路26に転送する。書き込み/読み出し回路24では、
それ以外の機能とし、不良アドレスメモリ6の内容を読
み出して読み出し信号37を出力する機能を有する。Next, reading / writing of the defective address memory 6
The write control will be described. Bad address memory 6
The read / write control is controlled by the write / read circuit 24 including the generation of the control high voltage. When the write instruction signal 35 is input, the write / read circuit 24 writes the address latch 11 in the defective address memory 6.
After writing the data corresponding to the address input signal 36 from, the verify instruction signal 38 is transferred to the verify circuit 26. In the write / read circuit 24,
It has a function of reading the contents of the defective address memory 6 and outputting a read signal 37 as another function.
【0026】AND回路28には、ラッチ21からの作
動信号32とコンパレータ22の出力信号(未使用信号
33)とが入力され、これらの信号の論理積をとってい
る。更に、OR回路25にはAND回路28からの出力
とベリファイ回路26からの出力とが入力され、OR回
路25からの出力を書き込み/読み出し回路24の書き
込み指示信号35として用いている。主メモリ領域1に
書き込み不良が発生した際に、すなわち、作動信号32
(欠陥発生信号31)と未使用信号33のAND回路2
8の出力によって、欠陥発生時に不良アドレスメモリ6
が未使用であると判断されれば、主メモリ領域に発生し
た欠陥メモリの救済が可能であると判断して、アドレス
ラッチ11に保持されているアドレス入力信号36を不
良アドレスメモリ6に書き込む動作を行う。The operation signal 32 from the latch 21 and the output signal (unused signal 33) of the comparator 22 are input to the AND circuit 28, and the logical product of these signals is taken. Further, the output from the AND circuit 28 and the output from the verify circuit 26 are input to the OR circuit 25, and the output from the OR circuit 25 is used as the write instruction signal 35 of the write / read circuit 24. When a write failure occurs in the main memory area 1, that is, the operation signal 32
AND circuit 2 of (defect occurrence signal 31) and unused signal 33
By the output of 8, the defective address memory 6 when a defect occurs
If it is determined that the defective memory generated in the main memory area can be repaired, it is determined that the address input signal 36 held in the address latch 11 is written in the defective address memory 6. I do.
【0027】一方、ベリファイ回路26では、書き込み
/読み出し回路24よりベリファイ指示信号38を受け
ると、読み出し信号37とアドレス入力信号36との比
較を行う。ベリファイ回路26で比較して、両者に相違
があればOR回路25を介して再度書き込み指示信号3
5を書き込み/読み出し回路24に出力し、ベリファイ
動作を繰り返す。ベリファイ回路26では、上記のよう
な操作を最大回数繰り返して正常に書き込みが終了しな
ければ書き込み不良信号39を発生させ、正常に書き込
まれれば救済終了信号40を発生する。OR回路27で
は、書き込み不良信号39と、インバータ29を介して
得られる反転した未使用信号33とによる論理和をと
る。いずれも欠陥メモリセルの救済が不可能であること
を示す信号であるから、OR回路27を介して全体チッ
プ動作停止信号34として第一制御回路8に転送する。
不揮発性半導体メモリ装置には自己停止機能が働いて停
止する。又、ベリファイ回路26から出力される救済終
了信号40は、欠陥メモリ素子の救済が正常に完了した
ことを意味する信号である。救済終了信号40は、第一
制御回路8に転送され、同一ブロック番号による自動書
き込み動作を再度行うように指示すると同時に、ラッチ
21をリセットとして、保持されていた欠陥発生信号3
1をリセットする。On the other hand, when the verify circuit 26 receives the verify instruction signal 38 from the write / read circuit 24, it compares the read signal 37 with the address input signal 36. The verify circuit 26 compares the two, and if there is a difference between the two, the write instruction signal 3 is again sent via the OR circuit 25.
5 is output to the write / read circuit 24, and the verify operation is repeated. In the verify circuit 26, the above operation is repeated a maximum number of times to generate a write failure signal 39 if writing is not completed normally, and a relief end signal 40 is generated if writing is completed normally. The OR circuit 27 ORs the write failure signal 39 and the inverted unused signal 33 obtained via the inverter 29. Since both are signals indicating that the defective memory cell cannot be relieved, they are transferred to the first control circuit 8 as the whole chip operation stop signal 34 via the OR circuit 27.
The non-volatile semiconductor memory device has a self-stop function and stops. The repair end signal 40 output from the verify circuit 26 is a signal indicating that the repair of the defective memory element is normally completed. The repair end signal 40 is transferred to the first control circuit 8 and instructs the automatic write operation with the same block number to be performed again. At the same time, the latch 21 is reset and the held defect occurrence signal 3 is reset.
Reset 1
【0028】第三制御回路12はコンパレータ41から
構成されており、アドレスサブデコーダ4の切り替え制
御するものである。アドレスラッチ11に保持されたア
ドレス入力信号36と、第二制御回路9の書き込み/読
み出し回路24で不良アドレスメモリ6から読み出され
た読み出し信号37とを比較する。コンパレータ41で
比較した結果、両者が一致していれば、データの書き込
みは主メモリ領域1の代わりに冗長メモリ領域2に書き
込む必要があると判断する。その場合、コンパレータ4
1の出力によりアドレスサブデコーダ4は主メモリ領域
1から冗長メモリ領域2に切り替えられる。アドレス入
力信号36は冗長メモリ領域2に転送され、データが書
き込まれる。また、コンパレータ41で比較した結果、
両者が異なっていれば通常通りアドレス入力信号36は
主メモリ領域1の該当ブロック番号のメモリセルに転送
され、データの書き込みがなされる。The third control circuit 12 is composed of a comparator 41 and controls switching of the address sub-decoder 4. The address input signal 36 held in the address latch 11 is compared with the read signal 37 read from the defective address memory 6 by the write / read circuit 24 of the second control circuit 9. As a result of comparison by the comparator 41, if the two match, it is determined that the data needs to be written in the redundant memory area 2 instead of the main memory area 1. In that case, comparator 4
The output of 1 switches the address sub-decoder 4 from the main memory area 1 to the redundant memory area 2. The address input signal 36 is transferred to the redundant memory area 2 and data is written therein. In addition, as a result of comparison by the comparator 41,
If the two are different, the address input signal 36 is transferred to the memory cell of the corresponding block number in the main memory area 1 as usual, and the data is written.
【0029】次に、図2の第一制御回路8の実施例を図
3を参照して説明する。同図に於いて、アドレス入力信
号36に対して、書き込みおよびそれに続く書き込みベ
リファイ動作を行うところまでは従来例と同じである。
ベリファイ回路で最大回数のベリファイ動作を行っても
正常に書き込みが行われなかった場合、図9で示した従
来例で説明したように、全体チップ動作停止信号34を
発生させチップ全体の動作を停止させている。しかし、
本発明では、同じ全体チップ動作停止信号34を欠陥発
生信号31として機能させ、第二制御回路9へ送る。先
に説明したように、第二制御回路9では、主メモリ領域
1に発生した不良メモリセル(不良メモリセルが含む不
良メモリブロック)の救済を行う。不良救済が完了すれ
ば、救済完了信号40が第一制御回路8に転送して、第
一制御回路8のパルス発生回路54により負のパルスと
して、AND回路55に印加される。AND回路55に
は、パルス発生回路54からの負のパルスとデータラッ
チ10のデータ入力信号が入力されるNAND回路53
の出力信号が入力され、論理積をとり、その出力パルス
が書き込み制御回路52に加えられる。この意味すると
ころは、データ入力信号としてすべて“1”がNAND
回路53に入力された後、実データ信号が入力される
と、書き込み制御回路52が自動書き込みを開始させる
ことにある。そこで、パルス発生回路54で発生したパ
ルスによりデータ入力信号がすべて“1”と同じ状態を
再現することによって、書き込み制御回路52は自動書
き込みの動作を開始する。アドレス入力信号およびデー
タ入力信号は夫々アドレスラッチ11及びデータラッチ
10に保持された状態にあるので、不良メモリセルを救
済したメモリセルに対して改めて自動書き込みの動作を
行う。又、第二制御回路9によっても主メモリ領域1に
発生した不良メモリブロックの救済が行えない場合は、
第二制御回路9から発生する全体チップ動作停止信号3
4により書き込み制御回路52の動作を停止する。すな
わち、不揮発性半導体メモリ装置の自己停止回路が働い
て動作を停止する。Next, an embodiment of the first control circuit 8 shown in FIG. 2 will be described with reference to FIG. In the figure, the operation up to the point where a write operation and a subsequent write verify operation are performed on the address input signal 36 are the same as in the conventional example.
When the verify operation is performed the maximum number of times but the writing is not normally performed, the entire chip operation stop signal 34 is generated to stop the operation of the entire chip as described in the conventional example shown in FIG. I am letting you. But,
In the present invention, the same whole chip operation stop signal 34 is caused to function as the defect generation signal 31 and sent to the second control circuit 9. As described above, the second control circuit 9 relieves the defective memory cell (defective memory block included in the defective memory cell) generated in the main memory area 1. When the defect relief is completed, the relief completion signal 40 is transferred to the first control circuit 8 and is applied to the AND circuit 55 as a negative pulse by the pulse generation circuit 54 of the first control circuit 8. A NAND circuit 53 to which the negative pulse from the pulse generation circuit 54 and the data input signal of the data latch 10 are input to the AND circuit 55.
Output signal is input, a logical product is obtained, and the output pulse is applied to the write control circuit 52. This means that all "1" s are NAND as data input signals.
When the actual data signal is input after being input to the circuit 53, the write control circuit 52 is to start automatic writing. Therefore, the write control circuit 52 starts the automatic write operation by reproducing the state where all the data input signals are "1" by the pulse generated by the pulse generation circuit 54. Since the address input signal and the data input signal are held in the address latch 11 and the data latch 10, respectively, the automatic write operation is performed again for the memory cell that has repaired the defective memory cell. If the second control circuit 9 cannot repair the defective memory block generated in the main memory area 1,
Whole chip operation stop signal 3 generated from the second control circuit 9
4, the operation of the write control circuit 52 is stopped. That is, the self-stop circuit of the nonvolatile semiconductor memory device operates to stop the operation.
【0030】次に、図4を用いて、上記実施例の自動書
き込みサイクルのフローチャートを参照してその制御に
ついて説明する。この自動書き込みサイクルはROM等
にプログラムされており、CPU(中央演算装置)によ
って制御されている。以下にその制御方法の一例を図4
を参照して説明する。図4に於いて、図7と同様にステ
ップS1 でブロック番号Kを0として、ステップS6 に
示すように、ブロック番号Kを0から順次1づつ増加さ
せて各ブロックに書き込みを行う。その際に、ステップ
S2 で当該ブロック番号がすでに欠陥メモリブロックの
救済を行われたものであるかを欠陥アドレスメモリの内
容を読み出すことにより判断される。主メモリ領域1に
不良ブロックが存在しない場合は、ステップS3 に進み
主メモリ領域1に書き込み、不良ブロックが存在する場
合は、冗長メモリ領域2により置き換えられたブロック
であると判定して、ステップS7 に進み、冗長メモリ領
域2に書き込む。引き続き、ステップS4 に進み、先に
説明した従来技術と同様に最大回数N(例えば、N=3
2)までの書き込みベリファイ動作を行い、ステップS
5 において正常に書き込みが行われたことが確認されれ
ば、ステップS6 に進みブロック番号Kをインクリメン
トし、次のブロックの書き込みに進む。Next, the control will be described with reference to FIG. 4 with reference to the flow chart of the automatic write cycle of the above embodiment. This automatic write cycle is programmed in the ROM or the like and is controlled by the CPU (central processing unit). An example of the control method is shown below in FIG.
Will be described with reference to. In FIG. 4, as in FIG. 7, the block number K is set to 0 in step S 1 , and the block number K is sequentially incremented from 0 by 1 as shown in step S 6 , and writing is performed in each block. At that time, in step S 2 , it is judged whether or not the block number has already been relieved of the defective memory block by reading the contents of the defective address memory. If the defective block does not exist in the main memory area 1, the process proceeds to step S 3 and the main memory area 1 is written. If the defective block exists, it is determined that the block is replaced by the redundant memory area 2, and the step is executed. Proceed to S 7 , and write in the redundant memory area 2. Then, the process proceeds to step S 4 , and the maximum number of times N (for example, N = 3) is the same as in the conventional technique described above.
The write verify operation up to 2) is performed, and step S
If it is confirmed that normal writing has been performed in 5 increments the block number K proceeds to step S 6, the process proceeds to write the next block.
【0031】ステップS4 に於いて、最大回数のベリフ
ァイ動作を行っても正常に書き込みが完了しなかった場
合は、欠陥メモリセルが存在するものと判断され、ステ
ップS8 に進む。ステップS8 では、第二制御回路9に
よって欠陥アドレス記憶用不揮発性メモリ(不良アドレ
スメモリ)6の内容を読み出し、すでにアドレスが記憶
されているかどうかを検出する。その検出結果として、
主メモリ領域1に発生した欠陥メモリの救済が行われて
いるかが判断される。すでに救済がなされていると判断
された場合、即ち、すでに冗長メモリ領域2を利用し、
そのメモリセルの欠陥が発生したものと判断される場合
であるので、新たな欠陥メモリの救済は不可能であると
判断して、チップ全体の動作を停止する。ステップS8
に於いて、欠陥メモリアドレスに未使用部分があれば、
不良を発生したアドレスのブロック番号Kを不良ブロッ
クアドレス記録のために予め用意した不揮発性メモリで
ある不良メモリセル6へ書き込む。不良アドレスメモリ
6の書き込み方法についても他の書き込み方法と同様で
ある。すなわち、ステップS10に示すように、最大回数
までの書き込みベリファイ動作を行い、最大回数のベリ
ファイを行っても書き込みが正常に終了しない場合は、
これ以上の欠陥メモリ素子の救済は不可能であるとして
チップ全体の動作を停止する。一方、書き込みベリファ
イ動作が正常に終了した場合は、ステップS2 に進み、
改めて同じブロック番号Kに対する書き込み動作を行
う。ステップS4 のベリファイ動作は、主メモリ領域1
又は冗長メモリ領域2に対しては第一制御回路8によっ
てなされ、不良アドレスメモリ6に対しては第二制御回
路9によってなされる。In step S 4 , if the write operation is not normally completed even after the maximum number of verify operations, it is determined that there is a defective memory cell, and the process proceeds to step S 8 . In step S 8, the second control circuit 9 reads the contents of the defective address storing nonvolatile memory (defective address memory) 6, already address to detect whether stored. As the detection result,
It is determined whether the defective memory generated in the main memory area 1 is being relieved. When it is determined that the relief has already been made, that is, the redundant memory area 2 has already been used,
This is the case where it is determined that the defect of the memory cell has occurred, and therefore it is determined that the new defective memory cannot be relieved, and the operation of the entire chip is stopped. Step S 8
If there is an unused part in the defective memory address,
The block number K of the defective address is written in the defective memory cell 6 which is a nonvolatile memory prepared in advance for recording the defective block address. The writing method of the defective address memory 6 is similar to the other writing methods. That is, as shown in step S 10 , if the write verify operation is performed up to the maximum number of times and the writing is not normally completed even after performing the verify of the maximum number of times,
The operation of the entire chip is stopped because it is impossible to repair the defective memory element any more. On the other hand, if the write verify operation is completed normally, the process proceeds to step S 2 .
The write operation for the same block number K is performed again. The verify operation in step S 4 is performed in the main memory area 1
Alternatively, the redundant memory area 2 is made by the first control circuit 8 and the defective address memory 6 is made by the second control circuit 9.
【0032】次に、第二制御回路9の制御について、図
5のフローチャートに基づいて説明する。この制御は通
常CPU(中央演算装置)でなされる。第一制御回路8
により、主メモリ領域1のあるメモリブロックへの書き
込みベリファイ動作で不良メモリセル(欠陥メモリセ
ル)が検出された場合、ステップS1 に示すように、第
一制御回路8より不良ブロック検出信号(欠陥発生信号
31)が第二制御回路9に転送される。第二制御回路9
はこの信号を受け、不良アドレスメモリ6の内容を読み
出し動作を開始する。続いて、ステップS2 に進み、不
良アドレスメモリセル6にすでにアドレスブロック番号
が記録されていることが検出された場合は、ステップS
6 に進み、これ以上の不良メモリ救済は不可能であると
して第一制御回路8に対し、チップ全体の作動停止を行
わせる。一方、不良アドレスメモリ6が未使用であれ
ば、ステップS3 に進み、不良を検出したメモリブロッ
ク番号を不良アドレスメモリ6に書き込む。ステップS
4 に進み、引き続き不良アドレスメモリ6に書き込みに
対して最大回数までのベリファイ動作を行う。ここで不
良アドレスメモリ6への書き込みベリファイが最大回数
行っても完了しなければ、ステップS6 に進み、不良ア
ドレスメモリ6自体が不良であるとして、同様に第一制
御回路8に対し、チップ全体の動作停止を指示する。一
方、不良アドレスメモリ6へのベリファイが完了すれ
ば、書き込み不良を発生したメモリブロックに対する救
済動作が完了となるので、第一制御回路8に対し、救済
終了信号40を転送して救済動作完了を指示する。これ
を受け、第一制御回路8は冗長メモリブロックに対しあ
らためて同一データの書き込みを行うことで自動書き込
みの動作を再開する。このような操作によって不揮発性
半導体メモリ装置の延命が図られる。Next, the control of the second control circuit 9 will be described based on the flowchart of FIG. This control is usually performed by a CPU (central processing unit). First control circuit 8
As a result, when a defective memory cell (defective memory cell) is detected in the write verify operation to a memory block in the main memory area 1, as shown in step S 1 , the first control circuit 8 outputs a defective block detection signal (defective The generated signal 31) is transferred to the second control circuit 9. Second control circuit 9
Receives this signal and starts the operation of reading the contents of the defective address memory 6. Succeedingly, in the step S 2 , if it is detected that the address block number is already recorded in the defective address memory cell 6, the step S 2 is executed.
Proceeding to step 6 , the first control circuit 8 is made to stop the operation of the entire chip because it is impossible to repair the defective memory any more. On the other hand, if the defective address memory 6 is not used, the process proceeds to step S 3 and the memory block number in which the defect is detected is written in the defective address memory 6. Step S
Proceeding to 4 , the verify operation is performed up to the maximum number of times for writing to the defective address memory 6. Here, if the write verification to the defective address memory 6 is not completed even after performing the maximum number of times, the process proceeds to step S 6 , and it is determined that the defective address memory 6 itself is defective. To stop the operation of. On the other hand, when the verification of the defective address memory 6 is completed, the repair operation for the memory block in which the write failure has occurred is completed. Therefore, the repair end signal 40 is transferred to the first control circuit 8 to complete the repair operation. Give instructions. In response to this, the first control circuit 8 restarts the automatic write operation by newly writing the same data in the redundant memory block. By such an operation, the life of the nonvolatile semiconductor memory device can be extended.
【0033】上述のように、本発明では、先ず、欠陥メ
モリセルが発生したメモリセルに対応するブロック番号
がすでに欠陥メモリブロックの救済が行われたものであ
るか否かを確認する。すでに、欠陥アドレスメモリへの
書き込みが完了している場合は、冗長メモリセルへの書
き込みが選択され、当該冗長メモリセルへの書き込みに
引き続きベリファイ動作を行う。以後、書き込みに際
し、冗長メモリブロックに置き換えが行われているブロ
ックかどうかを判断して、不良アドレスは冗長メモリセ
ルに書き込み、それ以外は主メモリ領域1に書き込む動
作を行う。ここで、不良アドレスメモリ6が未使用状態
であって、不良メモリブロックの救済が可能であれば第
二制御回路9の指示により、欠陥ブロック番号の不良ア
ドレスメモリ6への書き込み動作に対し、最大回数の書
き込みベリファイ動作を行う。このとき書き込みが完了
しなければ、第一制御回路8に対しチップ全体の動作停
止を指示する。更に、書き込みベリファイ時に不良メモ
リブロックが検出され、新たに不良メモリ救済が可能で
ある上記条件が満たされた場合は、アドレスサブデコー
ダ4に対し現在アドレスラッチ11に保持されているア
ドレス信号が主メモリ領域1の該当するブロックの代わ
りに冗長メモリ領域2に対してアクセスされるように第
三制御回路12がアドレスサブデコーダ4の切り替えが
なされ、冗長メモリ領域2が選択される。同時に、デー
タラッチ10に保持されている当該アドレスに対するデ
ータが冗長メモリ領域2に転送される。As described above, in the present invention, first, it is confirmed whether or not the block number corresponding to the memory cell in which the defective memory cell has occurred has already been relieved of the defective memory block. If the writing to the defective address memory has already been completed, the writing to the redundant memory cell is selected, and the verify operation is continued after the writing to the redundant memory cell. After that, at the time of writing, it is determined whether the redundant memory block has been replaced, and the defective address is written to the redundant memory cell, and otherwise, the operation of writing to the main memory area 1 is performed. Here, if the defective address memory 6 is in an unused state and the defective memory block can be relieved, a maximum of the write operation of the defective block number to the defective address memory 6 is given by the instruction of the second control circuit 9. Perform the write verify operation for the number of times. If the writing is not completed at this time, the first control circuit 8 is instructed to stop the operation of the entire chip. Further, when the defective memory block is detected during the write verify and the above condition that the defective memory can be newly relieved is satisfied, the address signal currently held in the address latch 11 is sent to the main memory to the address sub-decoder 4. The third control circuit 12 switches the address sub-decoder 4 so that the redundant memory area 2 is accessed instead of the corresponding block in the area 1, and the redundant memory area 2 is selected. At the same time, the data for the address held in the data latch 10 is transferred to the redundant memory area 2.
【0034】この切り替え時点で、第一制御回路8によ
る書き込み制御信号が第二制御回路9に出力されてい
る。従って、主メモリ領域1への書き込みサイクルにお
いて最大回数のベリファイ動作の結果、動作不良と判定
されたメモリセルの内容が改めて冗長メモリ領域2へ書
き込まれたことになる。引き続き、従来例と同様に、第
一制御回路8により冗長メモリ領域2への書き込みに対
してベリファイ動作を最大回数まで行う。以後、主メモ
リ領域1に発生した欠陥は、冗長メモリ領域2により置
換され、不良救済が行われたブロックに対する書き込み
は、第三制御回路12およびアドレスサブデコーダ4に
より、冗長メモリ領域2に対してアクセスが行われるよ
うになり、使用中に発生した欠陥を補償することができ
るので、不揮発性半導体メモリ装置の実質的な延命を図
ることができる。At the time of this switching, the write control signal from the first control circuit 8 is output to the second control circuit 9. Therefore, as a result of the maximum number of verify operations in the write cycle to the main memory area 1, the content of the memory cell determined to be defective will be written to the redundant memory area 2 again. Subsequently, similarly to the conventional example, the first control circuit 8 performs the verify operation up to the maximum number of times for the writing to the redundant memory area 2. After that, the defect generated in the main memory area 1 is replaced by the redundant memory area 2, and the writing to the block in which the defect repair is performed is performed by the third control circuit 12 and the address sub-decoder 4 to the redundant memory area 2. Since the access can be performed and the defect generated during use can be compensated, the life of the non-volatile semiconductor memory device can be substantially extended.
【0035】尚、実施例の冗長メモリ領域2や不良アド
レスメモリ6は、その構造が不揮発性の構造を有するメ
モリセルであればすべて使用可能であることは明らかで
ある。一方、この冗長メモリ領域2や不良アドレスメモ
リ6は、製造プロセスの簡略化の観点から、主メモリ領
域1と同じ構造のフラッシュメモリセルを用いることが
望ましい。更に、実施例では、主メモリ領域は、2電源
方式によるフラッシュメモリであっても、1電源方式の
場合であっても適用できることは明らかであり、更に、
紫外線消去型を含む書き込み・消去可能な不揮発性半導
体メモリ全般に適用できることは言うまでもない。無
論、上記のベリファイ動作は書き込み/読み込み異常が
発生した時のみ行うものであって、それ以降は、ベリフ
ァイ動作を行う必要がないので、書き込み/読み込み動
作が遅延することもない。It is obvious that the redundant memory area 2 and the defective address memory 6 of the embodiment can be used as long as the memory cells have a nonvolatile structure. On the other hand, as the redundant memory area 2 and the defective address memory 6, it is desirable to use a flash memory cell having the same structure as the main memory area 1 from the viewpoint of simplification of the manufacturing process. Further, in the embodiment, it is clear that the main memory area can be applied to both the flash memory of the dual power supply system and the single power supply system.
It goes without saying that the present invention can be applied to all writable / erasable nonvolatile semiconductor memories including ultraviolet erasable type. Of course, the above verify operation is performed only when a write / read abnormality occurs, and since it is not necessary to perform the verify operation after that, the write / read operation is not delayed.
【0036】[0036]
【発明の効果】上述のように、本発明によれば、使用中
に不良メモリセル(欠陥アドレス)が発生したとして
も、冗長メモリセルに切り替えることによって、電気的
に消去、書き込み可能な不揮発性半導体メモリ装置に発
生した不良メモリセルを救済することができ、実質的に
寿命を延ばすことができる極めて効果的なものである。
次に、各請求項に発生する効果を示す。請求項1は、使
用中に発生した欠陥アドレスが既に記憶されているか否
かを検出することによって、主メモリ領域に発生した欠
陥アドレスを冗長メモリ領域に切り替えて不揮発性半導
体メモリ装置の延命を図ることができる効果がある。請
求項2の制御回路とアドレス切替回路を備えることによ
って、使用中に第1メモリ領域に発生した不良メモリセ
ルのアドレスが既に記憶されているか否かを検出して、
アドレス入力信号に対してメモリ領域の切替え操作を行
えるようにして不揮発性半導体メモリ装置の延命を図る
ものである。請求項3のデータ入力回路を設けることに
よって第1と第2メモリ領域のデータの書き込みがなさ
れる利点がある。As described above, according to the present invention, even if a defective memory cell (defective address) occurs during use, by switching to the redundant memory cell, electrically erasable and writable nonvolatile This is an extremely effective method that can repair a defective memory cell that has occurred in a semiconductor memory device and substantially extend the life.
Next, the effect which occurs in each claim will be shown. According to a first aspect of the present invention, by detecting whether or not the defective address generated during use is already stored, the defective address generated in the main memory area is switched to the redundant memory area to extend the life of the nonvolatile semiconductor memory device. There is an effect that can be. By providing the control circuit and the address switching circuit according to claim 2, it is detected whether or not the address of the defective memory cell generated in the first memory area during use is already stored,
It is intended to prolong the life of a non-volatile semiconductor memory device by making it possible to perform a switching operation of a memory area in response to an address input signal. By providing the data input circuit of claim 3, there is an advantage that the data in the first and second memory areas is written.
【0037】請求項4のデータ出力回路を備えることに
よって第1と第2メモリ領域のデータの読み出しができ
る利点がある。請求項5の自己停止回路を設けることに
よって操作及び入力時間等の損失を最小限に止めること
ができる利点がある。請求項6の冗長メモリ領域である
第3メモリ領域を備えることによって第2のメモリ領域
に欠陥アドレスが発生しても不揮発性半導体メモリ装置
の延命を図ることができる効果がある。By providing the data output circuit of claim 4, there is an advantage that the data in the first and second memory areas can be read. By providing the self-stopping circuit of claim 5, there is an advantage that loss of operation and input time can be minimized. By providing the third memory area which is the redundant memory area of the sixth aspect, it is possible to prolong the life of the nonvolatile semiconductor memory device even if a defective address occurs in the second memory area.
【0038】請求項7の自己停止回路を設けることによ
って欠陥の発生を使用者に報知して入力時の誤りを最小
限に止めることができる利点がある。請求項8の第1制
御回路を設けることによって第1メモリ領域に書き込ま
れた情報を検証することによって欠陥アドレスの検出を
効率よく行って不揮発性半導体メモリ装置の延命を図る
効果を奏するものである。請求項9の自己停止回路を備
えることによって欠陥の発生を使用者に報知して入力時
に誤りを最小限に止めることができる利点がある。請求
項10の停止信号発生回路から自己停止回路を作動させ
て自己停止回路を備えることによって欠陥の発生を使用
者に報知して入力時の誤りを最小限に止めることができ
る利点がある。By providing the self-stop circuit of claim 7, there is an advantage that the user can be notified of the occurrence of the defect and the error at the time of input can be minimized. By providing the first control circuit according to claim 8, the information written in the first memory area is verified, thereby efficiently detecting the defective address and prolonging the life of the nonvolatile semiconductor memory device. . By providing the self-stop circuit of claim 9, there is an advantage that a user can be notified of the occurrence of a defect and an error can be minimized at the time of input. By providing the self-stop circuit by operating the self-stop circuit from the stop signal generation circuit of claim 10, there is an advantage that the user can be notified of the occurrence of a defect and the error at the time of input can be minimized.
【図1】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】図1の第二,第三制御回路の実施例を示すブロ
ック図である。FIG. 2 is a block diagram showing an embodiment of second and third control circuits in FIG.
【図3】図1の第一制御回路の一実施例を示すブロック
図である。3 is a block diagram showing an embodiment of the first control circuit of FIG. 1. FIG.
【図4】自動書き込みサイクルのフローチャートであ
る。FIG. 4 is a flowchart of an automatic write cycle.
【図5】第二制御回路の動作を示すフローチャートであ
る。FIG. 5 is a flowchart showing the operation of the second control circuit.
【図6】従来例の不揮発性半導体メモリ装置の一例を示
すブロック図である。FIG. 6 is a block diagram showing an example of a conventional nonvolatile semiconductor memory device.
【図7】従来例の不揮発性半導体メモリ装置の一例を示
すブロック図である。FIG. 7 is a block diagram showing an example of a conventional nonvolatile semiconductor memory device.
【図8】図7の第一制御回路のブロック図である。8 is a block diagram of the first control circuit of FIG. 7. FIG.
【図9】従来例の制御回路の動作を示すフローチャート
である。FIG. 9 is a flowchart showing the operation of a control circuit of a conventional example.
1 主メモリ領域 2 冗長メモリ領域 3 アドレスデコーダ 4 アドレスサブデコーダ 6 不良アドレスメモリ 8 第一制御回路 9 第二制御回路 10 データラッチ 11 アドレスラッチ 12 第三制御回路 1 Main Memory Area 2 Redundant Memory Area 3 Address Decoder 4 Address Sub Decoder 6 Defective Address Memory 8 First Control Circuit 9 Second Control Circuit 10 Data Latch 11 Address Latch 12 Third Control Circuit
Claims (10)
憶手段と、 アドレス信号の入力に対し、該アドレス信号が既に欠陥
アドレスとして前記第1記憶手段によって記憶されてい
るか否かを判断する判定手段と、 前記判定手段によって新たな欠陥アドレスであると判定
された場合、冗長メモリ領域に記憶する第2記憶手段
と、 を具備することを特徴とする不揮発性半導体メモリ装
置。1. In a non-volatile semiconductor memory device, first storage means for storing a defective address generated in a main memory area, and said address signal is already a defective address when the address signal is input. And a second storage unit that stores the redundant address in a redundant memory area when the determination unit determines that the defective address is a new defective address. Non-volatile semiconductor memory device.
モリ領域と、 前記第1メモリ領域の欠陥メモリセルを補うために用意
された第2メモリ領域と、 前記欠陥メモリセルのアドレスを蓄積する欠陥アドレス
メモリ領域と、 前記第1メモリ領域に発生した欠陥メモリセルのアドレ
スが前記欠陥アドレスメモリ領域に蓄積されていない場
合、前記欠陥アドレスメモリにその欠陥アドレスの蓄積
を指示する制御回路と、 前記欠陥アドレスメモリ領域が蓄積する欠陥メモリセル
のアドレスがアクセスされた場合、前記第1メモリ領域
から前記第2メモリ領域へアドレス信号を切り替えるア
ドレス切替回路と、 を具備することを特徴とする不揮発性半導体メモリ装
置。2. A first memory area formed of a non-volatile memory device, a second memory area prepared to supplement the defective memory cell of the first memory area, and an address of the defective memory cell is accumulated. A defective address memory area; and a control circuit for instructing the defective address memory to store the defective address when the address of the defective memory cell generated in the first memory area is not accumulated in the defective address memory area, A non-volatile semiconductor comprising: an address switching circuit that switches an address signal from the first memory area to the second memory area when an address of a defective memory cell accumulated in the defective address memory area is accessed. Memory device.
モリ領域又は第2メモリ領域内にデータを書き込むデー
タ入力回路を更に具備する請求項2記載の不揮発性半導
体メモリ装置。3. The nonvolatile semiconductor memory device according to claim 2, further comprising a data input circuit that writes data in the first memory area or the second memory area corresponding to the address signal.
モリ領域又は第2メモリ領域に蓄積されているデータを
読み出すデータ出力回路を更に具備する請求項2又は3
記載の不揮発性半導体メモリ装置。4. The data output circuit according to claim 2, further comprising a data output circuit for reading out data stored in the first memory area or the second memory area corresponding to the address signal.
A nonvolatile semiconductor memory device according to claim 1.
領域に書き込まれたデータ又は前記欠陥アドレスメモリ
領域に蓄積された欠陥アドレスのデータの蓄積異常を検
知して、前記第1メモリ領域の動作停止を指示する自己
停止回路を更に具備する請求項2又は3記載の不揮発性
半導体メモリ装置。5. The operation of the first memory area is stopped by detecting an abnormal storage of data written in the first memory area or the second memory area or data of a defective address stored in the defective address memory area. 4. The non-volatile semiconductor memory device according to claim 2, further comprising a self-stop circuit for instructing.
モリ領域と、 前記第1メモリ領域の欠陥を補うための第2メモリ領域
と、 前記第2メモリ領域の欠陥を補うための第3メモリ領域
と、 前記第1メモリ領域の欠陥メモリセルのアドレス又は前
記第2メモリ領域の欠陥メモリセルのアドレスを蓄積す
る欠陥アドレスメモリ領域と、 前記第1メモリ領域から前記第2メモリ領域へ、又は前
記第2メモリ領域から前記第3メモリ領域へアドレス信
号を切り替えるアドレス切替回路と、 前記第1メモリ領域の欠陥メモリセルのアドレス又は第
2メモリ領域の欠陥メモリセルのアドレスが蓄積されて
いない場合、前記欠陥アドレスメモリ領域に欠陥アドレ
スの蓄積を指示する第1制御回路と、 前記欠陥アドレスメモリ領域が蓄積する欠陥アドレスが
アクセスされた場合、前記アドレス切替回路の動作を指
示する第2制御回路と、 を具備することを特徴とする不揮発性半導体メモリ装
置。6. A first memory area including a non-volatile memory device, a second memory area for compensating for a defect in the first memory area, and a third memory for compensating for a defect in the second memory area. A region, a defective address memory region for storing an address of a defective memory cell in the first memory region or an address of a defective memory cell in the second memory region, and the first memory region to the second memory region, or An address switching circuit for switching an address signal from the second memory area to the third memory area; and when the address of the defective memory cell of the first memory area or the address of the defective memory cell of the second memory area is not accumulated, A first control circuit for instructing accumulation of a defective address in the defective address memory area, and a defective address accumulated in the defective address memory area And a second control circuit for instructing the operation of the address switching circuit when is accessed.
た欠陥メモリセルのアドレスのデータの蓄積異常を検知
して、前記第1メモリ領域の動作停止を指示する自己停
止回路を更に具備することを特徴とする請求項6に記載
の不揮発性半導体メモリ装置。7. A self-stop circuit for detecting an abnormal storage of data of an address of a defective memory cell stored in the defective address memory area and instructing to stop the operation of the first memory area. The non-volatile semiconductor memory device according to claim 6.
モリ領域と、 前記第1メモリ領域の欠陥メモリセルを補うために用意
した第2メモリ領域と、 前記第1メモリ領域の欠陥メモリセルのアドレスを蓄積
する欠陥アドレスメモリ領域と、 前記第1メモリ領域から前記第2メモリ領域へアドレス
信号を切り替えるアドレス切替回路と、 前記第1メモリ領域に書き込まれた情報を検証して欠陥
発生を指示する信号を生成する第1制御回路と、 前記欠陥発生を指示する信号に基づき、未蓄積の欠陥ア
ドレスの前記欠陥アドレスメモリによる蓄積を制御する
第2制御回路と、 前記欠陥アドレスメモリが蓄積する欠陥アドレスがアク
セスされた場合、前記アドレス切替回路の動作を指示す
る第3制御回路と、 を具備することを特徴とする不揮発性半導体メモリ装
置。8. A first memory region formed of a non-volatile memory device, a second memory region prepared to supplement the defective memory cell of the first memory region, and a defective memory cell of the first memory region. A defective address memory area for accumulating an address, an address switching circuit for switching an address signal from the first memory area to the second memory area, and verifying information written in the first memory area to indicate a defect occurrence. A first control circuit for generating a signal; a second control circuit for controlling accumulation of an unaccumulated defect address by the defect address memory based on the signal instructing the defect generation; and a defect address accumulated by the defect address memory And a third control circuit for instructing the operation of the address switching circuit when accessed. Conductor memory device.
域及び前記第2メモリ領域に蓄積されたデータの書き込
み異常を検知して、前記第1メモリ領域の動作停止を指
示する自己停止回路を更に有することを特徴とする請求
項7に記載の不揮発性半導体メモリ装置。9. The self-stop circuit, wherein the first control circuit detects a write abnormality of data stored in the first memory area and the second memory area and instructs the operation stop of the first memory area. The non-volatile semiconductor memory device according to claim 7, further comprising:
スメモリに蓄積された欠陥のアドレスの蓄積異常を検知
して、前記自己停止回路の作動を指示する信号を生成す
る停止信号発生回路を更に有することを特徴とする請求
項9に記載の不揮発性半導体メモリ装置。10. The second control circuit further includes a stop signal generation circuit for detecting an abnormal storage of defective addresses stored in the defective address memory and generating a signal instructing the operation of the self-stop circuit. The nonvolatile semiconductor memory device according to claim 9, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16647894A JPH0831190A (en) | 1994-07-19 | 1994-07-19 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16647894A JPH0831190A (en) | 1994-07-19 | 1994-07-19 | Non-volatile semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0831190A true JPH0831190A (en) | 1996-02-02 |
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ID=15832150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16647894A Pending JPH0831190A (en) | 1994-07-19 | 1994-07-19 | Non-volatile semiconductor memory device |
Country Status (1)
Country | Link |
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JP (1) | JPH0831190A (en) |
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1994
- 1994-07-19 JP JP16647894A patent/JPH0831190A/en active Pending
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Legal Events
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |