JPH08307462A - Reception level detection circuit for digital demodulation - Google Patents
Reception level detection circuit for digital demodulationInfo
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- JPH08307462A JPH08307462A JP7110500A JP11050095A JPH08307462A JP H08307462 A JPH08307462 A JP H08307462A JP 7110500 A JP7110500 A JP 7110500A JP 11050095 A JP11050095 A JP 11050095A JP H08307462 A JPH08307462 A JP H08307462A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デジタル復調器におけ
る受信レベルの検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiving level detecting circuit in a digital demodulator.
【０００２】[0002]
【従来の技術】従来、この種の受信レベル検出回路にお
いては、コンパレータを用いてアイパターンの開き具合
を判定し、受信状態を判定する技術が、知られており、
特公平３−１４２６０号公報に記載されている。2. Description of the Related Art Conventionally, in this type of reception level detection circuit, there is known a technique of determining the degree of eye pattern opening by using a comparator to determine the reception state.
It is described in JP-B-3-14260.
【０００３】図４において、受信機１１から発せられた
出力信号Ｅは、破線で囲むアイパターン判定回路１５内
の比較器１６の「＋」側入力と比較器１７の「−」側入
力とにそれぞれ接続される。なお、１２は、識別回路で
ある。比較器１６の「−」側入力には基準値ＶH が接続
され、比較器１７の「＋」側入力には基準値ＶL が接続
される。比較器１６，１７の出力は、オアゲート１８の
入力にそれぞれ接続され、オアゲート１８の出力は、フ
リップフロップ１９の入力Ｄに接続される。また、クロ
ック再生回路１３からクロックＣＬＫが、フリップフロ
ップ１９のクロック入力ＣＫに接続される。フリップフ
ロップ１９の出力Ｑから出力信号Ｓが、低域通過フィル
タ２０の抵抗２１の一方の端子に接続され、抵抗２１の
他の端子は、コンデンサ２２の一方の端子と比較器２３
の「−」側入力とに接続され、コンデンサ２２の他の端
子は、接地される。比較器２３の「＋」側入力には、設
定値ＶC が接続される。検出回路１４の出力信号Ｘ4 と
比較器２３の出力信号Ｘ5とが、それぞれアンドゲート
２４の入力に接続され、アンドゲート２４からスケルチ
信号ＳＱが出力される。スケルチ信号発生回路は、クロ
ック再生回路１３、検出回路１４及び一点鎖線で囲むス
ケルチ信号発生部分２５から構成される。アイパターン
判定回路１５において、比較器１６，１７、オアゲート
１８及びフリップフロップ１９は、第１の比較手段を構
成し、比較器２３は、第２の比較手段を構成する。ま
た、低域通過フィルタ２０は、頻度を測定する測定手段
を構成する。In FIG. 4, the output signal E emitted from the receiver 11 is input to the "+" side input of the comparator 16 and the "-" side input of the comparator 17 in the eye pattern determination circuit 15 enclosed by the broken line. Connected respectively. Reference numeral 12 is an identification circuit. The reference value V H is connected to the “−” side input of the comparator 16, and the reference value V L is connected to the “+” side input of the comparator 17. The outputs of the comparators 16 and 17 are connected to the inputs of the OR gate 18, and the output of the OR gate 18 is connected to the input D of the flip-flop 19. Further, the clock CLK from the clock reproduction circuit 13 is connected to the clock input CK of the flip-flop 19. The output signal S from the output Q of the flip-flop 19 is connected to one terminal of the resistor 21 of the low pass filter 20, and the other terminal of the resistor 21 is connected to one terminal of the capacitor 22 and the comparator 23.
The other terminal of the capacitor 22 is grounded. The set value V C is connected to the “+” side input of the comparator 23. An output signal X 4 of the detection circuit 14 and the output signal X 5 of the comparator 23 are connected to the inputs of the AND gates 24, squelch signal SQ is output from the AND gate 24. The squelch signal generation circuit includes a clock recovery circuit 13, a detection circuit 14, and a squelch signal generation portion 25 surrounded by a chain line. In the eye pattern determination circuit 15, the comparators 16 and 17, the OR gate 18, and the flip-flop 19 form a first comparison means, and the comparator 23 forms a second comparison means. Further, the low-pass filter 20 constitutes a measuring means for measuring the frequency.
【０００４】[0004]
【発明が解決しようとする課題】この種の従来の受信レ
ベル検出回路においては、アイパターンの開き具合の判
定にコンパレータを用い、更に、アイパターンが開いた
状態の発生頻度を検出して受信レベルを検出していた。In this type of conventional reception level detection circuit, a comparator is used to judge the degree of opening of the eye pattern, and the reception frequency is detected by detecting the frequency of occurrence of the open state of the eye pattern. Had been detected.
【０００５】この場合、コンパレータを使用しているた
めに、一定の直流成分でないアイパターンの開き具合を
検出するための基準値の設定調整が難しく、特に雑音成
分が加わった場合での実際の通信状態においてその設定
が困難になる可能性がある。In this case, since the comparator is used, it is difficult to adjust the setting of the reference value for detecting the opening degree of the eye pattern that is not a constant DC component, and the actual communication especially when a noise component is added. The setting may be difficult in the state.
【０００６】加えて、アイパターンが開いた状態の発生
頻度の検出においても基準値の設定には難がある。In addition, it is difficult to set the reference value in detecting the occurrence frequency of the eye pattern open state.
【０００７】そこで、本発明は、従来のデータ伝送速度
の遅いデジタル復調器において、受信信号レベルの検出
を高速化しようとするものである。Therefore, the present invention is intended to speed up the detection of a received signal level in a conventional digital demodulator having a slow data transmission rate.
【０００８】[0008]
【課題を解決するための手段】本発明は、前記課題を解
決するため次の手段を採用する。The present invention adopts the following means in order to solve the above problems.
【０００９】（１）受信信号をデジタル変換し、そのデ
ジタル出力を複数のレンジに区分し、各レンジに対応し
て設けられたカウンタによってレンジ毎に出力ビットを
カウントし、このカウント値のレンジ分布の変化をアイ
パターンの開き具合によって判定し、受信信号を包絡線
検波回路によって検波し、その出力が規定値以上とな
り、かつ、アイパターンが開いた状態の時点で、受信入
力レベル出力を発生するデジタル復調器における受信レ
ベル検出回路。(1) The received signal is digitally converted, the digital output is divided into a plurality of ranges, the output bits are counted for each range by a counter provided corresponding to each range, and the range distribution of this count value Change of the eye pattern is determined by the degree of opening of the eye pattern, the received signal is detected by the envelope detection circuit, and when the output exceeds the specified value and the eye pattern is open, the reception input level output is generated. Reception level detection circuit in digital demodulator.
【００１０】（２）前記アイパターンの開き具合をメモ
リとフラグ判定回路によって判定し、前記包絡検波後の
出力が規定値以上となったことを受信レベル判定コンパ
レータによって判定し、両者の論理積をアンドゲートに
よって得る前記（１）記載のデジタル復調器における受
信レベル検出回路。(2) The opening degree of the eye pattern is determined by a memory and a flag determination circuit, and it is determined by a reception level determination comparator that the output after the envelope detection is equal to or more than a specified value, and the logical product of the two is calculated. A reception level detection circuit in the digital demodulator according to the above (1) obtained by an AND gate.
【００１１】（３）前記アンドゲートと前記包絡線検波
回路との間に接続した切替スイッチの切替によって前記
受信入力レベル出力を発生する前記（２）記載のデジタ
ル復調器における受信レベル検出回路。(3) The reception level detection circuit in the digital demodulator according to (2), wherein the reception input level output is generated by switching a changeover switch connected between the AND gate and the envelope detection circuit.
【００１２】[0012]
【実施例】本発明の実施例について図１ないし図３を参
照して説明する。Embodiments of the present invention will be described with reference to FIGS.
【００１３】本発明のデジタル復調器における受信レベ
ル検出回路の一実施例を図１に示す。FIG. 1 shows an embodiment of a reception level detection circuit in the digital demodulator of the present invention.
【００１４】ベースバンド信号は、Ａ／Ｄ変換器１によ
りデジタル変換され、デジタル値の各ビット毎に発生頻
度をカウンタ３によりカウントする。発生頻度の分布
は、各レンジの分布となる。なお、２は、デジタル復調
回路である。The baseband signal is digitally converted by the A / D converter 1, and the occurrence frequency is counted by the counter 3 for each bit of the digital value. The distribution of the occurrence frequency is the distribution of each range. 2 is a digital demodulation circuit.
【００１５】本明細書において、同期の確立とは、デジ
タル復調器が、変調波を受信してベースバンド信号であ
るデータ信号とクロック信号の復調（再生）を開始した
状態をいう。In the present specification, the establishment of synchronization means a state in which the digital demodulator receives the modulated wave and starts demodulating (reproducing) the data signal and the clock signal which are baseband signals.
【００１６】このカウント値のレンジ分布は、同期が確
立していない状態では、図２に示すように時間に対する
電圧のアンパターンが閉じているために、電圧に対する
カウント値のヒストグラムが比較的平坦な分布となり、
同期が確立している状態では、図３に示すように時間に
対する電圧のアイパターンが開いているために、電圧に
対するカウント値のヒストグラムが高位レンジと低位レ
ンジとで分布の山が二つに分かれる。In the range distribution of the count values, when the synchronization is not established, the histogram of the count values with respect to the voltage is relatively flat because the unpattern of the voltage with respect to time is closed as shown in FIG. Distribution,
In the state where the synchronization is established, as shown in FIG. 3, since the eye pattern of the voltage with respect to time is open, the histogram of the count value with respect to the voltage has two distribution peaks in the high range and the low range. .
【００１７】このレンジ分布のカウント値をアドレスと
してメモリ４にアクセスする。The memory 4 is accessed by using the count value of this range distribution as an address.
【００１８】メモリ４に比較的平坦な分布のカウント値
をアドレスとして入力すると、同期確立に達していない
というフラグを出力する。一方、二つの山をもった分布
のカウント値をアドレスとして入力すると、同期確立に
達したというフラグを出力する。このフラグをフラグ判
定回路５にて判定して、同期確立を決定する。When a count value having a relatively flat distribution is input to the memory 4 as an address, a flag indicating that synchronization has not been established is output. On the other hand, when the count value of the distribution having two peaks is input as an address, a flag that synchronization has been established is output. The flag determination circuit 5 determines this flag to determine the establishment of synchronization.
【００１９】また、受信信号は、包絡線検波回路８にて
包絡線検波され、その出力が規定レベル以上になったか
否かを受信レベル判定コンパレータ９により判定する。Further, the received signal is subjected to envelope detection by the envelope detection circuit 8 and the reception level determination comparator 9 determines whether or not the output has exceeded a specified level.
【００２０】アイパターンの開き具合によって同期が確
立したことを判定し、かつ、受信信号レベル強度を包絡
線検波のレベルによって判定し、両者の論理積をアンド
ゲート６によりとって目的とする信号を受信していると
判定する。そして、包絡線検波出力を切替スイッチ７に
より導通させて出力する。It is determined that synchronization is established by the degree of opening of the eye pattern, the received signal level strength is determined by the envelope detection level, and the AND of the two is taken to obtain the target signal. Judge that it is receiving. Then, the envelope detection output is made conductive by the changeover switch 7 and output.
【００２１】[0021]
【発明の効果】以上説明したように、本発明によるデジ
タル復調器における受信レベル検出回路は、従来のよう
にデータの誤り率を測定したり、同期パターンの検出を
待って目的とする信号を受信していることを判定しない
ため、簡単な回路構成でしかも高速な受信信号の検出を
行うことができる。特に、データ速度の遅い伝送に顕著
な効果を奏する。As described above, the reception level detecting circuit in the digital demodulator according to the present invention measures the data error rate and waits for the detection of the synchronization pattern to receive the target signal as in the conventional case. Since it is not determined that the received signal is being detected, the received signal can be detected at high speed with a simple circuit configuration. In particular, it has a remarkable effect on transmission at a low data rate.
【図１】本発明の一実施例のデジタル復調器における送
信レベル検出回路を示す。FIG. 1 shows a transmission level detection circuit in a digital demodulator according to an embodiment of the present invention.
【図２】本発明の一実施例における同期が確立していな
いときのアイパターンとカウンタ値のレンジ分布を示
す。FIG. 2 shows a range distribution of eye patterns and counter values when synchronization is not established in an embodiment of the present invention.
【図３】本発明の一実施例における同期が確立している
ときのアイパターンとカウンタ値のレンジ分布を示す。FIG. 3 shows a range distribution of eye patterns and counter values when synchronization is established in an embodiment of the present invention.
【図４】従来のデジタル復調器における受信レベル検出
回路を示す。FIG. 4 shows a reception level detection circuit in a conventional digital demodulator.
１ Ａ／Ｄ変換器 ２ デジタル復調回路 ３ カウンタ ４ メモリ ５ フラグ判定回路 ６ アンドゲート ７ 切替スイッチ ８ 包絡線検波回路 ９ 受信レベル判定コンパレータ １１ 受信機 １２ 識別回路 １３ クロック再生回路 １４ 検出回路 １５ アイパターン判定回路 １６，１７ 比較器 １８ オアゲート １９ フリップフロップ ２０ 低域通過フィルタ ２１ 抵抗 ２２ コンデンサ ２３ 比較器 ２４ アンドゲート ２５ スケルチ信号発生部分 1 A / D converter 2 Digital demodulation circuit 3 Counter 4 Memory 5 Flag determination circuit 6 AND gate 7 Changeover switch 8 Envelope detection circuit 9 Reception level determination comparator 11 Receiver 12 Identification circuit 13 Clock reproduction circuit 14 Detection circuit 15 Eye pattern Judgment circuit 16, 17 Comparator 18 OR gate 19 Flip-flop 20 Low pass filter 21 Resistor 22 Capacitor 23 Comparator 24 AND gate 25 Squelch signal generating part
Claims (3)
ル出力を複数のレンジに区分し、各レンジに対応して設
けられたカウンタによってレンジ毎に出力ビットをカウ
ントし、このカウント値のレンジ分布の変化をアイパタ
ーンの開き具合によって判定し、受信信号を包絡線検波
回路によって検波し、その出力が規定値以上となり、か
つ、アイパターンが開いた状態の時点で、受信入力レベ
ル出力を発生することを特徴とするデジタル復調器にお
ける受信レベル検出回路。1. A received signal is converted into a digital signal, the digital output is divided into a plurality of ranges, output bits are counted for each range by a counter provided corresponding to each range, and the range distribution of the count value is calculated. The change is judged by the opening degree of the eye pattern, the received signal is detected by the envelope detection circuit, and the output of the received signal exceeds the specified value, and the received input level output is generated when the eye pattern is open. And a reception level detection circuit in a digital demodulator.
フラグ判定回路によって判定し、前記包絡検波後の出力
が規定値以上となったことを受信レベル判定コンパレー
タによって判定し、両者の論理積をアンドゲートによっ
て得ることを特徴とする請求項１記載のデジタル復調器
における受信レベル検出回路。2. A degree of opening of the eye pattern is determined by a memory and a flag determination circuit, and it is determined by a reception level determination comparator that the output after the envelope detection is equal to or more than a specified value, and the logical product of the two is ANDed. The reception level detection circuit in the digital demodulator according to claim 1, wherein the reception level detection circuit is obtained by a gate.
との間に接続した切替スイッチの切替によって前記受信
入力レベル出力を発生することを特徴とする請求項２記
載のデジタル復調器における受信レベル検出回路。3. The reception level detection in the digital demodulator according to claim 2, wherein the reception input level output is generated by switching a changeover switch connected between the AND gate and the envelope detection circuit. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110500A JP2904260B2 (en) | 1995-05-09 | 1995-05-09 | Received level detection circuit in digital demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110500A JP2904260B2 (en) | 1995-05-09 | 1995-05-09 | Received level detection circuit in digital demodulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307462A true JPH08307462A (en) | 1996-11-22 |
| JP2904260B2 JP2904260B2 (en) | 1999-06-14 |
Family
ID=14537345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7110500A Expired - Lifetime JP2904260B2 (en) | 1995-05-09 | 1995-05-09 | Received level detection circuit in digital demodulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904260B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172841A (en) * | 1986-01-27 | 1987-07-29 | Hitachi Ltd | Receiving fault detecting system |
| JPH0314260A (en) * | 1989-06-13 | 1991-01-22 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH06237231A (en) * | 1993-01-11 | 1994-08-23 | Nec Corp | Waveform discriminating device |
| JPH0746283A (en) * | 1993-07-30 | 1995-02-14 | Nec Corp | Carrier recovery synchronization device |
-
1995
- 1995-05-09 JP JP7110500A patent/JP2904260B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2904260B2 (en) | 1999-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990224 |