JPH08274139A - Test method of semiconuctor device - Google Patents

Test method of semiconuctor device

Info

Publication number
JPH08274139A
JPH08274139A JP7292995A JP7292995A JPH08274139A JP H08274139 A JPH08274139 A JP H08274139A JP 7292995 A JP7292995 A JP 7292995A JP 7292995 A JP7292995 A JP 7292995A JP H08274139 A JPH08274139 A JP H08274139A
Authority
JP
Japan
Prior art keywords
wafers
good
defective
semiconductor
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7292995A
Other languages
Japanese (ja)
Other versions
JP2904049B2 (en
Inventor
Ryuichi Togawa
隆一 外川
Original Assignee
Nec Corp
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp, 日本電気株式会社 filed Critical Nec Corp
Priority to JP7292995A priority Critical patent/JP2904049B2/en
Publication of JPH08274139A publication Critical patent/JPH08274139A/en
Application granted granted Critical
Publication of JP2904049B2 publication Critical patent/JP2904049B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

PURPOSE: To provide a simple method by which the time required for testing a semiconductor device having many test items and many semiconductor chips to be tested in the stage of a wafer can be shortened. CONSTITUTION: The sampling locations from which wafers are to be sampled at the time of sampling wafers from one lot of wafers (11) are decided in advance by taking the in-plane distribution of the wafers into consideration and semiconductor wafers are selected only from the sampling locations and tested on all test items (12 and 13). Based on the results of the tests, the quality of the wafers is discriminated (14) and the acceptance of the lot is discriminated (15). Since the wafers discriminated as defectless wafers are not subjected to the succeeding tests to be performed next on semiconductor chips to be tested, the measuring time can be shortened.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置の試験方法に
係わり、特にウェハー段階における試験時間を短縮した
半導体装置の試験方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for testing a semiconductor device, and more particularly to a method for testing a semiconductor device which shortens the test time at the wafer stage.

【0002】[0002]

【従来の技術】最近の半導体装置は製造プロセスの高密
度化とウェハーサイズの拡大によって、ウェハー1枚あ
たりに形成される半導体チップの数量が増大しており、
ウェハー段階における電気的特性試験のコストもそれに
比例して増大してきている。
2. Description of the Related Art In recent semiconductor devices, the number of semiconductor chips formed per wafer is increasing due to the densification of manufacturing processes and the expansion of wafer size.
The cost of electrical property testing at the wafer stage has also increased proportionally.

【0003】まず、従来から一般的に行われるウェハー
試験方の一例を工程図で示した図4を参照すると、この
例のウェハー試験方法は、測定が開始されるとまずテス
トT1を実行し(図4−401)、不良ならば次のチッ
プに移り、良品ならばテストTiを経てテストTnまで
実行し(図4−403〜406)し、全てのテスト結果
が良品と判定されれば(図4−407)良品数を係数し
て(図4−409)次のチップへ移動する(図4−41
0)。
First, referring to FIG. 4, which shows an example of a conventional wafer test method in a process diagram, the wafer test method of this example first executes a test T1 when measurement is started ( (Fig. 4-401) If defective, move to the next chip, and if it is a non-defective product, execute up to test Tn through test Ti (Fig. 4-403 to 406), and if all test results are judged to be non-defective products (Fig. 4-403). 4-407) Calculate the number of non-defective products (Fig. 4-409) and move to the next chip (Fig. 4-41).
0).

【0004】すなわち、ウェハー1枚中の全半導体チッ
プについて、第1テストから第nテストまでの全テスト
項目を順番に試験する。
That is, for all semiconductor chips in one wafer, all test items from the first test to the nth test are tested in order.

【0005】その結果、不良が発生した場合は、そのチ
ップの測定を途中で終了し、次のチップの試験に移行す
る。
As a result, if a defect occurs, the measurement of the chip is terminated halfway and the test of the next chip is started.

【0006】しかし半導体製造技術の向上により、非常
に高い歩留を安定して得ている半導体装置があり、この
半導体装置がまだウェハー状態にある段階でサンプリン
グした半導体チップが、高い歩留を維持している場合は
ロットでみても全体的に歩留が高い傾向がある。
However, due to improvements in semiconductor manufacturing technology, there are semiconductor devices that have stably obtained extremely high yields, and semiconductor chips sampled while the semiconductor device is still in a wafer state maintain high yields. If it does, the overall yield tends to be high even when viewed by lot.

【0007】また半導体装置の製造プロセスが基本的に
バッチ処理であることも含めて、同一ロット内にある半
導体装置は同様の特性を示す傾向があり、サンプリング
したチップの特性から全体の特性を推測することができ
る。
Also, semiconductor devices in the same lot tend to exhibit similar characteristics, including that the manufacturing process of semiconductor devices is basically batch processing, and the overall characteristics are inferred from the characteristics of sampled chips. can do.

【0008】次に、上述した歩留状態の傾向をふまえ
て、一般的な半導体装置の試験方法における試験項目か
ら一部の試験を省略した一例が特開昭60−42664
号公報に記載されている。同公報記載の工程図を本発明
の実施例で使用する工程図と対照させて図示した図5を
参照すると、この試験方法は、測定フローの途中までは
上述した一般的なフロー同様であるが、良品数の計数時
点で、あらかじめ設定された良品数の設定値と比較され
る(図5−501)。比較結果の良品数が基準値よりも
少なければ全ウェハーについて全テスト項目試験験を実
行する(図5−502)。
Next, based on the above-described tendency of yield state, an example in which some tests are omitted from the test items in a general semiconductor device test method is disclosed in Japanese Patent Laid-Open No. 60-42664.
No., published in Japanese Unexamined Patent Publication No. Referring to FIG. 5 in which the flow chart described in the publication is compared with the flow chart used in the embodiment of the present invention, the test method is similar to the general flow described above until the middle of the measurement flow. At the time of counting the number of non-defective products, it is compared with a preset value of the number of non-defective products (FIG. 5-501). If the number of non-defective products in the comparison result is less than the reference value, all test items are tested on all wafers (FIG. 5-502).

【0009】途中までの良品数が設定値のN個となった
時の測定結果より、ロットの特性を検討する。まず、試
験総数と良品数の計数と各テスト項目Tiの測定結果の
保存をを行い、その良品数が設定値Nを越えた場合に測
定を中断して、それまでの試験結果の検討処理に入る
(図5−503)。良品数を試験総数で除算することで
歩留を求め(図5−504)、続いて各測定データから
テスト項目ごとの平均値や標準偏差等の統計データを計
算(図5−505)し、過去のロットの同様な統計デー
タおよび基準値との比較を行う(図5−506,50
7)。その結果、前記のデータが基準値内であるテスト
項目をスキップし(図5−508)、被試験チップの残
りについて前記スキップされたテスト項目を試験しな
い。
The characteristics of the lot will be examined based on the measurement results when the number of non-defective products up to the middle reaches the set value N. First, the total number of tests and the number of non-defective products are counted, and the measurement results of each test item Ti are saved. When the number of non-defective products exceeds the set value N, the measurement is interrupted and the test results up to that point are examined. Enter (Fig. 5-503). The yield was obtained by dividing the number of non-defective products by the total number of tests (Fig. 5-504), and then statistical data such as the average value and standard deviation of each test item was calculated from each measurement data (Fig. 5-505). Comparison with similar statistical data and reference values of past lots is performed (Fig. 5-506, 50).
7). As a result, the test item whose data is within the reference value is skipped (FIG. 5-508), and the skipped test item is not tested for the rest of the chip under test.

【0010】スキップ測定(図5−509)は、テスト
がスキップであれば(図5−510)テストTiをスキ
ップ測定する(図5−511)。テスト結果が良品なら
ば良品数を計数し、不良ならば次のチップへ移動する
(図5−512〜515)。
In the skip measurement (FIG. 5-509), if the test is skipped (FIG. 5-510), the test Ti is skip-measured (FIG. 5-511). If the test result is a non-defective product, the number of non-defective products is counted, and if it is defective, the next chip is moved (FIGS. 5-512 to 515).

【0011】以上述べたように、この従来例Bでは測定
フロー全体の構成は変えずに個々のテスト項目について
スキップの可否を決めて、総テスト時間の短縮を目指し
ている。
As described above, in Conventional Example B, the skip of each test item is determined without changing the configuration of the entire measurement flow, and the total test time is shortened.

【0012】一方、一部試験の省略を行なう他の従来例
が特開昭60−226132号公報に記載されている。
同公報記載の工程図も本発明の実施例で使用する工程図
と対照させて図示した図6を参照すると、この試験方法
は、良品数の計数時点で、あらかじめ設定された良品数
の設定値と比較され、測定結果の検討に入り、歩留デー
タを計算するところまで(図6−601〜604)は上
述した従来例と同様である。
On the other hand, another conventional example in which some tests are omitted is described in JP-A-60-226132.
Referring to FIG. 6 in which the process diagram described in the publication is also shown in comparison with the process diagram used in the embodiment of the present invention, the test method is such that at the time of counting the number of non-defective products, the preset value of the number of non-defective products is preset. It is the same as the above-described conventional example up to the point where the yield data is calculated (Fig. 6-601 to 604).

【0013】次に、測定結果の検討の際に各テスト項目
の測定順の変更を検討している。すなわち、この測定結
果の検討の際にテスト項目別不良数の集計およびテスト
項目の見直し処理を行う(図6−605,606)。見
直しの内容は不良発生のないテスト項目は省略し(図6
−608)、不良数の多いテスト項目および試験実行時
間の短いテスト項目から試験を行うよう順序変更をする
(図6−609)ことと、順序変更後のフローにより試
験を実行すること(図6−610)である。この見直し
により、順序変更を実施しないときより早期に不良を検
出できると同時に、不良発生のないテスト項目について
は試験を省略して総試験時間の短縮を目指している。
Next, when the measurement result is examined, the change of the measurement order of each test item is considered. That is, when the measurement result is examined, the number of defects by test item is totalized and the test item is reviewed (FIGS. 6-605 and 606). For the content of the review, omit the test items that have no defects (Fig. 6).
-608), the order is changed so that the test is performed from a test item having a large number of defects and a test item having a short test execution time (Fig. 6-609), and the test is executed by the flow after the order change (Fig. 6-609). -610). Through this review, defects can be detected earlier than when the order is not changed, and at the same time, tests are omitted for test items that do not generate defects, with the aim of shortening the total test time.

【0014】[0014]

【発明が解決しようとする課題】これらの従来の半導体
装置の試験方法は、図5を用いて説明した従来例では、
被試験チップの各テスト項目別に良品数カウントだけで
なく、実際の測定データおよび過去の同様なデータを格
納しておくデータ領域または記憶装置を確保する必要が
あり、さらにテスト項目の省略の可否の基準を過去の同
種の半導体装置の測定結果に求めているため、生産量や
試験項目数や被試験チップ数の増大に比例して更に大き
なデータ格納領域または記憶装置が必要になる。
These conventional semiconductor device testing methods are described in the conventional example described with reference to FIG.
In addition to counting the number of non-defective products for each test item of the chip under test, it is necessary to secure a data area or storage device for storing actual measurement data and similar past data, and whether test items can be omitted. Since the standard is obtained from the measurement results of the same type of semiconductor device in the past, a larger data storage area or storage device is required in proportion to the increase in the production amount, the number of test items, and the number of chips under test.

【0015】一方、図5を用いて説明した従来例ではテ
スト項目の測定順を変更しているが、この手法も試験項
目の増大に比例して試験順序の変更のための処理時間が
増えることとなる。
On the other hand, in the conventional example described with reference to FIG. 5, the measurement order of the test items is changed, but this method also increases the processing time for changing the test order in proportion to the increase of the test items. Becomes

【0016】従って、これらの従来例においては、最近
の半導体装置のテスト項目の増大によって、被試験半導
体チップの純粋な試験時間以外のコストが大幅に増加す
ることになる。
Therefore, in these conventional examples, due to the recent increase in the number of test items of the semiconductor device, the cost other than the pure test time of the semiconductor chip under test greatly increases.

【0017】本発明の目的は、上述した計てに鑑みなさ
れたものであり、テスト項目や被試験半導体チップ数の
多い半導体装置のウェハー段階での試験に関して、より
簡便な手法で試験時間の短縮を提供することにある。
The object of the present invention is made in view of the above-mentioned measures, and shortens the test time by a simpler method for the test of the test items and the semiconductor device having a large number of semiconductor chips to be tested at the wafer stage. To provide.

【0018】[0018]

【課題を解決するための手段】本発明の半導体装置の試
験法の特徴は、半導体チップ群が形成されたウェハーの
製造工程で、ICテスタを用いて前記半導体チップの電
気的特性を測定する半導体装置の試験方法において、ロ
ット内の前記ウェハの全てを対象とし、これらウェハー
上のあらかじめ定めた抜き取り試験適用個所に位置する
所定の前記半導体チップを選択する第1の工程と、前記
第1の工程により選択された被試験チップにのみ所定の
試験項目を全て実施して前記ウェハー毎の歩留データを
採取する第2の工程と、前記歩留データから良品数を被
試験チップ総数で除して求めた良品率により前記ウェハ
ーをあらかじめ定めた分類項目ごとに分類する第3の工
程と、前記第3の工程の前記分類結果を用いてあらかじ
め定めた所定の測定フローから前記ロットを選択する第
4の工程とを有することにある。
The semiconductor device test method of the present invention is characterized by a semiconductor manufacturing method in which a semiconductor chip group is formed on a wafer, and a semiconductor for measuring electrical characteristics of the semiconductor chip is measured using an IC tester. In the device testing method, the first step and the first step of selecting all of the wafers in the lot and selecting the predetermined semiconductor chip located at a predetermined sampling test application position on these wafers. The second step of collecting the yield data for each wafer by performing all the predetermined test items only on the chips under test selected by, and dividing the number of non-defective products from the total number of chips under test from the yield data. A third step of classifying the wafers into predetermined classification items according to the obtained non-defective product rate, and a predetermined measurement determined in advance using the classification result of the third step. Lies in having a fourth step of selecting the lot from the flow.

【0019】また、前記第3の工程の後に前記第2の工
程で分類された前記ウェハーのうち、チップの良品が前
記第2の良品率以下のウェハーを除去する工程を有する
ことができる。
Further, after the third step, it is possible to have a step of removing, from the wafers classified in the second step, those having a good chip quality of less than the second good product rate.

【0020】さらに、前記あらかじめ定めた分類項目
は、チップの良品が第1の良品率以上のウェハーと、チ
ップの良品が前記第1の良品率以下であって第2の良品
率以上のウェハーと、チップの良品が前記第2の良品率
以下のウェハーとに分類し、かつそれぞれの分類ごとに
フラグを用意することもできる。
Further, the predetermined classification items are: wafers with good chips being at least a first good rate, and wafers having good chips being less than the first good rate and having a second good rate or higher. It is also possible to classify non-defective chips into wafers having the second non-defective product rate or less, and prepare a flag for each classification.

【0021】また、前記あらかじめ定めた所定の測定フ
ローは、前記第1の良品率以上のフラグが得られた前記
ウェハーが第3の良品率以上を占める良ウェハーの存在
が高いロットと、前記第1の良品率以上のフラグが得ら
れた前記ウェハーが前記第3の良品率以下であって第4
の良品率以上を占める良ウェハーの存在が中程度のロッ
トと、前記第1の良品率以上のフラグが得られた前記ウ
ェハーが前記第4の良品率以下を占める良ウェハーの存
在が低いロットとに分けるフローを有することもでき
る。
[0021] Further, the predetermined measurement flow includes a lot in which the number of good wafers in which the wafers for which the flag of the first non-defective rate is equal to or higher than the third non-defective rate is high are high, The wafer for which a flag equal to or higher than the non-defective product rate of 1 is obtained is the third non-defective product ratio or less,
Lots in which the existence of good wafers occupying more than the non-defective rate is medium, and lots in which the number of good wafers in which the flag having the flag of the first non-defective rate is less than the fourth non-defective rate are low It is also possible to have a flow divided into

【0022】さらにまた、前記電気的特性の測定は、前
記第1の工程で選択さたチップの全数に対してあらかじ
め定めた測定項目を全項目実施し、そ結果の歩留データ
による前記第2の工程で分類された前記ウェハーの全数
またはチップの良品が前記第2の良品率以下のウェハー
を除去した残りのいずれか一方のウェハーを前記第3の
工程でロット判定して分類し、この分類の結果、前記良
ウェハーの存在が高いロットのウェハーのうち前記第1
の良品率以上のウェハーおよび前記第1の良品率以下で
あって第2の良品率以上のウェハーは、周辺部のみマー
キングして未試験のチップも含めてそれ以後の試験を省
略し、前記良ウェハーの存在が中程度のロットのウェハ
ーのうち前記第1の良品率以上のウェハーは、周辺部の
みマーキングして未試験のチップも含めてそれ以後の試
験を省略しそれ以外のウェハーは全数あらかじめ定めた
測定項目を全項目実施し、良ウェハーの存在が低いロッ
トのウェハーは全数あらかじめ定めた測定項目を全項目
実施することができる。
Furthermore, in the measurement of the electrical characteristics, all predetermined measurement items are carried out for the total number of chips selected in the first step, and the second data based on the resulting yield data is used. In the third step, the total number of the wafers classified in the step or the remaining wafers after the wafers whose good chips are equal to or lower than the second non-defective rate are removed are classified in the third step and classified. As a result, the first of the lots of wafers in which the good wafer is high
For wafers having a non-defective product rate or higher and for wafers having the first non-defective product ratio or more and the second non-defective product ratio or more, only the peripheral portion is marked and the subsequent tests including untested chips are omitted. Among the wafers with a medium number of wafers, the wafers with the above-mentioned first non-defective rate or higher are marked only in the peripheral part and the subsequent tests are omitted including the untested chips. All the predetermined measurement items can be performed, and all the wafers in the lot in which the existence of good wafers is low can perform all the predetermined measurement items.

【0023】[0023]

【実施例】まず、本発明を図面を参照しながら説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the present invention will be described with reference to the drawings.

【0024】図1は本発明の第1の実施例の試験方法の
工程図であり、図2は本実施例で測定する半導体チップ
のサンプリング位置を示すウェハーの平面図である。図
1および図2を併せて参照すると、ICテスターを用い
て半導体チップの電気的特性を測定であって、測定開始
後のサンプリング測定を行う際に、ウェハーの面内分布
を考慮して抜き取り箇所を決定しておき(図2において
黒丸で表示)、全ウェハーに対して前記抜き取り箇所を
全テスト項目測定する(図1−11)。
FIG. 1 is a process diagram of a test method of a first embodiment of the present invention, and FIG. 2 is a plan view of a wafer showing sampling positions of semiconductor chips measured in this embodiment. Referring to FIG. 1 and FIG. 2 in combination, when measuring the electrical characteristics of a semiconductor chip using an IC tester, sampling points after the start of measurement are taken into consideration in consideration of the in-plane distribution of the wafer. Has been determined (indicated by black circles in FIG. 2), and all the test items are measured at the sampling points on all the wafers (FIG. 1-11).

【0025】次に、サンプリング測定の結果を検討する
処理に移行する(図1−12)。サンプリング測定の結
果として、ウェハー毎の良品数をこのウェハーの測定枚
数によって除算した値をこのウェハーの歩留とする(図
1−13)。得られた歩留により、ウェハーを歩留が非
常に良い水準(図1の例では90%以上)、歩留が非常
に悪い水準(図1の例では10%未満)、残りの歩留が
中程度に良い水準(図1の例では10%以上90%未
満)に分類し、識別のためのフラグデータをそれぞれ設
定する(図1−14)。
Next, the process shifts to a process for examining the result of sampling measurement (FIG. 1-12). As a result of the sampling measurement, a value obtained by dividing the number of non-defective products for each wafer by the number of measured wafers is set as the yield of this wafer (FIG. 1-13). According to the obtained yield, the wafer yield is very good (90% or more in the example of FIG. 1), the yield is very bad (less than 10% in the example of FIG. 1), and the remaining yield is Classify into moderately good levels (10% or more and less than 90% in the example of FIG. 1) and set flag data for identification (FIG. 1-14).

【0026】このとき、歩留の非常に悪い水準(図1の
(ハ))の除去を行っていないが、これは不良ウェハー
であっても抜き取り割合が小さければ、後工程の全数測
定においてある程度の良品が救済できる可能性を残すた
めである。ただし、後述する第2の実施例に比べて測定
時間は長くなる。
At this time, the level at which the yield is extremely low ((c) in FIG. 1) is not removed. However, even if it is a defective wafer, if the extraction ratio is small, it will be measured to some extent in the total number of subsequent processes. This is because there is a possibility that the non-defective product can be saved. However, the measurement time is longer than that in the second embodiment described later.

【0027】次にウェハー判定結果を検討し、ロット判
定の処理を行う(図1−15)。このロット判定は、前
工程で設定したフラグデータを集計して得られる、ロッ
ト内の良ウェハーの数または割合を基準とする。
Next, the wafer determination result is examined and lot determination processing is performed (FIG. 1-15). This lot determination is based on the number or ratio of good wafers in the lot, which is obtained by collecting the flag data set in the previous process.

【0028】図1の判定基準の数値は1つの例である
が、良ウェハーが非常に多い場合、すなわち工程14に
おける良品チップが90%以上存在すると判定されたウ
ェハーが90%以上存在するロットの場合(図1の
(ニ))、良ウェハーが中程度の場合、すなわち工程1
4における良品チップが90%以上存在すると判定され
たウェハーが50%以上存在するロットの場合(図1の
(ホ))、良ウェハーが少ない場合、すなわち工程14
における良品チップが90%以上存在すると判定された
ウェハーが50%未満存在するロットの場合(図1の
(ヘ))に分類し、当該ロットがどの水準に相当するか
で未測定の被試験チップの処理を決定する(図1−1
5)。
The numerical value of the judgment criteria in FIG. 1 is one example, but when there are a large number of good wafers, that is, in the lot in which 90% or more of the wafers are judged to have 90% or more of good chips in step 14. In the case ((d) of FIG. 1), the number of good wafers is medium, that is, step 1
In the case of a lot in which 50% or more of the wafers determined to have 90% or more non-defective chips in 4 exist ((e) in FIG. 1), the number of good wafers is small, that is, step 14
In the case of lots in which less than 50% of the wafers were judged to have 90% or more non-defective chips in (1), the chips to be tested that were not measured depending on what level the lot corresponds to Processing is decided (Fig. 1-1.
5).

【0029】このロット判定された被試験半導体チップ
の処理(図1−16)は、まず第1の処理として、良ウ
ェハーが多い場合(図1の(ニ))、工程11でサンプ
リングされなかった未測定の被試験半導体チップの大部
分も良品であると推定できるが、半導体装置製造段階、
特に拡散済みウェハーの入庫段階までの運搬時に、周辺
部分が運搬冶具等との接触により損傷を受けることが一
般に知られているので、良ウェハーの周辺領域は不良と
みなして、あらかじめ除去しておくする必要がある。
The processing of the semiconductor chips to be tested for which the lot is determined (FIG. 1-16) is not sampled in step 11 as the first processing when there are many good wafers ((d) in FIG. 1). It can be estimated that most of the unmeasured semiconductor chips under test are also good products, but at the semiconductor device manufacturing stage,
Especially when transporting diffused wafers to the storage stage, it is generally known that the peripheral area will be damaged by contact with transportation jigs, etc., so the peripheral area of a good wafer is considered defective and should be removed in advance. There is a need to.

【0030】したがって、良ウェハーの割合が非常に多
いロット(図1(ニ);90%以上)については良ウェ
ハー(チップ良品率が90%以上)の周辺マーキングに
よる除去のみで、サンプリングされなかった未測定の被
試験半導体チップの試験は実施しない工程(図1−1
7)を選択する。残りの良ウェハーの割合が中程度のウ
ェハー(チップ良品率が90〜10%のウェハー)も周
辺マーキングによる除去のみで、サンプリングされなか
った未測定の被試験チップの試験を省略するフローを選
択する(図1−18)。
Therefore, the lot (FIG. 1 (d); 90% or more) in which the ratio of good wafers is very high was only removed by the peripheral marking of the good wafers (the chip yield was 90% or more) and was not sampled. Steps in which the unmeasured semiconductor chip under test is not tested (Fig. 1-1
Select 7). A flow that selects only the removal of the wafers with a moderate proportion of the remaining good wafers (wafers having a good chip ratio of 90 to 10%) by the peripheral marking and omits the test of the unmeasured chips under test that are not sampled is selected. (FIGS. 1-18).

【0031】この場合の試験時間は(サンプリング測定
に要する時間+判定に要する時間)となるので、抜き取
り割合に左右されるが、通常の測定方法に比べて大幅に
短縮される。
Since the test time in this case is (time required for sampling measurement + time required for determination), it depends on the sampling rate, but is greatly shortened compared to the normal measurement method.

【0032】次に第2の処理として、良ウェハーの割合
がが中程度の場合(図1(ホ);50%〜90%)は、
良ウェハー(チップ良品率が90%以上)については工
程17の処理を適用して周辺マーキングによる除去のみ
とするが(図1−18)、残りのウェハーについては未
測定の半導体チップでは、ロット合計で不良の後工程流
出の可能性が最大50%近くになるため、全数測定する
フローを選択する(図1−18)。
Next, as the second processing, when the ratio of good wafers is medium (FIG. 1 (e); 50% to 90%),
For good wafers (having a good chip rate of 90% or more), the process of step 17 is applied to remove only by peripheral marking (Fig. 1-18), but for the remaining wafers, unmeasured semiconductor chips have the total lot. Since the possibility of defective outflow in the post-process is close to 50% at maximum, select the flow for 100% measurement (Fig. 1-18).

【0033】この場合の測定時間も、前記第1の処理と
同様に計算できるが、最大50%の全数測定があるた
め、抜き取り割合が小さいときにはこの場合でも通常の
場合より短縮される。
The measurement time in this case can also be calculated in the same manner as in the first process, but since there is a total measurement of 50% at the maximum, it can be shortened even in this case when the sampling ratio is small compared to the normal case.

【0034】最後に第3の処理として、良ウェハーの割
合が低い場合は(図1(ヘ);50%未満)、未測定の
被試験チップは不良流出の可能性が更に増えるため、ウ
ェハー判定の結果によらず全数測定するフローを選択す
る(図1−18)。この場合の試験時間は実質的には全
数を全項目測定し、さらに測定省略のための検討過程が
あるため、通常よりも長くなる。
Finally, as a third process, when the ratio of good wafers is low (FIG. 1 (f); less than 50%), unmeasured chips under test further increase the possibility of defective outflow, so wafer determination is performed. Select the flow for 100% measurement regardless of the result (Fig. 1-18). In this case, the test time will be longer than usual because practically all items are measured for all items and there is a study process for omitting the measurement.

【0035】本発明の第2の実施例の試験方法の工程図
を示した図3を参照すると、第1の実施例との相違点
は、第1の実施例における、ウェハー判定工程において
良品率が10%未満と判定された不良ウェハーを除去し
ていることである。それ以外の処理工程は第1の実施例
と同様であるから、ここでの説明は省略する。
Referring to FIG. 3 which is a process diagram of the test method of the second embodiment of the present invention, the difference from the first embodiment is that the non-defective rate in the wafer determination step in the first embodiment. Is to remove the defective wafer determined to be less than 10%. The other processing steps are the same as those in the first embodiment, and therefore the description thereof is omitted here.

【0036】すなわち、サンプリング測定後のウェハー
判定時に非常に歩留の悪かったウェハーをを除去してい
るので、測定時間の短縮のみを考慮する場合にはこの第
2の実施例の方が有効である。
That is, since the wafer having a very poor yield is removed at the time of wafer determination after the sampling measurement, the second embodiment is more effective when only shortening the measurement time is considered. is there.

【0037】上述した第1および第2の実施例の試験方
法によれば、1ロット内の各ウェハーについて、測定開
始後のサンプリング測定を行う際に、ウェハーの面内分
布を考慮して抜き取り箇所を決定しておき、その抜き取
り箇所の半導体チップチップのみを選択し、それを全項
目試験した結果により、ウェハー毎の良否判定と1ロッ
ト全体の良否を判定する。良と判定されたウェハーにつ
いては、それ以後の被試験半導体チップの試験を省略す
るので測定時間の短縮に効果がある。
According to the above-described test methods of the first and second embodiments, when performing sampling measurement after the start of measurement for each wafer in one lot, the sampling points are taken into consideration in consideration of the in-plane distribution of the wafer. Is determined, only the semiconductor chip chip at the sampling location is selected, and the quality of each wafer and the quality of the entire lot are determined based on the results of all item tests. With respect to the wafer determined to be good, the subsequent test of the semiconductor chip under test is omitted, which is effective in reducing the measurement time.

【0038】特に小サイズで、ウェハー当たりのチップ
数が多く、実績として歩留の非常によい半導体装置の試
験に適用する場合、抜き取りの割合を小さく設定できる
ので効果が大きい。たとえば抜き取りの割合を10%と
設定した場合、判定に必要な時間を除けば良ウェハーの
試験時間は通常の試験方法(全チップ全項目測定法)の
10分の1となる。またそのロットが全て良ウェハーで
構成されていれば、ロットとしての測定時間もおよそ1
0分の1になる。
In particular, when it is applied to a test of a semiconductor device having a small size, a large number of chips per wafer, and a very good yield as a result, the extraction ratio can be set small, which is very effective. For example, when the sampling rate is set to 10%, the test time for a good wafer is 1/10 of the normal test method (all-chip all-item measurement method) except for the time required for determination. If the lot is composed of all good wafers, the measurement time for the lot is about 1
It will be 1/0.

【0039】測定したロットが低歩留のため、結果とし
て試験時間が長くなったとしても、他の大部分のロット
が非常に高歩留であれば、本試験方法を適用することは
全体としてその半導体装置の試験コストの低減に大きな
効果がある。
Even if the test time becomes long as a result of the measured lots having low yields, if most of the other lots have very high yields, the application of this test method as a whole is This is very effective in reducing the test cost of the semiconductor device.

【0040】また、試験されなかったチップが不良だっ
たとしても、現状では組立工程以降の選別試験において
全数試験しているので最終的な信頼性上の問題はない。
Even if the untested chips are defective, there is no final reliability problem because they are all tested in the screening test after the assembly process.

【0041】[0041]

【発明の効果】以上説明したように本発明は、ロット内
のウェハの全てを対象とし、これらウェハー上のあらか
じめ定めた抜き取り試験適用個所に位置する所定の半導
体チップを選択する第1の工程と、この第1の工程によ
り選択された被試験チップにのみ所定の試験項目を全て
実施してウェハー毎の歩留データを採取する第2の工程
と、得られた歩留データから良品数を被試験チップ総数
で除して求めた良品率によりウェハーをあらかじめ定め
た分類項目ごとに分類する第3の工程と、この第3の工
程の分類結果を用いてあらかじめ定めた所定の測定フロ
ーからロットを選択する第4の工程とを有し、抜き取り
箇所の半導体チップチップのみを選択し、それを全項目
試験した結果により、ウェハー毎の良否判定と1ロット
全体の良否を判定する。良と判定されたウェハーについ
ては、それ以後の被試験半導体チップの試験を省略する
ので測定時間の短縮に効果がある。
As described above, according to the present invention, all the wafers in the lot are targeted, and the first step of selecting a predetermined semiconductor chip located at a predetermined sampling test application position on these wafers is performed. The second step of collecting yield data for each wafer by performing all predetermined test items only on the chips to be tested selected in the first step, and the number of non-defective products is checked from the obtained yield data. A lot is determined from a third process in which the wafers are classified into predetermined classification items according to the non-defective product rate obtained by dividing by the total number of test chips, and a predetermined measurement flow which is predetermined by using the classification result of the third process. The fourth step of selecting, selecting only the semiconductor chip chip at the sampling point, and judging the quality of each wafer and judging the quality of the whole lot based on the results of all item tests That. With respect to the wafer determined to be good, the subsequent test of the semiconductor chip under test is omitted, which is effective in reducing the measurement time.

【0042】また、測定したロットが低歩留のため、結
果として試験時間が長くなったとしても、他の大部分の
ロットが非常に高歩留であれば、本試験方法を適用する
ことは全体としてその半導体装置の試験コストの低減に
大きな効果がある。選別試験において全数試験している
ので最終的な信頼性上の問題はない。
Even if the test time becomes long as a result of the measured lots having a low yield, if most of the other lots have a very high yield, this test method cannot be applied. As a whole, there is a great effect in reducing the test cost of the semiconductor device. There is no final reliability problem because all tests are conducted in the screening test.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例の試験方法を示す工程図
である。
FIG. 1 is a process drawing showing a test method of a first example of the present invention.

【図2】図1のサンプリング測定の状況を示すウェハー
の平面図である。
FIG. 2 is a plan view of the wafer showing the situation of the sampling measurement of FIG.

【図3】本発明の第2の実施例の試験方法を示す工程図
である。
FIG. 3 is a process drawing showing the test method of the second example of the present invention.

【図4】従来の半導体装置の試験方法の一例の工程図で
ある。
FIG. 4 is a process chart of an example of a conventional semiconductor device testing method.

【図5】従来の半導体装置の試験方法の他の例の工程図
である。
FIG. 5 is a process diagram of another example of the conventional semiconductor device testing method.

【図6】従来の半導体装置の試験方法さらに他の例の工
程図である。
FIG. 6 is a process diagram of still another example of the conventional semiconductor device testing method.

【符号の説明】[Explanation of symbols]

11〜20 第1の実施例の試験方法における処理工
程 21 ウェハー 22 サンプリング測定対象外のチップ 23 サンプリング測定対象のチップ 31〜41 第2の実施例の試験方法における処理工
程 401〜410,501〜525,601〜610
従来例の試験方法における処理工程
11-20 Processing step in the test method of the first embodiment 21 Wafer 22 Chip that is not a sampling measurement target 23 Chip that is a sampling measurement target 31-41 Processing step in the test method of the second embodiment 401-410, 501-525 , 601 to 610
Treatment process in the conventional test method

Claims (5)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 半導体チップ群が形成されたウェハーの
    製造工程で、ICテスタを用いて前記半導体チップの電
    気的特性を測定する半導体装置の試験方法において、ロ
    ット内の前記ウェハの全てを対象とし、これらウェハー
    上のあらかじめ定めた抜き取り試験適用個所に位置する
    所定の前記半導体チップを選択する第1の工程と、前記
    第1の工程により選択された被試験チップにのみ所定の
    試験項目を全て実施して前記ウェハー毎の歩留データを
    採取する第2の工程と、前記歩留データから良品数を被
    試験チップ総数で除して求めた良品率により前記ウェハ
    ーをあらかじめ定めた分類項目ごとに分類する第3の工
    程と、前記第3の工程の前記分類結果を用いてあらかじ
    め定めた所定の測定フローから前記ロットを選択する第
    4の工程とを有することを特徴とする半導体装置の試験
    方法。
    1. A method of testing a semiconductor device, wherein an IC tester is used to measure electrical characteristics of a semiconductor chip in a process of manufacturing a wafer on which a group of semiconductor chips is formed, targeting all of the wafers in a lot. First step of selecting a predetermined semiconductor chip located at a predetermined sampling test application point on these wafers, and performing all predetermined test items only on the chip under test selected in the first step The second step of collecting yield data for each wafer and classifying the wafers according to predetermined classification items based on the yield rate obtained by dividing the yield data by the total number of chips under test from the yield data And a fourth step of selecting the lot from a predetermined measurement flow predetermined using the classification result of the third step. A method for testing a semiconductor device, comprising:
  2. 【請求項2】 前記第3の工程の後に前記第2の工程で
    分類された前記ウェハーのうち、チップの良品が前記第
    2の良品率以下のウェハーを除去する工程を有する請求
    項1記載の半導体装置の試験方法。
    2. The method according to claim 1, further comprising a step of removing, from the wafers classified in the second step, wafers having good chips and having a second non-defective rate or less after the third step. Semiconductor device testing method.
  3. 【請求項3】 前記あらかじめ定めた分類項目は、チッ
    プの良品が第1の良品率以上のウェハーと、チップの良
    品が前記第1の良品率以下であって第2の良品率以上の
    ウェハーと、チップの良品が前記第2の良品率以下のウ
    ェハーとに分類し、かつそれぞれの分類ごとにフラグを
    用意する請求項1記載の半導体装置の試験方法。
    3. The predetermined classification items are: wafers with good chips having a first good product rate or higher, and wafers with good chips having a first good product ratio or lower and a second good product ratio or higher. 2. The method of testing a semiconductor device according to claim 1, wherein the good chips are classified into wafers having the second non-defective rate or less, and a flag is prepared for each classification.
  4. 【請求項4】 前記あらかじめ定めた所定の測定フロー
    は、前記第1の良品率以上のフラグが得られた前記ウェ
    ハーが第3の良品率以上を占める良ウェハーの存在が高
    いロットと、前記第1の良品率以上のフラグが得られた
    前記ウェハーが前記第3の良品率以下であって第4の良
    品率以上を占める良ウェハーの存在が中程度のロット
    と、前記第1の良品率以上のフラグが得られた前記ウェ
    ハーが前記第4の良品率以下を占める良ウェハーの存在
    が低いロットとに分けるフローを有する請求項1記載の
    半導体装置の試験方法。
    4. The predetermined predetermined measurement flow includes lots in which the number of good wafers in which the wafers for which the flag of the first non-defective rate is equal to or higher than the third non-defective rate is high are high, The number of non-defective wafers in which the number of non-defective wafers having the flag of 1 or more is equal to or less than the third non-defective rate and the number of non-defective wafers occupies the fourth non-defective rate is medium. 2. The method for testing a semiconductor device according to claim 1, further comprising a flow for dividing the wafer for which the flag is obtained into lots in which the number of non-defective wafers occupying the fourth non-defective rate is low.
  5. 【請求項5】 前記電気的特性の測定は、前記第1の工
    程で選択さたチップの全数に対してあらかじめ定めた測
    定項目を全項目実施し、そ結果の歩留データによる前記
    第2の工程で分類された前記ウェハーの全数またはチッ
    プの良品が前記第2の良品率以下のウェハーを除去した
    残りのいずれか一方のウェハーを前記第3の工程でロッ
    ト判定して分類し、この分類の結果、前記良ウェハーの
    存在が高いロットのウェハーのうち前記第1の良品率以
    上のウェハーおよび前記第1の良品率以下であって第2
    の良品率以上のウェハーは、周辺部のみマーキングして
    未試験のチップも含めてそれ以後の試験を省略し、前記
    良ウェハーの存在が中程度のロットのウェハーのうち前
    記第1の良品率以上のウェハーは、周辺部のみマーキン
    グして未試験のチップも含めてそれ以後の試験を省略し
    それ以外のウェハーは全数あらかじめ定めた測定項目を
    全項目実施し、良ウェハーの存在が低いロットのウェハ
    ーは全数あらかじめ定めた測定項目を全項目実施する請
    求項1記載の半導体装置の試験方法。
    5. The measurement of the electrical characteristics is carried out by carrying out all predetermined measurement items for the total number of chips selected in the first step, and by the yield data as a result of the second measurement. The total number of the wafers classified in the process or the remaining wafers after the removal of wafers whose good chips are equal to or less than the second good product rate are lot-classified and classified in the third process. As a result, among the wafers of the lots in which the good wafers are present in high numbers, the wafers having the first good product rate or more and the first good product rate or less and the second
    For non-defective wafers above, the peripheral part is marked and untested chips are skipped, and subsequent tests are omitted. For wafers marked with only the peripheral part, the subsequent tests including the untested chips are omitted, and all other wafers perform all the predetermined measurement items. Is a semiconductor device testing method according to claim 1, wherein all the predetermined measurement items are carried out.
JP7292995A 1995-03-30 1995-03-30 Test method for semiconductor device Expired - Fee Related JP2904049B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7292995A JP2904049B2 (en) 1995-03-30 1995-03-30 Test method for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7292995A JP2904049B2 (en) 1995-03-30 1995-03-30 Test method for semiconductor device

Publications (2)

Publication Number Publication Date
JPH08274139A true JPH08274139A (en) 1996-10-18
JP2904049B2 JP2904049B2 (en) 1999-06-14

Family

ID=13503551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7292995A Expired - Fee Related JP2904049B2 (en) 1995-03-30 1995-03-30 Test method for semiconductor device

Country Status (1)

Country Link
JP (1) JP2904049B2 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6151695A (en) * 1998-02-13 2000-11-21 Mitsubishi Denki Kabushiki Kaisha Test method of chips in a semiconductor wafer employing a test algorithm
WO2010137488A1 (en) * 2009-05-29 2010-12-02 株式会社村田製作所 Product inspection device, product inspection method, and computer program
CN103163442A (en) * 2013-03-22 2013-06-19 无锡中星微电子有限公司 Wafer test method
US8552716B2 (en) 2009-12-09 2013-10-08 HGST Netherlands B.V. Testing methods for magnetic heads and magnetic storage devices assembled with the magnetic heads
CN103344896A (en) * 2013-06-03 2013-10-09 杭州士兰微电子股份有限公司 Test path selection method and corresponding wafer test method

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6151695A (en) * 1998-02-13 2000-11-21 Mitsubishi Denki Kabushiki Kaisha Test method of chips in a semiconductor wafer employing a test algorithm
WO2010137488A1 (en) * 2009-05-29 2010-12-02 株式会社村田製作所 Product inspection device, product inspection method, and computer program
CN102449645A (en) * 2009-05-29 2012-05-09 株式会社村田制作所 Product inspection device, product inspection method, and computer program
JPWO2010137488A1 (en) * 2009-05-29 2012-11-12 株式会社村田製作所 Product inspection device, product inspection method, and computer program
JP5477382B2 (en) * 2009-05-29 2014-04-23 株式会社村田製作所 Product inspection device, product inspection method, and computer program
US9037436B2 (en) 2009-05-29 2015-05-19 Murata Manufacturing Co., Ltd. Product inspection device, product inspection method, and computer program
US9870343B2 (en) 2009-05-29 2018-01-16 Murata Manufacturing Co., Ltd. Product inspection device, product inspection method, and computer program
US8552716B2 (en) 2009-12-09 2013-10-08 HGST Netherlands B.V. Testing methods for magnetic heads and magnetic storage devices assembled with the magnetic heads
CN103163442A (en) * 2013-03-22 2013-06-19 无锡中星微电子有限公司 Wafer test method
CN103344896A (en) * 2013-06-03 2013-10-09 杭州士兰微电子股份有限公司 Test path selection method and corresponding wafer test method

Also Published As

Publication number Publication date
JP2904049B2 (en) 1999-06-14

Similar Documents

Publication Publication Date Title
US8872538B2 (en) Systems and methods for test time outlier detection and correction in integrated circuit testing
US8194968B2 (en) Methods and systems for using electrical information for a device being fabricated on a wafer to perform one or more defect-related functions
TWI313903B (en) Testing method detecting localized failure on a semiconductor wafer
US8073240B2 (en) Computer-implemented methods, computer-readable media, and systems for identifying one or more optical modes of an inspection system as candidates for use in inspection of a layer of a wafer
US5642307A (en) Die identifier and die indentification method
TWI469235B (en) Computer-implemented methods for determining if actual defects are potentially systematic defects or potentially random defects
EP1769257B1 (en) Increase productivity at wafer test using probe retest data analysis
US6427092B1 (en) Method for continuous, non lot-based integrated circuit manufacturing
US9201022B2 (en) Extraction of systematic defects
US7710137B2 (en) Method and apparatus for relative testing of integrated circuit devices
US6880136B2 (en) Method to detect systematic defects in VLSI manufacturing
US5777901A (en) Method and system for automated die yield prediction in semiconductor manufacturing
US5240866A (en) Method for characterizing failed circuits on semiconductor wafers
JP5599387B2 (en) System and method for detecting defects on a wafer and generating inspection results
US7529634B2 (en) Method, apparatus, and computer program of searching for clustering faults in semiconductor device manufacturing
JP5341985B2 (en) Computer-based method, carrier media and system for selecting polarization settings for inspection systems
JP5460662B2 (en) Region determination device, observation device or inspection device, region determination method, and observation method or inspection method using region determination method
US8788237B2 (en) Methods and apparatus for hybrid outlier detection
US7096140B2 (en) Test system, test method and test program for an integrated circuit by IDDQ testing
US7260444B2 (en) Real-time management systems and methods for manufacturing management and yield rate analysis integration
US7739064B1 (en) Inline clustered defect reduction
US6055463A (en) Control system and method for semiconductor integrated circuit test process
US6807655B1 (en) Adaptive off tester screening method based on intrinsic die parametric measurements
US7340359B2 (en) Augmenting semiconductor's devices quality and reliability
US20030054573A1 (en) Method for manufacturing semiconductor devices and method and its apparatus for processing detected defect data

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990223

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080326

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090326

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100326

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees