JPH08263452A - Fault tolerant computer - Google Patents
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- JPH08263452A JPH08263452A JP7069381A JP6938195A JPH08263452A JP H08263452 A JPH08263452 A JP H08263452A JP 7069381 A JP7069381 A JP 7069381A JP 6938195 A JP6938195 A JP 6938195A JP H08263452 A JPH08263452 A JP H08263452A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、冗長化設計の施され
たフォールトトレラントコンピュータに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault tolerant computer having a redundant design.
【０００２】[0002]
【従来の技術】高信頼性を必要とするコンピュータで
は、ＣＰＵを２重化，３重化し、異常時に備える冗長化
設計が施されている。ＣＰＵの冗長化には比較方式や多
数決方式が採用されている。2. Description of the Related Art In computers requiring high reliability, CPUs are duplicated or tripled, and a redundant design is provided to prepare for abnormal situations. A comparison method and a majority method are adopted for CPU redundancy.
【０００３】［比較方式］図６は比較方式を採用したフ
ォールトトレラントコンピュータの要部を示す図であ
る。同図において、１はマスタＣＰＵモジュール、２は
スレーブＣＰＵモジュール、３はシステムバス、４は入
出力インターフェイス（Ｉ／Ｏ）、５，６はメモリ、７
は切換回路である。マスタＣＰＵモジュール１は、ＣＰ
Ｕ（マスタＣＰＵ）１−１，１−２と、バスドライバ
（マスタバスドライバ）１−３と、比較回路１−４とを
備えている。スレーブＣＰＵ２は、ＣＰＵ（スレーブＣ
ＰＵ）２−１，２−２と、バスドライバ（スレーブバス
ドライバ）２−３と、比較回路２−４とを備えている。[Comparison Method] FIG. 6 is a diagram showing a main part of a fault-tolerant computer adopting the comparison method. In the figure, 1 is a master CPU module, 2 is a slave CPU module, 3 is a system bus, 4 is an input / output interface (I / O), 5 and 6 are memories, 7
Is a switching circuit. Master CPU module 1 is CP
U (master CPU) 1-1, 1-2, a bus driver (master bus driver) 1-3, and a comparison circuit 1-4 are provided. The slave CPU2 is a CPU (slave C
PU) 2-1 and 2-2, a bus driver (slave bus driver) 2-3, and a comparison circuit 2-4.
【０００４】このフォールトトレラントコンピュータで
は、マスタＣＰＵモジュール１とスレーブＣＰＵモジュ
ール２とが同期をとって動作し、通常時は、切換回路７
からのＣＰＵ制御信号によって、マスタＣＰＵモジュー
ル１にシステムバス３の使用権が与えられている。すな
わち、マスタＣＰＵモジュール１におけるマスタバスド
ライバ１−３に、マスタＣＰＵ１−１，１−２のデータ
書き込みサイクル時およびデータ読み込みサイクル時
に、マスタＣＰＵ１−１からのシステムバス３への出力
データの伝送およびマスタＣＰＵ１−１，１−２へのシ
ステムバス３からの入力データの伝送を行う機能が付与
される。これに対し、スレーブＣＰＵモジュール２にお
けるスレーブバスドライバ２−３には、スレーブＣＰＵ
２−１，２−２のデータ読み込みサイクル時にスレーブ
ＣＰＵ２−１，２−２へのシステムバス３からの入力デ
ータの伝送を行う機能は付与されるが、スレーブＣＰＵ
２−１，２−２のデータ書き込みサイクル時にはスレー
ブＣＰＵ２−１からのシステムバス３への出力データの
伝送を行う機能は付与されない。In this fault tolerant computer, the master CPU module 1 and the slave CPU module 2 operate in synchronization with each other, and normally, the switching circuit 7
The right to use the system bus 3 is given to the master CPU module 1 by the CPU control signal from. That is, the master bus driver 1-3 in the master CPU module 1 transmits the output data from the master CPU 1-1 to the system bus 3 during the data writing cycle and the data reading cycle of the master CPUs 1-1 and 1-2. A function of transmitting input data from the system bus 3 to the master CPUs 1-1 and 1-2 is added. On the other hand, the slave bus driver 2-3 in the slave CPU module 2 includes the slave CPU
Although the function of transmitting the input data from the system bus 3 to the slave CPUs 2-1 and 2-2 during the data reading cycle of 2-1 and 2-2 is added,
The function of transmitting output data from the slave CPU 2-1 to the system bus 3 is not added in the data write cycle of 2-1 and 2-2.
【０００５】マスタＣＰＵモジュール１において、比較
回路１−４はマスタＣＰＵ１−１からの出力データとマ
スタＣＰＵ１−２からの出力データとを比較し、その比
較結果をマスタバスドライバ１−３および切換回路７へ
与える。また、スレーブＣＰＵモジュールにおいて、比
較回路２−４はスレーブＣＰＵ２−１からの出力データ
とスレーブＣＰＵ２−２からの出力データとを比較し、
その比較結果をスレーブバスドライバ２−３および切換
回路７へ与える。比較回路１−４および２−４での比較
結果が両者とも「一致」であれば、マスタバスドライバ
１−３およびスレーブバスドライバ２−３が正常に機能
し、マスタＣＰＵ１−１，１−２およびスレーブＣＰＵ
２−１，２−２がそれぞれ同一の入力データを読み込ん
で同様の処理を行い、マスタＣＰＵ１−１からの出力デ
ータのみがマスタバスドライバ１−３を介してシステム
バス３へ伝送される。In the master CPU module 1, the comparison circuit 1-4 compares the output data from the master CPU 1-1 with the output data from the master CPU 1-2, and the comparison result is the master bus driver 1-3 and the switching circuit. Give to 7. In the slave CPU module, the comparison circuit 2-4 compares the output data from the slave CPU 2-1 with the output data from the slave CPU 2-2,
The comparison result is given to the slave bus driver 2-3 and the switching circuit 7. If the comparison results of the comparison circuits 1-4 and 2-4 are both “match”, the master bus driver 1-3 and the slave bus driver 2-3 function normally, and the master CPUs 1-1 and 1-2 are in operation. And slave CPU
2-1 and 2-2 read the same input data and perform the same processing, and only the output data from the master CPU 1-1 is transmitted to the system bus 3 via the master bus driver 1-3.
【０００６】これに対し、比較回路１−４での比較結果
が「不一致」となると、マスタバスドライバ１−３の伝
送機能が剥奪され（マスタＣＰＵモジュール１がシステ
ムバス３から切り離され）、マスタＣＰＵ１−１からの
出力データはシステムバス３へ伝送されなくなる。これ
と同時に、切換回路７は、比較回路１−４からの比較結
果に基づき、マスタＣＰＵモジュール１からスレーブＣ
ＰＵモジュール２へシステムバス３の使用権を移す。す
なわち、マスタＣＰＵモジュール１に異常が生じたもの
と判断し、スレーブＣＰＵモジュール２を新たなマスタ
ＣＰＵモジュールとする。異常とされたＣＰＵモジュー
ル１は新しいＣＰＵモジュールと交換する。交換された
新しいＣＰＵモジュール１はスレーブＣＰＵモジュール
としてシステム構成に加わる。On the other hand, when the comparison result in the comparison circuit 1-4 becomes "mismatch", the transmission function of the master bus driver 1-3 is stripped (the master CPU module 1 is separated from the system bus 3), and the master. Output data from the CPU 1-1 is not transmitted to the system bus 3. At the same time, the switching circuit 7 changes the master CPU module 1 to the slave C based on the comparison result from the comparison circuit 1-4.
The right to use the system bus 3 is transferred to the PU module 2. That is, it is determined that an abnormality has occurred in the master CPU module 1, and the slave CPU module 2 is set as a new master CPU module. The CPU module 1 determined to be abnormal is replaced with a new CPU module. The replaced new CPU module 1 joins the system configuration as a slave CPU module.
【０００７】［多数決方式］図７は多数決方式を採用し
たフォールトトレラントコンピュータの要部を示す図で
ある。同図において、８−１，８−２，８−３はＣＰ
Ｕ、９はバスドライバ機能を備えた多数決回路（Ｖｏｔ
ｅｒ）である。このフォールトトレラントコンピュータ
では、ＣＰＵ８−１，８−２，８−３からの出力データ
を多数決回路９で検査し、２つ以上の一致した出力デー
タをシステムバス３へ出力する。２つの出力データが一
致し、残る１つの出力データが異なる場合、異なる出力
データを出力しているＣＰＵを異常と判断する。異常と
されたＣＰＵは新しいＣＰＵと交換する。[Majority Voting Method] FIG. 7 is a diagram showing a main part of a fault-tolerant computer adopting the majority voting method. In the figure, 8-1, 8-2, and 8-3 are CPs.
U and 9 are majority circuits (Vot) having a bus driver function.
er). In this fault-tolerant computer, the output data from the CPUs 8-1, 8-2, 8-3 is inspected by the majority circuit 9, and two or more coincident output data are output to the system bus 3. If the two output data match and the remaining one output data is different, the CPU outputting the different output data is determined to be abnormal. The CPU that is determined to be abnormal is replaced with a new CPU.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のフォールトトレラントコンピュータによる
と、次のような問題があった。 ［比較方式］比較方式では、２個のＣＰＵと比較回路お
よびバスドライバで構成されるＣＰＵモジュール単位で
交換するため、正常なＣＰＵまで交換されてしまい無駄
となる。また、ＣＰＵモジュール１，２において２個ず
つ、合計４個のＣＰＵを必要とし、コストアップとな
る。また、マスタＣＰＵモジュール１において、バスド
ライバ１−３に異常が生じた場合、ＣＰＵ１−１の出力
データとは異なったデータ（誤データ）がシステムバス
３へ出される。この場合、比較回路１−４での比較結果
は「一致」となるので、バスドライバ１−３の機能は剥
奪されず、メモリ５，６にはバスドライバ１−３からの
誤データが書き込まれてしまう。However, such a conventional fault-tolerant computer has the following problems. [Comparison method] In the comparison method, since the CPU modules are replaced in units of CPU modules each including two CPUs, a comparison circuit, and a bus driver, even normal CPUs are replaced, which is wasteful. In addition, two CPU modules 1 and 2 are required for a total of four CPUs, which increases the cost. Further, in the master CPU module 1, when an abnormality occurs in the bus driver 1-3, data (erroneous data) different from the output data of the CPU 1-1 is output to the system bus 3. In this case, since the comparison result in the comparison circuit 1-4 is "match", the function of the bus driver 1-3 is not stripped, and erroneous data from the bus driver 1-3 is written in the memories 5 and 6. Will end up.
【０００９】なお、ＣＰＵ１−１，１−２，２−１，２
−２に自己診断機能を持たせれば、異常の生じたＣＰＵ
を特定することが可能であり、異常の生じたＣＰＵのみ
を交換するようにすれば無駄とはならない。しかし、こ
のようにするためには、ＣＰＵ１−１とバスドライバ１
−３／比較回路１−４とを結ぶ信号線、ＣＰＵ１−２と
バスドライバ１−３／比較回路１−４とを結ぶ信号線、
ＣＰＵ２−１とバスドライバ２−３／比較回路２−４と
を結ぶ信号線、ＣＰＵ２−２とバスドライバ２−３／比
較回路２−４とを結ぶ信号線をバス構造にし、コネクタ
接続しなければならない。コネクタ接続とした場合、コ
ストがアップするばかりでなく、その接合部で故障が生
じ易くなる。また、バス構造にするための部品の増加に
よって、その部品の故障や基板の増大を招く。この問題
は、自己診断機能を持たせてもシステム構成としては４
個のＣＰＵを必要とするので、大きな問題となる。The CPUs 1-1, 1-2, 2-1 and 2
-2 with self-diagnosis function, CPU with abnormality
Can be specified, and it is not wasteful to replace only the CPU in which an abnormality has occurred. However, in order to do this, the CPU 1-1 and the bus driver 1
-3 / a signal line connecting the comparison circuit 1-4, a signal line connecting the CPU 1-2 and the bus driver 1-3 / a comparison circuit 1-4,
The signal line connecting the CPU 2-1 and the bus driver 2-3 / comparison circuit 2-4, and the signal line connecting the CPU 2-2 and the bus driver 2-3 / comparison circuit 2-4 must have a bus structure and be connected by a connector. I have to. If a connector is used, not only the cost will increase, but also a failure will easily occur at the joint. Further, the increase in the number of components for forming the bus structure causes the breakdown of the components and the increase in the number of boards. Even if the self-diagnosis function is provided, this problem is 4
This requires a single CPU, which is a big problem.
【００１０】自己診断機能を持たせてもシステム構成と
して４個のＣＰＵを必要とする理由は次のとおりであ
る。すなわち、ＣＰＵモジュール１内のＣＰＵ１−２が
故障したとして、それが自己診断機能により認識できた
としても、ＣＰＵモジュール１内の比較回路１−４での
比較結果は「不一致」となるので、ＣＰＵ１−１からの
出力データはシステムバス３へは伝送されない。したが
って、アプリケーションのプログラムを続行するために
は、ＣＰＵモジュール２が必要となってくる。このた
め、システム構成としては、４個のＣＰＵが必要とな
る。The reason why four CPUs are required as the system configuration even if the self-diagnosis function is provided is as follows. That is, even if the CPU 1-2 in the CPU module 1 fails and can be recognized by the self-diagnosis function, the comparison result in the comparison circuit 1-4 in the CPU module 1 is “mismatch”. The output data from -1 is not transmitted to the system bus 3. Therefore, the CPU module 2 is required to continue the application program. Therefore, the system configuration requires four CPUs.
【００１１】［多数決方式］多数決方式では、ＣＰＵ８
−１〜８−３に異常が生じていなくても、多数決回路３
に異常が生じた場合、ＣＰＵ８−１〜８−３の出力デー
タとは異なったデータ（誤データ）がシステムバス３へ
出される。この場合、比較方式でバスドライバ１−３に
異常が生じた場合と同様、メモリ５，６に多数決回路９
からの誤データが書き込まれてしまう。[Majority voting system] In the majority voting system, the CPU 8
Even if no abnormality occurs in -1 to 8-3, the majority circuit 3
When an abnormality occurs in the data, data (erroneous data) different from the output data of the CPUs 8-1 to 8-3 is output to the system bus 3. In this case, as in the case where the bus driver 1-3 is abnormal in the comparison method, the majority circuits 9 are stored in the memories 5 and 6.
Wrong data from will be written.
【００１２】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、交換単位が
小さく、システム構成を少なくすることができ、かつシ
ステムバスへの出力データの信頼性を向上し、メモリへ
の誤データの書き込みを避けることのできるフォールト
トレラントコンピュータを提供することにある。The present invention has been made in order to solve such a problem, and its object is to reduce the exchange unit, to reduce the system configuration, and to improve the reliability of the output data to the system bus. It is to provide a fault-tolerant computer that improves the performance and avoids writing erroneous data in the memory.
【００１３】[0013]
【課題を解決するための手段】このような目的を達成す
るために、第１発明（請求項１に係る発明）は、マスタ
ＣＰＵと、このマスタＣＰＵのデータ書き込みサイクル
時およびデータ読み込みサイクル時に、マスタＣＰＵか
らのシステムバスへの出力データの伝送およびマスタＣ
ＰＵへのシステムバスからの入力データの伝送を行うマ
スタバスドライバと、マスタＣＰＵからの出力データと
マスタＣＰＵからのマスタバスドライバを介するシステ
ムバスへの出力データとを比較する比較部とでマスタＣ
ＰＵモジュールを構成し、スレーブＣＰＵと、このスレ
ーブＣＰＵのデータ読み込みサイクル時にスレーブＣＰ
Ｕへのシステムバスからの入力データの伝送を行うが、
スレーブＣＰＵのデータ書き込みサイクル時にはスレー
ブＣＰＵからのシステムバスへの出力データの伝送は行
わないスレーブバスドライバと、スレーブＣＰＵからの
出力データとマスタＣＰＵからマスタバスドライバを介
してシステムバスへ出された出力データとを比較する比
較部とで第１〜第ＮのスレーブＣＰＵモジュールを構成
し、第１〜第ＮのスレーブＣＰＵモジュールの比較部で
の比較結果に基づき異常モジュールを特定するようにし
たものである。In order to achieve such an object, a first invention (an invention according to claim 1) is to provide a master CPU and a data writing cycle and a data reading cycle of the master CPU. Transmission of output data from master CPU to system bus and master C
A master bus driver that transmits input data from the system bus to the PU and a comparison unit that compares output data from the master CPU with output data from the master CPU to the system bus via the master bus driver.
A PU module is configured, and a slave CPU and a slave CP during a data read cycle of this slave CPU
The input data from the system bus to U is transmitted,
During the data write cycle of the slave CPU, output data from the slave CPU to the system bus is not transmitted, and output data from the slave CPU and output from the master CPU to the system bus via the master bus driver. The first to Nth slave CPU modules are configured with a comparison unit that compares data, and the abnormal module is specified based on the comparison result of the comparison units of the first to Nth slave CPU modules. is there.
【００１４】第２発明（請求項２に係る発明）は、第１
発明において、マスタＣＰＵモジュールが異常モジュー
ルとして特定された場合、このマスタＣＰＵモジュール
の比較部での比較結果に基づき、異常箇所がマスタＣＰ
Ｕであるのかマスタバスドライバであるのかを特定する
一方、マスタＣＰＵモジュールが異常モジュールとして
特定された場合、マスタＣＰＵモジュールをシステムバ
スから切り離し、第１〜第ＮのスレーブＣＰＵモジュー
ルの内の１つを新たなマスタＣＰＵモジュールとするよ
うにしたものである。The second invention (the invention according to claim 2) is the first invention.
In the invention, when the master CPU module is specified as the abnormal module, the abnormal portion is identified as the master CP based on the comparison result in the comparison unit of the master CPU module.
If the master CPU module is specified as the abnormal module while specifying U or the master bus driver, the master CPU module is disconnected from the system bus and one of the first to Nth slave CPU modules is disconnected. Is a new master CPU module.
【００１５】第３発明（請求項３に係る発明）は、マス
タＣＰＵと、このマスタＣＰＵのデータ書き込みサイク
ル時およびデータ読み込みサイクル時に、マスタＣＰＵ
からのシステムバスへの出力データの伝送およびマスタ
ＣＰＵへのシステムバスからの入力データの伝送を行う
マスタバスドライバと、マスタＣＰＵからの出力データ
とマスタＣＰＵからのマスタバスドライバを介するシス
テムバスへの出力データとを比較する比較部とでマスタ
ＣＰＵモジュールを構成し、スレーブＣＰＵと、このス
レーブＣＰＵのデータ読み込みサイクル時にスレーブＣ
ＰＵへのシステムバスからの入力データの伝送を行う
が、スレーブＣＰＵのデータ書き込みサイクル時にはス
レーブＣＰＵからのシステムバスへの出力データの伝送
は行わないスレーブバスドライバと、スレーブＣＰＵか
らの出力データとマスタＣＰＵからマスタバスドライバ
を介してシステムバスへ出された出力データとを比較す
る比較部とでスレーブＣＰＵモジュールを構成し、マス
タＣＰＵモジュールの比較部およびスレーブＣＰＵモジ
ュールの比較部での比較結果が両者とも「不一致」であ
った場合、マスタＣＰＵモジュールを異常モジュールと
して特定し、マスタＣＰＵモジュールの比較部での比較
結果が「一致」でスレーブＣＰＵモジュールの比較部で
の比較結果が「不一致」であった場合、マスタＣＰＵお
よびスレーブＣＰＵに自己診断処理を行わせ、「正常」
と判断した方でないＣＰＵモジュールを異常モジュール
として特定するようにしたものである。A third invention (the invention according to claim 3) is a master CPU and a master CPU at the time of a data write cycle and a data read cycle of the master CPU.
Bus driver for transmitting output data from the CPU to the system bus and input data from the system bus to the master CPU, and output data from the master CPU to the system bus via the master bus driver from the master CPU A master CPU module is configured with a comparison unit that compares the output data, and the slave CPU and the slave C during the data read cycle of this slave CPU.
A slave bus driver that transmits input data from the system bus to the PU, but does not transmit output data from the slave CPU to the system bus during the data write cycle of the slave CPU, and output data from the slave CPU and the master A slave CPU module is configured with a comparison unit that compares the output data output from the CPU to the system bus via the master bus driver, and the comparison results of the comparison unit of the master CPU module and the comparison unit of the slave CPU module are both. In both cases, the master CPU module is identified as an abnormal module, the comparison result in the comparison section of the master CPU module is “match”, and the comparison result in the comparison section of the slave CPU module is “mismatch”. Master CPU and slave CPU To perform a self-diagnosis process, "normal"
The CPU module that is not determined to be the one is specified as the abnormal module.
【００１６】第４発明（請求項４に係る発明）は、第３
発明と同様にマスタＣＰＵモジュールおよびスレーブＣ
ＰＵモジュールを構成し、マスタＣＰＵモジュールの比
較部およびスレーブＣＰＵモジュールの比較部での比較
結果が両者とも「不一致」であった場合、マスタＣＰＵ
モジュールを異常モジュールとしてマスタバスドライバ
を異常箇所として特定し、マスタＣＰＵモジュールの比
較部での比較結果が「一致」でスレーブＣＰＵモジュー
ルの比較部での比較結果が「不一致」であった場合、マ
スタＣＰＵおよびスレーブＣＰＵに自己診断処理を行わ
せ、「正常」と判断した方でないＣＰＵモジュールを異
常モジュールとして特定し、これによりマスタＣＰＵモ
ジュールが異常モジュールとして特定された場合、マス
タＣＰＵを異常箇所として特定する一方、マスタＣＰＵ
モジュールが異常モジュールとして特定された場合、マ
スタＣＰＵモジュールをシステムバスから切り離し、ス
レーブＣＰＵモジュールを新たなマスタＣＰＵモジュー
ルとするようにしたものである。The fourth invention (the invention according to claim 4) is the third invention.
Similar to the invention, master CPU module and slave C
When the PU module is configured and the comparison results of the comparison unit of the master CPU module and the comparison unit of the slave CPU module are both “mismatch”, the master CPU
If the master bus driver is identified as an abnormal location with the module as an abnormal module, and the comparison result in the comparison section of the master CPU module is “match” and the comparison result in the comparison section of the slave CPU module is “mismatch”, the master When the CPU and slave CPUs perform self-diagnosis processing and identify a CPU module that is not the one that is judged to be “normal” as an abnormal module, and if the master CPU module is identified as an abnormal module, the master CPU is identified as an abnormal location. On the other hand, the master CPU
When the module is identified as an abnormal module, the master CPU module is disconnected from the system bus and the slave CPU module is used as a new master CPU module.
【００１７】[0017]
【作用】したがってこの発明によれば、第１発明では、
マスタＣＰＵモジュールおよび第１〜第ＮのスレーブＣ
ＰＵモジュールにおいて１個ずつ、合計Ｎ＋１個のＣＰ
Ｕを使用するだけで済む。また、第１〜第Ｎのスレーブ
ＣＰＵモジュールの比較部での比較結果に基づき、異常
モジュールが特定される。例えば、第１〜第Ｎのスレー
ブＣＰＵモジュールの比較部での比較結果が全て「不一
致」であれば、マスタＣＰＵモジュールが異常モジュー
ルとして特定される。マスタＣＰＵモジュールの異常に
は、マスタＣＰＵが異常となった場合とマスタバスドラ
イバが異常になった場合とが考えられるが、どちらの場
合でも第１〜第ＮのスレーブＣＰＵモジュールの比較部
での比較結果は全て「不一致」となる。したがって、マ
スタＣＰＵの異常時のみではなく、マスタバスドライバ
の異常時にも、マスタＣＰＵモジュールが異常モジュー
ルとして特定される。Therefore, according to the present invention, in the first invention,
Master CPU module and first to Nth slave C
One in each PU module, N + 1 CPs in total
Just use U. Further, the abnormal module is specified based on the comparison result in the comparison unit of the first to Nth slave CPU modules. For example, if all the comparison results of the comparison units of the first to Nth slave CPU modules are “mismatch”, the master CPU module is specified as the abnormal module. The abnormality of the master CPU module may be the abnormality of the master CPU or the abnormality of the master bus driver. In either case, the abnormality occurs in the comparison unit of the first to Nth slave CPU modules. The comparison results are all "mismatch". Therefore, the master CPU module is specified as the abnormal module not only when the master CPU has an abnormality but also when the master bus driver has an abnormality.
【００１８】第２発明では、第１発明において、マスタ
ＣＰＵモジュールが異常モジュールとして特定された場
合、マスタＣＰＵモジュールの比較部での比較結果に基
づき、異常箇所がマスタＣＰＵであるのかマスタバスド
ライバであるのかが特定される。マスタＣＰＵモジュー
ルの比較部での比較結果が「一致」であればマスタＣＰ
Ｕの異常であり、「不一致」であればマスタバスドライ
バの異常である。また、マスタＣＰＵモジュールが異常
モジュールとして特定されると、マスタＣＰＵモジュー
ルがシステムバスから切り離され、第１〜第Ｎのスレー
ブＣＰＵモジュールの内の１つが新たなマスタＣＰＵモ
ジュールとされる。In the second invention, in the first invention, when the master CPU module is specified as the abnormal module, based on the comparison result in the comparison unit of the master CPU module, whether the abnormal portion is the master CPU or not in the master bus driver. It is specified whether there is. If the comparison result of the comparison unit of the master CPU module is “match”, the master CP
It is an abnormality of U, and if it is "mismatch", it is an abnormality of the master bus driver. When the master CPU module is identified as the abnormal module, the master CPU module is disconnected from the system bus, and one of the first to Nth slave CPU modules becomes a new master CPU module.
【００１９】第３発明では、マスタＣＰＵモジュールお
よびスレーブＣＰＵモジュールにおいて１個ずつ、合計
２個のＣＰＵを使用するだけで済む。また、マスタＣＰ
Ｕモジュールの比較部およびスレーブＣＰＵモジュール
の比較部での比較結果に基づき、異常モジュールが特定
される。マスタＣＰＵモジュールの比較部およびスレー
ブＣＰＵモジュールの比較部での比較結果が両者とも
「不一致」であれば、マスタＣＰＵモジュールが異常モ
ジュールとして特定される。マスタＣＰＵモジュールの
比較部での比較結果が「一致」でスレーブＣＰＵモジュ
ールの比較部での比較結果が「不一致」であれば、マス
タＣＰＵおよびスレーブＣＰＵが自己診断処理を行い、
「正常」と判断した方でないＣＰＵモジュールが異常モ
ジュールとして特定される。マスタＣＰＵモジュールの
異常には、マスタＣＰＵが異常となった場合とマスタバ
スドライバが異常になった場合とが考えられるが、マス
タＣＰＵが異常となった場合には、マスタＣＰＵモジュ
ールの比較部での比較結果が「一致」となるが、マスタ
ＣＰＵは自己診断処理で「正常」と判断することはでき
ない。マスタバスドライバが異常となった場合には、マ
スタＣＰＵモジュールの比較部およびスレーブＣＰＵモ
ジュールの比較部での比較結果が「不一致」となる。し
たがって、マスタＣＰＵの異常時のみではなく、マスタ
バスドライバの異常時にも、マスタＣＰＵモジュールが
異常モジュールとして特定される。In the third invention, only one CPU is used in each of the master CPU module and the slave CPU module, that is, two CPUs are used in total. Also, the master CP
The abnormal module is specified based on the comparison results of the comparison unit of the U module and the comparison unit of the slave CPU module. If the comparison results of the comparison unit of the master CPU module and the comparison unit of the slave CPU module are both “mismatch”, the master CPU module is specified as the abnormal module. If the comparison result in the comparison unit of the master CPU module is “match” and the comparison result in the comparison unit of the slave CPU module is “mismatch”, the master CPU and the slave CPU perform self-diagnosis processing,
The CPU module that is not the one judged as “normal” is specified as the abnormal module. The abnormality of the master CPU module may be the abnormality of the master CPU or the abnormality of the master bus driver. If the abnormality of the master CPU occurs, the comparison unit of the master CPU module However, the master CPU cannot determine “normal” by the self-diagnosis process. When the master bus driver becomes abnormal, the comparison results of the comparison unit of the master CPU module and the comparison unit of the slave CPU module are “mismatch”. Therefore, the master CPU module is specified as the abnormal module not only when the master CPU has an abnormality but also when the master bus driver has an abnormality.
【００２０】第４発明では、第３発明において、マスタ
ＣＰＵモジュールの比較部およびスレーブＣＰＵモジュ
ールの比較部での比較結果が両者とも「不一致」であれ
ば、マスタＣＰＵモジュールが異常モジュールとして特
定され、マスタバスドライバが異常箇所として特定され
る。マスタＣＰＵモジュールの比較部での比較結果が
「一致」でスレーブＣＰＵモジュールの比較部での比較
結果が「不一致」であれば、マスタＣＰＵおよびスレー
ブＣＰＵが自己診断処理を行い、「正常」と判断した方
でないＣＰＵモジュールが異常モジュールとして特定さ
れ、これによりマスタＣＰＵモジュールが異常モジュー
ルとして特定されると、マスタＣＰＵが異常箇所として
特定される。また、マスタＣＰＵモジュールが異常モジ
ュールとして特定されると、マスタＣＰＵモジュールが
システムバスから切り離され、スレーブＣＰＵモジュー
ルが新たなマスタＣＰＵモジュールとされる。According to a fourth aspect of the present invention, in the third aspect of the present invention, if the comparison results of the comparison section of the master CPU module and the comparison section of the slave CPU module are both "mismatch", the master CPU module is specified as an abnormal module, The master bus driver is specified as the abnormal point. If the comparison result of the comparison unit of the master CPU module is “match” and the comparison result of the comparison unit of the slave CPU module is “mismatch”, the master CPU and the slave CPU perform self-diagnosis processing and determine “normal” When the CPU module that is not the one that has been identified is identified as the abnormal module, and thus the master CPU module is identified as the abnormal module, the master CPU is identified as the abnormal portion. Further, when the master CPU module is specified as the abnormal module, the master CPU module is disconnected from the system bus, and the slave CPU module becomes a new master CPU module.
【００２１】[0021]
〔実施例１：多数決方式（第１発明，第２発明）〕以
下、本発明を実施例に基づき詳細に説明する。図１はこ
の発明の一実施例を示すフォールトトレラントコンピュ
ータの要部を示す図である。同図において、１１はマス
タＣＰＵモジュール、１２，１３はスレーブＣＰＵモジ
ュール、１４は切換回路である。図１において、図６と
同一符号は同一或いは同等構成要素を示し、その説明は
省略する。マスタＣＰＵモジュール１１は、ＣＰＵ（マ
スタＣＰＵ）１１−１と、バスドライバ（マスタバスド
ライバ）１１−２と、比較回路１１−３とを備えてい
る。スレーブＣＰＵモジュール１２，１３はＣＰＵ（ス
レーブＣＰＵ）１２−１，１３−１と、バスドライバ
（スレーブバスドライバ）１２−２，１３−２と、比較
回路１２−３，１３−３とを備えている。[Embodiment 1: Majority voting method (first invention, second invention)] Hereinafter, the present invention will be described in detail based on embodiments. FIG. 1 is a diagram showing a main part of a fault tolerant computer showing an embodiment of the present invention. In the figure, 11 is a master CPU module, 12 and 13 are slave CPU modules, and 14 is a switching circuit. In FIG. 1, the same reference numerals as those in FIG. 6 indicate the same or equivalent components, and the description thereof will be omitted. The master CPU module 11 includes a CPU (master CPU) 11-1, a bus driver (master bus driver) 11-2, and a comparison circuit 11-3. The slave CPU modules 12 and 13 include CPUs (slave CPUs) 12-1 and 13-1, bus drivers (slave bus drivers) 12-2 and 13-2, and comparison circuits 12-3 and 13-3. There is.
【００２２】このフォールトトレラントコンピュータで
は、マスタＣＰＵモジュール１１とスレーブＣＰＵモジ
ュール１２，１３とが同期をとって動作し、通常時は、
切換回路１４からのＣＰＵ制御信号によって、マスタＣ
ＰＵモジュール１１にシステムバス３の使用権が与えら
れている。すなわち、マスタＣＰＵモジュール１１にお
けるマスタドバスライバ１１−２に、マスタＣＰＵ１１
−１のデータ書き込みサイクル時およびデータ読み込み
サイクル時に、マスタＣＰＵ１１−１からのシステムバ
ス３への出力データの伝送およびマスタＣＰＵ１１−１
へのシステムバス３からの入力データの伝送を行う機能
が付与される。これに対して、スレーブＣＰＵモジュー
ル１２，１３におけるスレーブバスドライバ１２−２，
１３−２には、スレーブＣＰＵ１２−１，１３−１のデ
ータ読み込みサイクル時にスレーブＣＰＵ１２−１，１
３−１へのシステムバス３からの入力データの伝送を行
う機能は付与されるが、スレーブＣＰＵ１２−１，１３
−１のデータ書き込みサイクル時にはスレーブＣＰＵ１
２−１，１３−１からのシステムバス３への出力データ
の伝送を行う機能は付与されない。In this fault tolerant computer, the master CPU module 11 and the slave CPU modules 12 and 13 operate in synchronization with each other.
In response to the CPU control signal from the switching circuit 14, the master C
The right to use the system bus 3 is given to the PU module 11. That is, the master CPU 11 is connected to the master bus driver 11-2 in the master CPU module 11.
Of the output data from the master CPU 11-1 to the system bus 3 and the master CPU 11-1 in the data write cycle and the data read cycle of -1.
A function of transmitting input data from the system bus 3 to On the other hand, the slave bus drivers 12-2 in the slave CPU modules 12 and 13,
13-2 includes slave CPUs 12-1, 1 during the data read cycle of slave CPUs 12-1, 13-1.
Although the function of transmitting the input data from the system bus 3 to the 3-1 is added, the slave CPUs 12-1 and 13
-1 data write cycle Slave CPU 1
The function of transmitting output data from 2-1 and 13-1 to the system bus 3 is not added.
【００２３】また、マスタＣＰＵモジュール１１の比較
回路１１−３は、マスタＣＰＵ１１−１のデータ書き込
みサイクル時に、マスタＣＰＵ１１−１からの出力デー
タとマスタＣＰＵ１１−１からのマスタバスドライバ１
１−２を介するシステムバス３への出力データとを比較
する。スレーブＣＰＵモジュール１２，１３の比較回路
１２−３，１３−３は、スレーブＣＰＵ１２−１，１３
−１のデータ書き込みサイクル時に、スレーブＣＰＵ１
２−１，１３−１からの出力データとマスタＣＰＵ１１
−１からのマスタバスドライバ１１−２を介してシステ
ムバス３へ出された出力データとを比較する。なお、マ
スタＣＰＵモジュール１１の比較回路１１−３は、マス
タＣＰＵ１１−１のデータ読み込みサイクル時には、上
述した比較動作は行わない。また、スレーブＣＰＵモジ
ュール１２，１３の比較回路１２−３，１３−３も、ス
レーブＣＰＵモジュール１２，１３のデータ読み込みサ
イクル時には、上述した比較動作は行わない。Further, the comparison circuit 11-3 of the master CPU module 11 outputs the output data from the master CPU 11-1 and the master bus driver 1 from the master CPU 11-1 during the data write cycle of the master CPU 11-1.
The output data to the system bus 3 via 1-2 is compared. The comparison circuits 12-3 and 13-3 of the slave CPU modules 12 and 13 are slave CPUs 12-1 and 13-3.
-1 data write cycle, slave CPU1
Output data from 2-1 and 13-1 and master CPU 11
The output data sent from -1 to the system bus 3 via the master bus driver 11-2 is compared. The comparison circuit 11-3 of the master CPU module 11 does not perform the comparison operation described above during the data read cycle of the master CPU 11-1. Also, the comparison circuits 12-3 and 13-3 of the slave CPU modules 12 and 13 do not perform the above-described comparison operation during the data read cycle of the slave CPU modules 12 and 13.
【００２４】図２にマスタＣＰＵモジュール（マスタ）
とスレーブＣＰＵモジュール（スレーブ）のアクセスサ
イクルと比較回路での比較動作およびバスドライバの伝
送方向との関係を示す。すなわち、ＣＰＵモジュール内
の比較回路およびバスドライバは、その系とアクセスサ
イクルによって図２に示すように振る舞い、ＣＰＵがシ
ステムバスに出力をする時にのみ、ＣＰＵからの出力デ
ータとシステムバスのデータとの比較を行う。なお、比
較回路で比較は、ＣＰＵ側とシステムバス側の比較する
データが確定したタイミングで行う。FIG. 2 shows a master CPU module (master).
And the relation between the access cycle of the slave CPU module (slave), the comparison operation in the comparison circuit, and the transmission direction of the bus driver. That is, the comparison circuit and the bus driver in the CPU module behave as shown in FIG. 2 depending on the system and the access cycle, and the output data from the CPU and the data on the system bus are output only when the CPU outputs to the system bus. Make a comparison. The comparison is performed by the comparison circuit at the timing when the data to be compared on the CPU side and the system bus side is determined.
【００２５】比較回路１１−３，１２−３，１３−３で
の比較結果は切換回路１４へ伝えられる。切換回路１４
は、同時に複数のＣＰＵモジュールが異常とならないこ
とを前提として、図３に示すような判断で異常ＣＰＵモ
ジュールを特定する。すなわち、スレーブＣＰＵモジュ
ール１２，１３の比較回路１２−３，１３−３での比較
結果に基づき、比較回路１２−３，１３−３の比較結果
が両者とも「一致」であれば異常モジュール無しと判断
し、比較回路１２−３での比較結果が「不一致」で比較
回路１３−３の比較結果が「一致」であればスレーブＣ
ＰＵモジュール１２（スレーブ）を異常モジュールと
して特定し、比較回路１２−３での比較結果が「一致」
で比較回路１３−３の比較結果が「不一致」であればス
レーブＣＰＵモジュール１３（スレーブ）を異常モジ
ュールとして特定し、比較回路１２−３，１３−３の比
較結果が共に「不一致」であればマスタＣＰＵモジュー
ル１１（マスタ）を異常モジュールとして特定する。The comparison results of the comparison circuits 11-3, 12-3 and 13-3 are transmitted to the switching circuit 14. Switching circuit 14
Specifies an abnormal CPU module by the determination as shown in FIG. 3, assuming that a plurality of CPU modules do not become abnormal at the same time. That is, based on the comparison results of the comparison circuits 12-3 and 13-3 of the slave CPU modules 12 and 13, if the comparison results of the comparison circuits 12-3 and 13-3 are “match”, there is no abnormal module. If it is determined that the comparison result of the comparison circuit 12-3 is “mismatch” and the comparison result of the comparison circuit 13-3 is “match”, the slave C
The PU module 12 (slave) is specified as an abnormal module, and the comparison result in the comparison circuit 12-3 is “match”.
If the comparison result of the comparison circuit 13-3 is "mismatch", the slave CPU module 13 (slave) is specified as an abnormal module, and if the comparison results of the comparison circuits 12-3 and 13-3 are "mismatch". The master CPU module 11 (master) is specified as an abnormal module.
【００２６】マスタＣＰＵモジュール１１の異常には、
マスタＣＰＵ１１−１が異常となった場合とマスタバス
ドライバ１１−２が異常になった場合とが考えられる
が、本実施例では、どちらの場合でもスレーブＣＰＵモ
ジュール１２，１３の比較回路１２−３，１３−３での
比較結果は「不一致」となる。したがって、マスタＣＰ
Ｕ１１−１の異常時のみではなく、マスタバスドライバ
１１−２の異常時にも、マスタＣＰＵモジュールが異常
モジュールとして特定される。すなわち、マスタＣＰＵ
１１−１が異常となった場合には、マスタＣＰＵ１１−
１からのマスタバスドライバ１１−２を介する出力デー
タが異常となる。このため、比較回路１２−３，１３−
３での比較結果が両者とも「不一致」となる。マスタバ
スドライバ１１−２が異常となった場合には、マスタＣ
ＰＵ１１−１からの出力データが正常でも、マスタバス
ドライバ１１−２を介してシステムバス３へ出される出
力データは異常となる。このため、比較回路１２−３，
１３−３での比較結果が両者とも「不一致」となる。When the master CPU module 11 is abnormal,
It is possible that the master CPU 11-1 becomes abnormal and the master bus driver 11-2 becomes abnormal. In the present embodiment, in either case, the comparison circuit 12-3 of the slave CPU modules 12 and 13 is used. , 13-3 result in "mismatch". Therefore, the master CP
The master CPU module is specified as the abnormal module not only when the U11-1 has an abnormality but also when the master bus driver 11-2 has an abnormality. That is, the master CPU
If 11-1 becomes abnormal, the master CPU 11-
The output data from 1 via the master bus driver 11-2 becomes abnormal. Therefore, the comparison circuits 12-3 and 13-
The comparison result in 3 is "mismatch" in both cases. When the master bus driver 11-2 becomes abnormal, the master C
Even if the output data from the PU 11-1 is normal, the output data output to the system bus 3 via the master bus driver 11-2 will be abnormal. Therefore, the comparison circuit 12-3,
Both of the comparison results in 13-3 are “mismatch”.
【００２７】また、切換回路１４は、マスタＣＰＵモジ
ュール１１を異常モジュールとして特定した場合、比較
回路１１−３での比較結果に基づき、異常箇所がマスタ
ＣＰＵ１１−１であるのかマスタバスドライバ１１−２
であるのかを特定する。比較回路１１−３での比較結果
が「一致」であれば、マスタＣＰＵ１１−１の異常とし
て特定し、「不一致」であればマスタバスドライバ１１
−２の異常として特定する。すなわち、マスタＣＰＵ１
１−１が異常となった場合には、マスタＣＰＵ１１−１
からの出力データとマスタＣＰＵ１１−１からのマスタ
バスドライバ１１−２を介するシステムバス３への出力
データとが一致するため、比較回路１１−３での比較結
果は「一致」となる。マスタバスドライバ１１−２が異
常となった場合には、マスタＣＰＵ１１−１からの出力
データとマスタＣＰＵ１１−１からのマスタバスドライ
バ１１−２を介するシステムバス３への出力データとが
一致しないため、比較回路１１−３での比較結果は「不
一致」となる。When the switching circuit 14 identifies the master CPU module 11 as an abnormal module, the switching circuit 14 determines whether the abnormal portion is the master CPU 11-1 based on the comparison result of the comparison circuit 11-3.
Is specified. If the comparison result in the comparison circuit 11-3 is “match”, it is specified as an abnormality of the master CPU 11-1, and if “mismatch”, the master bus driver 11 is specified.
-2 is specified as an abnormality. That is, the master CPU 1
When 1-1 becomes abnormal, the master CPU 11-1
Output data from the master CPU 11-1 and output data from the master CPU 11-1 to the system bus 3 via the master bus driver 11-2 match, so that the comparison result in the comparison circuit 11-3 is “match”. When the master bus driver 11-2 becomes abnormal, the output data from the master CPU 11-1 does not match the output data from the master CPU 11-1 to the system bus 3 via the master bus driver 11-2. The comparison result in the comparison circuit 11-3 is “mismatch”.
【００２８】また、切換回路１４は、マスタＣＰＵモジ
ュール１１を異常モジュールとして特定した場合、マス
タＣＰＵモジュール１１をシステムバス３から切り離
し、スレーブＣＰＵモジュール１２を新たなマスタＣＰ
Ｕモジュールとする。異常とされたＣＰＵモジュール１
１は新しいＣＰＵモジュールと交換する。交換された新
しいＣＰＵモジュール１はスレーブＣＰＵモジュールと
してシステム構成に加わる。なお、切換回路１４は、ス
レーブＣＰＵモジュール１２あるいは１３を異常モジュ
ールとして特定した場合、その特定した異常モジュール
をシステムバス３から切り離す。異常として特定された
ＣＰＵモジュール１２あるいは１３は新しいＣＰＵモジ
ュールと交換する。交換された新しいＣＰＵモジュール
はスレーブＣＰＵモジュールとしてシステム構成に加わ
る。When the master CPU module 11 is identified as an abnormal module, the switching circuit 14 disconnects the master CPU module 11 from the system bus 3 and sets the slave CPU module 12 to a new master CP.
U module. Abnormal CPU module 1
Replace 1 with a new CPU module. The replaced new CPU module 1 joins the system configuration as a slave CPU module. When the slave CPU module 12 or 13 is specified as the abnormal module, the switching circuit 14 disconnects the specified abnormal module from the system bus 3. The CPU module 12 or 13 identified as abnormal is replaced with a new CPU module. The replaced new CPU module joins the system configuration as a slave CPU module.
【００２９】以上説明したように、本実施例によれば、
マスタＣＰＵモジュール１１およびスレーブＣＰＵモジ
ュール１２，１３において１個ずつ、合計３個のＣＰＵ
を使用するだけで済み、交換単位が小さく、システム構
成を少なくすることができる。また、マスタＣＰＵモジ
ュール１１において、バスドライバ１１−２に異常が生
じた場合にも、マスタＣＰＵモジュール１１が異常モジ
ュールとして特定されてシステム構成から切り離される
ので、ＣＰＵ１１−１の出力データとは異なったデータ
（誤データ）がシステムバス３へ流れることがなく、シ
ステムバス３への出力データの信頼性が向上し、メモリ
５，６への誤データの書き込みを避けることができる。As described above, according to the present embodiment,
One CPU in each of the master CPU module 11 and the slave CPU modules 12 and 13, and a total of three CPUs
Is used, the exchange unit is small, and the system configuration can be reduced. Further, even when an abnormality occurs in the bus driver 11-2 in the master CPU module 11, the master CPU module 11 is identified as an abnormal module and is disconnected from the system configuration, so that it is different from the output data of the CPU 11-1. Data (erroneous data) does not flow to the system bus 3, reliability of output data to the system bus 3 is improved, and writing of erroneous data to the memories 5 and 6 can be avoided.
【００３０】なお、図１において、ＣＰＵ１１−１とバ
スドライバ１１−２／比較回路１１−３とを結ぶ信号
線、ＣＰＵ１２−１とバスドライバ１２−２／比較回路
１２−３とを結ぶ信号線、ＣＰＵ１３−１とバスドライ
バ１３−２／比較回路１３−３とを結ぶ信号線をバス構
造にし、コネクタ接続するようにしてもよい。このよう
にすれば、ＣＰＵ単位で交換することができ、正常なバ
スドライバや比較回路まで交換されてしまうという無駄
をなくすことが可能となる。しかし、コネクタ接続とし
た場合、コストがアップするばかりでなく、その接合部
で故障が生じ易くなる。また、バス構造にするための部
品の増加によって、その部品の故障や基板の増大を招
く。本実施例では、ＣＰＵの個数が減った分だけその問
題は小さくなるが、このようなデメリットを考えると、
この部分をバス構造のコネクタ接続としない方が得策で
あると言える。また、本実施例においては、スレーブＣ
ＰＵモジュールの個数を２個としたが、その個数をさら
に増やすようにしてもよい。この場合にも、２個の場合
と同様にして、多数決方式による冗長化を図ることがで
きる。In FIG. 1, a signal line connecting the CPU 11-1 and the bus driver 11-2 / comparison circuit 11-3, and a signal line connecting the CPU 12-1 and the bus driver 12-2 / comparison circuit 12-3. The signal line connecting the CPU 13-1 and the bus driver 13-2 / comparison circuit 13-3 may have a bus structure and be connected by a connector. By doing so, it is possible to replace each CPU, and it is possible to eliminate the waste of replacing normal bus drivers and comparison circuits. However, in the case of connector connection, not only the cost increases, but also a failure is likely to occur at the joint portion. Further, the increase in the number of components for forming the bus structure causes the breakdown of the components and the increase in the number of boards. In the present embodiment, the problem becomes smaller as the number of CPUs decreases, but considering such a disadvantage,
It can be said that it is better not to connect this part to the connector of the bus structure. Also, in this embodiment, the slave C
Although the number of PU modules is two, the number may be further increased. In this case as well, redundancy can be achieved by the majority method, as in the case of two.
【００３１】 〔実施例２：比較方式（第３発明，第４発明）〕図４は
この発明の他の実施例を示すフォールトトレラントコン
ピュータの要部を示す図である。同図において、１５は
マスタＣＰＵモジュール、１６はスレーブＣＰＵモジュ
ール、１７は切換回路である。図４において、図１と同
一符号は同一或いは同等構成要素を示し、その説明は省
略する。マスタＣＰＵモジュール１５は、ＣＰＵ（マス
タＣＰＵ）１５−１と、バスドライバ（マスタバスドラ
イバ）１５−２と、比較回路１５−３とを備えている。
スレーブＣＰＵモジュール１６はＣＰＵ（スレーブＣＰ
Ｕ）１６−１と、バスドライバ（スレーブバスドライ
バ）１６−２と、比較回路１６−３とを備えている。[Second Embodiment: Comparison Method (Third Invention, Fourth Invention)] FIG. 4 is a diagram showing a main part of a fault tolerant computer showing another embodiment of the present invention. In the figure, 15 is a master CPU module, 16 is a slave CPU module, and 17 is a switching circuit. 4, the same reference numerals as those in FIG. 1 indicate the same or equivalent components, and the description thereof will be omitted. The master CPU module 15 includes a CPU (master CPU) 15-1, a bus driver (master bus driver) 15-2, and a comparison circuit 15-3.
The slave CPU module 16 is a CPU (slave CP
U) 16-1, a bus driver (slave bus driver) 16-2, and a comparison circuit 16-3.
【００３２】このフォールトトレラントコンピュータで
は、マスタＣＰＵモジュール１５とスレーブＣＰＵ１６
とが同期をとって動作し、通常時は、切換回路１７から
のＣＰＵ制御信号によって、マスタＣＰＵモジュール１
５にシステムバス３の使用権が与えられている。すなわ
ち、マスタＣＰＵモジュール１５におけるマスタドバス
ライバ１５−２に、ＣＰＵ１５−１のデータ書き込みサ
イクル時およびデータ読み込みサイクル時に、マスタＣ
ＰＵ１５−１からのシステムバス３への出力データの伝
送およびマスタＣＰＵ１５−１へのシステムバス３から
の入力データの伝送を行う機能が付与される。これに対
して、スレーブＣＰＵモジュール１６におけるスレーブ
バスドライバ１６−２には、ＣＰＵ１６−１のデータ読
み込みサイクル時にスレーブＣＰＵ１６−１へのシステ
ムバス３からの入力データの伝送を行う機能は付与され
るが、ＣＰＵ１６−１のデータ書き込みサイクル時には
スレーブＣＰＵ１６−１からのシステムバス３への出力
データの伝送を行う機能は付与されない。マスタＣＰＵ
モジュール（マスタ）とスレーブＣＰＵモジュール（ス
レーブ）のアクセスサイクルと比較回路での比較動作お
よびバスドライバの伝送方向との関係は多数決方式の場
合と同じ（図２参照）なのでその説明は省略する。In this fault tolerant computer, the master CPU module 15 and the slave CPU 16
Operate in synchronism with each other, and normally, the CPU control signal from the switching circuit 17 causes the master CPU module 1 to operate.
5, the right to use the system bus 3 is given. That is, the master C bus 15-2 in the master CPU module 15 has a master C 15a during the data write cycle and the data read cycle of the CPU 15-1.
A function of transmitting output data from the PU 15-1 to the system bus 3 and transmitting input data from the system bus 3 to the master CPU 15-1 is added. On the other hand, the slave bus driver 16-2 in the slave CPU module 16 is provided with a function of transmitting input data from the system bus 3 to the slave CPU 16-1 during the data read cycle of the CPU 16-1. , The function of transmitting output data from the slave CPU 16-1 to the system bus 3 is not added during the data write cycle of the CPU 16-1. Master CPU
The relationship between the access cycle of the module (master) and the slave CPU module (slave), the comparison operation in the comparison circuit, and the transmission direction of the bus driver is the same as that in the majority method (see FIG. 2), and the description thereof will be omitted.
【００３３】比較回路１５−３，１６−３での比較結果
は切換回路１７へ伝えられる。切換回路１７は、同時に
複数のＣＰＵモジュールが異常とならないことを前提と
して、図５に示すような判断で異常ＣＰＵモジュールお
よび異常箇所を特定する。すなわち、マスタＣＰＵモジ
ュール１５の比較回路１５−３およびスレーブＣＰＵモ
ジュール１６の比較回路１６−３での比較結果に基づ
き、比較回路１５−３，１６−３での比較結果が両者と
も「一致」であれば異常モジュール無しと判断し、比較
回路１５−３および１６−３の比較結果が両者とも「不
一致」であれば、マスタＣＰＵモジュール１５（マス
タ）を異常モジュールとして特定し、マスタバスドライ
バ１５−２を異常箇所として特定する。比較回路１５−
３での比較結果が「一致」で比較回路１６−３での比較
結果が「不一致」であれば、マスタＣＰＵ１５−１およ
びスレーブＣＰＵ１６−１に自己診断処理を行わせ、
「正常」と判断した方でないＣＰＵモジュールを異常モ
ジュールとして特定し、これによりマスタＣＰＵモジュ
ール１５を異常モジュールとして特定すると、マスタＣ
ＰＵ１５−１を異常箇所として特定し、逆にスレーブＣ
ＰＵモジュール１６を異常モジュールとして特定する
と、スレーブＣＰＵ１６−１を異常箇所として特定す
る。The comparison results of the comparison circuits 15-3 and 16-3 are transmitted to the switching circuit 17. The switching circuit 17 identifies the abnormal CPU module and the abnormal portion by the determination as shown in FIG. 5, assuming that the plurality of CPU modules do not become abnormal at the same time. That is, based on the comparison results of the comparison circuit 15-3 of the master CPU module 15 and the comparison circuit 16-3 of the slave CPU module 16, the comparison results of the comparison circuits 15-3 and 16-3 are both “match”. If there is, it is determined that there is no abnormal module, and if the comparison results of the comparison circuits 15-3 and 16-3 are both "mismatch", the master CPU module 15 (master) is specified as an abnormal module, and the master bus driver 15- 2 is specified as an abnormal point. Comparison circuit 15-
If the comparison result in 3 is “match” and the comparison result in the comparison circuit 16-3 is “mismatch”, the master CPU 15-1 and the slave CPU 16-1 are caused to perform self-diagnosis processing,
If the CPU module which is not judged as “normal” is specified as an abnormal module and the master CPU module 15 is specified as an abnormal module, the master C
PU15-1 is identified as the abnormal location, and conversely slave C
When the PU module 16 is specified as the abnormal module, the slave CPU 16-1 is specified as the abnormal portion.
【００３４】すなわち、マスタＣＰＵモジュール１５の
異常には、マスタＣＰＵ１５−１が異常となった場合と
マスタバスドライバ１５−２が異常となった場合とが考
えられる。マスタＣＰＵ１５−１が異常となった場合に
は、マスタＣＰＵモジュール１５の比較回路１５−３で
の比較結果が「一致」となり、スレーブＣＰＵモジュー
ル１６の比較回路１６−３での比較結果が「不一致」と
なる。マスタバスドライバ１５−２が異常となった場合
には、マスタＣＰＵモジュール１５の比較回路１５−３
での比較結果が「不一致」となり、スレーブＣＰＵモジ
ュール１６の比較回路１６−３での比較結果が「不一
致」となる。したがって、比較回路１５−３，１６−３
での比較結果が両者とも「不一致」となれば、マスタバ
スドライバ１５−２の異常として特定することができ
る。しかし、比較回路１５−３での比較結果が「一致」
で比較回路１６−３での比較結果が「不一致」となる場
合は、マスタＣＰＵ１５−１が異常となった場合だけで
なく、スレーブＣＰＵ１６−１が異常となった場合も考
えられ、マスタＣＰＵ１５−１の異常なのかスレーブＣ
ＰＵ１６−１の異常なのかを特定することができない。That is, the abnormality of the master CPU module 15 may be the abnormality of the master CPU 15-1 or the abnormality of the master bus driver 15-2. When the master CPU 15-1 becomes abnormal, the comparison result in the comparison circuit 15-3 of the master CPU module 15 becomes “match”, and the comparison result in the comparison circuit 16-3 of the slave CPU module 16 becomes “mismatch”. It will be. When the master bus driver 15-2 becomes abnormal, the comparison circuit 15-3 of the master CPU module 15
The result of comparison in “No” is “mismatch”, and the result of comparison in the comparison circuit 16-3 of the slave CPU module 16 is “No match”. Therefore, the comparison circuits 15-3 and 16-3
If the comparison results in both are "mismatch", it can be specified as an abnormality of the master bus driver 15-2. However, the comparison result of the comparison circuit 15-3 is “match”.
If the comparison result in the comparison circuit 16-3 is "mismatch", not only when the master CPU 15-1 becomes abnormal, but also when the slave CPU 16-1 becomes abnormal, the master CPU 15- Abnormality of 1 or slave C
It is not possible to identify whether the PU 16-1 is abnormal.
【００３５】このため、本実施例では、比較回路１５−
３での比較結果が「一致」で比較回路１６−３での比較
結果が「不一致」であった場合、マスタＣＰＵ１５−１
およびスレーブＣＰＵ１６−１に自己診断処理を行わせ
る。マスタＣＰＵ１５−１が異常であれば、マスタＣＰ
Ｕ１５−１は自己診断処理で「正常」と判断することは
できず、スレーブＣＰＵ１６−１が「正常」と判断す
る。スレーブＣＰＵ１６−１が異常であれば、スレーブ
ＣＰＵ１６−１は自己診断処理で「正常」と判断するこ
とはできず、マスタＣＰＵ１５−１が「正常」と判断す
る。したがって、この場合、スレーブＣＰＵ１６−１が
「正常」と判断すれば、マスタＣＰＵ１５−１の異常を
特定することができ、マスタＣＰＵ１５−１が「正常」
と判断すれば、スレーブＣＰＵ１６−１の異常を特定す
ることができる。Therefore, in this embodiment, the comparison circuit 15-
If the comparison result in No. 3 is “match” and the comparison result in the comparison circuit 16-3 is “mismatch”, the master CPU 15-1
Also, the slave CPU 16-1 is caused to perform self-diagnosis processing. If the master CPU 15-1 is abnormal, the master CP
U15-1 cannot determine "normal" in the self-diagnosis process, and the slave CPU 16-1 determines "normal". If the slave CPU 16-1 is abnormal, the slave CPU 16-1 cannot determine "normal" in the self-diagnosis process, and the master CPU 15-1 determines "normal". Therefore, in this case, if the slave CPU 16-1 determines "normal", the abnormality of the master CPU 15-1 can be identified, and the master CPU 15-1 "normal".
If it is determined that it is, the abnormality of the slave CPU 16-1 can be specified.
【００３６】また、切換回路１７は、マスタＣＰＵモジ
ュール１５を異常モジュールとして特定した場合、マス
タＣＰＵモジュール１５をシステムバス３から切り離
し、スレーブＣＰＵモジュール１６を新たなマスタＣＰ
Ｕモジュールとする。異常とされたＣＰＵモジュール１
５は新しいＣＰＵモジュールと交換する。交換された新
しいＣＰＵモジュール１５はスレーブＣＰＵモジュール
としてシステム構成に加わる。なお、切換回路１７は、
スレーブＣＰＵモジュール１６を異常モジュールとして
特定した場合、スレーブＣＰＵモジュール１６をシステ
ムバス３から切り離す。異常として特定されたＣＰＵモ
ジュール１６は新しいＣＰＵモジュールと交換する。交
換された新しいＣＰＵモジュールはスレーブＣＰＵモジ
ュールとしてシステム構成に加わる。When the switching circuit 17 identifies the master CPU module 15 as an abnormal module, the switching circuit 17 disconnects the master CPU module 15 from the system bus 3 and sets the slave CPU module 16 to a new master CP.
U module. Abnormal CPU module 1
5 is replaced with a new CPU module. The replaced new CPU module 15 joins the system configuration as a slave CPU module. The switching circuit 17 is
When the slave CPU module 16 is specified as the abnormal module, the slave CPU module 16 is disconnected from the system bus 3. The CPU module 16 identified as abnormal is replaced with a new CPU module. The replaced new CPU module joins the system configuration as a slave CPU module.
【００３７】以上説明したように、本実施例によれば、
マスタＣＰＵモジュール１５およびスレーブＣＰＵモジ
ュール１６において１個ずつ、合計２個のＣＰＵを使用
するだけで済み、交換単位が小さく、システム構成を少
なくすることができる。また、マスタＣＰＵモジュール
１５において、バスドライバ１５−２に異常が生じた場
合にも、マスタＣＰＵモジュール１５が異常モジュール
として特定されてシステム構成から切り離されるので、
ＣＰＵ１５−１の出力データとは異なったデータ（誤デ
ータ）がシステムバス３へ流れることがなく、システム
バス３への出力データの信頼性が向上し、メモリ５，６
への誤データの書き込みを避けることができる。As described above, according to this embodiment,
The master CPU module 15 and the slave CPU module 16 each need to use only one CPU, two CPUs in total, the replacement unit is small, and the system configuration can be reduced. Further, in the master CPU module 15, even when an abnormality occurs in the bus driver 15-2, the master CPU module 15 is identified as an abnormal module and separated from the system configuration.
Data (erroneous data) different from the output data of the CPU 15-1 does not flow to the system bus 3, and the reliability of the output data to the system bus 3 is improved.
It is possible to avoid writing erroneous data to.
【００３８】なお、図４において、ＣＰＵ１５−１とバ
スドライバ１５−２／比較回路１５−３とを結ぶ信号
線、ＣＰＵ１６−１とバスドライバ１６−２／比較回路
１６−３とを結ぶ信号線をバス構造にし、コネクタ接続
とするようにしてもよい。このようにすれば、ＣＰＵ単
位で交換することができ、正常なバスドライバや比較回
路まで交換されてしまうという無駄をなくすことが可能
となる。しかし、コネクタ接続とした場合、コストがア
ップするばかりでなく、その接合部で故障が生じ易くな
る。また、バス構造にするための部品の増加によって、
その部品の故障や基板の増大を招く。本実施例では、Ｃ
ＰＵの個数が減った分だけその問題は小さくなるが、こ
のようなデメリットを考えると、この部分をバス構造の
コネクタ接続しない方が得策であると言える。In FIG. 4, a signal line connecting the CPU 15-1 and the bus driver 15-2 / comparison circuit 15-3, and a signal line connecting the CPU 16-1 and the bus driver 16-2 / comparison circuit 16-3. May have a bus structure and be connected by a connector. By doing so, it is possible to replace each CPU, and it is possible to eliminate the waste of replacing normal bus drivers and comparison circuits. However, in the case of connector connection, not only the cost increases, but also a failure is likely to occur at the joint portion. Also, by increasing the number of parts for the bus structure,
This causes failure of the parts and increase of the board. In this embodiment, C
Although the problem becomes smaller as the number of PUs decreases, it can be said that it is better not to connect this part to a connector having a bus structure, considering such disadvantages.
【００３９】[0039]
【発明の効果】以上説明したことから明らかなように本
発明によれば、第１発明では、マスタＣＰＵモジュール
および第１〜第ＮのスレーブＣＰＵモジュールにおいて
１個ずつ、合計Ｎ＋１個のＣＰＵを使用するだけで済
み、交換単位が小さく、システム構成を少なくすること
ができるようになる。また、第１〜第ＮのスレーブＣＰ
Ｕモジュールの比較部での比較結果に基づき異常モジュ
ールが特定され、マスタＣＰＵの異常時のみではなくマ
スタバスドライバの異常時にもマスタＣＰＵモジュール
を異常モジュールとして特定することが可能であり、シ
ステムバスへの出力データの信頼性を向上し、メモリへ
の誤データの書き込みを避けることが可能となる。As is apparent from the above description, according to the present invention, in the first invention, one CPU is used in each of the master CPU module and the first to Nth slave CPU modules, and a total of N + 1 CPUs are used. The replacement unit is small and the system configuration can be reduced. Also, the first to Nth slave CPs
The abnormal module is specified based on the comparison result in the comparison unit of the U module, and the master CPU module can be specified as the abnormal module not only when the master CPU has an error but also when the master bus driver has an error, and the abnormal data is transmitted to the system bus. It is possible to improve the reliability of the output data of and to avoid writing erroneous data in the memory.
【００４０】第２発明では、第１発明において、マスタ
ＣＰＵモジュールが異常モジュールとして特定された場
合、マスタＣＰＵモジュールの比較部での比較結果に基
づき、異常箇所がマスタＣＰＵであるのかマスタバスド
ライバであるのかが特定される一方、マスタＣＰＵモジ
ュールが異常モジュールとして特定されると、マスタＣ
ＰＵモジュールがシステムバスから切り離され、第１〜
第ＮのスレーブＣＰＵモジュールの内の１つが新たなマ
スタＣＰＵモジュールとされるので、マスタＣＰＵの異
常時のみではなくマスタバスドライバの異常時にもマス
タＣＰＵモジュールを異常モジュールとして特定するこ
とができ、システムバスへの出力データの信頼性を向上
し、メモリへの誤データの書き込みを避けることができ
る。In the second invention, in the first invention, when the master CPU module is specified as the abnormal module, based on the comparison result in the comparison unit of the master CPU module, whether the abnormal portion is the master CPU or not in the master bus driver. If the master CPU module is specified as an abnormal module while the existence of the master CPU module is specified, the master C module
The PU module is disconnected from the system bus,
Since one of the Nth slave CPU modules is a new master CPU module, the master CPU module can be specified as an abnormal module not only when the master CPU has an error but also when the master bus driver has an error. It is possible to improve the reliability of output data to the bus and avoid writing erroneous data in the memory.
【００４１】第３発明では、マスタＣＰＵモジュールお
よびスレーブＣＰＵモジュールにおいて１個ずつ、合計
２個のＣＰＵを使用するだけで済み、交換単位が小さ
く、システム構成を少なくすることができるようにな
る。また、マスタＣＰＵモジュールの比較部およびスレ
ーブＣＰＵモジュールの比較部での比較結果が両者とも
「不一致」であれば、マスタＣＰＵモジュールが異常モ
ジュールとして特定され、マスタＣＰＵモジュールの比
較部での比較結果が「一致」でスレーブＣＰＵモジュー
ルの比較部での比較結果が「不一致」であれば、マスタ
ＣＰＵおよびスレーブＣＰＵが自己診断処理を行い、
「正常」と判断した方でないＣＰＵモジュールが異常モ
ジュールとして特定され、マスタＣＰＵの異常時のみで
はなくマスタバスドライバの異常時にもマスタＣＰＵモ
ジュールを異常モジュールとして特定することが可能で
あり、システムバスへの出力データの信頼性を向上し、
メモリへの誤データの書き込みを避けることが可能とな
る。According to the third aspect of the invention, only one CPU is used in each of the master CPU module and the slave CPU module, so that a total of two CPUs are used, the replacement unit is small, and the system configuration can be reduced. If the comparison results of the comparison unit of the master CPU module and the comparison unit of the slave CPU module are both “mismatch”, the master CPU module is identified as an abnormal module, and the comparison result of the comparison unit of the master CPU module is If “match” and the comparison result in the comparing section of the slave CPU module is “mismatch”, the master CPU and the slave CPU perform self-diagnosis processing,
A CPU module that is not judged as “normal” is specified as an abnormal module, and the master CPU module can be specified as an abnormal module not only when the master CPU has an error but also when the master bus driver has an error. Improve the reliability of the output data of
It becomes possible to avoid writing erroneous data in the memory.
【００４２】第４発明では、第３発明において、マスタ
ＣＰＵモジュールの比較部およびスレーブＣＰＵモジュ
ールの比較部での比較結果が両者とも「不一致」であれ
ば、マスタＣＰＵモジュールが異常モジュールとしてマ
スタバスドライバが異常箇所として特定され、マスタＣ
ＰＵモジュールの比較部での比較結果が「一致」でスレ
ーブＣＰＵモジュールの比較部での比較結果が「不一
致」であれば、マスタＣＰＵおよびスレーブＣＰＵが自
己診断処理を行い、「正常」と判断した方でないＣＰＵ
モジュールが異常モジュールとして特定され、これによ
りマスタＣＰＵモジュールが異常モジュールとして特定
されると、マスタＣＰＵが異常箇所として特定される一
方、マスタＣＰＵモジュールが異常モジュールとして特
定されると、マスタＣＰＵモジュールがシステムバスか
ら切り離され、スレーブＣＰＵモジュールが新たなマス
タＣＰＵモジュールとされるので、マスタＣＰＵの異常
時のみではなくマスタバスドライバの異常時にもマスタ
ＣＰＵモジュールを異常モジュールとして特定すること
ができ、システムバスへの出力データの信頼性を向上
し、メモリへの誤データの書き込みを避けることができ
る。According to a fourth aspect of the present invention, in the third aspect of the present invention, if the comparison results of the comparison section of the master CPU module and the comparison section of the slave CPU module are both "mismatched", then the master CPU module is regarded as an abnormal module and the master bus driver. Is identified as an abnormal point, and master C
If the comparison result in the comparison section of the PU module is “match” and the comparison result in the comparison section of the slave CPU module is “mismatch”, the master CPU and the slave CPUs perform self-diagnosis processing and determine “normal”. Non-CPU
When the module is specified as an abnormal module and the master CPU module is specified as the abnormal module, the master CPU is specified as the abnormal portion, and when the master CPU module is specified as the abnormal module, the master CPU module is changed to the system. Since the slave CPU module is separated from the bus and becomes a new master CPU module, the master CPU module can be specified as an abnormal module not only when the master CPU has an error but also when the master bus driver has an error, and the slave CPU module can be specified as an abnormal module. It is possible to improve the reliability of the output data of and to avoid writing erroneous data in the memory.
【図１】 本発明の一実施例（実施例１）を示すフォー
ルトトレラントコンピュータの要部を示す図である。FIG. 1 is a diagram showing a main part of a fault tolerant computer showing an embodiment (embodiment 1) of the present invention.
【図２】 マスタＣＰＵモジュール（マスタ）とスレー
ブＣＰＵモジュール（スレーブ）のアクセスサイクルと
比較回路での比較動作およびバスドライバの伝送方向と
の関係を示す図である。FIG. 2 is a diagram showing a relationship between an access cycle of a master CPU module (master) and a slave CPU module (slave), a comparison operation in a comparison circuit, and a transmission direction of a bus driver.
【図３】 図１に示した切換回路での異常モジュールの
特定処理を説明するための図である。FIG. 3 is a diagram for explaining a process of identifying an abnormal module in the switching circuit shown in FIG.
【図４】 本発明の他の実施例（実施例２）を示すフォ
ールトトレラントコンピュータの要部を示す図である。FIG. 4 is a diagram showing a main part of a fault-tolerant computer showing another embodiment (second embodiment) of the present invention.
【図５】 図４に示した切換回路での異常モジュールの
特定処理を説明するための図である。5 is a diagram for explaining a process of identifying an abnormal module in the switching circuit shown in FIG.
【図６】 比較方式を採用した従来のフォールトトレラ
ントコンピュータの要部を示す図である。FIG. 6 is a diagram showing a main part of a conventional fault-tolerant computer adopting a comparison method.
【図７】 多数決方式を採用した従来のフォールトトレ
ラントコンピュータの要部を示す図である。FIG. 7 is a diagram showing a main part of a conventional fault-tolerant computer that adopts a majority decision system.
３…システムバス、４…入出力インタフェース、５，６
…メモリ、１１…ＣＰＵモジュール（マスタＣＰＵモジ
ュール）、１２，１３…ＣＰＵモジュール（スレーブＣ
ＰＵモジュール）、１４…切換回路、１１−１…ＣＰＵ
（マスタＣＰＵ）、１１−２…バスドライバ（マスタバ
スドライバ）、１１−３…比較回路、１２−１，１３−
１…ＣＰＵ（スレーブＣＰＵ）、１２−２，１３−２…
バスドライバ（スレーブバスドライバ）、１２−３，１
３−３…比較回路、１５…ＣＰＵモジュール（マスタＣ
ＰＵモジュール）、１６…ＣＰＵモジュール（スレーブ
ＣＰＵモジュール）、１７…切換回路、１５−１…ＣＰ
Ｕ（マスタＣＰＵ）、１５−２…バスドライバ（マスタ
バスドライバ）、１５−３…比較回路、１６−１…ＣＰ
Ｕ（スレーブＣＰＵ）、１６−２…バスドライバ（スレ
ーブバスドライバ）、１６−３…比較回路。3 ... System bus, 4 ... Input / output interface, 5, 6
... memory, 11 ... CPU module (master CPU module), 12, 13 ... CPU module (slave C
PU module), 14 ... switching circuit, 11-1 ... CPU
(Master CPU), 11-2 ... Bus driver (master bus driver), 11-3 ... Comparison circuit, 12-1, 13-
1 ... CPU (slave CPU), 12-2, 13-2 ...
Bus driver (slave bus driver), 12-3, 1
3-3 ... Comparison circuit, 15 ... CPU module (master C
PU module), 16 ... CPU module (slave CPU module), 17 ... switching circuit, 15-1 ... CP
U (master CPU), 15-2 ... Bus driver (master bus driver), 15-3 ... Comparison circuit, 16-1 ... CP
U (slave CPU), 16-2 ... Bus driver (slave bus driver), 16-3 ... Comparison circuit.
Claims (4)
ータ書き込みサイクル時およびデータ読み込みサイクル
時に、マスタＣＰＵからのシステムバスへの出力データ
の伝送およびマスタＣＰＵへのシステムバスからの入力
データの伝送を行うマスタバスドライバと、マスタＣＰ
Ｕからの出力データとマスタＣＰＵからのマスタバスド
ライバを介するシステムバスへの出力データとを比較す
る比較部とを備えたマスタＣＰＵモジュールと、 スレーブＣＰＵと、このスレーブＣＰＵのデータ読み込
みサイクル時にスレーブＣＰＵへのシステムバスからの
入力データの伝送を行うが、スレーブＣＰＵのデータ書
き込みサイクル時にはスレーブＣＰＵからのシステムバ
スへの出力データの伝送は行わないスレーブバスドライ
バと、スレーブＣＰＵからの出力データとマスタＣＰＵ
からマスタバスドライバを介してシステムバスへ出され
た出力データとを比較する比較部とを備えた第１〜第Ｎ
のスレーブＣＰＵモジュールと、この第１〜第Ｎのスレ
ーブＣＰＵモジュールの比較部での比較結果に基づき異
常モジュールを特定する異常モジュール特定手段とを備
えたことを特徴とするフォールトトレラントコンピュー
タ。1. A master CPU and transmission of output data from the master CPU to a system bus and transmission of input data from the system bus to the master CPU during a data write cycle and a data read cycle of the master CPU. Master bus driver and master CP
A master CPU module having a comparison unit for comparing output data from U and output data from the master CPU to the system bus via the master bus driver, a slave CPU, and a slave CPU during a data read cycle of this slave CPU To the system bus, but does not transmit output data from the slave CPU to the system bus during the data write cycle of the slave CPU, and the output data from the slave CPU and the master CPU
A first to N-th comparison section for comparing the output data output to the system bus from the master bus driver via the master bus driver.
Fault-tolerant computer, comprising: the slave CPU module and the abnormal module specifying means for specifying the abnormal module based on the comparison result of the comparing units of the first to Nth slave CPU modules.
ータ書き込みサイクル時およびデータ読み込みサイクル
時に、マスタＣＰＵからのシステムバスへの出力データ
の伝送およびマスタＣＰＵへのシステムバスからの入力
データの伝送を行うマスタバスドライバと、マスタＣＰ
Ｕからの出力データとマスタＣＰＵからのマスタバスド
ライバを介するシステムバスへの出力データとを比較す
る比較部とを備えたマスタＣＰＵモジュールと、 スレーブＣＰＵと、このスレーブＣＰＵのデータ読み込
みサイクル時にスレーブＣＰＵへのシステムバスからの
入力データの伝送を行うが、スレーブＣＰＵのデータ書
き込みサイクル時にはスレーブＣＰＵからのシステムバ
スへの出力データの伝送は行わないスレーブバスドライ
バと、スレーブＣＰＵからの出力データとマスタＣＰＵ
からマスタバスドライバを介してシステムバスへ出され
た出力データとを比較する比較部とを備えた第１〜第Ｎ
のスレーブＣＰＵモジュールと、この第１〜第Ｎのスレ
ーブＣＰＵモジュールの比較部での比較結果に基づき異
常モジュールを特定する異常モジュール特定手段と、 この異常モジュール特定手段によりマスタＣＰＵモジュ
ールが異常モジュールとして特定された場合、このマス
タＣＰＵモジュールの比較部での比較結果に基づき、異
常箇所がマスタＣＰＵであるのかマスタバスドライバで
あるのかを特定する異常箇所特定手段と、 マスタＣＰＵモジュールが異常モジュールとして特定さ
れた場合、マスタＣＰＵモジュールをシステムバスから
切り離し、第１〜第ＮのスレーブＣＰＵモジュールの内
の１つを新たなマスタＣＰＵモジュールとする切換手段
とを備えたことを特徴とするフォールトトレラントコン
ピュータ。2. A master CPU and, during a data write cycle and a data read cycle of the master CPU, transmitting output data from the master CPU to a system bus and transmitting input data from the system bus to the master CPU. Master bus driver and master CP
A master CPU module having a comparison unit for comparing output data from U and output data from the master CPU to the system bus via the master bus driver, a slave CPU, and a slave CPU during a data read cycle of this slave CPU To the system bus, but does not transmit output data from the slave CPU to the system bus during the data write cycle of the slave CPU, and the output data from the slave CPU and the master CPU
A first to N-th comparison section for comparing the output data output to the system bus from the master bus driver via the master bus driver.
Slave CPU module, and an abnormal module specifying unit that specifies an abnormal module based on the comparison result of the comparing units of the first to Nth slave CPU modules, and the abnormal CPU specifying unit specifies the master CPU module as an abnormal module. In this case, based on the comparison result in the comparison unit of this master CPU module, the abnormal point specifying means for specifying whether the abnormal point is the master CPU or the master bus driver, and the master CPU module are specified as the abnormal module. In this case, the master CPU module is disconnected from the system bus, and there is provided switching means for using one of the first to Nth slave CPU modules as a new master CPU module.
ータ書き込みサイクル時およびデータ読み込みサイクル
時に、マスタＣＰＵからのシステムバスへの出力データ
の伝送およびマスタＣＰＵへのシステムバスからの入力
データの伝送を行うマスタバスドライバと、マスタＣＰ
Ｕからの出力データとマスタＣＰＵからのマスタバスド
ライバを介するシステムバスへの出力データとを比較す
る比較部とを備えたマスタＣＰＵモジュールと、 スレーブＣＰＵと、このスレーブＣＰＵのデータ読み込
みサイクル時にスレーブＣＰＵへのシステムバスからの
入力データの伝送を行うが、スレーブＣＰＵのデータ書
き込みサイクル時にはスレーブＣＰＵからのシステムバ
スへの出力データの伝送は行わないスレーブバスドライ
バと、スレーブＣＰＵからの出力データとマスタＣＰＵ
からマスタバスドライバを介してシステムバスへ出され
た出力データとを比較する比較部とを備えたスレーブＣ
ＰＵモジュールと、 マスタＣＰＵモジュールの比較部およびスレーブＣＰＵ
モジュールの比較部での比較結果が両者とも「不一致」
であった場合、マスタＣＰＵモジュールを異常モジュー
ルとして特定し、マスタＣＰＵモジュールの比較部での
比較結果が「一致」でスレーブＣＰＵモジュールの比較
部での比較結果が「不一致」であった場合、マスタＣＰ
ＵおよびスレーブＣＰＵに自己診断処理を行わせ、「正
常」と判断した方でないＣＰＵモジュールを異常モジュ
ールとして特定する異常モジュール特定手段とを備えた
ことを特徴とするフォールトトレラントコンピュータ。3. A master CPU and, during a data write cycle and a data read cycle of the master CPU, transmitting output data from the master CPU to the system bus and transmitting input data from the system bus to the master CPU. Master bus driver and master CP
A master CPU module having a comparison unit for comparing output data from U and output data from the master CPU to the system bus via the master bus driver, a slave CPU, and a slave CPU during a data read cycle of this slave CPU To the system bus, but does not transmit output data from the slave CPU to the system bus during the data write cycle of the slave CPU, and the output data from the slave CPU and the master CPU
Slave C having a comparison unit for comparing the output data output from the master bus driver to the system bus via the master bus driver.
PU module and comparison section of master CPU module and slave CPU
The comparison results in the module comparison section are both "mismatched"
If it is, the master CPU module is identified as an abnormal module, and if the comparison result in the comparison section of the master CPU module is “match” and the comparison result in the comparison section of the slave CPU module is “mismatch”, CP
A fault-tolerant computer, comprising: an abnormal module specifying unit that causes the U and slave CPUs to perform a self-diagnosis process and specifies a CPU module that has not been determined to be "normal" as an abnormal module.
ータ書き込みサイクル時およびデータ読み込みサイクル
時に、マスタＣＰＵからのシステムバスへの出力データ
の伝送およびマスタＣＰＵへのシステムバスからの入力
データの伝送を行うマスタバスドライバと、マスタＣＰ
Ｕからの出力データとマスタＣＰＵからのマスタバスド
ライバを介するシステムバスへの出力データとを比較す
る比較部とを備えたマスタＣＰＵモジュールと、 スレーブＣＰＵと、このスレーブＣＰＵのデータ読み込
みサイクル時にスレーブＣＰＵへのシステムバスからの
入力データの伝送を行うが、スレーブＣＰＵのデータ書
き込みサイクル時にはスレーブＣＰＵからのシステムバ
スへの出力データの伝送は行わないスレーブバスドライ
バと、スレーブＣＰＵからの出力データとマスタＣＰＵ
からマスタバスドライバを介してシステムバスへ出され
た出力データとを比較する比較部とを備えたスレーブＣ
ＰＵモジュールと、 マスタＣＰＵモジュールの比較部およびスレーブＣＰＵ
モジュールの比較部での比較結果が両者とも「不一致」
であった場合、マスタＣＰＵモジュールを異常モジュー
ルとしてマスタバスドライバを異常箇所として特定し、
マスタＣＰＵモジュールの比較部での比較結果が「一
致」でスレーブＣＰＵモジュールの比較部での比較結果
が「不一致」であった場合、マスタＣＰＵおよびスレー
ブＣＰＵに自己診断処理を行わせ、「正常」と判断した
方でないＣＰＵモジュールを異常モジュールとして特定
し、これによりマスタＣＰＵモジュールが異常モジュー
ルとして特定された場合、マスタＣＰＵを異常箇所とし
て特定する異常モジュールおよび異常箇所特定手段と、 マスタＣＰＵモジュールが異常モジュールとして特定さ
れた場合、マスタＣＰＵモジュールをシステムバスから
切り離し、スレーブＣＰＵモジュールを新たなマスタＣ
ＰＵモジュールとする切換手段とを備えたことを特徴と
するフォールトトレラントコンピュータ。4. A master CPU and, during a data write cycle and a data read cycle of the master CPU, transmitting output data from the master CPU to the system bus and transmitting input data from the system bus to the master CPU. Master bus driver and master CP
A master CPU module having a comparison unit for comparing output data from U and output data from the master CPU to the system bus via the master bus driver, a slave CPU, and a slave CPU during a data read cycle of this slave CPU To the system bus, but does not transmit output data from the slave CPU to the system bus during the data write cycle of the slave CPU, and the output data from the slave CPU and the master CPU
Slave C having a comparison unit for comparing the output data output from the master bus driver to the system bus via the master bus driver.
PU module and comparison section of master CPU module and slave CPU
The comparison results in the module comparison section are both "mismatched"
If it is, specify the master CPU module as the abnormal module and the master bus driver as the abnormal portion,
When the comparison result of the comparison unit of the master CPU module is “match” and the comparison result of the comparison unit of the slave CPU module is “mismatch”, the master CPU and the slave CPUs are caused to perform the self-diagnosis process and “normal” If the CPU module that is not determined as the abnormal module is specified as the abnormal module, and the master CPU module is specified as the abnormal module by this, the abnormal module and the abnormal point specifying means for specifying the master CPU as the abnormal point and the master CPU module are abnormal. If specified as a module, disconnect the master CPU module from the system bus and replace the slave CPU module with the new master C
A fault-tolerant computer, comprising: a switching means that is a PU module.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069381A JPH08263452A (en) | 1995-03-28 | 1995-03-28 | Fault tolerant computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069381A JPH08263452A (en) | 1995-03-28 | 1995-03-28 | Fault tolerant computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263452A true JPH08263452A (en) | 1996-10-11 |
Family
ID=13400951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069381A Pending JPH08263452A (en) | 1995-03-28 | 1995-03-28 | Fault tolerant computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263452A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108763113A (en) * | 2018-05-23 | 2018-11-06 | 广东水利电力职业技术学院（广东省水利电力技工学校） | A kind of bus embedded type industrial control system and control method, the information processing terminal |
-
1995
- 1995-03-28 JP JP7069381A patent/JPH08263452A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108763113A (en) * | 2018-05-23 | 2018-11-06 | 广东水利电力职业技术学院（广东省水利电力技工学校） | A kind of bus embedded type industrial control system and control method, the information processing terminal |
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