JPH08242580A

JPH08242580A - Ｍｏｓ駆動回路

Info

Publication number: JPH08242580A
Application number: JP7041772A
Authority: JP
Inventors: Yasuhiro Maruyama; 康弘丸山; Hironobu Izumi; 啓修出水
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-03-01
Filing date: 1995-03-01
Publication date: 1996-09-17
Anticipated expiration: 2016-07-16
Also published as: JP3188371B2

Abstract

(57)【要約】【目的】スイッチングレギュレータに設けられ、駆動
すべきＭＯＳ型電界効果トランジスタＭＯＳ２との間の
抵抗を省略できる上、ＭＯＳ２の製造バラツキにかかわ
らず立ち上がり時間ｔｒ，立ち下がり時間ｔｆを最適化
できるＭＯＳ駆動回路を提供する。【構成】第１バイポーラトランジスタＴ_N5，Ｔ_N6と、
これに接続された第２バイポーラトランジスタＴ_P5，Ｔ
_P6とを備える。上記両バイポーラトランジスタのべース
とグランドとの間に接続されたコンデンサＣ₁を備え
る。定電流回路部の電流経路２Ａには電流調節用の抵抗
Ｒ₃が介挿される一方、電流経路２Ｃにはグランド側に
スイッチＴ_N3が介挿され、かつこのスイッチＴ_N3の電源
側端子はコンデンサＣ₁のベース側の端子に接続されて
いる。スイッチＴ_N3をオン、オフさせるデューティ設定
部３を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＭＯＳ駆動回路に関す
る。より詳しくは、スイッチングレギュレータを構成す
るのに用いられるＭＯＳ型電界効果トランジスタを駆動
するための駆動回路に関する。

【０００２】

【従来の技術】スイッチングレギュレータとしては、図
４に示すように、ＡＣ入力を整流するブリッジダイオー
ドＢＤ１と、１次側コイルＬ₁，Ｌ₃および２次側コイル
Ｌ₂を有するトランスＴ１と、スイッチングを行うため
のパワーＭＯＳ（電力用ＭＯＳ型電界効果トランジス
タ）１と、このＭＯＳ１を駆動するためのＩＣ（集積回
路）１を備えたものが知られている。ブリッジダイオー
ドＢＤ１の出力端とＧＮＤ（接地）との間にコンデンサ
Ｃ₂₀₀が接続され、これと並列に抵抗Ｒ₂₀₀とツェナーダ
イオードＺＤ₂₀₀が接続されている。

【０００３】ＩＣ１の出力端子Ｇ_Aは、抵抗Ｒ_Gを介して
ＭＯＳ１のゲートＧに接続されている。また、ＭＯＳ１
のソースＳとＧＮＤ（接地）との間には電流検出用抵抗
Ｒｓが介挿されている。この抵抗Ｒｓには、抵抗
Ｒ₂₀₄，コンデンサＣ₂₀₃が並列に接続され、抵抗Ｒ₂₀₄
とコンデンサＣ₂₀₃との接続点がＩＣ１の入力端子Ｏｃ
に接続されている。

【０００４】ＳＷ電源起動後、トランスＴ１の１次側コ
イルＬ₃、ダイオードＤ₂₀₀、コンデンサＣ₂₀₁は、抵抗
Ｒ₂₀₀とツェナーダイオードＺＤ₂₀₀を介して整流、平滑
された安定電圧を、ＩＣ１の電源入力端子Ｖｃｃに供給
する。Ｖｃｃ電圧が供給されると、ＩＣ１が動作し、Ｍ
ＯＳ１のスイッチング動作が始まる。そして、トランス
Ｔ１を通じて２次側に電力が伝わる。

【０００５】２次側では、ダイオードＤ₂₀₁、コンデン
サＣ₂₀₂により整流、平滑された出力電圧Ｖｏが出力さ
れる。２次側には出力電圧Ｖｏを監視するシャントレギ
ュレータＳＲ１があり、次のようにフィードバックを行
う。

【０００６】出力電圧Ｖｏは抵抗Ｒ₂₀₁，Ｒ₂₀₂によって
分圧され、シャントレギュレータＳＲ１のＶｒｅｆ端子
に入力される。シャントレギュレータＳＲ１は、この電
圧が約２．５よりも高いとＩ_Kが大となり、フォトカプ
ラＰＣ１の発光側（発光ダイオード）の光量が大とな
る。光量が大となるとフォトカプラＰＣ１の受光側（フ
ォトトランジスタ）はＩｃが大となって、フィードバッ
ク端子Ｆ_Bの電圧Ｖ_FBはよりロー（低）となる。この結
果、ＭＯＳ１のスイッチングのデューティが小さくな
る。すると、２次側への電力伝達量が低下し、出力電圧
Ｖｏも低下する。

【０００７】これに対し、出力電圧Ｖｏが低下してシャ
ントレギュレータＳＲ１のＶｒｅｆ端子の入力が２．５
Ｖよりも低下すると上記と逆の動作が起こる。

【０００８】すなわち、Ｖｒｅｆ低下→Ｉ_k小→ＰＣ１
の光量小→Ｖ_FBアップ→ＭＯＳ１のデューティ大→電力
伝達量大→出力電圧Ｖｏ大となる。

【０００９】このようにＭＯＳ１のスイッチングのデュ
ーティを調整することにより、出力電圧Ｖｏが一定に保
つことができる（ＰＷＭ（パルス幅変調）方式）。この
結果として、Ｖｒｅｆ端子が２．５Ｖとなるようにフィ
ードバックが行われ、出力電圧ＶｏはＶｏ＝（（Ｒ₂₀₁
＋Ｒ₂₀₂）／Ｒ₂₀₂）×２．５Ｖとなる。

【００１０】

【発明が解決しようとする課題】ところで、上記ＭＯＳ
１をスイッチングするために、ＩＣ１のＧ_A端子から
は、図５(a)に示すように、略矩形状の波形を持つ電圧
Ｖ_GAが出力される。この出力Ｖ_GAは抵抗Ｒ_Gを介してＭ
ＯＳ１のゲートへ入力される。このとき、ＭＯＳ１のゲ
ート・ドレイン間容量Ｃ_DG（図示せず）がミラー容量と
して働くので、ゲートドライブ電流がドレイン側へバイ
パスされる。この結果、この期間のゲート電圧Ｖ_Gの変
化は遅くなり、図５(b)に示すように、所定の立ち上が
り時間（電圧が全変化量の１０％から９０％に達する時
間）ｔｒと立ち下がり時間（電圧が全変化量の９０％か
ら１０％に達する時間）ｔｆを持つ波形になる。

【００１１】ここで、抵抗Ｒ_Gが小さいときは、ｔｒ，
ｔｆが短くなって、スイッチング損失が小さくなるとい
う利点がある。しかし、電流変化率が大きくなるため、
スイッチング時にゲート配線のインダクタンスによる大
きなサージ電圧が発生し、ＭＯＳ１の定格を超えるおそ
れがある。またノイズの発生により、ＩＣ１が誤動作を
起こすおそれがある。逆に、Ｒ_Gが大きいときは、ｔ
ｒ，ｔｆが長くなって、電流変化率は小さくなるため、
サージ電圧は小さくなり、ノイズの発生に起因するＩＣ
１の誤動作も少なくなる。しかし、スイッチング損失は
大きくなる。そこで、従来は、ｔｒ，ｔｆを最適化する
ように抵抗Ｒ_Gの値が設定されて、ＭＯＳ１のスイッチ
ング損失およびサージ電圧を許容範囲内に収めるように
なっている。

【００１２】しかしながら、ｔｒ，ｔｆの大小は、単に
抵抗Ｒ_Gの値だけに依存するのではなく、Ｒ_Gの値とＭＯ
Ｓ１のゲート容量とで構成されるＣＲ時定数の大きさに
依存する。このため、ＭＯＳ１の製造工程に起因するゲ
ート容量のバラツキによって、ｔｒ，ｔｆが影響を受け
るという問題がある。

【００１３】また、抵抗Ｒ_GをＩＣ１とＭＯＳ１との間
に外付けしているため、部品数が多くなって、ＩＣ１と
ＭＯＳ１とを１パッケージに収容することが難しいとい
う問題がある。

【００１４】そこで、この発明の目的は、駆動すべきＭ
ＯＳ型電界効果トランジスタとの間の抵抗を省略できる
上、ＭＯＳ型電界効果トランジスタの製造バラツキにか
かわらずｔｒ，ｔｆを最適化することができるＭＯＳ駆
動回路を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載のＭＯＳ駆動回路は、変圧器の１次
側に設けられたＭＯＳ型電界効果トランジスタをスイッ
チングして、上記変圧器の２次側に一定の出力電圧を出
力するようにしたスイッチングレギュレータに設けら
れ、上記出力電圧の大きさを表すフィードバック信号に
基づいて上記ＭＯＳ型電界効果トランジスタをオン、オ
フさせるＭＯＳ駆動回路であって、電源と上記ＭＯＳ型
電界効果トランジスタのゲートとの間に介挿された、Ｎ
ＰＮ型又はＰＮＰ型のうち一方の型を持つ第１バイポー
ラトランジスタと、上記ＭＯＳ型電界効果トランジスタ
のゲートとグランドとの間に介挿され、ベースが上記第
１バイポーラトランジスタのべースに接続されたＮＰＮ
型又はＰＮＰ型のうち他方の型を持つ第２バイポーラト
ランジスタと、上記両バイポーラトランジスタのべース
とグランドとの間に接続されたコンデンサと、電源とグ
ランドとの間に、電流ミラー回路を構成して互いに等し
い電流を流すことができる少なくとも２系統の電流経路
を含む定電流回路部とを備え、上記定電流回路部の一の
電流経路には電流調節用の抵抗が介挿される一方、上記
定電流回路部の別の電流経路にはグランド側にスイッチ
が介挿され、かつこのスイッチの上記電源側の端子は上
記コンデンサのベース側の端子に接続されており、上記
フィードバック信号を受けて、上記スイッチを、上記フ
ィードバック信号が大きくなるにつれてデューティを大
きくする一方、上記フィードバック信号が小さくなるに
つれてデューティを小さくしてオン、オフするデューテ
ィ設定部を備えたことを特徴としている。

【００１６】また、請求項２に記載のＭＯＳ駆動回路
は、請求項１に記載のＭＯＳ駆動回路において、上記定
電流回路部の上記電流調節用の抵抗は複数の部分に区分
され、上記抵抗の各部分に対して並列に、外部からの電
力によって短絡され得る素子が接続されていることを特
徴としている。

【００１７】

【作用】請求項１のＭＯＳ駆動回路は次のように動作す
る。説明の便宜上、駆動すべきＭＯＳ型電界効果トラン
ジスタ（以下「ＭＯＳ」と略記する。）はＮチャネル型
であり、これに応じて第１バイポーラトランジスタはＮ
ＰＮ型、第２バイポーラトランジスタはＰＮＰ型である
ものとする。

【００１８】デューティ設定部が定電流回路部のスイッ
チをオフすると、定電流回路部からコンデンサ側へ一定
の電流、すなわち、定電流回路部の一の電流経路に介挿
された電流調節用の抵抗によって定められた電流値と等
しい大きさの電流が流れて、上記コンデンサはこの電流
値に応じた一定の勾配で充電されるとともに、ＮＰＮ型
第１バイポーラトランジスタのべースに電流が流れ込
む。したがって、このＮＰＮ型第１バイポーラトランジ
スタがオンしてＭＯＳのゲート電圧が立ち上がり、この
結果、ＭＯＳがオンする。このＭＯＳのゲート電圧の立
ち上がり時間は、上記ＮＰＮ型第１バイポーラトランジ
スタのべース電流に依存する。したがって、上記定電流
回路部がコンデンサ側に流す電流に依存し、上記コンデ
ンサと上記電流調節用の抵抗との時定数に依存する。な
お、ＭＯＳのゲート電圧が立ち上がり、高電位にある
間、ＰＮＰ型第２バイポーラトランジスタは、べースが
エミッタよりも高電位に維持され、オフ状態とされる。

【００１９】一方、上記デューティ設定部が上記定電流
回路部の上記スイッチをオンすると、上記コンデンサに
蓄積された電荷が上記スイッチを通してグランド側へ一
定の電流値で、すなわち、上記定電流回路部の一の電流
経路に介挿された電流調節用の抵抗によって定められた
電流値で流れる。上記コンデンサはこの電流値に応じた
一定の勾配で放電される。このとき、上記ＮＰＮ型第１
バイポーラトランジスタはべースがエミッタよりも低電
位となってオフし、上記ＰＮＰ型第２バイポーラトラン
ジスタはベースがエミッタよりも低電位となってオンす
る。この結果、上記ＭＯＳのゲート電圧は立ち下がり、
ＭＯＳはオフする。このＭＯＳのゲート電圧の立ち下が
り時間は、上記ＰＮＰ型第２バイポーラトランジスタの
ベース電流に依存する。したがって、上記定電流回路部
の上記スイッチを通してグランド側へ流れる電流に依存
し、上記コンデンサと上記電流調節用の抵抗との時定数
に依存する。

【００２０】このように、このＭＯＳ駆動回路によれ
ば、駆動すべきＭＯＳのゲート電圧の立ち上がり時間、
立ち下がり時間は、上記コンデンサと電流調節用の抵抗
との時定数に依存し、この時定数により調節される。し
たがって、上記ＭＯＳとの間の抵抗（図４中のＲ_G）が
不要となる。つまり、Ｒ_Gが無くとも、サージ電圧を抑
え、ノイズも低減でき、かつスイッチング損失も小さく
できる。また、このようにしてＲ_Gを省略した場合、Ｍ
ＯＳのゲート電圧の立ち上がり時間、立ち下がり時間は
ゲート容量のバラツキの影響を受けなくなり、ほぼ上記
時定数による設定通りの値になる。したがって、ＭＯＳ
の製造バラツキにかかわらず立ち上がり時間、立ち下が
り時間が最適化される。また、Ｒ_Gを省略した場合、こ
のＭＯＳ駆動回路をＩＣ（集積回路）化したものとＭＯ
Ｓとを１パッケージに容易に収容することができる。

【００２１】なお、デューティ設定部がフィードバック
信号に基づいて上記スイッチのデューティを調節するの
で、ＭＯＳのスイッチングのデューティも調整され、ス
イッチングレギュレータの出力電圧は、従来と同様に一
定に保たれる。

【００２２】また、駆動すべきＭＯＳがＰチャネル型で
あるときは、これに応じて第１バイポーラトランジスタ
はＰＮＰ型、第２バイポーラトランジスタはＮＰＮ型に
設定される。ＭＯＳ駆動回路の動作は、電流の向き、電
圧の立ち上がり、立ち下がりが逆になる以外は上記と同
様である。

【００２３】また、請求項２のＭＯＳ駆動回路では、上
記定電流回路部の上記電流調節用の抵抗は複数の部分に
区分され、上記抵抗の各部分に対して並列に、外部から
の電力によって短絡され得る素子が接続されているの
で、このＭＯＳ駆動回路を作製した後に、上記抵抗の各
部分に対して並列に接続された素子を個々に短絡させて
上記抵抗の値を微調すること（いわゆるトリミング）が
可能となる。したがって、上記ＭＯＳの立ち上がり時
間、立ち下がり時間が容易に調整され得る。

【００２４】

【実施例】以下、この発明のＭＯＳ駆動回路を実施例に
より詳細に説明する。

【００２５】図１は、一実施例のＭＯＳ駆動回路を有す
るＩＣ（集積回路）２と、このＩＣ２によって駆動され
るＭＯＳ２を示している。ＩＣ２の出力端子Ｇ_AはＭＯ
Ｓ２のゲートに接続されている。このＭＯＳ２とＩＣ２
は、図４に示したスイッチングレギュレータにおいて、
ＭＯＳ１とＩＣ１の代わりに用いられ、このスイッチン
グレギュレータの一部を構成するようになっている。な
お、ＭＯＳ２はＭＯＳ１と同一のものである。

【００２６】図１に示すように、このＩＣ２は、出力部
１と、定電流回路部２と、デューティ設定部３を備えて
いる。

【００２７】上記出力部１は、電源Ｖｃｃ（この例では
Ｖｃｃ＝１８Ｖ）とＧ_A端子との間に接続された第１バ
イポーラトランジスタとしてのＮＰＮトランジスタ
Ｔ_N5，Ｔ_N6と、Ｇ_A端子とグランドとの間に接続された
ＮＰＮトランジスタＴ_N7，Ｔ_N9を備えている。ＮＰＮト
ランジスタＴ_N5，Ｔ_N6はダーリントン接続されており、
後段トランジスタＴ_N6のベース、エミッタ間にはバイア
ス設定用抵抗Ｒ₆が接続されている。ＮＰＮトランジス
タＴ_N7，Ｔ_N9もまた、ダーリントン接続されている。前
段トランジスタＴ_N7のベース、エミッタ間にバイアス設
定用抵抗Ｒ₄が接続され、後段トランジスタＴ_N9のベー
ス、エミッタ間に、バイアス設定用抵抗Ｒ₅と、デュー
ティ設定部３の一部を構成するＮＰＮトランジスタＴ_N8
とが接続されている。

【００２８】上記Ｇ_A端子とＮＰＮトランジスタＴ_N9の
べースとの間、上記Ｇ_A端子とＮＰＮトランジスタＴ_N7
のべースとの間に、互いに電流ミラー回路を構成する第
２のバイポーラトランジスタとしてのＰＮＰトランジス
タＴ_P5，Ｔ_P6が接続されている。これらのＰＮＰトラン
ジスタＴ_P5，Ｔ_P6のベースはＮＰＮトランジスタＴ_N5の
べースに接続されている。

【００２９】上記ＮＰＮトランジスタＴ_N6，Ｔ_N9のエミ
ッタ面積は、必要ならばＭＯＳ２のゲート容量を瞬時に
充電できるように、十分大きく設定されている。

【００３０】さらに、ＮＰＮトランジスタＴ_N5およびＰ
ＮＰトランジスタＴ_P5，Ｔ_P6のべースとグランドとの間
にはコンデンサＣ₁が接続されている。

【００３１】上記定電流回路部２は、電源Ｖｃｃ＃（こ
の例ではＶｃｃ＃＝１３．２Ｖ）とグランドとの間に３
系統の電流経路２Ａ，２Ｂ，２Ｃを含んでいる。

【００３２】電流経路２Ａには、ＰＮＰトランジスタＴ
_P1と、ＮＰＮトランジスタＴ_N1と、電流調節用の抵抗Ｒ
３が介挿されている。電流経路２Ｂには、ＰＮＰトラン
ジスタＴ_P2と、ＮＰＮトランジスタＴ_N2が介挿されてい
る。また、電流経路２Ｃには、ＰＮＰトランジスタＴ_P3
と、スイッチとしてのＮＰＮトランジスタＴ_N3が介挿さ
れている。このＮＰＮトランジスタＴ_N3のコレクタ側の
端子はコンデンサＣ₁のベース側の端子に接続されてい
る。

【００３３】３つのＰＮＰトランジスタＴ_P1，Ｔ_P2，Ｔ
_P3のベース、エミッタは電流ミラー回路を構成するよう
に互いに共通に接続されており、この結果、電流経路２
Ａ，２Ｂ，２Ｃに互いに等しい電流を流すことができる
ようになっている。なお、ＰＮＰトランジスタＴ_P4は、
各ＰＮＰトランジスタＴ_P1，Ｔ_P2，Ｔ_P3のベース電流を
グランドに逃がすためのものである。

【００３４】定電圧源Ｖｓ（この例ではＶｓ＝４Ｖ）と
グランドとの間にバイアス設定用抵抗Ｒ₁，Ｒ₂が直列に
接続されており、この抵抗Ｒ₁，Ｒ₂間に上記ＮＰＮトラ
ンジスタＴ_N1のベースが接続されている。抵抗Ｒ₁，Ｒ₂
およびＲ₃によってＮＰＮトランジスタＴ_N1のバイアス
が設定される。これにより、電流経路２Ａを流れる電流
の大きさが定められ、これに伴って残りの電流経路２
Ｂ，２Ｃを流れる電流の大きさも定められる。

【００３５】さらに、電流経路２Ｂ，２ＣのＮＰＮトラ
ンジスタＴ_N2，Ｔ_N3のべース、エミッタは電流ミラー回
路を構成するように互いに共通に接続されている。この
結果、電流経路２ＣからコンデンサＣ₁側へ電流が分岐
して流れ、またはコンデンサＣ₁側から電流経路２Ｃに
電流が流れ込んだとしても、電流経路２Ｂ，２Ｃには略
同じ大きさの電流が流れるようになっている。なお、Ｎ
ＰＮトランジスタＴ_N2のコレクタ、べース間は、ベース
電流を得るために短絡されている。また、ＮＰＮトラン
ジスタＴ_N2，Ｔ_N3のベース、エミッタ間に、デューティ
設定部３の一部を構成するＮＰＮトランジスタＴ_N4が接
続されている。

【００３６】上記デューティ設定部３は、発振器ＯＳＣ
１と、コンパレータＣＭＰ１と、ＮＰＮトランジスタＴ
_N8，Ｔ_N4とからなっている。発振器ＯＳＣ１は一定周期
の三角波形の信号Ｖｏｓｃを出力する。コンパレータＣ
ＭＰ１は、発振器ＯＳＣ₁の出力電圧Ｖｏｓｃと、フィ
ードバック端子Ｆ_Bに入力される電圧Ｖ_FBとを受けて、
ＶｏｓｃがＶ_FBよりも低いときＨ（高）レベル、Ｖｏｓ
ｃがＶ_FBよりも高いときＬ（低）レベルをとる矩形波形
の信号Ｖｃを出力する。この矩形波形の信号Ｖｃは、Ｈ
レベルにあるときＭＯＳ２をオンすべきことを表し、Ｌ
レベルにあるときＭＯＳ２をオフすべきことを表す。発
振器ＯＳＣ１の出力Ｖｏｓｃが三角波形であるから、こ
の矩形波形の信号Ｖｃは、フィードバック電圧Ｖ_FBが大
きくなるにつれてデューティが大きくなる一方、フィー
ドバック電圧Ｖ_FBが小さくなるにつれてデューティが小
さくなる。ＮＰＮトランジスタＴ_N8，Ｔ_N4はコンパレー
タＣＭＰ１の出力に応じてオン、オフする。

【００３７】このＭＯＳ駆動回路は全体として次のよう
に動作する。

【００３８】デューティ設定部３のコンパレータＣＭＰ
１が出力する矩形波形の信号ＶｃがＨレベルにあると
き、ＮＰＮトランジスタＴ_N4がオンして、定電流回路部
２のＮＰＮトランジスタＴ_N3がオフする。これにより、
定電流回路部２からコンデンサＣ₁側へ一定の電流、す
なわち、定電流回路部２の電流経路２Ａに介挿された抵
抗Ｒ₃によって定められた電流値と等しい大きさの電流
が流れて、上記コンデンサＣ₁はこの電流値に応じた一
定の勾配で充電されるとともに、ＮＰＮトランジスタＴ
_N5，Ｔ_N6のべースに電流が流れ込む。したがって、この
ＮＰＮトランジスタＴ_N5，Ｔ_N6がオンして、図２に示す
ようにＭＯＳ２のゲート電圧Ｖ_GAが立ち上がる。このＭ
ＯＳ２のゲート電圧Ｖ_GAの立ち上がり時間ｔｒは、上記
ＮＰＮトランジスタＴ_N5，Ｔ_N6のべース電流に依存す
る。したがって、電流経路２ＡがコンデンサＣ₁側に流
す電流に依存し、上記コンデンサＣ₁と抵抗Ｒ₃との時定
数に依存する。なお、ＭＯＳ２のゲート電圧が立ち上が
り、高電位にある間、ＰＮＰトランジスタＴ_P5，Ｔ
_P6は、べースがエミッタよりも高電位に維持され、オフ
状態とされる。

【００３９】一方、デューティ設定部３の矩形波形の信
号ＶｃがＬレベルにあるとき、ＮＰＮトランジスタＴ_N4
がオフして、定電流回路部２のＮＰＮトランジスタＴ_N3
がオンする。これにより、コンデンサＣ₁に蓄積された
電荷がＮＰＮトランジスタＴ_N3を通してグランド側へ一
定の電流値で、すなわち、上記定電流回路部２の電流経
路２Ａに介挿された抵抗Ｒ₃によって定められた電流値
で流れる。コンデンサＣ₁はこの電流値に応じた一定の
勾配で放電される。このとき、ＮＰＮトランジスタ
Ｔ_N5，Ｔ_N6はべースがエミッタよりも低電位となってオ
フし、ＰＮＰトランジスタＴ_P5，Ｔ_P6はベースがエミッ
タよりも低電位となってオンする。この結果、図２に示
すようにＭＯＳ２のゲート電圧Ｖ_GAは立ち下がる。この
ＭＯＳ２のゲート電圧Ｖ_GAの立ち下がり時間ｔｆは、上
記ＰＮＰトランジスタＴ_P5，Ｔ_P6のベース電流に依存す
る。したがって、電流経路２Ａの上記ＮＰＮトランジス
タＴ_N3を通してグランド側へ流れる電流に依存し、上記
コンデンサＣ₁と抵抗Ｒ₃との時定数に依存する。

【００４０】このように、このＭＯＳ駆動回路によれ
ば、駆動すべきＭＯＳ２のゲート電圧の立ち上がり時間
ｔｒ、立ち下がり時間ｔｆは、コンデンサＣ₁と抵抗Ｒ₃
との時定数に依存し、この時定数により調節される。し
たがって、Ｇ_A端子とＭＯＳ２との間の抵抗（図４中の
Ｒ_G）が不要となる。つまり、Ｒ_Gが無くとも、サージ電
圧を抑え、ノイズも低減でき、かつスイッチング損失も
小さくできる。また、上記ＮＰＮトランジスタＴ_N6，Ｔ
_N9のエミッタ面積は十分大きく設定されているので、こ
のようにしてＲ_Gを省略した場合、ＭＯＳ２のゲートが
実質的に電圧制御になる。つまり、ＭＯＳ２のゲート電
圧の立ち上がり時間ｔｒ、立ち下がり時間ｔｆはゲート
容量のバラツキの影響を受けなくなり、ほぼ上記時定数
による設定通りの値になる。したがって、ＭＯＳ２の製
造バラツキにかかわらず立ち上がり時間ｔｒ、立ち下が
り時間ｔｆを最適化することができる。また、このよう
にしてＲ_Gを省略した場合、このＭＯＳ駆動回路を含む
ＩＣ２とＭＯＳ２とを１パッケージに容易に収容するこ
とができる。

【００４１】また、図３に示すように、上記定電流回路
部２の抵抗Ｒ₃を複数の部分Ｒ_3a，Ｒ_3b，Ｒ_3c，Ｒ_3dに
区分し、上記抵抗Ｒ₃の各部分に対して、外部からの電
力によって短絡され得る素子を接続しても良い。この例
ではＲ_3b，Ｒ_3c，Ｒ_3d部分に対して並列に、ツェナーダ
イオードＺＤ１，ＺＤ２，ＺＤ３を接続している。各ツ
ェナーダイオードＺＤ１，ＺＤ２，ＺＤ３の両端には電
極パッドＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４を設
けておく。このようにした場合、外部から隣り合う電極
パッドＰ_AD1，Ｐ_AD2，Ｐ_AD3，Ｐ_AD4を通して電力を印加
することにより、ツェナーダイオードＺ_D1，Ｚ_D2，Ｚ_D3
を個々に短絡させて上記抵抗Ｒ₃の値を微調すること
（いわゆるトリミング）ができる。したがって、上記Ｍ
ＯＳ２の立ち上がり時間ｔｒ、立ち下がり時間ｔｆを容
易に調整することができる。

【００４２】

【発明の効果】以上より明らかなように、請求項１のＭ
ＯＳ駆動回路によれば、駆動すべきＭＯＳのゲート電圧
の立ち上がり時間、立ち下がり時間は、出力部の両バイ
ポーラトランジスタのベースとグランドとの間に接続さ
れたコンデンサと、定電流回路部の電流調節用の抵抗と
の時定数に依存し、この時定数により調節される。した
がって、上記ＭＯＳとの間の抵抗（図４中のＲ_G）を省
略することができる。つまり、Ｒ_Gが無くとも、サージ
電圧を抑え、ノイズも低減でき、かつスイッチング損失
も小さくできる。このようにしてＲ_Gを省略した場合、
ＭＯＳのゲート電圧の立ち上がり時間、立ち下がり時間
はゲート容量のバラツキの影響を受けなくなり、ほぼ上
記時定数による設定通りの値になる。したがって、ＭＯ
Ｓの製造バラツキにかかわらず立ち上がり時間、立ち下
がり時間を最適化することができる。また、Ｒ_Gを省略
した場合、このＭＯＳ駆動回路をＩＣ（集積回路）化し
たものとＭＯＳとを１パッケージに容易に収容すること
ができる。

【００４３】また、請求項２のＭＯＳ駆動回路では、上
記定電流回路部の上記電流調節用の抵抗は複数の部分に
区分され、上記抵抗の各部分に対して並列に、外部から
の電力によって短絡され得る素子が接続されているの
で、このＭＯＳ駆動回路を作製した後に、上記抵抗の各
部分に対して並列に接続された素子を個々に短絡させて
上記抵抗の値を微調すること（いわゆるトリミング）が
できる。したがって、上記ＭＯＳの立ち上がり時間、立
ち下がり時間を容易に調整することができる。

【図面の簡単な説明】

【図１】この発明の一実施例のＭＯＳ駆動回路を有す
るＩＣと、このＩＣによって駆動されるべきＭＯＳとを
示す回路図である。

【図２】上記ＭＯＳのゲート電圧の波形を示す図であ
る。

【図３】電流調節用の抵抗の構成を示す図である。

【図４】スイッチングレギュレータの回路構成を示す
図である。

【図５】ＩＣとＭＯＳとの間に設けられた抵抗Ｒ_Gの
両端の電圧波形を比較して示す図である。

【符号の説明】

１出力部２定電流回路部３デューティ設定部Ｆ_B フィードバック端子Ｇ_A ＩＣの出力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/567 9184−5ＫＨ０３Ｋ 17/56 Ｄ

Claims

【特許請求の範囲】

【請求項１】変圧器の１次側に設けられたＭＯＳ型電
界効果トランジスタをスイッチングして、上記変圧器の
２次側に一定の出力電圧を出力するようにしたスイッチ
ングレギュレータに設けられ、上記出力電圧の大きさを
表すフィードバック信号に基づいて上記ＭＯＳ型電界効
果トランジスタをオン、オフさせるＭＯＳ駆動回路であ
って、電源と上記ＭＯＳ型電界効果トランジスタのゲートとの
間に介挿された、ＮＰＮ型又はＰＮＰ型のうち一方の型
を持つ第１バイポーラトランジスタと、上記ＭＯＳ型電界効果トランジスタのゲートとグランド
との間に介挿され、ベースが上記第１バイポーラトラン
ジスタのべースに接続されたＮＰＮ型又はＰＮＰ型のう
ち他方の型を持つ第２バイポーラトランジスタと、上記両バイポーラトランジスタのべースとグランドとの
間に接続されたコンデンサと、電源とグランドとの間に、電流ミラー回路を構成して互
いに等しい電流を流すことができる少なくとも２系統の
電流経路を含む定電流回路部とを備え、上記定電流回路部の一の電流経路には電流調節用の抵抗
が介挿される一方、上記定電流回路部の別の電流経路に
はグランド側にスイッチが介挿され、かつこのスイッチ
の上記電源側の端子は上記コンデンサのベース側の端子
に接続されており、上記フィードバック信号を受けて、上記スイッチを、上
記フィードバック信号が大きくなるにつれてデューティ
を大きくする一方、上記フィードバック信号が小さくな
るにつれてデューティを小さくしてオン、オフするデュ
ーティ設定部を備えたことを特徴とするＭＯＳ駆動回
路。
【請求項２】請求項１に記載のＭＯＳ駆動回路におい
て、上記定電流回路部の上記電流調節用の抵抗は複数の部分
に区分され、上記抵抗の各部分に対して並列に、外部からの電力によ
って短絡され得る素子が接続されていることを特徴とす
るＭＯＳ駆動回路。