JPH08235351A - フラクタルコーディング回路 - Google Patents

Abstract

(57)【要約】 【目的】 ニューラルネットワークにおいて、カオス特
性を備え、デジタルデータを扱うのに適し、回路構成を
簡易にできるフラクタルコーディング回路を提供する。 【構成】 アファイン縮小変換を用いた反復関数法をニ
ューラルネットワークの巡回回路モデルで実現するもの
で、出力（ｘk,ｙk)から演算処理部の制御部１３で乱数
ｐi を算出し、画素ブロックのブロックサイズにおける
乱数ｐi 対応の関数Ｗi をＲＯＭ１２のＲＯＭテーブル
から特定し、その関数Ｗi を用いて（ｅi+1,ｐi+1)，
（ｆi+1,ｐi+1)を次の回路に出力するフラクタルコーデ
ィング回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラクタル画像・音声
等の情報処理に係り、特にカオス特性を備え、簡易な構
成でフラクタル符号化を実現できるフラクタルコーディ
ング回路に関する。

【０００２】

【従来の技術】一般に、フラクタル理論は、自然界に存
在する幾何構造の複雑さを定義し、これらを記述する方
法論を与えたものである。その意味で、複雑さの生成機
構の一つであるカオス現象とは密接な関係にあり、近
年、フラクタル理論は、マルチメディア等の高度な情報
化社会の中で、画像データに関して、そのフラクタル性
に基づく新しい画像圧縮技術と画像処理／画像認識技術
を発展させつつある。

【０００３】ここで、フラクタル画像の情報処理に関し
て、アフィン縮小変換を用いた反復関数法によるフラク
タル画像の生成について説明する。アフィン変換は、以
下の［数１］の数式によって為される変換であり、特定
の図形の縮小変換を移動、回転、拡大又は縮小の組み合
わせで行うと、不変集合の図形が得られるものである。

【０００４】

【数１】

【０００５】そして、アフィン縮小変換を用いた反復関
数法は、図４の回路モデルで実現でき、直線的な計算で
画像が生成できる。図４は、反復関数システムの巡回回
路モデルの概略を示す説明図である。つまり、図４の回
路モデルが、フラクタルコーディング回路のモデルとな
るものである。

【０００６】図４の回路モデルでは、任意の初期値から
始まる全ての系列が同一の不変集合になるという性質を
用いると、非常に多くのプロセッサを備え、同時並列に
動作する並列コンピュータで高速に画像が生成できる。

【０００７】つまり、画像の各画素とプロセッサを対応
させ、各プロセッサは、確率付き縮小変換と、点列｛ｘ
k,ｙk ｝が画素（ｉ，ｊ）に対応する微小領域に落ち込
む点の数Ｃ(i,j) の計数を行う。各プロセッサは、変換
結果（ｘk,ｙk ）の座標に対応するプロセッサアドレス
を求め、プロセッサ間通信により、Ｃ(i,j) をカウント
アップする。このようにして、同時並列処理で高速に画
像が生成できる。

【０００８】そして、図４の回路モデルは、基本的に、
２つの加算回路Σ1,Σ2 と、２つの遅延演算回路Ｄ1,Ｄ
2 とを有している。変換結果（ｘk,ｙk ）を出力するた
めに、加算回路Σ1 には外部から（ｅi,ｐi ）が入力さ
れ、更に遅延演算回路Ｄ1 から（ａi,ｐi ）と遅延演算
回路Ｄ2 から（ｂi,ｐi ）が入力されて加算演算され、
変換結果の（ｘk ）が出力される。また、加算回路Σ2
には外部から（ｆi,ｐi ）が入力され、更に遅延演算回
路Ｄ1 から（ｄi,ｐi ）と遅延演算回路Ｄ2 から（ｃi,
ｐi ）が入力されて加算演算され、変換結果の（ｙk ）
が出力されるものである。尚、上記フラクタル画像情報
処理については、オーム社、平成５年１０月２５日発行
「カオス応用戦略」合原一幸、徳永隆治監修 ｐ９８〜
ｐ１２４に記載されている。

【０００９】そして、従来のフラクタル画像の生成の計
算ルールは、画像（Ｍ×Ｍ）は、画素ｇi,j から成ると
して、以下の［数２］で表される。１段目の式は、画素
ｇi,j の画素値を求めたもので、２段目の式は、局所点
密度に対応するＣi,j の計数を表したもので、３段目の
式は、選択確率を示したものである。

【００１０】

【数２】

【００１１】このような［数２］の規定を前提にして、
以下の［数３］のアルゴリズムで、反復回数を大きくと
れば、普遍集合としてのフラクタル画像を生成できるも
のである。

【００１２】

【数３】

【００１３】そして、図４のモデルを実現するために
は、図５に示すカオスチップが必要とされている。図５
は、カオスチップの構成ブロック図である。カオスチッ
プは、図５に示すように、非線形関数回路と遅延回路か
ら成る非線形遅延要素と、線形関数回路と遅延回路から
成る線形遅延要素と、加算回路から成る加算要素とから
構成されている。尚、上記カオスチップについては、オ
ーム社、平成５年１０月２５日発行「カオス応用戦略」
合原一幸、徳永隆治監修 ｐ８２〜ｐ８６に記載されて
いる。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の図４に示すモデルを実現するための図５のカオスチ
ップでは、アナログデータ処理には適しているものの、
デジタルデータを扱う場合には適しているとは言えず、
デジタルデータ処理に適したフラクタルコーディング回
路は、一般に回路構成が複雑になってしまい、簡易な回
路構成にできないという問題点があった。

【００１５】本発明は上記実情に鑑みて為されたもの
で、ニューラルネットワークにおいて、カオス特性を備
え、デジタルデータを扱うのに適し、回路構成を簡易に
できるフラクタルコーディング回路を提供することを目
的とする。

【００１６】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、第１，２，３，４
の加算回路と、第３の加算回路からの出力を遅延させる
第１の遅延回路と、第４の加算回路からの出力を遅延さ
せる第２の遅延回路とを有し、前記第１の加算回路には
外部から（ｅi,ｐi ）と前記第２の遅延回路からの出力
が入力され、前記第２の加算回路には外部から（ｆi,ｐ
i ）と前記第１の遅延回路からの出力が入力され、前記
第３の加算回路には第１の加算回路からの出力と前記第
１の遅延回路からの出力が入力され、前記第４の加算回
路には第２の加算回路からの出力と前記第２の遅延回路
からの出力が入力されるフラクタルコーディング回路で
あって、画素ブロックのブロックサイズ毎に乱数ｐi に
対応した関数Ｗi を格納する記憶手段と、前記第３，４
の加算回路からの出力を受けて乱数ｐi を算出し、該当
するブロックサイズにおける前記乱数ｐi に対応する関
数Ｗi を前記記憶手段から特定し、前記関数Ｗi と前記
第３，４の加算回路からの出力を用いて（ｅi+1,ｐi+1
），（ｆi+1,ｐi+1 ）を算出して出力する制御手段と
有する演算処理部を設けたことを特徴としている。

【００１７】上記従来例の問題点を解決するための請求
項２記載の発明は、第１，２，３，４の加算回路と、第
３の加算回路からの出力を遅延させる第１の遅延回路
と、第４の加算回路からの出力を遅延させる第２の遅延
回路とを有し、前記第１の加算回路には外部から（ｅi,
ｐi ）と前記第２の遅延回路からの出力が入力され、前
記第２の加算回路には外部から（ｆi,ｐi ）と前記第１
の遅延回路からの出力が入力され、前記第３の加算回路
には第１の加算回路からの出力と前記第１の遅延回路か
らの出力が入力され、前記第４の加算回路には第２の加
算回路からの出力と前記第２の遅延回路からの出力が入
力されるフラクタルコーディング回路であって、前記第
３，４の加算回路からの出力を格納する第１の記憶手段
と、前記第１の記憶手段の値をアドレス変換する変換値
を格納するアドレス変換手段と、前記アドレス変換手段
でアドレス変換された値と乱数ｐi+1 を格納する第２の
記憶手段と、前記第３，４の加算回路からの出力を受け
て乱数ｐi+1 を算出し、前記アドレス変換手段の値を用
いてアドレス変換して前記第２の記憶手段に（ｅi+1,ｐ
i+1 ），（ｆi+1,ｐi+1 ）を出力し、前記第２の記憶手
段から前記（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）を出力
する制御手段とを有する演算処理部を設けたことを特徴
としている。

【００１８】

【作用】請求項１記載の発明によれば、演算処理部の制
御手段で乱数ｐi を算出し、画素ブロックのブロックサ
イズに適応した当該乱数ｐi に対応の関数Ｗi を記憶手
段から特定し、関数Ｗi を用いて（ｅi+1,ｐi+1 ），
（ｆi+1,ｐi+1 ）を算出して出力するフラクタルコーデ
ィング回路としているので、画素ブロックのブロックサ
イズに適した（ｅi+1,ｐi+1 ）と（ｆi+1,ｐi+1 ）を次
の回路に供給することができるため、適正にカオス現象
を発生させることができ、また（ｅi+1,ｐi+1 ）と（ｆ
i+1,ｐi+1 ）をデジタル値で次の回路に出力できるため
デジタル・データを扱うことが可能な回路網となり、回
路構成が簡易なフラクタルコーディング回路を実現する
ことができる。

【００１９】請求項２記載の発明によれば、演算処理部
の制御手段で乱数ｐi+1 を求め、第３，４の加算回路か
らの出力をアドレス変換手段でアドレス変換し、その値
と乱数ｐi+1 を（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）と
して第２の記憶手段に格納し、その値を出力するフラク
タルコーディング回路としているので、デジタル値の
（ｅi+1,ｐi+1 ）と（ｆi+1,ｐi+1 ）を次の回路に供給
することができるため、カオス現象を発生させることが
でき、またデジタル・データを扱うことが可能な回路網
となり、回路構成が簡易なフラクタルコーディング回路
を実現することができる。

【００２０】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。本発明の一実施例に係るフラクタルコーデ
ィング回路は、アファイン縮小変換を用いた反復関数法
を、ニューラルネットワーク的な巡回回路モデルで実現
するもので、任意の初期値から不変集合を生成するもの
である。

【００２１】図４の回路モデルを実現するための、第１
の実施例のフラクタルコーディング回路を図１を使って
説明する。図１は、第１の実施例のフラクタルコーディ
ング回路の構成ブロック図である。尚、ニューラルネッ
トワークにおいて、第１の実施例のフラクタルコーディ
ング回路は複数個用いられるものであって、１つ前の回
路からの出力（ｅi,ｐi ）と（ｂi,ｐi ）が入力されて
結果（ｘk,ｙk ）を出力すると同時に、１つ後の回路に
（ｅi+1,ｐi+1 ）と（ｂi+1,ｐi+1 ）を出力するように
なっている。

【００２２】第１の実施例のフラクタルコーディング回
路は、図１に示すように、基本的に、加算回路と遅延回
路とから成る部分と、インタフェース部１１と、演算処
理部とから構成されている。

【００２３】加算回路と遅延回路から成る部分は、（ｅ
i,ｐi ）と（ｂi,ｐi ）とが入力される加算器（ＡＬ
Ｕ）１と、（ｆi,ｐi ）と（ｄi,ｐi ）とが入力される
加算器（ＡＬＵ）２と、ＡＬＵ１からの出力と（ａi,ｐ
i ）とが入力されて加算結果（ｘk ）を出力する加算器
（ＡＬＵ）３と、ＡＬＵ２からの出力と（ｃi,ｐi ）と
が入力されれて加算結果（ｙk ）を出力する加算器（Ａ
ＬＵ）４と、（ｘk ）を遅延させてＡＬＵ２とＡＬＵ３
に出力する遅延回路のフリップフロップ（ＤＱ）５と、
（ｙk ）を遅延させてＡＬＵ１とＡＬＵ４に出力する遅
延回路のフリップフロップ（ＤＱ）６とから構成されて
いる。

【００２４】この上記構成におけるＡＬＵ１，ＡＬＵ３
が図４の加算器Σ1 に、ＡＬＵ２，ＡＬＵ４が図４の加
算器Σ2 に相当し、ＤＱ５が図４の遅延回路Ｄ1 に、Ｄ
Ｑ６が図４の遅延回路Ｄ2 に相当している。

【００２５】そして、演算処理部は、ＲＯＭテーブルを
有するＲＯＭ１２と、出力結果から乱数を発生させ、当
該乱数に対応するブロックサイズの関数をＲＯＭテーブ
ルを参照して発生させる制御部（ＣＰＵ）１３とから構
成されている。そして、ＣＰＵ１３からの出力が次の回
路のインタフェース回路１１′に入力されて、（ｅi+1,
ｐi+1 ）と（ｆi+1,ｐi+1 ）とが次の回路のＡＬＵ１′
とＡＬＵ２′にそれぞれ出力されるものである。また、
本実施例のフラクタルコーディング回路のインタフェー
ス回路１１には、１つ前の演算処理部から（ｅi,ｐi ）
と（ｆi,ｐi ）とが入力されるものである。

【００２６】次に、演算処理部の各部を具体的に説明す
る。ＲＯＭ１２内のＲＯＭテーブルは、図２に示すよう
に、画像のブロックサイズをａ，ｂ，…，ｎとすると、
各ブロックサイズ毎に乱数ｐi に対応する適切なブロッ
クサイズの関数Ｗi が予め格納されているテーブルであ
る。この関数Ｗi は、［数３］に示したもので、フラク
タル画像を生成するために用いられるものである。

【００２７】制御部（ＣＰＵ）１３は、出力結果を受け
取る度に、Ｃ(i,j) ＝Ｃ(i,j) ＋１を計算して計数Ｃの
カウントアップを行い、Ｃ(i,j) に対する乱数ｐi を発
生させる。そして、ａ〜ｎのブロックサイズの中で現在
のブロックサイズでＲＯＭテーブル内のアクセス対象の
テーブルを特定し、発生させた乱数ｐi に対応するブロ
ックサイズの関数Ｗi を検索して、当該関数Ｗi を用い
て演算を行い、次の回路の入力となる（ｅi+1,ｐi+1
），（ｆi+1,ｐi+1 ）を次の回路のインタフェース部
１１′に出力するものである。

【００２８】また、インタフェース部１１は、１つ前の
回路の演算処理部から出力される（ｅi,ｐi ），（ｆi,
ｐi ）をＡＬＵ１とＡＬＵ２にそれぞれ出力するもので
ある。

【００２９】次に、第１の実施例のフラクタルコーディ
ング回路の動作について図１を使って説明する。まず、
インタフェース部１１から出力される（ｅi,ｐi ）とＤ
Ｑ６から出力される（ｂi,ｐi ）とがＡＬＵ１で加算さ
れてＡＬＵ３に出力される。同様に、（ｆi,ｐi ）とＤ
Ｑ５から出力される（ｄi,ｐi ）とがＡＬＵ２で加算さ
れてＡＬＵ４に出力される。

【００３０】そして、ＡＬＵ３で、ＡＬＵ１からの出力
とＤＱ５からの出力（ａi,ｐi ）とが加算されて（ｘk
）が出力され、同様に、ＡＬＵ４で、ＡＬＵ２からの
出力とＤＱ６からの出力（ｃi,ｐi ）とが加算されて
（ｙk ）が出力され、同時に、その（ｘk ），（ｙk ）
が演算処理部のＣＰＵ１３に入力される。尚、（ｘk
），（ｙk ）は、フィードバックされてＤＱ５，６に
入力され、遅延させた後に各ＡＬＵに出力されるもので
ある。

【００３１】演算処理部のＣＰＵ１３では、（ｘk ），
（ｙk ）の値を受け取ると、計数Ｃijをカウントアップ
し、カウントアップされた計数Ｃのｉの値から乱数ｐi
を発生させる。更に、現在の画像のブロックサイズから
ＲＯＭ１２のＲＯＭテーブルを参照し、乱数ｐi に対応
するブロックサイズの関数Ｗi を特定し、この関数Ｗi
を用いて［数３］の演算を行って、ブロックサイズに適
応した（ｘk ），（ｙk ）を求め、この乱数ｐi をｐi+
1 とし、求めた（ｘk ），（ｙk ）を（ｅi+1），（ｆi
+1 ）とし、これに乱数ｐi+1 を付加して（ｅi+1,ｐi+1
）と（ｆi+1,ｐi+1 ）として出力するものである。

【００３２】そして次のフラクタルコーディング回路の
インタフェース部１１′に出力され、インタフェース部
１１′から（ｅi+1,ｐi+1 ）が次の回路のＡＬＵ１へ、
（ｆi+1,ｐi+1 ）が次の回路のＡＬＵ２に出力されるよ
うになっている。

【００３３】第１の実施例のフラクタルコーディング回
路によれば、画素ブロックのブロックサイズに適した乱
数ｐi に対応するブロックサイズの関数Ｗi をＲＯＭ１
２のＲＯＭテーブルから求め、この関数Ｗi を用いて次
の回路のＡＬＵ１′，２′に出力する（ｅi+1,ｐi+1 ）
と（ｆi+1,ｐi+1 ）をデジタル値で算出するようにして
いるので、デジタル・データを扱うことが可能な回路網
となり、画素ブロックのブロックサイズに適した（ｅi+
1,ｐi+1 ）と（ｆi+1,ｐi+1 ）を次の回路に供給するこ
とができるため、適正にカオス現象を発生させ、回路構
成が簡易なフラクタルコーディング回路を実現すること
ができる効果がある。

【００３４】次に、第２の実施例のフラクタルコーディ
ング回路を図３を使って説明する。図３は、第２の実施
例のフラクタルコーディング回路の構成ブロック図であ
る。第２の実施例のフラクタルコーディング回路は、第
１の実施例のフラクタルコーディング回路とほぼ同様の
構成となっており、相違する点は、演算処理部の構成
で、メモリＭＡＰでアドレス変換した値を（ｅi+1,ｐi+
1 ），（ｆi+1,ｐi+1）として次の回路に出力する点で
ある。ここで、メモリＭＡＰでアドレス変換するのは、
出力（ｘk ），（ｙk ）を遅延情報として次の回路の入
力に供給するためである。

【００３５】第２の実施例のフラクタルコーディング回
路における特徴部分である演算処理部について説明する
と、演算処理部は、第１のＲＡＭ２０と、第２のＲＡＭ
２１と、メモリＭＡＰ２２と、制御部（ＣＰＵ）２３と
から構成されている。

【００３６】第１のＲＡＭ２０は、ＡＬＵ３から出力さ
れる（ｘk ）とＡＬＵ４から出力される（ｙk ）とを一
時的に格納する記憶手段である。ここで、格納される値
は、ＣＰＵ２３で出力（ｘk ），（ｙk ）を特定のクロ
ックでサンプリングした値となっている。

【００３７】メモリＭＡＰ２２は、第１のＲＡＭ２０か
ら出力される値についてアドレス変換を行って第２のＲ
ＡＭ２１上に当該アドレスが示す位置にその値に格納す
るためのもので、具体的にはＣＰＵ２３が第１のＲＡＭ
２０からまず（ｘk ）の値を特定ビット単位で読み取
り、ＣＰＵ２３でカウントされた計数Ｃ(i,j) のｉの値
で（ｘk ）の第２のＲＡＭ２１上の格納アドレスを特定
する。同様に、（ｙk ）についても、第２のＲＡＭ２１
上の格納アドレスを特定する。

【００３８】第２のＲＡＭ２１は、メモリＭＡＰ２２で
特定されたアドレスに従って出力（ｘk ），（ｙk ）の
値とＣＰＵ２３で算出された変数（ｐi+1 ）の値を一時
的に格納する記憶手段である。第２のＲＡＭ２１に格納
された値がアドレス順に出力されるものである。

【００３９】ＣＰＵ２３は、ＡＬＵ３，４から（ｘk ）
（ｙk ）が入力されると、まず、（ｘk ）（ｙk ）の値
を第１のＲＡＭ２０に記憶させ、変数（ｐi+1 ）を算出
して、次に第１のＲＡＭ２０から（ｘk ）の値を読み出
してメモリＭＡＰ２２で当該値のアドレス変換を行う。
そして、（ｘk ）の値を（ｅi+1 ）とし、変数（ｐi+1
）を付加して特定されたアドレスに従って第２のＲＡ
Ｍ２１に（ｅi+1,ｐi+1）として格納する。同様に、
（ｙk ）の値についてもアドレス変換を行って（ｆi+1,
ｐi+1 ）を第２のＲＡＭ２１に格納する。そして、第２
のＲＡＭ２１から（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）
の値を読み出して出力するものである。

【００４０】そして、出力された（ｅi+1,ｐi+1 ），
（ｆi+1,ｐi+1 ）は、次のフラクタルコーディング回路
のインタフェース部１１′に入力され、次のＡＬＵ１′
に（ｅi+1,ｐi+1 ）が出力され、次のＡＬＵ２′に（ｆ
i+1,ｐi+1 ）が出力される。

【００４１】このようにして、１のフラクタルコーディ
ング回路に入力された（ｅi,ｐi ），（ｆi,ｐi ）が
（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）に変換されて次の
回路に出力されることになる。

【００４２】第２の実施例のフラクタルコーディング回
路によれば、出力（ｘk ），（ｙk）を演算処理部でデ
ジタル値の（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）に変換
し、次の回路のインタフェース部１１′に出力するよう
にしているので、デジタル・データを扱うことが可能な
回路網となり、（ｅi+1,ｐi+1 ）と（ｆi+1,ｐi+1 ）を
次の回路に供給することができるため、カオス現象を発
生させ、回路構成が簡易なフラクタルコーディング回路
を実現することができる効果がある。

【００４３】

【発明の効果】請求項１記載の発明によれば、演算処理
部の制御手段で乱数ｐi を算出し、画素ブロックのブロ
ックサイズに適応した当該乱数ｐi に対応の関数Ｗi を
記憶手段から特定し、関数Ｗi を用いて（ｅi+1,ｐi+1
），（ｆi+1,ｐi+1 ）を算出して出力するフラクタル
コーディング回路としているので、画素ブロックのブロ
ックサイズに適した（ｅi+1,ｐi+1 ）と（ｆi+1,ｐi+1
）を次の回路に供給することができるため、適正にカ
オス現象を発生させることができ、また（ｅi+1,ｐi+1
）と（ｆi+1,ｐi+1 ）をデジタル値で次の回路に出力
できるためデジタル・データを扱うことが可能な回路網
となり、回路構成が簡易なフラクタルコーディング回路
を実現することができる効果がある。

【００４４】請求項２記載の発明によれば、演算処理部
の制御手段で乱数ｐi+1 を求め、第３，４の加算回路か
らの出力をアドレス変換手段でアドレス変換し、その値
と乱数ｐi+1 を（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）と
して第２の記憶手段に格納し、その値を出力するフラク
タルコーディング回路としているので、デジタル値の
（ｅi+1,ｐi+1 ）と（ｆi+1,ｐi+1 ）を次の回路に供給
することができるため、カオス現象を発生させることが
でき、またデジタル・データを扱うことが可能な回路網
となり、回路構成が簡易なフラクタルコーディング回路
を実現することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るフラクタルコーディン
グ回路の構成ブロック図である。

【図２】第１の実施例のＲＯＭテーブルの内容説明図で
ある。

【図３】第２の実施例のフラクタルコーディング回路の
構成ブロック図である。

【図４】反復関数システムの巡回回路モデルの概略を示
す説明図である。

【図５】カオスチップの構成ブロック図である。

【符号の説明】

１，２，３，４…加算器（ＡＬＵ）、 ５，６…フリッ
プフロップ（ＤＱ）、１１…インタフェース部、 １２
…ＲＯＭ、 １３…制御部（ＣＰＵ）、 ２０…第１の
ＲＡＭ、 ２１…第２のＲＡＭ、 ２２…メモリＭＡ
Ｐ、 ２３…制御部（ＣＰＵ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１，２，３，４の加算回路と、第３の
   加算回路からの出力を遅延させる第１の遅延回路と、第
   ４の加算回路からの出力を遅延させる第２の遅延回路と
   を有し、前記第１の加算回路には外部から（ｅi,ｐi ）
   と前記第２の遅延回路からの出力が入力され、前記第２
   の加算回路には外部から（ｆi,ｐi ）と前記第１の遅延
   回路からの出力が入力され、前記第３の加算回路には第
   １の加算回路からの出力と前記第１の遅延回路からの出
   力が入力され、前記第４の加算回路には第２の加算回路
   からの出力と前記第２の遅延回路からの出力が入力され
   るフラクタルコーディング回路であって、画素ブロック
   のブロックサイズ毎に乱数ｐi に対応した関数Ｗi を格
   納する記憶手段と、前記第３，４の加算回路からの出力
   を受けて乱数ｐi を算出し、該当するブロックサイズに
   おける前記乱数ｐi に対応する関数Ｗi を前記記憶手段
   から特定し、前記関数Ｗi と前記第３，４の加算回路か
   らの出力を用いて（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）
   を算出して出力する制御手段と有する演算処理部を設け
   たことを特徴とするフラクタルコーディング回路。
2. 【請求項２】 第１，２，３，４の加算回路と、第３の
   加算回路からの出力を遅延させる第１の遅延回路と、第
   ４の加算回路からの出力を遅延させる第２の遅延回路と
   を有し、前記第１の加算回路には外部から（ｅi,ｐi ）
   と前記第２の遅延回路からの出力が入力され、前記第２
   の加算回路には外部から（ｆi,ｐi ）と前記第１の遅延
   回路からの出力が入力され、前記第３の加算回路には第
   １の加算回路からの出力と前記第１の遅延回路からの出
   力が入力され、前記第４の加算回路には第２の加算回路
   からの出力と前記第２の遅延回路からの出力が入力され
   るフラクタルコーディング回路であって、前記第３，４
   の加算回路からの出力を格納する第１の記憶手段と、前
   記第１の記憶手段の値をアドレス変換する変換値を格納
   するアドレス変換手段と、前記アドレス変換手段でアド
   レス変換された値と乱数ｐi+1 を格納する第２の記憶手
   段と、前記第３，４の加算回路からの出力を受けて乱数
   ｐi+1 を算出し、前記アドレス変換手段の値を用いてア
   ドレス変換して前記第２の記憶手段に（ｅi+1,ｐi+1
   ），（ｆi+1,ｐi+1 ）を出力し、前記第２の記憶手段
   から前記（ｅi+1,ｐi+1 ），（ｆi+1,ｐi+1 ）を出力す
   る制御手段とを有する演算処理部を設けたことを特徴と
   するフラクタルコーディング回路。