JPH08234997A - レジスタ割付け方法 - Google Patents

Abstract

(57)【要約】 【目的】アセンブラによるプログラミング工数を削減
し、最適な割付けを行うレジスタ割付け方法を提供す
る。 【構成】本実施例のアセンブラ１０２は、ソースプログ
ラム１０１およびオブジェクトファイル１０３に対応し
て、ソースプログラム入力部１０５、データフロー解析
部１０６、仮想レジスタ生存区間解析部１０７、仮想レ
ジスタ干渉区間解析部１０８、ハードウェアレジスタ割
付け部１０９およびソースプログラム出力部１１０を含
む仮想レジスタ割付け部１０４と、ソースプログラム入
力部１１１と、構文解析部１１２と、オブジェクトファ
イル出力部１１３とを備えて構成されており、アセンブ
リ言語により記述されたアセンブリソース入力が構文解
析され、マイクロコンピュータに準じたコードが生成さ
れて、オブジェクトファイルが出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレジスタ割付け方法に関
し、特にマイクロコンピュータ用のアセンブラに対応す
るレジスタ割付け方法に関する。

【０００２】

【従来の技術】現在においては、マイクロコンピュータ
も３２ビットが主流になりつつあり、今までのマイクロ
コンピュータよりもレジスタ数がかなり多くなってきて
いる。マイクロコンピュータの組込み用プログラム開発
においても、低級言語であるアセンブリ言語中心の記述
から、高級言語であるＣ言語などによる記述が主流にな
ってきており、Ｃコンパイラが広く使われるようになっ
てきている。しかし、この場合においては、組込み型マ
イクロコンピュータ用のコンパイラであるために、限ら
れたＲＯＭとＲＡＭを効率よく使用することにより、出
来得る限りコードを小さくし、且つ出来得る限り実行速
度の速いオブジェクトを生成することが求められてい
る。

【０００３】実際に、プログラムの殆どはＣ言語により
記述されてはいるものの、実行速度が重要なモジュール
を作成する場合には、Ｃ言語などにより記述するより
も、アセンブリ言語により記述した方が実行速度の速い
プログラムの作成を行うことができ、冗長なコードのな
いプログラマの意図したとうりのオブジェクトファイル
を作成することができる。そのために、プログラムの全
体をＣ言語により記述して、実行速度がネックになるモ
ジュールのみをアセンブリ言語により記述し、総合的に
実行効率がよく、なお且つプログラマの意図したオブジ
ェクトに近いプログラムを作成することがよく行われて
いる。アセンブリ言語をメインにしたプログラムの記述
は少なくなりつつあるが、重要なモジュールについて
は、依然としてアセンブリ言語が用いられている。

【０００４】一般に、Ｃ言語を用いてプログラムを作成
する場合には、マイクロコンピュータのハードウェアを
それほど意識してプログラムを書く必要はないが、アセ
ンブリ言語によりプログラムを作成する場合には、プロ
グラマとしては、マイクロコンピュータのアーキテクチ
ャをよく理解した上でプログラムを記述する必要があ
る。また、プログラミングにおいては、ハードウェアレ
ジスタの使用状況を調べて、現在どのレジスタが使用可
能であるか、或はまた変数の有効範囲を調べるなどのレ
ジスタ管理を行いながら記述しなければならないのが通
例である。しかも、従来のアセンブラの機能としては、
プログラマが書いたプログラムを、マイクロコンピュー
タのハードウェアに準じたオブジェクトを作成するだけ
の機能しか持っていないのが現状である。

【０００５】以下、図面を参照して従来のアセンブラの
処理について説明する。図６は、従来のアセンブラの機
能構成を示すブロック図であり、当該アセンブラ２０２
は、ソースプログラム６０１およびオブジェクトファイ
ル６０６に対応して、ソースプログラム入力部６０３
と、構文解析部６０４と、オブジェクトファイル出力部
６０５とを備えて構成される。図６において、ソースプ
ログラム入力部６０３により、プログラマにより作成さ
れたソースプログラム６０１が、アセンブラ６０２内に
読込まれる。構文解析部６０４においては、ソースプロ
グラム入力部６０３により読込まれたソースプログラム
６０１が順次解析され、当該ソースプログラム６０１に
おける構文の間違いなどが調べられてオブジェクトコー
ドが作成される。このオブジェクトコードはオブジェク
トファイル出力部６０５に伝達され、オブジェクトファ
イル出力部６０５を介して、アセンブラ６０２の出力コ
ードとしてオブジェクトファイル６０６に出力されて格
納される。

【０００６】次に、上記の従来のアセンブラの処理手順
について説明する。まず、プログラマによりソースプロ
グラムが作成される。プログラミング時には、プログラ
マにより、局所的な部分において変数にレジスタを割付
ける際にプログラム全体が検索され、どのレジスタが使
用可能であるかが調べられて、レジスタが割付けられ
る。その際に、レジスタを割付けた変数が、何処から何
処まで有効であるかなどの点も考慮される。レジスタ管
理およびレジスタの割付けミスなどを注意しながらソー
スプログラムが作成される。次いで、プログラマにより
完成されたソースプログラム６０１がアセンブラ６０２
に入力される。アセンブラ６０２においては、ソースプ
ログラム６０１は、ソースプログラム入力部６０３を介
して読込まれ、読込まれたソースプログラム６０１は、
構文解析部６０４において解析されて、ターゲットとし
ているマイクロコンピュータのハードウェアに準じたオ
ブジェクトコードが作成される。作成されたオブジェク
トコードは、オブジェクトファイル出力部６０５を介し
て出力され、オブジェクトファイル６０６に格納され
る。

【０００７】一方、コンパイラにおいても、変数のレジ
スタ割付けが行われている。その方法としては、各変数
の生存区間の解析および変数同士の干渉関係などの解析
が行われ、前記変数をレジスタに割付けた場合の利益率
が計算されて、有効なレジスタ割付けが実行される。従
来、コンパイラなどで行われているレジスタ割付けの機
能構成図が図７に示される。図７に示されるように、レ
ジスタ割付け部７０２は、中間言語７０１およびレジス
タ割付け情報付き中間言語７０８に対応して、結合可能
性解析部７０３と、生存区間解析部７０４と、干渉解析
部７０５と、プロフィット指数計算部７０６と、実レジ
スタ割付け情報付加部７０７とを備えて構成される。

【０００８】図７において、中間言語７０１は、レジス
タ割付け部７０２内の結合可能性解析部７０３に入力さ
れて順次解析され、各変数の結合が可能であるかどう
か、即ち異なる変数に対して同じレジスタを割付けるこ
とが出来るかどうかが解析される。次に生存区間解析部
７０４においては、結合可能性解析部７０３による解析
結果を受けて中間言語７０１が順次解析され、各変数の
生存区間が解析される。干渉解析部７０５においては、
生存区間解析部７０４における解析の結果を基に、各変
数の生存区間が重なる部分、即ち干渉している部分につ
いての解析が行われる。プロフィット指数計算部７０６
においては、各変数にレジスタを割付けた場合のプロフ
ィット（利益率）が計算され、この計算結果を受けて、
実レジスタ割付け情報付加部７０７においては、結合可
能性解析部７０３、生存区間解析部７０４、干渉解析部
７０５およびプロフィット指数計算部７０６において中
間言語７０１が解析された結果を基に、各変数に割付け
る実レジスタの情報が前記中間言語７０１に付加され
て、レジスタ割付け情報作き中間言語７０８として出力
される。

【０００９】一方において、目的は異なるが、コンパイ
ラにおいて仮想レジスタという概念を用いたレジスタ割
付け方法として、論理レジスタから物理レジスタへの変
換および割当てを行う仮想レジスタ制御回路を用いて、
並列処理阻害要因を除去する手法が開示されている。そ
の内の特開昭６１−９０２３９号公報には、レジスタ割
付け処理において、変数だけの競合情報（同じレジスタ
を割付けられない変数を示す情報）を変数とレジスタの
競合情報に拡張して、実レジスタと１：１に対応する仮
想レジスタを用いて効率よくレジスタ割付けを行う手法
が開示されている。また、特開平２−２３６６３８号公
報には、コンパイラにおけるレジスタ割付け方式におい
て、ソースプログラムの中間表現中に実レジスタを抽象
化した無限個の仮想レジスタを割当てる処理と、前記仮
想レジスタを実レジスタに割付ける処理が開示されてい
る。

【００１０】更に、特開平２−４２５３１号公報には、
スタック領域の参照を高速化したコンピュータ用のコン
パイラのレジスタ割付け処理において、ソースプログラ
ムの中間表現中に仮想レジスタを割当てた後に、変数に
仮想レジスタを割当てて、当該変数をメモリに割当てる
場合とレジスタに割当てる場合のそれぞれのコストを計
算して、高速メモリとレジスタの有効利用を図るという
処理手法が開示されている。

【００１１】

【発明が解決しようとする課題】上述した従来のレジス
タ割付け方法においては、処理機能として、アセンブラ
により構文解析を行い、マイクロコンピュータのアーキ
テクチャに準じたコードを生成してオブジェクトファイ
ルを出力するだけの機能しか持っていない。そのため
に、プログラマが、Ｃ言語ではなく、アセンブリ言語を
用いてプログラミングしなければならない場合には、現
在のレジスタの使用状況を調べ、どのレジスタが使用可
能であるか、または変数の有効範囲が何処まであるのか
などのレジスタ管理をしながらプログラムを記述するこ
とが必要になるとともに、更にマイクロコンピュータの
アーキテクチャをよく理解していること求められる。そ
のために、アセンブリ言語によるプログラミングには多
大の工数を要し、なお且つプログラムの記述にミスを生
じ易いという欠点がある。

【００１２】また、前述の特開昭６１−１３６１３１号
公報、特開昭６１−９０２３９号公報および特開平２−
２３６６３８号公報等に開示されている公知例において
は、コンパイラ内におけるレジスタ割付けを効率よく行
うことが可能とはなるが、アセンブリ言語によりソース
プログラムを記述する場合のレジスタ管理の工数および
記述ミスなどの問題に対する解決方法としての効果は期
待することができないという欠点がある。

【００１３】

【課題を解決するための手段】アセンブリ言語により記
述されたアセンブリソースを入力し、当該アセンブリソ
ースの構文解析結果を基にマイクロコンピュータのアー
キテクチャに準じたコードを生成して、所定のオブジェ
クトファイルを出力するアセンブリ言語処理方法におい
て、所定のソースプログラムにハードウェアレジスタを
割付けて前記アセンブリソースを作成する際に、前記ソ
ースプログラムに記述されている仮想レジスタを、対応
するハードウェアレジスタに置換える手法を用いて、当
該ソースプログラムに対するハードウェアレジスタの割
付け処理を行うことを特徴としている。

【００１４】なお、前記ソースプログラムに対するハー
ドウェアレジスタの割付け処理手順としては、前記ソー
スプログラムに記述されているデータのデータフロー解
析を行う第１の処理ステップと、前記第１の処理ステッ
プにおけるデータフロー解析の結果を参照して、前記ソ
ースプログラムに記述されている各仮想レジスタの生存
区間を調査する第２の処理ステップと、前記第２の処理
ステップにおける各仮想レジスタの生存区間の調査結果
を参照して、前記各仮想レジスタ間における相互干渉関
係を調査する第３の処理ステップと、前記第３の処理ス
テップにおける調査結果を参照し、前記ソースプログラ
ムに記述されている各仮想レジスタに、それぞれ対応す
るハードウェアレジスタを割付けて前記アセンブリソー
スを作成する第４の処理ステップとを有することを特徴
としもよい。

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】図１は本発明の第１の実施例の仮想レジス
タ割付け部を有するアセンブラの機能構成を示すブロッ
ク図である。図１に示されるように、本実施例のアセン
ブラ１０２は、ソースプログラム１０１およびオブジェ
クトファイル１０３に対応して、ソースプログラム入力
部１０５、データフロー解析部１０６、仮想レジスタ生
存区間解析部１０７、仮想レジスタ干渉区間解析部１０
８、ハードウェアレジスタ割付け部１０９およびソース
プログラム出力部１１０を含む仮想レジスタ割付け部１
０４と、ソースプログラム入力部１１１と、構文解析部
１１２と、オブジェクトファイル出力部１１３とを備え
て構成される。

【００１７】図１において、ソースプログラム１０１
は、プログラマにより、アセンブリ言語を用い、仮想レ
ジスタとハードウェアレジスタとを使用して記述された
ソースプログラムである。このソースプログラム１０１
は、ソースプログラム入力部１０５により、仮想レジス
タ割付け部１０４に読込まれる。データフロー解析部１
０６においては、ソースプログラム入力部１０５の出力
を受けて、当該ソースプログラムの処理の全てのパスに
ついての解析が行われる。その際に、ソースプログラム
中に記述されているハードウェアレジスタのレジスタ番
号と仮想レジスタのレジスタ番号などの情報が収集され
る。仮想レジスタ生存区間解析部１０７においては、デ
ータフロー解析部１０６より入力される情報を基にし
て、各仮想レジスタの生存区間についての解析が行われ
る。仮想レジスタ干渉区間解析部１０８においては、仮
想レジスタ生存区間解析部１０７による解析結果を受け
て、仮想レジスタの生存区間における干渉の有無が解析
される。バードウェアレジスタ割付け部１０９において
は、仮想レジスタに割当てるバードウェアレジスタが選
択され、ソースプログラム出力部１１０においては、ハ
ードウェアレジスタ割付け部１０９の情報を基に、ソー
スプログラムの仮想レジスタがハードウェアレジスタに
書換えられて、ハードウェアレジスタ割当て後ソースプ
ログラム１１４として出力される。

【００１８】ソースプログラム入力部１１１には、仮想
レジスタ割付け部１０４から出力されるソースプログラ
ムが読込まれ、構文解析部１１２においては、ソースプ
ログラム入力部１１１において読込まれたソースプログ
ラムが順次解析されて、構文の間違いなどの有無が調べ
られ、オブジェクトコードが生成されて出力される。オ
ブジェクトファイル出力部１１３においては、オブジェ
クトコードの出力を受けて、当該オブジェクトコード
が、オブジェクトファイル１０３としてアセンブラ１０
２から出力される。このオブジェクトファイル１０３
は、ソースプログラム１０１を解析した結果として得ら
れる。マイクロプロセッサのアーキテクチャに準じたコ
ードを出力したものである。

【００１９】次に、図３、図４および図５に示されるソ
ースプログラムを例にして、当該割付け処理の手順につ
いて説明する。ただし、説明の都合上、ソースプログラ
ムの１５行目からの説明を行うものとする。プログラマ
により、アセンブリ言語を用い、ハードウェアレジスタ
と仮想レジスタとを使用してソースプログラム１０１が
記述される。図３は、仮想アドレス割付け前のソースプ
ログラム１０１の記述例であり、ｒ10はハードウェアレ
ジスタを示し、tmp1、tmp2およびtmp3等はそれぞれ仮想
レジスタを示している。割付け処理に際しては、プログ
ラマとして、自分が或る変数に特定のレジスタを割付け
たいと思う時には、ハードウェアレジスタを記述すれば
よく、或はまた、全ての仮想レジスタのみの記述として
もよい。これにより、従来のように詳細なレジスタ管理
を行う必要がないばかりでなく、記述ミスという人為的
なミスも削減される。作成されたソースプログラムは、
ソースプログラム入力部１０５によって、アセンブラ１
０２内の仮想レジスタ割付け部１０４に読込まれる。

【００２０】最初にデータフロー解析部１０６におい
て、プログラムの処理の全てのパスについて解析が行わ
れる。その際に、ソースプログラムに記述されているハ
ードウェアレジスタと仮想レジスタに関する情報が解析
されて、次に仮想レジスタ生存区間解析部１０７に当該
解析結果による情報が送られる。仮想レジスタ生存区間
解析部１０７においては、データフロー解析部１０６よ
り入力される情報を基に、各仮想レジスタの生存区間に
ついての解析が行われ、各仮想レジスタの生存区間のデ
ータが作成される。図４には、仮想レジスタ生存区間解
析部１０７の解析結果による、仮想レジスタ番号４０
１、出現ライン番号（定義点）４０２および出現ライン
番号（参照点）を含む各仮想レジスタの生存区間のデー
タ例が示されている。図４において、この例においては
仮想レジスタtmp1、tmp2およびtmp3の３つの仮想レジス
タが記述されている。この図４を参照することにより、
各仮想レジスタの生存区間が理解される。本例題の場合
には、仮想レジスタtmp1は１５行目から１７行目までが
生存区間であり、仮想レジスタtmp2は１６行目から２０
行目までが生存区間、仮想レジスタtmp3は１８行目から
２１行目までが生存区間となる。その後、仮想レジスタ
生存区間解析部１０７において作成されたデータは、次
の仮想レジスタ干渉区間解析部１０８に送られる。

【００２１】仮想レジスタ干渉区間解析部１０８におい
ては、仮想レジスタ生存区間解析部１０７より入力され
るデータを基に、各仮想レジスタの生存区間において干
渉している区間があるか否かが解析される。異なる仮想
レジスタが、或る区間において干渉している場合、また
は生存区間が相互に重なる場合には、それぞれの仮想レ
ジスタを、同じハードウェアレジスタに割付けることは
不可能である。しかし生存区間が重ならない仮想レジス
タに対しては、同じハードウェアレジスタを割付けるこ
とが可能である。仮想レジスタ干渉区間解析部１０８の
干渉区間の解析によって、必要なハードウェアレジスタ
の数が明確になる。このソースプログラム例の場合にお
いては、図４を参照することにより、仮想レジスタtmp1
とtmp2が干渉状態にあり、仮想レジスタtmp1とtmp3は干
渉状態にはなく、また仮想レジスタtmp2とtmp3が干渉状
態にあることが分かる。即ち、tmp1とtmp3は、共に同じ
レジスタを割付けることが可能であり、tmp1とtmp2、お
よびtmp2とtmp3は、それぞれ共に同じレジスタを割付け
ることが出来ないことが分かる。その後ハードウェアレ
ジスタの必要数および干渉関係を含む情報が、次のハー
ドウェアレジスタ割付け部１０９に送られる。

【００２２】ハードウェアレジスタ割付け部１０９にお
いては、干渉区間解析部１０８から入力される情報を基
に、各仮想レジスタに対応するハードウェアレジスタが
選択される。ハードウェアレジス割付け部１０９におい
て選択されたハードウェアレジスタの情報は、次のソー
スプログラム出力部１１０に入力される。ソースプログ
ラム出力部１１０においては、選択されたハードウェア
レジスタの情報を基に、ソースプログラム中に記述され
ている仮想レジスタが、ハードウェアレジスタに書換え
られて、ハードウェアレジスタ割当て後ソースプログラ
ム１１４として、仮想レジスタ割付け部１０４より出力
される。このソースプログラム１１４は、アセンブラ１
０２のソースプログラム入力部１１１に送られる。この
書換えられたソースプログラム１１４の例が、図３およ
び図４に対応するハードウェア割付け後のソースプログ
ラム例として、図５に示されている。

【００２３】ソースプログラム入力部１１１において読
込まれるソースプログラムは、構文解析部１１２に入力
され、構文解析部１１２において当該ソースプログラム
における構文の間違いが解析されて、オブジェクトコー
ドが生成されて出力される。生成されたオブジェクトコ
ードは、オブジェクトファイル出力部１１３を介して、
オブジェクトファイル１０３としてアセンブラ１０２か
ら出力される。

【００２４】次に、本発明の第２の実施例について説明
する。上記の第１の実施例においては、本発明をプリプ
ロセッサとして実現しているために、アセンブラ内にお
ける全体の処理速度が遅くなる。これを改善するため
に、本実施例においては、構文解析部に仮想レジスタ割
付けの機能を付加して、前記第１の実施例よりも実行速
度の速い処理を行うことができるようにしている。

【００２５】図２は第２の実施例の仮想レジスタ割付け
部を持ったアセンブラの機能構成を示すブロック図であ
る。図２に示されるように、本実施例のアセンブラ２０
２は、ソースプログラム２０１およびオブジェクトファ
イル２０３に対応して、ソースプログラム入力部２０４
と、データフロー解析部２０６、仮想レジスタ生存区間
解析部２０７、仮想レジスタ干渉区間解析部２０８、ハ
ードウェアレジスタ割付け部２０９およびオブジェクト
コード修正部２１０を含む仮想レジスタ割付け機能付き
構文解析部２０５と、オブジェクトファイル出力部２１
１とを備えて構成される。

【００２６】図２において、アセンブラ２０２に含まれ
るソースプログラム入力部２０４において、ソースプロ
グラム２０１がアセンブラ２０２内に読込まれる。ソー
スプログラム入力部２０４において読込まれるソースプ
ログラムは、仮想レジスタ割付け機能付き構文解析部２
０５内のデータフロー構文解析部２０６に入力される。
データフロー構文解析部２０６においては、ソースプロ
グラム２０１の処理の全てのパスについて解析されると
同時に構文解析が行われ、当該構文の間違いなどがチェ
ックされて、ハードウェアレジスタ割付け前オブジェク
ト２１２が生成される。その際に、ハードウェアレジス
タと仮想レジスタに関する情報が、仮想レジスタ生存区
間解析部２０７に送られる。仮想レジスタ生存区間解析
部２０７においては、データフロー構文解析部２０６か
らの情報を基に、仮想レジスタの生存区間が解析され
る。次に、仮想レジスタ干渉区間解析部２０８において
は、仮想レジスタ生存区間解析部２０７より入力される
情報を基に、各仮想レジスタの干渉区間についての解析
が行われて、仮想レジスタの干渉区間に関する情報が出
力される。ハードウェアレジスタ選択部２０９において
は、仮想レジスタ干渉区間解析部２０８において集めら
れた前記情報を基にして、仮想レジスタに割付けるハー
ドウェアレジスタの情報が作成される。オブジェクトコ
ード修正部２１０においては、ハードウェアレジスタ選
択部２０９からの前記仮想レジスタに割付けるハードウ
ェアレジスタの情報を基にして、ハードウェアレジスタ
割付け前オブッジェクトコード２１２内の仮想レジスタ
がハードウェアレジスタに書換えられ、ハードウェアレ
ジスタ割付け後オブジェクトコード２１３が生成されて
出力される。オブジェクトファイル出力部２１１におい
ては、オブジェクトコード修正部２１０において生成さ
れたオブジェクトコード２１３が、オブジェクトファイ
ル２０３としてアセンブラ２０２より出力される。

【００２７】次に、第１の実施例の場合と同様に、図３
のソースプログラム（ｒ10はハードウェアレジスタを示
し、tmp1、tmp2およびtmp3等は、それぞれ仮想レジスタ
を示している）を例にして割付け処理の流れを説明す
る。まず、プログラマにより、ソースプログラム２０１
が、ハードウェアレジスタと仮想レジスタとを使用して
記述される。その際には、細かいレジスタ管理を行わな
くても記述が簡単に行われる。作成されたプログラム２
０１は、アセンブラ２０２内のソースプログラム入力部
２０４により読込まれる。ソースプログラム入力部２０
４において読込まれたソースプログラム２０１は、仮想
レジスタ割付け機能付き構文解析部２０５に送られる。
仮想レジスタ割付け機能付き構文解析部２０５において
は、まずデータフロー構文解析部２０６において、ソー
スプログラム２０１の処理の全てのパスについての解析
と構文解析が同時に行われ、オブジェクトコードが生成
される。その際ハードウェアレジスタに関する情報、お
よび仮想レジスタに関する情報が解析される。このハー
ドウェアレジスタに関する情報と、どのレジスタが使わ
れているかの解析と仮想レジスタに関する情報は、仮想
レジスタがどこに記述されたかを示す情報である。

【００２８】仮想レジスタ生存区間解析部２０７におい
ては、データフロー構文解析部２０６より送られてくる
情報を基に、各仮想レジスタの生存区間についての解析
が行われ、仮想レジスタの生存区間のデータが作成され
る。この場合におけるデータは、前述の第１の実施例に
おいて用いられている、図４に示されるデータと同様
の、各仮想レジスタの生存区間を示すデータ例であり、
次の仮想レジスタ干渉区間解析部２０８に送られる。仮
想レジスタ干渉区間解析部２０８においては、仮想レジ
スタ生存区間解析部２０７より送られてきた各変数の生
存区間のデータ（図４参照）を基に、生存区間が干渉し
合う仮想レジスタが存在するか否かが解析される。この
解析結果により、必要なハードウェアレジスタの数が分
かる。図４の場合には、第１の実施例の場合と同様に、
仮想レジスタtmp1とtmp2が干渉状態にあり、仮想レジス
タtmp1とtmp3は干渉状態にはなく、仮想レジスタtmp2と
tmp3が干渉状態にあることが分かる。即ち、tmp1とtmp3
は同じレジスタを割付けることが可能であり、tmp1とtm
p2、およびtmp2とtmp3は、共に同じレジスタを割付ける
ことが出来ないことが分かる。従って、この場合には、
ハードウェアレジスタが２個必要であることが分かる。
次に、ハードウェアレジスタ割付け部２０９において、
仮想レジスタ生存区間解析部２０７のデータと仮想レジ
スタ干渉区間解析部２０８のデータを基に、仮想レジス
タに対してどのハードウェアレジスタを割付けるかが選
択される。

【００２９】次いで、オブジェクトコード修正部２１０
においては、ハードウェアレジスタ割付け部２０９の割
付け情報を基に、ハードウェアレジスタ割付け前オブジ
ェクトコード２１２の仮想レジスタがハードウェアレジ
スタに書換えられて、ハードウェアオブジェクトコード
７１３が生成され、オブジェクトファイル出力部２１１
に送られる。変更されたオブジェクトコード２１３は、
オブジェクトファイル出力部２１１を介して、オブジェ
クトファイル２０３としてアセンブラ２０２から出力さ
れる。

【００３０】

【発明の効果】以上説明したように、本発明は、アセン
ブラにおいて、仮想レジスタの解析手段を持たせること
により、ユーザによるアセンブリ言語によるプログラム
記述時において前記仮想レジスタの記述が容認され、従
来のように細部にわたるレジスタ管理を行うことなくプ
ログラミングを行うことができるようになり、これによ
り、プログラミング工数の削減ならびにレジスタ割付け
時間の削減が可能になるという効果が得られるという効
果がある。

【００３１】また、上述にように、仮想レジスタの解析
手段を持たせることにより、プログラミングのデバッグ
時において、ユーザにより記述された仮想レジスタシン
ボルを用いてプログラムのデバッグを行うことができる
ために、デバッグがし易くなり、プログラムのデバッグ
時の工数の削減が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のアセンブラの機能構成
を示すブロック図である。

【図２】本発明の第２の実施例のアセンブラの機能構成
を示すブロック図である。

【図３】ソースプログラム（ハードウェアレジスタ割付
け前）例を示す図である。

【図４】ソースプログラム例の仮想レジスタ使用状況デ
ータを示す図である。

【図５】ソースプログラム（ハードウェアレジスタ割付
け後）例を示す図である。

【図６】従来例のアセンブラの機能構成を示すブロック
図である。

【図７】従来例のレジスタ割付け機能構成を示す図であ
る。

【符号の説明】 １０１、２０１、６０１ ソースプログラム １０２、２０２、６０２ アセンブラ １０３、２０３、６０６ オブジェクトファイル １０４ 仮想レジスタ割付け部 １０５、２０４、６０３ ソースプログラム入力部 １０６ データフロー解析部 １０７、２０７ 仮想レジスタ生存区間解析部 １０８、２０８ 仮想レジスタ干渉区間解析部 １０９、２０９ ハードウェアレジスタ割付け部 １１０ ソースプログラム出力部 １１１ ソースプログラム入力部 １１２、６０４ 構文解析部 １１３、２１１、６０５ オブジェクトファイル出力
部 １１４、２１３ ハードウェアレジスタ割付け後ソー
スプログラム ２０５ 仮想レジスタ割付け機能付き構文解析部 ２０６ データフロー構文解析部 ２１０ オブジェクトコード修正部 ２１２ ハードウェアレジスタ割付け前ソースプログ
ラム ４０１ 仮想レジスタ番号 ４０２ 出現ライン番号（定義点） ４０３ 出現ライン番号（参照点） ７０１ 中間言語 ７０２ レジスタ割付け部 ７０３ 結合可能性解析部 ７０４ 生存区間解析部 ７０５ 干渉解析部 ７０６ プロフィット指数計算部 ７０７ 実レジスタ割付け情報付加部 ７０８ レジスタ割付け情報付き中間言語

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アセンブリ言語により記述されたアセン
   ブリソースを入力し、当該アセンブリソースの構文解析
   結果を基にマイクロコンピュータのアーキテクチャに準
   じたコードを生成して、所定のオブジェクトファイルを
   出力するアセンブリ言語処理方法において、 所定のソースプログラムにハードウェアレジスタを割付
   けて前記アセンブリソースを作成する際に、前記ソース
   プログラムに記述されている仮想レジスタを、対応する
   ハードウェアレジスタに置換える手法を用いて、当該ソ
   ースプログラムに対するハードウェアレジスタの割付け
   処理を行うことを特徴とするレジスタ割付け方法。
2. 【請求項２】 前記ソースプログラムに対するハードウ
   ェアレジスタの割付け処理手順として、 前記ソースプログラムに記述されているデータのデータ
   フロー解析を行う第１の処理ステップと、 前記第１の処理ステップにおけるデータフロー解析の結
   果を参照して、前記ソースプログラムに記述されている
   各仮想レジスタの生存区間を調査する第２の処理ステッ
   プと、 前記第２の処理ステップにおける各仮想レジスタの生存
   区間の調査結果を参照して、前記各仮想レジスタ間にお
   ける相互干渉関係を調査する第３の処理ステップと、 前記第３の処理ステップにおける調査結果を参照し、前
   記ソースプログラムに記述されている各仮想レジスタ
   に、それぞれ対応するハードウェアレジスタを割付けて
   前記アセンブリソースを作成する第４の処理ステップ
   と、 を有することを特徴とする請求項１記載のレジスタ割付
   け方法。