JPH08228145A - Low voltage soi type logic circuit - Google Patents

Low voltage soi type logic circuit

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JPH08228145A
JPH08228145A JP7157647A JP15764795A JPH08228145A JP H08228145 A JPH08228145 A JP H08228145A JP 7157647 A JP7157647 A JP 7157647A JP 15764795 A JP15764795 A JP 15764795A JP H08228145 A JPH08228145 A JP H08228145A
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Takakuni Douseki
隆国 道関
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Abstract

PURPOSE: To enable the high-speed operation of the logic circuit by using an MOSFET of a low threshold voltage and to reduce power consumption at the time of waiting by using the MOSFET for power source switch of a high threshold voltage.
CONSTITUTION: The SOI type logic circuit is provided while serially connecting SOI type MOSFET 44 and 45 for power source switch and a logic circuit 43 composed of the SOI type MOSFET. The body part of the MOSFET of the logic circuit is turned to a floating state and defined as the MOSFET of the low threshold voltage and the body part of the MOSFET for power source switch is biased by a power source voltage and defined as the MOSFET of the high threshold voltage.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、1Vの乾電池電源で動作可能なSOI(Silicon On Insulator)型の電界効果トランジスタを用いた低電圧SOI型論理回路に関する。 BACKGROUND OF THE INVENTION This invention relates to a low voltage SOI logic circuit using operable SOI (Silicon On Insulator) type field effect transistor in the battery power supply of 1V.

【0002】 [0002]

【従来の技術】従来の低電圧論理回路として、図1に示すような回路が知られている。 As a conventional low voltage logic circuit, it has been known a circuit as shown in FIG. これは、バルク型のCM This is a bulk-type of CM
OS回路を用いたもので、特開平6−29834号公報、または、S.Mutoh, et al. "1V HIGH SPEED DIGITAL One using an OS circuit, JP-A-6-29834 discloses or,, S.Mutoh, et al. "1V HIGH SPEED DIGITAL
CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM
OS", IEEE, 1993 、186−189ページに記載された回路である。 OS ", IEEE, 1993, is a circuit which has been described in the 186-189 page.

【0003】この回路は、高電位電源線1に接続された電源スイッチ用MOSFET4と、低電位電源線2に接続された電源スイッチ用MOSFET5との間に、CM [0003] The circuit includes a high-potential power supply line 1 connected to the power switch MOSFET 4, between the low-potential power supply line 2 is connected to a power switch MOSFET 5, CM
OS論理回路群3を接続した基本構成を有している。 It has the basic structure of connecting the OS logic circuit group 3. ここで、電源スイッチ用MOSFET4および5は、高しきい値電圧のMOSFETであり、論理回路群3は、低しきい値電圧のMOSFETから構成されている。 Here, the MOSFET4 and 5 for the power switch is a MOSFET of a high threshold voltage, the logic circuit group 3 is composed of a low threshold voltage MOSFET.

【0004】高しきい値電圧の電源スイッチ用MOSF [0004] MOSF for the power switch of the high threshold voltage
ET4および5のゲートには、スリープ信号SLと、その反転信号*SLがそれぞれ供給され、論理回路群3の待機時(スリープ時)には、信号SLが高レベルとされ、MOSFET4および5をオフとし、論理回路群3 The gates of ET4 and 5, a sleep signal SL, the inverted signal * SL is supplied, at the time of waiting for the logic circuit group 3 (sleep), the signal SL is high, clear MOSFET4 and 5 and, logic circuit group 3
への電源供給を停止する。 To stop the supply of power to the. 逆に、論理回路群3の動作時には、スリープ信号SLが低レベルとされ、MOSFE Conversely, during operation of the logic circuit group 3, it is sleep signal SL is at a low level, a MOSFET
T4および5をオンとして、論理回路群3に電源供給する。 T4 and 5 as ON, power is supplied to the logic circuit group 3.

【0005】一般に、低しきい値電圧のMOSFET [0005] In general, the low threshold voltage MOSFET
は、動作速度は速いが遮断時のリーク電流は大きく、逆に高しきい値電圧のMOSFETは、動作速度は遅いが遮断時のリーク電流は小さいという特性をもっている。 , The operation speed is high but the leakage current at the time of cut-off is large, the high threshold voltage in the opposite MOSFET, the operation speed has the property that slow leak current during blocking is small.
したがって、図1の回路は、スリープ時には小さなリーク電流を維持しつつ、論理回路群3の動作時には、高速動作を持続することが可能となる。 Accordingly, the circuit of Figure 1, while maintaining a small leakage current at the time of sleep, during operation of the logic circuit group 3, it is possible to maintain the high speed operation.

【0006】ここで注目すべき点は、従来の低電圧論理回路では、論理回路群3のMOSFETの各基板が、高電位電源線1または低電位電源線2にそれぞれ接続されている点である。 [0006] It should be noted here that, in the conventional low voltage logic circuit, each substrate of a MOSFET in the logic circuit group 3 is that are connected to the high potential power supply line 1 or the low-potential power supply line 2 . これは、基板バイアスを印加することによって、バルク型のCMOS回路で起こりやすいラッチアップによる誤動作を防止するためである。 This is by applying a substrate bias, in order to prevent malfunction due prone latchup bulk CMOS circuits. なお、上記Mutoh, et al. の論文のFig. 1では、論理回路群のM The above Mutoh, in Fig. 1 of the paper et al., The logic circuit group M
OSFETの基板がどこにも接続されていないかのように記されているが、これは表記上の便宜のためであり、 Substrate OSFET is nowhere are described as if not connected, but this is for convenience of notation,
実際には、これらのMOSFETの基板も、それぞれの電源線に接続されている。 In fact, even the substrate of these MOSFET, and is connected to respective power lines.

【0007】このような構成をSOI型のCMOS論理回路に適用しようとすると、素子面積が増大するという問題がある。 [0007] When trying to apply such a structure to the SOI type CMOS logic circuits, there is a problem that the element area is increased. 以下、この点について説明する。 This point will be described below.

【0008】図2は、従来のSOI型MOSFETの構造を示す断面図である。 [0008] Figure 2 is a sectional view showing a structure of a conventional SOI-type MOSFET. シリコン基板11上に埋込酸化膜12が形成され、その上には、単結晶シリコン層からなるアクティブ領域13が形成されている。 Buried oxide film 12 on the silicon substrate 11 is formed, on its active region 13 made of single crystal silicon layer is formed. このアクティブ領域13は、ソース131、ドレイン132、およびそれらに挟まれたボディ部133からなっている。 The active region 13 is made from the source 131, drain 132 body portion 133 and sandwiched between them. アクティブ領域13は、ゲート酸化膜14で覆われ、ゲート酸化膜14上にゲート電極15が形成されている。 Active region 13 is covered with a gate oxide film 14, the gate electrode 15 is formed on the gate oxide film 14. このゲート電極15に電圧を印加することによって、ボディ部133の上部にチャンネル部134が形成される。 By applying a voltage to the gate electrode 15, the channel part 134 is formed in the upper portion of the body portion 133.
このように、アクティブ領域13は、ソース131、ドレイン132、およびボディ部133からなり、ボディ部133は、埋込酸化膜12によって、シリコン基板1 Thus, the active region 13 is made from the source 131, drain 132 and body portion 133, body portion 133, the buried oxide film 12, the silicon substrate 1
1から絶縁されている。 It is insulated from the 1.

【0009】図3(A)は、バルク型MOSFETの基板へのバイアスの印加方法を示し、図3(B)は、SO [0009] FIG. 3 (A) shows the bias method of applying to the substrate bulk type MOSFET, FIG. 3 (B), SO
I型MOSFETのボディ部へのバイアスの印加方法を示す。 It shows the bias method of applying to the body portion of the I-type MOSFET. 図3(A)に示すバルク型PMOSFETでは、 In the bulk type PMOSFET shown in FIG. 3 (A),
基板内にN型のウェル20が形成され、その中にP +型のソース21とドレイン22が形成されるとともに、ウェル20上面にゲート酸化膜を介してゲート電極23が形成されている。 Well 20 of N-type is formed in the substrate, with P + type source 21 and drain 22 are formed therein, the gate electrode 23 is formed via a gate oxide film on the well 20 top surface. また、ウェル20内には、バイアス用N +領域24が形成され、コンタクト25を通して、シリコン上部から電位が印加できるようにしている。 Also within the well 20 is biased for N + region 24 is formed, through the contact 25, the potential of a silicon top is to be applied.

【0010】一方、図3(B)に示すSOI型PMOS On the other hand, SOI-type PMOS shown in FIG. 3 (B)
FETは、図2に示すように、ボディ部133がシリコン基板11から絶縁されているために、接続部34Aによって、ボディ部133をバイアス用領域34に接続し、そこにコンタクト35を形成する構造にしなければならなかった。 FET, as shown in FIG. 2, for the body portion 133 is insulated from the silicon substrate 11, the connecting portion 34A, connecting the body portion 133 to bias region 34, there is formed a contact 35 structure It had to be in.

【0011】この結果、SOI型MOSFETでは、バルク型MOSFETと比較して、バイアス用領域が増大し、その分だけ占有面積が増大するという欠点があった。 [0011] As a result, the SOI type MOSFET, as compared to the bulk type MOSFET, increases the bias region, has a drawback that correspondingly only occupied area increases. 特に、論理回路群3を構成するMOSFETのサイズの増大は、回路面積の増大をきたし、集積度を低下させるという問題があった。 In particular, increase in the size of the MOSFET constituting the logic circuit group 3, Kitaichi the increase in circuit area, a problem of lowering the degree of integration.

【0012】 [0012]

【発明が解決しようとする課題】そこで、本発明の目的は、高速動作および高集積が可能な低電圧SOI型論理回路を提供することである。 [SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a low voltage SOI logic circuit capable of high speed operation and high integration.

【0013】 [0013]

【課題を解決するための手段】本発明は、第1の電源線と、第2の電源線と、ソースとボディ部が前記第1の電源線に接続されたSOI(Silicon On In SUMMARY OF THE INVENTION The present invention includes a first power supply line, a second power supply line, a source and an SOI body portion is connected to said first power supply line (Silicon On an In
sulator)型の第1の電界効果トランジスタと、 Sulator) type first field effect transistor,
ソースとボディ部が前記第2の電源線に接続されたSO SO that the source and body portion is connected to said second power supply line
I型の第2の電界効果トランジスタと、前記第1の電界効果トランジスタのドレインと前記第2の電界効果トランジスタのドレインとの間に接続された論理回路とを具備し、前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、前記第1の電界効果トランジスタのゲートと前記第2の電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路、および前記第2の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする。 Comprising an I-type second field effect transistor and a logic circuit connected between the drains of said second field effect transistor of the first field effect transistor, the logic circuit, SOI consists type field effect transistor, the body portion of the SOI type field effect transistor and a floating state, the signal supplied to the gates of said second field effect transistor of the first field effect transistor, said first 1 power supply line and said logic circuit, and wherein the turning on / off the connection between said second power supply line and said logic circuit.

【0014】また、本発明は、第1の電源線と、第2の電源線と、ソースが前記第1の電源線に接続され、ボディ部がゲートに接続されたSOI型の第1の電界効果トランジスタと、ソースが前記第2の電源線に接続され、 Further, the present invention includes a first power supply line, a second power supply line, a source connected to said first power supply line, the first field of the SOI type body portion is connected to the gate and effect transistor, a source connected to said second power supply line,
ボディ部がゲートに接続されたSOI型の第2の電界効果トランジスタと、前記第1の電界効果トランジスタのドレインと前記第2の電界効果トランジスタのドレインとの間に接続された論理回路とを具備し、前記論理回路は、SOI型電界効果トランジスタから構成され、該S Comprising: a second field effect transistor of SOI type body portion is connected to a gate, and a logic circuit connected between the drains of said second field effect transistor of the first field effect transistor and, wherein the logic circuit comprises a SOI type field effect transistor, the S
OI型電界効果トランジスタのボディ部をフローティング状態とし、前記第1の電界効果トランジスタのゲートと前記第2の電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路、および前記第2の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする。 OI type body portion of the field effect transistor to a floating state, the first by a signal supplied to the gate of the gate and the second field effect transistor of the field effect transistors, said first power supply line and said logic circuit, and wherein the turning on / off the connection between said second power supply line and said logic circuit.

【0015】また、本発明は、前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を完全空乏化状態とするとともに、前記第1の電界効果トランジスタのボディ部および前記第2 Further, the present invention, the adjusting the impurity concentration of the body portion of the field effect transistor constituting a logic circuit, as well as the body portion and the fully depleted state, the first body of a field effect transistor parts and said second
の電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を部分空乏化状態としたことを特徴とする。 By adjusting the impurity concentration of the body portion of the field effect transistor, characterized in that the body portion and partially depleted state.

【0016】また、本発明は、前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、以下の式で与えられる空乏層幅W以上となるようにし、前記第1 Further, the present invention is a depletion layer wherein adjusting the impurity concentration of the body portion of the field effect transistors constituting the logic circuit, the thickness of the depletion layer formed in the body portion, is given by the following equation set to be the width W or more, the first
の電界効果トランジスタのボディ部および前記第2の電界効果トランジスタのボディ部の不純物濃度を調整し、 The body portion and the impurity concentration of the body portion of the second field effect transistor of the field effect transistor to adjust the,
該ボディ部に形成される空乏層の厚さが、前記空乏層幅Wより小さくなるように設定したことを特徴とする。 The thickness of the depletion layer formed in the body portion, characterized by being set smaller than the width of the depletion layer W.

【0017】 [0017]

【数3】W={2ε si・2φ f /(q・N body )} 1/2ただし、ε siは、シリコン部の誘電率 φ fは、シリコン部のフェルミポテンシャル qは、電子の電荷 N bodyは、ボディ部の不純物濃度 また、本発明は、前記論理回路を構成する電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3以下とし、該ボディ部を完全空乏化状態とするとともに、前記第1の電界効果トランジスタのボディ部および前記第2の電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3より大に設定して、該ボディ部を部分空乏化状態としたことを特徴とする。 Equation 3] W = {2ε si · 2φ f / (q · N body)} 1/2 However, epsilon si is the dielectric constant phi f of the silicon part, the Fermi potential q silicon portion, the electron charge N body is also an impurity concentration of the body portion, the present invention, the 100nm or less the thickness of the body portion of the field effect transistors constituting the logic circuit, and the impurity concentration of 1 × 10 17 cm -3 or less, the body portion together with the fully depleted state, the first 100nm thickness of the body portion of the body portion and the second field effect transistor of the field effect transistors below atmospheric the impurity concentration than 1 × 10 17 cm -3 is set to, characterized in that the body portion and partially depleted state.

【0018】また、本発明は、第1の電源線と、第2の電源線と、ソースとボディ部が前記第1の電源線に接続されたSOI型の電源スイッチ用電界効果トランジスタと、前記電源スイッチ用電界効果トランジスタのドレインと前記第2の電源線との間に接続された論理回路とを具備し、前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、前記電源スイッチ用電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする。 Further, the present invention includes a first power supply line, a second power supply line, and a power switch for a field effect transistor of the source and the body portion is connected to SOI type to the first power supply line, wherein ; and a logic circuit connected between the drain of the power switching field effect transistor and said second power supply line, wherein the logic circuit comprises a SOI type field effect transistor, of the SOI type field effect transistor a body portion in a floating state, the signal supplied to the gate of the field effect transistor for the power switch, and wherein the turning on / off the connection between said first power supply line and said logic circuit.

【0019】また、本発明は、第1の電源線と、第2の電源線と、ソースが前記第1の電源線に接続され、ボディ部がゲートに接続されたSOI型の電源スイッチ用電界効果トランジスタと、前記電源スイッチ用電界効果トランジスタのドレインと前記第2の電源線との間に接続された論理回路とを具備し、前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、 Further, the present invention includes a first power supply line, a second power supply line, a source connected to said first power supply line, the field for the SOI-type power switch that the body portion is connected to the gate comprising the effect transistor and a logic circuit connected between the drain and the second power supply line of the field-effect transistor for the power switch, the logic circuit is composed of the SOI type field effect transistor, the SOI the body of the mold field effect transistor and a floating state,
前記電源スイッチ用電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする。 The signal supplied to the gate of the field effect transistor for the power switch, and wherein the turning on / off the connection between said first power supply line and said logic circuit.

【0020】また、本発明は、前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を完全空乏化状態とするとともに、前記電源スイッチ用電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を部分空乏化状態としたことを特徴とする。 Further, the present invention, the adjusting the impurity concentration of the body portion of the field effect transistor constituting a logic circuit, as well as the body portion and the fully depleted state, the body of the field effect transistor for the power switch by adjusting the impurity concentration of the part, characterized in that the body portion and partially depleted state.

【0021】また、本発明は、前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、以下の式で与えられる空乏層幅W以上となるようにし、前記電源スイッチ用電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、 Further, the present invention provides a depletion layer wherein adjusting the impurity concentration of the body portion of the field effect transistors constituting the logic circuit, the thickness of the depletion layer formed in the body portion, is given by the following equation set to be the width W or more, by adjusting the impurity concentration of the body portion of the field effect transistor for the power switch, the thickness of the depletion layer formed in the body portion,
前記空乏層幅Wより小さくなるように設定したことを特徴とする。 Characterized by being set smaller than the width of the depletion layer W.

【0022】 [0022]

【数4】W={2ε si・2φ f /(q・N body )} 1/2ただし、ε siは、シリコン部の誘電率 φ fは、シリコン部のフェルミポテンシャル qは、電子の電荷 N bodyは、ボディ部の不純物濃度 また、本発明は、前記論理回路を構成する電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3以下とし、該ボディ部を完全空乏化状態とするとともに、前記電源スイッチ用電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3より大に設定して、該ボディ部を部分空乏化状態としたことを特徴とする。 Equation 4] W = {2ε si · 2φ f / (q · N body)} 1/2 However, epsilon si is the dielectric constant phi f of the silicon part, the Fermi potential q silicon portion, the electron charge N body is also an impurity concentration of the body portion, the present invention, the 100nm or less the thickness of the body portion of the field effect transistors constituting the logic circuit, and the impurity concentration of 1 × 10 17 cm -3 or less, the body portion together with the fully depleted state, the following power 100nm thickness of the body portion of the field effect transistor switch, and set the impurity concentration greater than 1 × 10 17 cm -3, the body portion partially depleted and characterized in that a state.

【0023】 [0023]

【作用】本発明は、論理回路用のSOI型MOSFET DETAILED DESCRIPTION OF THE INVENTION The present invention, SOI-type MOSFET for logic circuit
のボディ部をフローティング状態とした点を特徴とする。 Characterized that the floating state of the body portion. これによって、論理回路を構成するMOSFETにおいては、従来必要であったバイアス用領域および接続部が不要となり、素子面積の増大を防ぐことができる。 Thus, in a MOSFET constituting a logic circuit, bias region and the connecting portion which is conventionally necessary becomes unnecessary, it is possible to prevent an increase in device area.
また、ボディ部をフローティング状態としたNMOSF Also, NMOSF in which the body portion in a floating state
ET(PMOSFET)では、ドレインからボディ部へ正孔(電子)が流入して(インパクト・イオン化)、ボディ部の電位が上がり(下がり)、ボディ部とソースとの間の電圧の絶対値が大きくなるため、しきい値電圧が下がり、論理回路素子の低電圧化を図ることができるという利点も得られる。 In ET (PMOSFET), from the drain to the body portion and flows holes (electrons) (impact ionization), potential of the body part is increased (down), the absolute value of the voltage between the body portion and the source is larger to become lowers the threshold voltage, it is also obtained an advantage that it is possible to reduce the voltage of the logic circuit elements.

【0024】また、電源スイッチ用MOSFETでは、 [0024] In addition, in the power supply switch for MOSFET,
高しきい値電圧を実現するために、バイアス用領域と接続部が必要であるが、このMOSFETは、論理回路ブロックの両側(または片側)にのみ配置すればよく、論理回路用MOSFETと比較して使用個数がきわめて少ないので、回路全体の面積への影響はほとんど無視できる。 To achieve a high threshold voltage, it is necessary connecting portion between the bias region, the MOSFET may be disposed only on opposite sides of the logic circuit block (or one side), as compared to the MOSFET logic circuit since the use number is very small Te, impact on the area of ​​the entire circuit is almost negligible.

【0025】さらに、MOSFETのボディ部の不純物濃度を調節することによって、そのしきい値電圧を正確に設定することができる。 Furthermore, by adjusting the impurity concentration of the body portion of the MOSFET, it is possible to set the threshold voltage accurately. すなわち、論理回路用の低しきい値電圧MOSFETでは、フローティング状態としたボディ部の不純物濃度を減らして、完全空乏化状態とすることによって、低しきい値電圧を高精度で実現することができるとともに、電源スイッチ用のMOSFET That is, in the low threshold voltage MOSFET for the logic circuit, by reducing the impurity concentration of the body portion in a floating state by a fully depleted state, it is possible to achieve a low threshold voltage with high precision with, MOSFET for power switch
では、電源にバイアスしたボディ部の不純物濃度を増やして、ボディ部を部分空乏化状態にすることによって、 So increasing the impurity concentration of the body portion which is biased to the power supply, by a body portion to partially depleted state,
高しきい値電圧を正確に設定することができる。 A high threshold voltage can be precisely set.

【0026】また、電源スイッチ用MOSFETのボディ部をゲートに接続して、ゲート電圧でバイアスすれば、このMOSFETのしきい値電圧特性を、遮断時には高しきい値電圧、導通時には低しきい値電圧と、自動的に切り替えることができる。 Further, by connecting the body of the MOSFET power switch in the gate, when biased with a gate voltage, the threshold voltage characteristics of the MOSFET, the high threshold voltage at the time of shut-off, at the time of conducting the low threshold and voltage can be automatically switched. すなわち、可変しきい値電圧によって、より有利な電源制御を実現することができる。 That is, the variable threshold voltage, it is possible to realize a more advantageous power control.

【0027】 [0027]

【実施例】以下、図面を参照して、本発明の実施例を説明する。 EXAMPLES Hereinafter, with reference to the drawings, an embodiment of the present invention.

【0028】実施例1 図4は、本発明による低電圧SOI型論理回路の第一実施例の構成を示す回路図である。 [0028] Example 1 FIG. 4 is a circuit diagram showing a configuration of a first embodiment of a low voltage SOI logic circuit according to the present invention.

【0029】図において、符号41は高電位電源線、4 [0029] In Figure, reference numeral 41 denotes a high potential power supply line, 4
2は低電位電源線である。 2 is a low-potential power supply line. 高電位電源線41は、電源スイッチ用PMOSFET44のソース端子に接続され、 The high potential power supply line 41 is connected to the source terminal of the power switch for PMOSFET44,
低電位電源線42は、電源スイッチ用NMOSFET4 Low potential power source line 42, power switch NMOSFET4
5のソース端子に接続されていている。 Which is connected to the 5 source terminal of. また、MOSF In addition, MOSF
ET44のドレイン端子は、論理回路群43の高電位端子に接続され、MOSFET45のドレイン端子は、論理回路群43の低電位端子に接続されている。 The drain terminal of ET44 is connected to a high potential terminal of the logic circuit group 43, a drain terminal of the MOSFET45 are connected to the low potential terminal of the logic circuit group 43. 言い換えれば、MOSFET44、論理回路群43およびMOS In other words, MOSFET 44, the logic circuit group 43 and MOS
FET45が直列接続され、MOSFET44および4 FET45 are connected in series, MOSFET 44 and 4
5を介して、論理回路群43に電源が供給される構成となっている。 5 through, and has a configuration that the power supply to the logic circuit group 43 is supplied. また、MOSFET44のゲート端子には、スリープ信号SLが加えられ、MOSFET45のゲート端子には、その反転信号*SLが加えられている。 The gate terminal of the MOSFET 44, a sleep signal SL is applied to the gate terminal of the MOSFET 45, the inverted signal * SL is added. これらの信号は、電源スイッチ用MOSFET44 These signals, power switch MOSFET44
および45をオン/オフ制御するための信号であり、論理回路群43のスリープ時に、MOSFET44および45をオフにし、論理回路群43の動作時に、MOSF And 45 is a signal for turning on / off control, when the sleep of the logic circuit group 43, to clear the MOSFET44 and 45, during the operation of the logic circuit group 43, MOSF
ET44および45をオンとする。 To turn on the ET44 and 45.

【0030】この実施例の特徴は、論理回路群43を構成する、すべてのMOSFETのボディ部がフローティング状態に設定されていることである。 The feature of this embodiment is that the logic circuit group 43, the body portion of all MOSFET is set to a floating state. すなわち、これらのMOSFETのボディ部には、バイアスがかけられていない。 That is, the body of these MOSFET, the bias is not applied. 一方、電源スイッチ用MOSFET44および45のボディ部はバイアスされている。 On the other hand, the body portion of the power switching MOSFET44 and 45 are biased. すなわち、M In other words, M
OSFET44のボディ部が高電位電源線41に接続され、MOSFET45のボディ部が低電位電源線42に接続されている。 Body of OSFET44 is connected to the high-potential power source line 41, the body portion of the MOSFET45 are connected to the low-potential power supply line 42.

【0031】図5(A)および図5(B)は、MOSF [0031] FIGS. 5 (A) and. 5 (B), MOSF
ETのボディ部にバイアスをかけたときと、かけなかったときの、しきい値電圧の変化を示すグラフである。 And when biased in the body of the ET, when not applied, a graph showing a change in threshold voltage. 横軸はゲート・ソース間電圧V GSを示し、縦軸はドレイン電流I DSを対数スケールで示している。 The horizontal axis represents the gate-source voltage V GS, the vertical axis represents the drain current I DS in a logarithmic scale. TH1およびV V TH1 and V
TH2は、しきい値電圧である。 TH2 is a threshold voltage. 図から明らかなように、 As is evident from the figure,
ボディ部にバイアスをかけないときには、しきい値電圧が下がる。 When no bias is on the body portion, the threshold voltage is lowered. この理由については前述した。 The reason for this was described above. このように、 in this way,
SOI型MOSFETでは、その製作プロセスにおいて、特別なしきい値電圧調整用のマスクを用いなくても、ボディ部をバイアスするか否かによって、高しきい値電圧のMOSFETと、低しきい値電圧のMOSFE In the SOI type MOSFET, in its fabrication process, without using a special threshold voltage mask for adjusting, depending on whether bias the body portion, and a MOSFET each with a high threshold voltage, a low threshold voltage MOSFE
Tとを実現することができる。 It is possible to realize a T.

【0032】本実施例では、さらに、ボディ部の不純物濃度をコントロールすることによって、高精度のしきい値電圧の調整を行っている。 [0032] In this embodiment, further, by controlling the impurity concentration of the body portion is performed to adjust the precision of the threshold voltage. 以下、この点を詳細に説明する。 Hereinafter, this point will be described in detail.

【0033】図6(A)は、論理回路群43用MOSF [0033] FIG 6 (A) is, MOSF logic circuit group 43
ETの構造を示す断面図であり、図6(B)は、電源スイッチ用MOSFET44および45の構造を示す断面図である。 It is a sectional view showing the structure of ET, 6 (B) is a sectional view showing a structure of a power switch for MOSFET44 and 45. これらの図から分かるように、論理回路群4 As can be seen from these figures, the logic circuit group 4
3用MOSFETのボディ部133Aは、その空乏層幅Wがボディ部の厚さ以上に設定されている。 Body 133A of 3 for MOSFET, the depletion layer width W is set to more than the thickness of the body portion. すなわち、 That is,
ボディ部133Aは、完全空乏化状態にされている。 Body 133A is a fully depleted state. 一方、電源スイッチ用MOSFETのボディ部133B On the other hand, the body portion 133B of the MOSFET power switch
は、その空乏層幅Wがボディ部の厚さよりも小さくされている。 , The depletion layer width W is smaller than the thickness of the body portion. すなわち、ボディ部133Bは、部分空乏化状態にされている。 That is, the body portion 133B is a partially depleted state. 一般に、空乏層幅が大きいほど低電圧でチャンネルが形成されるから、しきい値電圧が下がる。 In general, because the channel with higher depletion layer width is larger low voltage is formed, the threshold voltage is lowered. したがって、論理回路群用MOSFETのしきい値電圧は、所望の低しきい値電圧に高精度で設定され、電源スイッチ用MOSFETのしきい値電圧は、高しきい値電圧に高精度で設定される。 Therefore, the threshold voltage of the MOSFET for the logic circuit group is set with high precision to a desired low threshold voltage, the threshold voltage of the MOSFET power switch is set with high accuracy to a high threshold voltage that.

【0034】図6(A)および図6(B)に示したMO [0034] shown in FIG. 6 (A) and FIG. 6 (B) MO
SFETでは、空乏層幅Wは、次の式で与えられる。 In SFET, the depletion layer width W is given by the following equation.

【0035】 [0035]

【数5】 W={2ε si・2φ f /(q・N body )} 1/2 (1) ただし、ε siはシリコンの誘電率、 φ fはシリコンのフェルミポテンシャル qは電子の電荷量 N bodyはボディ部の不純物濃度 である。 Equation 5] W = {2ε si · 2φ f / (q · N body)} 1/2 (1) However, epsilon si is the dielectric constant of silicon, phi f is the Fermi potential of silicon q is the electron charge quantity N body is an impurity concentration of the body portion. また、フェルミポテンシャルφ fは、次式で与えられる。 Further, Fermi potential phi f is given by the following equation.

【0036】 [0036]

【数6】 φ f =(kT/q)ln(N body /n i ) (2) ただし、kはボルツマン定数 Tはボディ部の絶対温度 n iはシリコンの真性キャリア密度 である。 [6] phi f = however (kT / q) ln (N body / n i) (2), k is Boltzmann's constant T is the absolute temperature n i of the body portion is the intrinsic carrier density of silicon. また、lnは自然対数を表す。 In addition, ln represents the natural logarithm.

【0037】アクティブ領域13の膜厚をt SOIとし、 [0037] the thickness of the active region 13 and t SOI,
空乏層幅Wを、この膜厚t SOIよりも大きくした場合、 If the depletion layer width W, was larger than the thickness t SOI,
ボディ部133Aは、完全空乏化状態となる。 Body 133A is a fully depleted state. この状態では、MOSFETの相互コンダクダンスg mが上昇するとともに、ゲート容量が低減し、MOSFETの動作速度が向上することが知られている。 In this state, the mutual conductance g m of the MOSFET increases, the gate capacitance is reduced, the operation speed of the MOSFET is known to be improved.

【0038】一方、MOSFETのしきい値電圧V [0038] On the other hand, MOSFET threshold voltage V
THは、次の近似式で与えられる。 TH is given by the following approximate expression.

【0039】 [0039]

【数7】 V TH ≒V FB +2φ f +(2ε si・2φ f・q・nN body1/2 /C OX (3) ただし、V FBはフラットバンド電圧 C OXはゲート酸化膜14による容量である。 Equation 7] V TH ≒ V FB + 2φ f + (2ε si · 2φ f · q · nN body) 1/2 / C OX (3) , however, V FB is capacitance caused by the flat band voltage C OX denotes a gate oxide film 14 it is.

【0040】上記(1)−(3)式から、論理回路用M [0040] (1) - (3) wherein, M logic circuit
OSFETのボディ部133Aを完全空乏化状態にするためには、アクティブ領域13の膜厚t SOIを100n A body portion 133A of OSFET to the fully depleted state, 100n thickness t SOI of the active region 13
m、ゲート酸化膜14の膜厚t OXを7nm(これによるC OX =0.49μF/cm 2 )、ボディ部133Aの不純物濃度N bodyを8×10 16 cm -3 (このときV FB =− m, (C OX = 0.49μF / cm 2 by this) the thickness t OX of the gate oxide film 14 7 nm, impurity concentration of the body portion 133A N body of 8 × 10 16 cm -3 (this time V FB = -
0.9V,2φ f =+0.8V)に設定すればよい。 0.9V, may be set to 2φ f = + 0.8V). このときのしきい値電圧は、図7に示すように、0.2V Threshold voltage at this time, as shown in FIG. 7, 0.2V
程度になり、低しきい値電圧のMOSFETを実現することができる。 Becomes extent, it is possible to realize a low threshold voltage MOSFET. なお、図7から分かるように、不純物濃度を減らして空乏層幅を増大することによって、しきい値電圧は低下する。 As can be seen from FIG. 7, by increasing the width of a depletion layer by reducing the impurity concentration, the threshold voltage decreases.

【0041】こうして、論理回路用MOSFETのボディ部133Aの完全空乏化状態が実現できるが、アクティブ領域13の膜厚t SOIが100nmのときには、不純物濃度N bodyは、1×10 17 cm -3以下が好ましい。 [0041] Thus, although fully depleted state of the body 133A of the MOSFET for the logic circuit can be realized, when the thickness t SOI of the active region 13 is 100nm, the impurity concentration N body is, 1 × 10 17 cm -3 or less It is preferred.

【0042】一方、ボディ部133Bがバイアスされた電源スイッチ用MOSFET44および45では、ボディ部133Bを部分空乏化状態とする。 Meanwhile, the body portion 133B is in biased power switch MOSFET44 and 45, the body portion 133B and the partially depleted condition. たとえば、ボディ部133Bの不純物濃度N bodyを、4×10 17 cm -3 For example, the impurity concentration N body of the body portion 133B, 4 × 10 17 cm -3
に設定すると、空乏層厚W=54nmとなり、図6 When set to the depletion layer thickness W = 54 nm, and the FIG. 6
(B)に示すように、ボディ部133Bを部分空乏化状態とすることができる。 As shown in (B), it is possible to make the body portion 133B and the partially depleted condition. このとき、V FB =−1.0V, In this case, V FB = -1.0V,
2φ f =+0.9Vとなり、しきい値電圧が0.6V程度の高しきい値電圧のMOSFETを実現することができる。f = + 0.9V, and the threshold voltage can be realized MOSFET each with a high threshold voltage of about 0.6V. なお、アクティブ領域13の膜厚t SOIおよびゲート酸化膜14の膜厚t OXは論理回路用MOSFETのものと同じに設定される。 The thickness t OX of the thickness t SOI and the gate oxide film 14 of the active region 13 is set to be the same as that of the MOSFET for the logic circuit. ボディ部133Bの不純物濃度N bodyは、1×10 17 cm -3以上が好ましい。 Impurity concentration N body of the body 133B is, 1 × 10 17 cm -3 or more.

【0043】こうして、電源スイッチ用MOSFET4 [0043] Thus, for the power switch MOSFET4
4および45のボディ部133Bを部分空乏化状態とする。 4 and 45 the body portion 133B of the a partially depleted state. この部分空乏化されたボディ部133Bは、バイアス用領域を介して高電位電源線41と低電位電源線42 This portion depleted body 133B includes a high-potential power supply line 41 via a bias region low-potential power supply line 42
にそれぞれ接続される。 They are respectively connected to. このため、しきい値電圧の変動は、従来のバルク型MOSFETと同程度に小さくできる。 Therefore, variation in the threshold voltage can be reduced to the same extent as conventional bulk type MOSFET. この結果、電源スイッチ用MOSFET44および45のオン抵抗のばらつきを小さくでき、論理回路群4 As a result, it is possible to reduce the variations in the on resistance of the power switching MOSFET44 and 45, the logic circuit group 4
3に安定した電源電圧を供給することができる。 Stable power supply voltage to 3 can be supplied.

【0044】実施例2 図8は、本発明による低電圧SOI型論理回路の第2実施例の構成を示す回路図である。 [0044] EXAMPLE 2 FIG. 8 is a circuit diagram showing a configuration of a second embodiment of a low voltage SOI logic circuit according to the present invention.

【0045】この実施例が第1実施例と異なる点は、電源スイッチ用MOSFET44および45のボディ部1 [0045] This embodiment is different from the first embodiment, the body portion 1 of the power switching MOSFET44 and 45
33Bをゲート電極15に接続した点である。 33B to a point connected to the gate electrode 15.

【0046】この構成によれば、論理回路回路群43のスリープ時には、MOSFET44および45のしきい値電圧を上げ、リーク電流を低下し、その動作時には、 [0046] According to this configuration, during the sleep of the logic circuit circuit group 43, raising the threshold voltage of the MOSFET44 and 45, to reduce the leakage current, during the operation,
MOSFET44および45のしきい値電圧を下げて、 Lower the threshold voltage of MOSFET44 and 45,
論理回路群43への供給電圧を上げることができる。 It is possible to increase the supply voltage to the logic circuit group 43.

【0047】図9(A)および図9(B)は、その理由を説明するためのグラフである。 [0047] Figure 9 (A) and FIG. 9 (B) is a graph for explaining the reason. これらのグラフにおいて、横軸はゲート・ソース間電圧V GSであり、縦軸はしきい値電圧V THである。 In these graphs, the horizontal axis represents the gate-source voltage V GS, and the vertical axis represents the threshold voltage V TH. これらの図から分かるように、 As can be seen from these figures,
ゲート・ソース間電圧V GSの絶対値が増加すると、MO When the absolute value of the gate-to-source voltage V GS is increased, MO
SFETのしきい値電圧V THの絶対値が減少する。 The absolute value of the threshold voltage V TH of SFET is reduced. 本実施例2は、この特性を利用したものである。 This second embodiment is obtained by utilizing this characteristic.

【0048】まず、スリープ時には、PMOSFET4 [0048] First of all, at the time of sleep, PMOSFET4
4のゲートに高レベルの信号SL(1V)が供給され、 High-level signal SL (1V) is supplied to the fourth gate,
NMOSFET45のゲートに低レベル信号*SL(0 Low-level signal to the gate of the NMOSFET45 * SL (0
V)が加えられる。 V) is added. このとき、PMOSFET44のゲート・ソース間電圧V GSも、NMOSFET45のゲート・ソース間電圧V GSも、低電圧(0V)となる。 At this time, the voltage V GS also between the gate and the source of PMOSFET44, the voltage V GS between the gate and the source of NMOSFET45, a low voltage (0V). すなわち、しきい値電圧V THは高くなる。 That is, the threshold voltage V TH increases.

【0049】逆に、論理回路群43の動作時には、PM [0049] On the contrary, at the time of operation of the logic circuit group 43, PM
OSFET44のゲートに低レベルの信号SL(0V) To the gate of the OSFET44 low-level signal SL (0V)
が供給され、NMOSFET45のゲートに高レベル信号*SL(1V)が加えられる。 There is provided a high-level signal * SL (1V) is applied to the gate of NMOSFET45. このとき、PMOSF In this case, PMOSF
ET44のゲート・ソース間電圧V GSも、NMOSFE Voltage V GS between the gate and the source of the ET44 also, NMOSFE
T45のゲート・ソース間電圧V GSも、高電圧(1V) Voltage V GS between the gate and the source of T45 is also, high voltage (1V)
となる。 To become. すなわち、しきい値電圧V THは低くなる。 That is, the threshold voltage V TH becomes lower.

【0050】この結果、スリープ時には、MOSFET [0050] As a result, at the time of sleep, MOSFET
44および45のオフ抵抗が増して、リーク電流を低い値に押さえることができ、論理回路群43の動作時には、MOSFET44および45のオン抵抗が減少し、 44 and 45 off resistance is increased, and it is possible to suppress the leakage current to a low value, at the time of operation of the logic circuit group 43, reduces the on-resistance of the MOSFET44 and 45,
論理回路群43への供給電圧を増すことができる。 It is possible to increase the supply voltage to the logic circuit group 43.

【0051】なお、上記各実施例では、高電位側にも低電位側にも電源スイッチ用のMOSFETを設けたが、 [0051] In each of the above embodiments is provided with the MOSFET of the power switch to the low potential side to the high potential side,
その一方のみでも、ほぼ同様の作用効果をあげることができる。 In that only one, it can be mentioned substantially the same operational effects. たとえば、低電位側のMOSFET45を除いた場合は、論理回路群43の低電位端子を、低電位電源線42に直接接続すればよい。 For example, if excluding the MOSFET45 the low potential side, a low potential terminal of the logic circuit group 43 may be connected directly to the low-potential power supply line 42.

【0052】図10は、論理回路を構成するMOSFE [0052] Figure 10, a MOSFET constituting a logic circuit
Tのボディ部をゲート電極に接続した構成を示す従来技術であり、T.Andoh,et al., "Design Methodology for The body portion of the T is a prior art showing a structure connected to the gate electrode, T.Andoh, et al., "Design Methodology for
Low-Voltage MOSFETs", 1994, IEEE, 79-82 ページに記載されたものである。本実施例がこの従来技術と異なる点は、ボディ部がゲート電極に接続されたMOSFET Low-Voltage MOSFETs ", 1994, IEEE, MOSFET are those described in 79-82 pages. This embodiment differs from the prior art, the body portion is connected to the gate electrode
を、従来技術では、論理回路用MOSFETとして用いているのに対して、本発明では、電源スイッチ用MOS The, in the prior art, whereas is used as MOSFET for the logic circuit, in the present invention, MOS power switch
FETとして利用している点である。 Is a point that is used as a FET. ボディ部がゲート電極に接続されたMOSFETは、ボディ部からゲート電極への接続部を設けねばならないために、素子占有面積が増加するとともに、入力容量が増加するため、ボディ部をフローティング状態とした素子よりも、動作速度が遅く、論理回路用としては適していない。 MOSFET which body is connected to the gate electrode, to which must provide a connection to the gate electrode from the body portion, together with the device occupied area increases, the input capacity increases, and the body portion in a floating state than the element, slower operating speed, not suitable as a logic circuit. 本実施例では、このようなMOSFETを、論理素子よりも動作速度が遅くて済み、かつ使用個数が少ない、電源スイッチ用素子として用いているため、このような欠点による悪影響をまぬがれることができる。 In this embodiment, such a MOSFET, requires slow operating speed than the logic device, and use the number is small, the use as an element for power switch can Manugareru adverse effects of such drawbacks.

【0053】 [0053]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
高速動作および高集積が可能な低電圧SOI型論理回路を提供することができる。 It can be high-speed operation and high integration is to provide a low voltage SOI logic circuit possible.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】従来の低電圧CMOS論理回路の一例を示す回路図である。 1 is a circuit diagram showing an example of a conventional low-voltage CMOS logic circuit.

【図2】SOI型MOSFETの一般構造を示す断面図である。 2 is a sectional view showing a general structure of an SOI type MOSFET.

【図3】(A)は従来のバルク型MOSFETの基板バイアス構造を示す平面図、(B)は従来のSOI型MO 3 (A) is a plan view showing the substrate bias structure of a conventional bulk type MOSFET, (B) a conventional SOI-type MO
SFETのボディ部バイアス構造を示す平面図である。 It is a plan view showing a body portion biasing structure of the SFET.

【図4】本発明による低電圧SOI型論理回路の第1実施例の構成を示す回路図である。 It is a circuit diagram showing a configuration of a first embodiment of a low voltage SOI logic circuit according to the present invention; FIG.

【図5】(A)は、第1実施例において、MOSFET [5] (A), in the first embodiment, MOSFET
のボディ部にバイアスをかけたときの、ソース・ゲート間電圧対ドレイン電流特性、およびしきい値電圧を示すグラフ、(B)は第1実施例において、MOSFETのボディ部にバイアスをかけないときの、ソース・ゲート間電圧対ドレイン電流特性、およびしきい値電圧を示すグラフである。 When applying a bias to the body portion of the source-gate voltage versus drain current characteristics, and a graph showing the threshold voltage, (B) in the first embodiment, when no bias the body portion of the MOSFET of a graph showing the source-gate voltage versus drain current characteristic, and threshold voltage.

【図6】(A)は第1実施例で用いた論理回路用低しきい値電圧のSOI型MOSFETの構造を示す断面図、 6 (A) is a sectional view showing the structure of an SOI type MOSFET with a low threshold voltage logic circuit used in the first embodiment,
(B)は第1実施例で用いた電源スイッチ用高しきい値電圧のSOI型MOSFETの構造を示す断面図である。 (B) is a sectional view showing the structure of an SOI MOSFET of the high threshold voltage power supply switch used in the first embodiment.

【図7】ボディ部の不純物濃度対しきい値電圧の関係を示すグラフである。 7 is a graph showing the relationship between the impurity concentration versus threshold voltage of the body portion.

【図8】本発明による低電圧SOI型論理回路の第2実施例の構成を示す回路図である。 8 is a circuit diagram showing a configuration of a second embodiment of a low voltage SOI logic circuit according to the present invention.

【図9】(A)はNMOSFETのボディ部をゲート電極に接続したときの、ソース・ゲート間電圧対しきい値電圧特性を示すグラフ、(B)はPMOSFETのボディ部をゲート電極に接続したときの、ソース・ゲート間電圧対しきい値電圧特性を示すグラフである。 9 (A) is when connecting the body portion of the NMOSFET gate electrode, a graph showing voltage versus threshold voltage characteristic between the source and the gate, (B) when connecting the body portion of the PMOSFET gate electrode of a graph showing the voltage versus threshold voltage characteristic between the source and the gate.

【図10】第2実施例と一部類似した構成を有する従来回路を示す図である。 10 is a diagram showing a conventional circuit having a construction similar part of the second embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 高電位電源線 2 低電位電源線 3 論理回路群 4 電源スイッチ用MOSFET 5 電源スイッチ用MOSFET 11 シリコン基板 12 埋込酸化膜 13 アクティブ領域 14 ゲート酸化膜 15 ゲート電極 41 高電位電源線 42 低電位電源線 43 論理回路群 44 電源スイッチ用MOSFET 45 電源スイッチ用MOSFET 131 ソース 132 ドレイン 133 ボディ部 133A ボディ部 133B ボディ部 134 チャンネル部 1 high potential power supply line 2 low-potential power supply line 3 the logic circuit group 4 power switch MOSFET 5 power switch MOSFET 11 silicon substrate 12 buried oxide layer 13 the active region 14 a gate oxide film 15 gate electrode 41 high-potential power supply line 42 low potential power line 43 MOSFET 131 source 132 drain 133 body for MOSFET 45 power switch logic circuit group 44 power switch 133A body 133B body 134 channel portion

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の電源線と、第2の電源線と、ソースとボディ部が前記第1の電源線に接続されたSOI 1. A a first power supply line, a second power supply line, SOI the source and body portion is connected to said first power supply line
    (SiliconOn Insulator)型の第1 The first (SiliconOn Insulator) type
    の電界効果トランジスタと、 ソースとボディ部が前記第2の電源線に接続されたSO SO that the field-effect transistor, the source and body portion is connected to said second power supply line
    I型の第2の電界効果トランジスタと、 前記第1の電界効果トランジスタのドレインと前記第2 And I-type second field effect transistor, a drain of said first field effect transistor and the second
    の電界効果トランジスタのドレインとの間に接続された論理回路とを具備し、 前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、前記第1の電界効果トランジスタのゲートと前記第2の電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路、および前記第2の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする低電圧SO Of comprising connected a logic circuit between the drain of the field effect transistor, the logic circuit is composed of the SOI type field effect transistor, the body portion of the SOI type field effect transistor and a floating state, the first by a gate signal supplied to the gate of said second field effect transistor of the first field effect transistor, the said first power supply line logic circuit, and said second power supply line and between the logic circuit low voltage SO, characterized in that the on / off the connection
    I型論理回路。 I type logic circuit.
  2. 【請求項2】 第1の電源線と、 第2の電源線と、 ソースが前記第1の電源線に接続され、ボディ部がゲートに接続されたSOI型の第1の電界効果トランジスタと、 ソースが前記第2の電源線に接続され、ボディ部がゲートに接続されたSOI型の第2の電界効果トランジスタと、 前記第1の電界効果トランジスタのドレインと前記第2 2. A first power supply line, a second power supply line, a source connected to said first power supply line, a first field effect transistor of SOI type body portion is connected to the gate, source connected to said second power supply line, and a second field effect transistor body portion of SOI type connected to a gate, a drain and the second of said first field effect transistor
    の電界効果トランジスタのドレインとの間に接続された論理回路とを具備し、 前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、前記第1の電界効果トランジスタのゲートと前記第2の電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路、および前記第2の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする低電圧SO Of comprising connected a logic circuit between the drain of the field effect transistor, the logic circuit is composed of the SOI type field effect transistor, the body portion of the SOI type field effect transistor and a floating state, the first by a gate signal supplied to the gate of said second field effect transistor of the first field effect transistor, the said first power supply line logic circuit, and said second power supply line and between the logic circuit low voltage SO, characterized in that the on / off the connection
    I型論理回路。 I type logic circuit.
  3. 【請求項3】 前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を完全空乏化状態とするとともに、前記第1の電界効果トランジスタのボディ部および前記第2の電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を部分空乏化状態としたことを特徴とする請求項1または2に記載の低電圧SOI型論理回路。 Wherein by adjusting the impurity concentration of the body portion of the field effect transistors constituting the logic circuit, as well as the body portion and the fully depleted state, the body portion and the said first field effect transistor No. by adjusting the impurity concentration of the body portion of the second field effect transistor, a low voltage SOI logic circuit according to claim 1 or 2, characterized in that the body portion and partially depleted state.
  4. 【請求項4】 前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、以下の式で与えられる空乏層幅W以上となるようにし、前記第1の電界効果トランジスタのボディ部および前記第2の電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、前記空乏層幅Wより小さくなるように設定したことを特徴とする請求項1または2に記載の低電圧SOI型論理回路。 4. Adjust the impurity concentration of the body portion of the field effect transistors constituting the logic circuit, the thickness of the depletion layer formed in the body portion, the depletion layer width W than that given by the following formula and so as to, first by adjusting the impurity concentration of the body portion of the body portion and the second field effect transistor of the field effect transistor, the thickness of the depletion layer formed in the body portion, the depletion layer width low voltage SOI logic circuit according to claim 1 or 2, characterized in that set W as is smaller. 【数1】W={2ε si・2φ f /(q・N body )} 1/2ただし、ε siは、シリコン部の誘電率 φ fは、シリコン部のフェルミポテンシャル qは、電子の電荷 N bodyは、ボディ部の不純物濃度 [Number 1] W = {2ε si · 2φ f / (q · N body)} 1/2 However, epsilon si is the dielectric constant phi f of the silicon part, the Fermi potential q silicon portion, the electron charge N body, the impurity concentration of the body part
  5. 【請求項5】 前記論理回路を構成する電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3以下とし、該ボディ部を完全空乏化状態とするとともに、前記第1の電界効果トランジスタのボディ部および前記第2の電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3より大に設定して、該ボディ部を部分空乏化状態としたことを特徴とする請求項4に記載の低電圧SOI型論理回路。 5. Hereinafter 100nm thickness of the body portion of the field effect transistors constituting the logic circuit, the impurity concentration of 1 × 10 17 cm -3 or less, while the body portion and the fully depleted state, It said first body portion and 100nm thickness of the body portion of the second field effect transistor of the field effect transistor will set its impurity concentration greater than 1 × 10 17 cm -3, the body portion low voltage SOI logic circuit according to claim 4, characterized in that a partially depleted state.
  6. 【請求項6】 第1の電源線と、 第2の電源線と、 ソースとボディ部が前記第1の電源線に接続されたSO 6. A first power supply line, a second power supply line, the source and the body portion is connected to said first power source line SO
    I型の電源スイッチ用電界効果トランジスタと、 前記電源スイッチ用電界効果トランジスタのドレインと前記第2の電源線との間に接続された論理回路とを具備し、 前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、前記電源スイッチ用電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする低電圧SOI型論理回路。 Comprising a field effect transistor type I power switch, and a logic circuit connected between the drain and the second power supply line of the field-effect transistor for the power switch, the logic circuit, SOI field effect is a transistor, the body portion of the SOI type field effect transistor and a floating state, the signal supplied to the gate of the field effect transistor for the power switch, connected between said first power supply line and said logic circuit low voltage SOI logic circuit, characterized in that the on / off.
  7. 【請求項7】 第1の電源線と、 第2の電源線と、 ソースが前記第1の電源線に接続され、ボディ部がゲートに接続されたSOI型の電源スイッチ用電界効果トランジスタと、 前記電源スイッチ用電界効果トランジスタのドレインと前記第2の電源線との間に接続された論理回路とを具備し、 前記論理回路は、SOI型電界効果トランジスタから構成され、該SOI型電界効果トランジスタのボディ部をフローティング状態とし、前記電源スイッチ用電界効果トランジスタのゲートに供給される信号によって、前記第1の電源線と前記論理回路との間の接続をオン/オフすることを特徴とする低電圧SOI型論理回路。 7. A first power supply line, a second power supply line, a source connected to said first power supply line, a field effect transistor SOI type power switch that the body portion is connected to the gate, ; and a logic circuit connected between the drain and the second power supply line of the field-effect transistor for the power switch, the logic circuit is composed of the SOI type field effect transistor, the SOI-type field effect transistor low body portion in a floating state, the signal supplied to the gate of the field effect transistor for the power switch, and wherein the turning on / off the connection between said first power supply line and said logic circuit voltage SOI logic circuit.
  8. 【請求項8】 前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を完全空乏化状態とするとともに、前記電源スイッチ用電界効果トランジスタのボディ部の不純物濃度を調整して、該ボディ部を部分空乏化状態としたことを特徴とする請求項6または7に記載の低電圧SOI型論理回路。 8. Adjust the impurity concentration of the body portion of the field effect transistors constituting the logic circuit, as well as the body portion and the fully depleted state, the impurity concentration of the body portion of the field effect transistor for the power switch adjust the low voltage SOI logic circuit according to claim 6 or 7, characterized in that the body portion and partially depleted state.
  9. 【請求項9】 前記論理回路を構成する電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、以下の式で与えられる空乏層幅W以上となるようにし、前記電源スイッチ用電界効果トランジスタのボディ部の不純物濃度を調整し、該ボディ部に形成される空乏層の厚さが、前記空乏層幅Wより小さくなるように設定したことを特徴とする請求項6 9. Adjust the impurity concentration of the body portion of the field effect transistors constituting the logic circuit, the thickness of the depletion layer formed in the body portion, the depletion layer width W than that given by the following formula and so as to the adjusting the impurity concentration of the body portion of the power switching field effect transistor, characterized in that the thickness of the depletion layer formed in the body portion was set to be smaller than the width of the depletion layer W claim 6,
    または7に記載の低電圧SOI型論理回路。 Or undervoltage SOI logic circuit according to 7. 【数2】W={2ε si・2φ f /(q・N body )} 1/2ただし、ε siは、シリコン部の誘電率 φ fは、シリコン部のフェルミポテンシャル qは、電子の電荷 N bodyは、ボディ部の不純物濃度 [Number 2] W = {2ε si · 2φ f / (q · N body)} 1/2 However, epsilon si is the dielectric constant phi f of the silicon part, the Fermi potential q silicon portion, the electron charge N body, the impurity concentration of the body part
  10. 【請求項10】 前記論理回路を構成する電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3以下とし、該ボディ部を完全空乏化状態とするとともに、前記電源スイッチ用電界効果トランジスタのボディ部の厚さを100nm以下、その不純物濃度を1×10 17 cm -3より大に設定して、該ボディ部を部分空乏化状態としたことを特徴とする請求項9に記載の低電圧SOI型論理回路。 10. Hereinafter 100nm thickness of the body portion of the field effect transistors constituting the logic circuit, the impurity concentration of 1 × 10 17 cm -3 or less, while the body portion and the fully depleted state, hereinafter 100nm thickness of the body portion of the field effect transistor for the power switch, by setting the impurity concentration greater than 1 × 10 17 cm -3, characterized in that the body portion and partially depleted state low voltage SOI logic circuit according to claim 9.
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