JPH08212276A - Logarithmic amplifier - Google Patents
Logarithmic amplifierInfo
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- JPH08212276A JPH08212276A JP7232276A JP23227695A JPH08212276A JP H08212276 A JPH08212276 A JP H08212276A JP 7232276 A JP7232276 A JP 7232276A JP 23227695 A JP23227695 A JP 23227695A JP H08212276 A JPH08212276 A JP H08212276A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は対数増幅器に関し、
特に詳細には、高速化が図られた対数増幅器に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logarithmic amplifier,
In particular, the present invention relates to a logarithmic amplifier which has been speeded up.
【0002】[0002]
【従来の技術】例えば高階調画像を読み取る光検出器の
出力信号等、非常に広いレンジを有する電流信号は、レ
ンジを圧縮して信号の取扱いを容易にするために、対数
増幅されることが多い。2. Description of the Related Art A current signal having a very wide range, such as an output signal of a photodetector for reading a high gradation image, may be logarithmically amplified in order to compress the range and facilitate the handling of the signal. Many.
【0003】この対数増幅を行なう対数増幅器の1つと
して従来より、特開平2−277181号公報に示され
るように、オペアンプと、このオペアンプの帰還回路に
接続された対数変換用素子と、この対数変換用素子と並
列的に接続されたコンデンサを備えた発振防止回路と、
オペアンプへの入力電流に応じて、該入力電流が小さく
なるに従って上記発振防止回路を経由する帰還量を減じ
るように該発振防止回路を制御する制御回路とを備えた
ものが知られている。Conventionally, as one of the logarithmic amplifiers for performing this logarithmic amplification, as shown in Japanese Patent Laid-Open No. 2-277181, an operational amplifier, a logarithmic conversion element connected to a feedback circuit of this operational amplifier, and this logarithm. An oscillation prevention circuit including a conversion element and a capacitor connected in parallel,
A control circuit is known that controls the oscillation prevention circuit so that the amount of feedback through the oscillation prevention circuit is reduced as the input current becomes smaller according to the input current to the operational amplifier.
【0004】このタイプの対数増幅器は、入力電流が大
きくて動作が不安定になりがちな場合には高周波成分の
帰還量を大きくし、入力電流が小さく対数増幅器の動作
の安定は問題ないがその応答特性が問題となる場合には
高周波成分の帰還量を抑え、これにより回路の安定動作
と高速応答性の良化を両立できるものとなっている。This type of logarithmic amplifier increases the amount of feedback of high frequency components when the input current is large and the operation tends to be unstable, and the input current is small and the operation of the logarithmic amplifier is stable, but there is no problem. When the response characteristic becomes a problem, the feedback amount of the high frequency component is suppressed, whereby the stable operation of the circuit and the improvement of the high-speed response can both be achieved.
【0005】[0005]
【発明が解決しようとする課題】この従来の対数増幅器
において高速応答性をさらに高めるためには、オペアン
プ自体を高速性に優れたもので構成することが必要であ
る。高速性に優れたオペアンプとしてはバイポーラ入力
タイプのものが知られているが、発振防止回路を経由す
る帰還量を入力電流が小さくなるに従って減じる回路構
成となっている上記従来の対数増幅器においては、入力
バイアス電流が誤差となるため、実際には精度の点から
入力バイアス電流が小さいFET入力タイプオペアンプ
を使用せざるを得ず、バイポーラ入力タイプオペアンプ
を用いることはできなかった。このような事情があるた
め、上記従来の対数増幅器は、十分な高速応答性を得る
ことが困難となっていた。In order to further improve the high speed response in the conventional logarithmic amplifier, it is necessary to configure the operational amplifier itself with a high speed. A bipolar input type is known as an operational amplifier excellent in high speed, but in the above conventional logarithmic amplifier having a circuit configuration that reduces the feedback amount via the oscillation prevention circuit as the input current becomes smaller, Since the input bias current causes an error, in actuality, the FET input type operational amplifier with a small input bias current must be used from the viewpoint of accuracy, and the bipolar input type operational amplifier cannot be used. Due to such circumstances, it has been difficult for the conventional logarithmic amplifier to obtain sufficient high-speed response.
【0006】本発明は上記の事情に鑑みてなされたもの
であり、回路の安定動作を実現するとともに、十分な高
速応答性を備えた対数増幅器を提供することを目的とす
るものである。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a logarithmic amplifier which realizes a stable operation of a circuit and has a sufficient high-speed response.
【0007】[0007]
【課題を解決するための手段】本発明による第1の対数
増幅器は、請求項1に記載の通り、オペアンプと、この
オペアンプの帰還回路に接続された対数変換用素子と、
この対数変換用素子と並列的に接続されたコンデンサを
備えた発振防止回路と、上記オペアンプへの入力電流に
応じて、該入力電流が小さくなるに従って上記発振防止
回路を経由する帰還量を減じるように該発振防止回路を
制御する制御回路とを備えた対数増幅器において、上記
オペアンプがFET入力タイプオペアンプと、バイポー
ラ入力タイプオペアンプとの複合アンプ構成とされたこ
とを特徴とするものである。A first logarithmic amplifier according to the present invention is, as described in claim 1, an operational amplifier, a logarithmic conversion element connected to a feedback circuit of the operational amplifier,
An oscillation prevention circuit including a capacitor connected in parallel with the logarithmic conversion element, and an input current to the operational amplifier, the amount of feedback through the oscillation prevention circuit is reduced as the input current decreases. In a logarithmic amplifier including a control circuit for controlling the oscillation prevention circuit, the operational amplifier has a composite amplifier configuration of an FET input type operational amplifier and a bipolar input type operational amplifier.
【0008】なお上記の構成において、より好ましくは
請求項2に記載の通り、バイポーラ入力タイプオペアン
プの入力段に、FETによる入力段が設けられる。In the above structure, more preferably, the input stage of the bipolar input type operational amplifier is provided with an FET as the input stage.
【0009】また、本発明による第2の対数増幅器は、
請求項3に記載の通り、オペアンプと、このオペアンプ
の帰還回路に接続された対数変換用素子と、この対数変
換用素子と並列的に接続されたコンデンサを備えた発振
防止回路と、上記オペアンプへの入力電流に応じて、該
入力電流が小さくなるに従って上記発振防止回路を経由
する帰還量を減じるように該発振防止回路を制御する制
御回路とを備えた対数増幅器において、上記オペアンプ
が、FETによる入力段が設けられたバイポーラ入力タ
イプオペアンプであることを特徴とするものである。The second logarithmic amplifier according to the present invention is
According to a third aspect of the present invention, to an operational amplifier, an oscillation preventing circuit including a logarithmic conversion element connected to a feedback circuit of the operational amplifier, a capacitor connected in parallel with the logarithmic conversion element, and the operational amplifier. In a logarithmic amplifier including a control circuit for controlling the oscillation prevention circuit so as to reduce the amount of feedback through the oscillation prevention circuit as the input current becomes smaller, in accordance with the input current of It is a bipolar input type operational amplifier provided with an input stage.
【0010】また、本発明による第3の対数増幅器は、
請求項4に記載の通り、オペアンプと、このオペアンプ
の帰還回路に接続された対数変換用素子と、この対数変
換用素子と並列的に接続されたコンデンサを備えた発振
防止回路とを備えた対数増幅器において、上記オペアン
プがFET入力タイプオペアンプと、バイポーラ入力タ
イプオペアンプとの複合アンプ構成とされた上で、上記
バイポーラ入力タイプオペアンプに対して、上記対数変
換用素子が接続された帰還回路とは別のマイナー帰還回
路が設けられたことを特徴とするものである。The third logarithmic amplifier according to the present invention is
A logarithm comprising an operational amplifier, a logarithmic conversion element connected to a feedback circuit of the operational amplifier, and an oscillation prevention circuit having a capacitor connected in parallel with the logarithmic conversion element as described in claim 4. In the amplifier, the operational amplifier has a composite amplifier configuration of an FET input type operational amplifier and a bipolar input type operational amplifier, and is different from a feedback circuit in which the logarithmic conversion element is connected to the bipolar input type operational amplifier. It is characterized by the provision of a minor feedback circuit.
【0011】なお上記のマイナー帰還回路とは、上記バ
イポーラ入力タイプオペアンプのみに関わる帰還回路を
指すものである。The minor feedback circuit mentioned above refers to a feedback circuit related only to the bipolar input type operational amplifier.
【0012】また上記第3の対数増幅器において、より
好ましくは請求項5に記載の通り、上記オペアンプへの
入力電流に応じて、該入力電流が小さくなるに従って上
記発振防止回路を経由する帰還量を減じるように該発振
防止回路を制御する制御回路が設けられる。Further, in the third logarithmic amplifier, more preferably, as described in claim 5, in accordance with the input current to the operational amplifier, the feedback amount via the oscillation prevention circuit is reduced as the input current becomes smaller. A control circuit is provided to control the oscillation prevention circuit so as to reduce it.
【0013】[0013]
【発明の効果】上記構成を有する本発明の第1の対数増
幅器においては、高速性に優れたバイポーラ入力タイプ
オペアンプを用いたことにより高速応答性が高められ、
その一方、入力バイアス電流が小さいFET入力タイプ
オペアンプを用いたことにより、大きな誤差の発生も防
止できる。In the first logarithmic amplifier of the present invention having the above structure, the high speed response is improved by using the bipolar input type operational amplifier excellent in high speed.
On the other hand, by using the FET input type operational amplifier with a small input bias current, it is possible to prevent a large error from occurring.
【0014】そしてこの第1の対数増幅器において、バ
イポーラ入力タイプオペアンプの入力段にFETによる
入力段が設けられていると、この入力段によりバイポー
ラ入力タイプオペアンプの入力バイアス電流の影響およ
び電流性ノイズの影響がより小さく抑えられ、誤差およ
びノイズ発生がさらに確実に防止される。In the first logarithmic amplifier, if the input stage of the bipolar input type operational amplifier is provided with the FET, the input stage causes the influence of the input bias current and the current noise of the bipolar input type operational amplifier. The influence is suppressed to a smaller extent, and errors and noise are more reliably prevented.
【0015】また、上記構成を有する本発明の第2の対
数増幅器においては、高速性に優れたバイポーラ入力タ
イプオペアンプを用いたことにより高速応答性が高めら
れ、その一方、このバイポーラ入力タイプオペアンプの
入力段にFETによる入力段が設けられているため、こ
の入力段によりバイポーラ入力タイプオペアンプの入力
バイアス電流の影響および電流性ノイズの影響が小さく
抑えられ、大きな誤差およびノイズの発生も防止され
る。Further, in the second logarithmic amplifier of the present invention having the above structure, the high speed response is enhanced by using the bipolar input type operational amplifier excellent in the high speed characteristic. On the other hand, this bipolar input type operational amplifier is Since the input stage is provided with the FET, the input stage suppresses the influence of the input bias current and the influence of the current noise of the bipolar input type operational amplifier, and prevents the generation of a large error and noise.
【0016】一方、本発明の第3の対数増幅器において
は、第1の対数増幅器と同様に、高速性に優れたバイポ
ーラ入力タイプオペアンプを用いたことにより高速応答
性が高められ、その一方、入力バイアス電流が小さいF
ET入力タイプオペアンプを用いたことにより、大きな
誤差の発生も防止できる。On the other hand, in the third logarithmic amplifier of the present invention, similarly to the first logarithmic amplifier, the high speed response is enhanced by using the bipolar input type operational amplifier excellent in high speed. F bias current is small
By using the ET input type operational amplifier, it is possible to prevent a large error from occurring.
【0017】そしてこの第3の対数増幅器においては、
バイポーラ入力タイプオペアンプに対して、対数変換用
素子が接続された帰還回路とは別のマイナー帰還回路が
設けられているので、このバイポーラ入力タイプオペア
ンプとFET入力タイプオペアンプとからなる複合アン
プにおいて、高周波用のバイポーラ入力タイプオペアン
プが担う周波数領域が狭くなり、低ノイズ化が実現され
る。以下、この点を図6および7を参照して説明する。And in this third logarithmic amplifier,
Since a minor feedback circuit different from the feedback circuit to which the logarithmic conversion element is connected is provided for the bipolar input type operational amplifier, in the composite amplifier including the bipolar input type operational amplifier and the FET input type operational amplifier, a high frequency The frequency range of the bipolar input type operational amplifier for use in the device is narrowed and low noise is realized. Hereinafter, this point will be described with reference to FIGS. 6 and 7.
【0018】上記マイナー帰還回路が設けられていない
場合のバイポーラ入力タイプオペアンプのオープンルー
プの周波数特性が、図6に実線で示すものであるとす
る。このときポールの周波数は、例えば1kHzである
とする。それに対して、上記のようなマイナー帰還回路
を設けると、バイポーラ入力タイプオペアンプの周波数
特性は図6に破線で示すように変化し、ポールの周波数
は例えば1MHzに変わる。The open loop frequency characteristic of the bipolar input type operational amplifier when the minor feedback circuit is not provided is shown by the solid line in FIG. At this time, the pole frequency is, for example, 1 kHz. On the other hand, when the minor feedback circuit as described above is provided, the frequency characteristic of the bipolar input type operational amplifier changes as shown by the broken line in FIG. 6, and the pole frequency changes to, for example, 1 MHz.
【0019】そこで、低周波用のFET入力タイプオペ
アンプと高周波用のバイポーラ入力タイプオペアンプと
からなる複合アンプのオープンループの周波数特性は、
マイナー帰還回路が設けられていない場合は図7(a)
に示すようなものであるとすると、マイナー帰還回路が
設けられたことにより、同図(b)に示すようなものに
変わる。つまり、高周波用のバイポーラ入力タイプオペ
アンプが担う周波数領域が、前者では例えば1kHz以
上の領域であったのが、後者では1MHz以上の領域に
狭められることになる。Therefore, the open loop frequency characteristic of the composite amplifier composed of the low frequency FET input type operational amplifier and the high frequency bipolar input type operational amplifier is as follows.
When the minor feedback circuit is not provided, Fig. 7 (a)
If it is as shown in FIG. 3, it will be changed to that shown in FIG. 7B because the minor feedback circuit is provided. That is, the frequency range of the bipolar input type operational amplifier for high frequency is, for example, 1 kHz or more in the former case, but is narrowed to 1 MHz or more in the latter case.
【0020】微小電流を扱う対数増幅器のノイズ特性
は、オペアンプの電流性ノイズが支配的であり、そして
一般に、バイポーラ入力タイプオペアンプの電流性ノイ
ズはFET入力タイプオペアンプのそれよりも大きくな
っている。そこで、上述のようにして、電流性ノイズが
大きいバイポーラ入力タイプオペアンプが受け持つ周波
数領域を狭くすると、対数増幅器の低ノイズ化が達成さ
れる。The noise characteristic of a logarithmic amplifier that handles a small amount of current is dominated by the current noise of an operational amplifier, and the current noise of a bipolar input type operational amplifier is generally larger than that of a FET input type operational amplifier. Therefore, as described above, by reducing the frequency range that the bipolar input type operational amplifier having a large current noise takes charge of, the noise reduction of the logarithmic amplifier can be achieved.
【0021】[0021]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【0022】図1は、本発明の第1の実施の形態である
対数増幅器を示すものである。図示されるようにこの対
数増幅器の入力端子10は、FET入力タイプオペアンプ
11の−入力端子11aに接続されている。一方このオペア
ンプ11の+入力端子11bは接地されている。またこのオ
ペアンプ11には+Vボルト、−Vボルトの2つの直流電
力が供給されている。各電源ライン12,13はノイズ防止
用コンデンサ14,15を介して接地されている。また図示
は省略してあるが、オペアンプ11にはオフセット調整回
路が設けられる。FIG. 1 shows a logarithmic amplifier which is a first embodiment of the present invention. As shown in the figure, the input terminal 10 of this logarithmic amplifier is an FET input type operational amplifier.
11 is connected to the minus input terminal 11a. On the other hand, the + input terminal 11b of the operational amplifier 11 is grounded. Two DC powers of + V volt and -V volt are supplied to the operational amplifier 11. The power supply lines 12 and 13 are grounded via noise prevention capacitors 14 and 15. Although not shown, the operational amplifier 11 is provided with an offset adjusting circuit.
【0023】上記入力端子10は、コンデンサ16を介して
バイポーラ入力タイプオペアンプ22の−入力端子22aに
も接続されている。このオペアンプ22の+入力端子22b
は、上記FET入力タイプオペアンプ11の出力端子11c
に接続されている。またオペアンプ22の−入力端子22a
には抵抗器17の一端が接続され、この抵抗器17の他端は
接地されている。このオペアンプ22には+Vボルト、−
Vボルトの2つの直流電力が供給されている。各電源ラ
イン24,25はノイズ防止用コンデンサ26,27を介して接
地されている。また図示は省略してあるが、オペアンプ
22にもオフセット調整回路を設けてもよい。The input terminal 10 is also connected to the negative input terminal 22a of the bipolar input type operational amplifier 22 via the capacitor 16. The + input terminal 22b of this operational amplifier 22
Is the output terminal 11c of the above FET input type operational amplifier 11.
It is connected to the. Also, the-input terminal 22a of the operational amplifier 22
Is connected to one end of a resistor 17, and the other end of the resistor 17 is grounded. This operational amplifier 22 has + V volt,-
Two DC powers of V volts are supplied. The power supply lines 24 and 25 are grounded via noise prevention capacitors 26 and 27. Although not shown, the operational amplifier
An offset adjustment circuit may be provided in 22 as well.
【0024】上記バイポーラ入力タイプオペアンプ22の
出力端子22cは、抵抗器30を介して第1段目の出力端子
31と接続されている。入力端子10とオペアンプ22の出力
端子22cとの間には、互いに直列に接続された発振防止
用コンデンサ32とPNPトランジスタ33が接続されてい
る。このPNPトランジスタ33のエミッタ33a、コレク
タ33bはそれぞれオペアンプ22の出力端子22c、抵抗器
34の一端に接続されている。該抵抗器34の他端は接地さ
れている。また該PNPトランジスタ33のベース33cは
そのコレクタ33bと接続され、さらにコンデンサ32の一
端側に接続されている。The output terminal 22c of the bipolar input type operational amplifier 22 is the output terminal of the first stage via the resistor 30.
It is connected with 31. Between the input terminal 10 and the output terminal 22c of the operational amplifier 22, an oscillation preventing capacitor 32 and a PNP transistor 33, which are connected in series, are connected. The emitter 33a and the collector 33b of the PNP transistor 33 are the output terminal 22c and the resistor of the operational amplifier 22, respectively.
It is connected to one end of 34. The other end of the resistor 34 is grounded. The base 33c of the PNP transistor 33 is connected to its collector 33b, and is further connected to one end of the capacitor 32.
【0025】一方、入力端子10と第1段目の出力端子31
との間には、指数関数特性を有するPNPトランジスタ
35が接続されている。該トランジスタ35のエミッタ35
a、コレクタ35bはそれぞれ出力端子31、入力端子21と
接続され、ベース35cは接地されている。On the other hand, the input terminal 10 and the output terminal 31 of the first stage
Between PNP transistor having exponential function characteristics
35 is connected. The emitter 35 of the transistor 35
The a and collector 35b are connected to the output terminal 31 and the input terminal 21, respectively, and the base 35c is grounded.
【0026】以上のように構成された対数増幅器の入力
端子10に電流信号Iinが入力されると、その電流信号I
inの対数値に対応した出力電圧(正の電圧)が出力端子
31に発生する。When the current signal Iin is input to the input terminal 10 of the logarithmic amplifier configured as above, the current signal Iin is input.
Output voltage (positive voltage) corresponding to the logarithmic value of in is the output terminal
Occurs on 31.
【0027】第1段目の出力端子31と、この対数増幅器
の出力端子41との間に構成された第2段目の回路は、第
1段目の対数変換回路の温度補償のための回路である。
第1段目の出力端子31には、帰還用トランジスタ35と同
一特性を有するPNPトランジスタ43のエミッタ43aが
接続されている。該トランジスタのコレクタ43bは、ベ
ース43cとともに第2段目のオペアンプ42の+入力端子
42aに接続されている。このトランジスタ43は、第2段
目のオペアンプ42の入力インピーダンスの役割を担って
おり、このトランジスタ43として第1段目の帰還用トラ
ンジスタ35と同一特性のトランジスタが用いられたこと
により、後述する温度補償用素子44とともに第1段目の
対数変換回路の温度補償に寄与している。上記+入力端
子42aは、抵抗器45を介して−Vボルトの電源に接続さ
れている。The circuit of the second stage formed between the output terminal 31 of the first stage and the output terminal 41 of this logarithmic amplifier is a circuit for temperature compensation of the logarithmic conversion circuit of the first stage. Is.
The emitter 43a of a PNP transistor 43 having the same characteristics as the feedback transistor 35 is connected to the output terminal 31 of the first stage. The collector 43b of the transistor is the + input terminal of the second stage operational amplifier 42 together with the base 43c.
It is connected to 42a. This transistor 43 plays a role of an input impedance of the second-stage operational amplifier 42, and a transistor having the same characteristic as that of the first-stage feedback transistor 35 is used as the transistor 43, so that the temperature which will be described later is reduced. Together with the compensating element 44, it contributes to the temperature compensation of the first-stage logarithmic conversion circuit. The + input terminal 42a is connected to a −V volt power source via a resistor 45.
【0028】オペアンプ42にもオペアンプ22と同様に+
Vボルト、−Vボルトの2つの電源が接続されており、
電源ライン46,47はそれぞれコンデンサ48,49を介して
接地されている。オペアンプ42の−入力端子42bと出力
端子42cとの間には、抵抗器50が接続されている。また
上記−入力端子42bは、温度補償用素子44を介して接地
されている。As with the operational amplifier 22, the operational amplifier 42 is +
Two power sources of V volt and -V volt are connected,
The power supply lines 46 and 47 are grounded via capacitors 48 and 49, respectively. A resistor 50 is connected between the-input terminal 42b and the output terminal 42c of the operational amplifier 42. The-input terminal 42b is grounded via the temperature compensating element 44.
【0029】上記のように構成された第2段目の回路
に、第1段目の回路で対数変換された信号(正の電圧)
が入力されると、温度変化による出力値の変動が補正さ
れ、かつ適切に増幅された信号が出力端子41から出力さ
れる。A signal (positive voltage) logarithmically converted by the first-stage circuit is added to the second-stage circuit configured as described above.
Is inputted, the fluctuation of the output value due to the temperature change is corrected, and an appropriately amplified signal is outputted from the output terminal 41.
【0030】そして、オペアンプ22の出力端子22cに発
生した出力電圧(正の電圧)は、第2段目のオペアンプ
42に入力されるとともに、トランジスタ33にも入力され
る。ここで、トランジスタ33のエミッタ33aに高い電圧
が印加されるほどエミッタ−コレクタ間の抵抗値が下が
り、これにより、コンデンサ32を介するフィードバック
量が大きくなって回路動作が安定する。その一方、トラ
ンジスタ33のエミッタ33aに印加される電圧が下がると
エミッタ−コレクタ間の抵抗値が上昇し、これにより、
コンデンサ32を介するフィードバック量が小さくなって
回路の周波数応答特性が改善される。The output voltage (positive voltage) generated at the output terminal 22c of the operational amplifier 22 is the second operational amplifier.
The signal is input to 42 as well as to the transistor 33. Here, the higher the voltage applied to the emitter 33a of the transistor 33, the lower the resistance value between the emitter and the collector, which increases the amount of feedback through the capacitor 32 and stabilizes the circuit operation. On the other hand, when the voltage applied to the emitter 33a of the transistor 33 is decreased, the resistance value between the emitter and the collector is increased.
The amount of feedback through the capacitor 32 is reduced and the frequency response characteristic of the circuit is improved.
【0031】この第1の実施の形態の対数増幅器におい
ては、入力バイアス電流が小さいFET入力タイプオペ
アンプ11を用いていることにより、従来通り大きな誤差
の発生を防止でき、その一方、高速性に優れたバイポー
ラ入力タイプオペアンプ22を用いていることにより高速
応答性も高められる。例えば、FET入力タイプオペア
ンプのみを用いた従来の対数増幅器では、入力電流Iin
が 300nAのときの周波数特性は 400kHz程度が限界
であったが、本発明によるこの対数増幅器において周波
数特性は約1.5 MHzまで向上することが確認された。In the logarithmic amplifier of the first embodiment, since the FET input type operational amplifier 11 having a small input bias current is used, it is possible to prevent the occurrence of a large error as in the conventional case and, on the other hand, it is excellent in high speed operation. By using the bipolar input type operational amplifier 22, the high speed response is also improved. For example, in the conventional logarithmic amplifier using only the FET input type operational amplifier, the input current Iin
However, it was confirmed that the frequency characteristic of this logarithmic amplifier according to the present invention was improved to about 1.5 MHz.
【0032】次に、図2を参照して本発明の第2の実施
の形態について説明する。なおこの図2において、図1
中の要素と同等の要素には同番号を付し、それらについ
ての重複した説明は省略する(以下、同様)。Next, a second embodiment of the present invention will be described with reference to FIG. In addition, in FIG.
Elements that are the same as the elements inside are given the same numbers, and duplicate descriptions thereof are omitted (the same applies hereinafter).
【0033】この第2の実施の形態の対数増幅器は、第
1の実施の形態の対数増幅器と比べると、バイポーラ入
力タイプオペアンプ22に対して、FET60による入力段
が付加された点が異なるものである。すなわち、バイポ
ーラ入力タイプオペアンプ22の−入力端子22aにFET
60のソース60bが接続され、このFET60のゲート60c
が前記コンデンサ16を介して入力端子10に接続されてい
る。そしてFET60のドレイン60aはVボルトの電源
に、ドレイン60bは抵抗器61を介して−Vボルトの電源
に接続されている。The logarithmic amplifier according to the second embodiment is different from the logarithmic amplifier according to the first embodiment in that an input stage by an FET 60 is added to the bipolar input type operational amplifier 22. is there. That is, the FET is connected to the negative input terminal 22a of the bipolar input type operational amplifier 22.
The source 60b of 60 is connected, and the gate 60c of this FET 60
Is connected to the input terminal 10 via the capacitor 16. The drain 60a of the FET 60 is connected to the V volt power source, and the drain 60b is connected to the -V volt power source through the resistor 61.
【0034】上記の構成においては、FET60からなる
入力段によりバイポーラ入力タイプオペアンプ22の入力
バイアス電流の影響および電流性ノイズの影響がより小
さく抑えられ、誤差およびノイズの発生がさらに確実に
防止される。In the above structure, the input stage composed of the FET 60 suppresses the influence of the input bias current of the bipolar input type operational amplifier 22 and the influence of the current noise to a smaller extent, thereby further reliably preventing the generation of the error and the noise. .
【0035】次に、図3を参照して本発明の第3の実施
の形態について説明する。この第3の実施の形態の対数
増幅器はFET入力タイプオペアンプは備えず、その代
わりにバイポーラ入力タイプオペアンプ22に対してFE
T60、62による入力段が設けられたものである。すなわ
ち、バイポーラ入力タイプオペアンプ22の−入力端子22
aには第2の実施の形態のものと同様のFET60が接続
されており、このFET60のゲート60cは直接入力端子
10に接続されている。Next, a third embodiment of the present invention will be described with reference to FIG. The logarithmic amplifier of the third embodiment does not include an FET input type operational amplifier, but instead has a FE for the bipolar input type operational amplifier 22.
The input stage by T60 and 62 is provided. That is, the negative input terminal 22 of the bipolar input type operational amplifier 22.
A FET 60 similar to that of the second embodiment is connected to a, and the gate 60c of this FET 60 is a direct input terminal.
Connected to 10.
【0036】また、バイポーラ入力タイプオペアンプ22
の+入力端子22bにはFET62のソース62aが接続され
ている。このソース62aは抵抗器63を介して−Vボルト
の電源に接続され、一方FET62のドレイン62bは+V
ボルトの電源に接続されている。そしてFET62のゲー
ト62cは接地されている。Further, the bipolar input type operational amplifier 22
The source 62a of the FET 62 is connected to the + input terminal 22b. This source 62a is connected to a -V volt power supply through a resistor 63, while the drain 62b of FET 62 is + V.
Connected to the volt power supply. The gate 62c of the FET 62 is grounded.
【0037】上記の構成においては、高速性に優れたバ
イポーラ入力タイプオペアンプ22を用いたことにより高
速応答性が高められ、その一方、バイポーラ入力タイプ
オペアンプ22の入力段にFET60、62による入力段が設
けられているため、この入力段によりバイポーラ入力タ
イプオペアンプ22の入力バイアス電流の影響および電流
性ノイズの影響が小さく抑えられ、大きな誤差およびノ
イズの発生も防止される。In the above structure, the high speed response is enhanced by using the bipolar input type operational amplifier 22 which is excellent in high speed operation. On the other hand, the input stage of the bipolar input type operational amplifier 22 has the input stage composed of the FETs 60 and 62. Since the input stage is provided, the influence of the input bias current of the bipolar input type operational amplifier 22 and the influence of the current noise are suppressed to a small level, and large errors and noise are prevented from occurring.
【0038】次に、図4を参照して本発明の第4の実施
の形態について説明する。この第4の実施の形態の対数
増幅器は、先に説明した第1の実施の形態の対数増幅器
と比べると、基本的に、バイポーラ入力タイプオペアン
プ22に対してマイナー帰還回路70が設けられている点が
相違している。このマイナー帰還回路70は、帰還経路71
および分圧用抵抗器72、73から構成されている。Next, a fourth embodiment of the present invention will be described with reference to FIG. The logarithmic amplifier of the fourth embodiment is basically provided with a minor feedback circuit 70 for the bipolar input type operational amplifier 22 as compared with the logarithmic amplifier of the first embodiment described above. The points are different. This minor feedback circuit 70 has a feedback path 71
And voltage dividing resistors 72 and 73.
【0039】上記のマイナー帰還回路70が設けられたこ
とによりこの対数増幅器は、先に図6および7を参照し
て説明した通り、比較的電流性ノイズが大きい高周波用
のバイポーラ入力タイプオペアンプ22が担う周波数領域
が狭くなり、低ノイズ化が実現される。Due to the provision of the minor feedback circuit 70, the logarithmic amplifier has the bipolar input type operational amplifier 22 for high frequency, which has relatively large current noise, as described above with reference to FIGS. 6 and 7. The frequency range to be carried becomes narrow, and low noise is realized.
【0040】なおマイナー帰還回路70を設ける場合は、
コンデンサ16の容量をC1 、抵抗器74、75、17の抵抗を
それぞれR1 、R2 、R3 としたとき、C1 /R3 で決
まる時定数および、R1 /R2 で決まるFET入力タイ
プオペアンプ11の出力の減衰率等を、マイナー帰還によ
る増幅率に合わせて適当に変更する必要がある。When the minor feedback circuit 70 is provided,
When the capacitance of the capacitor 16 is C1 and the resistances of the resistors 74, 75 and 17 are R1, R2 and R3 respectively, the time constant determined by C1 / R3 and the attenuation of the output of the FET input type operational amplifier 11 determined by R1 / R2 It is necessary to change the rate etc. appropriately according to the amplification rate by the minor feedback.
【0041】次に、図5を参照して本発明の第5の実施
の形態について説明する。この第5の実施の形態の対数
増幅器は、第4の実施の形態の対数増幅器と比べると、
基本的に、コンデンサ32を介したフィードバック量を制
御するトランジスタ33等からなる制御回路が設けられて
いない点が相違するものである。Next, a fifth embodiment of the present invention will be described with reference to FIG. Compared with the logarithmic amplifier of the fourth embodiment, the logarithmic amplifier of the fifth embodiment has
Basically, it is different in that a control circuit including a transistor 33 for controlling a feedback amount via the capacitor 32 is not provided.
【0042】この場合も、第4の実施の形態の対数増幅
器と同様に、帰還経路71および分圧用抵抗器72、73から
なるマイナー帰還回路70が設けられたことにより、高周
波用のバイポーラ入力タイプオペアンプ22が担う周波数
領域が狭くなり、低ノイズ化が実現される。Also in this case, as in the logarithmic amplifier according to the fourth embodiment, the minor feedback circuit 70 including the feedback path 71 and the voltage dividing resistors 72 and 73 is provided, so that a high frequency bipolar input type is provided. The frequency range of the operational amplifier 22 is narrowed, and low noise is realized.
【図1】本発明の第1の実施の形態である対数増幅器を
示す電気回路図FIG. 1 is an electric circuit diagram showing a logarithmic amplifier according to a first embodiment of the present invention.
【図2】本発明の第2の実施の形態である対数増幅器を
示す電気回路図FIG. 2 is an electric circuit diagram showing a logarithmic amplifier according to a second embodiment of the present invention.
【図3】本発明の第3の実施の形態である対数増幅器を
示す電気回路図FIG. 3 is an electric circuit diagram showing a logarithmic amplifier according to a third embodiment of the present invention.
【図4】本発明の第4の実施の形態である対数増幅器を
示す電気回路図FIG. 4 is an electric circuit diagram showing a logarithmic amplifier according to a fourth embodiment of the present invention.
【図5】本発明の第5の実施の形態である対数増幅器を
示す電気回路図FIG. 5 is an electric circuit diagram showing a logarithmic amplifier according to a fifth embodiment of the present invention.
【図6】バイポーラ入力タイプオペアンプの周波数特性
の変化を説明する説明図FIG. 6 is an explanatory diagram illustrating changes in frequency characteristics of a bipolar input type operational amplifier.
【図7】バイポーラ入力タイプオペアンプとFET入力
タイプオペアンプとからなる複合アンプの周波数特性の
変化を説明する説明図FIG. 7 is an explanatory diagram for explaining changes in frequency characteristics of a composite amplifier including a bipolar input type operational amplifier and an FET input type operational amplifier.
11 FET入力タイプオペアンプ 16 コンデンサ 22 バイポーラ入力タイプオペアンプ 32 発振防止用コンデンサ 33 帰還量制御用トランジスタ 60、62 バイポーラ入力タイプオペアンプの入力段の
FET 70 マイナー帰還回路 71 帰還経路 72、73 分圧用抵抗器11 FET input type operational amplifier 16 Capacitor 22 Bipolar input type operational amplifier 32 Oscillation prevention capacitor 33 Feedback amount control transistor 60, 62 Bipolar input type operational amplifier input stage FET 70 Minor feedback circuit 71 Feedback path 72, 73 Voltage dividing resistor
Claims (5)
と、 この対数変換用素子と並列的に接続されたコンデンサを
備えた発振防止回路と、 前記オペアンプへの入力電流
に応じて、該入力電流が小さくなるに従って前記発振防
止回路を経由する帰還量を減じるように該発振防止回路
を制御する制御回路とを備えた対数増幅器において、 前記オペアンプがFET入力タイプオペアンプと、バイ
ポーラ入力タイプオペアンプとの複合アンプ構成とされ
たことを特徴とする対数増幅器。1. An oscillation prevention circuit comprising an operational amplifier, a logarithmic conversion element connected to a feedback circuit of the operational amplifier, a capacitor connected in parallel with the logarithmic conversion element, and an input current to the operational amplifier. According to the above, in a logarithmic amplifier including a control circuit that controls the oscillation prevention circuit so as to reduce the amount of feedback through the oscillation prevention circuit as the input current decreases, the operational amplifier is a FET input type operational amplifier, A logarithmic amplifier characterized by having a composite amplifier configuration with a bipolar input type operational amplifier.
入力段に、FETによる入力段が設けられたことを特徴
とする請求項1記載の対数増幅器。2. The logarithmic amplifier according to claim 1, wherein the input stage of the bipolar input type operational amplifier is provided with an input stage of an FET.
と、 この対数変換用素子と並列的に接続されたコンデンサを
備えた発振防止回路と、 前記オペアンプへの入力電流
に応じて、該入力電流が小さくなるに従って前記発振防
止回路を経由する帰還量を減じるように該発振防止回路
を制御する制御回路とを備えた対数増幅器において、 前記オペアンプが、FETによる入力段が設けられたバ
イポーラ入力タイプオペアンプであることを特徴とする
対数増幅器。3. An oscillation prevention circuit comprising an operational amplifier, a logarithmic conversion element connected to a feedback circuit of the operational amplifier, a capacitor connected in parallel with the logarithmic conversion element, and an input current to the operational amplifier. According to the above, in a logarithmic amplifier including a control circuit that controls the oscillation prevention circuit so as to reduce the amount of feedback that passes through the oscillation prevention circuit as the input current decreases, A logarithmic amplifier, which is a provided bipolar input type operational amplifier.
と、 この対数変換用素子と並列的に接続されたコンデンサを
備えた発振防止回路とを備えた対数増幅器において、 前記オペアンプがFET入力タイプオペアンプと、バイ
ポーラ入力タイプオペアンプとの複合アンプ構成とさ
れ、 前記バイポーラ入力タイプオペアンプに対して、前記対
数変換用素子が接続された帰還回路とは別のマイナー帰
還回路が設けられたことを特徴とする対数増幅器。4. A logarithmic amplifier including an operational amplifier, a logarithmic conversion element connected to a feedback circuit of the operational amplifier, and an oscillation prevention circuit including a capacitor connected in parallel with the logarithmic conversion element, The operational amplifier has a composite amplifier configuration of an FET input type operational amplifier and a bipolar input type operational amplifier, and a minor feedback circuit different from the feedback circuit to which the logarithmic conversion element is connected is provided for the bipolar input type operational amplifier. A logarithmic amplifier characterized in that
該入力電流が小さくなるに従って前記発振防止回路を経
由する帰還量を減じるように該発振防止回路を制御する
制御回路が設けられたことを特徴とする請求項4記載の
対数増幅器。5. Depending on the input current to the operational amplifier,
5. The logarithmic amplifier according to claim 4, further comprising a control circuit for controlling the oscillation prevention circuit so as to reduce the amount of feedback through the oscillation prevention circuit as the input current becomes smaller.
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